WO2016189688A1 - クロック診断装置及びクロック診断方法 - Google Patents
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Definitions
- the present invention relates to a clock failure diagnosis.
- Patent Document 1 clock failure diagnosis is performed by analyzing clock values of two clocks.
- clock value acquisition processing time the time required for the clock value acquisition process
- the clock value acquisition processing time becomes longer due to the delay due to the interrupt.
- the accuracy required for failure diagnosis of a clock is several hundred ppm (ppm: 10 ⁇ 6 ). This means that it is necessary to detect whether “there is a deviation of 0.1 milliseconds from 1 second”.
- ppm: 10 ⁇ 6 the accuracy required for failure diagnosis of a clock
- the influence of the jitter on the accuracy of the clock fault diagnosis is large, and it is necessary to suppress the influence of the jitter in order to accurately detect the clock fault.
- the present invention has been made in view of such circumstances, and a main object thereof is to suppress the influence of jitter that occurs when acquiring a clock value in a failure diagnosis of a clock that acquires a clock value by software.
- the clock diagnosis apparatus A clock diagnostic device that repeatedly obtains a clock value at regular intervals by software, A selection unit that selects, from the clock values acquired by the software, two clock values having a predetermined time interval that is sufficiently larger than a jitter generated when the clock value is acquired by the software at an acquisition timing; , An arithmetic unit that calculates a difference between two clock values selected by the selection unit.
- the influence of jitter can be suppressed in clock failure diagnosis.
- FIG. 6 shows a comparative example of clock values according to the first embodiment.
- FIG. 3 is a diagram illustrating a configuration example of a clock diagnosis apparatus according to the first embodiment.
- FIG. 3 is a flowchart showing an operation example of the clock diagnosis apparatus according to the first embodiment.
- Embodiment 1 FIG. *** Outline of fault diagnosis ***
- a clock diagnosis device capable of accurately detecting a clock failure even when jitter occurs when acquiring a clock value by software will be described.
- a time sufficiently larger than the jitter generated when the clock value is acquired is set as the specified time. Then, the clock diagnosis device repeatedly acquires the clock values of the two clocks at regular intervals by software. In addition, the clock diagnosis apparatus selects two clock values having a specified time interval at the acquisition timing from the clock values acquired by the software. Further, the clock diagnosis device calculates a difference between two selected clock values for each clock and compares the difference between the clock values for each clock to perform a clock failure diagnosis. The clock diagnosis device determines that one of the two clocks has failed if the difference in the clock value differs between the clocks.
- the jitter of the clock value acquisition processing time is 1 microsecond on average
- the influence of the jitter of 1 microsecond is large and the accuracy of several hundred ppm is satisfied.
- the difference in clock value is taken at intervals of 1 second
- the influence of jitter of 1 microsecond is absorbed and accuracy of several hundred ppm can be satisfied.
- an interval sufficiently larger than the jitter generated at the time of clock value acquisition is set as the specified time, and two clock values having a specified time interval at the acquisition timing by the software are set as clock failures. Used for diagnosis.
- the specified time is, for example, a time that is 100 times or more the jitter.
- FIG. 1 shows an outline of the operation of the clock diagnostic apparatus according to the present embodiment.
- the clock diagnosis apparatus has two clock values periodically acquired from clock 1 (denoted as CLK 1) and clock 2 (denoted as CLK 2) with a specified time interval at the acquisition timing. The operation of selecting a clock value and taking the difference between the two selected clock values is shown.
- the clock value acquisition cycle is a cycle in which the clock value is acquired from CLK1 and CLK2.
- the clock value is acquired from CLK1 and CLK2 at 11 times T0 to T10.
- T0 the clock value acquired from CLK1 is 100
- the clock value acquired from CLK2 is 100.
- the clock value acquired from CLK1 is 120, and the clock value acquired from CLK2 is 122.
- the clock value acquired from CLK1 is 140, and the clock value acquired from CLK2 is 144.
- the clock value of CLK1 and the clock value of CLK2 acquired in each clock value acquisition cycle are shown.
- the specified time is a time corresponding to five clock value acquisition cycles.
- FIG. 2 shows a configuration example of the clock diagnostic apparatus 100 according to the present embodiment.
- the clock diagnosis apparatus 100 is realized by a processor such as a CPU (Central Processing Unit), for example.
- a processor such as a CPU (Central Processing Unit), for example.
- the clock value acquisition unit 101 acquires the clock value of CLK1 using the timer 1 (104) for each clock value acquisition period based on a clock value acquisition request from the clock diagnosis unit 103, which will be described later, and the timer 2 (105). Is used to acquire the clock value of CLK2. Timer 1 (104) and timer 2 (105) each measure a clock value acquisition period. As described above, jitter occurs due to an interrupt or the like in the clock value acquisition processing time by the clock value acquisition unit 101.
- the clock value acquisition unit 101 outputs the acquired clock values of CLK1 and CLK2 to the clock diagnosis unit 103.
- the clock value storage unit 102 stores the clock values of CLK1 and CLK2 acquired by the clock value acquisition unit 101. More specifically, the clock values of CLK1 and CLK2 output from the clock value acquisition unit 101 to the clock diagnosis unit 103 are written into the clock value storage unit 102 by the clock diagnosis unit 103. The clock value storage unit 102 outputs the stored clock values of CLK1 and CLK2 to the clock diagnosis unit 103 based on the clock value read request from the clock diagnosis unit 103.
- the clock diagnosis unit 103 outputs a clock value acquisition request to the clock value acquisition unit 101, and causes the clock value acquisition unit 101 to acquire the clock values of CLK1 and CLK2 for each clock value acquisition cycle. Further, when the clock diagnosis unit 103 newly acquires the clock values of CLK1 and CLK2 from the clock value acquisition unit 101, the clock diagnosis unit 103 has a period that is a predetermined time period back from the cycle in which the clock value acquisition unit 101 acquires new CLK1 and CLK2. The clock values of CLK1 and CLK2 acquired by the clock value acquisition unit 101 are read from the clock value storage unit 102. When the specified time is five periods as in the example of FIG.
- the clock diagnosis unit 103 corresponds to an example of a selection unit and a calculation unit.
- the clock value acquisition unit 101 is realized by software (program) as described above.
- the clock diagnosis unit 103 is also realized by software (program).
- the clock value storage unit 102 is realized by a register in the CPU, for example.
- a program that realizes the functions of the clock value acquisition unit 101 and the clock diagnosis unit 103 is stored in a memory not shown in FIG. 2, and the CPU performs the functions of the clock value acquisition unit 101 and the clock diagnosis unit 103 from the memory. By loading and executing the program to be realized, the processing of the clock value acquisition unit 101 and the clock diagnosis unit 103 is performed.
- the clock diagnosis unit 103 outputs a clock value acquisition request to the clock value acquisition unit 101 in the cycle Tn, and causes the clock value acquisition unit 101 to acquire the clock values of CLK1 and CLK2 at a constant cycle. Further, the clock diagnosis unit 103 acquires the clock values of CLK1 and CLK2 from the clock value acquisition unit 101 (S11).
- the clock diagnosis unit 103 determines whether the specified time has elapsed (S12). That is, the clock diagnosis unit 103 determines whether or not the clock value acquired in the cycle that is a predetermined time backward from the current cycle (the current cycle is set as the cycle Tn) is stored in the clock value storage unit 102.
- the specified time is 5 periods as in the example of FIG. 1, the clock diagnosis unit 103 stores the clock value of the cycle T (n ⁇ 5), which is five cycles back from the current cycle Tn, in the clock value storage unit 102. It is determined whether it is done.
- the clock diagnosis unit 103 stores the clock value newly acquired in S11 in the clock value storage unit 102 (S17).
- the clock diagnosis unit 103 If it is determined in S12 that the specified time has elapsed, the clock diagnosis unit 103 outputs a clock value read request and is acquired from the clock value storage unit 102 in a cycle that is a specified time after the current cycle.
- the clock value is read (S13).
- the clock diagnosis unit 103 reads the clock value of CLK1 and the clock value of CLK2 in the period T (n-5).
- the clock diagnosis unit 103 determines whether the difference between the clock values of CLK1 and CLK2 is different (S14). That is, the clock diagnosis unit 103 calculates the difference between the new clock value acquired in S11 and the clock value read in S13 for each of CLK1 and CLK2. Then, it is determined whether or not the difference between the clock values of CLK1 and the clock value of CLK2 is different.
- the clock diagnosis unit 103 determines that either CLK1 or CLK2 is out of order (S15).
- the clock diagnosis unit 103 discards the clock value read at S13 (S16), and uses the newly acquired clock value at S11. Store in the clock value storage unit 102 (S17).
- a clock failure is determined by comparing a difference between clock values of two clocks (CLK1 and CLK2) has been described, but a difference between clock values of three or more clocks is compared.
- a clock failure may be determined.
- clock diagnostic device 101 clock value acquisition unit, 102 clock value storage unit, 103 clock diagnostic unit, 104 timer 1, 105 timer 2.
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Abstract
Description
特許文献1では、2つのクロックのクロック値を解析することで、クロックの故障診断を行っている。
ソフトウェアによりクロック値を取得する場合には、クロック値の取得処理に要する時間(以下、クロック値取得処理時間という)にジッタ(揺らぎ)が発生する。
例えば、ソフトウェアに対する割込みがあった場合は、割込みによる遅延により、クロック値取得処理時間が長くなる。
一般に、クロックの故障診断で求められる精度は、数百ppm(ppm:10-6)である。
これは、「1秒に対し0.1ミリ秒ずれているかどうか」ということを検出する必要があることを意味する。
ソフトウェアによるクロック値の取得では、クロック値取得処理時間に、マイクロ秒オーダ又はミリ秒オーダの揺らぎが発生する場合がある。
ソフトウェアにより一定の間隔で繰り返しクロック値を取得するクロック診断装置であって、
前記ソフトウェアにより取得されたクロック値の中から、取得タイミングにおいて、前記ソフトウェアによるクロック値の取得の際に発生するジッタに比べて十分大きい規定時間の隔たりがある2つのクロック値を選択する選択部と、
前記選択部により選択された2つのクロック値の差を算出する演算部とを有する。
***故障診断の概要***
本実施の形態では、ソフトウェアによりクロック値を取得する際にジッタが発生しても、正確にクロックの故障が検出できるクロック診断装置を説明する。
そして、クロック診断装置は、ソフトウェアにより一定の間隔で繰り返し2つのクロックのクロック値を取得する。
また、クロック診断装置は、ソフトウェアにより取得されたクロック値の中から、取得タイミングにおいて規定時間の隔たりのある2つのクロック値を選択する。
更に、クロック診断装置は、クロックごとに、選択した2つのクロック値の差を算出し、クロックごとのクロック値の差を比較してクロックの故障診断を行う。
クロック診断装置は、クロック間で、クロック値の差が異なっている場合は、2つのクロックのうちのいずれかのクロックが故障していると判定する。
一方で、1秒間隔でクロック値の差をとる場合では、1マイクロ秒のジッタの影響は吸収され、数百ppmの精度を満たすことができる。
このように、本実施の形態では、クロック値の取得の際に発生するジッタに比べて十分大きい間隔を規定時間とし、ソフトウェアによる取得タイミングにおいて規定時間の隔たりのある2つのクロック値をクロックの故障診断に用いる。
規定時間は、例えば、ジッタの100倍以上の時間である。
図1では、クロック診断装置が、クロック1(CLK1と表記する)とクロック2(CLK2と表記する)から周期的に取得されたクロック値の中から、取得タイミングにおいて規定時間の隔たりのある2つのクロック値を選択し、選択した2つのクロック値の差をとる動作を示している。
クロック値取得周期は、CLK1及びCLK2からクロック値を取得する周期である。
図1では、T0~T10の11回で、CLK1及びCLK2からクロック値が取得されている。
クロック値取得周期T0では、CLK1から取得されたクロック値は100であり、CLK2から取得されたクロック値は100である。
クロック値取得周期T1では、CLK1から取得されたクロック値は120であり、CLK2から取得されたクロック値は122である。
クロック値取得周期T2では、CLK1から取得されたクロック値は140であり、CLK2から取得されたクロック値は144である。
以降のクロック値取得周期でも、それぞれのクロック値取得周期で取得されたCLK1のクロック値とCLK2のクロック値が示されている。
図1の例では、規定時間をクロック値取得周期の5つ分に相当する時間としている。
具体的には、クロック診断装置は、クロック値取得周期=T0で取得されたCLK1のクロック値[100]とクロック値取得周期=T5で取得されたCLK1のクロック値[200]とを選択する。
また、クロック診断装置は、クロック値取得周期=T0で取得されたCLK2のクロック値[100]とクロック値取得周期=T5で取得されたCLK1のクロック値[210]とを選択する。
更に、クロック診断装置は、CLK1について、クロック値[100]とクロック値[200]の差をとり、CLK2について、クロック値[100]とクロック値[210]の差をとる。
更に、クロック診断装置は、CLK1のクロック値の差:100と、CLK2のクロック値の差:110とを比較する。
CLK1の差とCLK2の差とが一致しなければ、クロック診断装置は、CLK1とCLK2のいずれが故障している判定する。
以降の周期についても、クロック診断装置は、T1とT6、T2とT7、T3とT8というように、5周期分離れたクロック値を選択し、同様の演算を行う。
図1の例では、それぞれのクロック値が100であるとき(T=0)はCLK1とCLK2は同期しているが、以降は、CLK2のクロック値が早く進んでしまっている。
図2は、本実施の形態に係るクロック診断装置100の構成例を示す。
クロック診断装置100は、例えば、CPU(Central Processing Unit)等のプロセッサで実現される。
タイマ1(104)及びタイマ2(105)は、それぞれ、クロック値取得周期を計測する。
クロック値取得部101によるクロック値取得処理時間には、前述したように、割込み等によりジッタが発生する。
クロック値取得部101は、取得したCLK1及びCLK2のクロック値をクロック診断部103に出力する。
より具体的には、クロック値取得部101からクロック診断部103に出力されたCLK1及びCLK2のクロック値が、クロック診断部103により、クロック値格納部102に書き込まれる。
また、クロック値格納部102は、クロック診断部103からのクロック値読み出し要求に基づき、格納しているCLK1及びCLK2のクロック値をクロック診断部103に出力する。
また、クロック診断部103は、クロック値取得部101から新たにCLK1及びCLK2のクロック値を取得した際に、クロック値取得部101により新たなCLK1及びCLK2が取得された周期から規定時間遡った周期でクロック値取得部101により取得されていたCLK1及びCLK2のクロック値をクロック値格納部102から読み出す。
図1の例のように規定時間を5周期としている場合は、クロック診断部103は、5周期前にクロック値取得部101により取得されたCLK1のクロック値とCLK2のクロック値を読み出す。
例えば、現在の周期がT=5であれば、クロック診断部103は、T=0のCK1及びCK2のクロック値を読み出す。
そして、クロック診断部103は、新たなCLK1のクロック値と、クロック値格納部102から読み出したCLK1のクロック値との差を算出し、また、新たなCLK1のクロック値と、クロック値格納部102から読み出したCLK1のクロック値との差を算出する。
そして、クロック診断部103は、CLK1のクロック値の差とCLK2のクロック値の差とを比較する。
CLK1のクロック値の差とCLK2のクロック値の差が異なっていれば、クロック診断部103は、CLK1及びCLK2のいずれかで故障が発生していると判定する。
なお、クロック診断部103は、選択部及び演算部の例に相当する。
また、クロック診断部103もソフトウェア(プログラム)で実現される。
クロック値格納部102は、例えば、CPU内のレジスタで実現される。
クロック値取得部101及びクロック診断部103の機能を実現するプログラムは、図2に図示していないメモリに格納されており、CPUがメモリから、クロック値取得部101及びクロック診断部103の機能を実現するプログラムをロードし、実行することで、前述のクロック値取得部101及びクロック診断部103の処理が行われる。
次に、本実施の形態に係るクロック診断装置100の動作例を、図3のフローチャートを参照して説明する。
図3のフローチャートに示す手順は、クロック診断方法の例に相当する。
また、クロック診断部103は、クロック値取得部101からCLK1及びCLK2のクロック値を取得する(S11)。
つまり、クロック診断部103は、現在の周期(現在の周期を周期Tnとする)から、規定時間遡った周期に取得されたクロック値がクロック値格納部102に格納されているかを判定する。
図1の例のように規定時間を5周期としている場合は、クロック診断部103は、現在の周期Tnから5周期遡った周期T(n-5)のクロック値がクロック値格納部102に格納されているかを判定する。
図1の例のように規定時間を5周期としている場合は、クロック診断部103は、周期T(n-5)におけるCLK1のクロック値とCLK2のクロック値を読み出す。
次に、クロック診断部103は、CLK1のクロック値の差とCLK2のクロック値の差が異なるか否かを判定する(S14)。
つまり、クロック診断部103は、CLK1及びCLK2の各々に対して、S11で取得した新たなクロック値と、S13で読み出したクロック値との差を算出する。
そして、CLK1のクロック値の差とCLK2のクロック値の差が異なるか否かを判定する。
以上のように、本実施の形態によれば、ジッタに比べて十分大きい規定時間分離れている2つのクロック値を用いるため、ジッタの影響を抑制して、高精度にクロックの故障診断を行うことができる。
また、本実施の形態では、クロックの故障診断をソフトウェアで実現しているので、診断専用のハードウェアを必要とせず、回路規模が抑えることができる。
また、本実施の形態では、タイマなど一般的なCPUに備わる機能を利用してクロック診断を行っているため、本実施の形態に係るクロック診断方法を様々なCPUに適用することができる。
Claims (6)
- ソフトウェアにより一定の間隔で繰り返しクロック値を取得するクロック診断装置であって、
前記ソフトウェアにより取得されたクロック値の中から、取得タイミングにおいて、前記ソフトウェアによるクロック値の取得の際に発生するジッタに比べて十分大きい規定時間の隔たりがある2つのクロック値を選択する選択部と、
前記選択部により選択された2つのクロック値の差を算出する演算部とを有するクロック診断装置。 - 前記クロック診断装置は、
前記ソフトウェアにより一定の間隔で繰り返し複数のクロックのクロック値を取得し、
前記選択部は、
クロックごとに、前記取得タイミングにおいて前記規定時間の隔たりがある2つのクロック値を選択し、
前記演算部は、
クロックごとに、前記選択部により選択された2つのクロック値の差を算出する請求項1に記載のクロック診断装置。 - 前記演算部は、
算出したクロックごとの差を比較する請求項2に記載のクロック診断装置。 - 前記選択部は、
前記規定時間として、前記ジッタの100倍以上の時間を用いる請求項1に記載のクロック診断装置。 - 前記クロック診断装置は、更に、
前記ソフトウェアにより取得されたクロック値を格納するクロック値格納部を有し、
前記選択部は、
前記ソフトウェアにより新たにクロック値が取得された際に、前記新たなクロック値の取得タイミングから前記規定時間遡ったタイミングで前記ソフトウェアにより取得されたクロック値を前記クロック値格納部から読み出し、
前記2つのクロック値として、前記クロック値格納部から読み出したクロック値と前記新たなクロック値とを選択する請求項1に記載のクロック診断装置。 - ソフトウェアにより一定の間隔で繰り返しクロック値を取得するクロック診断装置が、
前記ソフトウェアにより取得されたクロック値の中から、取得タイミングにおいて、前記ソフトウェアによるクロック値の取得の際に発生するジッタに比べて十分大きい規定時間の隔たりがある2つのクロック値を選択し、
選択した2つのクロック値の差を算出するクロック診断方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2015/065228 WO2016189688A1 (ja) | 2015-05-27 | 2015-05-27 | クロック診断装置及びクロック診断方法 |
JP2017520153A JP6227196B2 (ja) | 2015-05-27 | 2015-05-27 | クロック診断装置及びクロック診断方法 |
CN201580080419.5A CN107615205B (zh) | 2015-05-27 | 2015-05-27 | 时钟诊断装置及时钟诊断方法 |
US15/573,164 US10303204B2 (en) | 2015-05-27 | 2015-05-27 | Clock diagnostic apparatus, clock diagnostic method, and computer readable medium |
TW104122259A TWI574151B (zh) | 2015-05-27 | 2015-07-09 | 時脈診斷裝置及時脈診斷方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2015/065228 WO2016189688A1 (ja) | 2015-05-27 | 2015-05-27 | クロック診断装置及びクロック診断方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2016189688A1 true WO2016189688A1 (ja) | 2016-12-01 |
Family
ID=57393018
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/JP2015/065228 WO2016189688A1 (ja) | 2015-05-27 | 2015-05-27 | クロック診断装置及びクロック診断方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US10303204B2 (ja) |
JP (1) | JP6227196B2 (ja) |
CN (1) | CN107615205B (ja) |
TW (1) | TWI574151B (ja) |
WO (1) | WO2016189688A1 (ja) |
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2015
- 2015-05-27 WO PCT/JP2015/065228 patent/WO2016189688A1/ja active Application Filing
- 2015-05-27 CN CN201580080419.5A patent/CN107615205B/zh active Active
- 2015-05-27 US US15/573,164 patent/US10303204B2/en active Active
- 2015-05-27 JP JP2017520153A patent/JP6227196B2/ja active Active
- 2015-07-09 TW TW104122259A patent/TWI574151B/zh not_active IP Right Cessation
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Publication number | Publication date |
---|---|
US20180129244A1 (en) | 2018-05-10 |
TWI574151B (zh) | 2017-03-11 |
US10303204B2 (en) | 2019-05-28 |
CN107615205B (zh) | 2020-03-13 |
JPWO2016189688A1 (ja) | 2017-12-28 |
TW201642133A (zh) | 2016-12-01 |
JP6227196B2 (ja) | 2017-11-08 |
CN107615205A (zh) | 2018-01-19 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 15893322 Country of ref document: EP Kind code of ref document: A1 |
|
ENP | Entry into the national phase |
Ref document number: 2017520153 Country of ref document: JP Kind code of ref document: A |
|
WWE | Wipo information: entry into national phase |
Ref document number: 15573164 Country of ref document: US |
|
NENP | Non-entry into the national phase |
Ref country code: DE |
|
122 | Ep: pct application non-entry in european phase |
Ref document number: 15893322 Country of ref document: EP Kind code of ref document: A1 |