WO2016143157A1 - 磁気メモリ、磁気メモリへのデータ書き込み方法及び半導体装置 - Google Patents

磁気メモリ、磁気メモリへのデータ書き込み方法及び半導体装置 Download PDF

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WO2016143157A1
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deformable substrate
magnetic memory
device element
spin device
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福澤　英明
Original Assignee
株式会社ＢｌｕｅＳｐｉｎ
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    • H10N50/80—Constructional details

Definitions

  • the present invention relates to a magnetic memory, a method for writing data to the magnetic memory, and a semiconductor device.
  • STT-MRAM Spin Transfer Torque Magnetoresistive Random Access Memory
  • data stability is proportional to the magnetic anisotropy energy KuV (where Ku is the magnetic anisotropy constant and V is the volume), but the write power is also Since it is proportional to the magnetic anisotropy energy KuV, increasing the data stability inevitably increases the write power.
  • Non-Patent Document 1 discloses a magnetic memory having a structure in which a piezoelectric film is bonded to a magnetic film. Yes.
  • Patent Document 1 discloses a magnetic memory having a structure in which an MTJ (magnetic tunnel) is covered with a film that applies stress to the MTJ.
  • Patent Document 2 similarly discloses a structure for applying a stress to a memory cell of a magnetic memory.
  • Patent Document 3 discloses a magnetic memory having a structure in which a piezoelectric body is disposed at a position that exerts a mechanical action on a recording layer.
  • a piezoelectric body is disposed at a position that exerts a mechanical action on a recording layer.
  • an electric field is applied to the piezoelectric body to generate a stress that lowers the holding power of the recording layer, thereby reducing the spin injection current necessary for recording. It is configured.
  • this patent document discloses that a gap is formed at a position corresponding to a memory element main body and a piezoelectric element immediately below the substrate.
  • Patent Document 4 a piezoelectric layer is bonded to a magnetoresistive layer, and the magnetoresistive layer is bonded to the magnetoresistive layer.
  • a magnetic memory acting on stress is disclosed.
  • Patent Document 6 discloses a structure in which a stress compensating material is formed in a memory cell of a magnetic memory to weaken the overall stress (net stress). Is disclosed.
  • Patent Document 7 discloses a structure of a magnetic shield in a package containing a magnetic memory chip.
  • one of the objects of the present invention is to provide a technique for mitigating the reciprocity between data stability and write power in a magnetic memory.
  • a magnetic memory includes a deformable substrate, a spin device element that is bonded to the deformable substrate and stores data as a magnetization direction, and a bending mechanism that bends the deformable substrate. At least one of the upper surface and the lower surface of the deformable substrate faces a space not occupied by the solid.
  • a data writing method suitable for the above magnetic memory includes a step of writing data to the spin device element by giving a write signal to the spin device element in a state where the deformable substrate is bent by the bending mechanism.
  • a semiconductor device in still another aspect of the present invention, includes a magnetic memory and a package that houses the magnetic memory in a closed space formed therein.
  • the magnetic memory includes a deformable substrate, at least one spin device element that is bonded to the deformable substrate and stores data as a magnetization direction, and a bending mechanism that bends the deformable substrate.
  • a cavity is provided so that at least one of the upper surface and the lower surface of the deformable substrate faces a space not occupied by the solid.
  • a method for manufacturing a magnetic memory includes: a step of forming a sacrificial layer on a semiconductor substrate on which transistors are integrated; a step of forming a deformable substrate on the sacrificial film; A step of forming a spin device element that stores data as a magnetization direction on a deformed substrate, a step of providing a piezoelectric layer so as to be bonded to a deformable substrate, and a space that is not occupied by a solid by removing a sacrificial film Forming a bottom surface of the deformable substrate so as to face the space.
  • FIG. 2B is a cross-sectional view showing the magnetic memory in a state where data writing is completed in the data writing method of FIG. 2A. It is a graph which shows the example of distribution in the X-axis direction of the displacement of the deformation
  • FIG. 1 is a cross-sectional view conceptually showing an example of a configuration of a magnetic memory provided with a mechanism for bending a deformable substrate using a force acting between capacitor electrodes in the present embodiment. It is a flowchart which shows the data writing method to the magnetic memory of a structure of FIG. 1 is a cross-sectional view conceptually showing an example of a configuration of a magnetic memory in which spin device elements of respective memory cells are connected to transistors in the present embodiment.
  • FIG. 15B is a plan view showing the configuration of the magnetic memory shown in FIG. 15A. It is sectional drawing which shows suitable arrangement
  • FIG. 16B is a plan view showing the configuration of the magnetic memory shown in FIG. 16A.
  • FIG. 10 is a cross-sectional view conceptually showing still another example of the configuration of a magnetic memory in which the spin device element of each memory cell is connected to a transistor in this embodiment.
  • FIG. 17B is a plan view showing the configuration of the magnetic memory shown in FIG. 17A.
  • 16 is a flowchart illustrating a method for manufacturing the magnetic memory illustrated in FIGS. 15A and 15B according to an embodiment.
  • FIG. 16 is a cross-sectional view showing a method of manufacturing the magnetic memory shown in FIGS.
  • FIG. 16 is a cross-sectional view showing a method of manufacturing the magnetic memory shown in FIGS. 15A and 15B in one embodiment.
  • FIG. 16 is a cross-sectional view showing a method of manufacturing the magnetic memory shown in FIGS. 15A and 15B in one embodiment.
  • FIG. 16 is a cross-sectional view showing a method of manufacturing the magnetic memory shown in FIGS. 15A and 15B in one embodiment.
  • FIG. 16 is a cross-sectional view showing a method of manufacturing the magnetic memory shown in FIGS. 15A and 15B in one embodiment.
  • 18 is a flowchart showing a method of manufacturing the magnetic memory shown in FIGS. 17A and 17B in the present embodiment.
  • FIG. 17A and 17B is a flowchart showing a method of manufacturing the magnetic memory shown in FIGS. 17A and 17B in the present embodiment.
  • FIG. 18B is a cross-sectional view showing the method of manufacturing the magnetic memory shown in FIGS. 17A and 17B in the present embodiment.
  • FIG. 18B is a cross-sectional view showing the method of manufacturing the magnetic memory shown in FIGS. 17A and 17B in the present embodiment.
  • FIG. 18B is a cross-sectional view showing the method of manufacturing the magnetic memory shown in FIGS. 17A and 17B in the present embodiment.
  • FIG. 18B is a cross-sectional view showing the method of manufacturing the magnetic memory shown in FIGS. 17A and 17B in the present embodiment.
  • FIG. 18B is a cross-sectional view showing the method of manufacturing the magnetic memory shown in FIGS. 17A and 17B in the present embodiment.
  • FIG. 18B is a cross-sectional view showing the method of manufacturing the magnetic memory shown in FIGS. 17A and 17B in the present embodiment.
  • FIG. 18B is a cross-sectional view showing the method of manufacturing the magnetic memory shown in FIGS. 17A and 17B in the
  • FIGS. 17A and 17B are cross-sectional views showing the method of manufacturing the magnetic memory shown in FIGS. 17A and 17B in the present embodiment. It is sectional drawing which shows the manufacturing method of the magnetic memory using the wafer bonding technique in one Embodiment. It is sectional drawing which shows the manufacturing method of the magnetic memory using the wafer bonding technique in one Embodiment. It is sectional drawing which shows the manufacturing method of the magnetic memory using the wafer bonding technique in one Embodiment. It is sectional drawing which shows the manufacturing method of the magnetic memory using the wafer bonding technique in one Embodiment. It is a perspective view showing an example of composition of each block of a memory cell array in one embodiment.
  • FIG. 23B is a plan view showing an example of a configuration of a memory cell array including a plurality of blocks each having the configuration illustrated in FIG. 23A.
  • FIG. 23B is a plan view showing an example of a configuration of a memory cell array including a plurality of blocks each having the configuration illustrated in FIG.
  • FIG. 24 is a cross-sectional view schematically showing the structure of the memory cell array in cross section AA shown in FIG. 23B.
  • FIG. 4 is a plan view illustrating an example of wiring in each block of the memory cell array in one embodiment.
  • FIG. 3 is a plan view showing an example of wiring in the memory cell array in one embodiment. It is a perspective view which shows the other example of a structure of each block of a memory cell array in one Embodiment.
  • FIG. 27 is a plan view illustrating an example of a configuration of a memory cell array including a plurality of blocks each configured as illustrated in FIG. 26 according to an embodiment. It is a top view which shows the other example of the wiring in each block of a memory cell array in one Embodiment.
  • FIG. 4 is a plan view illustrating an example of wiring in each block of the memory cell array in one embodiment.
  • FIG. 3 is a plan view showing an example of wiring in the memory cell array in one embodiment. It is a perspective view which shows the other example of
  • FIG. 29 is a plan view illustrating another example of wiring in a memory cell array including a plurality of blocks each configured as illustrated in FIG. 28 according to an embodiment.
  • FIG. 14 is a perspective view showing still another example of the configuration of each block of the memory cell array in the embodiment.
  • FIG. 14 is a perspective view showing still another example of the configuration of each block of the memory cell array in the embodiment.
  • FIG. 32 is a plan view illustrating a configuration of each block of the memory cell array illustrated in FIG. 31.
  • FIG. 14 is a perspective view showing still another example of the configuration of each block of the memory cell array in the embodiment.
  • FIG. 34 is a plan view illustrating a configuration of each block illustrated in FIG. 33.
  • FIG. 1 is a cross-sectional view showing a configuration of a semiconductor integrated circuit in which a magnetic memory and an arithmetic circuit (logic circuit) are monolithically integrated in an embodiment.
  • FIG. 37 is a cross-sectional view illustrating an example of a configuration of a package in which the semiconductor integrated circuit illustrated in FIG. 36 is sealed.
  • FIG. 37 is a cross-sectional view showing another example of the configuration of the package in which the semiconductor integrated circuit shown in FIG. 36 is sealed.
  • tip tip.
  • FIG. 39 is a cross-sectional view illustrating an example of a configuration of a package in which the semiconductor device illustrated in FIG. 38 is sealed.
  • FIG. 39 is a cross-sectional view illustrating another example of the configuration of the package in which the semiconductor device illustrated in FIG. 38 is sealed.
  • FIG. 1A is a cross-sectional view showing a principle configuration of a magnetic memory according to an embodiment
  • FIG. 1B is a plan view showing a planar configuration of the magnetic memory of FIG. 1A.
  • directions may be indicated using an XYZ orthogonal coordinate system.
  • the X axis, the Y axis, and the Z axis are orthogonal to each other.
  • the magnetic memory 1 includes a fixed base 11, a deformable base plate 12, a lower electrode 13, a spin device element 14, and an upper electrode 15.
  • the fixed base 11 is a structure that supports the deformable substrate 12. In the structure of FIG. 1A, the fixed base 11 is bonded to the deformable substrate 12 on the lower surface 12 a of the deformable substrate 12.
  • the deformable substrate 12 is configured to be deformable so that it can be bent.
  • the deformable substrate 12 may be formed of, for example, silicon, silicon oxide, silicon nitride, silicon oxynitride, or the like.
  • materials and processes used in the SON (Si-on-nothing) technology can be applied.
  • the film thickness of the deformable substrate 12 is preferably about 200 nm to 5 ⁇ m, for example.
  • the magnetic memory 1 of the present embodiment is configured such that data is written to the spin device element 14 while the deformable substrate 12 is bent.
  • the lower electrode 13 is used as a conductor for electrical connection with the spin device element 14.
  • the lower electrode 13 is formed on the upper surface 12 b of the deformable substrate 12.
  • the lower electrode 13 may be formed of, for example, copper (Cu), gold (Au), silver (Ag), aluminum (Al), and an alloy of two or more thereof.
  • the film thickness of the lower electrode 13 is preferably about 50 nm to 500 nm, for example.
  • the spin device element 14 has a function of storing data as the magnetization direction of the magnetic material, and is used as a memory cell of the magnetic memory 1.
  • the spin device element 14 includes a reference layer 21, a spacer layer 22, and a recording layer 23.
  • the reference layer 21 and the recording layer 23 are opposed to each other with the spacer layer 22 interposed therebetween.
  • the reference layer 21 is bonded to the upper surface of the lower electrode 13
  • the spacer layer 22 is bonded to the upper surface of the reference layer 21
  • the recording layer 23 is bonded to the upper surface of the spacer layer 22.
  • the recording layer 23 may be provided below the spacer layer 22, and the reference layer 21 may be provided above the spacer layer 22.
  • the lower electrode 13 and the reference layer are controlled.
  • a base layer may be inserted between the layers 21 (between the lower electrode 13 and the recording layer 23 when the recording layer 23 is located below the reference layer 21).
  • the reference layer 21 and A cap layer may be inserted between the upper electrodes 15.
  • the reference layer 21 and the recording layer 23 are configured to exhibit spontaneous magnetization (hereinafter simply referred to as “magnetization”), and each includes at least one magnetic film.
  • the spacer layer 22 is formed of a nonmagnetic material.
  • the reference layer 21 has a fixed magnetization direction, while the recording layer 23 has a reversible magnetization direction. In the configuration of FIG. 1A, the magnetization of the reference layer 21 is fixed in the upward direction, and the magnetization of the recording layer 23 can be reversed between the upward direction and the downward direction.
  • the reference layer 21 and the recording layer 23 are, for example, a single magnetic metal such as iron (Fe), cobalt (Co), or nickel (Ni), or a strong metal containing at least one element of these magnetic metals.
  • the reference layer 21 and the recording layer 23 may be doped with one or more nonmagnetic elements.
  • Nonmagnetic elements that can be included in the reference layer 21 and the recording layer 23 include boron, carbon, nitrogen, oxygen, aluminum, silicon, titanium, vanadium, chromium, manganese, copper, zinc, zirconium, niobium, molybdenum, ruthenium, and rhodium. Palladium, silver, hafnium, tantalum, tungsten, iridium, platinum, gold and the like. Preferred materials and properties of the reference layer 21 and the recording layer 23 will be discussed in detail later.
  • the spin device element 14 stores 1-bit data as the magnetization direction of the recording layer 23.
  • the spin device element 14 when data “1” is stored in the spin device element 14, the magnetization of the recording layer 23 is directed upward, and when data “0” is stored in the spin device element 14, the magnetization of the recording layer 23. Is directed downwards.
  • the correspondence between the magnetization direction of the recording layer 23 and the data “0” and “1” may be reversed.
  • the reference layer 21 and the recording layer 23 are formed to have perpendicular magnetic anisotropy.
  • the reference layer 21 is formed so that the magnetization is fixed in the film thickness direction of the reference layer 21, and the recording layer 23 is formed so that the magnetization can be reversed in the film thickness direction of the recording layer 23.
  • the reference layer 21 and the recording layer 23 may be formed to have in-plane magnetic anisotropy.
  • the spacer layer 22 is formed of an insulator thin enough to allow a tunnel current to flow, and in such a case, the spin device element 14 exhibits a tunnel magnetoresistance effect (TMR: tunnel magnetoresistance effect). It operates as a TMR element.
  • TMR tunnel magnetoresistance effect
  • the spacer layer 22 is preferably formed of, for example, magnesium oxide (MgO), aluminum oxide (AlOx), or the like.
  • the spacer layer 22 may be formed of an oxide, nitride, or oxynitride such as Mg, Al, Si, Zr, Hf, and Ta.
  • the spacer layer 22 may be formed of a metal conductor.
  • the spin device element 14 is configured as a spin valve element that exhibits a giant magnetoresistance effect (GMR).
  • GMR giant magnetoresistance effect
  • the spacer layer 22 may be formed of a nonmagnetic metal such as copper (Cu), gold (Au), silver (Ag), aluminum (Al), or an alloy material thereof. Good.
  • a composite spacer layer in which a columnar metal penetrates through the oxide matrix in the film thickness direction may be used as the spacer layer 22 .
  • the oxide matrix of the composite spacer layer may be formed of aluminum oxide
  • the columnar metal penetrating the oxide matrix in the film thickness direction may be formed of copper.
  • the thickness of the spacer layer 22 is preferably 1 to 3 nm.
  • the resistance value of the spin device element 14 is determined by the relative directions of magnetization of the reference layer 21 and the recording layer 23, a voltage or a current is applied to the spin device element 14 to obtain the resistance value of the spin device element 14.
  • a dependent signal current signal or voltage signal
  • the data stored in the spin device element 14 can be identified.
  • the reference layer 21 may be formed as a laminated structure including a magnetic film and an antiferromagnetic film that fixes the magnetization of the magnetic film.
  • the reference layer 21 may include at least two magnetic layers separated by a ruthenium layer or a rhodium layer. Magnetization of two adjacent magnetic layers of the antiferromagnetic or antiferromagnetic composite laminated film is reversed by RKKY (Ruderman-Kittel-Kasuya-Yoshida) coupling by a ruthenium layer or a rhodium layer.
  • RKKY Rivestman-Kittel-Kasuya-Yoshida
  • the reference layer 21 may include a plurality of antiferromagnetic or antiferrimagnetic composite laminated films.
  • the recording layer 23 may be formed as a laminate of a plurality of magnetic films and a nonmagnetic film that ferromagnetically couples two adjacent ones of the plurality of magnetic films.
  • the reference layer 21 and the recording layer 23 may be composed of two or more magnetic laminated films.
  • the reference layer 21 and the recording layer 23 may be configured as a laminated film including a plurality of magnetic films and one or more nonmagnetic films that cause ferromagnetic coupling between two adjacent magnetic films. Good.
  • a film containing an element selected from the group consisting of iron, cobalt, and nickel can be used as the reference layer 21 and the recording layer 23.
  • an underlayer may be provided below the reference layer 21 in order to control the crystal orientation of the reference layer 21.
  • the underlayer may be composed of a laminated film including a buffer layer and a seed layer.
  • the buffer layer may be formed of at least one element selected from the group consisting of Ti, V, Cr, Zn, Nb, Mo, Hf, and Ta. These are typical elements that exhibit a buffer effect.
  • the buffer layer may be formed of an alloy containing one or more of these elements.
  • the seed layer formed on the upper surface of the buffer layer to control the crystal orientation of the reference layer 21 is fcc (face centered cubic lattice) crystalline, bcc (body centered cubic lattice) crystalline, or hcp (hexagonal close-packed lattice). You may form with the metal which shows crystallinity.
  • the seed layer may be formed of a layer containing copper, ruthenium, or NiFe.
  • the seed layer may be doped with one or more other elements.
  • the upper electrode 15 is used for electrical connection with the spin device element 14.
  • the upper electrode 15 is bonded to the upper surface of the recording layer 23.
  • the upper electrode 15 may be formed of, for example, copper (Cu), gold (Au), silver (Ag), aluminum (Al), and an alloy of two or more thereof.
  • the film thickness of the upper electrode 15 is preferably about 50 nm to 500 nm, for example.
  • An insulating layer 16 that protects the spin device element 14 is formed on the side surface of the spin device element 14.
  • the insulating layer 16 covers the side surface of the laminated structure in which the reference layer 21, the spacer layer 22, and the recording layer 23 are laminated.
  • the deformable substrate 12 is the lower surface 12a of the deformable substrate 12 (that is, the surface opposite to the surface on which the spin device element 14 is formed) or the upper surface 12b (that is, the deformable substrate).
  • At least one of the twelve spin device elements 14 is configured to face a “space not occupied by a solid”.
  • the “space not occupied by the solid” here may be occupied by a fluid such as a gas (for example, air or nitrogen) or a liquid.
  • the “space not occupied by the solid” may be a vacuum.
  • the deformable substrate 12 faces the space 17 that is not occupied by a solid on the lower surface 12a.
  • a portion of the deformable substrate 12 that directly faces the space 17 that is not occupied by a solid is referred to as a deformed portion 30.
  • the spin device element 14 is formed on the deformable portion 30 of the deformable substrate 12. That is, the spin device element 14 is positioned in the Z-axis direction with respect to the deformed portion 30.
  • the end in the X-axis direction (first direction) of the deformed portion 30 is a fixed end, and the end in the Y-axis direction is a free end (end that is not fixed).
  • the fixed end of the deformed portion 30 facing the ⁇ X direction is indicated by reference numeral 30a
  • the fixed end facing the + X direction is indicated by reference numeral 30b.
  • the free end facing the ⁇ Y direction of the deformed portion 30 is indicated by reference numeral 30c
  • the free end facing the + Y direction is indicated by reference numeral 30d.
  • At least the end surface facing the Y-axis direction of the deformable portion 30 of the deformable substrate 12 faces a space not occupied by solids. .
  • FIG. 2A is a flowchart showing a procedure for writing data to the spin device element 14 (memory cell) of the magnetic memory 1 shown in FIG. 1A of the present embodiment.
  • FIG. 3 shows an initial state of the magnetic memory 1. In the initial state, for example, it is assumed that the magnetization direction of the recording layer 23 is upward and data “1” is stored in the spin device element 14.
  • the deformable substrate 12 is bent (step S11).
  • a mechanism (bending mechanism) for bending the deformable substrate 12 is not shown in FIG. 1A.
  • a bending mechanism for bending the deformable substrate 12 for example, a mechanism using a piezoelectric effect or a mechanism using a force acting between capacitor electrodes can be used. The specific structure of the bending mechanism for bending the deformable substrate 12 will be described in detail later.
  • the magnetostriction effect is known as a phenomenon in which the distortion of the magnetic material changes depending on the magnetization state, and the magnetization state of the magnetic material changes depending on the strain applied to the magnetic material. Strictly speaking, the latter effect may be called an inverse magnetostriction effect.
  • the magnetostriction effect in a broad sense together with the magnetostriction effect in the narrow sense and the inverse magnetostriction effect are collectively referred to as the magnetostriction effect in the present application.
  • the recording layer 23 When the magnetization direction is tilted from the original magnetization direction of the recording layer 23 due to a change in the magnetization anisotropy of the recording layer 23, the recording layer 23 is in a state where the magnetization is easily reversed. Hereinafter, such a state may be referred to as “half-select”.
  • the spin device element 14 By bending the deformable substrate 12 and applying strain to the spin device element 14, the spin device element 14 can be temporarily brought into a low data stability state.
  • the write power consumption is reduced by a method other than the improvement of the efficiency of the spin transfer torque (STT) effect
  • a magnetic layer that does not exhibit a large STT effect can be used as the recording layer 23. This means that the read current does not adversely affect the data stability of the recording layer 23 even if the read current is relatively large. This is greatly different from the case where the write power is reduced only by improving the efficiency of the spin transfer (STT) effect.
  • the magnetostriction value of the recording layer 23 is preferably large in order to obtain a large magnetostriction effect.
  • the magnetic memory 1 of the present embodiment has a configuration in which at least one of the lower surface 12a and the upper surface 12b of the deformable substrate 12 faces a “space not occupied by solids”. 12 can be deformed with a sufficiently large displacement.
  • the “space not occupied by the solid” here may be occupied by a fluid such as gas (for example, air or nitrogen) or a liquid, or may be a vacuum.
  • a part of the lower surface 12a of the deformable substrate 12 (the surface opposite to the surface on which the spin device element 14 of the deformable substrate 12 is formed) is occupied by a solid.
  • the spin device element 14 is disposed so as to face the space 17 with the deformable substrate 12 interposed therebetween.
  • Such a structure is particularly useful for increasing the displacement of the deformable substrate 12 and increasing the strain acting on the spin device element 14.
  • a large stress acts on the spin device element 14
  • a large strain of the spin device element 14 is generated.
  • the distortion generated in the recording layer 23 of the spin device element 14 is important in the magnetic memory of this embodiment.
  • a portion of the upper surface 12b of the deformable substrate 12 where the spin device element 14 is not formed may be covered with an appropriate insulating film for protection.
  • a write signal corresponding to the desired data that is, a signal for directing the magnetization direction of the recording layer 23 to the direction corresponding to the desired data is given to the spin device element 14 (step S12). Since the magnetostrictive effect is not a unidirectional effect but a uniaxial effect, the magnetization direction (corresponding to data “0” or “1”) of the recording layer 23 cannot be determined only by the magnetostrictive effect. In the magnetostriction effect generated in the recording layer 23, only the effect of tilting the magnetization by about 90 degrees from the direction of magnetic anisotropy of the recording layer 23 is obtained at most.
  • a write signal for recording desired data is given.
  • the write signal may be, for example, a write current that causes the spin transfer torque to act on the recording layer 23, or may be a current magnetic field.
  • 5A and 5B are diagrams conceptually illustrating an example of an operation in which the write current Iw is given to the spin device element 14 as a write signal.
  • a write current Iw is passed between the lower electrode 13 and the upper electrode 15. Since the write current Iw passes through the reference layer 21 and the recording layer 23 both made of a magnetic material, the spin transfer torque acts on the magnetization of the recording layer 23.
  • the direction of the write current Iw according to the direction in which the magnetization of the recording layer 23 should be directed, that is, the data to be written to the spin device element 14, desired data can be written to the spin device element 14.
  • the write current Iw is applied from the lower electrode 13 to the upper electrode 15 as shown in FIG. 5A. Washed away. In this case, since the write current Iw flows from the reference layer 21 to the recording layer 23 via the spacer layer 22, torque that tends to be directed in the direction opposite to the reference layer 21 acts on the magnetization of the recording layer 23 by the spin transfer torque. To do.
  • a write current Iw is passed from the upper electrode 15 to the lower electrode 13 as shown in FIG. 5B. . In this case, since the write current Iw flows from the recording layer 23 to the reference layer 21 via the spacer layer 22, torque that tends to be directed in the same direction as the reference layer 21 acts on the magnetization of the recording layer 23 by the spin transfer torque. To do.
  • FIGS. 6A and 6B are diagrams conceptually illustrating an example of an operation in which a current magnetic field is applied to the spin device element 14 as a write signal.
  • the write current line 18 ⁇ / b> A is provided close to the spin device element 14.
  • the write current line 18A is provided on the side of the spin device element.
  • the write current Iw is caused to flow through the write current line 18A in the direction corresponding to the data to be written, that is, the direction corresponding to the direction in which the magnetization of the recording layer 23 is directed.
  • the magnetization of the recording layer 23 is directed in a desired direction by the current magnetic field Hw generated by the write current Iw flowing through the write current line 18A.
  • the write current Iw is directed toward the front side of the drawing. 18A (see FIG. 6A).
  • a write current is caused to flow through the write current line 18A in the depth direction of the drawing (see FIG. 6B).
  • FIGS. 7A and 7B illustrate a write operation when the write current line 18B that generates a current magnetic field is positioned below the spin device element 14.
  • FIG. 7A when the magnetization of the recording layer 23 is directed in the opposite direction to the magnetization of the reference layer 21 in data writing, the write current is directed toward the back of the paper surface in the write current line 18B. (See FIG. 7A).
  • a write current is caused to flow through the write current line 18B toward the front side of the drawing (see FIG. 7B).
  • a write signal for example, spin-polarized current or current magnetic field for recording desired data in a state where the deformable substrate 12 is bent is applied to the spin device element 14, whereby the desired data is written to the spin device element 14. (Step S13).
  • FIG. 8 shows the magnetic memory 1 in a state where data writing has been completed.
  • the magnetization of the recording layer 23 is directed in the opposite direction to the original state (initial state) shown in FIG. ing.
  • the spin device element 14 is in a state in which, for example, data “0” is stored.
  • FIG. 2A a procedure is shown in which the operation of bending the deformable substrate 12 (step S11) is started before the operation of supplying a write signal for recording desired data (step S12).
  • FIG. 2B is a flowchart showing a data writing procedure when the operation (step S12) for supplying a write signal for recording desired data is started before the operation for bending the deformable substrate 12 (step S11). ing.
  • the procedure of FIG. 2A is preferred in which the operation of bending the deformable substrate 12 (this operation requires less power) is performed first, and then the write signal is supplied to the spin device element 14.
  • the absolute value of the magnetostriction ⁇ of the recording layer 23 is used.
  • the magnetostriction ⁇ of the reference layer 21 is different from that of the recording layer 23, and the absolute value of the magnetostriction ⁇ of the reference layer 21 is different from that of the recording layer 23.
  • the smaller one is preferable. This is because the change in the magnetization direction of the recording layer 23 is sufficiently larger than the change in the magnetization direction of the reference layer 21 when the deformable substrate 12 is bent.
  • the magnitude of the inclination of the magnetization direction at this time is determined by the absolute value of the magnetostriction ⁇ if the bending amount of the deformable substrate 12 is the same.
  • B s is the saturation magnetization of the recording layer 23
  • ⁇ is the magnetostriction of the recording layer 23.
  • Each of these parameters is a physical property value determined by the material of the recording layer 23 and the nearby film structure.
  • Equation (1) means that increasing the amount of bending of the deformable substrate 12 on the right side is effective for increasing the change in the magnetization direction of the recording layer 23. Further, in order to achieve a significant change in [Delta] H k, it is effective to increase the absolute value of the magnetostriction ⁇ of the recording layer 23. On the other hand, since the change in the magnetization direction of the reference layer 21 should be small when the deformable substrate 12 is bent, it is desirable that the absolute value of the magnetostriction ⁇ of the reference layer 21 is small.
  • the absolute value of the magnetostriction ⁇ of the recording layer 23 is preferably increased.
  • the absolute value of the magnetostriction ⁇ of the recording layer 23 is preferably greater than 1 ⁇ 10 ⁇ 5, and more preferably greater than 1 ⁇ 10 ⁇ 4 .
  • the inclination of the magnetization of the reference layer 21 is small when the deformable substrate 12 is bent.
  • the absolute value of the magnetostriction ⁇ of the recording layer 23 is preferably at least twice the absolute value of the magnetostriction ⁇ of the reference layer 21, and more preferably at least 10 times.
  • the recording layer 23 adopts a laminated structure of extremely thin films. In such a configuration, a large magnetostriction ⁇ can be obtained due to a large interface magnetic anisotropy.
  • the recording layer 23 is a laminate in which a Co film and an ultrathin film of another element are laminated, or a sub-lamination in which a Co film and an ultrathin film of another element are laminated.
  • the body is configured as an artificial laminate in which N layers are laminated.
  • other elements include Ni, Pd, Ag, Ir, Pt, and Au.
  • the thickness of each Co film is preferably about 0.1 to 2 nm, and more preferably about 0.2 to 1 nm.
  • the number N of sub-stacks is preferably 1 or more and 10 or less, more preferably 2 or more and 7 or less.
  • the absolute value of the magnetostriction ⁇ of the recording layer 23 and the reference layer 21 is determined as a physical property value depending on the structure and material. However, it should be noted that the absolute value of the magnetostriction ⁇ of the recording layer 23 and the reference layer 21 is not necessarily a constant with respect to the determined material composition. Specifically, the magnetostriction ⁇ of the recording layer 23 may increase when stress is applied to the recording layer 23. When the deformable substrate 12 is bent, a distortion ⁇ is generated in the recording layer 23. In such cases, although rarely noted, the magnetostriction ⁇ can be a function of the strain ⁇ . Therefore, the magnetostriction ⁇ can be expressed as ⁇ ( ⁇ ).
  • the deformable substrate 12 is bent in the writing operation, a stress ⁇ is applied to the recording layer 23, and as a result, a strain ⁇ is generated in the recording layer 23.
  • a stress ⁇ is applied to the recording layer 23 by generating a large strain ⁇ is very preferable because the effect of the present embodiment can be obtained to the maximum.
  • the magnetostriction ⁇ to be a function of the strain ⁇ , a preferred embodiment is that the recording layer 23 generates interfacial strain by alternately laminating the Co film and the ultrathin film of another element as described above. It is formed with a laminated structure.
  • the artificial laminated film as described above has a typical configuration that satisfies such requirements.
  • the atomic radius of the elements constituting the ultrathin film alternately laminated with the Co film is significantly different from the atomic radius of Co.
  • the element constituting the ultrathin film is preferably an element whose atomic radius is larger than that of cobalt. Therefore, the ultrathin film laminated with the Co film is preferably formed of an element having an atomic radius larger than that of cobalt (Co), such as palladium (Pd) or platinum (Pt), rather than nickel (Ni).
  • the magnetostriction ⁇ of the reference layer 21 is small as described above. Therefore, the reference layer 21 is preferably configured so that the magnetostriction ⁇ is not easily changed by the strain ⁇ . Even if the magnetostriction ⁇ is changed by the strain ⁇ , the absolute value of the magnetostriction ⁇ is preferably reduced by generating the strain ⁇ , contrary to the recording layer 23. Therefore, the reference layer 21 has a single layer film, a laminate of a small number of films, or a magnetic material using iron as a main component, rather than an artificial laminated film using a Co film suitable for the recording layer 23. It is preferably formed as a body film.
  • the reference layer 21 is formed of FePt or a material obtained by adding a nonmagnetic element or the like to FePt.
  • the thickness of each layer constituting the reference layer 21 is preferably greater than 1 nm and on the order of several nm. Therefore, the recording layer 23 is composed of cobalt as a main component, a first film having a thickness of 1 nm or less, and a second film made of a material such as Pd, Ag, Ir, Pt, Au, or an alloy of two or more of these materials.
  • the reference layer 21 is preferably a combination of a magnetic film of 1 nm or more or a magnetic film using iron as a main component.
  • a CoFeB layer may be inserted as an interface layer between the MgO layer and the reference layer 21 in order to increase the MR ratio.
  • a CoFeB layer may be inserted as an interface layer between the MgO layer and the recording layer 23 in order to increase the MR ratio in addition to or instead of the spacer layer 22.
  • the magnitude of the strain ⁇ generated in the recording layer 23 of the spin device element 14 also depends on the arrangement of the spin device element 14 in the deformed portion 30 of the deformable substrate 12. In the following, a preferred arrangement of the spin device element 14 will be discussed.
  • FIG. 9A is a graph showing the distribution in the X-axis direction of the displacement ⁇ Z in the Z-axis direction of the deformable portion 30 of the deformable substrate 12, and FIG. 9B is a graph showing the distribution in the Y-axis direction.
  • the displacement ⁇ Z of the deformable portion 30 takes a maximum value on the center plane C between the fixed ends 30a and 30b.
  • the center plane C is defined as a plane perpendicular to the X axis and having the same distance from the fixed ends 30a and 30b.
  • the layer bonded to the upper surface 12b of the deformable substrate 12 is stretched with a portion where compressive stress is applied to the layer as shown in FIG. 9A. It becomes the situation where the part which acts is mixed. That is, the layer bonded to the upper surface 12b of the deformable substrate 12 has two states with different signs of stress.
  • the recording layer 23 of the spin device element 14 has a portion where a compressive stress acts and a portion where a tensile stress acts. It will be mixed. That is, if the spin device element 14 is arranged symmetrically with respect to the center plane C, the effect of applying stress to the recording layer 23 to generate distortion is reduced. From the viewpoint of the operation principle of the memory 1, it is not preferable.
  • the spin device element 14 has the center plane D of the spin device element 14 between the fixed ends 30a and 30b. It is arranged so as to be shifted in the + X direction or the ⁇ X direction with respect to the position of C.
  • the center plane D of the spin device element 14 is defined as a plane perpendicular to the X-axis direction and having the same distance from the end 14a facing the ⁇ X direction and the end 14b facing the + X direction of the spin device element 14. Is done.
  • the stress can be applied to the recording layer 23 so that one of the compressive stress and the tensile stress is dominant over the entire recording layer 23.
  • the spin device element 14 is arranged to satisfy the above requirements. Specifically, as shown in FIG. 1B, the end 14a facing the ⁇ X direction of the spin device element 14 is located in the ⁇ X direction with respect to the central plane C between the fixed ends 30a and 30b. The end 14b of the spin device element 14 facing the + X direction is located in the + X direction with respect to the center plane C.
  • the distance from the center plane C of the end 14a of the spin device element 14 is also close to the distance from the center plane C of the end 14b.
  • the center plane D of the spin device element 14 is shifted in the + X direction with respect to the center plane C between the fixed ends 30a and 30b.
  • the spin device element 14 has a configuration in which the positions of the reference layer 21 and the recording layer 23 are aligned in the X-axis direction.
  • a configuration for example, a configuration in which the reference layer 21 is larger than the recording layer 23
  • the distance from the center plane of the recording layer 23 that is, the end facing the ⁇ X direction and the end facing the + X direction of the recording layer 23 is the same, and X The above argument holds for the plane perpendicular to the axial direction).
  • the spin device element 14 is preferably arranged so that the center plane of the recording layer 23 is shifted in the + X direction or the ⁇ X direction with respect to the position of the center plane C between the fixed ends 30a and 30b.
  • the spin device element 14 has the entire spin device element 14 (or the entire recording layer 23) positioned in the ⁇ X direction with respect to the center plane C. It is preferable that the spin device elements 14 are arranged so as to be positioned in the + X direction with respect to the center plane C. According to such an arrangement, the recording layer 23 can be stressed so that only one of compressive stress or tensile stress is dominant, and a large magnetostrictive effect can be obtained. In this case, in the planar layout, the area of the spin device element 14 is smaller than 1 ⁇ 2 of the area of the deformed portion 30. 9C and 9D show an example of the configuration of the magnetic memory 1 when the spin device elements 14 are arranged in this way.
  • the end 14a facing the ⁇ X direction of the spin device element 14 (that is, the end facing the ⁇ X direction of the recording layer 23) is the center plane C between the fixed ends 30a and 30b. (Refer to FIG. 9D in particular).
  • the magnetic memory 1 of this embodiment it is required to bend the deformable substrate 12 by some mechanism when writing data.
  • a specific mechanism for bending the deformable substrate 12 will be described.
  • the mechanism for bending the deformable substrate 12 is preferably a voltage-driven mechanism, that is, a mechanism that is driven by voltage without current (except for leakage current and temporary charging current). Using a voltage drive mechanism as a mechanism for bending the deformable substrate 12 is useful for reducing write power (power consumption necessary for write operation).
  • the deformable substrate is bent by a mechanism utilizing the piezoelectric effect.
  • FIG. 10 is a cross-sectional view conceptually showing an example of the configuration of a magnetic memory provided with a mechanism for bending a deformable substrate using the piezoelectric effect.
  • the magnetic memory shown in FIG. 10 is referred to by reference numeral 1A, and includes a variable substrate 12.
  • the deformable substrate 12 faces a space 17 that is not occupied by a solid on its lower surface.
  • a lower electrode 13 is formed on the upper surface of the deformable substrate 12, and a spin device element 14 is formed on the upper surface of the lower electrode 13.
  • the configuration of the spin device element 14 is as described above with reference to FIG. 1A.
  • the spin device element 14 includes a reference layer 21, a spacer layer 22, and a recording layer 23, and these layers are sequentially stacked to form a stacked structure.
  • An upper electrode 15 is formed on the upper surface of the recording layer 23 of the spin device element 14.
  • An insulating layer 16 that protects the spin device element 14 is formed on the side surface of the spin device element 14. The insulating layer 16 covers the side surface of the laminated structure in which the reference layer 21, the spacer layer 22, and the recording layer 23 are laminated.
  • the spacer layer 22, and the recording layer 23 in order to control the crystal orientation of the reference layer 21, the spacer layer 22, and the recording layer 23 (or between the lower electrode 13 and the reference layer 21 (or the recording layer).
  • an underlayer may be inserted between the lower electrode 13 and the recording layer 23.
  • a cap layer may be inserted between the recording layer 23 and the upper electrode 15 (or between the reference layer 21 and the upper electrode 15 when the reference layer 21 is provided in the information of the recording layer 23).
  • piezoelectric layers 24 and 25 are bonded to the side surfaces 12c and 12d of the deformable substrate 12, respectively.
  • FIG. 10 shows a configuration in which the piezoelectric layers 24 and 25 are directly bonded to the side surfaces 12c and 12d of the deformable substrate 12, the piezoelectric layers 24 and 25 are respectively deformable substrates via some layer. You may join to the 12 side surfaces 12c and 12d.
  • the piezoelectric layers 24 and 25 are formed of a material that exhibits a piezoelectric effect, for example, AlN, lead zirconate titanate (PZT), zirconium oxide, or the like.
  • the piezoelectric layers 24 and 25 are bonded and fixed to the upper surface of the fixed base 11. In one embodiment, the thickness of the piezoelectric layers 24 and 25 is preferably in the range of 100 nm to 5 ⁇ m.
  • the electrode layer 26 is bonded to the surface of the piezoelectric layer 24 opposite to the surface bonded to the side surface 12c of the deformable substrate 12. Further, another electrode layer (not shown) for generating a potential difference between the piezoelectric layer 24 and the electrode layer 26 may be bonded.
  • An electrode layer 27 is bonded to the surface of the piezoelectric layer 25 opposite to the surface bonded to the side surface 12d of the deformable substrate 12. In addition, another electrode layer (not shown) for generating a potential difference between the piezoelectric layer 25 and the electrode layer 27 may be bonded.
  • the deformable substrate 12 is disposed between the piezoelectric layers 24 and 25.
  • the piezoelectric layer 24, the deformable substrate 12, and the piezoelectric layer 25 are arranged side by side.
  • the electrode layers 26 and 27 are arranged so as to face each other with the piezoelectric layer 24, the deformable substrate 12 and the piezoelectric layer 25 interposed therebetween.
  • An insulating layer 28 is formed on the upper surfaces of the piezoelectric layer 25 and the electrode layer 27, and the lower electrode 13 is insulated from the electrode layer 27 by the insulating layer 28.
  • other electrode layers connected to the piezoelectric layers 24 and 25 for generating a potential difference with the electrode layers 26 and 27 are not shown, but the lower electrode 13 connected to the spin device element 14 is not shown. However, it can also be used as any of the other electrode layers.
  • an electric field is applied to the piezoelectric layers 24 and 25 using the electrode layers (the electrode layers 26 and 27 and other electrode layers not shown) joined to the piezoelectric layers 24 and 25.
  • the deformable substrate 12 can be bent. Specifically, when an electric field is applied to the piezoelectric layers 24 and 25, the piezoelectric layers 24 and 25 are distorted due to the piezoelectric effect. When the piezoelectric layers 24 and 25 are distorted, a force acts on the deformable substrate 12 and the deformable substrate 12 bends.
  • a part of the lower surface of the deformable substrate 12 faces the space 17 that is not occupied by the solid.
  • a structure in which the surface of the deformable substrate 12 opposite to the surface on which the spin device element 14 is formed faces the space 17 that is not occupied by the solid is effective to increase the displacement of the deformable substrate 12. .
  • FIG. 11 is a flowchart showing a procedure for writing data to the spin device element 14 (memory cell) of the magnetic memory 1 shown in FIG.
  • the spin device element 14 memory cell
  • FIG. 11 is a flowchart showing a procedure for writing data to the spin device element 14 (memory cell) of the magnetic memory 1 shown in FIG.
  • an electric field is applied to the piezoelectric layers 24 and 25, and the deformable substrate 12 is bent (step S21).
  • strain is applied to the spin device element 14, so that the recording layer 23 is in the “half-select” state due to the magnetostrictive effect.
  • a write current is passed through the spin device element 14 (memory cell) (step S22).
  • the write current is passed so as to pass through the reference layer 21 and the recording layer 23, both of which are magnetic materials, whereby the spin transfer torque acts on the magnetization of the recording layer 23.
  • the direction of the write current is selected according to the direction in which the magnetization of the recording layer 23 should be directed, that is, the data to be written in the spin device element 14.
  • step S23 When a write current for recording desired data is applied to the spin device element 14 while the deformable substrate 12 is bent, the desired data is written to the spin device element 14 (memory cell) (step S23).
  • step S24 bending of the deformable substrate 12 is stopped. Thereby, the data writing is completed.
  • the reciprocity between the data stability and the write power can be reduced. it can.
  • data may be written to the spin device element 14 using a current magnetic field.
  • a write current line is provided in the vicinity of the spin device element 14, and data is supplied by passing the write current through the write current line.
  • a current magnetic field for writing is generated.
  • step S21 the operation of bending the deformable substrate 12 (step S21) is started before the operation of supplying a write current for recording desired data to the spin device element 14 (step S22).
  • step S22 the order may be reversed. However, in this case, the time during which the write current flows becomes longer than the procedure shown in FIG. Therefore, the operation of bending the deformable substrate 12 (this operation requires only a small amount of power) is performed first, and then the procedure of FIG. 11 in which the write current is passed to the spin device element 14 is the preferred embodiment.
  • FIG. 12 is a sectional view conceptually showing another example of the configuration of the magnetic memory 1B provided with a mechanism for bending the deformable substrate using the piezoelectric effect.
  • the magnetic memory 1 ⁇ / b> B includes a fixed base 11, and a deformable substrate 31 is bonded to the upper surface of the fixed base 11.
  • the deformable substrate 31 faces the space 17 that is not occupied by solids on its lower surface.
  • the lower electrode 13 is formed on the upper surface of the deformable substrate 31, and the spin device element 14 is formed on the upper surface of the lower electrode 13.
  • the configuration of the spin device element 14 is as described above with reference to FIG. 1A.
  • the spin device element 14 includes a reference layer 21, a spacer layer 22, and a recording layer 23, and these layers are sequentially stacked to form a stacked structure.
  • the recording layer 23 is interposed between the lower electrode 13 and the reference layer 21.
  • An underlying layer may be provided between the lower electrode 13 and the recording layer 23 if it is located below the reference layer 21.
  • the deformable substrate 31 includes an insulating layer 31a, a core layer 31b, piezoelectric layers 32 and 33, electrode layers 34 and 35, and an insulating layer 31c.
  • the insulating layer 31 a is formed on the upper surface of the fixed base 11.
  • Piezoelectric layers 32 and 33 and a core layer 31b are formed on the upper surface of the insulating layer 31a
  • electrode layers 34 and 35 are formed on the upper surfaces of the piezoelectric layers 32 and 33, respectively.
  • another electrode layer (not shown) for generating a potential difference between the piezoelectric layer 32 and the electrode layer 34 may be bonded.
  • another electrode layer (not shown) for generating a potential difference with the electrode layer 35 may be further joined to the piezoelectric layer 33.
  • the lower electrode 13 connected to the spin device element 14 has another electrode layer (not shown) for generating a potential difference between the electrode layers 34 and 35 bonded to the piezoelectric layers 32 and 33.
  • the core layer 31b can be formed of, for example, silicon, silicon oxide, silicon nitride, silicon oxynitride, or the like.
  • the insulating layer 31 c is formed so as to cover the upper surfaces of the core layer 31 b and the electrode layers 34 and 35.
  • the laminate formed by the piezoelectric layer 32 and the electrode layer 34 and the laminate formed by the piezoelectric layer 33 and the electrode layer 35 are disposed so as to face each other with the core layer 31b interposed therebetween.
  • An upper electrode 15 is formed on the upper surface of the recording layer 23 of the spin device element 14. Although not shown in FIG. 12, a cap between the recording layer 23 and the upper electrode 15 (between the reference layer 21 and the upper electrode 15 when the reference layer 21 is provided above the recording layer 23). A layer may be inserted.
  • An insulating layer 16 that protects the spin device element 14 is formed on the side surface of the spin device element 14. The insulating layer 16 covers the side surface of the laminated structure in which the reference layer 21, the spacer layer 22, and the recording layer 23 are laminated.
  • an electric field is applied to the piezoelectric layers 32 and 33 using the electrode layers (the electrode layers 34 and 35 and other electrode layers not shown) joined to the piezoelectric layers 32 and 33.
  • the deformable substrate 31 can be bent. Specifically, when an electric field is applied to the piezoelectric layers 32 and 33, the piezoelectric layers 32 and 33 are distorted due to the piezoelectric effect. When the piezoelectric layers 32 and 33 are distorted, a force acts on the deformable substrate 31 and the deformable substrate 31 is bent.
  • a part of the lower surface of the deformable substrate 31 faces the space 17 that is not occupied by the solid.
  • the structure in which the surface of the deformable substrate 31 opposite to the surface on which the spin device element 14 is formed faces the space 17 that is not occupied by the solid is effective to increase the displacement of the deformable substrate 31. .
  • Data writing to the magnetic memory 1B illustrated in FIG. 12 is illustrated in FIG. 10 except that an electric field is applied to the piezoelectric layers 32 and 33 instead of applying an electric field to the piezoelectric layers 24 and 25.
  • the same procedure as that for the magnetic memory 1A can be performed.
  • the deformable substrate is bent by a mechanism using a force acting between the capacitor electrodes.
  • FIG. 13 is a cross-sectional view conceptually showing an example of the configuration of the magnetic memory 1 ⁇ / b> C provided with a mechanism for bending the deformable substrate using a force acting between the capacitor electrodes.
  • the magnetic memory 1 ⁇ / b> C includes a fixed base 11, and a capacitor electrode 36 is partially formed on the fixed base 11.
  • the capacitor electrode 36 includes a flat plate portion 36a and a contact portion 36b.
  • the lower surface of the flat plate portion 36a faces the space 17A that is not occupied by a solid.
  • the deformable substrate 37 is bonded to the upper surface of the fixed base 11.
  • the deformable substrate 37 faces the capacitor electrode 36 with a space 17B not occupied by the solid interposed therebetween. That is, the deformable substrate 37 faces the space 17B that is not occupied by solids on the lower surface thereof.
  • the deformable substrate 37 includes a dielectric layer 38, a capacitor electrode layer 39, and a substrate body 40.
  • the dielectric layer 38 is bonded to the upper surface of the fixed base 11, and the capacitor electrode layer 39 is bonded to the upper surface of the dielectric layer 38.
  • the substrate body 40 is bonded to the upper surface of the capacitor electrode layer 39.
  • the capacitor electrode layer 39 is opposed to the flat plate portion 36a of the capacitor electrode 36 across the dielectric layer 38 and the space 17B not occupied by the solid, and the capacitor electrode layer 39 and the capacitor electrode 36 form a capacitor. .
  • the lower electrode 13 is formed on the upper surface of the deformable substrate 37 (the upper surface of the substrate body 40), and the spin device element 14 is formed on the upper surface of the lower electrode 13.
  • the configuration of the spin device element 14 is as described above with reference to FIG. 1A.
  • the spin device element 14 includes a reference layer 21, a spacer layer 22, and a recording layer 23, and these layers are sequentially stacked to form a stacked structure.
  • An upper electrode 15 is formed on the upper surface of the recording layer 23 of the spin device element 14.
  • An insulating layer 16 that protects the spin device element 14 is formed on the side surface of the spin device element 14. The insulating layer 16 covers the side surface of the laminated structure in which the reference layer 21, the spacer layer 22, and the recording layer 23 are laminated.
  • the recording layer 23 is interposed between the lower electrode 13 and the reference layer 21.
  • An underlying layer may be provided between the lower electrode 13 and the recording layer 23 if it is located below the reference layer 21.
  • a cap layer may be provided between the recording layer 23 and the upper electrode 15 (when the reference layer 21 is positioned above the recording layer 23, between the reference layer 21 and the upper electrode 15).
  • the deformable substrate 37 can be bent by applying a voltage between the capacitor electrode 36 and the capacitor electrode layer 39. Specifically, when a voltage is applied between the capacitor electrode 36 and the capacitor electrode layer 39, an electric field is generated between the capacitor electrode 36 and the capacitor electrode layer 39, and this electric field acts on charges generated in the capacitor electrode layer 39. Thus, a force that pulls the capacitor electrode layer 39 toward the capacitor electrode 36, that is, a force that pulls the deformable substrate 37 toward the capacitor electrode 36 is generated. Since the lower surface of the deformable substrate 37 is only partially joined to the fixed base 11 and faces the space 17B not occupied by the solid, the force that pulls the deformable substrate 37 toward the capacitor electrode 36. As a result, the deformable substrate 37 is bent.
  • a part of the lower surface of the deformable substrate 37 faces the space 17B not occupied by solids.
  • the structure facing the space 17B where the surface of the deformable substrate 37 opposite to the surface on which the spin device element 14 is formed is not occupied by the solid is effective to increase the displacement of the deformable substrate 37. .
  • FIG. 14 is a flowchart showing a procedure for writing data to the spin device element 14 (memory cell) of the magnetic memory 1C shown in FIG.
  • a voltage is applied between the capacitor electrode 36 and the capacitor electrode layer 39, and the deformable substrate 37 is bent (step S31).
  • strain is applied to the spin device element 14, so that the recording layer 23 enters a “half-select” state due to the magnetostrictive effect.
  • a write current is passed through the spin device element 14 (memory cell) (step S32).
  • the write current is passed so as to pass through the reference layer 21 and the recording layer 23, both of which are magnetic materials, whereby the spin transfer torque acts on the magnetization of the recording layer 23.
  • the direction of the write current is selected according to the direction in which the magnetization of the recording layer 23 should be directed, that is, the data to be written in the spin device element 14.
  • step S33 When a write current for recording desired data is applied to the spin device element 14 while the deformable substrate 37 is bent, the desired data is written to the spin device element 14 (memory cell) (step S33).
  • step S34 bending of the deformable substrate 37 is stopped. Thereby, the data writing is completed.
  • the reciprocity between data stability and write power can be reduced. it can.
  • data may be written to the spin device element 14 using a current magnetic field.
  • a write current line is provided in the vicinity of the spin device element 14, and data is supplied by passing the write current through the write current line.
  • a current magnetic field for writing is generated.
  • step S31 the operation of bending the deformable substrate 37 (step S31) is started before the operation of supplying a write current for recording desired data to the spin device element 14 (step S32).
  • step S32 the order may be reversed.
  • the spin device element of each memory cell can be connected to a transistor.
  • the spin device element is connected to the selection transistor.
  • an example of the configuration of the magnetic memory when the spin device element of each memory cell is connected to a transistor will be described.
  • FIG. 15A is a cross-sectional view conceptually showing an example of the configuration of a magnetic memory in which the spin device element of each memory cell is connected to a transistor
  • FIG. 15B is a plan view showing the configuration of the magnetic memory shown in FIG. 15A.
  • FIG. The magnetic memory illustrated in FIGS. 15A and 15B is denoted by reference numeral 1D, but is configured to bend the deformable substrate using the piezoelectric effect, similarly to the magnetic memory 1A illustrated in FIG. Has been.
  • the magnetic memory 1D includes a semiconductor substrate 41 on which transistor circuits are integrated.
  • FIG. 15A shows the transistor 42 integrated on the semiconductor substrate 41.
  • the semiconductor substrate 41 may include a metal wiring layer and an interlayer insulating film that insulates the metal wiring layer.
  • the fixed base 11 is formed on the semiconductor substrate 41, and the deformable substrate 12 is bonded to the upper surface of the fixed base 11.
  • a lower electrode 13 is formed on the upper surface of the deformable substrate 12, and a spin device element 14 is formed on the upper surface of the lower electrode 13.
  • the configuration of the spin device element 14 is as described above with reference to FIG. 1A.
  • the spin device element 14 includes a reference layer 21, a spacer layer 22, and a recording layer 23, which are stacked in order to form a stacked structure.
  • the recording layer 23 is interposed between the lower electrode 13 and the reference layer 21.
  • An underlying layer may be provided between the lower electrode 13 and the recording layer 23 if it is located below the reference layer 21.
  • the piezoelectric layer 24 is bonded to the side surface of the deformable substrate 12.
  • the piezoelectric layer 24 is formed of a material that exhibits a piezoelectric effect, such as AlN, lead zirconate titanate (PZT), zirconium oxide (ZnO), or the like.
  • the piezoelectric layer 24 is bonded and fixed to the upper surface of the fixed base 11.
  • An electrode layer 26 is bonded to the surface of the piezoelectric layer 24 opposite to the surface bonded to the side surface of the deformable substrate 12.
  • another electrode layer (not shown) for generating a potential difference between the piezoelectric layer 24 and the electrode layer 26 may be bonded.
  • the lower electrode 13 connected to the spin device element 14 may be used as the other electrode layer.
  • An upper electrode 15 is formed on the upper surface of the recording layer 23 of the spin device element 14. Although not shown in FIG. 15A, a cap is provided between the recording layer 23 and the upper electrode 15 (between the reference layer 21 and the upper electrode 15 when the reference layer 21 is located above the recording layer 23). A layer may be provided. An insulating layer 16 that protects the spin device element 14 is formed on the side surface of the spin device element 14. The insulating layer 16 covers the side surface of the laminated structure in which the reference layer 21, the spacer layer 22, and the recording layer 23 are laminated. The lower electrode 13 is connected to a transistor 42 integrated on the semiconductor substrate 41 via a contact 19A, and the upper electrode 15 is connected to a wiring and / or element integrated on the semiconductor substrate 41 via a contact 19B. It is connected.
  • an electric field is applied to the piezoelectric layer 24 using the electrode layers (the electrode layer 26 and other electrode layers not shown) joined to the piezoelectric layer 24, whereby the deformable substrate 12 is formed.
  • the piezoelectric layer 24 is distorted by the piezoelectric effect.
  • the piezoelectric layer 24 is distorted, a force acts on the deformable substrate 12 and the deformable substrate 12 bends.
  • the write device for example, spin-polarized current or current magnetic field
  • the reciprocity between stability and write power can be reduced.
  • a part of the lower surface of the deformable substrate 12 faces the space 17 that is not occupied by the solid.
  • a structure in which the surface of the deformable substrate 12 opposite to the surface on which the spin device element 14 is formed faces the space 17 that is not occupied by the solid is effective to increase the displacement of the deformable substrate 12. .
  • FIG. 10 Data writing to the magnetic memory 1D illustrated in FIGS. 15A and 15B is illustrated in FIG. 10 except that an electric field is applied to the piezoelectric layer 24 instead of applying an electric field to the piezoelectric layers 24 and 25. This can be done in the same procedure as the magnetic memory 1B.
  • the arrangement of the spin device element 14 affects the magnitude of the strain ⁇ generated in the recording layer 23 of the spin device element 14.
  • the spin device element 14 has the center plane D of the spin device element 14 and the position of the center plane C between the fixed ends 30a and 30b. With respect to the + X direction or ⁇ X direction. Thereby, the stress can be applied to the recording layer 23 so that one of the compressive stress and the tensile stress is dominant in the entire recording layer 23.
  • the end 14a facing the ⁇ X direction of the spin device element 14 is ⁇ X with respect to the center plane C between the fixed ends 30a and 30b.
  • the end 14b of the spin device element 14 facing the + X direction is located in the + X direction with respect to the center plane C.
  • the distance from the center plane C of the end 14a of the spin device element 14 is also close to the distance from the center plane C of the end 14b.
  • the center plane D of the spin device element 14 is shifted in the + X direction with respect to the center plane C between the fixed ends 30a and 30b.
  • the spin device element 14 has the entire spin device element 14 (or the entire recording layer 23) positioned in the ⁇ X direction with respect to the center plane C. It is preferable that the spin device elements 14 are arranged so as to be positioned in the + X direction with respect to the center plane C.
  • 15C and 15D show an example of the configuration of the magnetic memory 1D in the case where the spin device elements 14 are arranged as described above. 15C and 15D, the end 14a facing the ⁇ X direction of the spin device element 14 (that is, the end facing the ⁇ X direction of the recording layer 23) is the center plane C between the fixed ends 30a and 30b. (Refer to FIG. 15D in particular).
  • FIG. 16A is a cross-sectional view conceptually showing another example of the configuration of the magnetic memory in which the spin device element of each memory cell is connected to the transistor, and FIG. 16B shows the configuration of the magnetic memory shown in FIG. 16A.
  • FIG. The magnetic memory shown in FIGS. 16A and 16B is referred to by reference numeral 1E, but, like the magnetic memory 1B shown in FIG. 12, is configured to bend the deformable substrate using the piezoelectric effect. Has been.
  • the magnetic memory 1E includes a semiconductor substrate 41 on which transistor circuits are integrated.
  • FIG. 16A shows the transistor 42 integrated on the semiconductor substrate 41.
  • the semiconductor substrate 41 may include a metal wiring layer and an interlayer insulating film that insulates the metal wiring layer.
  • the fixed base 11 is formed on the semiconductor substrate 41, and the deformable substrate 31 is bonded to the upper surface of the fixed base 11.
  • the deformable substrate 31 faces the space 17 that is not occupied by solids on its lower surface.
  • the lower electrode 13 is formed on the upper surface of the deformable substrate 31, and the spin device element 14 is formed on the upper surface of the lower electrode 13.
  • the configuration of the spin device element 14 is as described above with reference to FIG. 1A.
  • the spin device element 14 includes a reference layer 21, a spacer layer 22, and a recording layer 23, and these layers are sequentially stacked to form a stacked structure.
  • the recording layer 23 is interposed between the lower electrode 13 and the reference layer 21.
  • An underlying layer may be inserted between the lower electrode 13 and the recording layer 23 if it is located below the reference layer 21.
  • the deformable substrate 31 includes an insulating layer 31a, a core layer 31b, a piezoelectric layer 32, an electrode layer 34, and an insulating layer 31c.
  • the insulating layer 31 a is formed on the upper surface of the fixed base 11.
  • a piezoelectric layer 32 and a core layer 31 b are formed on the upper surface of the insulating layer 31 a, and an electrode layer 34 is formed on the upper surface of the piezoelectric layer 32.
  • another electrode layer (not shown) for generating a potential difference between the piezoelectric layer 32 and the electrode layer 34 may be bonded.
  • the core layer 31b can be formed of, for example, silicon, silicon oxide, silicon nitride, silicon oxynitride, or the like.
  • the insulating layer 31 c is formed so as to cover the upper surfaces of the core layer 31 b and the piezoelectric layer 32.
  • An upper electrode 15 is formed on the upper surface of the recording layer 23 of the spin device element 14. Although not shown in FIG. 16A, a cap between the recording layer 23 and the upper electrode 15 (between the reference layer 21 and the upper electrode 15 when the reference layer 21 is positioned above the recording layer 23). A layer may be provided. An insulating layer 16 that protects the spin device element 14 is formed on the side surface of the spin device element 14. The insulating layer 16 covers the side surface of the laminated structure in which the reference layer 21, the spacer layer 22, and the recording layer 23 are laminated. The lower electrode 13 is connected to the transistor 42 integrated on the semiconductor substrate 41 through the contact 19A. In addition, the upper electrode 15 is connected to wirings and / or elements integrated on the semiconductor substrate 41 through the contacts 19B.
  • an electric field is applied to the piezoelectric layer 32 using an electrode layer (the electrode layer 34 and another electrode layer not shown) joined to the piezoelectric layer 32, whereby the deformable substrate 31 is formed. Can be bent. Specifically, when an electric field is applied to the piezoelectric layer 32, the piezoelectric layer 32 is distorted by the piezoelectric effect. When the piezoelectric layer 32 is distorted, a force acts on the deformable substrate 31 and the deformable substrate 31 bends.
  • FIG. 12 Data writing to the magnetic memory 1E illustrated in FIGS. 16A and 16B is illustrated in FIG. 12 except that an electric field is applied to the piezoelectric body 32 instead of applying an electric field to the piezoelectric bodies 32 and 33.
  • the procedure may be the same as that of the magnetic memory 1B.
  • the arrangement of the spin device elements 14 affects the magnitude of the strain ⁇ generated in the recording layer 23 of the spin device elements 14.
  • the spin device element 14 has the center plane D of the spin device element 14 and the position of the center plane C between the fixed ends 30a and 30b. With respect to the + X direction or ⁇ X direction. Thereby, the stress can be applied to the recording layer 23 so that one of the compressive stress and the tensile stress is dominant.
  • the end 14a facing the ⁇ X direction of the spin device element 14 is ⁇ X with respect to the center plane C between the fixed ends 30a and 30b.
  • the end 14b of the spin device element 14 facing the + X direction is located in the + X direction with respect to the center plane C.
  • the distance from the center plane C of the end 14a of the spin device element 14 is also close to the distance from the center plane C of the end 14b.
  • the center plane D of the spin device element 14 is shifted in the + X direction with respect to the center plane C between the fixed ends 30a and 30b.
  • the spin device element 14 is configured so that the entire spin device element 14 (or the entire recording layer 23) is in the ⁇ X direction with respect to the center plane C, or , And preferably in the + X direction.
  • FIG. 17A is a sectional view conceptually showing still another example of the configuration of the magnetic memory in which the spin device element is connected to the transistor
  • FIG. 17B is a plan view showing the configuration of the magnetic memory shown in FIG. 17A. It is.
  • the magnetic memory shown in FIGS. 17A and 17B is referred to by reference numeral 1F, but is variable by utilizing the force acting between the capacitor electrodes, similarly to the magnetic memory 1C shown in FIG.
  • the substrate is configured to bend.
  • the magnetic memory 1F includes a semiconductor substrate 41 on which transistor circuits are integrated.
  • FIG. 17A shows the transistor 42 integrated on the semiconductor substrate 41.
  • the semiconductor substrate 41 may include a metal wiring layer and an interlayer insulating film that insulates the metal wiring layer.
  • a fixed base 11 ⁇ / b> A is formed on the semiconductor substrate 41.
  • a capacitor electrode 36 is formed on the upper surface of the fixed base 11A.
  • the capacitor electrode 36 includes a flat plate portion 36a and a contact portion 36b.
  • the lower surface of the flat plate portion 36a faces the space 17A that is not occupied by a solid.
  • the contact portion 36 b is connected to wirings and / or elements integrated on the semiconductor substrate 41.
  • the fixed base 11 ⁇ / b> B is formed on the upper surface of the capacitor electrode 36 and the portion of the upper surface of the fixed base 11 ⁇ / b> A where the capacitor electrode 36 is not formed. Further, the deformable substrate 37 is joined to the upper surface of the fixed base 11B. The deformable substrate 37 faces the capacitor electrode 36 with a space 17B not occupied by the solid interposed therebetween. That is, the deformable substrate 37 faces the space 17B that is not occupied by solids on the lower surface thereof.
  • the deformable substrate 37 includes a dielectric layer 38, a capacitor electrode layer 39, and a substrate body 40.
  • the dielectric layer 38 is bonded to the upper surface of the fixed base 11 ⁇ / b> B, and the capacitor electrode layer 39 is bonded to the upper surface of the dielectric layer 38.
  • the substrate body 40 is bonded to the upper surface of the capacitor electrode layer 39.
  • the capacitor electrode layer 39 is opposed to the flat plate portion 36a of the capacitor electrode 36 across the dielectric layer 38 and the space 17B not occupied by the solid, and the capacitor electrode layer 39 and the capacitor electrode 36 form a capacitor. .
  • the lower electrode 13 is formed on the upper surface of the deformable substrate 37 (the upper surface of the substrate body 40), and the spin device element 14 is formed on the upper surface of the lower electrode 13.
  • the configuration of the spin device element 14 is as described above with reference to FIG. 1A.
  • An upper electrode 15 is formed on the upper surface of the recording layer 23 of the spin device element 14.
  • An insulating layer 16 that protects the spin device element 14 is formed on the side surface of the spin device element 14.
  • the insulating layer 16 covers the side surface of the laminated structure in which the reference layer 21, the spacer layer 22, and the recording layer 23 are laminated. Further, the side surface of the deformable substrate 37 is covered with the insulating layer 20.
  • the insulating layer 20 electrically insulates the lower electrode 13 from the capacitor electrode 36 and the capacitor electrode layer 39 of the deformable substrate 37.
  • the lower electrode 13 is connected to a transistor 42 integrated on the semiconductor substrate 41 via a contact 19A
  • the upper electrode 15 is connected to a wiring and / or element integrated on the semiconductor substrate 41 via a contact 19B. It is connected.
  • the deformable substrate 37 can be bent by applying a voltage between the capacitor electrode 36 and the capacitor electrode layer 39. Specifically, when a voltage is applied between the capacitor electrode 36 and the capacitor electrode layer 39, an electric field is generated between the capacitor electrode 36 and the capacitor electrode layer 39, and this electric field acts on charges generated in the capacitor electrode layer 39. Thus, a force that pulls the capacitor electrode layer 39 toward the capacitor electrode 36, that is, a force that pulls the deformable substrate 37 toward the capacitor electrode 36 is generated. Since the lower surface of the deformable substrate 37 is only partially joined to the fixed base 11B and faces the space 17B not occupied by the solid, the force for pulling the deformable substrate 37 toward the capacitor electrode 36 As a result, the deformable substrate 37 is bent.
  • a part of the lower surface of the deformable substrate 37 faces the space 17B that is not occupied by a solid.
  • the structure facing the space 17B where the surface of the deformable substrate 37 opposite to the surface on which the spin device element 14 is formed is not occupied by the solid is effective to increase the displacement of the deformable substrate 37. .
  • the arrangement of the spin device element 14 affects the magnitude of the strain ⁇ generated in the recording layer 23 of the spin device element 14.
  • the spin device element 14 has the center plane D of the spin device element 14 and the position of the center plane C between the fixed ends 30a and 30b. With respect to the + X direction or ⁇ X direction. Thereby, the stress can be applied to the recording layer 23 so that either the compressive stress or the tensile stress is dominant in the entire recording layer 23.
  • the end 14a facing the ⁇ X direction of the spin device element 14 is ⁇ X with respect to the center plane C between the fixed ends 30a and 30b.
  • the end 14b of the spin device element 14 facing the + X direction is located in the + X direction with respect to the center plane C.
  • the distance from the center plane C of the end 14a of the spin device element 14 is also close to the distance from the center plane C of the end 14b.
  • the center plane D of the spin device element 14 is shifted in the + X direction with respect to the center plane C between the fixed ends 30a and 30b.
  • the spin device element 14 is configured so that the entire spin device element 14 (or the entire recording layer 23) is in the ⁇ X direction or the + X direction with respect to the center plane C. It is preferable to arrange
  • Method of manufacturing magnetic memory 18 is a flowchart showing a method of manufacturing the magnetic memory 1D shown in FIGS. 15A and 15B in one embodiment of the present invention, and FIGS. 19A to 19E are cross-sectional views showing the method of manufacturing the magnetic memory 1D. It is.
  • transistor circuits are integrated on the semiconductor substrate 41 (step S41).
  • step S41 transistor circuits are integrated on the semiconductor substrate 41.
  • FIG. 19A only the transistor 42 integrated on the semiconductor substrate 41 is shown, but those skilled in the art will integrate a large number of transistors constituting a transistor circuit on the semiconductor substrate 41 in actual implementation. You will understand.
  • the fixed base 11 and the sacrificial layer 51 are formed on the semiconductor substrate 41 (step S42). As will be described later, the sacrificial layer 51 is removed in a later step to form a space 17 that is not occupied by solids.
  • the deformable substrate 12 is formed on the upper surfaces of the fixed base 11 and the sacrificial layer 51 (step S43).
  • the deformable substrate 12 may be bonded to the upper surface of the fixed base 11 and the sacrificial layer 51 using a substrate bonding technique.
  • the piezoelectric layer 24 is formed on the upper surface of the fixed base 11, and the electrode layer 26 is further formed (step S44).
  • the piezoelectric layer 24 is formed in contact with the side surface of the deformable substrate 12.
  • the electrode layer 26 is formed so as to be in contact with the surface opposite to the surface in contact with the side surface of the deformable substrate 12 of the piezoelectric layer 24.
  • another electrode layer (not shown) that is bonded to the piezoelectric layer 24 and generates a potential difference with the electrode layer 26 may be formed.
  • the contact 19A and the contact 53 are formed so as to penetrate the deformable substrate 12 and the fixed base 11.
  • the contact 19 ⁇ / b> A is used to connect the lower electrode 13 formed in a later process to the transistor 42 integrated on the semiconductor substrate 41.
  • the contact 53 is used to connect the upper electrode 15 formed in a later process to a wiring and / or an element integrated on the semiconductor substrate 41.
  • the lower electrode 13 is formed on the upper surface of the deformable substrate 12, and the spin device element 14 is formed on the upper surface of the lower electrode 13 (step S45).
  • the lower electrode 13 is formed so as to be joined to the contact 19A, whereby the lower electrode 13 is electrically connected to the transistor 42 integrated on the semiconductor substrate 41 via the contact 19A.
  • the reference layer 21, the spacer layer 22, and the recording layer 23 are sequentially formed, and an insulating layer 16 that protects the spin device element 14 is further formed on the side surface of the spin device element 14.
  • an underlayer may be inserted between the lower electrode 13 and the reference layer 21 as described above.
  • the upper electrode 15 is formed on the upper surface of the recording layer 23 of the spin device element 14. Although not illustrated in FIG. 19E for simplicity, a cap layer may be inserted between the recording layer 23 and the upper electrode 15. At this time, a contact for connecting the upper electrode 15 and the contact 53 formed in the previous step is formed, whereby a contact for connecting the upper electrode 15 to a wiring and / or an element integrated on the semiconductor substrate 41 is formed. 19B is formed.
  • step S46 At least a part of the sacrificial layer 51 is removed to form a space 17 that is not occupied by a solid (step S46). Etching is performed through an opening communicating with a region where the space 17 is to be formed, so that the sacrificial layer 51 can be selectively removed to form the space 17. Etching of the sacrificial layer 51 may be performed by wet etching using a solution, or by dry etching using a plasma gas. Through the above steps, formation of the magnetic memory 1D illustrated in FIGS. 15A and 15B is completed.
  • the sacrificial layer 51 is once formed and then removed by etching, thereby forming the space 17 in contact with the lower surface of the deformable substrate 12 (that is, the space not occupied by the solid). It has been realized.
  • FIG. 20 is a flowchart illustrating an example of a method for manufacturing the magnetic memory 1F illustrated in FIGS. 17A and 17B according to an embodiment of the present invention.
  • FIGS. 21A to 21F illustrate a method for manufacturing the magnetic memory 1F. It is sectional drawing.
  • transistor circuits are integrated on the semiconductor substrate 41 (step S51). Further, the fixed base 11A and the sacrificial layer 51A are formed on the semiconductor substrate 41 (step S52). As will be described later, the sacrificial layer 51A is removed in a later step and used to form a space 17A that is not occupied by a solid.
  • the capacitor electrode 36 is formed (step S53).
  • the flat plate portion 36a of the capacitor electrode 36 is formed so as to cover the upper surfaces of the fixed base 11A and the sacrificial layer 51A, and the contact portion 36b is connected to the wiring and / or the element in which the flat plate portion 36a is integrated on the semiconductor substrate 41. Formed to be.
  • the fixed base 11 ⁇ / b> B and the sacrificial layer 51 ⁇ / b> B are formed on the upper surface of the fixed base 11 ⁇ / b> A that is not covered with the capacitor electrode 36 and on the upper face of the capacitor electrode 36.
  • Step S54 the sacrificial layer 51B is removed in a later step and used to form a space 17B that is not occupied by a solid.
  • the dielectric layer 38 is formed on the upper surface of the fixed base 11B and the sacrificial layer 51B, and the capacitor electrode layer 39 is further formed on the upper surface of the dielectric layer 38 (step S55).
  • the capacitor electrode layer 39 is formed to face the capacitor electrode 36 with the dielectric layer 38 and the sacrificial layer 51B interposed therebetween.
  • the substrate body 40 is formed on the upper surface of the capacitor electrode layer 39, whereby the deformable substrate 37 is formed (step S56).
  • the insulating layer 20 is formed so as to cover the side surface of the deformable substrate 37, and the contact 19A and the contact 53 are formed so as to penetrate the fixed bases 11A and 11B and the insulating layer 20.
  • the contact 19 ⁇ / b> A is used to connect the lower electrode 13 formed in a later process to the transistor 42 integrated on the semiconductor substrate 41.
  • the contact 53 is used to connect the upper electrode 15 formed in a later process to a wiring and / or an element integrated on the semiconductor substrate 41.
  • the lower electrode 13 is formed on the upper surface of the deformable substrate 37, and the spin device element 14 is formed on the upper surface of the lower electrode 13 (step S57).
  • the lower electrode 13 is formed so as to be joined to the contact 19A, whereby the lower electrode 13 is electrically connected to the transistor 42 integrated on the semiconductor substrate 41 via the contact 19A.
  • the reference layer 21, the spacer layer 22, and the recording layer 23 are sequentially formed, and an insulating layer 16 that protects the spin device element 14 is further formed on the side surface of the spin device element 14.
  • an underlayer may be inserted between the lower electrode 13 and the reference layer 21 as described above.
  • the upper electrode 15 is formed on the upper surface of the recording layer 23 of the spin device element 14. Although not shown in FIG. 19E for simplicity, a cap layer may be inserted between the recording layer 23 and the upper electrode 15. In this step, a contact for connecting the upper electrode 15 and the contact 53 formed in the previous step is formed, whereby the upper electrode 15 is connected to the wiring and / or element integrated on the semiconductor substrate 41. A contact 19B is formed.
  • step S58 At least a part of the sacrificial layers 51A and 51B is removed to form spaces 17A and 17B not occupied by solids.
  • etching wet etching or dry etching
  • the sacrificial layers 51A and 51B can be selectively removed to form the spaces 17A and 17B.
  • the sacrificial layers 51A and 51B are once formed and then removed by etching, whereby the spaces 17A and 17B (that is, occupied by the solid) are in contact with the lower surfaces of the capacitor electrode 36 and the deformable substrate 37.
  • the formation of an unspaced space) is realized.
  • the magnetic memory according to the present embodiment can be manufactured by integrating the transistor circuit and the memory portion in which the spin device element (memory cell) is formed on separate wafers and bonding the wafers together.
  • 22A to 22C are cross-sectional views showing an example of such a manufacturing method.
  • 22A to 22C show a manufacturing method for manufacturing the magnetic memory 1D shown in FIGS. 15C and 15D.
  • a semiconductor substrate 41 on which transistors 42 are integrated is formed, and a memory portion shown in FIG. 22B is formed separately.
  • the deformable substrate 12, the piezoelectric layer 24, and the electrode layer 26 are formed on the upper surface of the fixed base 11, the lower electrode 13 formed on the deformable substrate 12 is formed, and the lower electrode 13 A spin device element 14 is formed thereon, and an upper electrode 15 is formed on the spin device element 14.
  • contacts 19A and 19B are formed through the fixed base 11.
  • the semiconductor substrate 41 illustrated in FIG. 22A is bonded to the fixed base 11 of the memory unit illustrated in FIG. 22B, and the formation of the magnetic memory 1D is completed as illustrated in FIG. 22C.
  • the space 17 not occupied by the solid can be formed by a method different from the above-described manufacturing method. That is, when the structure shown in FIG. 22B is formed, a structure including a structure in which the deformable substrate 12 is formed on the fixed base 11 is formed by a normal wafer process, and then the fixed base 11 is unnecessary. It is possible to adopt a process of removing a critical portion by a lithography process using dry etching or wet etching. The semiconductor substrate 41 and the fixed base 11 are bonded together so that the contacts 19A and 19B are connected to contact portions formed on the semiconductor substrate 41 shown in FIG. 22A. Thereby, the spin device element 14 is electrically connected to an element (for example, the transistor 42) formed on the semiconductor substrate 41.
  • an element for example, the transistor 42
  • the magnetic memory according to the present embodiment is configured to reduce the reciprocity of data stability and write power by giving a write signal to the spin device element 14 with the deformable substrate 12 bent. Yes.
  • the configuration in which the variable substrate 12 and the mechanism for bending the variable substrate 12 are individually provided for each spin device element 14 is not preferable because the degree of integration of the magnetic memory is reduced.
  • One method for dealing with such a problem is to form a plurality of spin device elements 14 (memory cells) on one deformable substrate.
  • a plurality of spin device elements 14 (memory cells) formed on the same deformable substrate are collectively referred to as a block.
  • the memory cells are set to the half-selected state in units of blocks, which is effective in improving the degree of integration.
  • a configuration of a memory cell array in which a plurality of spin device elements 14 (memory cells) are formed on one variable substrate will be described.
  • FIG. 23A is a perspective view showing an example of the configuration of each block of the memory cell array.
  • Piezoelectric layers 24 and 25 are bonded to the side surface of the deformable substrate 12 facing the X-axis direction.
  • the piezoelectric layers 24 and 25 are bonded and supported on the upper surface of the fixed base 11.
  • the electrode layer 26 is bonded to the surface of the piezoelectric layer 24 opposite to the surface bonded to the deformable substrate 12, and the electrode layer 27 is bonded to the surface of the piezoelectric layer 25 bonded to the deformable substrate 12. It is joined to the opposite surface.
  • another electrode layer (not shown) for generating a potential difference between the piezoelectric layer 24 and the electrode layer 26 may be bonded.
  • another electrode layer (not shown) for generating a potential difference with the electrode layer 27 may be further bonded to the piezoelectric layer 25.
  • the piezoelectric layers 24 and 25 and the electrode layers 26 and 27 are formed so as to extend in the Y-axis direction.
  • the side surface facing the X-axis direction of the deformable substrate 12 becomes a fixed end.
  • the side surface facing the Y-axis direction of the deformable substrate 12 is not joined to any member. That is, the side surface facing the Y-axis direction of the deformable substrate 12 is a free end.
  • the side surface of the deformable substrate 12 facing the Y-axis direction be a free end in order to increase the displacement of the deformable substrate 12.
  • the lower surface of the deformable substrate 12 faces the space 17 that is not occupied by solids.
  • a plurality of spin device elements 14 are arranged in a matrix on the upper surface of the deformable substrate 12. It should be noted that a plurality of spin device elements 14 are formed on one deformable substrate 12. In the configuration of FIG. 23A, one block includes spin device elements 14 arranged in 8 rows and 2 columns. In FIG. 23A, the lower electrode and the upper electrode joined to each spin device element 14 are not shown in order to make the drawing easier to see.
  • the number of spin device elements 14 arranged in the direction in which the fixed end faces that is, the X-axis direction. It is preferable to relatively reduce the number of spin device elements 14 in the direction perpendicular to the direction in which the fixed ends oppose each other (that is, in the Y-axis direction).
  • two rows of spin device elements 14 are arranged in the X-axis direction and eight rows of spin device elements 14 are arranged in the Y-axis direction, which satisfies such a requirement.
  • the deformable substrate 12 can be bent, and the spin device element 14 formed on the deformable substrate 12 can be set to the “half-select” state.
  • a write signal for example, a spin-polarized current or a current magnetic field
  • the spin device element 14 Data writing to the device element 14 can be performed.
  • FIG. 23B is a plan view showing an example of the configuration of a memory cell array including a plurality of blocks having the configuration shown in FIG. 23A.
  • blocks are arranged in a matrix.
  • the deformable substrates 12 each having a plurality of spin device elements 14 are also arranged in a matrix.
  • FIG. 23C is a sectional view conceptually showing the structure of the section AA in FIG. 23B.
  • the deformable substrates 12 adjacent in the Y-axis direction are opposed to each other with the gap 61 interposed therebetween.
  • the gap 61 communicates with the space 17.
  • the side surface of the deformable substrate 12 facing the Y-axis direction can be a free end.
  • the deformable substrate 12 adjacent in the Y-axis direction is mechanically separated, and the memory cells in the blocks adjacent in the Y-axis direction can be separately set in the half-selected state.
  • the length of the deformable substrate 12 (from one fixed end to the other fixed end) may be 30 to 200 nm in the X-axis direction, and the length of the deformable substrate 12 (from one free end to the other free end) ) The length may be 150 nm to 3 ⁇ m in the Y-axis direction.
  • the distance between the fixed ends of the deformable substrate 12 is preferably shorter than the distance between the free ends. This is because the sign of stress may be reversed in the direction between the fixed ends as illustrated in FIG. 9A, which means that a large number of memory cells (spin device elements) are placed between the fixed ends.
  • FIGS. 23B and 23C in the structure in which the deformable substrate 12 adjacent in the Y-axis direction is separated by the gap 61, the wiring connected to the spin device element 14 is routed around the gap 61. It is preferable to do.
  • FIG. 24 is a plan view showing an example of the configuration of each block in an arrangement in which the wiring connected to the spin device element 14 is routed around the gap 61.
  • FIG. It is a top view which shows an example of a structure of the arrange
  • a word line 62 and a bit line 63 are arranged in the memory cell array.
  • Each word line 62 is bonded to an upper electrode bonded to the upper surface of the spin device element 14 and is provided so as to extend in the X-axis direction.
  • the word line 62 is disposed above the corresponding spin device element 14.
  • each bit line 63 is bonded to a lower electrode bonded to the lower surface of the corresponding spin device element 14 and is provided so as to extend in the Y-axis direction as a whole.
  • the bit line 63 is arranged below the spin device element 14. For this reason, each bit line 63 is illustrated by a broken line.
  • the bit line 63 is wired so as to bypass the gap 61.
  • the bit line 63 may be embedded in the deformable substrate 12 and the piezoelectric layers 24 and 25.
  • 26 is a perspective view showing another example of the configuration of each block of the memory cell array.
  • the piezoelectric layers 32 and 33 are bonded to the upper surface of the fixed base 11, and the upper surfaces of the piezoelectric layers 32 and 33 are bonded. Electrode layers 34 and 35 are respectively formed on the substrate.
  • another electrode layer (not shown) for generating a potential difference between the piezoelectric layer 32 and the electrode layer 34 may be bonded.
  • another electrode layer (not shown) for generating a potential difference with the electrode layer 35 may be further joined to the piezoelectric layer 33.
  • the piezoelectric layers 32 and 33 and the electrode layers 34 and 35 are formed so as to extend in the Y-axis direction.
  • the deformable substrate 12 is bonded to the upper surfaces of the electrode layers 34 and 35.
  • the laminate composed of the piezoelectric layer 32 and the electrode layer 34 and the laminate composed of the piezoelectric layer 33 and the electrode layer 35 are arranged apart from each other.
  • a plurality of spin device elements 14 are arranged in a matrix on the upper surface of the deformable substrate 12.
  • the lower surface of the deformable substrate 12 faces the space 17 that is not occupied by solids.
  • each component of the block configuration illustrated in FIG. 26 may be determined as follows as an example.
  • the length of the deformable substrate 12 along the X axis (from one fixed end to the other fixed end) may be 30 nm to 200 nm, and the length of the deformable substrate 12 along the Y axis (one of the fixed ends) (From the free end to the other free end) may be between 150 nm and 3 ⁇ m.
  • the distance between the fixed ends is preferably shorter than the distance between the free ends. It is practical that 1 to 4 memory cells, most preferably 2 memory cells are arranged between the fixed ends, whereas 1 to 1000 memory cells are arranged between the free ends, for example. Many memory cells may be arranged like a memory cell.
  • the configuration shown in FIG. 26 is variable by applying an electric field to the piezoelectric layers 32 and 33 using electrode layers (electrode layers 34 and 35 and other electrode layers not shown) joined to the piezoelectric layers 32 and 33.
  • the substrate 12 is bent, and the spin device element 14 formed on the deformable substrate 12 is configured to be in a “half-select” state.
  • Data can be written to the spin device element 14 by giving a write signal to the desired spin device element 14 in a state where the spin device element 14 provided on the deformable substrate 12 is “half-selected”. it can.
  • FIG. 27 is a plan view showing an example of the configuration of a memory cell array including a plurality of blocks having the configuration shown in FIG.
  • blocks of the configuration shown in FIG. 26 are arranged in a matrix in the memory cell array.
  • the deformable substrates 12 each having a plurality of spin device elements 14 are also arranged in a matrix.
  • the deformable substrates 12 adjacent in the Y-axis direction are separated by a gap 61.
  • the gap 61 is a space that is not shown as a solid, and is formed so as to communicate with the space 17. According to such a configuration, the deformable substrate 12 adjacent in the Y-axis direction is mechanically separated, and the memory cells in the blocks adjacent in the Y-axis direction can be separately set in the half-selected state.
  • FIG. 28 is a plan view showing an example of the configuration of each block in the case where the wiring connected to the spin device element 14 is arranged around the gap 61.
  • FIG. 29 is a block diagram of the block configured in this way.
  • FIG. 3 is a plan view showing an example of a configuration of a memory cell array arranged in FIG.
  • each word line 62 is bonded to the upper electrode bonded to the upper surface of the spin device element 14, and is provided so as to extend in the X-axis direction. .
  • Each bit line 63 is bonded to a lower electrode bonded to the lower surface of the corresponding spin device element 14, and is provided so as to extend in the Y-axis direction as a whole.
  • the bit line 63 is arranged below the spin device element 14. For this reason, each bit line 63 is illustrated by a broken line.
  • the bit line 63 is wired so as to bypass the gap 61.
  • the bit line 63 may be embedded in the deformable substrate 12.
  • FIG. 30 is a perspective view showing still another example of the configuration of each block of the memory cell array.
  • the piezoelectric layer 64 is formed on the upper surface of the fixed base 11, and the electrode layer 65 is formed on the upper surface of the piezoelectric layer 64.
  • the piezoelectric layer 64 may further be joined to another electrode layer (not shown) for generating a potential difference with the electrode layer 65. Both the piezoelectric layer 64 and the electrode layer 65 are formed so as to extend in the Y-axis direction.
  • the deformable substrate 12 is bonded to the upper surface of the electrode layer 65.
  • a plurality of spin device elements 14 are arranged in a matrix on the upper surface of the deformable substrate 12.
  • the laminate formed of the piezoelectric layer 64 and the electrode layer 65 is bonded to the central portion of the lower surface of the deformable substrate 12 in the X-axis direction.
  • a part of the lower surface of the deformable substrate 12 is joined to the laminate formed by the piezoelectric layer 64 and the electrode layer 65, and the lower surface of the deformable substrate 12 is in the space 17 that is not occupied by the solid. Note that it faces.
  • the deformable substrate 12 When the deformable substrate 12 is bent, strain is induced in the piezoelectric layer 64 by applying an electric field to the piezoelectric layer 64 using the electrode layer 65. Due to the distortion of the piezoelectric layer 64, the deformable substrate 12 can be bent, and the spin device element 14 formed on the deformable substrate 12 can be set in a “half-select” state. Data can be written to the spin device element 14 by giving a write signal to the desired spin device element 14 in a state where the spin device element 14 provided on the deformable substrate 12 is “half-selected”. it can.
  • the fixed base 11, the piezoelectric layer 64, the electrode layer 65, and the deformable substrate 12 form a cantilever structure.
  • the displacement of the deformable substrate 12 can be increased, so that a large strain can be applied to the spin device element 14.
  • FIG. 31 is a perspective view showing an example of the configuration of each block of the memory cell array when data writing is performed using a current magnetic field
  • FIG. 32 is a plan view showing the configuration.
  • the configuration of the blocks illustrated in FIGS. 31 and 32 is substantially the same as the configuration of the blocks illustrated in FIG. 23A. The difference is that a write current line 67 is provided below the fixed base 11. In the configuration shown in FIGS. 31 and 32, a plurality of write current lines 67 are arranged side by side in the Y-axis direction. Each write current line 67 extends in the X-axis direction.
  • data writing is performed as follows.
  • the deformable substrate 12 is bent by applying an electric field to the piezoelectric layers 24 and 25, and the spin device element 14 formed on the deformable substrate 12 is set in the “half-select” state.
  • a write current is selectively supplied to the write current line 67 in the vicinity of the selected spin device element 14 to generate a current magnetic field.
  • data can be written to the selected spin device element 14.
  • a write current line is provided in the vicinity of the spin device element 14 (memory cell) of each block, and a current is passed through the write current line to generate an electromagnetic field, thereby erasing data in units of blocks. It is also possible to do this.
  • FIG. 33 is a perspective view showing an example of a block configuration when data erasure is performed in units of blocks
  • FIG. 34 is a plan view of the configuration.
  • the configuration of the blocks illustrated in FIGS. 33 and 34 is substantially the same as the configuration of the blocks illustrated in FIG. 23A. The difference is that a write current line 68 is provided below the deformable substrate 12. The write current line 68 is provided so as to extend in the Y-axis direction. The position of the write current line 68 is selected so that a current magnetic field can be applied to the spin device element 14 of the block.
  • data can be erased in units of blocks by the following procedure.
  • the deformable substrate 12 is bent by applying an electric field to the piezoelectric layers 24 and 25, and the spin device element 14 formed on the deformable substrate 12 is set to the “half-select” state.
  • a current is applied to the write current line 68 to generate a current magnetic field, thereby providing the spin device element 14 on the deformable substrate 12.
  • Data can be erased by writing specific data (for example, data “0”) to all the spin device elements 14 that have been created.
  • Magnetic memory packaging As discussed above, in the magnetic memory of the present embodiment, in order to increase the displacement of the deformable substrate, at least one of the upper surface and the lower surface of the deformable substrate faces a space that is not occupied by a solid. Configured to be. Accordingly, in the packaging of the magnetic memory, the magnetic memory is packaged so that at least one of the upper surface and the lower surface of the deformable substrate faces a space not occupied by the solid.
  • FIG. 35 is a cross-sectional view showing an example of the configuration of a package in which the magnetic memory of this embodiment is sealed.
  • FIG. 35 shows a configuration of a package in which the magnetic memory 1D shown in FIG. 15 is packaged.
  • FIG. 35 shows a configuration of a package in which the magnetic memory 1D shown in FIG. 15 is packaged.
  • the lower surface of the semiconductor substrate 41 of the magnetic memory 1D is bonded to the upper surface of the mounting substrate 71.
  • the cap 72 is joined to the mounting substrate 71 so as to cover the entire magnetic memory 1D.
  • the mounting substrate 71 and the cap 72 are joined so that a closed space 73 is formed between them.
  • the mounting substrate 71 and the cap 72 are joined so that the closed space 73 is not occupied by a solid.
  • a gas such as air or nitrogen may be enclosed in the closed space 73, or another fluid may be enclosed in the closed space 73.
  • the closed space 73 may be evacuated.
  • variable substrate When the closed space 73 is vacuum-sealed, the cost increases, but there are the following merits.
  • a vacuum is applied, the variable substrate is mechanically operated, so that the effect of damping is eliminated as if there is air (the presence of air produces the effect of air damping), so the variable substrate is operated at high speed. This is advantageous for reducing power consumption.
  • the variable substrate when the vacuum sealing is used, the variable substrate is not easily affected by the environmental temperature, and the stability of the mechanical operation of the variable substrate 12 can be improved.
  • a light element gas such as helium may be sealed in the closed space 73.
  • the magnetic memory and the arithmetic circuit may be monolithically integrated, that is, integrated on the same semiconductor substrate.
  • FIG. 36 is a cross-sectional view showing the configuration of the semiconductor integrated circuit having such a configuration.
  • FIG. 36 shows the configuration of a semiconductor integrated circuit in which the magnetic memory 1D and the arithmetic circuit shown in FIG. 15 are monolithically integrated.
  • the semiconductor substrate 41 includes a memory unit 74 and an arithmetic circuit unit 75.
  • Transistors used in the magnetic memory 1 ⁇ / b> D are integrated in the memory unit 74 of the semiconductor substrate 41.
  • FIG. 36 shows a transistor 42 connected to the lower electrode 13 of the magnetic memory 1D.
  • transistors used in the arithmetic circuit are integrated in the arithmetic circuit unit 75.
  • FIG. 36 shows a transistor 43 constituting the arithmetic circuit.
  • FIG. 37A is a cross-sectional view showing an example of the configuration of a package in which the semiconductor integrated circuit shown in FIG. 36 is sealed.
  • the lower surface of the semiconductor substrate 41 is bonded to the upper surface of the mounting substrate 71.
  • the cap 72 is joined to the mounting substrate 71 so that a closed space 73 is formed between the mounting substrate 71 and the cap 72.
  • the mounting substrate 71 and the cap 72 are joined so that the closed space 73 is not occupied by a solid.
  • the heat dissipation performance of the arithmetic circuit integrated in the arithmetic circuit unit 75 of the semiconductor substrate 41 may be lowered.
  • a heat transfer member 79 made of a material having high thermal conductivity, for example, metal is joined to the arithmetic circuit unit 75 as shown in FIG. 37B. Is preferred. It is preferable that the heat transfer member 79 is further joined to the cap 72.
  • the cap 72 is preferably formed of a material having a high thermal conductivity, for example, a metal.
  • FIG. 38 is a cross-sectional view showing a semiconductor device having such a configuration.
  • FIG. 38 shows a configuration of a semiconductor device in which the magnetic memory 1D and the arithmetic circuit shown in FIG. 15 are integrated on separate chips.
  • the 38 includes a memory chip 76 and an arithmetic circuit chip 77.
  • the semiconductor device shown in FIG. A magnetic memory 1D is integrated on the memory chip 76, and an arithmetic circuit is integrated on the arithmetic circuit chip 77.
  • the arithmetic circuit includes a transistor 45 integrated on a semiconductor substrate 44.
  • the memory chip 76 and the arithmetic circuit chip 77 are electrically connected by a wire 78. Although one wire 78 is illustrated in FIG. 38, it will be easily understood by those skilled in the art that the memory chip 76 and the arithmetic circuit chip 77 can be connected by an appropriate number of wires 78. .
  • FIG. 39A is a cross-sectional view showing an example of the configuration of a package in which the semiconductor device shown in FIG. 38 is sealed.
  • the memory chip 76 and the arithmetic circuit chip 77 are mounted on the mounting substrate 71. More specifically, the lower surface of the semiconductor substrate 41 of the memory chip 76 and the lower surface of the semiconductor substrate 44 of the arithmetic circuit chip 77 are joined to the upper surface of the mounting substrate 71. Further, the cap 72 is joined to the mounting substrate 71 so that a closed space 73 is formed between the mounting substrate 71 and the cap 72. In one embodiment, the mounting substrate 71 and the cap 72 are joined so that the closed space 73 includes a cavity that is not occupied by a solid. As a result, the semiconductor device shown in FIG. 38 is accommodated in the package while the state where the lower surface of the deformable substrate 12 faces the space 17 not occupied by the solid is maintained.
  • the heat dissipation performance of the arithmetic circuit integrated in the arithmetic circuit chip 77 may be reduced.
  • a heat transfer member 79 made of a material having high thermal conductivity, for example, metal is bonded to the arithmetic circuit chip 77 as shown in FIG. 39B. Is preferred. It is preferable that the heat transfer member 79 is further joined to the cap 72.
  • the cap 72 is preferably formed of a material having a high thermal conductivity, for example, a metal.
  • Embodiments of the present invention can also be described as, for example, the following supplementary notes.
  • Appendix 1 A deformable substrate, At least one spin device element bonded to the deformable substrate and storing data as a direction of magnetization; A bending mechanism for bending the deformable substrate, A magnetic memory in which at least one of an upper surface and a lower surface of the deformable substrate faces a space not occupied by a solid.
  • (Appendix 3) Forming a sacrificial layer on a semiconductor substrate on which transistors are integrated; Forming a deformable substrate on the sacrificial layer; Forming a spin device element for storing data as a magnetization direction on the deformable substrate; Forming a bending mechanism configured to bend the deformable substrate;
  • a method for manufacturing a magnetic memory comprising: removing the sacrificial layer to form a space not occupied by a solid so that a lower surface of the deformable substrate faces the space.
  • Appendix 5 The method according to appendix 4, wherein Forming the bending mechanism includes forming a piezoelectric layer bonded to the deformable substrate.
  • Forming the bending mechanism includes forming a capacitor electrode;
  • the deformable substrate includes an electrode layer facing the capacitor electrode;
  • the bending mechanism is configured to bend the deformable substrate using a force acting between the capacitor electrode and the electrode layer when a voltage is applied between the capacitor electrode and the electrode layer.
  • Appendix 8 The method according to appendix 7, wherein The spin device element is bonded to the upper surface of the deformable substrate, The lower surface of the deformable substrate faces the space not shown in solid.
  • Magnetic memory A package for accommodating the magnetic memory in a closed space formed therein;
  • the magnetic memory is A deformable substrate, At least one spin device element bonded to the deformable substrate and storing data as a direction of magnetization;
  • a bending mechanism for bending the deformable substrate The semiconductor device includes a cavity such that at least one of an upper surface or a lower surface of the deformable substrate faces a space that is not occupied by a solid.
  • Appendix 10 The semiconductor device according to appendix 9, wherein The magnetic memory is integrated in a memory unit of a semiconductor integrated circuit, A logic circuit is integrated in the arithmetic circuit portion of the semiconductor integrated circuit; The memory unit and the arithmetic circuit unit are monolithically integrated in the semiconductor integrated circuit, A semiconductor integrated circuit is housed in the closed space of the package.
  • Appendix 11 The semiconductor device according to appendix 10, wherein A semiconductor device in which the closed space is filled with gas or evacuated.
  • Appendix 12 The semiconductor device according to appendix 11, wherein Further, a semiconductor device comprising a heat conducting member joined to the arithmetic circuit portion of the semiconductor integrated circuit and formed of a high heat conducting material.
  • the semiconductor device according to attachment 12 wherein The package is A mounting substrate on which a semiconductor integrated circuit is mounted; A cap that is bonded to the mounting substrate and forms the closed space with the mounting substrate; A semiconductor device in which the heat conducting member is joined to the cap.
  • Appendix 14 The semiconductor device according to appendix 9, wherein Furthermore, it has a logic circuit, The magnetic memory is integrated on a first chip; The logic circuit is integrated on a second chip different from the first chip; The first chip and the second chip are connected to each other by at least one wire, The first chip and the second chip are accommodated in the closed space of the package.
  • Appendix 15 The semiconductor device according to appendix 14, wherein A semiconductor device in which the closed space is evacuated or filled with a gas.
  • Appendix 17 The semiconductor device according to appendix 16, wherein The package further comprises: A mounting substrate on which the first chip and the second chip are mounted; A cap that is bonded to the mounting substrate and forms a closed space with the mounting substrate; A semiconductor device in which the heat conducting member is joined to a cap.

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Abstract

　磁気メモリが、可変形基板と、可変形基板に接合され、磁化の方向としてデータを記憶するスピンデバイス素子と、可変形基板を曲げる曲げ機構とを具備する。可変形基板の上面又は下面の少なくとも一方は、固体で占められていない空間に面している。

Description

磁気メモリ、磁気メモリへのデータ書き込み方法及び半導体装置
　本発明は、磁気メモリ、磁気メモリへのデータ書き込み方法及び半導体装置に関する。
　磁気メモリは、高速動作、大容量及び低消費電力を期待できる不揮発性メモリとして研究・開発が盛んに進められている。近年、最も検討がなされている磁気メモリの方式の一つは、ＳＴＴ－ＭＲＡＭ（Spin Transfer Torque Magnetoresistive Random Access Memory）である。ＳＴＴ－ＭＲＡＭは、スピントランスファートルク（ＳＴＴ）を用いてメモリセルへの書き込みを行う磁気メモリであり、メモリセルサイズを低減したときに書き込み電流が低減できるという利点がある。このような利点は、大容量、低消費電力を同時に実現するために有利であると期待されている。
　しかしながら、実際には、この期待を実現して磁気メモリを実用化するためには、まだかなりの課題が残されている。特に重大なのは、読み出し感度、データ安定性、書き込み電力（データ書き込み動作において消費する電力）の３つの要求を同時に満たすことが困難である問題である。これら３つの要求は、互いにトレードオフの関係にある。これらの３つの要求のうちの一又は二が満たされても、他の一又は二の要求は犠牲になる。読み出し感度を向上し、読み出し動作のエラーレートを下げるために、ＭＲ比(magnetoresistance ratio)を増大すると、ＳＴＴによる書き込み電力を低く抑えることが困難となる。逆も同様である。更に、書き込み電力とデータ安定性に関しては、データ安定性は磁気異方性エネルギーＫｕＶに比例するが（ここで、Ｋｕは、磁気異方性定数であり、Ｖは体積である）、書き込み電力も磁気異方性エネルギーＫｕＶに比例するため、データ安定性を高めると、必然的に書き込み電力が増大することになる。
　他の事例としては、スピントランスファートルクを生成するための書き込み電力を低減すると、これは、読み出し電流と書き込み電流の間のマージンが小さくなる。これは、読み出し動作において磁性層の擾乱を招き、ビット誤り率に悪影響を及ぼす。したがって、書き込み電力と信頼性の高い読み出し動作の両方の要求を満たすことは非常に困難である。
　このように、上記の３つの要求のそれぞれを単独で満たすことは、現在の技術でも可能であるが、３つの要求を同時に満たすことは、トレードオフの関係が存在し、現在の技術では困難である。したがって、上記の３つの要求のうちの２つの相反性が解消されれば、これは、磁気メモリの実用化に寄与するであろう。
　なお、下記の文献は、関連し得る磁気メモリを開示している。Applied Physics Letters 99, 063108 (2011)（非特許文献１）及びApplied Physics Letters 104, 232403 (2014)（非特許文献２）は、圧電膜を磁性膜に接合させた構造の磁気メモリを開示している。
　米国特許出願公開第２０１３／００６２７１４号明細書（特許文献１）は、ＭＴＪ（magnetic tunnel junction）を、該ＭＴＪに応力を作用させる膜で被覆した構造の磁気メモリを開示している。米国特許出願公開第２０１３／０２５０６６１号明細書（特許文献２）も同様に、磁気メモリのメモリセルに応力を作用させる構造を開示している。
　特開２０１２－９７８６号（特許文献３）は、記録層に力学的作用を及ぼす位置に圧電体を配置する構造の磁気メモリを開示している。当該磁気メモリは、記録層に情報を記録する際に、圧電体に電界を印加して、記録層の保持力を低下させるような応力を発生させ、記録に必要なスピン注入電流を低減させるように構成されている。また、この特許文献は、基板のメモリ素子本体及び圧電素子の直下に対応する位置に空隙を形成することを開示している。
　米国特許出願公開第２０１２／０２６７７３５号明細書（特許文献４）及び米国特許出願公開第２０１３／００６４０１１号明細書（特許文献５）は、磁気抵抗層に圧電層が接合され、該磁気抵抗層に応力を作用する磁気メモリを開示している。
　米国特許出願公開第２０１３／０３３４６３０号明細書（特許文献６）は、磁気メモリのメモリセルに応力補償体（stress-compensating material）を形成することで、全体としての応力（net stress）を弱める構造を開示している。
　米国特許出願公開第２０１４／０１９７５０５号明細書（特許文献７）は、磁気メモリチップを収容したパッケージにおける磁気シールドの構造を開示している。
米国特許出願公開第２０１３／００６２７１４号明細書 米国特許出願公開第２０１３／０２５０６６１号明細書 特開２０１２－９７８６号公報 米国特許出願公開第２０１２／０２６７７３５号明細書 米国特許出願公開第２０１３／００６４０１１号明細書 米国特許出願公開第２０１３／０３３４６３０号明細書 米国特許出願公開第２０１４／０１９７５０５号明細書
Applied Physics Letters 99, 063108 (2011) Applied Physics Letters 104, 232403 (2014)
　したがって、本発明の目的の一つは、磁気メモリにおけるデータ安定性と書き込み電力との間の相反性を緩和するための技術を提供することにある。
　本発明の他の目的及び新規な特徴は、添付図面及び下記の開示から当業者には理解されるであろう。
　本発明の一の観点では、磁気メモリが、可変形基板と、可変形基板に接合され、磁化の方向としてデータを記憶するスピンデバイス素子と、可変形基板を曲げる曲げ機構とを具備する。可変形基板の上面又は下面の少なくとも一方が、固体で占められていない空間に面している。
　本発明の他の観点では、上記の磁気メモリに適したデータ書き込み方法が提供される。当該データ書き込み方法は、前記曲げ機構によって前記可変形基板を曲げた状態で前記スピンデバイス素子に書き込み信号を与えることで前記スピンデバイス素子にデータを書き込むステップを具備する。
　本発明の更に他の観点では、半導体装置が、磁気メモリと、磁気メモリを、その内部に形成された閉空間に収容するパッケージとを具備する。磁気メモリは、可変形基板と、可変形基板に接合され、磁化の方向としてデータを記憶する少なくとも一のスピンデバイス素子と、可変形基板を曲げる曲げ機構とを具備する。該閉空間には、前記可変形基板の上面又は下面の少なくとも一方が、固体で占められていない空間に面するように空洞が設けられる。
　本発明の更に他の観点では、磁気メモリの製造方法が、トランジスタが集積化された半導体基板の上に犠牲層を形成する工程と、犠牲膜の上に可変形基板を形成する工程と、可変形基板の上に磁化の方向としてデータを記憶するスピンデバイス素子を形成する工程と、可変形基板に接合するように圧電層を設ける工程と、犠牲膜を除去して固体で占められていない空間を前記可変形基板の下面が該空間に面するように形成する工程を具備する。
　本発明によれば、磁気メモリにおけるデータ安定性と書き込み電力との間の相反性を緩和することができる。
　本発明の上記及び他の利点及び特徴は、以下の添付図面を考慮すれば下記の記載から自明的であろう。
一実施形態の磁気メモリの原理的な構成を示す断面図である。 図１Ａの磁気メモリの平面構造を示す平面図である。 本実施形態の磁気メモリの変形の構成を示す断面図である。 本実施形態における磁気メモリのスピンデバイス素子（メモリセル）へのデータ書き込み方法を示すフローチャートである。 本実施形態におけるデータ書き込み方法の変形例を示すフローチャートである。 図２Ａのデータ書き込み方法における磁気メモリの初期状態の一例を示す断面図である。 本実施形態の磁気メモリへのデータ書き込み方法を示す断面図である。 スピン偏極電流を用いる場合の本実施形態の磁気メモリへのデータ書き込み方法を示す断面図である。 スピン偏極電流を用いる場合の本実施形態の磁気メモリへのデータ書き込み方法を示す断面図である。 本実施形態における、電流磁界を用いる場合の磁気メモリへのデータ書き込み方法を示す断面図である。 本実施形態における、電流磁界を用いる場合の磁気メモリへのデータ書き込み方法を示す断面図である。 本実施形態における、電流磁界を用いる場合の磁気メモリへの他のデータ書き込み方法を示す断面図である。 本実施形態における、電流磁界を用いる場合の磁気メモリへの他のデータ書き込み方法を示す断面図である。 図２Ａのデータ書き込み方法において、データ書き込みが完了した状態の磁気メモリを示す断面図である。 可変形基板の変形部分のＺ軸方向の変位のＸ軸方向における分布の例を示すグラフである。 可変形基板の変形部分のＺ軸方向の変位のＹ軸方向における分布の例を示すグラフである。 本実施形態の磁気メモリにおける、スピンデバイス素子の好適な配置を示す断面図である。 本実施形態の磁気メモリにおける、スピンデバイス素子の好適な配置を示す平面図である。 本実施形態における、圧電効果を利用して可変形基板を曲げる機構を備えた磁気メモリの構成の一例を概念的に示す断面図である。 図１０の構成の磁気メモリへのデータ書き込み方法を示すフローチャートである。 本実施形態における、圧電効果を利用して可変形基板を曲げる機構を備えた磁気メモリの構成の他の例を概念的に示す断面図である。 本実施形態における、キャパシタ電極間に作用する力を利用して可変形基板を曲げる機構を備えた磁気メモリの構成の一例を概念的に示す断面図である。 図１３の構成の磁気メモリへのデータ書き込み方法を示すフローチャートである。 本実施形態における、各メモリセルのスピンデバイス素子がトランジスタに接続された磁気メモリの構成の一例を概念的に示す断面図である。 図１５Ａに図示されている磁気メモリの構成を示す平面図である。 本実施形態の磁気メモリにおける、スピンデバイス素子の好適な配置を示す断面図である。 本実施形態の磁気メモリにおける、スピンデバイス素子の好適な配置を示す平面図である。 本実施形態における、各メモリセルのスピンデバイス素子がトランジスタに接続された磁気メモリの構成の他の例を概念的に示す断面図である。 図１６Ａに図示されている磁気メモリの構成を示す平面図である。 本実施形態における、各メモリセルのスピンデバイス素子がトランジスタに接続された磁気メモリの構成の更に他の例を概念的に示す断面図である。 図１７Ａに図示されている磁気メモリの構成を示す平面図である。 一実施形態における、図１５Ａ、図１５Ｂに図示された磁気メモリの製造方法を示すフローチャートである。 一実施形態における、図１５Ａ、図１５Ｂに図示された磁気メモリの製造方法を示す断面図である。 一実施形態における、図１５Ａ、図１５Ｂに図示された磁気メモリの製造方法を示す断面図である。 一実施形態における、図１５Ａ、図１５Ｂに図示された磁気メモリの製造方法を示す断面図である。 一実施形態における、図１５Ａ、図１５Ｂに図示された磁気メモリの製造方法を示す断面図である。 一実施形態における、図１５Ａ、図１５Ｂに図示された磁気メモリの製造方法を示す断面図である。 本実施形態における、図１７Ａ、図１７Ｂに図示された磁気メモリの製造方法を示すフローチャートである。 本実施形態における、図１７Ａ、図１７Ｂに図示された磁気メモリの製造方法を示す断面図である。 本実施形態における、図１７Ａ、図１７Ｂに図示された磁気メモリの製造方法を示す断面図である。 本実施形態における、図１７Ａ、図１７Ｂに図示された磁気メモリの製造方法を示す断面図である。 本実施形態における、図１７Ａ、図１７Ｂに図示された磁気メモリの製造方法を示す断面図である。 本実施形態における、図１７Ａ、図１７Ｂに図示された磁気メモリの製造方法を示す断面図である。 本実施形態における、図１７Ａ、図１７Ｂに図示された磁気メモリの製造方法を示す断面図である。 一実施形態における、ウェハー貼り合わせ技術を用いた磁気メモリの製造方法を示す断面図である。 一実施形態における、ウェハー貼り合わせ技術を用いた磁気メモリの製造方法を示す断面図である。 一実施形態における、ウェハー貼り合わせ技術を用いた磁気メモリの製造方法を示す断面図である。 一実施形態における、メモリセルアレイの各ブロックの構成の一例を示す斜視図である。 それぞれが図２３Ａに図示された構成のブロックを複数備えたメモリセルアレイの構成の一例を示す平面図である。 図２３Ｂに示された断面Ａ－Ａにおけるメモリセルアレイの構造を概略的に示す断面図である。 一実施形態における、メモリセルアレイの各ブロックにおける配線の一例を示す平面図である。 一実施形態における、メモリセルアレイにおける配線の一例を示す平面図である。 一実施形態における、メモリセルアレイの各ブロックの構成の他の例を示す斜視図である。 一実施形態における、図２６に示されているようにそれぞれが構成されたブロックを複数備えるメモリセルアレイの構成の一例を示す平面図である。 一実施形態における、メモリセルアレイの各ブロックにおける配線の他の例を示す平面図である。 一実施形態における、図２８に図示されているようにそれぞれが構成されたブロックを複数備えるメモリセルアレイにおける配線の他の例を示す平面図である。 一実施形態における、メモリセルアレイの各ブロックの構成の更に他の例を示す斜視図である。 一実施形態における、メモリセルアレイの各ブロックの構成の更に他の例を示す斜視図である。 図３１に図示されているメモリセルアレイの各ブロックの構成を示す平面図である。 一実施形態における、メモリセルアレイの各ブロックの構成の更に他の例を示す斜視図である。 図３３に図示されている各ブロックの構成を示す平面図である。 一実施形態における、磁気メモリが封止されたパッケージの構成の一例を示す断面図である。 一実施形態における、磁気メモリと演算回路（ロジック回路）とがモノリシックに集積化された半導体集積回路の構成を示す断面図である。 図３６に図示されている半導体集積回路が封止されたパッケージの構成の一例を示す断面図である。 図３６に図示されている半導体集積回路が封止されたパッケージの構成の他の例を示す断面図である。 本実施形態において、磁気メモリと演算回路（ロジック回路）とが別々のチップに集積化された半導体装置の構成を示す断面図である。 図３８に図示されている半導体装置が封止されたパッケージの構成の一例を示す断面図である。 図３８に図示されている半導体装置が封止されたパッケージの構成の他の例を示す断面図である。
　以下、添付図面を参照しながら本発明の実施形態を説明する。以下の図面及び以下の説明において、同一又は類似する構成要素は、同一又は対応する参照符号で参照される。なお、添付図面では、各実施形態の動作原理の理解を容易にするように各構成要素が強調して図示されており、各構成要素の実際の寸法が反映されていないことがあることに留意されたい。
（磁気メモリの構成と動作）
　図１Ａは、一実施形態の磁気メモリの原理的な構成を示す断面図であり、図１Ｂは、図１Ａの磁気メモリの平面構成を示す平面図である。なお、図面においては、方向が、ＸＹＺ直交座標系を用いて示されることがある。当該ＸＹＺ直交座標系において、Ｘ軸、Ｙ軸、Ｚ軸は互いに直交している。一実施形態では、磁気メモリ１が、固定基体１１と、可変形基板(deformable base plate)１２と、下部電極１３と、スピンデバイス素子１４と、上部電極１５とを備えている。
　固定基体１１は、可変形基板１２を支持する構造体である。図１Ａの構造では、固定基体１１は、可変形基板１２の下面１２ａにおいて可変形基板１２に接合されている。
　可変形基板１２は、曲げることが可能であるように変形可能に構成されている。可変形基板１２は、例えば、シリコン、シリコン酸化物、シリコン窒化物、シリコン酸窒化物等で形成されてもよい。可変形基板１２の形成には、ＳＯＮ（Si on nothing）技術で用いられる材料、プロセスも適用可能である。可変形基板１２の膜厚は、例えば、２００ｎｍ～５μｍ程度が好ましい。後述されるように、本実施形態の磁気メモリ１は、可変形基板１２が曲げられた状態でスピンデバイス素子１４へのデータ書き込みが行われるように構成されている。
　下部電極１３は、スピンデバイス素子１４との電気的接続のための導体として用いられる。図１Ａの構造では、下部電極１３は、可変形基板１２の上面１２ｂに形成されている。下部電極１３は、例えば、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）及びこれらの２又はそれ以上の合金で形成されてもよい。下部電極１３の膜厚は、例えば、５０ｎｍ～５００ｎｍ程度が好ましい。
　スピンデバイス素子１４は、磁性体の磁化方向としてデータを記憶する機能を有しており、磁気メモリ１のメモリセルとして用いられる。本実施形態では、スピンデバイス素子１４は、参照層２１と、スペーサー層２２と、記録層２３とを備えている。参照層２１と記録層２３とは、スペーサー層２２を挟んで互いに対向している。本実施形態では、参照層２１が、下部電極１３の上面に接合されており、スペーサー層２２が参照層２１の上面に接合されており、記録層２３がスペーサー層２２の上面に接合されている。ただし、参照層２１と記録層２３の位置は入れ替えてもよい。記録層２３がスペーサー層２２の下方に設けられ、参照層２１がスペーサー層２２の上方に設けられてもよい。
　図１Ａ（及び他の図面）には図の簡潔性のために図示されていないが、参照層２１、スペーサー層２２及び記録層２３の結晶方位を制御するためには、下部電極１３と参照層２１の間に（記録層２３が参照層２１の下方に位置している場合には下部電極１３と記録層２３の間に）、下地層が挿入されてもよい。
　また、図１Ａ（及び他の図面）には図示されていないが、記録層２３と上部電極１５の間に（参照層２１が記録層２３の上方に位置している場合には参照層２１と上部電極１５の間に）、キャップ層が挿入されてもよい。
　参照層２１と記録層２３は、自発磁化（以下では、単に、「磁化」という。）を発現するように構成されており、それぞれ少なくとも一の磁性膜を含んでいる。一方、スペーサー層２２は、非磁性体で形成されている。参照層２１は、その磁化の方向が固定されており、一方、記録層２３は、その磁化の方向が反転可能である。図１Ａの構成では、参照層２１の磁化は上方向に固定され、記録層２３の磁化は、上方向と下方向の間で反転可能である。参照層２１、記録層２３は、例えば、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）のような磁性金属の単体、又は、これらの磁性金属のうちの少なくとも一の元素を含有する強磁性合金で形成されてもよい。参照層２１と記録層２３は、一以上の非磁性元素がドープされていてもよい。参照層２１、記録層２３に含まれ得る非磁性元素としては、ボロン、炭素、窒素、酸素、アルミニウム、シリコン、チタン、バナジウム、クロム、マンガン、銅、亜鉛、ジルコニウム、ニオブ、モリブデン、ルテニウム、ロジウム、パラジウム、銀、ハフニウム、タンタル、タングステン、イリジウム、白金、金等が挙げられる。参照層２１、記録層２３の好ましい材料及び特性については、後に詳細に議論する。
　本実施形態では、スピンデバイス素子１４は、記録層２３の磁化方向として１ビットのデータを記憶する。一例では、スピンデバイス素子１４にデータ“１”が記憶される場合、記録層２３の磁化が上方向に向けられ、スピンデバイス素子１４にデータ“０”が記憶される場合、記録層２３の磁化が下方向に向けられる。なお、記録層２３の磁化方向とデータ“０”、“１”の対応は逆でもよい。
　一実施形態では、図１Ａに図示されているように、参照層２１、記録層２３が、垂直磁気異方性を有するように形成される。この場合、参照層２１は、参照層２１の膜厚方向に磁化が固定されるように形成され、記録層２３は、記録層２３の膜厚方向において磁化が反転可能であるように形成される。ただし、図１Ｃに図示されているように、参照層２１、記録層２３は、面内磁気異方性を有するように形成されてもよい。
　一実施形態では、スペーサー層２２は、トンネル電流が流れる程度に薄い膜厚の絶縁体で形成され、このような場合、スピンデバイス素子１４は、トンネル磁気抵抗効果（TMR: tunnel magnetoresistance effect）を発現するＴＭＲ素子として動作する。十分に大きいＴＭＲ効果を得るためには、スペーサー層２２は、例えば、酸化マグネシウム（ＭｇＯ）、酸化アルミニウム（ＡｌＯｘ）などで形成されることが好ましい。また、これら以外でも、スペーサー層２２は、Ｍｇ、Ａｌ、Ｓｉ、Ｚｒ、Ｈｆ、Ｔａなどの酸化物、窒化物、酸窒化物で形成してもよい。
　スピンデバイス素子１４の抵抗値を小さくするためには、スペーサー層２２は、金属導電体で形成されてもよい。この場合、スピンデバイス素子１４は、巨大磁気抵抗効果（GMR: giant magnetoresistance effect）を発現するスピンバルブ素子として構成される。十分に大きなＧＭＲ効果を得るためには、スペーサー層２２は、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）などの非磁性金属やそれらの合金材料で形成されてもよい。また、スペーサー層２２として、酸化物マトリクスに柱状金属が膜厚方向に貫通したコンポジットスペーサー層を用いてもよい。この場合、コンポジットスペーサー層の酸化物マトリクスは、酸化アルミニウムで形成されてもよく、酸化物マトリクスを膜厚方向に貫通する柱状金属は、銅で形成されてもよい。スペーサー層２２の膜厚は、１～３ｎｍが好ましい。
　いずれの場合でも、スピンデバイス素子１４の抵抗値は、参照層２１と記録層２３の磁化の相対方向により決まるので、スピンデバイス素子１４に電圧又は電流を印加してスピンデバイス素子１４の抵抗値に依存した信号（電流信号又は電圧信号）を生成し、その信号の信号レベルを検出することで、スピンデバイス素子１４に記憶されたデータを識別することができる。
　なお、図１Ａにおいては、スピンデバイス素子１４の最も単純な構成が図示されているが、スピンデバイス素子１４の構造は、様々に変更され得る。例えば、参照層２１は、磁性膜と、該磁性膜の磁化を固定する反強磁性膜とを含む積層構造として形成されていてもよい。
　参照層２１によって生成される静磁場を打ち消すためには、参照層２１として反強磁性又は反フェリ磁性合成積層膜(synthetic antiferromagnetic or antiferrimagentic multilayer) が用いられてもよい。この場合、参照層２１は、ルテニウム層又はロジウム層で分離された少なくとも２層の磁性層を含んでいてもよい。反強磁性又は反フェリ磁性合成積層膜の隣接する２層の磁性層の磁化は、ルテニウム層又はロジウム層によるＲＫＫＹ（Ruderman-Kittel-Kasuya-Yoshida） 結合によって反対に向けられる。参照層２１によって発生され、記録層２３に印加される静磁界を最小にするためには、参照層２１は、複数の反強磁性又は反フェリ磁性合成積層膜を含んでいてもよい。
　また、記録層２３は、複数の磁性膜と、該複数の磁性膜の隣接する２つを強磁性的に結合する非磁性膜との積層体として形成されてもよい。参照層２１と記録層２３とは、２又はそれ以上の磁性積層膜で構成されていてもよい。参照層２１と記録層２３は、複数の磁性膜と、それぞれが隣接する２の磁性膜の間に強磁性結合を生じさせる一又はそれ以上の非磁性膜を含む積層膜として構成されていてもよい。いずれの場合においても、鉄、コバルト、ニッケルからなる群から選択された元素を含む膜が、参照層２１と記録層２３として用いられ得る。
　図１Ａには図示されていないが、参照層２１の結晶方位を制御するために参照層２１の下方に下地層が設けられてもよい。下地層は、バッファ層とシード層とを含む積層膜で構成されていてもよい。バッファ層は、Ｔｉ、Ｖ、Ｃｒ、Ｚｎ、Ｎｂ、Ｍｏ、Ｈｆ及びＴａからなる群から選択された少なくとも一の元素で形成されていてもよい。これらは、バッファ効果を奏する典型的な元素である。バッファ層は、これらの元素の一又はそれ以上を含む合金で形成されてもよい。参照層２１の結晶方位を制御するためにバッファ層の上面に形成されるシード層は、ｆｃｃ（面心立方格子）結晶性、ｂｃｃ（体心立方格子）結晶性又はｈｃｐ（六方最密格子）結晶性を示す金属で形成されてもよい。シード層は、銅、ルテニウム、又は、ＮｉＦｅを含む層で形成されてもよい。シード層は、一又はそれ以上の他の元素がドープされてもよい。
　上部電極１５は、スピンデバイス素子１４との電気的接続のために用いられる。図１Ａの構造では、上部電極１５は、記録層２３の上面に接合されている。上部電極１５は、例えば、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）及びこれらの２以上の合金で形成されてもよい。上部電極１５の膜厚は、例えば、５０ｎｍ～５００ｎｍ程度が好ましい。
　スピンデバイス素子１４の側面には、スピンデバイス素子１４を保護する絶縁層１６が形成されている。絶縁層１６は、参照層２１、スペーサー層２２及び記録層２３が積層された積層構造の側面を被覆している。
　本実施形態では、可変形基板１２は、可変形基板１２の下面１２ａ（即ち、可変形基板１２のスピンデバイス素子１４が形成される面と反対側の面）又は上面１２ｂ（即ち、可変形基板１２のスピンデバイス素子１４が形成される面）の少なくとも一方が“固体で占められていない空間”に面するように構成される。ここでいう“固体で占められていない空間”は、気体（例えば、空気、窒素）や液体のような流動体で占められてもよい。また、“固体で占められていない空間”は、真空であってもよい。
　より詳細には、本実施形態では、可変形基板１２が、その下面１２ａにおいて固体で占められていない空間１７に面している。ここで、図１Ｂを参照して、可変形基板１２のうち、固体で占められていない空間１７に直接に面している部分を、変形部分３０と記載する。スピンデバイス素子１４は、可変形基板１２の変形部分３０の上に形成されている。即ち、スピンデバイス素子１４は、変形部分３０に対してＺ軸方向に位置している。
　ここで、本実施形態の磁気メモリ１では、変形部分３０のＸ軸方向（第１方向）の端が固定端であり、Ｙ軸方向の端が自由端（固定されていない端）であるように構成される。図１Ｂにおいては、変形部分３０の－Ｘ方向に面する固定端が符号３０ａで示されており、また、＋Ｘ方向に面する固定端が符号３０ｂで示されている。更に、変形部分３０の－Ｙ方向に面する自由端が、符号３０ｃで示されており、また、＋Ｙ方向に面する自由端が符号３０ｄで示されている。変形部分３０のＹ軸方向の端を自由端３０ｃ、３０ｄとするために、可変形基板１２の少なくとも変形部分３０のＹ軸方向に面する端面が固体で占められていない空間に面している。
　図２Ａは、本実施形態の図１Ａに図示されている磁気メモリ１のスピンデバイス素子１４（メモリセル）へのデータ書き込みの手順を示すフローチャートである。図３は、磁気メモリ１の初期状態を示している。初期状態において、例えば、記録層２３の磁化の方向は上向きであり、スピンデバイス素子１４にデータ“１”が記憶されているとする。
　図４に図示されているように、スピンデバイス素子１４にデータを書き込む場合、可変形基板１２が曲げられる（ステップＳ１１）。ただし、可変形基板１２を曲げるための機構（曲げ機構）については、図１Ａには図示されていない。可変形基板１２を曲げるための曲げ機構としては、例えば、圧電効果を利用した機構やキャパシタ電極の間に作用する力を利用した機構が使用され得る。可変形基板１２を曲げるための曲げ機構の具体的な構造については、後に詳細に説明する。
　可変形基板１２が何らかの方法で曲げられると、スピンデバイス素子１４に機械的応力が印加される。この応力により、スピンデバイス素子１４に歪みが発生する。歪みが発生すると、記録層２３の磁化方向が元の磁化方向から傾く。この現象は、応力の大きさに依存した磁歪効果による記録層２３の磁気異方性の変化によるものである。磁歪効果は、磁化状態に依存して磁性体の歪みが変化し、磁性体に印加された歪みに依存して磁性体の磁化状態が変化する現象として知られている。厳密には、後者の効果は逆磁歪効果というべきかもしれない。しかしながら、狭義の磁歪効果、逆磁歪効果ともに合わせて広義の磁歪効果なため、本願では総称して磁歪効果と呼ぶ。
　記録層２３の磁化異方性の変化により磁化方向が記録層２３の本来の磁化方向から傾くことで、記録層２３は、その磁化が反転しやすい状態になる。このような状態を、以下では、“ハーフセレクト（half select）”と呼ぶことがある。可変形基板１２を曲げてスピンデバイス素子１４に歪みを印加することで、スピンデバイス素子１４を一時的にデータ安定性が低い状態にすることができる。
　スピンデバイス素子１４に十分な大きさの歪みを作用させるためには、可変形基板１２の変位（曲げ量）を増大することが有用である。可変形基板１２を大きく曲げると、スピンデバイス素子１４に大きな応力が作用し、これは、スピンデバイス素子１４の記録層２３に大きな応力を生じさせる。記録層２３における大きな応力の生成は、本実施形態の磁性メモリの効果を引き出すために有効である。記録層２３の磁歪がそのままでも、可変形成基板１２の変位が大きくなると、本実施形態の磁性メモリの効果が強くなる、即ち、データ保持の安定性を犠牲にすることなく、書き込み消費電力を低減できる。また、スピントランスファートルク（ＳＴＴ）効果の効率の向上以外の方法で書き込み消費電力の低減が実現されているので、大きなＳＴＴ効果を発現しない磁性層を記録層２３として用いることができる。これは、読み出し電流が比較的大きくても、読み出し電流が記録層２３のデータ安定性に悪影響を及ぼさないことを意味している。これは、スピントランスファー（ＳＴＴ）効果の効率の向上のみによって書き込み電力を低減する場合と大きく異なっている。
　また、後に詳細に議論するように、大きな磁歪効果を得るためには記録層２３の磁歪値が大きいことが好ましいことは当然である。
　ここで、本実施形態の磁気メモリ１は、可変形基板１２の下面１２ａ又は上面１２ｂの少なくとも一方が“固体で占められていない空間”に面する構成になっており、これにより、可変形基板１２が十分な大きさの変位で変形可能である。ここでいう“固体で占められていない空間”は、気体（例えば、空気、窒素）や液体のような流動体で占められてもよく、また、真空であってもよい。
　より具体的には、図１Ａの構造では、可変形基板１２の下面１２ａ（可変形基板１２のスピンデバイス素子１４が形成される面と反対側の面）の一部が、固体で占められていない空間１７に面しており、スピンデバイス素子１４は、可変形基板１２を挟んで空間１７に対向するように配置されている。このような構造は、可変形基板１２の変位を増大し、スピンデバイス素子１４に作用する歪みを増大するために特に有用である。スピンデバイス素子１４に大きな応力が作用すると、スピンデバイス素子１４の大きな歪みが発生する。スピンデバイス素子１４の記録層２３に発生するひずみは、本実施形態の磁性メモリにおいて重要である。なお、図１Ａの構成において、可変形基板１２の上面１２ｂのうちスピンデバイス素子１４が形成されていない部分は、保護のために、適宜の絶縁膜で被覆されてもよい。
　更に、スピンデバイス素子１４に、所望のデータに対応する書き込み信号、即ち、記録層２３の磁化方向を該所望のデータに対応する向きに向ける信号が与えられる（ステップＳ１２）。磁歪効果は一方向性ではなく、一軸性の効果であるため、磁歪効果だけでは記録層２３の磁化方向（データ“０”又は“１”に対応）を決定することはできない。記録層２３に生じる磁歪効果では、最大でも記録層２３の磁気異方性の方向から磁化を約９０度傾ける効果が得られるにとどまる。記録層２３の磁化方向を一方向に定めるために、所望のデータを記録する書き込み信号が与えられる。書き込み信号は、例えば、スピントランスファートルクを記録層２３に作用させる書き込み電流であってもよく、また、電流磁界であってもよい。
　図５Ａ、図５Ｂは、書き込み信号として書き込み電流Ｉｗがスピンデバイス素子１４に与えられる動作の一例を概念的に示す図である。データ書き込みでは、下部電極１３と上部電極１５との間で書き込み電流Ｉｗが流される。書き込み電流Ｉｗは、いずれも磁性体で形成された参照層２１、記録層２３を通過するので、スピントランスファートルクを記録層２３の磁化に作用させる。この書き込み電流Ｉｗの向きを、記録層２３の磁化を向けるべき方向、即ち、スピンデバイス素子１４に書き込むべきデータに応じて選択することで、所望のデータをスピンデバイス素子１４に書き込むことができる。
　詳細には、データ書き込みにおいて記録層２３の磁化を参照層２１の磁化と反対方向に向けようとする場合、図５Ａに図示されているように、下部電極１３から上部電極１５に書き込み電流Ｉｗが流される。この場合、書き込み電流Ｉｗがスペーサー層２２を介して参照層２１から記録層２３に流れるので、スピントランスファートルクにより、記録層２３の磁化に、参照層２１と反対方向に向けようとするトルクが作用する。一方、データ書き込みにおいて記録層２３の磁化を参照層２１の磁化と同一方向に向けようとする場合、図５Ｂに図示されているように、上部電極１５から下部電極１３に書き込み電流Ｉｗが流される。この場合、書き込み電流Ｉｗがスペーサー層２２を介して記録層２３から参照層２１に流れるので、スピントランスファートルクにより、記録層２３の磁化に、参照層２１と同一方向に向けようとするトルクが作用する。
　図６Ａ、図６Ｂは、書き込み信号として電流磁界がスピンデバイス素子１４に与えられる動作の一例を概念的に示す図である。この動作が行われる場合、書き込み電流線１８Ａがスピンデバイス素子１４に近接して設けられる。図６Ａ、図６Ｂに図示されている構造では、書き込み電流線１８Ａがスピンデバイス素子１４の側方に設けられている。
　データ書き込みが行われる場合、書き込むべきデータに対応する方向、即ち、記録層２３の磁化を向けるべき方向に対応する方向に向けて書き込み電流Ｉｗが書き込み電流線１８Ａに流される。書き込み電流線１８Ａを流れる書き込み電流Ｉｗによって発生する電流磁界Ｈｗにより、記録層２３の磁化が所望の方向に向けられる。図６Ａ、図６Ｂに図示されている構造では、データ書き込みにおいて記録層２３の磁化を参照層２１の磁化と反対方向に向けようとする場合、紙面手前方向に向けて書き込み電流Ｉｗが書き込み電流線１８Ａに流される（図６Ａ参照）。一方、データ書き込みにおいて記録層２３の磁化を参照層２１の磁化と同一方向に向けようとする場合、紙面奥方向に向けて書き込み電流が書き込み電流線１８Ａに流される（図６Ｂ参照）。
　電流磁界を発生するために書き込み電流線に流される電流の向きは、書き込み電流線とスピンデバイス素子１４の位置関係に応じて適宜選択されることに留意されたい。図７Ａ、図７Ｂは、電流磁界を発生する書き込み電流線１８Ｂがスピンデバイス素子１４の下方に位置している場合の書き込み動作を図示している。図７Ａ、図７Ｂに図示されている構造では、データ書き込みにおいて記録層２３の磁化を参照層２１の磁化と反対方向に向けようとする場合、紙面奥方向に向けて書き込み電流が書き込み電流線１８Ｂに流される（図７Ａ参照）。一方、データ書き込みにおいて記録層２３の磁化を参照層２１の磁化と同一方向に向けようとする場合、紙面手前方向に向けて書き込み電流が書き込み電流線１８Ｂに流される（図７Ｂ参照）。
　可変形基板１２が曲げられた状態で所望のデータを記録する書き込み信号（例えば、スピン偏極電流や電流磁界）がスピンデバイス素子１４に与えられることで、スピンデバイス素子１４に所望のデータが書き込まれる（ステップＳ１３）。
　その後、可変形基板１２を曲げることが止められる（ステップＳ１４）。このような手順により、データ書き込みが完了する。図８は、データ書き込みが完了した状態の磁気メモリ１を図示しており、図８では、記録層２３の磁化が図３に図示されている元の状態（初期状態）と反対方向に向けられている。データ書き込みによって記録層２３の磁化の方向は下向きに反転され、スピンデバイス素子１４は、例えば、データ“０”が記憶されている状態になる。
　上述されている動作によれば、スピンデバイス素子１４の記録層２３としてデータ安定性に優れた材料を採用しても、スピンデバイス素子１４に印加された歪みによる磁歪効果によって書き込みが容易化されるので、少ない書き込み電力でデータ書き込みを行うことができる。即ち、本実施形態の磁気メモリ１及びデータ書き込み方法は、データ安定性と書き込み電力との間の相反性を有効に軽減する。
　なお、図２Ａのフローチャートでは、可変形基板１２を曲げる動作（ステップＳ１１）が、所望のデータを記録する書き込み信号を与える動作（ステップＳ１２）よりも先に開始されるような手順が図示されているが、順序は逆でもよい。図２Ｂは、所望のデータを記録する書き込み信号を与える動作（ステップＳ１２）が可変形基板１２を曲げる動作（ステップＳ１１）よりも先に開始される場合のデータ書き込みの手順を示すフローチャートを図示している。ただし、図２Ｂに図示されている手順では書き込み電流が流れている時間が図２Ａに図示されている手順よりも長くなってしまう。そのため、可変形基板１２を曲げる動作（この動作は少ない電力しか要しない）を先に行っておき、その後に書き込み信号をスピンデバイス素子１４に与える図２Ａの手順の方が好ましい。
　以下では、本実施形態における参照層２１及び記録層２３の好適な材料、構成について詳細に議論する。上記に説明されているように、本実施形態においては、スピンデバイス素子１４が形成された可変形基板１２を曲げることで磁化方向が傾く磁歪効果を用いるため、記録層２３の磁歪λの絶対値が大きいほうが好ましく（磁歪λは正、負いずれの符号もありうるため、以下では絶対値と記載している）、一方、参照層２１の磁歪λは、記録層２３とは異なり、絶対値がなるべく小さいほうが好ましい。これは、可変形基板１２を曲げたときに、記録層２３の磁化方向の変化が、参照層２１の磁化方向の変化よりも十分大きくするためである。このときの磁化方向の傾きの大きさは、可変形基板１２の曲げ量が同じであれば、磁歪λの絶対値によって決定される。応力印加に伴う記録層２３の磁化方向の傾きの程度は、下記式（１）で表される：
　（１／２）ΔＨｋＢｓ　＝　（３／２）Δσλ　　　・・・（１）
ここで、Ｂｓは記録層２３の飽和磁化、λは記録層２３の磁歪である。これらのパラメータは、いずれも、記録層２３の材料及び近傍の膜構造によって決定される物性値である。左辺のΔＨｋは記録層２３の異方性磁界の変化の大きさであり、記録層２３の磁化方向の傾きに対応している。右辺のΔσは、可変形基板１２が曲がったことによる記録層２３に印加される応力の変化の大きさである。式（１）は、記録層２３の磁化方向の変化を大きくするためには、右辺の可変形基板１２の曲げ量を大きくすることが有効であることを意味している。また、ΔＨｋの大きな変化を実現するためには、記録層２３の磁歪λの絶対値を大きくすることが有効である。一方、可変形基板１２を曲げたときに参照層２１の磁化方向の変化は小さいほうがよいので、参照層２１の磁歪λの絶対値は小さいことが望ましい。
　上述のように、記録層２３の磁歪λの絶対値は増大されることが好ましい。一実施形態では、記録層２３の磁歪λの絶対値は、１×１０－５よりも大きいことが好ましく、１×１０－４よりも大きいことが更に好ましい。記録層２３の磁歪λの絶対値と参照層２１の磁歪λの絶対値との関係については、可変形基板１２が曲げられたときに参照層２１の磁化の傾きが小さいことが好ましいことから、記録層２３の磁歪λの絶対値は参照層２１の磁歪λの絶対値の２倍以上であることが好ましく、１０倍以上であることが更に好ましい。
　記録層２３に大きな磁歪λを与えるためには、記録層２３は、極薄膜の積層構造を採用することが好ましい。このような構成では、大きな界面磁気異方性に起因して大きな磁歪λを得ることができる。具体的には、記録層２３は、一実施形態では、Ｃｏ膜と他の元素の極薄膜とが積層された積層体、又は、Ｃｏ膜と他の元素の極薄膜とが積層された副積層体がＮ層積層された人工積層体として構成されることが好ましい。「他の元素」の例としては、Ｎｉ、Ｐｄ、Ａｇ、Ｉｒ、Ｐｔ、Ａｕが挙げられる。各Ｃｏ膜の膜厚は０．１～２ｎｍ程度が好ましく、０．２～１ｎｍ程度が更に好ましい。副積層体の積層数Ｎは、１以上１０以下であることが好ましく、２以上７以下であることが更に好ましい。
　記録層２３と参照層２１の磁歪λの絶対値は構造や材料に依存する物性値として決まることになる。しかしながら、記録層２３と参照層２１の磁歪λの絶対値は、決められた材料の組成に対して必ずしも定数ではないことに注意が必要である。具体的には、記録層２３に応力が加えられたときに記録層２３の磁歪λが増大するということが生じ得る。可変形基板１２が曲げられると、記録層２３に歪みεが発生する。このような場合、注意されることは稀であるが、磁歪λは歪みεの関数となり得る。よって、磁歪λはλ（ε）と表記され得る。本実施形態では、書き込み動作において可変形基板１２が曲げられるので、記録層２３に応力σが印加され、その結果、記録層２３に歪みεが発生する。大きな歪みεの生成によって記録層２３の磁歪λ（ε）が増大することは、本実施形態の効果が最大限得られることになるため、非常に好ましい。磁歪λが歪みεの関数となるようにするためには、好ましい実施形態は、記録層２３が、前述のようなＣｏ膜と他の元素の極薄膜とが交互に積層されて界面歪みを発生する積層構造で形成されることである。前述のような人工積層膜は、このような要求を満たす典型的な構成である。Ｃｏ膜に大きな界面歪みを発生させるためには、Ｃｏ膜と交互に積層する極薄膜を構成する元素の原子半径がＣｏの原子半径と大きく異なることが望ましい。具体的には、極薄膜を構成する元素は、その原子半径がコバルトの原子半径よりも大きいような元素であることが好ましい。そのため、Ｃｏ膜と積層する極薄膜は、ニッケル（Ｎｉ）よりも、パラジウム（Ｐｄ）や白金（Ｐｔ）のようにコバルト（Ｃｏ）より原子半径が大きな元素で形成されることが好ましい。
　一方、前述のように参照層２１の磁歪λは小さいほうが好ましく、よって、参照層２１は、歪みεによって磁歪λが変化しづらいように構成されていることが好ましい。また歪みεによって磁歪λが変化するように構成されていても、記録層２３とは逆に歪みεの生成によって磁歪λの絶対値が小さくなる構成が好ましい。そのため、参照層２１は記録層２３に適しているようなＣｏ膜を用いた人工積層膜の形態よりは、単層膜、又は、少数の膜の積層体や、鉄を主成分として用いた磁性体膜として形成されることが好ましい。公的は実施形態は、参照層２１が、ＦｅＰｔ、又は、ＦｅＰｔに非磁性元素などが添加された材料などで形成されることが好ましい。参照層２１を構成する各層の膜厚は１ｎｍより大きく、数ｎｍのオーダーであることが好ましい。よって、記録層２３はコバルトを主成分とし、膜厚が１ｎｍ以下の第１膜と、Ｐｄ、Ａｇ、Ｉｒ、Ｐｔ、Ａｕやこれらの材料の２以上の合金のような材料からなる第２膜との人工積層体として形成されることが好ましく、参照層２１は、１ｎｍ以上の磁性体膜又は鉄を主成分として用いた磁性膜で形成する組み合わせが好ましい。
　スペーサー層２２がＭｇＯ層で形成されている場合、ＭＲ比を増大するために、ＭｇＯ層と参照層２１の間の界面層としてＣｏＦｅＢ層が挿入されてもよい。スペーサー層２２がＭｇＯ層で形成されている場合、加えて、又はその代わりに、ＭＲ比を増大するために、ＭｇＯ層と記録層２３の間の界面層としてＣｏＦｅＢ層が挿入されてもよい。
　スピンデバイス素子１４の記録層２３に発生する歪みεの大きさは、可変形基板１２の変形部分３０におけるスピンデバイス素子１４の配置にも依存する。以下では、スピンデバイス素子１４の好適な配置について議論する。
　図９Ａは、可変形基板１２の変形部分３０のＺ軸方向の変位ΔＺのＸ軸方向における分布を示すグラフであり、図９Ｂは、Ｙ軸方向における分布を示すグラフである。変形部分３０の固定端３０ａ、３０ｂがＸ軸方向に面している本実施形態では、変形部分３０の変位ΔＺは、固定端３０ａ、３０ｂの間の中心面Ｃにおいて最大値をとる。ここで、中心面Ｃは、Ｘ軸に垂直で、固定端３０ａ、３０ｂからの距離が等しい平面として定義される。よって、可変形基板１２が曲げられたとき、可変形基板１２の上面１２ｂに接合された層は、図９Ａに図示されているように、該層に、圧縮応力が作用している部分と引張り応力作用している部分とが混在した状況となる。つまり、可変形基板１２の上面１２ｂに接合された層には、応力の符号が異なる二つの状態が存在する。
　このような状況の下、スピンデバイス素子１４を中心面Ｃに対して面対称に配置すると、スピンデバイス素子１４の記録層２３には、圧縮応力が作用する部分と引張り応力が作用する部分とが混在してしまうことになる。つまり、スピンデバイス素子１４を中心面Ｃに対して面対称に配置すると、記録層２３に応力を印加して歪みを発生させる効果が低減してしまい、このような配置は、本実施形態の磁気メモリ１の動作原理の観点では好ましくない。
　一方、図９Ｂに示すように、自由端３０ｃ、３０ｄの間においては、Ｙ軸方向に対する応力として、応力の符号の反転はなく、中心面Ｃの近傍の理想状態においては応力がほぼゼロとなる。実際には、応力はゼロとはならないが、少なくとも自由端３０ｃ、３０ｄの間において応力の符号の反転は発生しない。したがって、自由端３０ｃ、３０ｄの間の全体に渡ってスピンデバイス素子１４を配置しても応力の符号の反転の問題は生じない。むしろ、このような配置によれば、大きな磁歪効果が得られることになる。
　このような知見に基づき、図１Ｂに図示されている本実施形態の磁気メモリ１においては、スピンデバイス素子１４は、スピンデバイス素子１４の中心面Ｄが、固定端３０ａ、３０ｂの間の中心面Ｃの位置に対して＋Ｘ方向又は－Ｘ方向にずれて位置するように配置されている。ここで、スピンデバイス素子１４の中心面Ｄは、スピンデバイス素子１４の－Ｘ方向に面する端１４ａ及び＋Ｘ方向に面する端１４ｂからの距離が同一で、Ｘ軸方向に垂直な面として定義される。これにより、記録層２３の全体に渡って圧縮応力又は引張り応力の一方が支配的であるように記録層２３に応力を作用させることができる。
　図１Ａ、図１Ｂに図示されている磁気メモリ１では、スピンデバイス素子１４は、上記の要求を満たすように配置されている。詳細には、図１Ｂに図示されているように、スピンデバイス素子１４の－Ｘ方向に面する端１４ａは、固定端３０ａ、３０ｂの間の中心面Ｃに対して－Ｘ方向に位置しており、スピンデバイス素子１４の＋Ｘ方向に面する端１４ｂは、中心面Ｃに対して＋Ｘ方向に位置している。ここで、スピンデバイス素子１４の端１４ａの中心面Ｃからの距離は、端１４ｂの中心面Ｃからの距離も近い。この結果、スピンデバイス素子１４の中心面Ｄは、固定端３０ａ、３０ｂの間の中心面Ｃに対して＋Ｘ方向にずれて位置している。
　ここで、本実施形態では、スピンデバイス素子１４が、参照層２１と記録層２３との位置がＸ軸方向において位置整合している（aligned）ような構成が採用されているが、そうでないような構成（例えば、参照層２１が記録層２３よりも大きい構成）も採用され得る。この場合、スピンデバイス素子１４の中心面Ｄの代わりに、記録層２３の中心面（即ち、記録層２３の－Ｘ方向に面する端及び＋Ｘ方向に面する端からの距離が同一で、Ｘ軸方向に垂直な面）について上記の議論が成立する。スピンデバイス素子１４が、記録層２３の中心面が固定端３０ａ、３０ｂの間の中心面Ｃの位置に対して＋Ｘ方向又は－Ｘ方向にずれて位置するように配置されることが好ましい。
　記録層２３に発生する歪みを一層に増大させるためには、スピンデバイス素子１４は、スピンデバイス素子１４の全体（又は、記録層２３の全体）が中心面Ｃに対して－Ｘ方向に位置するように配置されるか、又は、スピンデバイス素子１４の全体が中心面Ｃに対して＋Ｘ方向に位置するように配置されることが好ましい。このような配置によれば、圧縮応力又は引張り応力の一方のみが支配的であるように記録層２３に応力を発声させ、大きな磁歪効果を得ることができる。この場合、平面レイアウトにおいて、スピンデバイス素子１４の面積が変形部分３０の面積の１／２よりも小さくなる。図９Ｃ、図９Ｄは、スピンデバイス素子１４がこのような配置となっている場合の磁気メモリ１の構成の一例を示している。図９Ｃ、図９Ｄの構成では、スピンデバイス素子１４の－Ｘ方向に面する端１４ａ（即ち、記録層２３の－Ｘ方向に面する端）が、固定端３０ａ、３０ｂの間の中心面Ｃに対して＋Ｘ方向に位置している（特に、図９Ｄ参照）。
　また、上記の説明から理解されるように、本実施形態の磁気メモリ１では、データ書き込みを行う際に何らかの機構によって可変形基板１２を曲げることが要求される。以下では、可変形基板１２を曲げるための具体的な機構について説明する。
　可変形基板１２を曲げるための機構は、電圧駆動の機構、即ち、（漏れ電流や一時的な充電電流を除いて）電流が流れないで電圧で駆動される機構が好ましい。可変形基板１２を曲げるための機構として電圧駆動の機構を用いることは、書き込み電力（書き込み動作に必要な消費電力）を低減するために有用である。
　好適な一実施形態では、圧電効果を利用した機構によって可変形基板が曲げられる。図１０は、圧電効果を利用して可変形基板を曲げる機構を備えた磁気メモリの構成の一例を概念的に示す断面図である。
　図１０に図示された磁気メモリは、符号１Ａで参照するが、可変形基板１２を備えている。可変形基板１２は、その下面において固体で占められていない空間１７に面している。可変形基板１２の上面には下部電極１３が形成され、下部電極１３の上面にスピンデバイス素子１４が形成されている。スピンデバイス素子１４の構成は、図１Ａを参照しながら上述したとおりである。スピンデバイス素子１４は、参照層２１とスペーサー層２２と記録層２３とを備えており、これらの層は順に積層されて積層構造を構成している。スピンデバイス素子１４の記録層２３の上面に上部電極１５が形成されている。スピンデバイス素子１４の側面には、スピンデバイス素子１４を保護する絶縁層１６が形成されている。絶縁層１６は、参照層２１、スペーサー層２２及び記録層２３が積層された積層構造の側面を被覆している。
　簡潔性のために図１０には図示されていないが、参照層２１、スペーサー層２２及び記録層２３の結晶方位を制御するために、下部電極１３と参照層２１の間に（又は、記録層２３が参照層２１の下方に設けられる場合には下部電極１３と記録層２３の間に）、下地層が挿入されてもよい。
　また、図１０には図示されていないが、記録層２３と上部電極１５の間に（又は、参照層２１が記録層２３の情報に設けられる場合には参照層２１と上部電極１５の間に）、キャップ層が挿入されてもよい。
　加えて、可変形基板１２の側面１２ｃ、１２ｄに、それぞれ、圧電層２４、２５が接合されている。図１０では、圧電層２４、２５が可変形基板１２の側面１２ｃ、１２ｄに直接に接合されている構成が図示されているが、圧電層２４、２５が、何らかの層を介してそれぞれ可変形基板１２の側面１２ｃ、１２ｄに接合されてもよい。圧電層２４、２５は、圧電効果を発現する材料、例えば、ＡｌＮ、チタン酸ジルコン酸鉛（ＰＺＴ）、ジルコニウム酸化物などで形成される。圧電層２４、２５は、固定基体１１の上面に接合されて固定される。一の実施形態では、圧電層２４、２５の膜厚は、１００ｎｍ～５μｍの範囲にあることが好ましい。
　圧電層２４の可変形基板１２の側面１２ｃに接合されている面と反対側の面には、電極層２６が接合されている。圧電層２４には、更に、電極層２６との間に電位差を発生するための他の電極層（図示せず）が接合されてもよい。また、圧電層２５の可変形基板１２の側面１２ｄに接合されている面と反対側の面には、電極層２７が接合されている。圧電層２５には、更に、電極層２７との間に電位差を発生するための他の電極層（図示せず）が接合されてもよい。圧電層２４、２５の間には、可変形基板１２が配置されている。また、電極層２６、２７の間には、圧電層２４、可変形基板１２、圧電層２５がこの準に並んで配置されている。言い換えれば、電極層２６、２７は、圧電層２４、可変形基板１２及び圧電層２５を挟んで対向するように配置されている。圧電層２５及び電極層２７の上面には絶縁層２８が形成されており、下部電極１３は、絶縁層２８によって電極層２７から絶縁されている。ここで、圧電層２４、２５に接続された、電極層２６、２７との間で電位差を発生するための他の電極層は図示されていないが、スピンデバイス素子１４に接続された下部電極１３が、該他の電極層のいずれかとして兼用することも可能である。
　このような構成の磁気メモリ１Ａでは、圧電層２４、２５に接合された電極層（電極層２６、２７及び図示されない他の電極層）を用いて圧電層２４、２５に電界を印加することにより、可変形基板１２を曲げることができる。詳細には、圧電層２４、２５に電界を印加すると、圧電効果により圧電層２４、２５に歪みが生じる。圧電層２４、２５が歪むことにより、可変形基板１２に力が作用し、可変形基板１２が曲がる。
　ここで、図１０の磁気メモリ１Ａの構成では、可変形基板１２の下面の一部が、固体で占められていない空間１７に面している。可変形基板１２のスピンデバイス素子１４が形成される面と反対側の面が固体で占められていない空間１７に面する構造は、可変形基板１２の変位を増大可能にするために有効である。
　また、図１０の磁気メモリ１Ａの構成では、可変形基板１２を曲げる際に、（漏れ電流や一時的な充電電流を除いて）電流が実質的に流れないことにも留意されたい。図１０に図示されている機構では、圧電効果を用いて可変形基板１２を曲げるので、可変形基板１２を曲げるために電流を流す必要がない。これは、書き込み電力（書き込み動作に必要な消費電力）を低減するために有用である。
　図１１は、図１０に図示されている磁気メモリ１のスピンデバイス素子１４（メモリセル）へのデータ書き込みの手順を示すフローチャートである。スピンデバイス素子１４にデータを書き込む場合、圧電層２４、２５に電界が印加され、可変形基板１２が曲げられる（ステップＳ２１）。可変形基板１２が曲げられると、スピンデバイス素子１４に歪みが印加されるので、磁歪効果により、記録層２３が、上述の“ハーフセレクト”状態になる。
　更に、スピンデバイス素子１４（メモリセル）に書き込み電流が流される（ステップＳ２２）。書き込み電流は、いずれも磁性体である参照層２１、記録層２３を通過するように流され、これにより、スピントランスファートルクが記録層２３の磁化に作用する。書き込み電流の向きは、記録層２３の磁化を向けるべき方向、即ち、スピンデバイス素子１４に書き込むべきデータに応じて選択される。
　可変形基板１２が曲げられた状態で所望のデータを記録する書き込み電流がスピンデバイス素子１４に流されることで、スピンデバイス素子１４（メモリセル）に所望のデータが書き込まれる（ステップＳ２３）。
　その後、可変形基板１２を曲げることが止められる（ステップＳ２４）。これにより、データ書き込みが完了する。上面にスピンデバイス素子１４が形成された可変形基板１２が曲げられた状態で書き込み電流がスピンデバイス素子１４に流されることで、データ安定性と書き込み電力との間の相反性を軽減することができる。
　なお、スピンデバイス素子１４（メモリセル）に書き込み電流を流す代わりに、電流磁界を用いてスピンデバイス素子１４にデータを書き込んでよい。この場合、例えば、図６Ａ、図６Ｂ、図７Ａ、図７Ｂに図示されているように、書き込み電流線がスピンデバイス素子１４の近傍に設けられ、その書き込み電流線に書き込み電流を流すことでデータ書き込みのための電流磁界が発生される。
　また、図１１のフローチャートでは、可変形基板１２を曲げる動作（ステップＳ２１）が、所望のデータを記録する書き込み電流をスピンデバイス素子１４に流す動作（ステップＳ２２）よりも先に開始されるような手順が図示されているが、順序は逆でもよい。ただし、この場合には書き込み電流が流れている時間が図１１に図示されている手順と比較し長くなってしまう。そのため、可変形基板１２を曲げる動作（この動作は少ない電力しか要しない）を先に行っておき、その後に書き込み電流をスピンデバイス素子１４に流す図１１の手順のほうが好ましい実施形態である。
　図１２は、圧電効果を利用して可変形基板を曲げる機構を備えた磁気メモリ１Ｂの構成の他の例を概念的に示す断面図である。磁気メモリ１Ｂは、固定基体１１を備えており、固定基体１１の上面に可変形基板３１が接合されている。可変形基板３１は、その下面において、固体で占められていない空間１７に面している。可変形基板３１の上面に下部電極１３が形成され、下部電極１３の上面にスピンデバイス素子１４が形成されている。スピンデバイス素子１４の構成は、図１Ａを参照しながら上述したとおりである。スピンデバイス素子１４は、参照層２１とスペーサー層２２と記録層２３とを備えており、これらの層は、順に積層されて積層構造を構成している。簡潔性のために図１２には図示されていないが、参照層２１、スペーサー層２２及び記録層２３の結晶方位を制御するために、下部電極１３と参照層２１の間に（記録層２３が参照層２１の下方に位置している場合には下部電極１３と記録層２３の間に）下地層が設けられてもよい。
　可変形基板３１は、絶縁層３１ａと、コア層３１ｂと、圧電層３２、３３と、電極層３４、３５と、絶縁層３１ｃとを備えている。絶縁層３１ａは、固定基体１１の上面に形成されている。絶縁層３１ａの上面に圧電層３２、３３とコア層３１ｂとが形成されており、その圧電層３２、３３の上面に、それぞれ、電極層３４、３５が形成されている。圧電層３２には、更に、電極層３４との間に電位差を発生するための他の電極層（図示せず）が接合されてもよい。同様に、圧電層３３には、更に、電極層３５との間に電位差を発生するための他の電極層（図示せず）が接合されてもよい。ここで、スピンデバイス素子１４に接続された下部電極１３は、圧電層３２、３３に接合された電極層３４、３５との間で電位差を発生するための他の電極層（図示されていない）のいずれかとして用いられてもよい。コア層３１ｂは、例えば、シリコン、シリコン酸化物、シリコン窒化物、シリコン酸窒化物等で形成され得る。絶縁層３１ｃは、コア層３１ｂと電極層３４、３５の上面を被覆するように形成されている。圧電層３２及び電極層３４で形成される積層体と圧電層３３及び電極層３５で形成される積層体とは、コア層３１ｂを挟んで互いに対向するように配置されている。
　スピンデバイス素子１４の記録層２３の上面に上部電極１５が形成されている。図１２には図示されていないが、記録層２３と上部電極１５の間に（参照層２１が記録層２３の上方に設けられている場合には参照層２１と上部電極１５の間に）キャップ層が挿入されてもよい。スピンデバイス素子１４の側面には、スピンデバイス素子１４を保護する絶縁層１６が形成されている。絶縁層１６は、参照層２１、スペーサー層２２及び記録層２３が積層された積層構造の側面を被覆している。
　このような構成の磁気メモリ１Ｂでは、圧電層３２、３３に接合された電極層（電極層３４、３５及び図示されない他の電極層）を用いて圧電層３２、３３に電界を印加することにより、可変形基板３１を曲げることができる。詳細には、圧電層３２、３３に電界を印加すると、圧電効果により圧電層３２、３３に歪みが生じる。圧電層３２、３３が歪むことにより、可変形基板３１に力が作用し、可変形基板３１が曲がる。
　ここで、図１２の磁気メモリ１Ｂの構成では、可変形基板３１の下面の一部が、固体で占められていない空間１７に面している。可変形基板３１のスピンデバイス素子１４が形成される面と反対側の面が固体で占められていない空間１７に面する構造は、可変形基板３１の変位を増大可能にするために有効である。
　図１２に図示されている機構においても、可変形基板３１を曲げる際に、（漏れ電流や一時的な充電電流を除いて）電流が実質的に流れないことに留意されたい。図１２に図示されている機構では、圧電効果を用いて可変形基板３１を曲げるので、可変形基板３１を曲げるために電流を流す必要がない。これは、書き込み電力（書き込み動作に必要な消費電力）を低減するために有用である。
　図１２に図示されている磁気メモリ１Ｂへのデータ書き込みは、圧電層２４、２５に電界を印加する代わりに圧電層３２、３３に電界を印加することを除いて、図１０に図示されている磁気メモリ１Ａと同様の手順で行うことができる。
　好適な他の実施形態では、キャパシタ電極の間に作用する力を利用した機構によって可変形基板が曲げられる。図１３は、キャパシタ電極の間に作用する力を利用して可変形基板を曲げる機構を備えた磁気メモリ１Ｃの構成の一例を概念的に示す断面図である。
　磁気メモリ１Ｃは、固定基体１１を備えており、固定基体１１に、キャパシタ電極３６が部分的に形成されている。キャパシタ電極３６は、平板部３６ａとコンタクト部３６ｂとを備えている。平板部３６ａの下面は、固体で占められていない空間１７Ａに面している。
　固定基体１１の上面に可変形基板３７が接合されている。可変形基板３７は、固体で占められていない空間１７Ｂを挟んでキャパシタ電極３６に対向している。即ち、可変形基板３７は、その下面において固体で占められていない空間１７Ｂに面している。
　可変形基板３７は、誘電層３８と、キャパシタ電極層３９と、基板本体４０とを備えている。誘電層３８は、固定基体１１の上面に接合されており、キャパシタ電極層３９は、誘電層３８の上面に接合されている。基板本体４０は、キャパシタ電極層３９の上面に接合されている。キャパシタ電極層３９は、誘電層３８及び固体で占められていない空間１７Ｂを挟んでキャパシタ電極３６の平板部３６ａに対向しており、キャパシタ電極層３９とキャパシタ電極３６とでキャパシタが形成されている。
　可変形基板３７の上面（基板本体４０の上面）に下部電極１３が形成され、下部電極１３の上面にスピンデバイス素子１４が形成されている。スピンデバイス素子１４の構成は、図１Ａを参照しながら上述したとおりである。スピンデバイス素子１４は、参照層２１とスペーサー層２２と記録層２３とを備えており、これらの層は順に積層されて積層構造を構成している。
　スピンデバイス素子１４の記録層２３の上面に上部電極１５が形成されている。スピンデバイス素子１４の側面には、スピンデバイス素子１４を保護する絶縁層１６が形成されている。絶縁層１６は、参照層２１、スペーサー層２２及び記録層２３が積層された積層構造の側面を被覆している。
　簡潔性のために図１３には図示されていないが、参照層２１、スペーサー層２２及び記録層２３の結晶方位を制御するために、下部電極１３と参照層２１の間に（記録層２３が参照層２１よりも下方に位置している場合には下部電極１３と記録層２３の間に）下地層が設けられてもよい。
　また、図１３には図示されていないが、記録層２３と上部電極１５の間に（参照層２１が記録層２３の上方に位置している場合には参照層２１と上部電極１５の間に）キャップ層が設けられてもよい。
　このような構成の磁気メモリ１Ｃでは、キャパシタ電極３６とキャパシタ電極層３９の間に電圧を印加することにより、可変形基板３７を曲げることができる。詳細には、キャパシタ電極３６とキャパシタ電極層３９の間に電圧を印加すると、キャパシタ電極３６とキャパシタ電極層３９の間に電界が発生し、この電界がキャパシタ電極層３９に発生する電荷に作用してキャパシタ電極層３９をキャパシタ電極３６に向けて引き寄せる力、即ち、可変形基板３７をキャパシタ電極３６に向けて引き寄せる力が発生する。可変形基板３７の下面は、固定基体１１に部分的にしか接合されておらず、固体で占められていない空間１７Ｂに面しているので、可変形基板３７をキャパシタ電極３６に向けて引き寄せる力により可変形基板３７が曲がる。
　ここで、図１３の磁気メモリ１Ｃの構成では、可変形基板３７の下面の一部が、固体で占められていない空間１７Ｂに面している。可変形基板３７のスピンデバイス素子１４が形成される面と反対側の面が固体で占められていない空間１７Ｂに面する構造は、可変形基板３７の変位を増大可能にするために有効である。
　図１３に図示されている機構においても、可変形基板３７を曲げる際に、（漏れ電流や一時的な充電電流を除いて）電流が実質的に流れないことに留意されたい。図１３に図示されている機構では、キャパシタ電極間に作用する力を用いて可変形基板３７を曲げるので、可変形基板３７を曲げるために電流を流す必要がない。これは、書き込み電力（書き込み動作に必要な消費電力）を低減するために有用である。
　図１４は、図１３に図示されている磁気メモリ１Ｃのスピンデバイス素子１４（メモリセル）へのデータ書き込みの手順を示すフローチャートである。スピンデバイス素子１４にデータを書き込む場合、キャパシタ電極３６とキャパシタ電極層３９の間に電圧が印加され、可変形基板３７が曲げられる（ステップＳ３１）。可変形基板３７が曲げられると、スピンデバイス素子１４に歪みが印加されるので、磁歪効果により、記録層２３が、“ハーフセレクト”状態になる。
　更に、スピンデバイス素子１４（メモリセル）に書き込み電流が流される（ステップＳ３２）。書き込み電流は、いずれも磁性体である参照層２１、記録層２３を通過するように流され、これにより、スピントランスファートルクが記録層２３の磁化に作用する。書き込み電流の向きは、記録層２３の磁化を向けるべき方向、即ち、スピンデバイス素子１４に書き込むべきデータに応じて選択される。
　可変形基板３７が曲げられた状態で所望のデータを記録する書き込み電流がスピンデバイス素子１４に流されることで、スピンデバイス素子１４（メモリセル）に所望のデータが書き込まれる（ステップＳ３３）。
　その後、可変形基板３７を曲げることが止められる（ステップＳ３４）。これにより、データ書き込みが完了する。上面にスピンデバイス素子１４が形成された可変形基板３７が曲げられた状態で書き込み電流がスピンデバイス素子１４に流されることで、データ安定性と書き込み電力との間の相反性を軽減することができる。
　なお、スピンデバイス素子１４（メモリセル）に書き込み電流を流す代わりに、電流磁界を用いてスピンデバイス素子１４にデータを書き込んでよい。この場合、例えば、図６Ａ、図６Ｂ、図７Ａ、図７Ｂに図示されているように、書き込み電流線がスピンデバイス素子１４の近傍に設けられ、その書き込み電流線に書き込み電流を流すことでデータ書き込みのための電流磁界が発生される。
　また、図１４のフローチャートでは、可変形基板３７を曲げる動作（ステップＳ３１）が、所望のデータを記録する書き込み電流をスピンデバイス素子１４に流す動作（ステップＳ３２）よりも先に開始されるような手順が図示されているが、順序は逆でもよい。
　磁気メモリの構成によっては、各メモリセルのスピンデバイス素子が、トランジスタに接続され得る。例えば、各メモリセルが、スピンデバイス素子と選択トランジスタとを含んでいる場合、該スピンデバイス素子が選択トランジスタに接続される。以下では、各メモリセルのスピンデバイス素子がトランジスタに接続される場合の磁気メモリの構成の例について説明する。
　図１５Ａは、各メモリセルのスピンデバイス素子がトランジスタに接続された磁気メモリの構成の一例を概念的に示す断面図であり、図１５Ｂは、図１５Ａに図示された磁気メモリの構成を示す平面図である。図１５Ａ、図１５Ｂに図示されている磁気メモリは、符号１Ｄで示されているが、図１０に図示されている磁気メモリ１Ａと同様に、圧電効果を用いて可変形基板を曲げるように構成されている。
　詳細には、磁気メモリ１Ｄは、トランジスタ回路が集積化された半導体基板４１を備えている。図１５Ａには、半導体基板４１に集積化されたトランジスタ４２が図示されている。詳細には図示されていないが、半導体基板４１は、金属配線層及び金属配線層を絶縁する層間絶縁膜を含んでいてもよい。
　半導体基板４１の上に固定基体１１が形成されており、固定基体１１の上面に可変形基板１２が接合されている。可変形基板１２の上面に下部電極１３が形成され、下部電極１３の上面にスピンデバイス素子１４が形成されている。スピンデバイス素子１４の構成は、図１Ａを参照しながら上述したとおりである。スピンデバイス素子１４は、参照層２１とスペーサー層２２と記録層２３とを備えており、これらは順に積層されて積層構造を構成している。簡潔性のために図１５Ａには図示されていないが、参照層２１、スペーサー層２２及び記録層２３の結晶方位を制御するために、下部電極１３と参照層２１の間に（記録層２３が参照層２１の下方に位置している場合には下部電極１３と記録層２３の間に）下地層が設けられてもよい。
　加えて、可変形基板１２の側面に、圧電層２４が接合されている。圧電層２４は、圧電効果を発現する材料、例えば、ＡｌＮ、チタン酸ジルコン酸鉛（ＰＺＴ）、ジルコニウム酸化物（ＺｎＯ）等で形成される。圧電層２４は、固定基体１１の上面に接合されて固定される。圧電層２４の可変形基板１２の側面に接合されている面と反対側の面には、電極層２６が接合されている。圧電層２４には、更に、電極層２６との間に電位差を発生するための他の電極層（図示せず）が接合されてもよい。電極層２６との間で電位差を発生するための他の電極層は図示されていないが、スピンデバイス素子１４に接続された下部電極１３が、該他の電極層として用いられてもよい。
　スピンデバイス素子１４の記録層２３の上面に上部電極１５が形成されている。図１５Ａには図示されていないが、記録層２３と上部電極１５の間に（参照層２１が記録層２３の上方に位置している場合には参照層２１と上部電極１５の間に）キャップ層が設けられてもよい。スピンデバイス素子１４の側面には、スピンデバイス素子１４を保護する絶縁層１６が形成されている。絶縁層１６は、参照層２１、スペーサー層２２及び記録層２３が積層された積層構造の側面を被覆している。下部電極１３は、コンタクト１９Ａを介して半導体基板４１に集積化されたトランジスタ４２に接続されており、上部電極１５は、コンタクト１９Ｂを介して半導体基板４１に集積化された配線及び／又は素子に接続されている。
　このような構成の磁気メモリ１Ｄでは、圧電層２４に接合された電極層（電極層２６及び図示されない他の電極層）を用いて圧電層２４に電界を印加することにより、可変形基板１２を曲げることができる。詳細には、圧電層２４に電界を印加すると、圧電効果により圧電層２４に歪みが生じる。圧電層２４が歪むことにより、可変形基板１２に力が作用し、可変形基板１２が曲がる。上述されているように、可変形基板１２が曲げられた状態で所望のデータを記録する書き込み信号（例えば、スピン偏極電流や電流磁界）をスピンデバイス素子１４に与える動作を行うことで、データ安定性と書き込み電力との間の相反性を軽減することができる。
　ここで、図１５Ａ、図１５Ｂの磁気メモリ１Ｄの構成では、可変形基板１２の下面の一部が、固体で占められていない空間１７に面している。可変形基板１２のスピンデバイス素子１４が形成される面と反対側の面が固体で占められていない空間１７に面する構造は、可変形基板１２の変位を増大可能にするために有効である。
　また、図１５Ａ、図１５Ｂの磁気メモリ１Ｄの構成では、可変形基板１２を曲げる際に、（漏れ電流や一時的な充電電流を除いて）電流が実質的に流れないことにも留意されたい。図１５Ａ、図１５Ｂに図示されている機構では、圧電効果を用いて可変形基板１２を曲げるので、可変形基板１２を曲げるために電流を流す必要がない。これは、書き込み電力（書き込み動作に必要な消費電力）を低減するために有用である。
　図１５Ａ、図１５Ｂに図示されている磁気メモリ１Ｄへのデータ書き込みは、圧電層２４、２５に電界を印加する代わりに圧電層２４に電界を印加することを除いて、図１０に図示されている磁気メモリ１Ｂと同様の手順で行うことができる。
　図１５Ａ、図１５Ｂの磁気メモリ１Ｄの構成においても、スピンデバイス素子１４の配置が、スピンデバイス素子１４の記録層２３に発生する歪みεの大きさに影響する。この知見に基づき、図１５Ａ、図１５Ｂに図示されている磁気メモリ１Ｄにおいても、スピンデバイス素子１４が、スピンデバイス素子１４の中心面Ｄが、固定端３０ａ、３０ｂの間の中心面Ｃの位置に対して＋Ｘ方向又は－Ｘ方向にずれて位置するように配置されている。これにより、圧縮応力又は引張り応力の一方が記録層２３の全体において支配的であるように記録層２３に応力を作用させることができる。詳細には、図１５Ａ、図１５Ｂに図示されている磁気メモリ１Ｄでは、スピンデバイス素子１４の－Ｘ方向に面する端１４ａが、固定端３０ａ、３０ｂの間の中心面Ｃに対して－Ｘ方向に位置しており、スピンデバイス素子１４の＋Ｘ方向に面する端１４ｂが、中心面Ｃに対して＋Ｘ方向に位置している。ここで、スピンデバイス素子１４の端１４ａの中心面Ｃからの距離は、端１４ｂの中心面Ｃからの距離も近い。この結果、スピンデバイス素子１４の中心面Ｄは、固定端３０ａ、３０ｂの間の中心面Ｃに対して＋Ｘ方向にずれて位置している。
　記録層２３に発生する歪みを一層に増大させるためには、スピンデバイス素子１４が、スピンデバイス素子１４の全体（又は、記録層２３の全体）が中心面Ｃに対して－Ｘ方向に位置するように配置されるか、又は、スピンデバイス素子１４の全体が中心面Ｃに対して＋Ｘ方向に位置するように配置されることが好ましい。図１５Ｃ、図１５Ｄは、スピンデバイス素子１４がこのような配置となっている場合の磁気メモリ１Ｄの構成の一例を示している。図１５Ｃ、図１５Ｄの構成では、スピンデバイス素子１４の－Ｘ方向に面する端１４ａ（即ち、記録層２３の－Ｘ方向に面する端）が、固定端３０ａ、３０ｂの間の中心面Ｃに対して＋Ｘ方向に位置している（特に、図１５Ｄ参照）。
　図１６Ａは、各メモリセルのスピンデバイス素子がトランジスタに接続された磁気メモリの構成の他の例を概念的に示す断面図であり、図１６Ｂは、図１６Ａに図示された磁気メモリの構成を示す平面図である。図１６Ａ、図１６Ｂに図示されている磁気メモリは、符号１Ｅで参照されているが、図１２に図示されている磁気メモリ１Ｂと同様に、圧電効果を用いて可変形基板を曲げるように構成されている。
　詳細には、磁気メモリ１Ｅは、トランジスタ回路が集積化された半導体基板４１を備えている。図１６Ａには、半導体基板４１に集積化されたトランジスタ４２が図示されている。図１６Ａには詳細には図示されていないが、半導体基板４１は、金属配線層及び金属配線層を絶縁する層間絶縁膜を含んでいてもよい。半導体基板４１の上に固定基体１１が形成されており、固定基体１１の上面に可変形基板３１が接合されている。可変形基板３１は、その下面において、固体で占められていない空間１７に面している。可変形基板３１の上面に下部電極１３が形成され、下部電極１３の上面にスピンデバイス素子１４が形成されている。スピンデバイス素子１４の構成は、図１Ａを参照しながら上述したとおりである。スピンデバイス素子１４は、参照層２１とスペーサー層２２と記録層２３とを備えており、これらの層は順次に積層されて積層構造を構成している。簡潔性のために図１６には図示されていないが、参照層２１とスペーサー層２２と記録層２３の結晶方位を制御するために、下部電極１３と参照層２１の間に（記録層２３が参照層２１の下方に位置している場合には下部電極１３と記録層２３の間に）下地層が挿入されてもよい。
　可変形基板３１は、絶縁層３１ａと、コア層３１ｂと、圧電層３２と、電極層３４と、絶縁層３１ｃとを備えている。絶縁層３１ａは、固定基体１１の上面に形成されている。絶縁層３１ａの上面に圧電層３２とコア層３１ｂとが形成されており、その圧電層３２の上面に、電極層３４が形成されている。圧電層３２には、更に、電極層３４との間に電位差を発生するための他の電極層（図示せず）が接合されてもよい。ここで、圧電層３２に接合された、電極層３４との間で電位差を発生するための他の電極層は図示されていないが、スピンデバイス素子１４に接続された下部電極１３を、当該他の電極層として用いてもよい。コア層３１ｂは、例えば、シリコン、シリコン酸化物、シリコン窒化物、シリコン酸窒化物等で形成され得る。絶縁層３１ｃは、コア層３１ｂと圧電層３２の上面を被覆するように形成されている。
　スピンデバイス素子１４の記録層２３の上面に上部電極１５が形成されている。図１６Ａには図示されていないが、記録層２３と上部電極１５の間に（参照層２１が記録層２３の上方に位置している場合には参照層２１と上部電極１５の間に）キャップ層が設けられてもよい。スピンデバイス素子１４の側面には、スピンデバイス素子１４を保護する絶縁層１６が形成されている。絶縁層１６は、参照層２１、スペーサー層２２及び記録層２３が積層された積層構造の側面を被覆している。下部電極１３は、コンタクト１９Ａを介して半導体基板４１に集積化されたトランジスタ４２に接続されている。加えて、上部電極１５は、コンタクト１９Ｂを介して半導体基板４１に集積化された配線及び／又は素子に接続されている。
　このような構成の磁気メモリ１Ｅでは、圧電層３２に接合された電極層（電極層３４及び図示されない他の電極層）を用いて圧電層３２に電界を印加することにより、可変形基板３１を曲げることができる。詳細には、圧電層３２に電界を印加すると、圧電効果により圧電層３２に歪みが生じる。圧電層３２が歪むことにより、可変形基板３１に力が作用し、可変形基板３１が曲がる。
　図１６Ａ、図１６Ｂに図示されている機構においても、可変形基板３１を曲げる際に、（漏れ電流や一時的な充電電流を除いて）電流が実質的に流れないことに留意されたい。図１６Ａ、図１６Ｂに図示されている機構では、圧電効果を用いて可変形基板３１を曲げるので、可変形基板３１を曲げるために電流を流す必要がない。これは、書き込み電力（書き込み動作に必要な消費電力）を低減するために有用である。
　図１６Ａ、図１６Ｂに図示されている磁気メモリ１Ｅへのデータ書き込みは、圧電体３２、３３に電界を印加する代わりに圧電体３２に電界を印加することを除いて、図１２に図示されている磁気メモリ１Ｂと同様の手順で行ってもよい。
　図１６Ａ、図１６Ｂに図示されている磁気メモリ１Ｅの構成においても、スピンデバイス素子１４の配置が、スピンデバイス素子１４の記録層２３に発生する歪みεの大きさに影響する。この知見に基づき、図１６Ａ、図１６Ｂに図示されている磁気メモリ１Ｅにおいても、スピンデバイス素子１４が、スピンデバイス素子１４の中心面Ｄが、固定端３０ａ、３０ｂの間の中心面Ｃの位置に対して＋Ｘ方向又は－Ｘ方向にずれて位置するように配置されている。これにより、圧縮応力又は引張り応力の一方が支配的であるように記録層２３に応力を作用させることができる。詳細には、図１６Ａ、図１６Ｂに図示されている磁気メモリ１Ｅでは、スピンデバイス素子１４の－Ｘ方向に面する端１４ａが、固定端３０ａ、３０ｂの間の中心面Ｃに対して－Ｘ方向に位置しており、スピンデバイス素子１４の＋Ｘ方向に面する端１４ｂが、中心面Ｃに対して＋Ｘ方向に位置している。ここで、スピンデバイス素子１４の端１４ａの中心面Ｃからの距離は、端１４ｂの中心面Ｃからの距離も近い。この結果、スピンデバイス素子１４の中心面Ｄは、固定端３０ａ、３０ｂの間の中心面Ｃに対して＋Ｘ方向にずれて位置している。
　記録層２３に発生する歪みを一層に増大させるためには、スピンデバイス素子１４が、スピンデバイス素子１４の全体（又は、記録層２３の全体）が中心面Ｃに対して－Ｘ方向に、又は、＋Ｘ方向に位置するように配置されることが好ましい。
　図１７Ａは、スピンデバイス素子がトランジスタに接続された磁気メモリの構成の更に他の例を概念的に示す断面図であり、図１７Ｂは、図１７Ａに図示された磁気メモリの構成を示す平面図である。図１７Ａ、図１７Ｂに図示されている磁気メモリは、符号１Ｆで参照されているが、図１３に図示されている磁気メモリ１Ｃと同様に、キャパシタ電極間に作用する力を利用して可変形基板を曲げるように構成されている。
　詳細には、磁気メモリ１Ｆは、トランジスタ回路が集積化された半導体基板４１を備えている。図１７Ａには、半導体基板４１に集積化されたトランジスタ４２が図示されている。詳細には図示されていないが、半導体基板４１は、金属配線層及び金属配線層を絶縁する層間絶縁膜を含んでいてもよい。半導体基板４１の上に固定基体１１Ａが形成されている。
　固定基体１１Ａの上面には、キャパシタ電極３６が形成されている。キャパシタ電極３６は、平板部３６ａとコンタクト部３６ｂとを備えている。平板部３６ａの下面は、固体で占められていない空間１７Ａに面している。コンタクト部３６ｂは、半導体基板４１に集積化された配線及び／又は素子に接続されている。
　固定基体１１Ａの上面のキャパシタ電極３６が形成されていない部分、及び、キャパシタ電極３６の上面には、固定基体１１Ｂが形成される。更に、固定基体１１Ｂの上面に可変形基板３７が接合される。可変形基板３７は、固体で占められていない空間１７Ｂを挟んでキャパシタ電極３６に対向している。即ち、可変形基板３７は、その下面において固体で占められていない空間１７Ｂに面している。
　可変形基板３７は、誘電層３８と、キャパシタ電極層３９と、基板本体４０とを備えている。誘電層３８は、固定基体１１Ｂの上面に接合されており、キャパシタ電極層３９は、誘電層３８の上面に接合されている。基板本体４０は、キャパシタ電極層３９の上面に接合されている。キャパシタ電極層３９は、誘電層３８及び固体で占められていない空間１７Ｂを挟んでキャパシタ電極３６の平板部３６ａに対向しており、キャパシタ電極層３９とキャパシタ電極３６とでキャパシタが形成されている。
　可変形基板３７の上面（基板本体４０の上面）に下部電極１３が形成され、下部電極１３の上面にスピンデバイス素子１４が形成されている。スピンデバイス素子１４の構成は、図１Ａを参照しながら上述したとおりである。スピンデバイス素子１４の記録層２３の上面に上部電極１５が形成されている。スピンデバイス素子１４の側面には、スピンデバイス素子１４を保護する絶縁層１６が形成されている。絶縁層１６は、参照層２１、スペーサー層２２及び記録層２３が積層された積層構造の側面を被覆している。また、可変形基板３７の側面が絶縁層２０によって被覆されている。絶縁層２０は、下部電極１３を、キャパシタ電極３６及び可変形基板３７のキャパシタ電極層３９から電気的に絶縁する。下部電極１３は、コンタクト１９Ａを介して半導体基板４１に集積化されたトランジスタ４２に接続されており、上部電極１５は、コンタクト１９Ｂを介して半導体基板４１に集積化された配線及び／又は素子に接続されている。
　このような構成の磁気メモリ１Ｆでは、キャパシタ電極３６とキャパシタ電極層３９の間に電圧を印加することにより、可変形基板３７を曲げることができる。詳細には、キャパシタ電極３６とキャパシタ電極層３９の間に電圧を印加すると、キャパシタ電極３６とキャパシタ電極層３９の間に電界が発生し、この電界がキャパシタ電極層３９に発生する電荷に作用してキャパシタ電極層３９をキャパシタ電極３６に向けて引き寄せる力、即ち、可変形基板３７をキャパシタ電極３６に向けて引き寄せる力が発生する。可変形基板３７の下面は、固定基体１１Ｂに部分的にしか接合されておらず、固体で占められていない空間１７Ｂに面しているので、可変形基板３７をキャパシタ電極３６に向けて引き寄せる力により可変形基板３７が曲がる。
　ここで、図１７Ａ、１７Ｂの磁気メモリ１Ｆの構成では、可変形基板３７の下面の一部が、固体で占められていない空間１７Ｂに面している。可変形基板３７のスピンデバイス素子１４が形成される面と反対側の面が固体で占められていない空間１７Ｂに面する構造は、可変形基板３７の変位を増大可能にするために有効である。
　図１７Ａ、１７Ｂに図示されている機構においても、可変形基板３７を曲げる際に、（漏れ電流や一時的な充電電流を除いて）電流が実質的に流れないことに留意されたい。図１７Ａ、１７Ｂに図示されている機構では、キャパシタ電極間に作用する力を用いて可変形基板３７を曲げるので、可変形基板３７を曲げるために電流を流す必要がない。これは、書き込み電力（書き込み動作に必要な消費電力）を低減するために有用である。
　図１７Ａ、図１７Ｂに図示されている磁気メモリ１Ｅの構成においても、スピンデバイス素子１４の配置が、スピンデバイス素子１４の記録層２３に発生する歪みεの大きさに影響する。この知見に基づき、図１７Ａ、図１７Ｂに図示されている磁気メモリ１Ｆにおいても、スピンデバイス素子１４が、スピンデバイス素子１４の中心面Ｄが、固定端３０ａ、３０ｂの間の中心面Ｃの位置に対して＋Ｘ方向又は－Ｘ方向にずれて位置するように配置されている。これにより、記録層２３の全体において圧縮応力又は引張り応力の一方が支配的であるように記録層２３に応力を作用させることができる。詳細には、図１７Ａ、図１７Ｂに図示されている磁気メモリ１Ｆでは、スピンデバイス素子１４の－Ｘ方向に面する端１４ａが、固定端３０ａ、３０ｂの間の中心面Ｃに対して－Ｘ方向に位置しており、スピンデバイス素子１４の＋Ｘ方向に面する端１４ｂが、中心面Ｃに対して＋Ｘ方向に位置している。ここで、スピンデバイス素子１４の端１４ａの中心面Ｃからの距離は、端１４ｂの中心面Ｃからの距離も近い。この結果、スピンデバイス素子１４の中心面Ｄは、固定端３０ａ、３０ｂの間の中心面Ｃに対して＋Ｘ方向にずれて位置している。
　記録層２３に発生する歪みを一層に増大させるためには、スピンデバイス素子１４が、スピンデバイス素子１４の全体（又は、記録層２３の全体）が中心面Ｃに対して－Ｘ方向又は＋Ｘ方向に位置するように配置されることが好ましい。
（磁気メモリの製造方法）
　図１８は、本発明の一実施形態における、図１５Ａ、図１５Ｂに図示された磁気メモリ１Ｄの製造方法を示すフローチャートであり、図１９Ａ～図１９Ｅは、磁気メモリ１Ｄの製造方法を示す断面図である。
　磁気メモリ１Ｄの製造においては、図１９Ａに図示されているように、半導体基板４１にトランジスタ回路が集積化される（ステップＳ４１）。図１９Ａにおいては、半導体基板４１に集積化されたトランジスタ４２しか図示されていないが、当業者は、実際の実施においては、半導体基板４１にはトランジスタ回路を構成する多数のトランジスタが集積化されると理解するであろう。
　図１９Ｂに図示されているように、半導体基板４１の上に固定基体１１と犠牲層５１とが形成される（ステップＳ４２）。後述されるように、犠牲層５１は、固体で占められていない空間１７を形成するために後の工程で除去される。
　更に、図１９Ｃに図示されているように、固定基体１１と犠牲層５１の上面に可変形基板１２が形成される（ステップＳ４３）。可変形基板１２は、固定基体１１と犠牲層５１の上面に基板接合技術を用いて接合してもよい。
　続いて、図１９Ｄに図示されているように、固定基体１１の上面に圧電層２４が形成され、更に、電極層２６が形成される（ステップＳ４４）。圧電層２４は、可変形基板１２の側面に接するように形成される。電極層２６は、圧電層２４の可変形基板１２の側面に接する面と反対の面に接するように形成される。なお、この工程において、圧電層２４に接合し、電極層２６との間に電位差を発生するための他の電極層（図示せず）を形成してもよい。
　更に、コンタクト１９Ａ及びコンタクト５３が、可変形基板１２及び固定基体１１を貫通するように形成される。上述のように、コンタクト１９Ａは、後の工程で形成される下部電極１３を半導体基板４１に集積化されたトランジスタ４２に接続するために用いられる。一方、コンタクト５３は、後の工程で形成される上部電極１５を半導体基板４１に集積化された配線及び／又は素子に接続するために用いられる。
　続いて、図１９Ｅに図示されているように、可変形基板１２の上面に下部電極１３が形成され、下部電極１３の上面にスピンデバイス素子１４が形成される（ステップＳ４５）。下部電極１３は、コンタクト１９Ａに接合するように形成され、これにより、下部電極１３は、コンタクト１９Ａを介して半導体基板４１に集積化されたトランジスタ４２に電気的に接続される。
　スピンデバイス素子１４の形成においては、参照層２１、スペーサー層２２及び記録層２３が順次に形成され、更に、スピンデバイス素子１４の側面にスピンデバイス素子１４を保護する絶縁層１６が形成される。簡潔性のために図１９Ｅには図示していないが、上述のように、下部電極１３と参照層２１の間に下地層を挿入してもよい。
　更に、スピンデバイス素子１４の記録層２３の上面に上部電極１５が形成される。簡潔性のために図１９Ｅには図示していないが、記録層２３と上部電極１５の間にキャップ層を挿入してもよい。このとき、上部電極１５と、前の工程で形成されたコンタクト５３とを接続するコンタクトを形成し、これにより、上部電極１５を半導体基板４１に集積化された配線及び／又は素子に接続するコンタクト１９Ｂが形成される。
　更に、犠牲層５１の少なくとも一部が除去されて、固体で占められていない空間１７が形成される（ステップＳ４６）。空間１７が形成されるべき領域に連通する開口を通じてエッチングを行うことで、犠牲層５１を選択的に除去して空間１７を形成することができる。犠牲層５１のエッチングは、溶液を用いたウェットエッチングで行われてもよいし、プラズマガスを用いたドライエッチングで行われてもよい。以上の工程により、図１５Ａ、図１５Ｂに図示されている磁気メモリ１Ｄの形成が完了する。
　このように、本実施形態では、犠牲層５１を一旦形成した後、エッチングで除去するという手法により、可変形基板１２の下面に接する空間１７（即ち、固体で占められていない空間）の形成が実現されている。
　図２０は、本発明の一実施形態における、図１７Ａ、図１７Ｂに図示された磁気メモリ１Ｆの製造方法の一例を示すフローチャートであり、図２１Ａ～図２１Ｆは、磁気メモリ１Ｆの製造方法を示す断面図である。
　磁気メモリ１Ｆの製造においては、図２１Ａに図示されているように、半導体基板４１にトランジスタ回路が集積化される（ステップＳ５１）。更に、半導体基板４１の上に固定基体１１Ａと犠牲層５１Ａとが形成される（ステップＳ５２）。後述されるように、犠牲層５１Ａは、後の工程で除去され、固体で占められていない空間１７Ａを形成するために用いられる。
　更に、図２１Ｂに図示されているように、キャパシタ電極３６が形成される（ステップＳ５３）。キャパシタ電極３６の平板部３６ａは、固定基体１１Ａと犠牲層５１Ａの上面を被覆するように形成され、コンタクト部３６ｂは、平板部３６ａが半導体基板４１に集積化された配線及び／又は素子に接続されるように形成される。
　更に、図２１Ｃに図示されているように、固定基体１１Ａの上面のうちキャパシタ電極３６に被覆されていない部分、及び、キャパシタ電極３６の上面に、固定基体１１Ｂと犠牲層５１Ｂが形成される（ステップＳ５４）。後述されるように、犠牲層５１Ｂは、後の工程で除去され、固体で占められていない空間１７Ｂを形成するために用いられる。
　続いて、図２１Ｄに図示されているように、固定基体１１Ｂと犠牲層５１Ｂの上面に誘電層３８が形成され、更に、誘電層３８の上面にキャパシタ電極層３９が形成される（ステップＳ５５）。キャパシタ電極層３９は、誘電層３８と犠牲層５１Ｂを挟んでキャパシタ電極３６に対向するように形成される。
　更に、図２１Ｅに図示されているように、キャパシタ電極層３９の上面に基板本体４０が形成され、これにより、可変形基板３７が形成される（ステップＳ５６）。
　更に、可変形基板３７の側面を被覆するように絶縁層２０が形成され、コンタクト１９Ａ及びコンタクト５３が、固定基体１１Ａ、１１Ｂ及び絶縁層２０を貫通するように形成される。上述のように、コンタクト１９Ａは、後の工程で形成される下部電極１３を半導体基板４１に集積化されたトランジスタ４２に接続するために用いられる。一方、コンタクト５３は、後の工程で形成される上部電極１５を半導体基板４１に集積化された配線及び／又は素子に接続するために用いられる。
　続いて、図２１Ｆに図示されているように、可変形基板３７の上面に下部電極１３が形成され、下部電極１３の上面にスピンデバイス素子１４が形成される（ステップＳ５７）。下部電極１３は、コンタクト１９Ａに接合するように形成され、これにより、下部電極１３は、コンタクト１９Ａを介して半導体基板４１に集積化されたトランジスタ４２に電気的に接続される。
　スピンデバイス素子１４の形成においては、参照層２１、スペーサー層２２及び記録層２３が順次に形成され、更に、スピンデバイス素子１４の側面にスピンデバイス素子１４を保護する絶縁層１６が形成される。簡潔性のために図１９Ｅには図示されていないが、上述のように、下部電極１３と参照層２１の間に下地層が挿入されてもよい。
　更に、スピンデバイス素子１４の記録層２３の上面に上部電極１５が形成される。簡潔性のために図１９Ｅには図示されていないが、記録層２３と上部電極１５の間にキャップ層が挿入されてもよい。この工程では、上部電極１５と、前の工程で形成されたコンタクト５３とを接続するコンタクトを形成し、これにより、上部電極１５を半導体基板４１に集積化された配線及び／又は素子に接続するコンタクト１９Ｂが形成される。
　更に、犠牲層５１Ａ、５１Ｂの少なくとも一部が除去されて、固体で占められていない空間１７Ａ、１７Ｂが形成される（ステップＳ５８）。空間１７Ａ、１７Ｂが形成される領域に連通する開口を通じてエッチング（ウェットエッチング又はドライエッチング）を行うことで、犠牲層５１Ａ、５１Ｂを選択的に除去して空間１７Ａ、１７Ｂを形成することができる。以上の工程により、図１７Ａ、図１７Ｂに図示されている磁気メモリ１Ｆの形成が完了する。
　このように、本実施形態では、犠牲層５１Ａ、５１Ｂを一旦形成した後、エッチングで除去するという手法により、キャパシタ電極３６及び可変形基板３７の下面に接する空間１７Ａ、１７Ｂ（即ち、固体で占められていない空間）の形成が実現されている。
　本実施形態の磁気メモリは、トランジスタ回路とスピンデバイス素子（メモリセル）が形成されたメモリ部とを別々のウェハーに集積化し、それらウェハーを貼り合わせることで製造することも可能である。図２２Ａ～図２２Ｃは、このような製造方法の一例を示す断面図である。図２２Ａ～図２２Ｃでは、図１５Ｃ、図１５Ｄに図示されている磁気メモリ１Ｄを製造する製造方法が図示されている。
　図２２Ａに図示されているように、トランジスタ４２が集積化された半導体基板４１が形成されると共に、図２２Ｂに図示されているメモリ部が別に形成される。メモリ部の形成においては、固定基体１１の上面に可変形基板１２、圧電層２４及び電極層２６が形成され、可変形基板１２の上に形成された下部電極１３が形成され、下部電極１３の上にスピンデバイス素子１４が形成され、スピンデバイス素子１４の上に上部電極１５が形成される。更に、コンタクト１９Ａ、１９Ｂが固定基体１１に貫通して形成される。その後、図２２Ａに図示されている半導体基板４１が、図２２Ｂに図示されているメモリ部の固定基体１１に接合され、図２２Ｃに図示されているように、磁気メモリ１Ｄの形成が完了する。
　このような手法によれば、図２２Ｂに図示されているメモリ部を形成する際、固体で占められていない空間１７を、上述の製造方法とは異なる方法で形成することが可能となる。すなわち、図２２Ｂに図示されている構造を形成する場合、固定基体１１の上に可変形基板１２が形成された構造を含む構造体を通常のウェハー工程で作成したのち、固定基体１１の不必要な部分をドライエッチングやウェットエッチングを用いたリソグラフィープロセスで除去するというプロセスを採用可能である。半導体基板４１と固定基体１１とは、コンタクト１９Ａ、１９Ｂが図２２Ａに図示されている半導体基板４１に形成したコンタクト部に接続されるように、貼り合わせられる。これにより、スピンデバイス素子１４が、半導体基板４１に形成された素子（例えば、トランジスタ４２）と電気的に接続される。
（メモリセルアレイの構成）
　上述のように、本実施形態の磁気メモリでは、可変形基板１２を曲げた状態でスピンデバイス素子１４に書き込み信号を与えることにより、データ安定性と書き込み電力の相反性を軽減する構成となっている。しかしながら、個々のスピンデバイス素子１４（即ち、メモリセル）に対して個別に可変形基板１２及び可変形基板１２を曲げる機構を設けた構成は、磁気メモリの集積度が低下するため好ましくない。
　このような問題に対応するための一つの手法は、一の可変形基板に複数のスピンデバイス素子１４（メモリセル）を形成することである。以下では、同一の可変形基板に形成された複数のスピンデバイス素子１４（メモリセル）を総称してブロックという。このような構成では、メモリセルがブロック単位でハーフセレクト状態に設定されることになるが、集積度の向上に有効である。以下の実施形態では、一の可変形基板の上に複数のスピンデバイス素子１４（メモリセル）を形成されたメモリセルアレイの構成について説明する。
　図２３Ａは、メモリセルアレイの各ブロックの構成の一例を示す斜視図である。可変形基板１２のＸ軸方向に面する側面に圧電層２４、２５が接合されている。圧電層２４、２５は、固定基体１１の上面に接合されて支持されている。電極層２６が、圧電層２４の可変形基板１２に接合されている面と反対側の面に接合されており、電極層２７が、圧電層２５の可変形基板１２に接合されている面と反対側の面に接合されている。圧電層２４には、更に、電極層２６との間に電位差を発生するための他の電極層（図示せず）が接合されてもよい。同様に、圧電層２５には、更に、電極層２７との間に電位差を発生するための他の電極層（図示せず）が接合されてもよい。圧電層２４、２５及び電極層２６、２７は、Ｙ軸方向に延伸するように形成されている。このような構造では、可変形基板１２のＸ軸方向に面する側面は、固定端となる。一方、可変形基板１２のＹ軸方向に面する側面は、何らの部材にも接合されない。即ち、可変形基板１２のＹ軸方向に面する側面は、自由端となる。また、可変形基板１２のＹ軸方向に面する側面を自由端とすることは、可変形基板１２の変位を増大可能にする点で好ましい。また、可変形基板１２の下面は、固体で占められていない空間１７に面している。
　可変形基板１２の上面には、複数のスピンデバイス素子１４が行列に並んで配置されている。一の可変形基板１２に複数のスピンデバイス素子１４が形成されることに留意されたい。図２３Ａの構成では、一のブロックは、８行２列に並んだスピンデバイス素子１４を備えている。なお、図２３Ａでは、図を見やすくするために各スピンデバイス素子１４に接合される下部電極及び上部電極が図示されていない。
　ここで、スピンデバイス素子１４の歪みの大きさは、可変形基板１２の固定端に近い方が大きくなるため、固定端が対向する方向（即ち、Ｘ軸方向）に並ぶスピンデバイス素子１４の数を相対的に少なくし、固定端が対向する方向と垂直な方向（即ち、Ｙ軸方向）にスピンデバイス素子１４の数を相対的に多くすることが好ましい。図２３Ａの構成では、Ｘ軸方向に２列のスピンデバイス素子１４が並び、Ｙ軸方向に８行のスピンデバイス素子１４が並んでおり、このような要請を満たしている。
　図２３Ａに図示された構成では、圧電層２４、２５に接合された電極層（電極層２６、２７及び図示されない他の電極層）を用いて圧電層２４、２５に電界を印加することにより可変形基板１２を曲げ、該可変形基板１２に形成されたスピンデバイス素子１４を“ハーフセレクト”状態にすることができる。可変形基板１２の上に設けられたスピンデバイス素子１４を“ハーフセレクト”にした状態で所望のスピンデバイス素子１４に書き込み信号（例えば、スピン偏極電流や電流磁界）を与えることで、当該スピンデバイス素子１４へのデータ書き込みを行うことができる。
　図２３Ｂは、図２３Ａに図示されている構成のブロックを複数備えたメモリセルアレイの構成の一例を示す平面図である。メモリセルアレイにはブロックが行列に配置されている。このような配置では、それぞれに複数のスピンデバイス素子１４が形成された可変形基板１２も行列に配置されることになる。
　Ｙ軸方向に隣接する可変形基板１２は、間隙６１によって分離されている。間隙６１は、空間１７と同様に、固体で示されていない空間である。図２３Ｃは、図２３Ｂの断面Ａ－Ａの構造を概念的に示す断面図である。Ｙ軸方向に隣接する可変形基板１２は、間隙６１を挟んで対向している。間隙６１は、空間１７に連通している。このような構成によれば、可変形基板１２のＹ軸方向に面する側面を自由端とすることができる。加えて、Ｙ軸方向に隣接する可変形基板１２が機械的に分離され、Ｙ軸方向に隣接するブロックのメモリセルを別々にハーフセレクト状態にすることができる。
　図２３Ａに図示されているブロックの各構成要素の寸法の一例は、下記の通りである。可変形基板１２の（一方の固定端から他方の固定端まで）長さは、Ｘ軸方向において３０～２００ｎｍであってもよく、可変形基板１２の（一方の自由端から他方の自由端まで）長さは、Ｙ軸方向において１５０ｎｍ～３μｍであってもよい。可変形基板１２の固定端の間の距離は、自由端の間の距離よりも短いことが好ましい。これは、図９Ａに図示されているように固定端の間の方向では応力の符号が反転することがあり、これは、多数のメモリセル（スピンデバイス素子）を固定端の間に配置することが実際的でなくなるのに対し、自由端の間の方向では応力の変化が小さく、自由端の間には多数のメモリセル（スピンデバイス素子）を配置することができるからである。固定端の間には１～４個のメモリセル、最も好適には２個のメモリセルを配置することが実際的であるのに対し、自由端の間には多数のメモリセル、例えば、１個から１０００個のメモリセルを配置してもよい。
　図２３Ｂ、図２３Ｃに図示されているように、Ｙ軸方向に隣接する可変形基板１２が間隙６１によって分離される構造では、スピンデバイス素子１４に接続する配線を、間隙６１を迂回して配線することが好ましい。図２４は、スピンデバイス素子１４に接続する配線を、間隙６１を迂回して配線した配置における各ブロックの構成の一例を示す平面図であり、図２５は、このような構成のブロックが行列に配置されたメモリセルアレイの構成の一例を示す平面図である。
　メモリセルアレイには、ワード線６２とビット線６３とが配置される。各ワード線６２は、スピンデバイス素子１４の上面に接合された上部電極に接合されており、Ｘ軸方向に延伸するように設けられている。ワード線６２は、対応するスピンデバイス素子１４の上方に配置されている。一方、各ビット線６３は、対応するスピンデバイス素子１４の下面に接合された下部電極に接合されており、全体としてはＹ軸方向に延伸するように設けられている。ビット線６３は、スピンデバイス素子１４の下方に配置されていることになる。このため、各ビット線６３は、破線で図示されている。ビット線６３は、間隙６１を迂回するように配線される。ビット線６３は、可変形基板１２及び圧電層２４、２５に埋め込まれてもよい。
　図２６は、メモリセルアレイの各ブロックの構成の他の例を示す斜視図であり、図２６の構成では、固定基体１１の上面に圧電層３２、３３が接合され、圧電層３２、３３の上面にそれぞれ電極層３４、３５が形成されている。圧電層３２には、更に、電極層３４との間に電位差を発生するための他の電極層（図示せず）が接合されてもよい。同様に、圧電層３３には、更に、電極層３５との間に電位差を発生するための他の電極層（図示せず）が接合されてもよい。圧電層３２、３３及び電極層３４、３５は、Ｙ軸方向に延伸するように形成されている。可変形基板１２は、電極層３４、３５の上面に接合されている。圧電層３２及び電極層３４で構成される積層体と圧電層３３及び電極層３５で構成される積層体とは互いに離間して配置されている。可変形基板１２の上面には、複数のスピンデバイス素子１４が行列に並んで配置されている。可変形基板１２の下面は、固体で占められていない空間１７に面している。
　図２６に図示されたブロック構成の各構成要素の寸法は、一例としては、以下にように決められてもよい。Ｘ軸に沿った可変形基板１２の長さ（一方の固定端から他方の固定端まで）は、３０ｎｍ～２００ｎｍであってもよく、Ｙ軸に沿った可変形基板１２の長さ（一方の自由端から他方の自由端まで）は、１５０ｎｍ～３μｍであってもよい。図２３Ａに図示されている構造と同様に、固定端の間の距離は、自由端の間の距離よりも短いことが好ましい。固定端の間には１～４個のメモリセル、もっとも好ましくは２個のメモリセルが配置されることが現実的であるのに対し、自由端の間には、例えば、１～１０００個のメモリセルのように、多数のメモリセルが配置されてもよい。
　図２６に図示された構成は、圧電層３２、３３に接合された電極層（電極層３４、３５及び図示されない他の電極層）用いて圧電層３２、３３に電界を印加することにより可変形基板１２を曲げ、該可変形基板１２に形成されたスピンデバイス素子１４を“ハーフセレクト”状態にするように構成されている。可変形基板１２の上に設けられたスピンデバイス素子１４を“ハーフセレクト”にした状態で所望のスピンデバイス素子１４に書き込み信号を与えることで、当該スピンデバイス素子１４へのデータ書き込みを行うことができる。
　図２７は、図２６に図示されている構成のブロックを複数備えたメモリセルアレイの構成の一例を示す平面図である。図２７の構成では、メモリセルアレイに図２６に図示されている構成のブロックが行列に配置されている。このような配置では、それぞれに複数のスピンデバイス素子１４が形成された可変形基板１２も行列に配置されることになる。
　Ｙ軸方向に隣接する可変形基板１２は、間隙６１によって分離されている。間隙６１は、空間１７と同様に、固体で示されていない空間であり、空間１７に連通するように形成されている。このような構成によれば、Ｙ軸方向に隣接する可変形基板１２が機械的に分離され、Ｙ軸方向に隣接するブロックのメモリセルを別々にハーフセレクト状態にすることができる。
　図２６及び図２７に図示されているメモリセルアレイの構造は、可変形基板１２の下方に圧電層３２、３３及び電極層３４、３５が設けられているので、Ｘ軸方向における隣接する可変形基板１２の間の距離を低減することができる。これは、メモリセルの集積度を高くするために好適である。
　図２６及び図２７に図示されているメモリセルアレイの構造においても、Ｙ軸方向に隣接する可変形基板１２が間隙６１によって分離されており、スピンデバイス素子１４に接続する配線が、間隙６１を迂回して配線される。図２８は、スピンデバイス素子１４に接続する配線を、間隙６１を迂回して配置した場合における各ブロックの構成の一例を示す平面図であり、図２９は、このように構成されたブロックが行列に配置されたメモリセルアレイの構成の一例を示す平面図である。
　図２８、図２９に図示されている構造においても、各ワード線６２は、スピンデバイス素子１４の上面に接合された上部電極に接合されており、Ｘ軸方向に延伸するように設けられている。これは、ワード線６２は、スピンデバイス素子１４の上方に配置されていることを意味している。また、各ビット線６３は、対応するスピンデバイス素子１４の下面に接合された下部電極に接合されており、全体としてはＹ軸方向に延伸するように設けられている。ビット線６３は、スピンデバイス素子１４の下方に配置されていることになる。このため、各ビット線６３は、破線で図示されている。ビット線６３は、間隙６１を迂回するように配線される。ビット線６３は、可変形基板１２に埋め込まれてもよい。
　図３０は、メモリセルアレイの各ブロックの構成の更に他の例を示す斜視図である。図３０の構成では、固定基体１１の上面に圧電層６４が形成され、圧電層６４の上面に電極層６５が形成されている。圧電層６４は、更に、電極層６５との間で電位差を発生するための他の電極層（図示せず）が接合されてもよい。圧電層６４及び電極層６５は、いずれも、Ｙ軸方向に延伸するように形成されている。可変形基板１２は、電極層６５の上面に接合されている。可変形基板１２の上面には、複数のスピンデバイス素子１４が行列に並んで配置されている。
　図３０の構成では、圧電層６４及び電極層６５で形成される積層体は、可変形基板１２の下面のＸ軸方向における中央部分に接合されている。ここで、可変形基板１２の下面の一部分が圧電層６４及び電極層６５で形成される積層体に接合されており、可変形基板１２の下面は、はやり、固体で占められていない空間１７に面していることに留意されたい。
　可変形基板１２を曲げる場合、この圧電層６４に電極層６５を用いて電界を印加することで圧電層６４に歪みが誘起される。圧電層６４の歪みにより、可変形基板１２を曲げ、該可変形基板１２に形成されたスピンデバイス素子１４を“ハーフセレクト”状態にすることができる。可変形基板１２の上に設けられたスピンデバイス素子１４を“ハーフセレクト”にした状態で所望のスピンデバイス素子１４に書き込み信号を与えることで、当該スピンデバイス素子１４へのデータ書き込みを行うことができる。
　ここで、図３０では、固定基体１１、圧電層６４、電極層６５及び可変形基板１２が、片持ち梁構造を構成していることに留意されたい。このような片持ち梁構造を採用することにより、可変形基板１２の変位を増やすことが可能となるので、スピンデバイス素子１４により大きな歪みを印加することが可能となる。
　上述のメモリセルアレイの構成を採用する場合においても、各スピンデバイス素子１４（メモリセル）へのデータ書き込みを、電流磁界を用いて行ってもよい。このような場合、各スピンデバイス素子１４に近接して書き込み電流線が設けられる。図３１は、電流磁界を用いてデータ書き込みを行う場合のメモリセルアレイの各ブロックの構成の一例を示す斜視図であり、図３２は、同構成を示す平面図である。
　図３１、図３２に図示されているブロックの構成は、図２３Ａに図示されているブロックの構成とほぼ同様である。相違点は、固定基体１１の下方に書き込み電流線６７が設けられていることである。図３１、図３２に図示されている構成では、複数の書き込み電流線６７がＹ軸方向に並んで配置されている。各書き込み電流線６７は、Ｘ軸方向に延伸している。
　図３１、図３２に図示された構成が用いられる場合、データ書き込みは、下記のようにして行われる。データ書き込みでは、圧電層２４、２５に電界を印加することにより可変形基板１２が曲げられ、該可変形基板１２に形成されたスピンデバイス素子１４が“ハーフセレクト”状態にされる。可変形基板１２の上に設けられたスピンデバイス素子１４を“ハーフセレクト”にした状態で、選択したスピンデバイス素子１４の近傍の書き込み電流線６７に選択的に書き込み電流を流して電流磁界を発生することで、選択したスピンデバイス素子１４へのデータ書き込みを行うことができる。
　他の実施形態では、各ブロックのスピンデバイス素子１４（メモリセル）に近接して書き込み電流線を設け、当該書き込み電流線に電流を流して電磁磁界を発生することにより、データ消去をブロック単位で行うことも可能である。図３３は、データ消去をブロック単位で行う場合のブロックの構成の一例を示す斜視図であり、図３４は、同構成の平面図である。
　図３３、図３４に図示されているブロックの構成は、図２３Ａに図示されているブロックの構成とほぼ同様である。相違点は、可変形基板１２の下方に書き込み電流線６８が設けられていることである。書き込み電流線６８は、Ｙ軸方向に延伸するように設けられている。書き込み電流線６８の位置は、当該ブロックのスピンデバイス素子１４に電流磁場を作用させることができるように選択される。
　図３３、図３４に図示された構成では、下記の手順により、データ消去をブロック単位で行うことができる。データ消去が行われる場合、圧電層２４、２５に電界を印加することにより可変形基板１２が曲げられ、該可変形基板１２に形成されたスピンデバイス素子１４が“ハーフセレクト”状態にされる。可変形基板１２の上に設けられたスピンデバイス素子１４を“ハーフセレクト”にした状態で、書き込み電流線６８に電流を流して電流磁界を発生することで、当該可変形基板１２の上に設けられた全てのスピンデバイス素子１４に特定データ（例えば、データ“０”）を書き込み、データ消去を行うことができる。
（磁気メモリのパッケージング）
　上記において議論されているように、本実施形態の磁気メモリは、可変形基板の変位を増大するために、可変形基板の上面又は下面の少なくとも一方が、固体で占められていない空間に面しているように構成される。したがって、磁気メモリのパッケージングにおいても、可変形基板の上面又は下面の少なくとも一方が、固体で占められていない空間に面するように磁気メモリがパッケージングされる。
　図３５は、本実施形態の磁気メモリが封止されたパッケージの構成の一例を示す断面図である。図３５には、図１５に図示されている磁気メモリ１Ｄがパッケージングされたパッケージの構成が図示されている。ただし、他の構成の磁気メモリも同様にパッケージ可能であることは当業者には容易に理解されよう。
　図３５に図示されているパッケージの構成では、実装用基板７１の上面に磁気メモリ１Ｄの半導体基板４１の下面が接合されている。更に、キャップ７２が、磁気メモリ１Ｄの全体を覆うように実装用基板７１に接合される。実装用基板７１とキャップ７２とは、それらの間に閉空間７３が形成されるように接合される。一実施形態では、閉空間７３が固体によって占められていないように実装用基板７１とキャップ７２とが接合される。例えば、空気や窒素のような気体が閉空間７３に封入されてもよいし、その他の流動体が閉空間７３に封入されてもよい。また、閉空間７３は真空にされてもよい。これにより、可変形基板１２の下面が固体で占められていない空間１７に面する状態が維持されたまま、磁気メモリ１Ｄがパッケージに収容されることになる。
　この閉空間７３を真空封止した場合には、コストは上がるが、以下のようなメリットがある。まず、真空にすると可変形基板が機械的な動作するにあたり、空気があるときのようなダンピングの影響がなくなるため（空気が存在すると、エアダンピングの効果が生じる）、高速で可変形基板を動作させ、消費電力を低減するために有利である。また、真空封止にすると可変形基板が環境温度の影響を受けづらくなり、可変形基板１２の機械的な動作の安定性を向上できる。用途に応じて、コストを低減するために空気を閉空間７３に残存させる構造を選択するか、閉空間７３を真空にして性能を向上した構造を選択することが好ましい。その代わりに、軽元素のガス、例えばヘリウムを閉空間７３に封止してもよい。
　一実施形態では、磁気メモリと演算回路（ロジック回路）とがモノリシックに、即ち、同一の半導体基板に集積化されてもよい。図３６は、このような構成の半導体集積回路の構成を示す断面図である。図３６には、図１５に図示されている磁気メモリ１Ｄと演算回路とがモノリシックに集積化されている半導体集積回路の構成が図示されている。
　図３６に図示された半導体集積回路では、半導体基板４１が、メモリ部７４と演算回路部７５を備えている。半導体基板４１のメモリ部７４には、磁気メモリ１Ｄで用いられるトランジスタが集積化される。図３６には、磁気メモリ１Ｄの下部電極１３に接続されるトランジスタ４２が図示されている。一方、演算回路部７５には、演算回路で用いられるトランジスタが集積化される。図３６には、当該演算回路を構成するトランジスタ４３が図示されている。
　磁気メモリと演算回路（ロジック回路）とがモノリシックに集積化される場合についても、当該磁気メモリの可変形基板の上面又は下面の少なくとも一方が、固体で占められていない空間に面するように磁気メモリがパッケージングされる。図３７Ａは、図３６に図示された半導体集積回路が封止されたパッケージの構成の一例を示す断面図である。
　図３７Ａに図示されているパッケージの構成においても、実装用基板７１の上面に半導体基板４１の下面が接合されている。更に、キャップ７２が、実装用基板７１とキャップ７２との間に閉空間７３が形成されるように実装用基板７１に接合される。一実施形態では、閉空間７３が固体によって占められていないように実装用基板７１とキャップ７２とが接合される。これにより、可変形基板１２の下面が固体で占められていない空間１７に面する状態が維持されたまま、図３６に図示された半導体集積回路がパッケージに収容されることになる。
　閉空間７３が空気その他の気体で占められ、又は、真空である場合、半導体基板４１の演算回路部７５に集積化された演算回路の放熱性能が低下することがある。このような放熱性能の低下を防ぐためには、図３７Ｂに図示されているように、熱伝導率が高い材料、例えば、金属で形成された伝熱部材７９が演算回路部７５に接合されることが好ましい。この伝熱部材７９は、更に、キャップ７２に接合されることが好ましい。この場合、キャップ７２が、熱伝導率が高い材料、例えば、金属で形成されることが好ましい。
　他の実施形態では、特定の用途の製品を提供するために、磁気メモリと演算回路（ロジック回路）とが別々のチップに集積化され、それらのチップが適宜の接続手段（例えば、ボンディングワイヤー）によって電気的に接続されてもよい。図３８は、このような構成の半導体装置を示す断面図である。図３８には、図１５に図示されている磁気メモリ１Ｄと演算回路とが別々のチップに集積化されている半導体装置の構成が図示されている。
　図３８に図示されている半導体装置は、メモリチップ７６と、演算回路チップ７７とを備えている。メモリチップ７６には磁気メモリ１Ｄが集積化されており、演算回路チップ７７には演算回路が集積化されている。該演算回路は、半導体基板４４に集積化されたトランジスタ４５を備えている。メモリチップ７６と演算回路チップ７７とは、ワイヤー７８によって電気的に接続されている。図３８には、一のワイヤー７８が図示されているが、メモリチップ７６と演算回路チップ７７とが適宜の数のワイヤー７８で接続され得ることは当業者には容易に理解されるであろう。
　磁気メモリと演算回路（ロジック回路）とが別々のチップに集積化される場合についても、当該磁気メモリの可変形基板の上面又は下面の少なくとも一方が、固体で占められていない空間に面するように磁気メモリがパッケージングされることが好ましい。図３９Ａは、図３８に図示された半導体装置が封止されたパッケージの構成の一例を示す断面図である。
　図３９Ａに図示されているパッケージの構成では、メモリチップ７６と演算回路チップ７７とが実装用基板７１の上に搭載される。より具体的には、実装用基板７１の上面にメモリチップ７６の半導体基板４１の下面、及び、演算回路チップ７７の半導体基板４４の下面が接合されている。更に、キャップ７２が、実装用基板７１とキャップ７２との間に閉空間７３が形成されるように実装用基板７１に接合される。一実施形態では、閉空間７３が固体によって占められていない空洞を含むように実装用基板７１とキャップ７２とが接合される。これにより、可変形基板１２の下面が固体で占められていない空間１７に面する状態が維持されたまま、図３８に図示された半導体装置がパッケージに収容されることになる。
　図３７Ａのパッケージと同様に、閉空間７３が空気その他の気体で占められ、又は、真空である場合、演算回路チップ７７に集積化された演算回路の放熱性能が低下することがある。このような放熱性能の低下を防ぐためには、図３９Ｂに図示されているように、熱伝導率が高い材料、例えば、金属で形成された伝熱部材７９が演算回路チップ７７に接合されることが好ましい。この伝熱部材７９は、更に、キャップ７２に接合されることが好ましい。この場合、キャップ７２が、熱伝導率が高い材料、例えば、金属で形成されることが好ましい。
　本発明の実施形態は、例えば、下記の付記のようにも記載され得る。
（付記１）
　可変形基板と、
　前記可変形基板に接合され、磁化の方向としてデータを記憶する少なくとも一のスピンデバイス素子と、
　前記可変形基板を曲げる曲げ機構
とを具備し、
　前記可変形基板の上面又は下面の少なくとも一方が、固体で占められていない空間に面している
　磁気メモリ。
（付記２）
　可変形基板と、前記可変形基板に接合され、磁化の方向としてデータを記憶する少なくとも一のスピンデバイス素子と、曲げ機構とを具備し、前記可変形基板の上面又は下面の少なくとも一方が、固体で占められていない空間に面している磁気メモリへのデータ書き込み方法であって、
　前記曲げ機構によって前記可変形基板を曲げた状態で前記スピンデバイス素子に書き込み信号を与えることで前記スピンデバイス素子にデータを書き込むステップを具備する
　磁気メモリへのデータ書き込み方法。
（付記３）
　トランジスタが集積化された半導体基板の上に犠牲層を形成する工程と、
　前記犠牲層の上に可変形基板を形成する工程と、
　前記可変形基板の上に磁化の方向としてデータを記憶するスピンデバイス素子を形成する工程と、
　前記可変形基板を曲げるように構成された曲げ機構を形成する工程と、
　前記犠牲層を除去することで、固体で占められていない空間を前記可変形基板の下面が該空間に面するように形成する工程を具備する
　磁気メモリを製造するための方法。
（付記４）
　付記３に記載の方法であって、
　前記曲げ機構が、圧電効果を用いて前記可変形基板を曲げるように構成された
　方法。
（付記５）
　付記４に記載の方法であって、
　前記曲げ機構を形成する工程が、前記可変形基板に接合された圧電層を形成する工程を含む
　方法。
（付記６）
　付記４に記載の方法であって、
　前記曲げ機構を形成する工程が、キャパシタ電極を形成する工程を含み、
　前記可変形基板が、前記キャパシタ電極に対向する電極層を含み、
　前記曲げ機構は、前記キャパシタ電極と前記電極層の間に電圧を印加したときに前記キャパシタ電極と前記電極層の間に作用する力を用いて前記可変形基板を曲げるように構成された
　方法。
（付記７）
　付記４に記載の方法であって、
　前記スピンデバイス素子は、前記可変形基板を挟んで固体で占められていない前記空間に対向して位置している
　方法。
（付記８）
　付記７に記載の方法であって、
　前記スピンデバイス素子は、前記可変形基板の上面に接合され、
　前記可変形基板の下面は固体で示されていない前記空間に面している
　方法。
（付記９）
　磁気メモリと、
　前記磁気メモリを、その内部に形成された閉空間に収容するパッケージ
とを具備し、
　前記磁気メモリは、
　　可変形基板と、
　　前記可変形基板に接合され、磁化の方向としてデータを記憶する少なくとも一のスピンデバイス素子と、
　　前記可変形基板を曲げる曲げ機構
とを具備し、
　前記閉空間が、前記可変形基板の上面又は下面の少なくとも一方が、固体で占められていない空間に面するような空洞を含む
　半導体装置。
（付記１０）
　付記９に記載の半導体装置であって、
　前記磁気メモリは、半導体集積回路のメモリ部に集積化され、
　ロジック回路が前記半導体集積回路の演算回路部に集積化され、
　前記メモリ部と前記演算回路部は、前記半導体集積回路にモノリシックに集積化され、
　半導体集積回路は、該パッケージの該閉空間に収容されている
　半導体装置。
（付記１１）
　付記１０に記載の半導体装置であって、
　前記閉空間が気体で満たされるか、真空にされている
　半導体装置。
（付記１２）
　付記１１に記載の半導体装置であって、
　更に、前記半導体集積回路の演算回路部に接合され、高熱伝導性材料で形成された熱伝導部材を備えた
　半導体装置。
（付記１３）
　付記１２に記載の半導体装置であって、
　前記パッケージが、
　半導体集積回路が搭載された実装用基板と、
　前記実装用基板と接合され、前記実装用基板との間で前記閉空間を形成するキャップ
とを具備し、
　前記熱伝導部材が、前記キャップと接合される
　半導体装置。
（付記１４）
　付記９に記載の半導体装置であって、
　更に、ロジック回路を具備し、
　前記磁気メモリが第１チップに集積化され、
　前記ロジック回路が第１チップとは別の第２チップに集積化され、
　第１チップと第２チップとは少なくとも一のワイヤーにより互いに接続され、
　第１チップと第２チップは、前記パッケージの前記閉空間に収容されている
　半導体装置。
（付記１５）
　付記１４に記載の半導体装置であって、
　前記閉空間が真空にされているか気体で満たされている
　半導体装置。
（付記１６）
　付記１５に記載の半導体装置であって、
　更に、前記第１チップに接合され、高熱伝導材料で形成された熱伝導部材を備える
　半導体装置。
（付記１７）
　付記１６に記載の半導体装置であって、
　前記パッケージが更に、
　前記第１チップと前記第２チップが搭載された実装用基板と、
　前記実装用基板と接合され、前記実装用基板との間で閉空間を形成するキャップ
とを備え、
　前記熱伝導部材がキャップと接合された
　半導体装置。
　以上には、本発明の実施形態が具体的に記述されているが、本発明は、上記の実施形態に限定されると解釈してはならない。本発明がその技術的範囲を離れない様々な変更と共に実施され得ることは、当業者には自明的であろう。
 

Claims (20)

  1. 　可変形基板と、
    　前記可変形基板に接合され、磁化の方向としてデータを記憶する少なくとも一のスピンデバイス素子と、
    　前記可変形基板を曲げる曲げ機構
    とを具備し、
    　前記可変形基板の上面又は下面の少なくとも一方が、固体で占められていない第１空間に面している
    　磁気メモリ。
  2. 　請求項１に記載の磁気メモリであって、
    　前記曲げ機構が、圧電効果を用いて前記可変形基板を曲げるように構成された
    　磁気メモリ。
  3. 　請求項１に記載の磁気メモリであって、前記スピンデバイス素子が、前記可変形基板を挟んで前記第１空間に対向するように配置されている
    　磁気メモリ。
  4. 　請求項３に記載の磁気メモリであって、
    　前記スピンデバイス素子は、前記可変形基板の上面に接合され、
    　前記可変形基板の下面が、固体で占められていない前記第１空間に面している
    　磁気メモリ。
  5. 　請求項１に記載の磁気メモリであって、
    　前記曲げ機構が、前記可変形基板に接合された圧電層を備えている
    　磁気メモリ。
  6. 　請求項１に記載の磁気メモリであって、
    　前記可変形基板が、コア層と、前記コア層に接合された圧電層と、前記圧電層に接合された電極層と、前記電極層と前記コア層とを被覆する絶縁層とを備えており、
    　前記圧電層が、前記可変形基板を曲げる曲げ機構として動作する
    　磁気メモリ。
  7. 　請求項１に記載の磁気メモリであって、
    　前記曲げ機構がキャパシタ電極を備え、
    　前記可変形基板が電極層を備え、
    　前記キャパシタ電極は、前記電極層と対向するように配置され、
    　前記曲げ機構は、前記キャパシタ電極と前記電極層の間に電圧を印加したときに前記キャパシタ電極と前記電極層の間に作用する力を利用して前記可変形基板を曲げるように構成された
    　磁気メモリ。
  8. 　請求項１に記載の磁気メモリであって、
    　前記可変形基板は、前記第１空間に面している変形部分を有しており、
    　前記可変形基板の前記変形部分は、一対の固定端と一対の自由端を備えており、前記固定端の間の第１方向が、前記自由端の間の第２方向に対して垂直である
    　磁気メモリ。
  9. 　請求項８に記載の磁気メモリであって、
    　前記スピンデバイス素子は、前記磁化の方向として前記データを記憶する記録層を備えており、
    　前記記録層は、前記第１方向に面する第１端と前記第１方向と反対の第３方向に面する第２端を有し、
    　前記スピンデバイス素子は、前記変形部分の中心面と前記記録層の第１端との間の距離が、前記変形部分の前記中心面と前記記録層の第２端との間の距離と異なるように配置され、
    　ここで、前記中心面は、前記第１方向に垂直で前記変形部分の前記固定端からの距離が同一である面として定義された
    　磁気メモリ。
  10. 　請求項８に記載の磁気メモリであって、
    　前記スピンデバイス素子は、前記磁化の方向として前記データを記憶する記録層を備えており、
    　前記スピンデバイス素子は、前記記録層の全体が、前記変形部分の中心面と前記変形部分の前記固定端のうちの一の間に位置するように配置され、
    　ここで、前記中心面は、前記第１方向に垂直で前記変形部分の前記固定端からの距離が同一である面として定義された
    　磁気メモリ。
  11. 　請求項１に記載の磁気メモリであって、
    　前記少なくとも一のスピンデバイス素子の数は、複数であり、
    　複数の前記スピンデバイス素子が前記可変形基板に接合されている
    　磁気メモリ。
  12. 　可変形基板と、前記可変形基板に接合され、磁化の方向としてデータを記憶する少なくとも一のスピンデバイス素子と、曲げ機構とを具備し、前記可変形基板の上面又は下面の少なくとも一方が、固体で占められていない空間に面している磁気メモリへのデータ書き込み方法であって、
    　前記曲げ機構によって前記可変形基板を曲げた状態で前記スピンデバイス素子に書き込み信号を与えることで前記スピンデバイス素子にデータを書き込むステップを具備する
    　磁気メモリへのデータ書き込み方法。
  13. 　請求項１２に記載のデータ書き込み方法であって、
    　前記データを書き込むステップにおいて、前記可変形基板が圧電効果を利用して曲げられる
    　磁気メモリへのデータ書き込み方法。
  14. 　請求項１２に記載のデータ書き込み方法であって、
    　前記曲げ機構が、前記可変形基板に接合された圧電層を備えており、
    　前記データを書き込むステップにおいて、前記可変形基板が前記圧電層に電界を印加することで曲げられる
    　磁気メモリへのデータ書き込み方法。
  15. 　請求項１２に記載のデータ書き込み方法であって、
    　前記曲げ機構がキャパシタ電極を備え、
    　前記可変形基板が電極層を備え、
    　前記キャパシタ電極は、前記電極層と対向するように配置され、
    　前記データを書き込むステップにおいて、前記キャパシタ電極と前記電極層の間に電圧が印加されることで前記可変形基板が曲げられる
    　磁気メモリへのデータ書き込み方法。
  16. 　請求項１２に記載のデータ書き込み方法であって、
    　前記スピンデバイス素子が、
    　　固定された磁化を有する参照層と、
    　　反転可能な磁化を有する記録層と、
    　　前記参照層と前記記録層の間に設けられた非磁性のスペーサー層
    とを含み、
    　前記データを書き込むステップにおいて、前記参照層と前記記録層の間に書き込み電流が流され、
    　前記書き込み電流の向きが、前記スピンデバイス素子に書き込むべきデータに依存して決められる
    　磁気メモリへのデータ書き込み方法。
  17. 　請求項１２に記載のデータ書き込み方法であって、
    　前記磁気メモリが、前記スピンデバイス素子に近接して設けられた書き込み電流線を備えており、
    　前記データを書き込むステップにおいて、前記書き込み電流線に書き込み電流が流されて前記スピンデバイス素子に電流磁界が印加され、
    　前記書き込み電流の向きが、前記スピンデバイス素子に書き込むべきデータに依存して決められる
    　磁気メモリへのデータ書き込み方法。
  18. 　請求項１２に記載のデータ書き込み方法であって、
    　前記曲げ機構が、前記可変形基板に接合された圧電層を備えており、
    　前記スピンデバイス素子が、
    　　固定された磁化を有する参照層と、
    　　反転可能な磁化を有する記録層と、
    　　前記参照層と前記記録層の間に設けられた非磁性のスペーサー層
    とを含み、
    　前記データを書き込むステップにおいて、前記圧電層に電界を印加することで前記可変形基板が曲げられるとともに前記参照層と前記記録層の間に書き込み電流が流され、
    　前記書き込み電流の向きが、前記スピンデバイス素子に書き込むべきデータに依存して決められる
    　磁気メモリへのデータ書き込み方法。
  19. 　請求項１２に記載のデータ書き込み方法であって、
    　前記曲げ機構が、前記可変形基板に接合された圧電層を備えており、
    　前記磁気メモリが、更に、前記スピンデバイス素子に近接して設けられた書き込み電流線を備えており、
    　前記データを書き込むステップにおいて、前記圧電層に電界を印加することで前記可変形基板が曲げられるとともに前記書き込み電流線に書き込み電流が流されて前記スピンデバイス素子に電流磁界が印加され、
    　前記書き込み電流の向きが、前記スピンデバイス素子に書き込むべきデータに依存して決められる
    　磁気メモリへのデータ書き込み方法。
  20. 　磁気メモリと、
    　前記磁気メモリを、その内部に形成された閉空間に収容するパッケージ
    とを具備し、
    　前記磁気メモリは、
    　　可変形基板と、
    　　前記可変形基板に接合され、磁化の方向としてデータを記憶する少なくとも一のスピンデバイス素子と、
    　　前記可変形基板を曲げる曲げ機構
    とを具備し、
    　前記閉空間には、前記可変形基板の上面又は下面の少なくとも一方が、固体で占められていない第１空間に面するように空洞が設けられる
    　半導体装置。
     
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