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Description
本発明は、磁気メモリ、磁気メモリへのデータ書き込み方法及び半導体装置に関する。
磁気メモリは、高速動作、大容量及び低消費電力を期待できる不揮発性メモリとして研究・開発が盛んに進められている。近年、最も検討がなされている磁気メモリの方式の一つは、STT−MRAM(Spin Transfer Torque Magnetoresistive Random Access Memory)である。STT−MRAMは、スピントランスファートルク(STT)を用いてメモリセルへの書き込みを行う磁気メモリであり、メモリセルサイズを低減したときに書き込み電流が低減できるという利点がある。このような利点は、大容量、低消費電力を同時に実現するために有利であると期待されている。
しかしながら、実際には、この期待を実現して磁気メモリを実用化するためには、まだかなりの課題が残されている。特に重大なのは、読み出し感度、データ安定性、書き込み電力(データ書き込み動作において消費する電力)の3つの要求を同時に満たすことが困難であるという、いわゆる“トリレンマ”の問題である。このトリレンマは、3つの相反性を包含している。読み出し動作のエラーレートを下げるために読み出し感度を上げるべく、MR比(magnetoresistance ratio)を上げると、STTによる書き込み電力を低く抑えることが困難となる。逆も同様である。更に、書き込み電力とデータ安定性に関しては、データ安定性は磁気異方性エネルギーKuVに比例するが(ここで、Kuは、磁気異方性定数であり、Vは体積である)、書き込み電力も磁気異方性エネルギーKuVに比例するため、データ安定性を高めると、必然的に書き込み電力が増大することになる。このように、上記の3つの要求のそれぞれを単独で満たすことは、現在の技術でも可能であるが、3つの要求を同時に満たすことは、トレードオフの関係が存在し、現在の技術では困難である。したがって、上記のトリレンマに関連する3つの要求のうちの2つの相反性を解消することができれば、磁気メモリの実用化に寄与するであろう。
なお、磁気メモリに関しては、下記の技術が知られている。Applied Physics Letters 99, 063108 (2011)(非特許文献1)及びApplied Physics Letters 104, 232403 (2014)(非特許文献2)は、圧電膜を磁性膜に接合させた構造の磁気メモリを開示している。
米国特許出願公開第2013/0062714号明細書(特許文献1)は、MTJ(magnetic tunnel junction)を、該MTJに応力を作用させる膜で被覆した構造の磁気メモリを開示している。米国特許出願公開第2013/0250661号明細書(特許文献2)も同様に、磁気メモリのメモリセルに応力を作用させる構造を開示している。
特開2012−9786号(特許文献3)は、記録層に力学的作用を及ぼす位置に圧電体を配置する構造の磁気メモリを開示している。当該磁気メモリは、記録層に情報を記録する際に、圧電体に電界を印加して、記録層の保持力を低下させるような応力を発生させ、記録に必要なスピン注入電流を低減させるように構成されている。また、特許文献3は、基板のメモリ素子本体及び圧電素子の直下に対応する位置に空隙を形成することを開示している。
米国特許出願公開第2012/0267735号明細書(特許文献4)、米国特許出願公開第2013/0064011号明細書(特許文献5)は、磁気抵抗層に圧電層が接合され、圧電層によって該磁気抵抗層に応力が作用される磁気メモリを開示している。
米国特許出願公開第2013/0334630号明細書(特許文献6)は、磁気メモリのメモリセルに応力補償体(stress-compensating material)を形成することで、全体としての応力(net stress)を弱める構造を開示している。
米国特許出願公開第2014/0197505号明細書(特許文献7)は、磁気メモリチップを収容したパッケージにおける磁気シールドの構造を開示している。
Applied Physics Letters 99, 063108 (2011)
Applied Physics Letters 104, 232403 (2014)
したがって、本発明の目的の一つは、磁気メモリにおけるデータ安定性と書き込み電力との間の相反性を緩和するための技術を提供することにある。
本発明の他の目的及び新規な特徴は、添付図面及び下記の開示から当業者には理解されるであろう。
本発明の一の観点では、磁気メモリが、可変形基板と、可変形基板に接合され、磁化の方向としてデータを記憶するスピンデバイス素子と、可変形基板を曲げる曲げ機構とを具備する。可変形基板の上面又は下面の少なくとも一方が、固体で占められていない空間に面している。
本発明の他の観点では、上記の磁気メモリへのデータ書き込み方法が提供される。当該データ書き込み方法は、前記曲げ機構によって前記可変形基板を曲げた状態で前記スピンデバイス素子に書き込み信号を与えることで前記スピンデバイス素子にデータを書き込むステップを具備する。
本発明の更に他の観点では、半導体装置が、磁気メモリと、磁気メモリを、その内部に形成された閉空間に収容するパッケージとを具備する。磁気メモリは、可変形基板と、可変形基板に接合され、磁化の方向としてデータを記憶する少なくとも一のスピンデバイス素子と、可変形基板を曲げる曲げ機構とを具備する。該閉空間には、前記可変形基板の上面又は下面の少なくとも一方が、固体で占められていない空間に面するように空洞が設けられる。
本発明の更に他の観点では、磁気メモリの製造方法が、トランジスタが集積化された半導体基板の上に犠牲層を形成する工程と、犠牲膜の上に可変形基板を形成する工程と、可変形基板の上に磁化の方向としてデータを記憶するスピンデバイス素子を形成する工程と、可変形基板に接合するように圧電層を設ける工程と、犠牲膜を除去して前記可変形基板の下面に固体で占められていない空間を形成する工程を具備する。
本発明によれば、磁気メモリにおけるデータ安定性と書き込み電力との間の相反性を緩和することができる。
以下、添付図面を参照しながら本発明の実施形態を説明する。以下の説明において、同一又は類似する構成要素は、同一又は対応する参照符号で参照される。なお、添付図面では、各実施形態の動作原理の理解を容易にするように各構成要素が図示されており、各構成要素の実際の寸法が反映されていないことに留意されたい。
(磁気メモリの構成と動作)
図1Aは、一実施形態の磁気メモリの原理的な構成を示す断面図であり、図1Bは、図1Aの磁気メモリの構成を示す平面図である。なお、各図面においては、方向が、XYZ直交座標系を用いて示されることがある。当該XYZ直交座標系において、X軸、Y軸、Z軸は互いに直交している。一実施形態では、磁気メモリ1が、固定基体11と、可変形基板(deformable base plate)12と、下部電極13と、スピンデバイス素子14と、上部電極15とを備えている。
図1Aは、一実施形態の磁気メモリの原理的な構成を示す断面図であり、図1Bは、図1Aの磁気メモリの構成を示す平面図である。なお、各図面においては、方向が、XYZ直交座標系を用いて示されることがある。当該XYZ直交座標系において、X軸、Y軸、Z軸は互いに直交している。一実施形態では、磁気メモリ1が、固定基体11と、可変形基板(deformable base plate)12と、下部電極13と、スピンデバイス素子14と、上部電極15とを備えている。
固定基体11は、可変形基板12を支持する構造体である。図1Aの構造では、固定基体11は、可変形基板12の下面12aにおいて可変形基板12に接合されている。
可変形基板12は、変形可能に、即ち、曲げることが可能であるように構成されている。可変形基板12は、例えば、シリコン、シリコン酸化物、シリコン窒化物、シリコン酸窒化物等で形成されてもよい。可変形基板12の形成には、SON(Si on nothing)と呼ばれる技術で用いられる材料、プロセスも適用可能である。可変形基板12の膜厚は、例えば、200nm〜5μm程度が好ましい。後述されるように、本実施形態の磁気メモリ1では、可変形基板12が曲げられた状態でスピンデバイス素子14へのデータ書き込みが行われる。
下部電極13は、スピンデバイス素子14との電気的接続のために用いられる。図1Aの構造では、下部電極13は、可変形基板12の上面12bに形成されている。下部電極13は、例えば、銅(Cu)、金(Au)、銀(Ag)、アルミニウム(Al)及びこれらの合金で形成されてもよい。下部電極13の膜厚は、例えば、50nm〜500nm程度が好ましい。
スピンデバイス素子14は、磁性体の磁化方向としてデータを記憶する機能を有しており、磁気メモリ1のメモリセルとして用いられる。本実施形態では、スピンデバイス素子14は、参照層21と、スペーサー層22と、記録層23とを備えている。参照層21と記録層23とは、スペーサー層22を挟んで互いに対向している。本実施形態では、参照層21が、下部電極13の上面に接合されており、スペーサー層22が参照層21の上面に接合されており、記録層23がスペーサー層22の上面に接合されている。ただし、参照層21と記録層23の位置は入れ替えてもよい。
参照層21と記録層23は、自発磁化(以下では、単に、「磁化」という。)を発現するように構成されており、それぞれ少なくとも一の磁性膜を含んでいる。一方、スペーサー層22は、非磁性体で形成されている。参照層21は、その磁化の方向が固定されており、一方、記録層23は、その磁化の方向が反転可能である。図1Aの構成では、参照層21の磁化は上方向に固定され、記録層23の磁化は、上方向と下方向の間で反転可能である。参照層21、記録層23は、例えば、鉄(Fe)、コバルト(Co)、ニッケル(Ni)、クロム(Cr)のような磁性金属の単体、又は、これらの磁性金属のうちの少なくとも一の元素を含有する強磁性合金で形成されてもよい。参照層21、記録層23は、これらの磁性金属に非磁性元素を含む合金で形成されてもよい。参照層21、記録層23に含まれ得る非磁性元素としては、ボロン、炭素、窒素、酸素、アルミニウム、シリコン、チタン、バナジウム、マンガン、銅、亜鉛、ジルコニウム、ニオブ、モリブデン、ルテニウム、ロジウム、パラジウム、銀、ハフニウム、タンタル、タングステン、イリジウム、白金、金等が挙げられる。参照層21、記録層23の好ましい材料及び特性については、後に詳細に説明する。
本実施形態では、スピンデバイス素子14は、記録層23の磁化方向として1ビットのデータを記憶する。例えば、スピンデバイス素子14にデータ“1”が記憶される場合、記録層23の磁化が上方向に向けられ、スピンデバイス素子14にデータ“0”が記憶される場合、記録層23の磁化が下方向に向けられる。なお、記録層23の磁化方向とデータ“0”、“1”の対応は逆でもよい。
一実施形態では、図1Aに図示されているように、参照層21、記録層23が、垂直磁気異方性を有するように形成される。この場合、参照層21は、参照層21の膜厚方向に磁化が固定されるように形成され、記録層23は、記録層23の膜厚方向において磁化が反転可能であるように形成される。ただし、図1Cに図示されているように、参照層21、記録層23は、面内磁気異方性を有するように形成されてもよい。
一実施形態では、スペーサー層22は、トンネル電流が流れる程度に薄い膜厚の絶縁体で形成され、このような場合、スピンデバイス素子14は、トンネル磁気抵抗効果(TMR: tunnel magnetoresistance effect)を発現するTMR素子として動作する。TMR効果を得る場合には、スペーサー層22は、例えば、酸化マグネシウム(MgO)、酸化アルミニウム(AlOx)などで形成されることが好ましい。また、これら以外でも、スペーサー層22は、Mg、Al、Si、Zr、Hf、Taなどの酸化物、窒化物、酸窒化物で形成してもよい。スピンデバイス素子14の抵抗値を小さくするためには、スペーサー層22は、金属導電体で形成されてもよく、この場合、スピンデバイス素子14は、巨大磁気抵抗効果(GMR: giant magnetoresistance effect)を発現するスピンバルブ素子として構成される。GMR効果を得る場合、スペーサー層22は、銅(Cu)、金(Au)、銀(Ag)、アルミニウム(Al)などの非磁性金属やそれらの合金材料で形成されてもよい。また、スペーサー層22として、酸化物層の一部に金属層が膜面垂直に貫通したコンポジットスペーサー層を用いてもよい。スペーサー層22の膜厚は、1〜3nmが好ましい。いずれの場合でも、スピンデバイス素子14の抵抗値は、参照層21と記録層23の磁化の相対方向により決まるので、スピンデバイス素子14に電圧又は電流を印加してスピンデバイス素子14の抵抗値に依存した信号(電流信号又は電圧信号)を生成し、その信号の信号レベルを検出することで、スピンデバイス素子14に記憶されたデータを識別することができる。
なお、図1Aにおいては、スピンデバイス素子14の最も単純な構成が図示されているが、スピンデバイス素子14の構造は、様々に変更され得る。例えば、参照層21は、磁性膜と、該磁性膜の磁化を固定する反強磁性膜とを含む積層構造として形成されていてもよい。また、記録層23は、複数の磁性膜と、該複数の磁性膜の隣接する2つを強磁性的に結合する非磁性膜との積層体として形成されてもよい。
上部電極15は、スピンデバイス素子14との電気的接続のために用いられる。図1Aの構造では、上部電極15は、記録層23の上面に接合されている。上部電極15は、例えば、銅(Cu)、金(Au)、銀(Ag)、アルミニウム(Al)及びこれらの合金で形成されてもよい。上部電極15の膜厚は、例えば、50nm〜500nm程度が好ましい。
スピンデバイス素子14の側面には、スピンデバイス素子14を保護する絶縁層16が形成されている。絶縁層16は、参照層21、スペーサー層22及び記録層23が積層された積層構造の側面を被覆している。
本実施形態では、可変形基板12は、可変形基板12の下面12a(即ち、可変形基板12のスピンデバイス素子14が形成される面と反対側の面)又は上面12b(即ち、可変形基板12のスピンデバイス素子14が形成される面)の少なくとも一方が“固体で占められていない空間”に面するように構成される。ここでいう“固体で占められていない空間”は、気体(例えば、空気、窒素)や液体のような流動体で占められてもよく、また、真空であってもよい。
より詳細には、本実施形態では、可変形基板12が、その下面12aにおいて固体で占められていない空間17に面している。ここで、図1Bを参照して、可変形基板12のうち、固体で占められていない空間17に直接に面している部分を、変形部分30と記載する。スピンデバイス素子14は、可変形基板12の変形部分30の上に形成されている。即ち、スピンデバイス素子14は、変形部分30に対してZ軸方向に位置している。
ここで、本実施形態の磁気メモリ1では、変形部分30のX軸方向(第1方向)の端が固定端であり、Y軸方向の端が自由端(固定されていない端)であるように構成される。図1Bにおいては、変形部分30の−X方向に面する固定端が符号30aで示されており、また、+X方向に面する固定端が符号30bで示されている。更に、変形部分30の−Y方向に面する自由端が、符号30cで示されており、また、+Y方向に面する自由端が符号30dで示されている。変形部分30のY軸方向の端を自由端30c、30dとするために、可変形基板12は、少なくとも変形部分30においてY軸方向に面する端面が固体で占められていない空間に面している。
図2Aは、本実施形態の図1Aに図示されている磁気メモリ1のスピンデバイス素子14(メモリセル)へのデータ書き込みの手順を示すフローチャートである。図3は、磁気メモリ1の初期状態を示している。初期状態において、記録層23の磁化の方向は上向きであり、例えば、スピンデバイス素子14にデータ“1”が記憶されているとする。
図4に図示されているように、スピンデバイス素子14にデータを書き込む場合、可変形基板12が曲げられる(ステップS11)。ただし、可変形基板12を曲げるための機構(曲げ機構)については、図1Aには図示されていない。可変形基板12を曲げるための曲げ機構としては、例えば、圧電効果を利用した機構やキャパシタ電極の間に作用する力を利用した機構が使用され得る。可変形基板12を曲げるための曲げ機構の具体的な構造については、後に詳細に説明する。
可変形基板12が曲げられると、スピンデバイス素子14に歪みが印加されるので、磁歪効果により、記録層23の磁化方向が、記録層23の本来の磁気異方性の磁化方向から傾く。磁歪効果とは、磁化状態によって磁性体の歪みが変わる現象、及び、逆に磁性体に歪みが印加されたときに磁性体の磁化状態が変わる現象である。厳密には、後者は逆磁歪効果というが、狭義の磁歪効果、逆磁歪効果ともに合わせて広義の磁歪効果なため、本明細書では総称して磁歪効果と呼ぶ。
記録層23の磁化方向が、記録層23の本来の磁気異方性の磁化方向から傾くことで、記録層23は、その磁化が反転しやすい状態になる。このような状態を、以下では、“ハーフセレクト(half select)”と呼ぶことがある。可変形基板12を曲げてスピンデバイス素子14に歪みを印加することで、磁歪効果により、スピンデバイス素子14を一時的にデータ安定性が低い状態にすることができる。スピンデバイス素子14に十分な大きさの歪みを作用させるためには、可変形基板12の変位(曲げ量)を増大することが有用である。また、後に詳細に議論するように、大きな磁歪効果を得るためには記録層23の磁歪値が大きいことが好ましい。
ここで、本実施形態の磁気メモリ1では、可変形基板12の下面12a又は上面12bの少なくとも一方が“固体で占められていない空間”に面する構成により、可変形基板12が十分な大きさの変位で変形可能である。ここでいう“固体で占められていない空間”は、気体(例えば、空気、窒素)や液体のような流動体で占められてもよく、また、真空であってもよい。
より具体的には、図1Aの構造では、可変形基板12の下面12a(可変形基板12のスピンデバイス素子14が形成される面と反対側の面)の一部が、固体で占められていない空間17に面しており、スピンデバイス素子14は、可変形基板12を挟んで空間17に対向するように配置されている。このような構造は、可変形基板12の変位を増大し、スピンデバイス素子14に作用する歪みを増大するために特に有用である。なお、図1Aの構成において、可変形基板12の上面12bのうちスピンデバイス素子14が形成されていない部分は、保護のために、適宜の絶縁膜で被覆されてもよい。
更に、スピンデバイス素子14に、所望のデータを記録する書き込み信号、即ち、記録層23の磁化方向を該所望のデータに対応する向きに向ける信号が与えられる(ステップS12)。磁歪効果は一方向性ではなく、一軸性の効果であるため、磁歪効果だけでは記録層23の磁化方向(データ“0”又は“1”に対応)を決定することはできない。記録層23に生じる磁歪効果では、最大でも記録層23の磁気異方性の方向から磁化を約90度傾ける効果が得られるにとどまる。記録層23の磁化方向を一方向に定めるために、所望のデータを記録する書き込み信号が与えられる。書き込み信号は、例えば、スピントランスファートルクを記録層23に作用させる書き込み電流であってもよく、また、電流磁界であってもよい。
図5A、図5Bは、書き込み信号として書き込み電流Iwがスピンデバイス素子14に与えられる動作の一例を概念的に示す図である。データ書き込みでは、下部電極13と上部電極15との間で書き込み電流Iwが流される。書き込み電流Iwは、いずれも磁性体である参照層21、記録層23を通過するので、スピントランスファートルクを記録層23の磁化に作用させる。この書き込み電流Iwの向きを、記録層23の磁化を向けるべき方向、即ち、スピンデバイス素子14に書き込むべきデータに応じて選択することで、所望のデータをスピンデバイス素子14に書き込むことができる。
詳細には、データ書き込みにおいて記録層23の磁化を参照層21の磁化と反対方向に向けようとする場合、図5Aに図示されているように、下部電極13から上部電極15に書き込み電流Iwが流される。この場合、書き込み電流Iwがスペーサー層22を介して参照層21から記録層23に流れるので、スピントランスファートルクにより、記録層23の磁化に、参照層21と反対方向に向けようとするトルクが作用する。一方、データ書き込みにおいて記録層23の磁化を参照層21の磁化と同一方向に向けようとする場合、図5Bに図示されているように、上部電極15から下部電極13に書き込み電流Iwが流される。この場合、書き込み電流Iwがスペーサー層22を介して記録層23から参照層21に流れるので、スピントランスファートルクにより、記録層23の磁化に、参照層21と同一方向に向けようとするトルクが作用する。
図6A、図6Bは、書き込み信号として電流磁界がスピンデバイス素子14に与えられる動作の一例を概念的に示す図である。この動作が行われる場合、書き込み電流線18Aがスピンデバイス素子14に近接して設けられる。図6A、図6Bに図示されている構造では、書き込み電流線18Aがスピンデバイス素子14の側方に設けられている。
データ書き込みが行われる場合、書き込むべきデータ、即ち、記録層23の磁化を向けるべき方向に対応する方向に向けて書き込み電流Iwが書き込み電流線18Aに流される。書き込み電流線18Aを流れる書き込み電流Iwによって発生する電流磁界Hwにより、記録層23の磁化が所望の方向に向けられる。図6A、図6Bに図示されている構造では、データ書き込みにおいて記録層23の磁化を参照層21の磁化と反対方向に向けようとする場合、紙面手前方向に向けて書き込み電流Iwが書き込み電流線18Aに流される(図6A参照)。一方、データ書き込みにおいて記録層23の磁化を参照層21の磁化と同一方向に向けようとする場合、紙面奥方向に向けて書き込み電流が書き込み電流線18Aに流される(図6B参照)。
電流磁界を発生する書き込み電流線に流される電流の向きは、書き込み電流線とスピンデバイス素子14の位置関係に応じて適宜選択されることに留意されたい。図7A、図7Bは、電流磁界を発生する書き込み電流線18Bがスピンデバイス素子14の下方に位置している場合の書き込み動作を図示している。図7A、図7Bに図示されている構造では、データ書き込みにおいて記録層23の磁化を参照層21の磁化と反対方向に向けようとする場合、紙面奥方向に向けて書き込み電流が書き込み電流線18Bに流される(図7A参照)。一方、データ書き込みにおいて記録層23の磁化を参照層21の磁化と同一方向に向けようとする場合、紙面手前方向に向けて書き込み電流が書き込み電流線18Bに流される(図7B参照)。
可変形基板12が曲げられた状態で所望のデータを記録する書き込み信号(例えば、スピン偏極電流や電流磁界)がスピンデバイス素子14に与えられることで、スピンデバイス素子14に所望のデータが書き込まれる(ステップS13)。
その後、可変形基板12を曲げることが止められる(ステップS14)。このような手順により、データ書き込みが完了する。図8は、データ書き込みが完了した状態の磁気メモリ1を図示しており、図8では、記録層23の磁化が図3に図示されている元の状態(初期状態)と反対方向に向けられている。データ書き込みによって記録層23の磁化の方向は下向きに反転され、スピンデバイス素子14は、例えば、データ“0”が記憶されている状態になる。
上述されている動作によれば、スピンデバイス素子14の記録層23としてデータ安定性に優れた材料を採用しても、スピンデバイス素子14に印加された歪みによる磁歪効果によって書き込みが容易化されるので、少ない書き込み電力でデータ書き込みを行うことができる。即ち、本実施形態の磁気メモリ1及びデータ書き込み方法は、データ安定性と書き込み電力との間の相反性を軽減し、上述された“トリレンマ”問題の解消に有用である。
なお、図2Aのフローチャートでは、可変形基板12を曲げる動作(ステップS11)が、所望のデータを記録する書き込み信号を与える動作(ステップS12)よりも先に開始されるような手順が図示されているが、順序は逆でもよい。図2Bは、所望のデータを記録する書き込み信号を与える動作(ステップS12)が可変形基板12を曲げる動作(ステップS11)よりも先に開始される場合のデータ書き込みの手順を示すフローチャートを図示している。ただし、この場合には書き込み電流が流れている時間が前者よりも長くなってしまう。そのため、前者のように消費電力を使わない可変形基板12を曲げる動作を先に行っておき、その後に書き込み信号をスピンデバイス素子14に与える図2Aの手順の方が好ましい実施形態ではある。
以下では、本実施形態における参照層21及び記録層23の好適な材料、構成について詳細に議論する。上記に説明されているように、本実施形態においては、記録層23へのデータ書き込みにおいてスピンデバイス素子14が形成された可変形基板12を曲げることで磁化方向が傾く磁歪効果を用いるため、記録層23の磁歪λの絶対値が大きいほうが好ましく(磁歪λは正、負いずれの符号もありうるため、以下では絶対値と記載している)、一方、参照層21の磁歪λは、記録層23とは異なり、絶対値がなるべく小さいほうが好ましい。これは、可変形基板12を曲げたときに、記録層23の磁化方向の変化が、参照層21の磁化方向の変化よりも十分大きくするためである。このときの磁化方向の変化の大きさは、可変形基板12の曲げ量が同じであれば、磁歪λの大きさによって決定される。応力印加に伴う記録層23の磁化方向の変化の程度は、下記式(1)で表される:
(1/2)ΔHkBs = (3/2)Δσλ ・・・(1)
ここで、Bsは記録層23の飽和磁化、λは記録層23の磁歪であり、記録層23の材料によって決定される物性値である。左辺のΔHkは記録層23の異方性磁界の変化の大きさであり、磁化方向の変化を表す。右辺のΔσは、可変形基板12が曲がったことによる記録層23に印加される応力の変化の大きさである。つまり、記録層23の磁化方向の変化を大きくするためには、右辺の可変形基板12の曲げ量を大きくするか、物性値である磁歪λの絶対値を大きくすることが有効となる。一方、可変形基板12を曲げたときに参照層21の磁化方向の変化は小さいほうがよいので、参照層21の磁歪λの絶対値は小さいことが望ましい。
(1/2)ΔHkBs = (3/2)Δσλ ・・・(1)
ここで、Bsは記録層23の飽和磁化、λは記録層23の磁歪であり、記録層23の材料によって決定される物性値である。左辺のΔHkは記録層23の異方性磁界の変化の大きさであり、磁化方向の変化を表す。右辺のΔσは、可変形基板12が曲がったことによる記録層23に印加される応力の変化の大きさである。つまり、記録層23の磁化方向の変化を大きくするためには、右辺の可変形基板12の曲げ量を大きくするか、物性値である磁歪λの絶対値を大きくすることが有効となる。一方、可変形基板12を曲げたときに参照層21の磁化方向の変化は小さいほうがよいので、参照層21の磁歪λの絶対値は小さいことが望ましい。
記録層23の磁歪λの絶対値は、1×10−5よりも大きいことが好ましく、1×10−4よりも大きいことが更に好ましい。一方、前述のように記録層23の磁化方向の変化に対し、参照層21の磁化方向の変化は小さいほうが好ましいので、記録層23の磁歪λの絶対値と参照層21の磁歪λの絶対値の大きさについては、記録層23の磁歪λの絶対値が参照層21の磁歪λの絶対値の2倍以上であることが好ましく、10倍であることが更に好ましい。
記録層23に大きな磁歪λを与えるためには、記録層23は、極薄膜の積層構造を採用することが好ましい。このような構成では、界面磁気異方性が顕著に発現するので、大きな磁歪λを得ることができる。具体的には、記録層23は、Co膜と他の元素の極薄膜とが積層された積層体、又は、Co膜と他の元素の極薄膜とが積層された積層体がN層積層された人工積層体として構成されることが好ましい。「他の元素」の例としては、Ni、Pd、Ag、Ir、Pt、Auが挙げられる。このとき、各Co膜の膜厚は0.1〜2nm程度が好ましく、0.2〜1nm程度が更に好ましい。積層数Nは、1以上10以下であることが好ましく、2以上7以下であることが更に好ましい。
これらの磁性膜においては、材料ごとに磁歪λの絶対値は物性値として決まることになるが、必ずしも定数ではないことに注意が必要である。具体的には、可変形基板12の変形によって応力が印加され、記録層23に歪みεが発生したときには、磁歪λが増大するということが生じる。つまり、磁歪λは歪みεの関数となり、λ(ε)と表記できる。本実施形態では、可変形基板12を曲げることになるので、記録層23に応力σが印加され、その結果、記録層23に歪みεが発生する。歪みεによって磁歪λ(ε)が増大すると、本実施形態の効果が最大限得られることになるため、非常に好ましい。磁歪λが歪みεの関数となるようにするためには、記録層23は、前述のように、Co膜を基本構造として用い、界面歪みを発生させた構成が望ましい。前述のような人工積層膜は、このような要求を満たす典型的な構成である。Co膜に大きな界面歪みを発生させるためには、Co膜と積層する極薄膜を構成する元素の原子半径がCoの原子半径と大きく異なることが望ましい。具体的には、極薄膜を構成する元素は、その原子半径がコバルトの原子半径よりも大きいような元素であることが好ましい。そのため、Co膜と積層する極薄膜は、ニッケル(Ni)よりも、パラジウム(Pd)や白金(Pt)のようにコバルト(Co)より原子半径が大きな元素で形成されることが好ましい。
一方、前述のように参照層21の磁歪λは小さいほうが好ましく、歪みεによって磁歪λが変化しづらいか、また歪みεによって磁歪λが変化したとしても、記録層23とは逆に歪みεによって磁歪λの絶対値が小さくなる構成が好ましい。そのため、参照層21は記録層23で用いるようなCo膜を用いた人工積層膜の形態よりは、単層膜、又は、少数の膜の積層体や、鉄を主成分として用いた磁性体膜として形成されることが好ましい。例えば、参照層21は、FePt、又は、FePtに非磁性元素などが添加された材料などで形成されることが好ましい。参照層21を構成する各層の膜厚は1nmより大きく、数nmのオーダーであることが好ましい。つまり、記録層23はコバルトを主成分とし、膜厚が1nm以下の膜と、Pd、Ag、Ir、Pt、Auのような材料の膜との人工積層体として形成されることが好ましく、参照層21は、1nm以上の磁性体膜又は鉄を主成分として用いた磁性膜で形成する組み合わせが好ましい。
スピンデバイス素子14の記録層23に発生する歪みεの大きさは、可変形基板12の変形部分30におけるスピンデバイス素子14の配置にも依存する。以下では、スピンデバイス素子14の好適な配置について議論する。
図9Aは、可変形基板12の変形部分30のZ軸方向の変位ΔZのX軸方向における分布を示すグラフであり、図9Bは、Y軸方向における分布を示すグラフである。変形部分30の固定端30a、30bがX軸方向に面している本実施形態では、変形部分30の変位ΔZは、固定端30a、30bの間の中心面Cにおいて最大値をとる。ここで、中心面Cは、X軸に垂直で、固定端30a、30bからの距離が等しい平面として定義される。この結果、可変形基板12が曲がったことに伴う可変形基板12の上面12bに接合された層は、図9Aに図示されているように、X軸方向に対する応力として、圧縮応力が作用している部分と引張り応力作用している部分とが混在した状況となる。つまり、可変形基板12の上面12bに接合された層には、応力の符号が異なる二つの状態が存在する。
このような状況の下、スピンデバイス素子14を中心面Cに対して面対称に配置すると、スピンデバイス素子14の記録層23には、圧縮応力が作用する部分と引張り応力が作用する部分とが混在してしまうことになる。つまり、スピンデバイス素子14を中心面Cに対して対称に配置すると、記録層23に応力を印加して歪みを発生させる効果が低減してしまい、これは、本実施形態の磁気メモリ1の動作原理から好ましくない。
一方、図9Bに示すように、自由端30c、30dの間においては、Y軸方向に対する応力として、応力の符号の反転はなく、中心面Cの近傍の理想状態においては応力がほぼゼロとなる。実際には、応力はゼロとはならないが、少なくとも自由端30c、30dの間において応力の符号の反転は発生しない。したがって、自由端30c、30dの間の全体に渡ってスピンデバイス素子14を配置しても問題なく、むしろ、大きな磁歪効果が得られることになる。
このような知見に基づき、本実施形態の磁気メモリ1においては、スピンデバイス素子14は、スピンデバイス素子14の中心面Dが、固定端30a、30bの間の中心面Cの位置に対して+X方向又は−X方向にずれて位置するように配置されている。ここで、スピンデバイス素子14の中心面Dは、スピンデバイス素子14の−X方向に面する端14a及び+X方向に面する端14bからの距離が同一で、X軸方向に垂直な面として定義される。これにより、圧縮応力又は引張り応力の一方が支配的であるように記録層23に応力を作用させることができる。
図1A、図1Bに図示されている磁気メモリ1では、スピンデバイス素子14は、上記の要求を満たすように配置されている。詳細には、図1Bに図示されているように、スピンデバイス素子14の−X方向に面する端14aは、固定端30a、30bの間の中心面Cに対して−X方向に位置しており、スピンデバイス素子14の+X方向に面する端14bは、中心面Cに対して+X方向に位置している。ここで、スピンデバイス素子14の端14aの中心面Cからの距離は、端14bの中心面Cからの距離よりも近い。この結果、スピンデバイス素子14の中心面Dは、固定端30a、30bの間の中心面Cに対して+X方向にずれて位置している。
ここで、本実施形態では、スピンデバイス素子14が、参照層21と記録層23との位置がX軸方向において位置整合している(aligned)ような構成が採用されているが、そうでないような構成(例えば、参照層21が記録層23よりも大きい構成)も採用され得る。この場合、スピンデバイス素子14の中心面Dの代わりに、記録層23の中心面(即ち、記録層23の−X方向に面する端及び+X方向に面する端からの距離が同一で、X軸方向に垂直な面)について上記の議論が成立する。即ち、スピンデバイス素子14が、記録層23の中心面が固定端30a、30bの間の中心面Cの位置に対して+X方向又は−X方向にずれて位置するように配置されることが好ましい。
記録層23に発生する歪みを一層に増大させるためには、スピンデバイス素子14は、スピンデバイス素子14の全体(又は、記録層23の全体)が中心面Cに対して−X方向に位置するように配置されるか、又は、スピンデバイス素子14の全体が中心面Cに対して+X方向に位置するように配置されることが好ましい。このような配置によれば、圧縮応力又は引張り応力の一方が支配的であるように記録層23に応力を作用させ、大きな磁歪効果を得ることができる。この場合、平面レイアウトにおいて、スピンデバイス素子14の面積が変形部分30の面積の1/2よりも小さくなる。図9C、図9Dは、スピンデバイス素子14がこのような配置となっている場合の磁気メモリ1の構成の一例を示している。図9C、図9Dの構成では、スピンデバイス素子14の−X方向に面する端14a(即ち、記録層23の−X方向に面する端)が、固定端30a、30bの間の中心面Cに対して+X方向に位置している(特に、図9D参照)。
また、上記の説明から理解されるように、本実施形態の磁気メモリ1では、データ書き込みを行う際に何らかの機構によって可変形基板12を曲げることが要求される。以下では、可変形基板12を曲げるための具体的な機構について説明する。
可変形基板12を曲げるための機構は、電圧駆動の機構、即ち、駆動電圧が印加されたときに(漏れ電流や一時的な充電電流を除いて)電流が流れないで動作する機構が好ましい。可変形基板12を曲げるための機構として電圧駆動の機構を用いることは、書き込み電力(書き込み動作に必要な消費電力)を低減するために有用である。
好適な一実施形態では、圧電効果を利用した機構によって可変形基板が曲げられる。図10は、圧電効果を利用して可変形基板を曲げる機構を備えた磁気メモリの構成の一例を概念的に示す断面図である。
図10に図示された磁気メモリ1Aは、可変形基板12を備えている。可変形基板12は、その下面において固体で占められていない空間17に面している。可変形基板12の上面には下部電極13が形成され、下部電極13の上面にスピンデバイス素子14が形成されている。スピンデバイス素子14の構成は、図1Aを参照しながら上述したとおりである。スピンデバイス素子14の記録層23の上面に上部電極15が形成されている。スピンデバイス素子14の側面には、スピンデバイス素子14を保護する絶縁層16が形成されている。絶縁層16は、参照層21、スペーサー層22及び記録層23が積層された積層構造の側面を被覆している。
加えて、可変形基板12の側面12c、12dに、それぞれ、圧電層24、25が接合されている。図10では、圧電層24、25が可変形基板12の側面12c、12dに直接に接合されている構成が図示されているが、圧電層24、25が、何らかの層を介してそれぞれ可変形基板12の側面12c、12dに接合されてもよい。圧電層24、25は、圧電効果を発現する材料、例えば、AlN、チタン酸ジルコン酸鉛(PZT)、ジルコニウム酸化物などで形成される。圧電層24、25は、固定基体11の上面に接合されて固定される。これらの圧電層24、25の膜厚の好ましい範囲の一例は、100nm〜5μmである。
圧電層24の可変形基板12の側面12cに接合されている面と反対側の面には、電極層26が接合されている。圧電層24には、更に、電極層26との間に電位差を発生するための他の電極層(図示せず)が接合されてもよい。また、圧電層25の可変形基板12の側面12dに接合されている面と反対側の面には、電極層27が接合されている。
圧電層25には、更に、電極層27との間に電位差を発生するための他の電極層(図示せず)が接合されてもよい。圧電層24、25の間には、可変形基板12が配置されている。また、電極層26、27の間には、圧電層24、可変形基板12、圧電層が並んで配置されており、言い換えれば、電極層26、27は、圧電層24、可変形基板12及び圧電層25を挟んで対向するように配置されていることになる。圧電層25及び電極層27の上面には絶縁層28が形成されており、下部電極13は、絶縁層28によって電極層27から絶縁されている。ここで、圧電層24、25に接続された、電極層26、27との間で電位差を発生するための他の電極層は図示されていないが、スピンデバイス素子14に接続された下部電極13などと兼用することも可能である。
圧電層25には、更に、電極層27との間に電位差を発生するための他の電極層(図示せず)が接合されてもよい。圧電層24、25の間には、可変形基板12が配置されている。また、電極層26、27の間には、圧電層24、可変形基板12、圧電層が並んで配置されており、言い換えれば、電極層26、27は、圧電層24、可変形基板12及び圧電層25を挟んで対向するように配置されていることになる。圧電層25及び電極層27の上面には絶縁層28が形成されており、下部電極13は、絶縁層28によって電極層27から絶縁されている。ここで、圧電層24、25に接続された、電極層26、27との間で電位差を発生するための他の電極層は図示されていないが、スピンデバイス素子14に接続された下部電極13などと兼用することも可能である。
このような構成の磁気メモリ1Aでは、圧電層24、25に接合された電極層(電極層26、27及び図示されない他の電極層)を用いて圧電層24、25に電界を印加することにより、可変形基板12を曲げることができる。詳細には、圧電層24、25に電界を印加すると、圧電効果により圧電層24、25に歪みが生じる。圧電層24、25が歪むことにより、可変形基板12に力が作用し、可変形基板12が曲がる。
ここで、図10の磁気メモリ1Aの構成では、可変形基板12の下面の一部が、固体で占められていない空間17に面している。可変形基板12のスピンデバイス素子14が形成される面と反対側の面が固体で占められていない空間17に面する構造は、可変形基板12の変位を増大可能にするために有効である。
また、図10の磁気メモリ1Aの構成では、可変形基板12を曲げる際に、(漏れ電流や一時的な充電電流を除いて)電流が流れないことにも留意されたい。図10に図示されている機構では、圧電効果を用いて可変形基板12を曲げるので、可変形基板12を曲げるために電流を流す必要がない。これは、書き込み電力(書き込み動作に必要な消費電力)を低減するために有用である。
図11は、図10に図示されている磁気メモリ1のスピンデバイス素子14(メモリセル)へのデータ書き込みの手順を示すフローチャートである。スピンデバイス素子14にデータを書き込む場合、圧電層24、25に電界が印加され、可変形基板12が曲げられる(ステップS21)。可変形基板12が曲げられると、スピンデバイス素子14に歪みが印加されるので、磁歪効果により、記録層23が、上述の“ハーフセレクト”状態になる。
更に、スピンデバイス素子14(メモリセル)に書き込み電流が流される(ステップS22)。書き込み電流は、いずれも磁性体である参照層21、記録層23を通過するように流され、これにより、スピントランスファートルクが記録層23の磁化に作用する。書き込み電流の向きは、記録層23の磁化を向けるべき方向、即ち、スピンデバイス素子14に書き込むべきデータに応じて選択される。
可変形基板12が曲げられた状態で所望のデータを記録する書き込み電流がスピンデバイス素子14に流されることで、スピンデバイス素子14(メモリセル)に所望のデータが書き込まれる(ステップS23)。
その後、可変形基板12を曲げることが止められる(ステップS24)。このような手順により、データ書き込みが完了する。上面にスピンデバイス素子14が形成された可変形基板12が曲げられた状態で書き込み電流がスピンデバイス素子14に流されることで、データ安定性と書き込み電力との間の相反性を軽減することができる。
なお、スピンデバイス素子14(メモリセル)に書き込み電流を流す代わりに、電流磁界を用いてスピンデバイス素子14にデータを書き込んでよい。この場合、例えば、図6A、図6B、図7A、図7Bに図示されているように、書き込み電流線がスピンデバイス素子14の近傍に設けられ、その書き込み電流線に書き込み電流を流すことでデータ書き込みのための電流磁界が発生される。
また、図11のフローチャートでは、可変形基板12を曲げる動作(ステップS21)が、所望のデータを記録する書き込み電流をスピンデバイス素子14に流す動作(ステップS22)よりも先に開始されるような手順が図示されているが、順序は逆でもよい。ただし、この場合には書き込み電流が流れている時間が前者よりも長くなってしまう。そのため、前者のように消費電力を使わない可変形基板12を曲げる動作を先に行っておき、その後に書き込み電流をスピンデバイス素子14に流す図11の手順のほうが好ましい実施形態ではある。
図12は、圧電効果を利用して可変形基板を曲げる機構を備えた磁気メモリ1Bの構成の他の例を概念的に示す断面図である。磁気メモリ1Bは、固定基体11を備えており、固定基体11の上面に可変形基板31が接合されている。可変形基板31は、その下面において、固体で占められていない空間17に面している。
可変形基板31は、絶縁層31aと、コア層31bと、圧電層32、33と、電極層34、35と、絶縁層31cとを備えている。絶縁層31aは、固定基体11の上面に形成されている。絶縁層31aの上面に圧電層32、33とコア層31bとが形成されており、その圧電層32、33の上面に、それぞれ、電極層34、35が形成されている。圧電層32には、更に、電極層34との間に電位差を発生するための他の電極層(図示せず)が接合されてもよい。同様に、圧電層33には、更に、電極層35との間に電位差を発生するための他の電極層(図示せず)が接合されてもよい。ここで、圧電層32、33に接合された、電極層34、35との間で電位差を発生するための他の電極層は図示されていないが、スピンデバイス素子14に接続された下部電極13などと兼用することも可能である。コア層31bは、例えば、シリコン、シリコン酸化物、シリコン窒化物、シリコン酸窒化物等で形成され得る。絶縁層31cは、コア層31bと電極層34、35の上面を被覆するように形成されている。圧電層32及び電極層34で形成される積層体と圧電層33及び電極層35で形成される積層体とは、コア層31bを挟んで互いに対向するように配置されている。
可変形基板31の上面に下部電極13が形成され、下部電極13の上面にスピンデバイス素子14が形成されている。スピンデバイス素子14の構成は、図1Aを参照しながら上述したとおりである。スピンデバイス素子14の記録層23の上面に上部電極15が形成されている。スピンデバイス素子14の側面には、スピンデバイス素子14を保護する絶縁層16が形成されている。絶縁層16は、参照層21、スペーサー層22及び記録層23が積層された積層構造の側面を被覆している。
このような構成の磁気メモリ1Bでは、圧電層32、33に接合された電極層(電極層34、35及び図示されない他の電極層)を用いて圧電層32、33に電界を印加することにより、可変形基板31を曲げることができる。詳細には、圧電層32、33に電界を印加すると、圧電効果により圧電層32、33に歪みが生じる。圧電層32、33が歪むことにより、可変形基板31に力が作用し、可変形基板31が曲がる。
ここで、図12の磁気メモリ1Bの構成では、可変形基板31の下面の一部が、固体で占められていない空間17に面している。可変形基板31のスピンデバイス素子14が形成される面と反対側の面が固体で占められていない空間17に面する構造は、可変形基板31の変位を増大可能にするために有効である。
図12に図示されている機構においても、可変形基板31を曲げる際に、(漏れ電流や一時的な充電電流を除いて)電流が流れないことに留意されたい。図12に図示されている機構では、圧電効果を用いて可変形基板31を曲げるので、可変形基板31を曲げるために電流を流す必要がない。これは、書き込み電力(書き込み動作に必要な消費電力)を低減するために有用である。
図12に図示されている磁気メモリ1Bへのデータ書き込みは、圧電層24、25に電界を印加する代わりに圧電層32、33に電界を印加することを除いて、図10に図示されている磁気メモリ1Aと同様の手順で行うことができる。
好適な他の実施形態では、キャパシタ電極の間に作用する力を利用した機構によって可変形基板が曲げられる。図13は、キャパシタ電極の間に作用する力を利用して可変形基板を曲げる機構を備えた磁気メモリの構成の一例を概念的に示す断面図である。
磁気メモリ1Bは、固定基体11を備えており、固定基体11に、キャパシタ電極36が部分的に形成されている。キャパシタ電極36は、平板部36aとコンタクト部36bとを備えている。平板部36aの下面は、固体で占められていない空間17Aに面している。
固定基体11の上面に可変形基板37が接合されている。可変形基板37は、固体で占められていない空間17Bを挟んでキャパシタ電極36に対向している。即ち、可変形基板37は、その下面において固体で占められていない空間17Bに面している。
可変形基板37は、誘電層38と、キャパシタ電極層39と、基板本体40とを備えている。誘電層38は、固定基体11の上面に接合されており、キャパシタ電極層39は、誘電層38の上面に接合されている。基板本体40は、キャパシタ電極層39の上面に接合されている。キャパシタ電極層39は、誘電層38及び固体で占められていない空間17Bを挟んでキャパシタ電極36の平板部36aに対向しており、キャパシタ電極層39とキャパシタ電極36とでキャパシタが形成されている。
可変形基板37の上面(基板本体40の上面)に下部電極13が形成され、下部電極13の上面にスピンデバイス素子14が形成されている。スピンデバイス素子14の構成は、図1Aを参照しながら上述したとおりである。スピンデバイス素子14の記録層23の上面に上部電極15が形成されている。スピンデバイス素子14の側面には、スピンデバイス素子14を保護する絶縁層16が形成されている。絶縁層16は、参照層21、スペーサー層22及び記録層23が積層された積層構造の側面を被覆している。
このような構成の磁気メモリ1Cでは、キャパシタ電極36とキャパシタ電極層39の間に電圧を印加することにより、可変形基板37を曲げることができる。詳細には、キャパシタ電極36とキャパシタ電極層39の間に電圧を印加すると、キャパシタ電極36とキャパシタ電極層39の間に電界が発生し、この電界がキャパシタ電極層39に発生する電荷に作用してキャパシタ電極層39をキャパシタ電極36に向けて引き寄せる力、即ち、可変形基板37をキャパシタ電極36に向けて引き寄せる力が発生する。可変形基板37の下面は、固定基体11に部分的にしか接合されておらず、固体で占められていない空間17Bに面しているので、可変形基板37をキャパシタ電極36に向けて引き寄せる力により可変形基板37が曲がる。
ここで、図13の磁気メモリ1Cの構成では、可変形基板37の下面の一部が、固体で占められていない空間17Bに面している。可変形基板37のスピンデバイス素子14が形成される面と反対側の面が固体で占められていない空間17Bに面する構造は、可変形基板37の変位を増大可能にするために有効である。
図13に図示されている機構においても、可変形基板37を曲げる際に、(漏れ電流や一時的な充電電流を除いて)電流が流れないことに留意されたい。図13に図示されている機構では、キャパシタ電極間に作用する力を用いて可変形基板37を曲げるので、可変形基板37を曲げるために電流を流す必要がない。これは、書き込み電力(書き込み動作に必要な消費電力)を低減するために有用である。
図14は、図13に図示されている磁気メモリ1Cのスピンデバイス素子14(メモリセル)へのデータ書き込みの手順を示すフローチャートである。スピンデバイス素子14にデータを書き込む場合、キャパシタ電極36とキャパシタ電極層39の間に電圧が印加され、可変形基板37が曲げられる(ステップS31)。可変形基板37が曲げられると、スピンデバイス素子14に歪みが印加されるので、磁歪効果により、記録層23が、“ハーフセレクト”状態になる。
更に、スピンデバイス素子14(メモリセル)に書き込み電流が流される(ステップS32)。書き込み電流は、いずれも磁性体である参照層21、記録層23を通過するように流され、これにより、スピントランスファートルクが記録層23の磁化に作用する。書き込み電流の向きは、記録層23の磁化を向けるべき方向、即ち、スピンデバイス素子14に書き込むべきデータに応じて選択される。
可変形基板37が曲げられた状態で所望のデータを記録する書き込み電流がスピンデバイス素子14に流されることで、スピンデバイス素子14(メモリセル)に所望のデータが書き込まれる(ステップS33)。
その後、可変形基板37を曲げることが止められる(ステップS34)。このような手順により、データ書き込みが完了する。上面にスピンデバイス素子14が形成された可変形基板37が曲げられた状態で書き込み電流がスピンデバイス素子14に流されることで、データ安定性と書き込み電力との間の相反性を軽減することができる。
なお、スピンデバイス素子14(メモリセル)に書き込み電流を流す代わりに、電流磁界を用いてスピンデバイス素子14にデータを書き込んでよい。この場合、例えば、図6A、図6B、図7A、図7Bに図示されているように、書き込み電流線がスピンデバイス素子14の近傍に設けられ、その書き込み電流線に書き込み電流を流すことでデータ書き込みのための電流磁界が発生される。
また、図14のフローチャートでは、可変形基板37を曲げる動作(ステップS31)が、所望のデータを記録する書き込み電流をスピンデバイス素子14に流す動作(ステップS32)よりも先に開始されるような手順が図示されているが、順序は逆でもよい。
磁気メモリの構成によっては、各メモリセルのスピンデバイス素子を、トランジスタに接続することが求められる場合がある。例えば、各メモリセルが、スピンデバイス素子と選択トランジスタとを含んでいる場合、該スピンデバイス素子が選択トランジスタに接続される。以下では、各メモリセルのスピンデバイス素子がトランジスタに接続される場合の磁気メモリの構成について説明する。
図15Aは、各メモリセルのスピンデバイス素子がトランジスタに接続された磁気メモリの構成の一例を概念的に示す断面図であり、図15Bは、図15Aに図示された磁気メモリの構成を示す平面図である。図15A、図15Bに図示されている磁気メモリ1Dは、図10に図示されている磁気メモリ1Aと同様に、圧電効果を用いて可変形基板を曲げるように構成されている。
詳細には、磁気メモリ1Dは、トランジスタ回路が集積化された半導体基板41を備えている。図15Aには、半導体基板41に集積化されたトランジスタ42が図示されている。詳細には図示されていないが、半導体基板41は、金属配線層及び金属配線層を絶縁する層間絶縁膜を含んでいてもよい。
半導体基板41の上に固定基体11が形成されており、固定基体11の上面に可変形基板12が接合されている。加えて、可変形基板12の側面に、圧電層24が接合されている。圧電層24は、圧電効果を発現する材料、例えば、AlN、チタン酸ジルコン酸鉛(PZT)、ジルコニウム酸化物(ZnO)等で形成される。圧電層24は、固定基体11の上面に接合されて固定される。圧電層24の可変形基板12の側面に接合されている面と反対側の面には、電極層26が接合されている。圧電層24には、更に、電極層26との間に電位差を発生するための他の電極層(図示せず)が接合されてもよい。電極層26との間で電位差を発生するための他の電極層は図示されていないが、スピンデバイス素子14に接続された下部電極13などと兼用することも可能である。
可変形基板12の上面に下部電極13が形成され、下部電極13の上面にスピンデバイス素子14が形成されている。スピンデバイス素子14の構成は、図1Aを参照しながら上述したとおりである。スピンデバイス素子14の記録層23の上面に上部電極15が形成されている。スピンデバイス素子14の側面には、スピンデバイス素子14を保護する絶縁層16が形成されている。絶縁層16は、参照層21、スペーサー層22及び記録層23が積層された積層構造の側面を被覆している。下部電極13は、コンタクト19Aを介して半導体基板41に集積化されたトランジスタ42に接続されている。加えて、上部電極15は、コンタクト19Bを介して半導体基板41に集積化された配線及び/又は素子に接続されている。
このような構成の磁気メモリ1Dでは、圧電層24に接合された電極層(電極層26及び図示されない他の電極層)を用いて圧電層24に電界を印加することにより、可変形基板12を曲げることができる。詳細には、圧電層24に電界を印加すると、圧電効果により圧電層24に歪みが生じる。圧電層24が歪むことにより、可変形基板12に力が作用し、可変形基板12が曲がる。上述されているように、可変形基板12が曲げられた状態で所望のデータを記録する書き込み信号(例えば、スピン偏極電流や電流磁界)をスピンデバイス素子14に与える動作を行うことで、データ安定性と書き込み電力との間の相反性を軽減することができる。
ここで、図15A、図15Bの磁気メモリ1Dの構成では、可変形基板12の下面の一部が、固体で占められていない空間17に面している。可変形基板12のスピンデバイス素子14が形成される面と反対側の面が固体で占められていない空間17に面する構造は、可変形基板12の変位を増大可能にするために有効である。
また、図15A、図15Bの磁気メモリ1Dの構成では、可変形基板12を曲げる際に、(漏れ電流や一時的な充電電流を除いて)電流が流れないことにも留意されたい。図15A、15Bに図示されている機構では、圧電効果を用いて可変形基板12を曲げるので、可変形基板12を曲げるために電流を流す必要がない。これは、書き込み電力(書き込み動作に必要な消費電力)を低減するために有用である。
図15A、図15Bに図示されている磁気メモリ1Dへのデータ書き込みは、圧電層24、25に電界を印加する代わりに圧電層24に電界を印加することを除いて、図10に図示されている磁気メモリ1Aと同様の手順で行うことができる。
図15A、図15Bの磁気メモリ1Dの構成においても、スピンデバイス素子14の配置が、スピンデバイス素子14の記録層23に発生する歪みεの大きさに影響する。この知見に基づき、図15A、図15Bに図示されている磁気メモリ1Dにおいても、スピンデバイス素子14が、スピンデバイス素子14の中心面Dが、固定端30a、30bの間の中心面Cの位置に対して+X方向又は−X方向にずれて位置するように配置されている。これにより、圧縮応力又は引張り応力の一方が支配的であるように記録層23に応力を作用させることができる。詳細には、図15A、図15Bに図示されている磁気メモリ1Dでは、スピンデバイス素子14の−X方向に面する端14aが、固定端30a、30bの間の中心面Cに対して−X方向に位置しており、スピンデバイス素子14の+X方向に面する端14bが、中心面Cに対して+X方向に位置している。ここで、スピンデバイス素子14の端14aの中心面Cからの距離は、端14bの中心面Cからの距離よりも近い。この結果、スピンデバイス素子14の中心面Dは、固定端30a、30bの間の中心面Cに対して+X方向にずれて位置している。
記録層23に発生する歪みを一層に増大させるためには、スピンデバイス素子14が、スピンデバイス素子14の全体(又は、記録層23の全体)が中心面Cに対して−X方向に位置するように配置されるか、又は、スピンデバイス素子14の全体が中心面Cに対して+X方向に位置するように配置されることが好ましい。図15C、図15Dは、スピンデバイス素子14がこのような配置となっている場合の磁気メモリ1Dの構成の一例を示している。図15C、図15Dの構成では、スピンデバイス素子14の−X方向に面する端14a(即ち、記録層23の−X方向に面する端)が、固定端30a、30bの間の中心面Cに対して+X方向に位置している(特に、図15D参照)。
図16Aは、スピンデバイス素子がトランジスタに接続された磁気メモリの構成の他の例を概念的に示す断面図であり、図16Bは、図16Aに図示された磁気メモリの構成を示す平面図である。図16A、図16Bに図示されている磁気メモリ1Eは、図12に図示されている磁気メモリ1Bと同様に、圧電効果を用いて可変形基板を曲げるように構成されている。
詳細には、磁気メモリ1Eは、トランジスタ回路が集積化された半導体基板41を備えている。図16Aには、半導体基板41に集積化されたトランジスタ42が図示されている。詳細には図示されていないが、半導体基板41は、金属配線層及び金属配線層を絶縁する層間絶縁膜を含んでいてもよい。半導体基板41の上に固定基体11が形成されており、固定基体11の上面に可変形基板31が接合されている。可変形基板31は、その下面において、固体で占められていない空間17に面している。
可変形基板31は、絶縁層31aと、コア層31bと、圧電層32と、電極層34と、絶縁層31cとを備えている。絶縁層31aは、固定基体11の上面に形成されている。絶縁層31aの上面に圧電層32とコア層31bとが形成されており、その圧電層32の上面に、電極層34が形成されている。圧電層32には、更に、電極層34との間に電位差を発生するための他の電極層(図示せず)が接合されてもよい。ここで、圧電層32に接合された、電極層34との間で電位差を発生するための他の電極層は図示されていないが、スピンデバイス素子14に接続された下部電極13などと兼用することも可能である。コア層31bは、例えば、シリコン、シリコン酸化物、シリコン窒化物、シリコン酸窒化物等で形成され得る。絶縁層31cは、コア層31bと圧電層32の上面を被覆するように形成されている。
可変形基板31の上面に下部電極13が形成され、下部電極13の上面にスピンデバイス素子14が形成されている。スピンデバイス素子14の構成は、図1Aを参照しながら上述したとおりである。スピンデバイス素子14の記録層23の上面に上部電極15が形成されている。スピンデバイス素子14の側面には、スピンデバイス素子14を保護する絶縁層16が形成されている。絶縁層16は、参照層21、スペーサー層22及び記録層23が積層された積層構造の側面を被覆している。下部電極13は、コンタクト19Aを介して半導体基板41に集積化されたトランジスタ42に接続されている。加えて、上部電極15は、コンタクト19Bを介して半導体基板41に集積化された配線及び/又は素子に接続されている。
このような構成の磁気メモリ1Eでは、圧電層32に接合された電極層(電極層34及び図示されない他の電極層)を用いて圧電層32に電界を印加することにより、可変形基板31を曲げることができる。詳細には、圧電層32に電界を印加すると、圧電効果により圧電層32に歪みが生じる。圧電層32が歪むことにより、可変形基板31に力が作用し、可変形基板31が曲がる。
図16A、図16Bに図示されている機構においても、可変形基板31を曲げる際に、(漏れ電流や一時的な充電電流を除いて)電流が流れないことに留意されたい。図16A、図16Bに図示されている機構では、圧電効果を用いて可変形基板31を曲げるので、可変形基板31を曲げるために電流を流す必要がない。これは、書き込み電力(書き込み動作に必要な消費電力)を低減するために有用である。
図16A、図16Bに図示されている磁気メモリ1Eへのデータ書き込みは、圧電層32、33に電界を印加する代わりに圧電層32に電界を印加することを除いて、図12に図示されている磁気メモリ1Bと同様の手順で行うことができる。
図16A、図16Bに図示されている磁気メモリ1Eの構成においても、スピンデバイス素子14の配置が、スピンデバイス素子14の記録層23に発生する歪みεの大きさに影響する。この知見に基づき、図16A、図16Bに図示されている磁気メモリ1Eにおいても、スピンデバイス素子14が、スピンデバイス素子14の中心面Dが、固定端30a、30bの間の中心面Cの位置に対して+X方向又は−X方向にずれて位置するように配置されている。これにより、圧縮応力又は引張り応力の一方が支配的であるように記録層23に応力を作用させることができる。詳細には、図16A、図16Bに図示されている磁気メモリ1Eでは、スピンデバイス素子14の−X方向に面する端14aが、固定端30a、30bの間の中心面Cに対して−X方向に位置しており、スピンデバイス素子14の+X方向に面する端14bが、中心面Cに対して+X方向に位置している。ここで、スピンデバイス素子14の端14aの中心面Cからの距離は、端14bの中心面Cからの距離よりも近い。この結果、スピンデバイス素子14の中心面Dは、固定端30a、30bの間の中心面Cに対して+X方向にずれて位置している。
記録層23に発生する歪みを一層に増大させるためには、スピンデバイス素子14が、スピンデバイス素子14の全体(又は、記録層23の全体)が中心面Cに対して−X方向に位置するように配置されるか、又は、スピンデバイス素子14の全体が中心面Cに対して+X方向に位置するように配置されることが好ましい。
図17Aは、スピンデバイス素子がトランジスタに接続された磁気メモリの構成の更に他の例を概念的に示す断面図であり、図17Bは、図17Aに図示された磁気メモリの構成を示す平面図である。図17A、図17Bに図示されている磁気メモリ1Fは、図13に図示されている磁気メモリ1Cと同様に、キャパシタ電極間に作用する力を利用して可変形基板を曲げるように構成されている。
詳細には、磁気メモリ1Fは、トランジスタ回路が集積化された半導体基板41を備えている。図17Aには、半導体基板41に集積化されたトランジスタ42が図示されている。詳細には図示されていないが、半導体基板41は、金属配線層及び金属配線層を絶縁する層間絶縁膜を含んでいてもよい。半導体基板41の上に固定基体11Aが形成されている。
固定基体11Aの上面には、キャパシタ電極36が形成されている。キャパシタ電極36は、平板部36aとコンタクト部36bとを備えている。平板部36aの下面は、固体で占められていない空間17Aに面している。コンタクト部36bは、半導体基板41に集積化された配線及び/又は素子に接続されている。
固定基体11Aの上面のキャパシタ電極36が形成されていない部分、及び、キャパシタ電極36の上面には、固定基体11Bが形成される。更に、固定基体11Bの上面に可変形基板37が接合される。可変形基板37は、固体で占められていない空間17Bを挟んでキャパシタ電極36に対向している。即ち、可変形基板37は、その下面において固体で占められていない空間17Bに面している。
可変形基板37は、誘電層38と、キャパシタ電極層39と、基板本体40とを備えている。誘電層38は、固定基体11Bの上面に接合されており、キャパシタ電極層39は、誘電層38の上面に接合されている。基板本体40は、キャパシタ電極層39の上面に接合されている。キャパシタ電極層39は、誘電層38及び固体で占められていない空間17Bを挟んでキャパシタ電極36の平板部36aに対向しており、キャパシタ電極層39とキャパシタ電極36とでキャパシタが形成されている。
可変形基板37の上面(基板本体40の上面)に下部電極13が形成され、下部電極13の上面にスピンデバイス素子14が形成されている。スピンデバイス素子14の構成は、図1Aを参照しながら上述したとおりである。スピンデバイス素子14の記録層23の上面に上部電極15が形成されている。スピンデバイス素子14の側面には、スピンデバイス素子14を保護する絶縁層16が形成されている。絶縁層16は、参照層21、スペーサー層22及び記録層23が積層された積層構造の側面を被覆している。また、可変形基板37の側面が絶縁層20によって被覆されている。絶縁層20は、下部電極13を、キャパシタ電極36及び可変形基板37のキャパシタ電極層39から電気的に絶縁する。下部電極13は、コンタクト19Aを介して半導体基板41に集積化されたトランジスタ42に接続されている。加えて、上部電極15は、コンタクト19Bを介して半導体基板41に集積化された配線及び/又は素子に接続されている。
このような構成の磁気メモリ1Fでは、キャパシタ電極36とキャパシタ電極層39の間に電圧を印加することにより、可変形基板37を曲げることができる。詳細には、キャパシタ電極36とキャパシタ電極層39の間に電圧を印加すると、キャパシタ電極36とキャパシタ電極層39の間に電界が発生し、この電界がキャパシタ電極層39に発生する電荷に作用してキャパシタ電極層39をキャパシタ電極36に向けて引き寄せる力、即ち、可変形基板37をキャパシタ電極36に向けて引き寄せる力が発生する。可変形基板37の下面は、固定基体11Bに部分的にしか接合されておらず、固体で占められていない空間17Bに面しているので、可変形基板37をキャパシタ電極36に向けて引き寄せる力により可変形基板37が曲がる。
ここで、図17A、17Bの磁気メモリ1Fの構成では、可変形基板37の下面の一部が、固体で占められていない空間17Bに面している。可変形基板37のスピンデバイス素子14が形成される面と反対側の面が固体で占められていない空間17Bに面する構造は、可変形基板37の変位を増大可能にするために有効である。
図17A、17Bに図示されている機構においても、可変形基板37を曲げる際に、(漏れ電流や一時的な充電電流を除いて)電流が流れないことに留意されたい。図17A、17Bに図示されている機構では、キャパシタ電極間に作用する力を用いて可変形基板37を曲げるので、可変形基板37を曲げるために電流を流す必要がない。これは、書き込み電力(書き込み動作に必要な消費電力)を低減するために有用である。
図17A、図17Bに図示されている磁気メモリ1Eの構成においても、スピンデバイス素子14の配置が、スピンデバイス素子14の記録層23に発生する歪みεの大きさに影響する。この知見に基づき、図17A、図17Bに図示されている磁気メモリ1Fにおいても、スピンデバイス素子14が、スピンデバイス素子14の中心面Dが、固定端30a、30bの間の中心面Cの位置に対して+X方向又は−X方向にずれて位置するように配置されている。これにより、圧縮応力又は引張り応力の一方が支配的であるように記録層23に応力を作用させることができる。詳細には、図17A、図17Bに図示されている磁気メモリ1Fでは、スピンデバイス素子14の−X方向に面する端14aが、固定端30a、30bの間の中心面Cに対して−X方向に位置しており、スピンデバイス素子14の+X方向に面する端14bが、中心面Cに対して+X方向に位置している。ここで、スピンデバイス素子14の端14aの中心面Cからの距離は、端14bの中心面Cからの距離よりも近い。この結果、スピンデバイス素子14の中心面Dは、固定端30a、30bの間の中心面Cに対して+X方向にずれて位置している。
記録層23に発生する歪みを一層に増大させるためには、スピンデバイス素子14が、スピンデバイス素子14の全体(又は、記録層23の全体)が中心面Cに対して−X方向に位置するように配置されるか、又は、スピンデバイス素子14の全体が中心面Cに対して+X方向に位置するように配置されることが好ましい。
(磁気メモリの製造方法)
図18は、本発明の一実施形態における、図15A、図15Bに図示された磁気メモリ1Dの製造方法を示すフローチャートであり、図19A〜図19Eは、磁気メモリ1Dの製造方法を示す断面図である。
図18は、本発明の一実施形態における、図15A、図15Bに図示された磁気メモリ1Dの製造方法を示すフローチャートであり、図19A〜図19Eは、磁気メモリ1Dの製造方法を示す断面図である。
磁気メモリ1Dの製造においては、図19Aに図示されているように、半導体基板41にトランジスタ回路が集積化される(ステップS41)。図19Aにおいては、半導体基板41に集積化されたトランジスタ42しか図示されていないが、実際の実施においては、半導体基板41にはトランジスタ回路を構成する多数のトランジスタが集積化されると理解されるべきである。
図19Bに図示されているように、半導体基板41の上に固定基体11と犠牲層51とが形成される(ステップS42)。後述されるように、犠牲層51は、後の工程で除去され、固体で占められていない空間17を形成するために用いられる。
更に、図19Cに図示されているように、固定基体11と犠牲層51の上面に可変形基板12が形成される(ステップS43)。可変形基板12は、固定基体11と犠牲層51の上面に基板接合技術を用いて接合してもよい。
続いて、図19Dに図示されているように、固定基体11の上面に圧電層24が形成され、更に、電極層26が形成される(ステップS44)。圧電層24は、可変形基板12の側面に接するように形成され、電極層26は、圧電層24の可変形基板12の側面に接する面と反対の面に接するように形成される。なお、この工程において、圧電層24に接合し、電極層26との間に電位差を発生するための他の電極層(図示せず)を形成してもよい。
更に、コンタクト19A及びコンタクト53が、可変形基板12及び固定基体11を貫通するように形成される。上述のように、コンタクト19Aは、後の工程で形成される下部電極13を半導体基板41に集積化されたトランジスタ42に接続するために用いられる。一方、コンタクト53は、後の工程で形成される上部電極15を半導体基板41に集積化された配線及び/又は素子に接続するために用いられる。
続いて、図19Eに図示されているように、可変形基板12の上面に下部電極13が形成され、下部電極13の上面にスピンデバイス素子14が形成される(ステップS45)。下部電極13は、コンタクト19Aに接合するように形成され、これにより、下部電極13は、コンタクト19Aを介して半導体基板41に集積化されたトランジスタ42に電気的に接続される。
スピンデバイス素子14の形成においては、参照層21、スペーサー層22及び記録層23が順次に形成され、更に、スピンデバイス素子14の側面にスピンデバイス素子14を保護する絶縁層16が形成される。
更に、スピンデバイス素子14の記録層23の上面に上部電極15が形成される。このとき、上部電極15と、前の工程で形成されたコンタクト53とを接続するコンタクトを形成し、これにより、上部電極15を半導体基板41に集積化された配線及び/又は素子に接続するコンタクト19Bが形成される。
更に、犠牲層51の少なくとも一部が除去されて、固体で占められていない空間17が形成される(ステップS46)。空間17が形成される位置に連通する開口を通じてエッチングを行うことで、犠牲層51を選択的に除去して空間17を形成することができる。エッチングとしては、溶液を用いたウェットエッチングでもよいし、プラズマガスを用いたドライエッチングでもよい。以上の工程により、図15A、図15Bに図示されている磁気メモリ1Dの形成が完了する。
このように、本実施形態では、犠牲層51を一旦形成した後、エッチングで除去するという手法により、可変形基板12の下面に接する空間17(即ち、固体で占められていない空間)の形成が実現されている。
図20は、本発明の一実施形態における、図17A、図17Bに図示された磁気メモリ1Fの製造方法を示すフローチャートであり、図21A〜図21Fは、磁気メモリ1Fの製造方法を示す断面図である。
磁気メモリ1Fの製造においては、図21Aに図示されているように、半導体基板41にトランジスタ回路が集積化される(ステップS51)。更に、半導体基板41の上に固定基体11Aと犠牲層51Aとが形成される(ステップS52)。後述されるように、犠牲層51Aは、後の工程で除去され、固体で占められていない空間17Aを形成するために用いられる。
更に、図21Bに図示されているように、キャパシタ電極36が形成される(ステップS53)。キャパシタ電極36の平板部36aは、固定基体11Aと犠牲層51Aの上面を被覆するように形成され、コンタクト部36bは、平板部36aが半導体基板41に集積化された配線及び/又は素子に接続されるように形成される。
更に、図21Cに図示されているように、固定基体11Aの上面のうちキャパシタ電極36に被覆されていない部分、及び、キャパシタ電極36の上面に、固定基体11Bと犠牲層51Bが形成される(ステップS54)。後述されるように、犠牲層51Bは、後の工程で除去され、固体で占められていない空間17Bを形成するために用いられる。
続いて、図21Dに図示されているように、固定基体11Bと犠牲層51Bの上面に誘電層38が形成され、更に、誘電層38の上面にキャパシタ電極層39が形成される(ステップS55)。キャパシタ電極層39は、誘電層38と犠牲層51Bを挟んでキャパシタ電極36に対向するように形成される。
更に、図21Eに図示されているように、キャパシタ電極層39の上面に基板本体40が形成され、これにより、可変形基板37が形成される(ステップS56)。
更に、可変形基板37の側面を被覆するように絶縁層20が形成され、コンタクト19A及びコンタクト53が、固定基体11A、11B及び絶縁層20を貫通するように形成される。上述のように、コンタクト19Aは、後の工程で形成される下部電極13を半導体基板41に集積化されたトランジスタ42に接続するために用いられる。一方、コンタクト53は、後の工程で形成される上部電極15を半導体基板41に集積化された配線及び/又は素子に接続するために用いられる。
続いて、図21Fに図示されているように、可変形基板37の上面に下部電極13が形成され、下部電極13の上面にスピンデバイス素子14が形成される(ステップS57)。下部電極13は、コンタクト19Aに接合するように形成され、これにより、下部電極13は、コンタクト19Aを介して半導体基板41に集積化されたトランジスタ42に電気的に接続される。
スピンデバイス素子14の形成においては、参照層21、スペーサー層22及び記録層23が順次に形成され、更に、スピンデバイス素子14の側面にスピンデバイス素子14を保護する絶縁層16が形成される。
更に、スピンデバイス素子14の記録層23の上面に上部電極15が形成される。このとき、上部電極15と、前の工程で形成されたコンタクト53とを接続するコンタクトを形成し、これにより、上部電極15を半導体基板41に集積化された配線及び/又は素子に接続するコンタクト19Bが形成される。
更に、犠牲層51A、51Bの少なくとも一部が除去されて、固体で占められていない空間17A、17Bが形成される(ステップS58)。空間17A、17Bが形成される位置に連通する開口を通じてエッチング(ウェットエッチング又はドライエッチング)を行うことで、犠牲層51A、51Bを選択的に除去して空間17A、17Bを形成することができる。以上の工程により、図17A、図17Bに図示されている磁気メモリ1Fの形成が完了する。
このように、本実施形態では、犠牲層51A、51Bを一旦形成した後、エッチングで除去するという手法により、キャパシタ電極36及び可変形基板37の下面に接する空間17A、17B(即ち、固体で占められていない空間)の形成が実現されている。
本実施形態の磁気メモリは、トランジスタ回路とスピンデバイス素子(メモリセル)が形成されたメモリ部とを別々のウェハーに集積化し、それらウェハーを貼り合わせることで製造することも可能である。図22A〜図22Cは、このような製造方法の一例を示す断面図である。図22A〜図22Cでは、図15C、図15Dに図示されている磁気メモリ1Dを製造する製造方法が図示されている。
図22Aに図示されているように、トランジスタ42が集積化された半導体基板41が形成されると共に、図22Bに図示されているメモリ部が形成される。メモリ部の形成においては、固定基体11の上面に可変形基板12、圧電層24及び電極層26が形成され、可変形基板12の上に形成された下部電極13が形成され、下部電極13の上にスピンデバイス素子14が形成され、スピンデバイス素子14の上に上部電極15が形成される。更に、コンタクト19A、19Bが固定基体11に貫通して形成される。その後、図22Aに図示されている半導体基板41が、図22Bに図示されているメモリ部の固定基体11に接合され、図22Cに図示されているように、磁気メモリ1Dの形成が完了する。
このような手法によれば、図22Bに図示されているメモリ部を形成する際、固体で占められていない空間17を、上述の製造方法とは異なる方法で形成することが可能となる。すなわち、図22Bに図示されている構造を形成する場合、固定基体11の上に可変形基板12が形成された構造を含む構造体を通常のウェハー工程で作成したのち、固定基体11にリソグラフィー加工を行い、ドライエッチングやウェットエッチングなどでエッチング除去するというプロセスを採用可能である。半導体基板41と固定基体11とは、コンタクト19A、19Bが図22Aに図示されている半導体基板41に形成したコンタクト部に接続されるように、貼り合わせられる。これにより、スピンデバイス素子14が、半導体基板41に形成された素子(例えば、トランジスタ42)と電気的に接続される。
(メモリセルアレイの構成)
上述のように、本実施形態の磁気メモリでは、可変形基板12を曲げた状態でスピンデバイス素子14に書き込み信号を与えることにより、データ安定性と書き込み電力の相反性を軽減する構成となっている。しかしながら、個々のスピンデバイス素子14(即ち、メモリセル)に対して個別に可変形基板12及び可変形基板12を曲げる機構を設けた構成は、磁気メモリの集積度が低下するため好ましくない。
上述のように、本実施形態の磁気メモリでは、可変形基板12を曲げた状態でスピンデバイス素子14に書き込み信号を与えることにより、データ安定性と書き込み電力の相反性を軽減する構成となっている。しかしながら、個々のスピンデバイス素子14(即ち、メモリセル)に対して個別に可変形基板12及び可変形基板12を曲げる機構を設けた構成は、磁気メモリの集積度が低下するため好ましくない。
このような問題に対応するための一つの手法は、一の可変形基板に複数のスピンデバイス素子14(メモリセル)を形成することである。以下では、同一の可変形基板に形成された複数のスピンデバイス素子14(メモリセル)を総称してブロックという。このような構成では、メモリセルがブロック単位でハーフセレクト状態に設定されることになるが、集積度の向上に有効である。以下の実施形態では、一の可変形基板の上に複数のスピンデバイス素子14(メモリセル)を形成されたメモリセルアレイの構成について説明する。
図23Aは、メモリセルアレイの各ブロックの構成の一例を示す斜視図である。可変形基板12のX軸方向に面する側面に圧電層24、25が接合されている。圧電層24、25は、固定基体11の上面に接合されて支持されている。電極層26が、圧電層24の可変形基板12に接合されている面と反対側の面に接合されており、電極層27が、圧電層25の可変形基板12に接合されている面と反対側の面に接合されている。圧電層24には、更に、電極層26との間に電位差を発生するための他の電極層(図示せず)が接合されてもよい。同様に、圧電層25には、更に、電極層27との間に電位差を発生するための他の電極層(図示せず)が接合されてもよい。圧電層24、25及び電極層26、27は、Y軸方向に延伸するように形成されている。このような構造では、可変形基板12のX軸方向に面する側面は、固定端となる。一方、可変形基板12のY軸方向に面する側面は、何らの部材にも接合されない。即ち、可変形基板12のY軸方向に面する側面は、自由端となる。また、可変形基板12のY軸方向に面する側面を自由端とすることは、可変形基板12の変位を増大可能にする点で好ましい。また、可変形基板12の下面は、固体で占められていない空間17に面している。
可変形基板12の上面には、複数のスピンデバイス素子14が行列に並んで配置されている。一の可変形基板12に複数のスピンデバイス素子14が形成されることに留意されたい。図23Aの構成では、一のブロックは、8行2列に並んだスピンデバイス素子14を備えている。なお、図23Aでは、図を見やすくするために各スピンデバイス素子14に接合される下部電極及び上部電極が図示されていない。
ここで、スピンデバイス素子14の歪みの大きさは、可変形基板12の固定端に近い方が大きくなるため、固定端が対向する方向(即ち、X軸方向)に並ぶスピンデバイス素子14の数を相対的に少なくし、固定端が対向する方向と垂直な方向(即ち、Y軸方向)にスピンデバイス素子14の数を相対的に多くすることが好ましい。図23Aの構成では、X軸方向に2列のスピンデバイス素子14が並び、Y軸方向に8行のスピンデバイス素子14が並んでおり、このような要請を満たしている。
図23Aに図示された構成では、圧電層24、25に接合された電極層(電極層26、27及び図示されない他の電極層)を用いて圧電層24、25に電界を印加することにより可変形基板12を曲げ、該可変形基板12に形成されたスピンデバイス素子14を“ハーフセレクト”状態にすることができる。可変形基板12の上に設けられたスピンデバイス素子14を“ハーフセレクト”にした状態で所望のスピンデバイス素子14に書き込み信号(例えば、スピン偏極電流や電流磁界)を与えることで、当該スピンデバイス素子14へのデータ書き込みを行うことができる。
図23Bは、図23Aに図示されている構成のブロックを複数備えたメモリセルアレイの構成の一例を示す平面図である。メモリセルアレイには、図23Aに図示されている構成のブロックが行列に配置されている。このような配置では、それぞれに複数のスピンデバイス素子14が形成された可変形基板12も行列に配置されることになる。
Y軸方向に隣接する可変形基板12は、間隙61によって分離されている。間隙61は、空間17と同様に、固体で示されていない空間である。図23Cは、図23Bの断面A−Aの構造を概念的に示す断面図である。Y軸方向に隣接する可変形基板12は、間隙61を挟んで対向している。間隙61は、空間17に連通している。このような構成によれば、可変形基板12のY軸方向に面する側面を自由端とすることができる。加えて、Y軸方向に隣接する可変形基板12が機械的に分離され、Y軸方向に隣接するブロックのメモリセルを別々にハーフセレクト状態にすることができる。
図23B、図23Cに図示されているように、Y軸方向に隣接する可変形基板12が間隙61によって分離される場合、スピンデバイス素子14に接続する配線を、間隙61を迂回して配線することが必要である。図24は、スピンデバイス素子14に接続する配線を、間隙61を迂回して配置した場合における各ブロックの構成の一例を示す平面図であり、図25は、メモリセルアレイの構成の一例を示す平面図である。
メモリセルアレイには、ワード線62とビット線63とが配置される。各ワード線62は、スピンデバイス素子14の上面に接合された上部電極に接合されており、X軸方向に延伸するように設けられている。ワード線62は、スピンデバイス素子14の上方に配置されていることになる。一方、各ビット線63は、スピンデバイス素子14の下面に接合された下部電極に接合されており、全体としてはY軸方向に延伸するように設けられている。ビット線63は、スピンデバイス素子14の下方に配置されていることになり、このことを示すために、ビット線63は、破線で図示されている。ビット線63は、間隙61を迂回するように配線される。ビット線63は、可変形基板12及び圧電層24、25に埋め込まれてもよい。
図26は、メモリセルアレイの各ブロックの構成の他の例を示す斜視図であり、図26の構成では、固定基体11の上面に圧電層32、33が接合され、圧電層32、33の上面にそれぞれ電極層34、35が形成されている。圧電層32には、更に、電極層34との間に電位差を発生するための他の電極層(図示せず)が接合されてもよい。同様に、圧電層33には、更に、電極層35との間に電位差を発生するための他の電極層(図示せず)が接合されてもよい。圧電層32、33及び電極層34、35は、Y軸方向に延伸するように形成されている。可変形基板12は、電極層34、35の上面に接合されている。圧電層32及び電極層34で構成される積層体と圧電層33及び電極層35で構成される積層体とは互いに離間して配置されている。可変形基板12の上面には、複数のスピンデバイス素子14が行列に並んで配置されている。可変形基板12の下面は、固体で占められていない空間17に面している。
図26に図示されたブロック構成の各構成要素の寸法は、一例としては、以下にように決められてもよい。X軸に沿った可変形基板12の長さ(一方の固定端から他方の固定端まで)は、30nm〜200nm程度であり、Y軸に沿った可変形基板12の長さ(一方の自由端から他方の自由端まで)は、150nm〜3μm程度である。一方の固定端から他方の固定端の距離のほうが、一方の自由端から他方の自由端までの距離よりも短く設定するほうが好ましい。これは、図9Aで示したように、固定端の間では応力の符号が反転し得るため、多くのメモリセル(スピンデバイス素子14)を配置することは現実的ではなく、1〜4個のメモリセル、もっとも好ましくは2個のメモリセルが固定端の間に配置されることが現実的であるのに対し、自由端の間では、応力の変化が小さく、多数のメモリセルを並べることが可能となるためである。自由端の間には、例えば、1〜1000個のメモリセルのように、多数のメモリセルを配置することが可能となる。
図26に図示された構成では、圧電層32、33に接合された電極層(電極層34、35及び図示されない他の電極層)用いて圧電層32、33に電界を印加することにより可変形基板12を曲げ、該可変形基板12に形成されたスピンデバイス素子14を“ハーフセレクト”状態にすることができる。可変形基板12の上に設けられたスピンデバイス素子14を“ハーフセレクト”にした状態で所望のスピンデバイス素子14に書き込み信号を与えることで、当該スピンデバイス素子14へのデータ書き込みを行うことができる。
図27は、図26に図示されている構成のブロックを複数備えたメモリセルアレイの構成の一例を示す平面図である。図27の構成では、メモリセルアレイに図26に図示されている構成のブロックが行列に配置されている。このような配置では、それぞれに複数のスピンデバイス素子14が形成された可変形基板12も行列に配置されることになる。
Y軸方向に隣接する可変形基板12は、間隙61によって分離されている。間隙61は、空間17と同様に、固体で示されていない空間であり、空間17に連通している。このような構成によれば、Y軸方向に隣接する可変形基板12を機械的に分離し、Y軸方向に隣接するブロックのメモリセルを別々にハーフセレクト状態にすることができる。
図26及び図27に図示されているメモリセルアレイの構造は、可変形基板12の下方に圧電層32、33及び電極層34、35が設けられているので、図23Aに示されている構成と比較するとX軸方向における隣接する可変形基板12の間の距離を低減することができる。これは、メモリセルの集積度を高くするために好適である。
図26及び図27に図示されているメモリセルアレイの構造においても、Y軸方向に隣接する可変形基板12が間隙61によって分離されており、スピンデバイス素子14に接続する配線が、間隙61を迂回して配線される。図28は、スピンデバイス素子14に接続する配線を、間隙61を迂回して配置した場合における各ブロックの構成の一例を示す平面図であり、図29は、メモリセルアレイの構成の一例を示す平面図である。
図28、図29に図示されている構造においても、各ワード線62は、スピンデバイス素子14の上面に接合された上部電極に接合されており、X軸方向に延伸するように設けられている。ワード線62は、スピンデバイス素子14の上方に配置されていることになる。また、各ビット線63は、スピンデバイス素子14の下面に接合された下部電極に接合されており、全体としてはY軸方向に延伸するように設けられている。ビット線63は、スピンデバイス素子14の下方に配置されていることになり、このことを示すために、ビット線63は、破線で図示されている。ビット線63は、間隙61を迂回するように配線される。ビット線63は、可変形基板12に埋め込まれてもよい。
図30は、メモリセルアレイの各ブロックの構成の更に他の例を示す斜視図である。図30の構成では、固定基体11の上面に圧電層64が形成され、圧電層64の上面に電極層65が形成されている。圧電層64は、更に、電極層65との間で電位差を発生するための他の電極層(図示せず)が接合されてもよい。圧電層64及び電極層65は、いずれも、Y軸方向に延伸するように形成されている。可変形基板12は、電極層65の上面に接合されている。可変形基板12の上面には、複数のスピンデバイス素子14が行列に並んで配置されている。
図30の構成では、圧電層64及び電極層65で形成される積層体は、可変形基板12の下面のX軸方向における中央部分に接合されている。ここで、可変形基板12の下面の一部分が圧電層64及び電極層65で形成される積層体に接合されており、可変形基板12の下面は、はやり、固体で占められていない空間17に面していることに留意されたい。
可変形基板12を曲げる場合、この圧電層64に電極層65を用いて電界を印加することで圧電層64に歪みが誘起される。圧電層64の歪みにより、可変形基板12を曲げ、該可変形基板12に形成されたスピンデバイス素子14を“ハーフセレクト”状態にすることができる。可変形基板12の上に設けられたスピンデバイス素子14を“ハーフセレクト”にした状態で所望のスピンデバイス素子14に書き込み信号を与えることで、当該スピンデバイス素子14へのデータ書き込みを行うことができる。
ここで、図30では、固定基体11、圧電層64、電極層65及び可変形基板12が、片持ち梁構造を構成していることに留意されたい。このような片持ち梁構造を採用することにより、可変形基板12の変位を増やすことが可能となるので、スピンデバイス素子14により大きな歪みを印加することが可能となる。
上述のメモリセルアレイの構成を採用する場合においても、各スピンデバイス素子14(メモリセル)へのデータ書き込みを、電流磁界を用いて行ってもよい。このような場合、各スピンデバイス素子14に近接して書き込み電流線が設けられる。図31は、電流磁界を用いてデータ書き込みを行う場合のメモリセルアレイの各ブロックの構成の一例を示す斜視図であり、図32は、平面図である。
図31、図32に図示されているブロックの構成は、図23Aに図示されているブロックの構成とほぼ同様である。相違点は、固定基体11の下方に書き込み電流線67が設けられていることである。図31、図32に図示されている構成では、複数の書き込み電流線67がY軸方向に並んで配置されている。各書き込み電流線67は、X軸方向に延伸している。
図31、図32に図示された構成では、データ書き込みは、下記のようにして行われる。データ書き込みが行われる場合、圧電層24、25に電界を印加することにより可変形基板12が曲げられ、該可変形基板12に形成されたスピンデバイス素子14が“ハーフセレクト”状態にされる。可変形基板12の上に設けられたスピンデバイス素子14を“ハーフセレクト”にした状態で、データ書き込み先のスピンデバイス素子14の近傍の書き込み電流線67に選択的に書き込み電流を流して電流磁界を発生することで、データ書き込み先のスピンデバイス素子14へのデータ書き込みを行うことができる。
各ブロックのスピンデバイス素子14(メモリセル)に近接して書き込み電流線を設け、当該書き込み電流線に電流を流して電磁磁界を発生することにより、データ消去をブロック単位で一括して行うことも可能である。図33は、データ消去をブロック単位で行う場合のブロックの構成の一例を示す斜視図であり、図34は、平面図である。
図33、図34に図示されているブロックの構成は、図23Aに図示されているブロックの構成とほぼ同様である。相違点は、可変形基板12の下方に書き込み電流線68が設けられていることである。書き込み電流線68は、Y軸方向に延伸するように設けられている。書き込み電流線68の位置は、当該ブロックのスピンデバイス素子14に電流磁場を作用させることができるように選択される。
図33、図34に図示された構成では、下記の手順により、データ消去をブロック単位で行うことができる。データ消去が行われる場合、圧電層24、25に電界を印加することにより可変形基板12が曲げられ、該可変形基板12に形成されたスピンデバイス素子14が“ハーフセレクト”状態にされる。可変形基板12の上に設けられたスピンデバイス素子14を“ハーフセレクト”にした状態で、書き込み電流線68に電流を流して電流磁界を発生することで、当該可変形基板12の上に設けられた全てのスピンデバイス素子14に特定データ(例えば、データ“0”)を書き込み、データ消去を行うことができる。
(磁気メモリのパッケージング)
上記において議論されているように、本実施形態の磁気メモリは、可変形基板の変位を増大するために、可変形基板の上面又は下面の少なくとも一方が、固体で占められていない空間に面しているように構成される。したがって、磁気メモリのパッケージングにおいても、可変形基板の上面又は下面の少なくとも一方が、固体で占められていない空間に面するように磁気メモリがパッケージングされる。
上記において議論されているように、本実施形態の磁気メモリは、可変形基板の変位を増大するために、可変形基板の上面又は下面の少なくとも一方が、固体で占められていない空間に面しているように構成される。したがって、磁気メモリのパッケージングにおいても、可変形基板の上面又は下面の少なくとも一方が、固体で占められていない空間に面するように磁気メモリがパッケージングされる。
図35は、本実施形態の磁気メモリが封止されたパッケージの構成の一例を示す断面図である。図35には、図15に図示されている磁気メモリ1Dがパッケージングされたパッケージの構成が図示されている。ただし、他の構成の磁気メモリも同様にパッケージ可能であることは当業者には容易に理解されよう。
図35に図示されているパッケージの構成では、実装用基板71の上面に磁気メモリ1Dの半導体基板41の下面が接合されている。更に、キャップ72が、磁気メモリ1Dの全体を覆うように実装用基板71に接合される。実装用基板71とキャップ72とは、それらの間に閉空間73が形成されるように接合される。一実施形態では、閉空間73が固体によって占められていないように実装用基板71とキャップ72とが接合される。例えば、空気や窒素のような気体が閉空間73に封入されてもよいし、その他の流動体が閉空間73に封入されてもよい。また、閉空間73は真空にされてもよい。これにより、可変形基板12の下面が固体で占められていない空間17に面する状態が維持されたまま、磁気メモリ1Dがパッケージに収容されることになる。
この閉空間73を真空封止した場合には、コストは上がるが、以下のようなメリットがある。まず、真空にすると可変形基板がメカ動作するにあたり、空気があるときのようなダンピングの影響がなくなるため(空気の場合には、エアダンピング)、高速で可変形基板を動作させることが有利となり、また、消費電力としても有利になる。また、真空封止にすると可変形基板がパッケージ外の温度の影響を受けづらくなり、メカ的な動作、安定性が向上することもある。これらは用途により、コスト優先で真空封止をせずに空気のままとするか、真空封止して性能を向上させるかは選択することが可能となる。また、真空封止までいかなくとも、軽元素のヘリウムガスによる封止を行うことも考えられる。
一実施形態では、磁気メモリと演算回路(ロジック回路)とがモノリシックに、即ち、同一の半導体基板に集積化されてもよい。図36は、このような構成の半導体集積回路の構成を示す断面図である。図36には、図15に図示されている磁気メモリ1Dと演算回路とがモノリシックに集積化されている半導体集積回路の構成が図示されている。
図36に図示された半導体集積回路では、半導体基板41が、メモリ部74と演算回路部75を備えている。半導体基板41のメモリ部74には、磁気メモリ1Dを構成するトランジスタが集積化される。図36には、磁気メモリ1Dの下部電極13に接続されるトランジスタ42が図示されている。一方、演算回路部75には、演算回路を構成するトランジスタが集積化される。図36には、当該演算回路を構成するトランジスタ43が図示されている。
磁気メモリと演算回路(ロジック回路)とがモノリシックに集積化される場合についても、当該磁気メモリの可変形基板の上面又は下面の少なくとも一方が、固体で占められていない空間に面するように磁気メモリがパッケージングされる。図37Aは、図36に図示された半導体集積回路が封止されたパッケージの構成の一例を示す断面図である。
図37Aに図示されているパッケージの構成においても、実装用基板71の上面に半導体基板41の下面が接合されている。更に、キャップ72が、実装用基板71とキャップ72との間に閉空間73が形成されるように実装用基板71に接合される。一実施形態では、閉空間73が固体によって占められていないように実装用基板71とキャップ72とが接合される。これにより、可変形基板12の下面が固体で占められていない空間17に面する状態が維持されたまま、図36に図示された半導体集積回路がパッケージに収容されることになる。
閉空間73が空気その他の気体で占められ、又は、真空である場合、半導体基板41の演算回路部75に集積化された演算回路の放熱性能が低下することがある。このような放熱性能の低下を防ぐためには、図37Bに図示されているように、熱伝導率が高い材料で形成された伝熱部材79が演算回路部75に接合されることが好ましい。この伝熱部材79は、更に、キャップ72に接合されることが好ましい。この場合、キャップ72が、熱伝導率が高い材料、例えば、金属で形成されることが好ましい。
他の実施形態では、特定の用途の製品を提供するために、磁気メモリと演算回路(ロジック回路)とが別々のチップに集積化され、それらのチップが適宜の接続手段(例えば、ボンディングワイヤー)によって電気的に接続されてもよい。図38は、このような構成の半導体装置を示す断面図である。図38には、図15に図示されている磁気メモリ1Dと演算回路とが別々のチップに集積化されている半導体装置の構成が図示されている。
図38に図示されている半導体装置は、メモリチップ76と、演算回路チップ77とを備えている。メモリチップ76には磁気メモリ1Dが集積化されており、演算回路チップ77には演算回路が集積化されている。該演算回路は、半導体基板44に集積化されたトランジスタ45を備えている。メモリチップ76と演算回路チップ77とは、ワイヤー78によって電気的に接続されている。図38には、一のワイヤー78が図示されているが、メモリチップ76と演算回路チップ77とが適宜の数のワイヤー78で接続され得ることは当業者には容易に理解されるであろう。
磁気メモリと演算回路(ロジック回路)とが別々のチップに集積化される場合についても、当該磁気メモリの可変形基板の上面又は下面の少なくとも一方が、固体で占められていない空間に面するように磁気メモリがパッケージングされる。図39Aは、図38に図示された半導体装置が封止されたパッケージの構成の一例を示す断面図である。
図39Aに図示されているパッケージの構成では、実装用基板71の上面にメモリチップ76の半導体基板41の下面、及び、演算回路チップ77の半導体基板44の下面が接合されている。更に、キャップ72が、実装用基板71とキャップ72との間に閉空間73が形成されるように実装用基板71に接合される。一実施形態では、閉空間73が固体によって占められていないように実装用基板71とキャップ72とが接合される。これにより、可変形基板12の下面が固体で占められていない空間17に面する状態が維持されたまま、図38に図示された半導体装置がパッケージに収容されることになる。
図37Aのパッケージと同様に、閉空間73が空気その他の気体で占められ、又は、真空である場合、演算回路チップ77に集積化された演算回路の放熱性能が低下することがある。このような放熱性能の低下を防ぐためには、図39Bに図示されているように、熱伝導率が高い材料で形成された伝熱部材79が演算回路チップ77に接合されることが好ましい。この伝熱部材79は、更に、キャップ72に接合されることが好ましい。この場合、キャップ72が、熱伝導率が高い材料、例えば、金属で形成されることが好ましい。
本発明の実施形態は、例えば、下記の付記のようにも記載され得る。
(付記1)
可変形基板と、
前記可変形基板に接合され、磁化の方向としてデータを記憶する少なくとも一のスピンデバイス素子と、
前記可変形基板を曲げる曲げ機構
とを具備し、
前記可変形基板の上面又は下面の少なくとも一方が、固体で占められていない第1空間に面している
磁気メモリ。
(付記1)
可変形基板と、
前記可変形基板に接合され、磁化の方向としてデータを記憶する少なくとも一のスピンデバイス素子と、
前記可変形基板を曲げる曲げ機構
とを具備し、
前記可変形基板の上面又は下面の少なくとも一方が、固体で占められていない第1空間に面している
磁気メモリ。
(付記2)
可変形基板と、前記可変形基板に接合され、磁化の方向としてデータを記憶する少なくとも一のスピンデバイス素子と、曲げ機構とを具備し、前記可変形基板の上面又は下面の少なくとも一方が、固体で占められていない空間に面している磁気メモリへのデータ書き込み方法であって、
前記曲げ機構によって前記可変形基板を曲げた状態で前記スピンデバイス素子に書き込み信号を与えることで前記スピンデバイス素子にデータを書き込むステップを具備する
磁気メモリへのデータ書き込み方法。
可変形基板と、前記可変形基板に接合され、磁化の方向としてデータを記憶する少なくとも一のスピンデバイス素子と、曲げ機構とを具備し、前記可変形基板の上面又は下面の少なくとも一方が、固体で占められていない空間に面している磁気メモリへのデータ書き込み方法であって、
前記曲げ機構によって前記可変形基板を曲げた状態で前記スピンデバイス素子に書き込み信号を与えることで前記スピンデバイス素子にデータを書き込むステップを具備する
磁気メモリへのデータ書き込み方法。
(付記3)
磁気メモリと、
前記磁気メモリを、その内部に形成された閉空間に収容するパッケージ
とを具備し、
前記磁気メモリは、
可変形基板と、
前記可変形基板に接合され、磁化の方向としてデータを記憶する少なくとも一のスピンデバイス素子と、
前記可変形基板を曲げる曲げ機構
とを具備し、
前記閉空間には、前記可変形基板の上面又は下面の少なくとも一方が、固体で占められていない第1空間に面するように空洞が設けられる
半導体装置。
磁気メモリと、
前記磁気メモリを、その内部に形成された閉空間に収容するパッケージ
とを具備し、
前記磁気メモリは、
可変形基板と、
前記可変形基板に接合され、磁化の方向としてデータを記憶する少なくとも一のスピンデバイス素子と、
前記可変形基板を曲げる曲げ機構
とを具備し、
前記閉空間には、前記可変形基板の上面又は下面の少なくとも一方が、固体で占められていない第1空間に面するように空洞が設けられる
半導体装置。
(付記4)
トランジスタが集積化された半導体基板の上に犠牲層を形成する工程と、
前記犠牲層の上に可変形基板を形成する工程と、
前記可変形基板の上に磁化の方向としてデータを記憶するスピンデバイス素子を形成する工程と、
前記可変形基板に接合するように圧電層を設ける工程と、
前記犠牲層を除去して前記可変形基板の下面に固体で占められていない空間を形成する工程を具備する
磁気メモリの製造方法。
トランジスタが集積化された半導体基板の上に犠牲層を形成する工程と、
前記犠牲層の上に可変形基板を形成する工程と、
前記可変形基板の上に磁化の方向としてデータを記憶するスピンデバイス素子を形成する工程と、
前記可変形基板に接合するように圧電層を設ける工程と、
前記犠牲層を除去して前記可変形基板の下面に固体で占められていない空間を形成する工程を具備する
磁気メモリの製造方法。
以上には、本発明の実施形態が具体的に記述されているが、本発明は、上記の実施形態に限定されると解釈してはならない。本発明が様々な変更と共に実施され得ることは、当業者には自明的であろう。
1、1A〜1F:磁気メモリ
11、11A、11B:固定基体
12 :可変形基板
12a :下面
12b :上面
12c、12d:側面
13 :下部電極
14 :スピンデバイス素子
14a、14b:端
15 :上部電極
16 :絶縁層
17、17A、17B:空間
18A、18B:書き込み電流線
19A、19B:コンタクト
20 :絶縁層
21 :参照層
22 :スペーサー層
23 :記録層
24、25:圧電層
26、27:電極層
28 :絶縁層
30 :変形部分
30a、30b:固定端
30c、30d:自由端
31:可変形基板
32、33:圧電層
34、35:電極層
36 :キャパシタ電極
36a :平板部
36b :コンタクト部
37 :可変形基板
38 :誘電層
39 :キャパシタ電極層
40 :基板本体
41 :半導体基板
42、43:トランジスタ
44 :半導体基板
45 :トランジスタ
51、51A、51B:犠牲層
53 :コンタクト
54 :絶縁層
61 :間隙
62 :ワード線
63 :ビット線
64 :圧電層
65 :電極層
67、68:書き込み電流線
71 :実装用基板
72 :キャップ
73 :閉空間
74 :メモリ部
75 :演算回路部
76 :メモリチップ
77 :演算回路チップ
78 :ワイヤー
79 :伝熱部材
11、11A、11B:固定基体
12 :可変形基板
12a :下面
12b :上面
12c、12d:側面
13 :下部電極
14 :スピンデバイス素子
14a、14b:端
15 :上部電極
16 :絶縁層
17、17A、17B:空間
18A、18B:書き込み電流線
19A、19B:コンタクト
20 :絶縁層
21 :参照層
22 :スペーサー層
23 :記録層
24、25:圧電層
26、27:電極層
28 :絶縁層
30 :変形部分
30a、30b:固定端
30c、30d:自由端
31:可変形基板
32、33:圧電層
34、35:電極層
36 :キャパシタ電極
36a :平板部
36b :コンタクト部
37 :可変形基板
38 :誘電層
39 :キャパシタ電極層
40 :基板本体
41 :半導体基板
42、43:トランジスタ
44 :半導体基板
45 :トランジスタ
51、51A、51B:犠牲層
53 :コンタクト
54 :絶縁層
61 :間隙
62 :ワード線
63 :ビット線
64 :圧電層
65 :電極層
67、68:書き込み電流線
71 :実装用基板
72 :キャップ
73 :閉空間
74 :メモリ部
75 :演算回路部
76 :メモリチップ
77 :演算回路チップ
78 :ワイヤー
79 :伝熱部材
Claims (2)
- 請求項9に記載の磁気メモリであって、
前記スピンデバイス素子は、前記磁化の方向として前記データを記憶する記録層を備えており、
前記スピンデバイス素子は、前記変形部分の前記第1端と前記第2端からの距離が等しく前記第1方向に垂直であるとして定義された中心面から前記記録層の前記第1方向に面する第5端までの距離と、前記変形部分の前記中心面から前記記録層の前記第2方向に面する第6端までの距離とが異なるように配置された
磁気メモリ。 - 請求項9に記載の磁気メモリであって、
前記スピンデバイス素子は、前記磁化の方向として前記データを記憶する記録層を備えており、
前記スピンデバイス素子は、前記記録層の全体が、前記変形部分の前記第1端と前記第2端からの距離が等しく前記第1方向に垂直であるとして定義された中心面と前記第1端の間、又は、前記中心面と前記第2端の間に位置するように配置された
磁気メモリ。
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