WO2016063458A1 - 半導体集積回路装置 - Google Patents

半導体集積回路装置 Download PDF

Info

Publication number
WO2016063458A1
WO2016063458A1 PCT/JP2015/004938 JP2015004938W WO2016063458A1 WO 2016063458 A1 WO2016063458 A1 WO 2016063458A1 JP 2015004938 W JP2015004938 W JP 2015004938W WO 2016063458 A1 WO2016063458 A1 WO 2016063458A1
Authority
WO
WIPO (PCT)
Prior art keywords
cell
power supply
semiconductor integrated
integrated circuit
circuit device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2015/004938
Other languages
English (en)
French (fr)
Inventor
松井　徹
昌浩 吉村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Socionext Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Socionext Inc filed Critical Socionext Inc
Priority to CN201580057870.5A priority Critical patent/CN107112280B/zh
Priority to JP2016555058A priority patent/JP6597628B2/ja
Publication of WO2016063458A1 publication Critical patent/WO2016063458A1/ja
Priority to US15/493,338 priority patent/US10002832B2/en
Anticipated expiration legal-status Critical
Priority to US15/982,766 priority patent/US10446492B2/en
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/427—Power or ground buses
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
    • H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W42/00—Arrangements for protection of devices
    • H10W42/60—Arrangements for protection of devices protecting against electrostatic charges or discharges, e.g. Faraday shields

Definitions

  • the semiconductor integrated circuit device includes first and second I / O cell columns including a plurality of I / O cells arranged in a first direction, the first I / O cell column, and the second I
  • the first I / O cell column is inside the internal logic circuit
  • the second I / O cell column is The I / O cells in the first and second I / O cell columns are located outside the internal logic circuit, and the high power supply voltage region and the low power supply voltage region are separated in a second direction perpendicular to the first direction.
  • FIG. 3 is a diagram illustrating a configuration example of the I / O region 3 of the semiconductor integrated circuit device according to the second embodiment, and corresponds to an enlarged view of a portion X in FIG.
  • illustration of the internal configuration of the I / O cell, signal wiring, signal terminals, and the like other than the points of the embodiment is omitted.
  • two I / O cell columns 15A and 15B are provided in place of the two I / O cell columns 10A and 10B in FIG.
  • Each of the I / O cell rows 15A and 15B includes a plurality of I / O cells 15 arranged in the horizontal direction of the drawing corresponding to the first direction.
  • the I / O cell column 15A includes a signal I / O cell 18a
  • the I / O cell column 15B includes signal I / O cells 18b and 18c.
  • the signal I / O cells 18a, 18b, and 18c have signal terminals 41a, 41b, and 41c, respectively.
  • the signal terminals 41a, 41b, and 41c are connected to the internal logic circuit 40 by signal wirings 43, 44, and 45, respectively. It is connected.
  • the high power supply voltage region mainly used for input / output with the outside is outside the semiconductor integrated circuit device, and the low power supply voltage region mainly used for input / output with the internal core region is inside the semiconductor integrated circuit device.
  • the I / O cell is arranged.
  • the I / O cell column 15B is arranged such that the high power supply voltage region is inside the semiconductor integrated circuit device and the low power supply voltage region is outside the semiconductor integrated circuit device. That is, both the I / O cell columns 15A and 15B are arranged so that the low power supply voltage region is on the internal logic circuit 40 side.
  • the VDD supply I / O cells 16A and 16B are connected to each other by the power supply shared wiring 35, and the VSS supply I / O cell
  • the cells 17A and 17B are connected to each other by the power supply shared wiring 36.
  • each of the I / O cell columns 15A and 15B can be supplied with power from the other column or can utilize the ESD protection function of the other column. Therefore, the power supply capability and the ESD protection capability are enhanced without increasing the number of I / O cells for each of the I / O cell rows 15A and 15B, that is, without increasing the area of the semiconductor integrated circuit.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Power Engineering (AREA)
  • General Engineering & Computer Science (AREA)

Abstract

　半導体集積回路装置について、回路面積の増加を招くことなく、Ｉ／Ｏセルに対する電源供給能力およびＥＳＤ保護能力を十分に確保可能な構成を提供する。Ｉ／Ｏセル列（１０Ａ，１０Ｂ）において、電源電位または接地電位を供給するためのＩ／Ｏセル（１１Ａ，１１Ｂ）が電源共有配線（３１）によって互いに接続されている。Ｉ／Ｏセル（１１Ａ，１１Ｂ）は、Ｉ／Ｏセル（１０）が並ぶ第１方向において重なりを有する位置に配置されており、電源共有配線（３１）は、第１方向と垂直をなす第２方向に延び、かつ、第１方向において最も近い位置にある第１パッド（２１ａ，２１ｂ）に接続されている。

Description

半導体集積回路装置
　本開示は、コア領域とＩ／Ｏ領域とが形成された半導体集積回路装置に関する。
　近年の半導体集積回路は、大規模化が進み、入出力信号数が増大している。このため、コア領域の周囲に入出力セル（Ｉ／Ｏセル）を一重に並べて配置すると、Ｉ／Ｏセルによって半導体集積回路の面積が律束され、半導体集積回路が構成される装置、すなわち半導体集積回路装置の面積が増大する場合がある、という問題がある。
　特許文献１では、Ｉ／Ｏセルを周囲に多重に配置した半導体集積回路の構成が開示されている。この構成によって、Ｉ／Ｏセルによって半導体集積回路の面積が律束されることを回避している。
特開２０００－２１９８７号公報
　特許文献１に開示されたようなＩ／Ｏセルを多重に配置した構成では、Ｉ／Ｏセル列のそれぞれにおいてリング状の電源配線が設けられており、この電源配線に外部接続パッドから電源が供給される。このため、Ｉ／Ｏセル列のそれぞれについて、十分な電源供給能力およびＥＳＤ(Electrostatic discharge)保護能力を保証する必要がある。このことは、各Ｉ／Ｏセル列において電源供給用Ｉ／Ｏセルを増やすことによって対処可能であるが、この場合には、半導体集積回路の面積がさらに増加してしまうという問題が起こる。
　本開示は、半導体集積回路装置について、半導体集積回路の面積の増加を招くことなく、Ｉ／Ｏセルに対する電源供給能力およびＥＳＤ保護能力を十分に確保可能な構成を提供することを目的とする。
　本開示の一態様では、半導体集積回路装置は、それぞれが第１方向に並ぶ複数のＩ／Ｏセルを備えた、２列以上のＩ／Ｏセル列と、複数の外部接続パッドと、前記２列以上のＩ／Ｏセル列にそれぞれ含まれた、電源電位を供給するためのＩ／Ｏセル、または、接地電位を供給するためのＩ／Ｏセルである第１Ｉ／Ｏセルを、互いに接続する電源共有配線とを備え、前記電源共有配線によって互いに接続された前記第１Ｉ／Ｏセルは、前記第１方向において重なりを有する位置に配置されており、　前記電源共有配線は、前記第１方向と垂直をなす第２方向に延びる配線であり、かつ、前記複数の外部接続パッドのうち、前記第１方向において最も近い位置にある第１パッドに接続されている。
　この態様によると、半導体集積回路装置は、２列以上のＩ／Ｏセル列を備えており、各Ｉ／Ｏセル列において、電源電位または接地電位を供給するための第１Ｉ／Ｏセルが、電源共有配線によって互いに接続されている。電源共有配線によって互いに接続された各第１Ｉ／Ｏセルは、Ｉ／Ｏセルが並ぶ第１方向において互いに重なりを有する位置に配置されており、電源共有配線は、第１方向と垂直をなす第２方向に延び、かつ、第１方向において最も近い位置にある第１パッドに接続されている。これにより、Ｉ／Ｏセル列はそれぞれ、他のＩ／Ｏセル列から電源供給を受けたり、他のＩ／Ｏセル列のＥＳＤ保護機能を活用したりすることが可能になる。このため、各Ｉ／Ｏセル列について、回路を増やすことなく、電源供給能力やＥＳＤ保護能力が強化される。また、電源共有配線のために必要となる配線リソースの増加を抑制できるとともに、電源共有配線の配線抵抗を小さく抑えることができる。
　本開示の他の態様では、半導体集積回路装置は、第１方向に並ぶ複数のＩ／Ｏセルを備えた第１および第２Ｉ／Ｏセル列と、前記第１Ｉ／Ｏセル列と前記第２Ｉ／Ｏセル列との間に配置された内部論理回路を備え、当該半導体集積回路装置において、前記第１Ｉ／Ｏセル列は前記内部論理回路よりも内側にあり、前記第２Ｉ／Ｏセル列は前記内部論理回路よりも外側にあり、前記第１および第２Ｉ／Ｏセル列におけるＩ／Ｏセルは、前記第１方向と垂直をなす第２方向において分かれた高電源電圧領域と低電源電圧領域とを含み、かつ、前記低電源電圧領域が前記内部論理回路側にあるように配置されており、前記第１Ｉ／Ｏセル列は、信号を入出力するためのＩ／Ｏセルであり、前記低電源電圧領域に信号端子を有する第１Ｉ／Ｏセルを少なくとも１つ含み、前記第１Ｉ／Ｏセルが有する前記信号端子は、前記内部論理回路と信号配線によって接続されている。
　この態様によると、第１Ｉ／Ｏセル列と第２Ｉ／Ｏセル列との間に内部論理回路が配置されており、第１Ｉ／Ｏセル列は内部論理回路よりも内側にあり、第２Ｉ／Ｏセル列は内部論理回路よりも外側にある。第１および第２Ｉ／Ｏセル列におけるＩ／Ｏセルは、セルが並ぶ第１方向と垂直をなす第２方向において高電源電圧領域と低電源電圧領域とに分かれており、かつ、低電源電圧領域が内部論理回路側にあるように配置されている。これにより、半導体集積回路装置の内側にある第１Ｉ／Ｏセル列と、内部論理回路とを接続する信号配線の長さを短くすることができる。したがって、信号伝達の高速化や低消費電力化が可能になる。
　本開示に係る半導体集積回路装置によると、半導体集積回路の面積の増加を招くことなく、Ｉ／Ｏセル列について電源供給能力およびＥＳＤ保護能力を十分に確保可能である。
実施形態に係る半導体集積回路装置の全体構成を模式的に示す平面図 第１実施形態に係る半導体集積回路装置のＩ／Ｏ領域の構成例を示す図 第２実施形態に係る半導体集積回路装置のＩ／Ｏ領域の構成例を示す図
　以下、実施の形態について、図面を参照して説明する。
　（第１実施形態）
　図１は実施形態に係る半導体集積回路装置の全体構成を模式的に示す平面図である。図１に示す半導体集積回路装置１は、内部コア回路が形成されたコア領域２と、コア領域２の周囲に設けられ、インターフェイス回路（Ｉ／Ｏ回路）が形成されたＩ／Ｏ領域３とを備えている。Ｉ／Ｏ領域３には、半導体集積回路装置１の周辺部を環状に囲むように、２列のＩ／Ｏセル列１０Ａ，１０Ｂが設けられている。図１では図示を簡略化しているが、Ｉ／Ｏセル列１０Ａ，１０Ｂにはそれぞれ、インターフェイス回路を構成する複数のＩ／Ｏセル１０が並んでいる。また図１では図示を省略しているが、半導体集積回路装置１には、複数の外部接続パッドが配置されている。
　図２は本実施形態に係る半導体集積回路装置１のＩ／Ｏ領域３の構成例を示す図であり、図１の部分Ｘの拡大図に相当する。なお、図２では、Ｉ／Ｏセルの内部構成や信号配線等については図示を省略している。図２において、２列のＩ／Ｏセル列１０Ａ，１０Ｂは、それぞれ、第１方向に相当する図面横方向（半導体集積回路装置１の外辺に沿う方向）に並ぶ複数のＩ／Ｏセル１０を備えている。そして、Ｉ／Ｏセル列１０Ａ，１０Ｂの上層に、複数の外部接続パッド２０が配置されている。なお、本実施形態に係る半導体集積回路装置は２種類の電源電位が与えられるものであり、外部接続パッド２０は、第１電源電位（ＶＤＤ１）が供給されるパッド２１ａ，２１ｂと、第２電源電位（ＶＤＤ２）が供給されるパッド２２と、接地電位（ＶＳＳ）が供給されるパッド２３とを含む。ＶＤＤ１は例えば３．３Ｖ、ＶＤＤ２は例えば１．８Ｖである。各外部接続パッド２０は、半導体集積回路装置１の外部と接続される。
　Ｉ／Ｏセル列１０Ａは、ＶＤＤ１供給用のＩ／Ｏセル１１Ａ、ＶＤＤ２供給用のＩ／Ｏセル１２Ａ、および、ＶＳＳ供給用のＩ／Ｏセル１３Ａを含む。同様に、Ｉ／Ｏセル列１０Ｂは、ＶＤＤ１供給用のＩ／Ｏセル１１Ｂ、ＶＤＤ２供給用のＩ／Ｏセル１２Ｂ、および、ＶＳＳ供給用のＩ／Ｏセル１３Ｂを含む。これら電源電位や接地電位を供給するためのＩ／Ｏセル１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３Ａ，１３Ｂは、それぞれ、ＭＯＳトランジスタやダイオード等で構成されるＥＳＤ保護回路を有している。その他のＩ／Ｏセル１０は、主に信号用である。
　ＶＤＤ１供給用のＩ／Ｏセル１１Ａ，１１Ｂ（図２で同種のハッチを付している）は、図面横方向において、同一サイズであり、かつ、同じ位置に配置されている。同様に、ＶＤＤ２供給用のＩ／Ｏセル１２Ａ，１２Ｂ（図２で同種のハッチを付している）は、図面横方向において、同一サイズであり、かつ、同じ位置に配置されている。また、ＶＳＳ供給用のＩ／Ｏセル１３Ａ，１３Ｂ（図２で同種のハッチを付している）は、図面横方向において、サイズは異なるが、重なりを有する位置に配置されている。
　そして、図２の構成は、第１Ｉ／ＯセルとしてのＶＤＤ１供給用のＩ／Ｏセル１１Ａ，１１Ｂを互いに接続する電源共有配線３１と、第１Ｉ／ＯセルとしてのＶＤＤ２供給用のＩ／Ｏセル１２Ａ，１２Ｂを互いに接続する電源共有配線３２と、第１Ｉ／ＯセルとしてのＶＳＳ供給用のＩ／Ｏセル１３Ａ，１３Ｂを互いに接続する電源共有配線３３とを備えている。電源共有配線３１，３２，３３はいずれも、第１方向と垂直をなす第２方向に相当する図面縦方向に延びる配線である。電源共有配線３１は、ＶＤＤ１が供給されるパッド２１ａ，２１ｂと接続されており、さらに図示しない配線、ヴィア等によってＩ／Ｏセル１１Ａ，１１Ｂと接続されている。第１パッドとしてのパッド２１ａ，２１ｂは、外部接続パッド２０のうち、図面横方向において電源共有配線３１に最も近いパッドである。図２では、電源共有配線３１は、平面視において、パッド２１ａ，２１ｂと重なりを有している。電源共有配線３２は、ＶＤＤ２が供給されるパッド２２と接続されており、さらに図示しない配線、ヴィア等によってＩ／Ｏセル１２Ａ，１２Ｂと接続されている。パッド２２は、外部接続パッド２０のうち、図面横方向において電源共有配線３２に最も近いパッドである。電源共有配線３３は、ＶＳＳが供給されるパッド２３と接続されており、さらに図示しない配線、ヴィア等によってＩ／Ｏセル１３Ａ，１３Ｂと接続されている。パッド２３は、外部接続パッド２０のうち、図面横方向において電源共有配線３３に最も近いパッドである。図２において、各外部接続パッド２０と電源共有配線３１，３２，３３は同一配線層に構成されているが、これらは異なる配線層に構成されていてもよい。その場合には、各外部接続パッド２０と電源共有配線３１，３２，３３とは、配線、ヴィア等によって接続される。
　図２の構成によると、２列のＩ／Ｏセル列１０Ａ，１０Ｂにおいて、ＶＤＤ１供給用のＩ／Ｏセル１１Ａ，１１Ｂが電源共有配線３１によって互いに接続されており、ＶＤＤ２供給用のＩ／Ｏセル１２Ａ，１２Ｂが電源共有配線３２によって互いに接続されており、ＶＳＳ供給用のＩ／Ｏセル１３Ａ，１３Ｂが電源共有配線３３によって互いに接続されている。このため、Ｉ／Ｏセル列１０Ａ，１０Ｂはそれぞれ、他方の列から電源供給を受けたり、他方の列のＥＳＤ保護機能を活用したりすることが可能になる。したがって、各Ｉ／Ｏセル列１０Ａ，１０ＢについてＩ／Ｏセルを増やすことなく、すなわち、半導体集積回路の面積を増加させることなく、電源供給能力やＥＳＤ保護能力が強化される。
　また、ＶＤＤ１供給用のＩ／Ｏセル１１Ａ，１１Ｂ、および、ＶＤＤ２供給用のＩ／Ｏセル１２Ａ，１２Ｂは、図面横方向において位置がそろっている。また、ＶＳＳ供給用のＩ／Ｏセル１３Ａ，１３Ｂは、図面横方向において重なりを有する位置に配置されている。このため、電源共有配線３１，３２，３３として、図面縦方向に延びる配線を配置できる。さらに、電源共有配線３１，３２，３３はそれぞれ、図面横方向において最も近いパッド２１ａ，２１ｂ，２２，２３に接続されている。これにより、電源共有配線のために必要となる配線リソースの増加を抑制できるとともに、電源共有配線の配線抵抗を小さく抑えることができる。なお、この効果を得るためには、互いに接続されるＩ／Ｏセルの位置が図面横方向において一致している必要はなく、図面横方向において重なりを持って並んでいればよい。
　また、１個のパッド２２に２個のＶＤＤ２供給用のＩ／Ｏセル１２Ａ，１２Ｂが接続されており、また、１個のパッド２３に２個のＶＳＳ供給用のＩ／Ｏセル１３Ａ，１３Ｂが接続されている。これにより、電源供給用に用いるパッド数を減らすことができる。一方、ＶＤＤ１供給用のＩ／Ｏセル１１Ａ，１１Ｂのように、複数のパッド２１ａ，２１ｂに接続されていてもかまわない。接続されるパッド数を増やすことによって、パッケージでのインダクタンスやインピーダンス低減を図ることができる。なお、電源共有配線に接続されるパッドの個数が、この電源共有配線で互いに接続されるＩ／Ｏセルの個数より少なければ、パッド数削減の効果が得られる。
　また、ＶＤＤ１供給用のＩ／Ｏセル１１Ａ，１１Ｂを接続する電源共有配線３１のように、平面視において、パッド２１ａ，２１ｂと重なりを有していてもかまわない。これにより、配線リソースの増加をさらに抑えることができる。
　また、図２の構成では、２種類の電源電位ＶＤＤ１，ＶＤＤ２と接地電位ＶＳＳとが供給される半導体集積回路装置において、ＶＤＤ１，ＶＤＤ２，ＶＳＳそれぞれに関して本実施形態の構成を適用するものとしたが、これに限られるものではない。例えば、電源電位ＶＤＤ１のみに本実施形態の構成を適用してもよい。あるいは、１種類の電源電位と１種類の接地電位とが供給される半導体集積回路装置において、電源電位および接地電位の一方または両方に本実施形態の構成を適用してもよい。
　また、図２の構成では、２列のＩ／Ｏセル列１０Ａ，１０Ｂが配置されているものとしたが、これに限られるものではない。例えば、３列以上のＩ／Ｏセル列について、本実施形態の構成を適用してもよいし、３列以上のＩ／Ｏセル列において、全列ではなく、２列以上の一部のＩ／Ｏセル列に本実施形態の構成を適用してもかまわない。
　また、Ｉ／Ｏセル列１０Ａ，１０Ｂは、半導体集積回路装置１の周辺部を環状に囲むように設けられているものとしたが、これに限られるものではなく、例えば、半導体集積回路装置１の周辺部の一部に設けられていてもよい。また、本実施形態の構成は、Ｉ／Ｏセル列１０Ａ，１０Ｂの全体にわたって適用されている必要はなく、その一部の範囲において適用されていればよい。
　（第２実施形態）
　図３は第２実施形態に係る半導体集積回路装置のＩ／Ｏ領域３の構成例を示す図であり、図１の部分Ｘの拡大図に相当する。なお、図３では、Ｉ／Ｏセルの内部構成や、実施形態のポイントとなるもの以外の信号配線や信号端子等については図示を省略している。図３において、図１の２列のＩ／Ｏセル列１０Ａ，１０Ｂに代えて、２列のＩ／Ｏセル列１５Ａ，１５Ｂが設けられている。Ｉ／Ｏセル列１５Ａ，１５Ｂは、それぞれ、第１方向に相当する図面横方向に並ぶ複数のＩ／Ｏセル１５を備えている。そして、Ｉ／Ｏセル列１５ＡとＩ／Ｏセル列１５Ｂとの間に、内部論理回路４０が配置されている。この内部論理回路４０は、コア領域２に含まれるべき内部論理回路の一部が、Ｉ／Ｏセル列１５Ａ，１５Ｂ間の領域に配置されたものである。図３の半導体集積回路装置において、第１Ｉ／Ｏセル列としてのＩ／Ｏセル列１５Ｂは、内部論理回路４０よりも内側にあり、第２Ｉ／Ｏセル列としてのＩ／Ｏセル列１５Ａは、内部論理回路４０よりも外側にある。なお、半導体集積回路装置には外部接続パッドが配置されているが、図３では図示を省略している。
　Ｉ／Ｏセル列１５Ａは、電源電位（ＶＤＤ）供給用のＩ／Ｏセル１６Ａおよび接地電位（ＶＳＳ）供給用のＩ／Ｏセル１７Ａを含み、Ｉ／Ｏセル列１５Ｂは、ＶＤＤ供給用のＩ／Ｏセル１６ＢおよびＶＳＳ供給用のＩ／Ｏセル１７Ｂを含む。これら電源電位や接地電位を供給するためのＩ／Ｏセル１６Ａ，１６Ｂ，１７Ａ，１７Ｂは、それぞれ、ＭＯＳトランジスタやダイオード等で構成されるＥＳＤ保護回路を有している。その他のＩ／Ｏセル１５は主に信号用であり、例えば、Ｉ／Ｏセル列１５Ａは信号用Ｉ／Ｏセル１８ａを含み、Ｉ／Ｏセル列１５Ｂは信号用Ｉ／Ｏセル１８ｂ，１８ｃを含む。信号用Ｉ／Ｏセル１８ａ，１８ｂ，１８ｃはそれぞれ、信号端子４１ａ，４１ｂ，４１ｃを有しており、信号端子４１ａ，４１ｂ，４１ｃはそれぞれ、信号配線４３，４４，４５によって内部論理回路４０と接続されている。
　ＶＤＤ供給用のＩ／Ｏセル１６Ａ，１６Ｂ（図３で同種のハッチを付している）は、図面横方向において、同一サイズであり、かつ、同じ位置に配置されている。同様に、ＶＳＳ供給用のＩ／Ｏセル１７Ａ，１７Ｂ（図３で同種のハッチを付している）は、図面横方向において、同一サイズであり、かつ、同じ位置に配置されている。そして、図３の構成は、ＶＤＤ供給用のＩ／Ｏセル１６Ａ，１６Ｂを互いに接続する電源供給配線３５と、ＶＳＳ供給用のＩ／Ｏセル１７Ａ，１７Ｂを互いに接続する電源供給配線３６とを備えている。電源供給配線３５，３６はいずれも、第１方向と垂直をなす第２方向に相当する図面縦方向に延びる配線であり、さらに図示しない配線、ヴィア等によって、対応するＩ／Ｏセルと接続されている。
　図３の構成はさらに次のような特徴を有している。Ｉ／Ｏセルは一般に、ＥＳＤ回路や半導体集積回路装置外部へ信号を出力するための出力バッファ等を含む高電源電圧領域と、半導体集積回路装置内部へ信号を入出力するための回路部等を含む低電源電圧領域とを有している。そして、図３の各Ｉ／Ｏセルは、図面縦方向において、高電源電圧領域（図３において「Ｈ」と示す部分）と、低電源電圧領域（図３において「Ｌ」と示す部分）とに分かれている。信号用Ｉ／Ｏセル１８ａ，１８ｂ，１８ｃの内部論理回路４０への信号端子４１ａ，４１ｂ，４１ｃは、低電源電圧領域に設けられている。ここで、通常は、主として外部との入出力に用いられる高電源電圧領域は半導体集積回路装置外側に、主として内部コア領域との入出力に用いられる低電源電圧領域は半導体集積回路装置内側になるように、Ｉ／Ｏセルが配置される。これに対して図３の構成では、Ｉ／Ｏセル列１５Ｂは、高電源電圧領域が半導体集積回路装置内側に、低電源電圧領域が半導体集積回路装置外側になるように配置されている。すなわち、Ｉ／Ｏセル列１５Ａ，１５Ｂはいずれも、低電源電圧領域が内部論理回路４０側にあるように配置されている。
　図３の構成によると、２列のＩ／Ｏセル列１５Ａ，１５Ｂにおいて、ＶＤＤ供給用のＩ／Ｏセル１６Ａ，１６Ｂが電源共有配線３５によって互いに接続されており、ＶＳＳ供給用のＩ／Ｏセル１７Ａ，１７Ｂが電源共有配線３６によって互いに接続されている。このため、Ｉ／Ｏセル列１５Ａ，１５Ｂはそれぞれ、他方の列から電源供給を受けたり、他方の列のＥＳＤ保護機能を活用したりすることが可能になる。したがって、各Ｉ／Ｏセル列１５Ａ，１５ＢについてＩ／Ｏセルを増やすことなく、すなわち、半導体集積回路の面積を増加させることなく、電源供給能力やＥＳＤ保護能力が強化される。
　また、ＶＤＤ供給用のＩ／Ｏセル１６Ａ，１６Ｂ、および、ＶＳＳ供給用のＩ／Ｏセル１７Ａ，１７Ｂは、図面横方向において位置がそろっている。このため、電源共有配線３５，３６として図面縦方向に延びる配線を配置できる。これにより、電源共有配線のために必要となる配線リソースの増加を抑制できるとともに、配線抵抗を小さく抑えることができる。なお、この効果を得るためには、互いに接続されるＩ／Ｏセルの位置が図面横方向において一致している必要はなく、図面横方向において重なりを持って並んでいればよい。
　さらに、Ｉ／Ｏセル列１５Ａ，１５Ｂは、各Ｉ／Ｏセル１５の低電源電圧領域が内部論理回路４０側にあるように配置されている。これにより、半導体集積回路装置の内側にあるＩ／Ｏセル列１５Ｂにおける第１Ｉ／Ｏセルとしての信号用Ｉ／Ｏセル１８ｂ，１８ｃと、内部論理回路４０とを接続する信号配線４４，４５の長さを短くすることができる。したがって、信号伝達の高速化や低消費電力化が可能になる。また、Ｉ／Ｏセル列１５Ａに関しても、第２Ｉ／Ｏセルとしての信号用Ｉ／Ｏセル１８ａと内部論理回路４０とを接続する信号配線４３の長さを短くすることができる。
　なお、本実施形態の構成において、Ｉ／Ｏセル列１５Ｂと内部論理回路４０とを接続する信号配線は、少なくとも１本あればよい。また、Ｉ／Ｏセル列１５Ａと内部論理回路４０とを接続する信号配線は、なくてもかまわない。
　本開示によると、半導体集積回路装置について、半導体集積回路の面積の増加を招くことなく、Ｉ／Ｏセル列について電源供給能力およびＥＳＤ保護能力を十分に確保可能なので、例えば、入出力信号数が多い大規模ＬＳＩの小型化に有用である。
１　半導体集積回路装置
１０　Ｉ／Ｏセル
１０Ａ，１０Ｂ　Ｉ／Ｏセル列
１１Ａ，１１Ｂ　ＶＤＤ１供給用Ｉ／Ｏセル（第１Ｉ／Ｏセル）
１２Ａ，１２Ｂ　ＶＤＤ２供給用Ｉ／Ｏセル（第１Ｉ／Ｏセル）
１３Ａ，１３Ｂ　ＶＳＳ供給用Ｉ／Ｏセル（第１Ｉ／Ｏセル）
１５　Ｉ／Ｏセル
１５Ａ　Ｉ／Ｏセル列（第２Ｉ／Ｏセル列）
１５Ｂ　Ｉ／Ｏセル列（第１Ｉ／Ｏセル列）
１６Ａ，１６Ｂ　ＶＤＤ供給用Ｉ／Ｏセル
１７Ａ，１７Ｂ　ＶＳＳ供給用Ｉ／Ｏセル
１８ａ　信号用Ｉ／Ｏセル（第２Ｉ／Ｏセル）
１８ｂ，１８ｃ　信号用Ｉ／Ｏセル（第１Ｉ／Ｏセル）
２０　外部接続パッド
２１ａ，２１ｂ　ＶＤＤ１供給用パッド（第１パッド）
２２　ＶＤＤ２供給用パッド（第１パッド）
２３　ＶＳＳ供給用パッド（第１パッド）
３１，３２，３３，３５，３６　電源共有配線
４０　内部論理回路
４１ａ，４１ｂ，４１ｃ　信号端子
４３，４４，４５　信号配線

Claims (7)

  1. 　それぞれが第１方向に並ぶ複数のＩ／Ｏセルを備えた、２列以上のＩ／Ｏセル列と、
    　複数の外部接続パッドと、
    　前記２列以上のＩ／Ｏセル列にそれぞれ含まれた、電源電位を供給するためのＩ／Ｏセル、または、接地電位を供給するためのＩ／Ｏセルである第１Ｉ／Ｏセルを、互いに接続する電源共有配線とを備え、
    　前記電源共有配線によって互いに接続された前記第１Ｉ／Ｏセルは、前記第１方向において重なりを有する位置に配置されており、
    　前記電源共有配線は、前記第１方向と垂直をなす第２方向に延びる配線であり、かつ、前記複数の外部接続パッドのうち、前記第１方向において最も近い位置にある第１パッドに接続されている
    ことを特徴とする半導体集積回路装置。
  2. 　請求項１記載の半導体集積回路装置において、
    　前記第１Ｉ／Ｏセルは、前記第１方向において、同一サイズであり、かつ、同じ位置に配置されている
    ことを特徴とする半導体集積回路装置。
  3. 　請求項１記載の半導体集積回路装置において、
    　前記２列以上のＩ／Ｏセル列のうちの少なくとも１列は、当該半導体集積回路装置の周辺部全体に、環状に、配置されている
    ことを特徴とする半導体集積回路装置。
  4. 　請求項１記載の半導体集積回路装置において、
    　前記電源共有配線は、前記複数の外部接続パッドのうち、前記第１パッドを含む２以上のパッドに接続されている
    ことを特徴とする半導体集積回路装置。
  5. 　請求項１記載の半導体集積回路装置において、
    　前記電源共有配線は、平面視において、前記第１パッドと重なりを有している
    ことを特徴とする半導体集積回路装置。
  6. 　第１方向に並ぶ複数のＩ／Ｏセルを備えた第１および第２Ｉ／Ｏセル列を備えた半導体集積回路装置であって、
    　前記第１Ｉ／Ｏセル列と前記第２Ｉ／Ｏセル列との間に配置された内部論理回路を備え、
    　当該半導体集積回路装置において、前記第１Ｉ／Ｏセル列は前記内部論理回路よりも内側にあり、前記第２Ｉ／Ｏセル列は前記内部論理回路よりも外側にあり、
    　前記第１および第２Ｉ／Ｏセル列におけるＩ／Ｏセルは、前記第１方向と垂直をなす第２方向において分かれた高電源電圧領域と低電源電圧領域とを含み、かつ、前記低電源電圧領域が前記内部論理回路側にあるように配置されており、
    　前記第１Ｉ／Ｏセル列は、信号を入出力するためのＩ／Ｏセルであり、前記低電源電圧領域に信号端子を有する第１Ｉ／Ｏセルを少なくとも１つ含み、
    　前記第１Ｉ／Ｏセルが有する前記信号端子は、前記内部論理回路と信号配線によって接続されている
    ことを特徴とする半導体集積回路装置。
  7. 　請求項６記載の半導体集積回路装置において、
    　前記第２Ｉ／Ｏセル列は、信号を入出力するためのＩ／Ｏセルであり、前記低電源電圧領域に信号端子を有する第２Ｉ／Ｏセルを少なくとも１つ含み、
    　前記第２Ｉ／Ｏセルが有する前記信号端子は、前記内部論理回路と信号配線によって接続されている
    ことを特徴とする半導体集積回路装置。
PCT/JP2015/004938 2014-10-24 2015-09-29 半導体集積回路装置 Ceased WO2016063458A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201580057870.5A CN107112280B (zh) 2014-10-24 2015-09-29 半导体集成电路装置
JP2016555058A JP6597628B2 (ja) 2014-10-24 2015-09-29 半導体集積回路装置
US15/493,338 US10002832B2 (en) 2014-10-24 2017-04-21 Semiconductor integrated circuit device
US15/982,766 US10446492B2 (en) 2014-10-24 2018-05-17 Semiconductor integrated circuit device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014-217334 2014-10-24
JP2014217334 2014-10-24

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US15/493,338 Continuation US10002832B2 (en) 2014-10-24 2017-04-21 Semiconductor integrated circuit device

Publications (1)

Publication Number Publication Date
WO2016063458A1 true WO2016063458A1 (ja) 2016-04-28

Family

ID=55760519

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2015/004938 Ceased WO2016063458A1 (ja) 2014-10-24 2015-09-29 半導体集積回路装置

Country Status (4)

Country Link
US (2) US10002832B2 (ja)
JP (1) JP6597628B2 (ja)
CN (1) CN107112280B (ja)
WO (1) WO2016063458A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021161364A1 (ja) * 2020-02-10 2021-08-19 株式会社ソシオネクスト 半導体集積回路装置
WO2022254676A1 (ja) * 2021-06-03 2022-12-08 株式会社ソシオネクスト 半導体集積回路装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6597628B2 (ja) * 2014-10-24 2019-10-30 株式会社ソシオネクスト 半導体集積回路装置
WO2017169150A1 (ja) * 2016-03-28 2017-10-05 株式会社ソシオネクスト 半導体集積回路装置
WO2020065905A1 (ja) * 2018-09-28 2020-04-02 株式会社ソシオネクスト 半導体集積回路装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03195045A (ja) * 1989-12-25 1991-08-26 Nec Corp 半導体集積回路装置
JP2003100891A (ja) * 2001-09-27 2003-04-04 Toshiba Corp 半導体集積回路装置
JP2003526901A (ja) * 1999-02-25 2003-09-09 フォームファクター，インコーポレイテッド 集積回路の相互接続システム
US20050127405A1 (en) * 2003-12-11 2005-06-16 Wang-Jin Chen I/O circuit placement method and semiconductor device
JP2012234931A (ja) * 2011-04-28 2012-11-29 Renesas Electronics Corp 半導体装置、半導体装置の設計方法、半導体装置設計装置、及びプログラム

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2606845B2 (ja) * 1987-06-19 1997-05-07 富士通株式会社 半導体集積回路
JP3487989B2 (ja) * 1995-10-31 2004-01-19 富士通株式会社 半導体装置
TW318933B (en) * 1996-03-08 1997-11-01 Hitachi Ltd Semiconductor IC device having a memory and a logic circuit implemented with a single chip
JP3380465B2 (ja) 1998-06-29 2003-02-24 松下電器産業株式会社 半導体装置
JP3485106B2 (ja) * 2001-05-11 2004-01-13 セイコーエプソン株式会社 集積回路装置
JP2002354707A (ja) * 2001-05-21 2002-12-06 Mitsubishi Electric Corp 半導体集積回路
JP2004046731A (ja) * 2002-07-15 2004-02-12 Toshiba Corp 配置検証装置及び配置検証方法
JP2004179184A (ja) * 2002-11-22 2004-06-24 Sharp Corp 半導体集積回路
JP3947119B2 (ja) * 2003-03-06 2007-07-18 富士通株式会社 半導体集積回路
US6717270B1 (en) * 2003-04-09 2004-04-06 Motorola, Inc. Integrated circuit die I/O cells
US7418692B2 (en) * 2004-06-09 2008-08-26 Bae Systems Information And Electronic Systems Integration Inc. Method for designing structured ASICS in silicon processes with three unique masking steps
JP2007103607A (ja) * 2005-10-03 2007-04-19 Matsushita Electric Ind Co Ltd スタンダードセル、半導体集積回路、半導体集積回路の設計方法、半導体集積回路の設計装置、及びスタンダードセルライブラリ
JP5638760B2 (ja) * 2008-08-19 2014-12-10 ルネサスエレクトロニクス株式会社 半導体装置
US8395191B2 (en) * 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US8642416B2 (en) * 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
US9029173B2 (en) * 2011-10-18 2015-05-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
TWI640047B (zh) * 2013-02-01 2018-11-01 新力股份有限公司 Semiconductor integrated circuit
US9478529B2 (en) * 2014-05-28 2016-10-25 Freescale Semiconductor, Inc. Electrostatic discharge protection system
WO2016055903A1 (en) * 2014-10-10 2016-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, circuit board, and electronic device
JP6597628B2 (ja) * 2014-10-24 2019-10-30 株式会社ソシオネクスト 半導体集積回路装置
JP2017163031A (ja) * 2016-03-10 2017-09-14 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の設計方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03195045A (ja) * 1989-12-25 1991-08-26 Nec Corp 半導体集積回路装置
JP2003526901A (ja) * 1999-02-25 2003-09-09 フォームファクター，インコーポレイテッド 集積回路の相互接続システム
JP2003100891A (ja) * 2001-09-27 2003-04-04 Toshiba Corp 半導体集積回路装置
US20050127405A1 (en) * 2003-12-11 2005-06-16 Wang-Jin Chen I/O circuit placement method and semiconductor device
JP2012234931A (ja) * 2011-04-28 2012-11-29 Renesas Electronics Corp 半導体装置、半導体装置の設計方法、半導体装置設計装置、及びプログラム

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021161364A1 (ja) * 2020-02-10 2021-08-19 株式会社ソシオネクスト 半導体集積回路装置
JPWO2021161364A1 (ja) * 2020-02-10 2021-08-19
JP7323830B2 (ja) 2020-02-10 2023-08-09 株式会社ソシオネクスト 半導体集積回路装置
US12369405B2 (en) 2020-02-10 2025-07-22 Socionext Inc. Semiconductor integrated circuit device
WO2022254676A1 (ja) * 2021-06-03 2022-12-08 株式会社ソシオネクスト 半導体集積回路装置

Also Published As

Publication number Publication date
US10002832B2 (en) 2018-06-19
JP6597628B2 (ja) 2019-10-30
CN107112280B (zh) 2020-08-04
CN107112280A (zh) 2017-08-29
US20180269153A1 (en) 2018-09-20
US20170221825A1 (en) 2017-08-03
US10446492B2 (en) 2019-10-15
JPWO2016063458A1 (ja) 2017-08-03

Similar Documents

Publication Publication Date Title
JP6597628B2 (ja) 半導体集積回路装置
JP7093020B2 (ja) 半導体集積回路装置
TWI545725B (zh) 半導體裝置，半導體裝置之設計方法，半導體裝置之設計裝置及程式
CN101471340A (zh) 半导体集成电路
US10438939B2 (en) Semiconductor integrated circuit device
US11251125B2 (en) Semiconductor integrated circuit device
JP2009076518A (ja) 半導体装置
JP7140994B2 (ja) 半導体集積回路装置
JP2013021249A (ja) 半導体集積装置
JP6875642B2 (ja) 半導体チップおよびこれを備えた半導体装置
JP5358672B2 (ja) 半導体集積回路装置
JPWO2018180010A1 (ja) 半導体集積回路装置
JP7323847B2 (ja) 半導体集積回路装置
WO2014119096A1 (ja) 半導体集積回路
JP4175155B2 (ja) 半導体装置
KR102407896B1 (ko) 반도체 장치
KR102457807B1 (ko) 복수의 패드들을 포함하는 반도체 칩
WO2022254676A1 (ja) 半導体集積回路装置
JP2005353683A (ja) 半導体集積回路
JP2015185723A (ja) 積層型半導体装置及び接続方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 15853409

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2016555058

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 15853409

Country of ref document: EP

Kind code of ref document: A1