CN101471340A

CN101471340A - 半导体集成电路

Info

Publication number: CN101471340A
Application number: CNA2008101843837A
Authority: CN
Inventors: 东井亮
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Socionext Inc
Priority date: 2007-12-28
Filing date: 2008-12-10
Publication date: 2009-07-01
Anticipated expiration: 2028-12-10
Also published as: JP2009177139A; US20090166894A1; JP5097096B2; CN101471340B; US7964968B2

Abstract

本发明提供一种半导体集成电路，缓和因ESD保护电路上存在连接布线引起的、ESD保护电路附近的信号布线的混杂。将连接于ESD保护电路(10)的连接布线(13、14、15、16)在与各布线层的布线优先方向一致的方向上配置。因此，在将连接布线(15)在横向延伸地配置的布线层上，可配置在横向延伸的信号布线(17)，在将连接布线(14)在纵向延伸地配置的布线层上，可配置在纵向延伸的信号布线(18)。即，在ESD保护电路(10)上的区域中，虽然存在连接布线，但是也可在横向或纵向配置信号布线。

Description

半导体集成电路

技术领域

本发明涉及一种具有ESD(electro-static discharge)保护电路的半导体集成电路的设计。

背景技术

在近年来的半导体集成电路中，为了防止因来自外部的静电等引起的静电破坏，在信号输入端子和电源端子之间或电源端子彼此之间等设置ESD保护电路。

图8是表示ESD保护电路的现有例图，(a)是平面图，(b)是a-a’截面图，(c)是b-b’截面图。图8示出的ESD保护电路50是MOS型保护电路，采用多指构造。51、52、53分别是ESD保护电路50的栅极、源极、漏极。

另外，在ESD保护电路50上配置有连接于ESD保护电路50用的连接布线41、42、43、44。连接布线41、42、43、44分别配置在第1、第2、第3、第4金属层，在沿着ESD保护电路50的源极52及漏极53的伸展方向的方向上(图8(a)的横向)延伸。并且，45、46是连接布线41～44和PAD之间的布线，布线45形成于第4金属层，布线46形成于第5金属层。

专利文献1：日本专利特开2001-339047号公报

在上述现有例中，将连接于ESD保护电路50的连接布线41～44在各布线层中按照在与沿着ESD保护电路50的源极52及漏极53的伸展方向相同的方向上延伸的方式配置。因此，在要在ESD保护电路区域上配置信号布线时，虽然在该信号布线的延伸方向和连接布线的延伸方向一致时，姑且能够配置信号布线(例如图8的信号布线48)，但在不一致时，由于连接布线成为妨碍，所以不能配置该信号布线(例如图8的信号布线47)。因此，不能自由地利用ESD保护电路区域上以作为信号布线的配置区域。信号布线必需避开ESD保护电路区域上来布线。

因此，如图9所示，在ESD保护电路区域的附近，产生信号布线混杂，由此，产生可引起信号特性恶化或芯片面积增加的问题。图9显示ESD保护电路及其周边，表示配置于周边的信号布线。在图9中，上层的信号线的布线优先方向为横向，下层的信号布线的布线优先方向为纵向。另外，上层的信号布线虽然还包含如布线部A实施的纵向的布线，但由于主要的布线方向为横向，所以布线优先方向为横向。

发明内容

本发明鉴于上述问题作出，其目的在于缓和在具有ESD保护电路的半导体集成电路中，因ESD保护电路上存在连接布线引起的、ESD保护电路附近的信号布线的混杂。

本发明作为具有ESD保护电路的半导体集成电路，具备：构成于所述ESD保护电路上，连接于所述ESD保护电路的连接布线；和在所述ESD保护电路上通过的信号布线，所述连接布线分别在布线优先方向是横向的第1布线层、和布线优先方向是纵向的第2布线层中，包含在与该布线层中的布线优先方向一致的方向上配置的布线，所述信号布线包含在所述第1布线层中在横向延伸配置的布线、和在所述第2布线层中在纵向延伸配置的布线。

根据本发明，将连接于ESD保护电路的连接布线分别在布线优先方向是横向的第1布线层、和布线优先方向是纵向的第2布线层中，在与该布线层中的布线优先方向一致的方向上配置。因此，在第1布线层中，由于在横向配置连接布线，所以信号布线也可在横向延伸地配置，同时，在第2布线层中，由于在纵向配置连接布线，所以信号布线也可在纵向延伸地配置。即，在ESD保护电路上的区域中，虽然存在连接布线，但是也可在横向或在纵向配置信号布线。

并且，本发明作为具有ESD保护电路的半导体集成电路，具备构成于所述ESD保护电路上，连接于所述ESD保护电路的连线布线，所述连接布线至少在1个布线层中，由多个布线片留出间隔、排列配置成阵列状的阵列结构构成，在该布线层中，其他布线能够在横向及纵向延伸并通过布线片之间。

根据本发明，连接于ESD保护电路的连接布线至少在1个布线层中，由多个布线片留出间隔、并排列配置成阵列状的阵列结构构成，其他布线能够在横向及纵向延伸并通过布线片之间。因此，在配置了由阵列结构构成的连接布线的布线层中，可在横向或纵向延伸地配置信号布线。即，在ESD保护电路上的区域中，虽然存在连接布线，但是也可在横向或纵向配置信号布线。

发明效果

根据本发明，可在ESD保护电路上在横向或纵向配置信号布线，因此，可缓和ESD保护电路周围的信号布线的混杂。

附图说明

图1是表示本发明第1实施方式的半导体集成电路中的ESD保护电路的结构的图。

图2是表示本发明第2实施方式的半导体集成电路中的ESD保护电路的结构的图。

图3是表示本发明第3实施方式的半导体集成电路中的ESD保护电路的结构的图。

图4是表示本发明第4实施方式的半导体集成电路中的ESD保护电路的结构的图。

图5是表示本发明的ESD保护电路的配置位置的一例的图。

图6是表示电源供给用PAD的配置例的图。

图7是表示信号用PAD的配置例的图。

图8是表示ESD保护电路的现有例的图。

图9是表示在ESD保护电路区域附近产生信号布线混杂的状态的图。

符号说明

4、5、6、7、13、14、15、16、22、23、24、25 连接布线

8、9、17、18、26、27、35、36 信号布线

10 ESD保护电路

100、110、115、120、125 半导体集成电路

103 ESD保护电路

101、111、116、121、126 内部逻辑区域

112、117、122、127 电源供给用PAD

123、128 信号用PAD

具体实施方式

下面，参照附图来具体说明本发明的实施形态。

(实施形态1)

图1是表示本发明第1实施方式的半导体集成电路中的ESD保护电路的结构的图。在图1中，(a)是平面图，(b)是a-a’截面图，(c)是b-b’截面图。在本实施方式及以下的实施方式中，设ESD保护电路是MOS型保护电路。在图1中，ESD保护电路10是采用多指构造的MOS型保护电路，1、2、3分别是ESD保护电路10的栅极、源极、漏极。

并且，4、5、6、7是构成于ESD保护电路10上、连接于ESD保护电路10的连接布线，分别配置在第1、第2、第3及第4金属层上。8、9是信号布线，配置成在ESD保护电路10上通过。

这里，将连接布线5在与沿着作为第1布线层的第2金属层中的布线优先方向一致的方向上、这里为x方向(设为横方向)配置，将连接布线6在与沿着作为第2布线层的第3金属层中的布线优先方向一致的方向上、这里为y方向(设为纵方向)配置。而且，信号布线8配置在第2金属层，与连接布线5相同，在x方向上延伸。另外，信号布线9配置在第3金属层，与连接布线6相同，在y方向上延伸。另外，实际上，虽然在各布线层也可以一部分地配置与其布线优先方向不同的方向的布线，但大部分的布线均在与其布线优先方向一致的方向上配置。

这样，可通过在布线优先方向是横向的布线层、和布线优先方向是纵向的布线层中，在与该布线层中布线优先方向一致的方向上配置连接布线，防止在ESD保护电路上配置信号布线时，连接布线妨碍该配置。即，可在ESD保护电路上在横向或纵向配置信号布线。因此，可将ESD保护电路上有效用作信号布线的配置区域，可防止ESD保护电路周围的信号布线混杂。

(实施方式2)

图2是表示本发明第2实施方式的半导体集成电路中的ESD保护电路的结构的图。在图2中，(a)是平面图，(b)是a-a’截面图，(c)是b-b’截面图。图2的结构具有与图1结构相同的ESD保护电路10。

在图2中，13、14、15、16是构成于ESD保护电路10上、连接于ESD保护电路10的连接布线，分别配置在第1、第2、第3及第4金属层。17、18是信号布线，配置成在ESD保护电路10上通过。

这里，将连接布线13、14、15、16在与各个布线层中的布线优先方向一致的方向上配置。即，连接布线13、15在与第1、第3金属层中的布线优先方向一致的方向上、这里为x方向上配置，连接布线14、16在与第2、第4金属层中的布线优先方向一致的方向上、这里为y方向上配置。而且，将信号布线17配置在作为第1布线层的第3金属层，与连接布线15相同，在x方向上延伸。另外，将信号布线18配置在作为第2布线层的第2金属层，与连接布线14相同，在y方向上延伸。并且，既便在第1金属层中，也可与连接布线13相同，在x方向上配置信号布线，并且，既便在第4金属层中，也可与连接布线16相同，在y方向上配置信号布线。

这样，可通过在各布线层中，在与该布线层中的布线优先方向一致的方向上配置连接配线，来防止在ESD保护电路上配置信号布线时，连接布线妨碍该配置。即，可在ESD保护电路上在横向或纵向配置信号布线。并且，既便在希望配置连接布线的任一布线层中，也可在与该连接布线相同的方向上配置信号布线。因此，可将ESD保护电路上有效地用作信号布线的配置区域，可防止ESD保护电路周围的信号布线混杂。

(实施方式3)

图3是表示本发明第3实施方式的半导体集成电路中的ESD保护电路的结构的图。在图3中，(a)是平面图，(b)是a-a’截面图，(c)是b-b’截面图。图3的结构具有与图1结构相同的ESD保护电路10。

在图3中，22、23、24、25是构成于ESD保护电路10上、连接于ESD保护电路10的连接布线，分别配置在第1、第2、第3及第4金属层。26、27是信号布线，配置成在ESD保护电路10上通过。

这里，连接布线23、24、25在各个布线层中，由多个布线片留出间隔、并排列配置成阵列状的阵列结构构成。在图3中，x方向排列4列、y方向排列5列布线片。而且，在配置有阵列结构的各布线层中，其他布线可在x方向及y方向上延伸并通过布线片之间。然后，信号布线26配置在作为第1布线层的第2金属层，在x方向上延伸。并且，信号布线27配置在作为第2布线层的第3金属层，在y方向上延伸。

这样，可通过将连接布线设为将多个布线片留出间隔、并排列配置成阵列状的阵列结构，防止在ESD保护电路上配置信号布线时，连接布线妨碍该配置。而且，信号布线延伸的方向不限于仅是纵向或横向的一方。即，在配置有由阵列结构构成的连接布线的布线层中，可在ESD保护电路上在横向或纵向上配置信号布线。因此，可将ESD保护电路有效用作信号布线的配置区域，可防止ESD保护电路周围的信号布线混杂。

另外，在上述第1～第3实施方式中，将信号布线配置成在ESD保护电路上通过，但本发明中也包含例如虽然信号布线在ESD保护电路上通过，但仅延伸至ESD保护电路中途的情况。

(实施方式4)

图4是表示本发明第4实施方式的半导体集成电路中的ESD保护电路的结构的图。在图4中，(a)是平面图，(b)是a-a’截面图，(c)是b-b’截面图。图4的结构具有与图1结构相同的ESD保护电路10。并且，具有与图1结构相同的连接布线4、5、6、7。

35、36是信号布线，配置成通过ESD保护电路。信号布线35配置在第2金属层上，与连接布线5相同，在x方向上延伸。并且，信号布线36配置在第3金属层上，与连接布线6相同，在y方向上延伸。而且，将信号布线35和信号布线36在地点37连接。即，在ESD保护电路10中，进行信号布线的布线层的倒换。

这样，在ESD保护电路上，通过进行信号布线的布线层的倒换，使信号布线的配置自由度进一步增大，可更有效地防止ESD保护电路周围的信号布线混杂。

另外，在本实施方式中，以第1实施方式中示出的连接布线的结构为前提，但本发明不限于此，既便在第2及第3实施方式中示出的连接布线的结构中，也可与本实施方式相同，在布线层的重叠方向上相邻的布线层间，实现信号布线的倒换。

并且，在上述各实施方式中，以MOS型保护电路为例作为ESD保护电路进行说明，但本发明的ESD保护电路不限于MOS型保护电路，既便在其他种类的ESD保护电路中，也可得到与这里说明的相同的效果。并且，布线层的层数也不限于上述各实施方式中示出的层数。

图5是表示本发明的ESD保护电路的配置位置的一例的图。在图5中，半导体集成电路100的芯片区域被分成内部逻辑区域101、和周围I/O区域102。这里的内部逻辑区域101指除周围I/O区域102外、配置有芯片内部的逻辑电路或模拟电路的区域。然后，将本发明的ESD保护电路103配置在内部逻辑区域101。内部逻辑区域101的信号交换比周围I/O区域102复杂，信号布线的条数也多，密度也高。因此，通过在内部逻辑区域101中配置本发明的ESD保护电路103，本发明的效果更大。

并且，如图6(a)示出的半导体集成电路110那样，在内部逻辑区域111中设置电源供给用PAD112时，针对该电源的ESD保护电路为了减小ESD放电时的放电电阻，优选配置在电源供给用PAD112附近，尽可能配置在其正下方。将电源供给用PAD112配置在比必需电源强化的内部电路还近的位置。在该位置中，由于信号布线的条数多，并且密度也高，所以通过将本发明应用于ESD保护电路，效果变得更大。另外，如图6(b)示出的半导体集成电路115那样，既便在芯片周围部未设置I/O区域的结构中，也通过将本发明应用于配置在电源供给用PAD117附近的ESD保护电路中，得到更大的效果。另外，在图6(b)的结构中，因为在芯片周围部未设置I/O区域，所以内部逻辑区域116指芯片全部区域。

另外，如图7(a)示出的半导体集成电路120那样，也可在内部逻辑区域121中设置信号输入用或输出用的信号用PAD123时，将本发明应用于配置于信号用PAD123附近的ESD保护电路中。这时，通常，由于多数情况下对于1个电源对、信号端子更多，所以与将本发明应用于对电源供给用PAD122的ESD保护电路时相比，效果更大。当然，也可将本发明应用于配置在电源供给用PAD122附近的ESD保护电路中。并且，如图7(b)示出的半导体集成电路125那样，既便在芯片周围部未设置I/O区域的结构中，也通过将本发明应用于配置在信号用PAD128附近的ESD保护电路，得到更大的效果。当然，也可将本发明应用于配置于电源供给用PAD127附近的ESD保护电路中。并且，在图7(b)的结构中，由于在芯片周围部未设置I/O区域，所以内部逻辑区域126指芯片全部区域。

产业上的可利用性

在本发明中，由于可缓和ESD保护电路周围的信号布线混杂，所以例如对半导体集成电路中的信号特性提高或面积削减有效。

Claims

1、一种半导体集成电路，具备：

ESD保护电路；

构成于所述ESD保护电路上，连接于所述ESD保护电路的连接布线；和

所述ESD保护电路上通过的信号布线；

所述连接布线分别在布线优先方向是横向的第1布线层、和布线优先方向是纵向的第2布线层中，包含在与该布线层的布线优先方向一致的方向上配置的布线；

所述信号布线包含：在所述第1布线层中在横向延伸配置的布线；和在所述第2布线层中在纵向延伸配置的布线。

2、一种半导体集成电路，具备：

ESD保护电路；和

构成于所述ESD保护电路上，连接于所述ESD保护电路的连线布线；

所述连接布线在至少1个布线层中，由多个布线片留出间隔而排列配置成阵列状的阵列结构构成，在该布线层中，其他布线能够在横向及纵向延伸并通过布线片之间。

3、根据权利要求2所述的半导体集成电路，其特征在于：

具备在所述ESD保护电路上通过的信号布线；

所述连接布线在2层以上的布线层中，由所述阵列结构构成；

所述信号布线包含：在配置有所述阵列结构的第1布线层中、在布线片间在横向延伸而配置的布线；和在配置有所述阵列结构的第2布线层中、在布线片间在纵向延伸而配置的布线。

4、根据权利要求1或3所述的半导体集成电路，其特征在于：

所述第1布线层和所述第2布线层在布线层的重叠的方向上相邻。

5、根据权利要求4所述的半导体集成电路，其特征在于：

将配置于所述第1布线层的在横向延伸的信号布线、和配置于所述第2布线层的在纵向延伸的信号布线在所述ESD保护电路上连接。

6、根据权利要求1或2所述的半导体集成电路，其特征在于：

将所述ESD保护电路配置在内部逻辑区域。

7、根据权利要求6所述的半导体集成电路，其特征在于：

在所述内部逻辑区域上设置有电源供给用PAD；

将所述ESD保护电路配置在所述电源供给用PAD附近。

8、根据权利要求6所述的半导体集成电路，其特征在于：

在所述内部逻辑区域上设置有信号用PAD；

将所述ESD保护电路配置在所述信号用PAD附近。