WO2014185187A1 - 半導体集積回路装置及びその製造方法、並びに該半導体集積回路装置に使用する低抵抗率銅配線の探索方法 - Google Patents

半導体集積回路装置及びその製造方法、並びに該半導体集積回路装置に使用する低抵抗率銅配線の探索方法 Download PDF

Info

Publication number
WO2014185187A1
WO2014185187A1 PCT/JP2014/059913 JP2014059913W WO2014185187A1 WO 2014185187 A1 WO2014185187 A1 WO 2014185187A1 JP 2014059913 W JP2014059913 W JP 2014059913W WO 2014185187 A1 WO2014185187 A1 WO 2014185187A1
Authority
WO
WIPO (PCT)
Prior art keywords
copper
copper wiring
concentration
integrated circuit
semiconductor integrated
Prior art date
Application number
PCT/JP2014/059913
Other languages
English (en)
French (fr)
Inventor
大貫　仁
妥 篠嶋
隆敏 永野
玉橋　邦裕
千葉　秋雄
Original Assignee
国立大学法人茨城大学
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 国立大学法人茨城大学 filed Critical 国立大学法人茨城大学
Publication of WO2014185187A1 publication Critical patent/WO2014185187A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the present invention relates to a semiconductor integrated circuit device, in particular, a highly integrated semiconductor integrated circuit device having a wiring width of 100 nm or less, a method for manufacturing the same, and a method for searching for a low resistivity copper wiring used in the semiconductor integrated circuit.
  • LSIs Semiconductor integrated circuit devices
  • IRS 2009 Edition International Semiconductor Technology Roadmap
  • the wiring width target value is 32 nm in 2013, 25 nm in 2015, and 2017 in order to improve the degree of integration.
  • the year is 20 nm, and it is necessary to suppress an increase in wiring resistivity due to miniaturization in order to ensure high-speed operation.
  • Al which has been widely used for LSI wiring, has been used in the miniaturization and multilayering of wiring, which has been progressing with the demand for higher integration, higher density, and higher speed of LSI.
  • Cu wiring has characteristics such as (1) low resistance, (2) allowable current about two orders of magnitude higher than aluminum and its alloys, (3) high electromigration resistance, and (4) high melting point. Compared to miniaturization, it is superior.
  • technologies required for practical use of Cu wiring for example, a wiring forming method using a plating method and a planarization technology for a multilayer wiring layer using a chemical mechanical polishing method CMP, etc., have been developed at the same time.
  • the semiconductor devices possessed are becoming increasingly important in the field of LSIs.
  • a semiconductor device having a multilayer Cu wiring structure it is effective to increase the average crystal grain size (grain size) of the copper wiring layer in order to reduce the resistivity and improve the electromigration resistance of the copper wiring layer.
  • a method for increasing the average crystal grain size (grain size) for example, a method by annealing (heating) has been proposed, and Patent Document 1 discloses an annealing (heating) treatment at 200 ° C. or more and less than 600 ° C. It is disclosed to do.
  • Patent Document 2 describes that a low-resistance copper wiring can be formed by performing an annealing process in a high-temperature, high-pressure carbon dioxide or inert element gas or fluid.
  • the present inventors have also proposed an annealing treatment method in which a heating rate is heated in a range of 1 to 10 K (° C.) / Sec and then kept at a heating temperature for a predetermined time (Patent Document 3).
  • a heating rate is heated in a range of 1 to 10 K (° C.) / Sec and then kept at a heating temperature for a predetermined time.
  • Patent Documents 4 and 5 describe that the chlorine concentration, which is an inorganic component of an electrolytic copper plating solution, is 0.5 mg / l (liter) or less, or the addition amount of an organic component, which is a plating additive, is adjusted. It has been proposed to do.
  • Patent Document 2 describes that annealing treatment is effective for removing impurities in the Cu wiring.
  • the present inventors annealed a copper plating layer formed using a high-purity copper sulfate plating bath and a copper electrode in a hydrogen atmosphere, thereby having an average crystal grain size larger than the wiring width and impurities.
  • Proposed a method for manufacturing a semiconductor integrated circuit device having a Cu wiring layer having an oxygen concentration of 5 wt% or less see Patent Document 6).
  • the resistivity of the copper wiring is not controlled only by the resistivity of the copper bulk, but is increased due to the influence of side surface scattering and grain boundary scattering of electrons.
  • the copper wiring width becomes as narrow as 100 nm or less, the effect becomes large. Therefore, in order to reduce the resistivity, it is only necessary to reduce the presence of the side surfaces and grain boundaries of the copper wiring, and it is important to enlarge and uniformize the grain size of the copper crystal.
  • the annealing treatment described in Patent Documents 1 to 3 is one method for increasing the average crystal grain size of the copper crystals.
  • the influence of impurities on copper wiring resistance has a direct effect of increasing the resistivity of copper bulk by impurity scattering.
  • Patent Document 2 discloses that the removal of impurities by annealing treatment suppresses the influence of impurity scattering that causes an increase in wiring film resistivity, it is related to impurities present in grain boundaries. Is not mentioned at all.
  • Patent Document 5 describes the influence on the electromigration (EM) resistance and stress migration (SIV) resistance due to the presence of impurities, but also describes the influence on the electrical resistance of the wiring.
  • a semiconductor integrated circuit device capable of ensuring the same or better performance than the conventional one in terms of resistance to electromigration and stress migration, as well as to further reduce the resistivity of the wiring layer by suppressing the increase more than before It is to provide a manufacturing method. Furthermore, another object of the present invention is to form a copper wiring that can sufficiently meet stricter demands than before in response to technological trends of higher integration, higher density, and higher speed of semiconductor integrated circuit devices. It is an object of the present invention to provide an efficient and reliable searching method for low resistivity copper wiring necessary for the above. The present invention is based on the knowledge that impurities that segregate at grain boundaries have an effect on the enlargement of grain size, that is, grain growth (recrystallization).
  • the present invention provides a semiconductor substrate on which circuit elements are formed, an insulating layer formed on the main surface of the semiconductor substrate, a trench formed using at least the insulating layer, and the trench.
  • the copper wiring has a line width of 100 nm or less, and the concentration of the compound composed of metal elements, chlorine (Cl) and oxygen (O) present as impurities in the crystal grain boundaries of the copper wiring is
  • the semiconductor integrated circuit device is characterized by being 2.0 atomic% or less when converted by the concentration of chlorine contained in the compound.
  • a circuit device is provided.
  • the present invention is characterized in that the compound is a compound composed of Fe, Cl and O, and the concentration of the compound is 1.1 atomic% or less when converted to the concentration of Fe contained in the compound.
  • the half-integrated circuit device according to [1] or [2] is provided.
  • the present invention provides the method for manufacturing a semiconductor integrated circuit device according to any one of [1] to [3], wherein the copper sulfate crystal having a purity exceeding 99.9999% by mass is dissolved.
  • a method of manufacturing a semiconductor integrated circuit device is provided, wherein a copper plating layer is formed in the trench by electrolytic plating using a plating bath and a copper electrode having a purity exceeding 99.9999% by mass on an anode.
  • the present invention provides the method for manufacturing a semiconductor integrated circuit device according to [4], wherein the copper sulfate crystal and the copper electrode are obtained by fractional recrystallization and hydrogen plasma dissolution purification, respectively. To do.
  • the copper sulfate plating bath further includes an accelerator, a suppressor, and a leveler as additives, and the addition of the leveler is performed in order to reduce the concentration of impurities present at the crystal grain boundaries of the copper wiring.
  • the present invention provides a semiconductor substrate on which circuit elements are formed, an insulating layer formed on the main surface of the semiconductor substrate, a trench formed using at least the insulating layer, and the trench.
  • the concentration of chlorine contained in a compound composed of a metal element, chlorine (Cl) and oxygen (O) present as impurities in the crystal grain boundary of the copper wiring is measured, Provided is a method for searching for a low resistivity copper wiring, wherein a copper wiring when the chlorine concentration is 2.0 atomic% or less is applied to the semiconductor integrated circuit device.
  • a method for searching rate copper wiring is provided.
  • the present invention applies the copper wiring when the compound is composed of Fe, Cl, and O and the concentration of Fe contained in the compound is 1.1 atomic% or less to the semiconductor integrated circuit device.
  • the method for searching for a low resistivity copper wiring according to the above [7] or [8] is provided. Effects of the Invention According to the present invention, by identifying a compound that exists as an impurity in the crystal grain boundary of the copper wiring, and by regulating the chlorine concentration and the iron concentration contained in the compound to a predetermined value or less, the crystal grain size The concentration of impurities that hinder the expansion of the wiring layer can be reduced, and the resistivity of the wiring layer can be further reduced.
  • a copper plating crystal is formed by forming a copper plating layer in the trench using at least a copper sulfate plating bath and a copper electrode anode having a purity higher than that of the prior art.
  • the concentration of impurities present at the grain boundaries can be greatly reduced.
  • the copper sulfate plating bath contains accelerators, suppressors, and levelers as additives.
  • the semiconductor evaluation element TMG element
  • the copper wiring for evaluation formed by changing the manufacturing conditions based on the experimental design method and the copper wiring for evaluation were formed.
  • TMG element semiconductor evaluation element
  • the impurity concentration By simply measuring the impurity concentration by an elemental analysis method using a transmission electron microscope or a scanning transmission electron microscope, it is possible to find optimum manufacturing conditions for forming a copper wiring having the lowest resistivity. Based on the result, it is possible to make a trial production of an actual semiconductor integrated circuit device and confirm the reliability evaluation and shift to mass production of the semiconductor integrated circuit.
  • the materials, materials and manufacturing conditions for forming the low resistivity copper wiring can be efficiently achieved in a short time. It is possible to search reliably and reliably. As a result, the semiconductor integrated circuit can be manufactured at a low cost.
  • high-speed and high-reliability provided with wiring having a low resistivity required in a wiring width of 100 nm or less, further 50 nm or less, disclosed in the international semiconductor technology roadmap. It is possible to realize a semiconductor integrated circuit device.
  • FIG. 1 is a diagram showing a model for increasing the resistivity of copper wiring due to electron scattering.
  • FIG. 2 is a transmission electron micrograph of impurities present at the grain boundaries of the copper wiring according to the present invention.
  • FIG. 3 is a diagram showing an example of the result of elemental analysis performed on the impurity shown in FIG.
  • FIG. 4 is a diagram showing the relationship between the concentration of the metal element and the Cl concentration for various elements of the compound that are segregated as impurities at the crystal grain boundary.
  • FIG. 5 is a diagram showing the relationship between the chlorine (Cl) concentration in the copper wiring having a wiring width of 50 nm and the resistivity of the copper wiring according to the present invention.
  • FIG. 1 is a diagram showing a model for increasing the resistivity of copper wiring due to electron scattering.
  • FIG. 2 is a transmission electron micrograph of impurities present at the grain boundaries of the copper wiring according to the present invention.
  • FIG. 3 is a diagram showing an example of the result of elemental analysis
  • FIG. 6 is a diagram showing the relationship between the iron (Fe) concentration in the copper wiring having a wiring width of 50 nm and the resistivity of the copper wiring according to the present invention.
  • FIG. 7 is a diagram showing the results of measuring the impurity concentration in a Cu plating film produced using high-purity copper sulfate and ultra-high-purity copper sulfate by glow discharge mass spectrometry (GDMS method).
  • FIG. 8 is a sectional view of a semiconductor integrated circuit device according to the fourth embodiment of the present invention.
  • FIG. 9 is a schematic explanatory view for explaining a method of manufacturing a semiconductor integrated circuit device having a copper wiring according to the fourth embodiment of the present invention.
  • FIG. 1 shows a model for increasing the resistivity of copper wiring due to electron scattering.
  • the resistivity of the copper wiring is not controlled only by the resistivity of the copper bulk, but as the wiring width becomes narrower, the influence of side scattering and grain boundary scattering of electrons particularly at 100 nm or less. Receive greatly.
  • it is necessary to reduce the presence of side surfaces and grain boundaries in copper wiring, and increasing the grain size of copper crystals is an important technical issue. Yes.
  • the influence of impurities mixed as a plating film from a copper material or a plating solution at the time of manufacture cannot be ignored.
  • the inventors have found an unprecedented finding that a specific compound existing as an impurity at a crystal grain boundary has a great influence on the grain size expansion of a copper crystal.
  • the present invention has been made on the basis of this new finding, and by reducing the concentration of impurities present in the crystal grain size to a predetermined value or less, in addition to the effect of reducing impurity scattering, crystal grain growth (re-generation) A new effect of removing an inhibitory factor of crystallization can be obtained, and the resistivity of the copper wiring can be further reduced.
  • FIG. 2 is a view showing a transmission electron micrograph of impurities present at the grain boundaries of the copper wiring according to the present invention at a magnification of 1.5 million, and (a) and (b) show a bright field image and a dark field image, respectively. Show the image.
  • the grain boundary of the copper wiring shown in FIG. 2 is a part extracted from the copper wiring, and a portion indicated by ⁇ in the drawing (a portion represented by 1-109 to 1-111 in FIG. 2B).
  • impurities present segregated at the grain boundaries are observed.
  • the impurities 1-119 to 1-111 shown in FIG. 2B the elemental analysis obtained by EDX using the spherical aberration correction electron microscope (HD2700) manufactured by Hitachi High-Technologies for the impurities 1-110.
  • An example of the result is shown in FIG.
  • FIG. 3 the presence of impurities such as Ti, Fe, Zn, and the like, and the presence of O and Cl are observed, and the respective concentrations are expressed in atm% (atomic%).
  • FIG. 4 is a diagram showing the relationship between the amount (concentration) of metal elements (Fe, Ti, Zn) and the amount (concentration) of Cl with respect to various elements of the compounds that are segregated as impurities at the crystal grain boundaries. As shown in FIG.
  • the compound examples include copper chlorite [CuClO represented by the following formula (1): 2 ] Or perchlorate copper represented by the formula (2) [Cu (ClO 4 ) 2 ] Etc. are mentioned.
  • the compound consisting of Fe, Cl and O is a halogen oxoacid iron salt.
  • the amount of change in Fe atm% is about three times the amount of change in Cl atm%, for example, Of iron triperchlorate represented by the formula (3) [Fe (ClO 4 ) 3 ].
  • iron triperchlorate but also iron diperchlorate [Fe (ClO 4 ) 2
  • iron diperchlorate iron diperchlorate
  • the compounds present as impurities at the grain boundaries are considered to be copper salts and iron salts of halogen oxoacids, but when the impurity concentration is defined in the present invention, the amount of Cl contained in the metal salt of halogen oxoacids It is practical to convert.
  • the halogen oxoacid metal salt is segregated as a plurality of compounds at the crystal grain boundaries, and it is difficult to clarify their blending ratio at the present time.
  • the concentration converted to the amount of Fe can be defined as the impurity concentration.
  • FIG. 5 and 6 are diagrams showing the relationship between the chlorine (Cl) concentration and iron (Fe) concentration in the copper wiring having a wiring width of 50 nm according to the present invention and the resistivity of the copper wiring, respectively.
  • the data of the copper wiring according to the present invention has a behavior indicated by a solid line when the concentration of Cl and Fe contained in the impurity compound is 2.0 atm% or less and 1.1 atm% or less, respectively.
  • the copper wiring produced by the conventional manufacturing method is data in the case of exceeding 2.0 atm% and 1.1 atm%, and has a behavior indicated by a dotted line.
  • the copper wiring of the present invention is obtained by electrolytic plating using a copper sulfate plating bath in which a copper sulfate crystal having a purity exceeding 99.9999 mass% is dissolved, and a copper electrode having a purity exceeding 99.9999 mass% on the anode. It is produced by forming a copper plating layer in the trench.
  • the conventional method is prepared using a copper sulfate plating bath in which a copper sulfate crystal having a purity of 99.9999% by mass is dissolved, and a copper electrode having a purity of 99.9999% by mass at the anode. . As shown in FIGS.
  • the concentration of the compound consisting of metal elements, chlorine (Cl) and oxygen (O) segregated as impurities at the crystal grain boundaries of the copper wiring is set to When converted in terms of the concentration of Cl contained in the compound, it is necessary to stipulate 2.0 at% or less.
  • the impurity compound is a compound composed of Fe, Cl and O
  • the concentration of the compound is preferably regulated to 1.1 atomic% or less when converted to the concentration of Fe contained in the compound. Thereby, the resistivity of the copper wiring can be further reduced.
  • the resistivity of the copper wiring can be expected to decrease as the Cl concentration and Fe concentration of the impurity compound decrease.
  • the Cl concentration and Fe concentration are less than 3 ppm and less than 0.05 ppm, respectively, the effect of decreasing the resistivity tends to saturate, and a method for reducing the impurity concentration in the copper wiring can be adopted. It becomes very difficult both technically and economically. Furthermore, the elemental analysis method for impurity compounds is not practical because very advanced techniques are required. Therefore, in the present invention, it is preferable to set the lower limit value of the impurity compound concentration to 3 ppm and 0.05 ppm, respectively, when converted into the Cl concentration and the Fe concentration.
  • the lower limit value of the impurity compound concentration is defined in ppm instead of atm% because the impurity concentration is very small and the influence of Cu concentration as a background appears in elemental analysis.
  • the wiring height is 50 nm from the bottom and The average grain size of the copper crystals was measured at the position of the trench outermost layer surface (height 120 nm). The average particle size was measured by image analysis of a structure observed by TEM using a FIB / TEM technique on a plane parallel to the side surface of the trench of the copper wiring.
  • FIB / TEM technology a region along the surface parallel to the side surface of the trench is cut out as a sample piece by focused ion beam (FIB) processing from the copper wiring as the sample, and the sample side is made parallel to the side surface of the trench.
  • the surface is observed with a transmission electron microscope (TEM).
  • TEM transmission electron microscope
  • the copper wiring of the present invention has a copper sulfate plating bath in which a copper sulfate crystal having a purity exceeding 99.9999 mass% is dissolved, and a purity of 99.9999 mass% on the anode. It produces by forming a copper plating layer in the said trench using the electroplating using the exceeding copper electrode. Since the effect of the present invention cannot be obtained when the purity of at least one of the copper sulfate plating bath and the copper electrode is 99.9999% by mass or less (6N) or less, the purity of both needs to exceed 99.9999% by mass. . Preferably, both have ultra-high purity of 8N or 9N.
  • the copper sulfate having a purity exceeding 99.9999% by mass used in the present invention is preferably obtained by repeating fractional recrystallization.
  • the fractional recrystallization is, for example, by dissolving a copper sulfate crystal in high-purity pure water, removing the crystals that initially precipitate, and further crystallizing by evaporation and concentration. It is a method of using copper. This operation is repeated until the desired purity is obtained.
  • the operation of purely dissolving the copper sulfate crystals may be performed by heating. Moreover, when performing evaporation concentration, you may perform operation of a heating or pressure reduction heating.
  • FIG. 7 shows the result of measuring the impurity concentration of copper sulfate of high purity 99.9999 mass% (6N) and ultra high purity 99.9999999 mass% (9N) with a GDMS apparatus.
  • the impurity concentration can be reduced by increasing the purity of copper sulfate.
  • the copper electrode having a purity exceeding 99.9999% by mass (6N) used in the present invention is preferably obtained by hydrogen plasma dissolution purification of copper having the highest purity on the market (nominal purity of about 6N).
  • the hydrogen plasma melting purification method is a method of removing highly volatile impurities while melting copper with a plasma arc. Conventionally, electrolytic purification in a sulfuric acid acid bath has been used to increase the purity of copper. In the present invention, however, a hydrogen plasma dissolution purification method that has a high effect of removing alkali metals and transition metals is used. To do.
  • the hydrogen plasma dissolution purification can be performed at normal pressure or reduced pressure depending on the purity of copper and the operation time.
  • Ar gas and hydrogen H 2 Ar gas mixed with
  • the impurity analysis of copper after the purification treatment is performed using a GDMS apparatus as in the case of copper sulfate.
  • a copper electrode having a purity exceeding 99.9999 mass% (6N) can be obtained.
  • a copper sulfate plating bath in which an ultra-high purity copper sulfate crystal is dissolved and an electrolytic plating bath using an ultra-high purity copper electrode for the anode are used. Is an essential condition.
  • each component shown in Table 1 is a standard blending amount per 1 l (liter) of the plating solution.
  • the suppressor is also called a polymer, and polyethylene glycol having a large molecular weight is mainly used.
  • the suppressor has a function of forming a complex with chlorine and suppressing Cu deposition from the plating solution, and mainly suppresses Cu deposition on the side surfaces of trenches and vias and outside flat portions.
  • the accelerator has an effect of assisting the precipitation of Cu, and bis- (sodium sulfopropyl) -disulfide or the like is used.
  • the leveler is easily adsorbed at the corner of the wiring pattern, and a compound containing a nitrogen atom or the like is used for the purpose of suppressing Cu precipitation at the corner.
  • the amount of additive added was examined in order to avoid significant changes in film quality such as crystal form and mechanical properties of the Cu plating film. As a result, the amount of leveler added in the additive can be reduced to 1/5 to 1/10 of the standard amount shown in Table 1, thereby suppressing the generation of voids in the plating film in the trench and the crystal of the copper wiring.
  • the amount of the leveler used in the present invention is specifically less than 1 ml and 0.1 ml or more with respect to 1 liter of the plating solution. If the blending amount is 1 ml or more, it is difficult to reduce the Cl concentration and the Fe concentration to a level of 1 atm% or less and 0.7 atm% or less, respectively, as the concentration of the impurity compound existing at the grain boundary in the copper wiring. .
  • the leveler becomes a factor of contamination of the copper wiring.
  • the addition amount is less than 0.1 ml, there arises a problem that Cu deposition becomes remarkable at the corners of the wiring pattern, and the filling rate tends to decrease.
  • a phenomenon that the resistivity of the copper wiring does not decrease due to the generation of voids is observed, and the effect of reducing the resistivity is lost.
  • the addition of a leveler is necessary to some extent to reduce the concentration of the impurity compound existing at the crystal grain boundaries in the copper wiring.
  • a copper sulfate plating bath in which ultra high purity copper sulfate crystals are dissolved and an ultra high purity copper electrode for the anode are used, and the addition amount of the leveler which is one of the additives of the plating solution Is defined as less than 1 ml and 0.1 ml or more with respect to 1 liter of plating solution, so that the copper wiring resistivity used in the current state-of-the-art devices in copper wiring having a wiring width of 50 to 100 nm is 30 to It can be reduced by 50%.
  • the knowledge obtained by the present invention can be applied not only to the manufacture of a semiconductor integrated circuit device having a copper wiring but also to a search method for a low resistivity copper wiring.
  • FIG. 8 is a schematic cross-sectional view of the semiconductor integrated circuit device of the present invention. As shown in FIG. 8
  • the actual semiconductor integrated circuit device has eight, nine, or more wiring layers.
  • a two-layer wiring structure is illustrated in FIG.
  • the low resistivity Cu wiring according to the present invention is particularly useful when applied to the first layer of the Cu wiring shown in FIG.
  • reference numeral 1 denotes a semiconductor substrate on which a large number of circuit elements (not shown) are formed adjacent to one main surface 1 a, and 2 is formed on one main surface 1 a of the semiconductor substrate 1.
  • the first insulating layer made of, for example, a silicon oxide layer, 2a is a through hole formed in the first insulating layer 2
  • 3 is a plug made of, for example, tungsten formed in the through hole 2a
  • 3a is a through hole 2a
  • a barrier layer made of, for example, a TiN (titanium nitride) film between 3a and the plug 3 is formed, for example, a silicon oxide layer 42 is formed on the first insulating layer 2 and the plug 3 through, for example, a silicon nitride layer 41.
  • the second insulating layer 4a is a first trench formed in the second insulating layer 4, 5 is a first copper wiring formed in the first trench 4a, 5a is the first trench 4a and the first copper wiring 5 Example formed between For example, a barrier layer made of TaN (tantalum nitride) / Ta (tantalum) or Ta / TaN / Ru (ruthenium), 6 is, for example, silicon on the second insulating layer 4 and the first copper wiring 5 via, for example, a silicon nitride layer 61 A third insulating layer formed by sequentially stacking an oxide layer 62, a silicon nitride layer 63, and a silicon oxide layer 64; 6a, a second trench having a T-shaped cross section formed in the second insulating layer 6; The second copper wiring 7a formed in the second trench 6a is a barrier layer made of, for example, Ta / TaN / Ta or Ta / TaN / Ru formed between the second trench 6a and the second copper wiring 7.
  • FIG. 9 is a schematic process diagram for explaining a method for manufacturing a semiconductor integrated circuit device of the present invention in which a Cu wiring layer is formed using a single damascene process and a dual damascene process.
  • a semiconductor substrate 1 having a large number of circuit elements (not shown) formed adjacent to one main surface 1a is prepared, and a silicon nitride layer 41 and a silicon oxide layer are formed above one main surface 1a of the semiconductor substrate 1.
  • the second insulating layer 4 made of the material layer 42 is deposited by a CVD (Chemical Vapor Deposition) method.
  • CVD Chemical Vapor Deposition
  • the silicon oxide layer 42 in a region where wiring is to be formed is removed by etching, and the exposed silicon nitride layer 41 is further etched to form the first trench 4a.
  • This trench has a depth selected by the current carrying capacity from a range of 70 nm or less in width and 50 to 300 nm.
  • the silicon nitride layer 41 is used as a stopper when the silicon oxide layer 42 is etched (FIG. 9A).
  • a barrier layer 5a made of, for example, a TaN / Ta stacked body is deposited on the silicon oxide layer 42 including the inside of the first trench 4a to a thickness of about several to 10 nm by a sputtering method.
  • An ultrathin copper seed layer (not shown) is formed on the barrier layer 5a, and the depth of the first trench 4a is exceeded by electrolytic plating using a copper sulfate plating bath on the copper seed layer and a copper electrode on the anode.
  • the substrate was heated from room temperature to 300 ° C. with an infrared lamp in an atmosphere selected from hydrogen, argon, and nitrogen at a heating rate of 1.7 ° C./sec. The annealing process was performed at a constant temperature for a minute (FIG. 9B).
  • the copper sulfate plating bath used in the electrolytic plating method performed in this step and the copper electrode of the anode both have a purity exceeding 99.9999 mass% (6N), for example, 99.99999999 mass. % (8N / 8N) of high purity is used.
  • the addition amount of the accelerator, the suppressor, and the leveler included as additives in the plating solution used in the copper sulfate plating bath is 9 ml / l, 2 ml / l, and 0.3 ml / l, respectively, with respect to 1 L of the plating solution. .
  • the portion of the first trench 4a that exceeds the depth of the first trench 4a, and the copper layer and the barrier layer 5a on the silicon oxide layer 42 are removed by CMP (Chemical Mechanical Polishing), and the first trench 4a is removed. Only the copper layer and the barrier layer 5a to be the first copper wiring 5 are left (FIG. 9C).
  • a silicon nitride layer 61, a silicon oxide layer 62, a silicon nitride layer 63, and a silicon oxide layer 64 are sequentially deposited on the silicon oxide layer 42 and the first copper wiring 5 by a CVD method.
  • the silicon nitride layer 63 serves as an etching stopper when forming the upper side portion of the second trench 6 a having a T-shaped cross section
  • the silicon nitride layer 61 serves as a contact hole for connection to the first copper wiring 5. It functions as an etching stopper when forming the (T-shaped leg) (FIG. 9D).
  • the width of the upper side portion of the trench has a depth selected by the current carrying capacity from a range of 70 nm or less and 40 to 300 nm.
  • the silicon oxide layer 64, the silicon nitride layer 63, and the silicon oxide layer 62 on the contact region of the first copper wiring 5 are removed by etching, and the silicon nitride layer 61 exposed by the etching is further etched to thereby contact holes. (T-shaped leg portion of the second trench 6a) is formed.
  • an antireflection film or a resist film (not shown) is formed on the silicon oxide layer 64 including the inside of the contact hole. Further, the antireflection film or the resist film and the silicon oxide layer 64 are etched using the resist film having an opening in a region where the second copper wiring 7 is to be formed as a mask.
  • a barrier layer 7a made of, for example, a Ta / TaN / Ta or Ta / TaN / Ru laminate is formed on the silicon oxide layer 64 including the inside of the second trench 6a by a sputtering method or a CVD method with a thickness of about several nm to 10 nm. Deposit by thickness.
  • a thin copper film is formed by sputtering on the barrier layer 7a made of Ta / TaN / Ta, and this copper film is used as a seed layer.
  • the barrier layer 7a is Ta / TaN / Ru, it is not necessary to form a seed layer of a copper film. Further, using an ultra-high purity copper sulfate plating bath similar to the case of the first copper wiring, the thickness exceeding the depth of the second trench 6a is entirely formed on the barrier layer 7a including the second trench 6a under the same plating conditions. After that, a copper layer was formed and heated from room temperature to 300 ° C. in an atmosphere selected from hydrogen, argon, and nitrogen with an infrared lamp at a heating rate of 1.7 ° C./sec and kept at 300 ° C. for 10 minutes. The annealing process was performed (FIG. 9F).
  • the portion of the second trench 6a that exceeds the depth of the second trench 6a and the copper layer and the barrier layer 7a on the silicon oxide layer 64 are removed by CMP, so that the second trench 6a is only in the second trench 6a.
  • a copper layer having a two-layer structure is completed, leaving the copper layer and the barrier layer 7a to be the copper wiring 7. (FIG. 9 (g)).
  • the method for manufacturing a copper wiring having a two-layer structure has been described. However, when the wiring structure has three or more layers, it can be realized by repeating the process of forming the second copper wiring. In this case, it is conceivable that the annealing process of the copper wiring is performed every time the copper wiring is formed or collectively after the formation of the all copper wiring.
  • the annealing method of the present invention is also used when performing all at once after the formation of all copper wiring.
  • the wiring of the semiconductor integrated circuit device has a narrow line width in the first layer and the second layer, and the line width becomes wider toward the upper layer.
  • the present invention improves the electromigration resistance and lowers the resistance of the wiring with a narrow line width. Therefore, it is preferable to anneal the copper wiring with a narrow line width every time it is formed and to anneal the copper wiring with a wide line width all together after forming the copper wiring.
  • the narrow and wide line width is 70 nm or less, and the width exceeding 70 nm is wide.
  • a combination of a Ta film and a TaN film is used as the barrier layers 5a and 7a.
  • the present invention is not limited to this, and a combination of another metal and a nitride of the metal can be used.
  • the metal include Ru (ruthenium), Ti (titanium), W (tungsten), Nb (niobium), Cr (chromium), and Mo (molybdenum).
  • Ru ruthenium
  • Ti titanium
  • W tungsten
  • Nb niobium
  • Cr chromium
  • Mo mobdenum
  • the semiconductor integrated circuit can be manufactured at a low cost. Furthermore, the reduction of the impurity concentration of the crystal grain boundaries of the copper wiring not only lowers the resistivity of the wiring layer, but also has the effect of suppressing the decline in electromigration resistance and stress migration resistance accompanying the reduction in wiring width. I can expect.
  • the present invention is not only suitable for a future semiconductor integrated circuit device having a Cu wiring, but can also be applied to the formation of copper wiring layers of other semiconductor devices, for example, power semiconductor devices. Usefulness is extremely high.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

　ＬＳＩの高集積化、高密度化及び高速化に対して、配線幅の減少に伴う抵抗率の増加を抑えて、配線層の一層の低抵抗率化を図ることができる半導体集積回路装置とその製造方法、並びに効率的な低抵抗率銅配線の探索方法を提供する。本発明は、回路素子が形成された半導体基体と、その主表面上に形成された絶縁層と、少なくとも絶縁層を利用して形成されたトレンチと、トレンチ内に形成された銅配線とを備え、銅配線の線幅が１００ｎｍ以下で、銅配線の結晶粒界に不純物として存在する金属元素、塩素及び酸素からなる化合物の濃度が塩素濃度で換算したときに２．０原子％以下である。ここで、不純物として同定される化合物の金属元素は銅又は鉄であり、不純物がＦｅ、Ｃｌ及びＯからなる化合物の場合は、その濃度がＦｅ濃度で換算したときに１．１原子％以下であることを特徴とする。

Description

半導体集積回路装置及びその製造方法、並びに該半導体集積回路装置に使用する低抵抗率銅配線の探索方法
　本発明は、半導体集積回路装置、特に配線幅１００ｎｍ以下の配線幅を備える高集積の半導体集積回路装置及びその製造方法、並びに該半導体集積回路に使用する低抵抗率銅配線の探索方法に関する。
　半導体集積回路装置（ＬＳＩ）はムーアの法則で言われている３年で集積度が４倍になるというハイスピードで高集積度化が進められており、国際半導体技術ロードマップ（Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｔｅｃｈｎｏｌｏｇｙ　Ｒｏａｄｍａｐ　ｆｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）で、２００９年版（ＩＴＲＳ　２００９　Ｅｄｉｔｉｏｎ）のＭＰＵ（Ｍｉｃｒｏ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）の配線を例に挙げると、集積度を向上させるために配線幅の目標値が２０１３年は３２ｎｍ、２０１５年は２５ｎｍ、２０１７年は２０ｎｍとなっており、高速動作を確保するために微細化に伴う配線抵抗率の増大を抑える必要がある。
　このようなＬＳＩの高集積化、高密度化及び高速化の要求に伴って進展している配線の微細化及び多層化において、ＬＳＩの配線についても、これまで広く使用されてきたアルミニウム（Ａｌ）又はアルミニウム合金の代わりに、銅（Ｃｕ）配線の実用化が検討されるようになった。Ｃｕ配線は、（１）低抵抗、（２）アルミニウムやその合金よりも約２桁大きい許容電流、（３）高いエレクトロマイグレーション耐性、及び（４）高融点等の特徴を有するため、Ａｌ配線に比べて微細化する上で優位である。また、Ｃｕ配線の実用化で必要となる技術、例えば、めっき法等による配線形成方法及び化学的機械研磨法ＣＭＰ等による多層配線層の平坦化技術も同時に開発されており、多層Ｃｕ配線構造を有する半導体装置はＬＳＩの分野において、今後、益々重要な地位を占めるようになっている。
　多層Ｃｕ配線構造を有する半導体装置においては、銅配線層の低抵抗率化と耐エレクトロマイグレーションを向上させるために、銅配線層の平均結晶粒径（グレインサイズ）を大きくすることが有効であることがよく知られている。平均結晶粒径（グレインサイズ）を大きくするための方法としては、例えば、アニール（加熱）処理による方法が提案されており、特許文献１には２００℃以上６００℃未満のアニール（加熱）処理を行うことが開示されている。また、特許文献２には、アニール処理を高温、高圧の二酸化炭素又は不活性元素の気体ないし流体中で行うことによって、低抵抗の銅配線が形成できることが記載されている。本発明者らも、昇温速度を１~１０Ｋ（℃）／ｓｅｃの範囲で加熱した後、加熱温度の温度で所定時間保持するアニール処理法を提案した（特許文献３）。
　一方、多層Ｃｕ配線構造を有する半導体装置の製造は、上記でも述べたように、銅の埋め込み性が良く、コスト低減効果が大きいことから、湿式めっき法を用いたダマシンプロセスが主流になっている。しかしながら、ダマシンプロセスに使用する電解銅めっき膜には、Ｏ、Ｃ、Ｓ、Ｃｌ等の不純物が混入しやすく、これら不純物の存在が銅配線の電気抵抗を増大させるだけでなく、エレクロマイグレーション（ＥＭ）耐性やストレスマイグレーション（ＳＩＶ）耐性等を低下させる主因の一つとなっている。
　この課題に対して、特許文献４及び５には、電気銅めっき液の無機成分である塩素濃度を０．５ｍｇ／ｌ（リットル）以下にしたり、めっき添加剤である有機成分の添加量を調整することが提案されている。その方法以外にも、前記の特許文献２には、アニール処理がＣｕ配線中の不純物除去に効果があることが記載されている。また、本発明者等は、高純度の硫酸銅めっき浴及び銅電極を用いて形成した銅めっき層を水素雰囲気でアニール処理することによって、配線幅よりも大きな平均結晶粒径を有し、不純物として酸素濃度が５ｗｔ％以下のＣｕ配線層を有する半導体集積回路装置の製造方法を提案した（特許文献６を参照）。
特開２００１−７０３９号公報 特開２０１０−８０９４９号公報 国際公開第２０１０／０６４７３２号 特開２０００−３４５９４号公報 特開２００８−２４９６３２号公報 特開２００８−２７０２５０号公報
　銅配線の抵抗率は、銅バルクの抵抗率だけに支配されるのではなく、電子の側面散乱や粒界散乱による影響を受けて大きくなることが知られている。特に、銅配線幅が１００ｎｍ以下と狭くなるに伴い、その影響は大きくなる。したがって、抵抗率の低減を行うためには銅配線の側面や粒界の存在を少なくすればよく、銅結晶の粒径の拡大・均一化が重要になってくる。前記の特許文献１~３に記載のアニール処理は、この銅結晶の平均結晶粒径を粗大化するための方法の一つである。
　一方、銅配線抵抗に対する不純物の影響は、不純物散乱によって銅バルクの抵抗率を増大させるという直接的な作用がある。この作用は従来から良く知られているが、粒界に偏析して存在する不純物が、粒径の拡大、すなわち粒成長（再結晶化）に影響を及ぼすことについては十分に認識されているとは言えなかった。そのため、前記の特許文献１~３に開示されているアニール法だけでは、１００ｎｍ以下の配線幅を有する銅配線の低抵抗率化に対して、おのずと技術的な限界があった。
　前記の特許文献４には、不純物による悪影響として、電気めっき浴に使用される有機添加剤と塩素イオンは、めっき析出物の結晶又は粒界に取り込まれて、その純度を低下させ、配線の電気抵抗の増大や後工程での腐食性の増大につながることが記載されている。ここでは、配線の電気抵抗の増大に対して、前記の不純物散乱に起因する直接的な作用が明らかにされているものの、粒界に存在する不純物による作用については具体的に開示されていない。粒界に存在する不純物は、腐食性の増大や耐エレクトロマイグレーション性の低下の要因になることが言及されているだけである。また、前記の特許文献２には、アニール処理による不純物除去が配線膜抵抗率の上昇の要因となる不純物散乱の影響を抑えることは開示されているものの、粒界の存在する不純物との関連性については全く触れられていない。
　同様に、前記の特許文献５にも、不純物の存在によるエレクロマイグレーション（ＥＭ）耐性やストレスマイグレーション（ＳＩＶ）耐性への影響は記載されているが、配線の電気抵抗に与える影響については記載も示唆もされておらず、不明である。加えて、粒界に存在する不純物の配線の電気抵抗に与える影響も明らかにされていない。
　また、前記の特許文献６に記載されている高純度の硫酸銅めっき浴及び銅電極を用いて形成した銅めっき層は、不純物として存在する酸素濃度の低減には効果があるものの、粒界に存在する不純物を考慮するところまでには至らなかった。
　このように、前記の特許文献４~６に記載の方法は、不純物の低減によって銅バルクの抵抗率の上昇を抑えるという一般的な技術課題を克服するものであり、粒界に存在する不純物による銅配線の抵抗率への影響については認識されていなかった。そのため、今後、益々進展するＬＳＩの高集積化、高密度化及び高速化において、１００ｎｍ以下の配線幅の減少に伴う抵抗率の増加を従来以上に抑えるという技術課題に対しては、前記の特許文献１~３に記載の方法と同じように十分に対応できるものではない。
　本発明は、上記した従来の問題点に鑑みてなされたものであって、今後、益々進展するＬＳＩの高集積化、高密度化及び高速化に対して、配線幅の減少に伴う抵抗率の増加を従来以上に抑えて、配線層の一層の低抵抗率化を図るだけでなく、耐エレクトロマイグレーション性及び耐ストレスマイグレーション性等についても従来と同等以上の性能を確保できる半導体集積回路装置とその製造方法を提供することにある。
　さらに、本発明の他の目的は、半導体集積回路装置の高集積化、高密度化及び高速化という技術動向に対して、従来以上の厳しい要求に十分に応えることができる銅配線を形成するために必要な低抵抗率銅配線の効率的で、且つ確実な探索方法を提供することにある。
　本発明は、粒界に偏析して存在する不純物が粒径の拡大、すなわち、粒成長（再結晶化）に影響を及ぼすという従来ではほとんど認識されていなかった知見に基づいて、粒界に存在する不純物の同定及び該不純物の濃度の規定を行うとともに、その濃度を実現するための銅配線の最適な製造方法及び探索方法を見出すことによって上記の課題を解決できることが分かり、本発明に到った。
　すなわち、本発明の構成は以下の通りである。
［１］本発明は、回路素子が形成された半導体基体と、前記半導体基体の主表面上に形成された絶縁層と、少なくとも前記絶縁層を利用して形成されたトレンチと、前記トレンチ内に形成された銅配線とを備え、前記銅配線の線幅が１００ｎｍ以下で、前記銅配線の結晶粒界に不純物として存在する金属元素、塩素（Ｃｌ）及び酸素（Ｏ）からなる化合物の濃度が、該化合物に含まれる塩素濃度で換算したときに２．０原子％以下であることを特徴とする半導体集積回路装置を提供する。
［２］本発明は、前記の金属元素、Ｃｌ及びＯからなる化合物に含まれる金属元素が、銅（Ｃｕ）又は鉄（Ｆｅ）であることを特徴とする前記［１］に記載の半導体集積回路装置を提供する。
［３］本発明は、前記化合物がＦｅ、Ｃｌ及びＯからなる化合物であり、前記化合物の濃度が、前記化合物に含まれるＦｅ濃度で換算したときに１．１原子％以下であることを特徴とする前記［１］又は［２］に記載の半体集積回路装置を提供する。
［４］本発明は、前記［１］~［３］の何れかに記載の半導体集積回路装置の製造方法であって、純度が９９．９９９９質量％を超える硫酸銅結晶体を溶解した硫酸銅めっき浴、及びアノードに純度が９９．９９９９質量％を超える銅電極とを用いた電解めっきによって前記トレンチ内に銅めっき層を形成することを特徴とする半導体集積回路装置の製造方法を提供する。
［５］本発明は、前記硫酸銅結晶及び前記銅電極が、それぞれ分別再結晶及び水素プラズマ溶解精製によって得られることを特徴とする前記［４］に記載の半導体集積回路装置の製造方法を提供する。
［６］本発明は、前記硫酸銅めっき浴が、さらに添加剤としてアクセラレータ、サプレッサ及びレベラーを有し、前記銅配線の結晶粒界に存在する不純物の濃度を低減するために、前記レベラーの添加量を、前記硫酸銅めっき浴中のめっき液１ｌ（リットル）に対して１ｍｌ未満及び０．１ｍｌ以上にすることを特徴とする前記［５］又は［６］に記載の半導体集積回路の製造方法を提供する。
［７］本発明は、回路素子が形成された半導体基体と、前記半導体基体の主表面上に形成された絶縁層と、少なくとも前記絶縁層を利用して形成されたトレンチと、前記トレンチ内に形成された銅配線とを備える半導体集積回路装置において、前記銅配線の結晶粒界に不純物として存在する金属元素、塩素（Ｃｌ）及び酸素（Ｏ）からなる化合物に含まれる塩素濃度を測定し、該塩素濃度が２．０原子％以下であるときの銅配線を前記半導体集積回路装置に適用することを特徴とする低抵抗率銅配線の探索方法を提供する。
［８］本発明は、前記の金属元素、Ｃｌ及びＯからなる化合物に含まれる金属元素が、銅（Ｃｕ）又は鉄（Ｆｅ）であることを特徴とする前記［７］に記載の低抵抗率銅配線の探索方法を提供する。
［９］本発明は、前記化合物がＦｅ、Ｃｌ及びＯからなる化合物であり、前記化合物に含まれるＦｅ濃度が１．１原子％以下であるときの銅配線を前記半導体集積回路装置に適用することを特徴とする前記［７］又は［８］に記載の低抵抗率銅配線の探索方法を提供する。
発明の効果
　本発明によれば、銅配線の結晶粒界に不純物として存在する化合物を同定するとともに、前記化合物に含まれる塩素濃度及び鉄濃度を所定の値以下に規定することによって、結晶粒径の拡大を阻害する不純物の濃度を低減できるようになり、配線層の一層の低抵抗率化を図ることができる。さらに、銅配線の結晶粒界の存在する不純物濃度の低減は、配線層の低抵抗率化だけでなく、配線幅の減少に伴う耐エレクトロマイグレーション性及び耐ストレスマイグレーション性の低下を抑制して、両者の特性の向上に貢献する。
　本発明における半導体集積回路装置の製造方法によれば、少なくとも、従来よりも高純度の硫酸銅めっき浴及び銅電極アノードとを用いてトレンチ内に銅めっき層を形成することによって、銅配線の結晶粒界に存在する不純物濃度を大幅に低減することができる。さらに、硫酸銅めっき浴中に添加剤としてアクセラレータ、サプレッサ及びレベラーを含み、前記レベラーの添加量を少なくする方向で最適化することによって、銅配線中のボイド発生を抑制しながら、不純物濃度の低減効果を高めることができる。
　本発明の低抵抗率銅配線の探索方法によれば、実験計画法に基づいて製造条件を変えて試作した半導体評価用素子（ＴＥＧ素子）や評価用銅配線を用いて、それらに形成した銅配線について透過型電子顕微鏡又は走査透過型電子顕微鏡による元素分析方法によって不純物濃度を測定するだけで、最も低い抵抗率を有する銅配線を形成するための最適な製造条件を見出すことができる。その結果に基づいて、実際の半導体集積回路装置の試作及び信頼性評価確認を行って半導体集積回路の量産に移行することが可能となる。したがって、半導体集積回路の膨大な数の試作や信頼性評価実験等を用いた施行錯誤を行う必要が無くなり、低抵抗率銅配線を形成するための材質や材料及び製造条件を短時間で効率的に、かつ確実に探索することができる。結果的に、半導体集積回路の製造を低コストで行うことができる。
　以上のように、本発明によれば、国際半導体技術ロードマップに開示されている１００ｎｍ以下、さらには５０ｎｍ以下の配線幅において必要とされる低抵抗率を有する配線を備えた高速で、高信頼性の半導体集積回路装置の実現を可能にする。
　図１は、電子散乱による銅配線の抵抗率上昇モデルを示す図である。
　図２は、本発明による銅配線の粒界に存在する不純物の透過電子顕微鏡写真を示す図である。
　図３は、図２に示す不純物について行った元素分析結果の例を示す図である。
　図４は、結晶粒界に不純物として偏析して存在する化合物の各種元素について金属元素の濃度とＣｌ濃度との関係を示す図である。
　図５は、本発明による配線幅５０ｎｍの銅配線中の塩素（Ｃｌ）濃度と銅配線の抵抗率との関係を示す図である。
　図６は、本発明による配線幅５０ｎｍの銅配線中の鉄（Ｆｅ）濃度と銅配線の抵抗率との関係を示す図である。
　図７は、高純度硫酸銅及び超高純度硫酸銅を用いて作製したＣｕめっき膜中の不純物濃度をグロー放電質量分析法（ＧＤＭＳ法）によって測定した結果を示す図である。
　図８は、本発明の第４の実施形態である半導体集積回路装置の断面図である。
　図９は、本発明の第４の実施形態である銅配線を有する半導体集積回路装置の製造方法を説明するための概略説明図である。
　図１に、電子散乱による銅配線の抵抗率上昇モデルを示す。図１に示すように、銅配線の抵抗率は、銅バルクの抵抗率だけに支配されるのではなく、配線幅が狭くなるに伴い、特に１００ｎｍ以下では電子の側面散乱や粒界散乱による影響を大きく受ける。これらの影響を低減して銅配線の低抵抗率化を図るためには、銅配線の側面や粒界の存在を少なくする必要があり、銅結晶の粒径拡大が重要な技術課題となっている。
　また、銅配線中には、めっき膜として銅素材や製造時のめっき液等から混入する不純物の影響を無視することができない。不純物が銅配線の結晶粒内に存在する場合は、不純物散乱によって銅バルクの抵抗率を高くさせることは容易に理解できる。同じように、不純物が結晶粒界に存在する場合も銅バルクの抵抗率を増大させるが、その影響についての検討例は非常に少ない。
　本発明者等は、結晶粒界に存在する不純物が、銅バルクの抵抗率の場合と異なり、銅配線の低抵抗率化に対してどのような影響を与えるのかを明らかにするために、結晶粒界に存在する不純物を同定するとともに、その不純物の精密な元素分析を行い、銅配線の抵抗率との関係を詳細に検討した。その結果、結晶粒界に不純物として存在する特定の化合物が、銅結晶の粒径拡大に大きな影響を及ぼすという従来にはない知見を見出すに至った。本発明は、この新しい知見に基づいてなされたものであり、結晶粒径に存在する不純物の濃度を所定の値以下にすることによって、不純物散乱の低減効果に加えて、結晶の粒成長（再結晶化）の阻害要因を取り除くという新たな効果が得られ、銅配線の一層の低抵抗率化を図ることができる。
　なお、従来においては、結晶粒界に不純物として存在する炭素が、結晶粒成長を抑制するピンニング効果を有することが知られている（例えば、上野　和良、「半導体集積回路の配線に用いる銅めっき膜の不純物」、表面技術、第６３巻、第４号、第２２７~２３２頁、２０１２年を参照）。しかしながら、本発明において炭素（Ｃ）は粒界及び粒内での濃度がほぼ一定であり、考慮する必要は無く、また、塩素（Ｃｌ）は単体では存在しない。本発明において不純物として同定した化合物は、炭素とは全く異なり、金属元素、塩素（Ｃｌ）及び酸素（Ｏ）からなるものであり、そのような不純物による影響に関する報告例は無かった。
　結晶粒界に偏析して存在する不純物の同定及び該不純物の濃度の規定について、具体的な実施形態を用いて以下に説明する。
〈第１の実施形態〉
　本実施形態によって、本発明の銅配線の結晶粒界に偏析して存在する不純物の同定方法とその結果について説明する。なお、本発明の銅配線の形成方法については、後に銅配線の抵抗率と対比させながら具体的に述べる。
　図２は、本発明による銅配線の粒界に存在する不純物を倍率１５０万倍で撮影した透過電子顕微鏡写真を示す図であり、（ａ）及び（ｂ）に、それぞれ明視野像及び暗視野像を示す。図２に示す銅配線の粒界は銅配線の一部分を抜き出して示したものであり、図中の⇒で示す部分（図２の（ｂ）においては１−１０９~１−１１１として表す部分）において、粒界に偏析して存在する不純物が観測される。
　図２の（ｂ）に示す１−１１９~１−１１１の不純物の中で、１−１１０の不純物について、日立ハイテク製の球面収差補正型電子顕微鏡（ＨＤ２７００）を用いてＥＤＸによって得た元素分析結果の例を図３に示す。図３に示すように、不純物はＴｉ、Ｆｅ、Ｚｎ等の金属元素及びＯとＣｌの存在が観測され、それぞれの濃度がａｔｍ％（原子％）で表されている。なお、図３におけるＣｕ及びＴａのピークは、それぞれ銅配線の銅バルク及びバリアメタルに起因するものである。また、Ａｌは試料フォルダのシステムピークであり、考慮する必要は無い。本実施形態においては、図２及び図３に示すものと同じ分析操作を、銅配線の結晶粒界の各所で不純物として観測された化合物粒子について行う。
　図４は、結晶粒界に不純物として偏析して存在する化合物の各種元素について金属元素（Ｆｅ，Ｔｉ，Ｚｎ）量（濃度）とＣｌ量（濃度）との関係を示す図である。図４に示すように、各金属元素（Ｆｅ，Ｔｉ，Ｚｎ）において、Ｔｉ及びＺｎの量とＣｌ量とは相関性が見られないのに対して、Ｆｅ量についてはＣｌ量との相関性が無い場合とある場合の２通りがある。図４に示す結果は、本発明の銅配線で不純物として観測される化合物が２種類に大別できることを意味する。すなわち、図３の結果を考慮すると、Ｔｉ、Ｚｎ、Ｆｅと相関が無く、過剰Ｃｌと結合した化合物はＣｕ、Ｃｌ及びＯからなる化合物であり、Ｃｌ量との相関性がある化合物は、Ｆｅ、Ｃｌ及びＯからなる化合物であると推察できる。
　図４において、Ｃｕ、Ｃｌ及びＯからなる化合物はハロゲンオキソ酸銅塩であり、その具体的な化合物としては、例えば、下記の（１）式で表される亜塩素酸銅［ＣｕＣｌＯ２］又は（２）式で表される過塩素酸銅［Ｃｕ（ＣｌＯ４）２］等が挙げられる。
Figure JPOXMLDOC01-appb-I000001
　Ｆｅ、Ｃｌ及びＯからなる化合物としてはハロゲンオキソ酸鉄塩であり、図４においてＦｅ量のａｔｍ％変化量がＣｌ量のａｔｍ％変化量に対して約３倍であることから、例えば、下記の（３）式で表される三過塩素酸鉄［Ｆｅ（ＣｌＯ４）３］が挙げられる。また、Ｃｌ量の変化量に対するＦｅ量の変化量は３倍よりやや小さいことを考慮すると、三過塩素酸鉄だけでなく、例えば、二過塩素酸鉄［Ｆｅ（ＣｌＯ４）２］のハロゲンオキソ酸鉄塩の存在も考えられる。
Figure JPOXMLDOC01-appb-I000002
　このように、結晶粒界に不純物として存在する化合物はハロゲンオキソ酸の銅塩及び鉄塩と考えられるが、本発明において不純物濃度を規定するときは、ハロゲンオキソ酸金属塩に含まれるＣｌ量に換算することが実用的である。これは、結晶粒界にはハロゲンオキソ酸金属塩が複数の化合物として偏析して存在する可能性が高く、現時点でそれらの配合比率を明確にすることは困難なためである。また、ハロゲンオキソ酸鉄塩の場合は、図４に示すようにＦｅ量で規定することができることから、Ｃｌ量に加えて、Ｆｅ量に換算した濃度を不純物の濃度として規定することができる。
〈第２の実施形態〉
　次に、結晶粒界に不純物として存在する化合物の濃度と銅配線の抵抗率との関係を第２の実施形態として説明する。
　図５及び図６は、それぞれ本発明による配線幅５０ｎｍの銅配線中の塩素（Ｃｌ）濃度及び鉄（Ｆｅ）濃度と銅配線の抵抗率との関係を示す図である。図５及び図６において、不純物化合物に含まれるＣｌ及びＦｅの濃度として、それぞれ２．０ａｔｍ％以下及び１．１ａｔｍ％以下において実線で示される挙動を有するのが本発明による銅配線のデータである。一方、従来の製造方法によって作製された銅配線は２．０ａｔｍ％及び１．１ａｔｍ％を超える場合のデータであり、点線で示す挙動を有する。本発明の銅配線は、純度が９９．９９９９質量％を超える硫酸銅結晶体を溶解した硫酸銅めっき浴、及びアノードに純度が９９．９９９９質量％を超える銅電極とを用いた電解めっきによって前記トレンチ内に銅めっき層を形成することによって作製する。それに対して、従来の方法は、純度が９９．９９９９質量％の硫酸銅結晶体を溶解した硫酸銅めっき浴、及びアノードに純度が９９．９９９９質量％の銅電極を用いて作製したものである。
　図５及び図６に示すように、本発明と従来方法を対比すると、不純物濃度の低減に伴う銅配線抵抗率の低下の傾向が異なることが分かる。従来方法は不純物散乱の低減に起因する銅バルク抵抗率の低下が顕著な効果として現れるため低抵抗率化が進むものの、Ｃｌ濃度及びＦｅ濃度がそれぞれ２．０ａｔｍ％及び１．１ａｔｍ％に近づくとともにその効果は限界に達する。それに対して、本発明においては、不純物濃度の低減によって銅バルク抵抗率が低下するという効果に代わり、結晶粒界に偏析して存在する不純物濃度の低減によって結晶粒の拡大が促進されるという効果が顕著に現れるため、一層の低抵抗率化ができたものと考えることができる。
　したがって、本発明において結晶粒の拡大効果を奏するためには、銅配線の結晶粒界に不純物として偏析して存在する金属元素、塩素（Ｃｌ）及び酸素（Ｏ）からなる化合物の濃度を、該化合物に含まれるＣｌ濃度で換算したときに２．０原子％以下に規定する必要がある。さらに、不純物化合物がＦｅ、Ｃｌ及びＯからなる化合物である場合は、前記化合物の濃度が該化合物に含まれるＦｅ濃度で換算したときに１．１原子％以下に規定することが好ましい。それによって、銅配線の一層の低抵抗率化を図ることができる。
　銅配線の抵抗率は、不純物化合物のＣｌ濃度及びＦｅ濃度が小さくなるほど低くなることが期待できる。しかしながら、Ｃｌ濃度及びＦｅ濃度がそれぞれ３ｐｐｍ未満及び０．０５ｐｐｍ未満になると抵抗率低下の効果は飽和する傾向にあるだけでなく、銅配線中の不純物濃度を低減するための方法を採用することが技術的にも経済的にも非常に困難となる。さらに、不純物化合物の元素分析方法も非常に高度の技術が求められるため実用的ではない。そのため、本発明においては、不純物化合物の濃度の下限値を、Ｃｌ濃度及びＦｅ濃度で換算したときに、それぞれ３ｐｐｍ及び０．０５ｐｐｍにすることが好ましい。なお、不純物化合物の濃度の下限値を、ａｔｍ％でなくｐｐｍで規定するのは、不純物濃度が非常に小さく、元素分析においてバックグランドであるＣｕ濃度の影響が現れることから、不純物濃度をｐｐｍからａｔｍ％で換算することが困難なためである。
　次に、本発明の銅配線について不純物濃度の低減による銅結晶の粒径の拡大を検証するため、本発明による５０ｎｍのトレンチ構造の銅配線を用いて、配線高さが底面から５０ｎｍの位置及びトレンチ最表層面（高さ１２０ｎｍ）の位置において銅結晶の平均粒径を測定した。平均粒径の測定は、銅配線のトレンチの側面と平行な面をＦＩＢ／ＴＥＭ技術を適用してＴＥＭによって観察した組織を画像解析して求めた。ＦＩＢ／ＴＥＭ技術とは、試料としての銅配線からトレンチの側面と平行をなす面に沿う領域を集束イオンビーム（ＦＩＢ）加工によって試料片として切り出して、その試料片のトレンチの側面と平行をなす面を透過型電子顕微鏡（ＴＥＭ）によって観察を行うものである。測定の結果、両者の位置ともに平均粒径は従来と比べて約１２％拡大しており、不純物濃度の低減による結晶粒子の拡大効果を確認することができた。
〈第３の実施形態〉
　第３の実施形態として、本発明による銅配線の製造方法について説明する。
　図５及び図６で説明したように、本発明の銅配線は、純度が９９．９９９９質量％を超える硫酸銅結晶体を溶解した硫酸銅めっき浴、及びアノードに純度が９９．９９９９質量％を超える銅電極とを用いた電解めっきを用いて前記トレンチ内に銅めっき層を形成することによって作製する。硫酸銅めっき浴及び銅電極の少なくともどちらかの純度が９９．９９９９質量％以（６Ｎ）以下では本発明の効果を得ることができないため、両者の純度は９９．９９９９質量％を超える必要がある。好ましくは、両者とも８Ｎ又は９Ｎの超高純度を有するものを使用する。
　本発明において使用する純度９９．９９９９質量％を超える硫酸銅は、分別再結晶を繰り返すことによって得ることが好ましい。分別再結晶とは、例えば、硫酸銅結晶を高純度の純水に溶解した後、初期に析出する結晶を除去した後、さらに蒸発濃縮することにより結晶化させ、これを濾過して高純度硫酸銅とする方法である。この操作を、所望の純度が得られるまで繰り返す。硫酸銅結晶を純粋に溶解する操作は加熱して行っても良い。また、蒸発濃縮を行うときに、加熱又は減圧加熱の操作を行っても良い。
　分別再結晶を行った硫酸銅結晶体は、例えば、グロー放電質量分析法（ＧＤＭＳ法）によって純度を確認することができる。図７は、高純度９９．９９９９質量％（６Ｎ）と超高純度９９．９９９９９９９質量％（９Ｎ）の硫酸銅の不純物濃度をＧＤＭＳ装置によって測定した結果を示す。図７に示すように、硫酸銅の高純度化によって不純物濃度の低減を図ることができる。特に、Ｃｌ及び金属元素であるＦｅ及びＺｎの濃度低減に大きな効果がある。
　本発明においてアノードとして使用する純度が９９．９９９９質量％（６Ｎ）を超える銅電極は、市販の最高純度を有する銅（公称純度６Ｎ程度）の水素プラズマ溶解精製によって得ることが好ましい。水素プラズマ溶解精製法とは、銅をプラズマアークで溶解しながら、揮発性の高い不純物を除去していく方法である。銅の高純度化には、従来から主に硫酸酸性浴中での電解精製法が用いられているが、本発明では、アルカリ金属や遷移金属等の除去効果の高い水素プラズマ溶解精製法を採用する。水素プラズマ溶解精製は、銅の純度及び操作時間等に応じて、常圧及び減圧のどちらでも行うことができる。また、プラズマガスとしては、Ａｒガス及び所定の比率で水素（Ｈ２）と混合されたＡｒガスを用いる。精製処理後の銅の不純物分析には、硫酸銅の場合と同じようにＧＤＭＳ装置を用いて行う。このようにして、本発明においては純度が９９．９９９９質量％（６Ｎ）を超える銅電極を得ることができる。
　以上のように、本発明による銅配線の形成には、超高純度の硫酸銅結晶体を溶解した硫酸銅めっき浴、及びアノードに超高純度の銅電極とを用いた電解めっき浴を用いることが必須の条件である。しかしながら、銅配線中の結晶粒界に存在する不純物化合物の濃度としてＣｌ濃度及びＦｅ濃度をそれぞれ１ａｔｍ％以下及び０．７ａｔｍ％以下のレベルまで低減することは技術的にも経済的にも限界があるため、さらに硫酸銅めっき浴中のめっき液組成についても検討する必要がある。
　通常、半導体プロセスの微細銅配線形成用ボトムアップめっき技術に適用するめっき液成分としては、下記の表１に示すように、、Ｃｕイオン、硫酸、塩素（Ｃｌ）イオンを主成分とする基本浴に、アクセラレータ（促進剤）、サプレッタ（抑制剤）、レベラー等の添加剤を数種類混合したものが使用される（例えば、近藤　和夫　著「初歩から学ぶ微小めっき技術」、株式会社工業調査会発行、初版、２００４年６月１５日を参照）。表１に示す各成分の数値は、めっき液１ｌ（リットル）当たりの標準的な配合量であ。
Figure JPOXMLDOC01-appb-T000003
 　前記のサプレッサはポリマーとも呼ばれ、分子量の大きなポリエチレングリコール等が主として用いられる。サプレッサは塩素と複合体を形成してめっき液からのＣｕの析出を抑制する作用を持ち、主にトレンチやビアの側面や外の平坦部でのＣｕ析出を抑える。前記のアクセラレータは、Ｃｕの析出を助ける作用を有し、ビスー（ソデウムスルホプロピル）−ジスルフィド等が用いられる。前記のレベラーは、配線パターンの角部に吸着しやすく、その部分でのＣｕの析出を抑制する目的で、窒素原子を含む化合物等が用いられる。
　本発明において使用するめっき液としては、Ｃｕめっき膜の結晶形態や機械的特性等の膜質の大幅な変更を避けるため、添加剤の添加量について検討を行った。その結果、添加剤の中でレベラーの添加量を表１に示す標準量よりも１／５~１／１０にすることによって、トレンチ内めっき膜中のボイド発生を抑制できるとともに、銅配線の結晶粒界に存在する不純物化合物の濃度を低減できることが分かった。一方、Ｃｌの配合量及び添加剤であるサプレッサとアクセラレータの添加量については、めっき速度、めっき膜の平坦性及びめっき膜質の観点から大幅な変更を行うことが困難であった。
　本発明で使用するレベラーの添加量としては、具体的にめっき液１リットルに対して１ｍｌ未満及び０．１ｍｌ以上である。配合量が１ｍｌ以上であると、銅配線中の結晶粒界に存在する不純物化合物の濃度としてＣｌ濃度及びＦｅ濃度をそれぞれ１ａｔｍ％以下及び０．７ａｔｍ％以下のレベルまで低減することが困難である。これは、レベラーが銅配線への不純物混入の要因になるためと考えられる。また、添加量が０．１ｍｌ未満であると、配線パターンの角部においてＣｕの析出が顕著になったり、埋め込み率が低下しやすくなるという問題が発生する。さらに、ボイド発生により銅配線の抵抗率が低下しなくなるような現象が見られ、抵抗率の低減効果が無くなってくる。これは、銅配線中の結晶粒界に存在する不純物化合物の濃度低減に対して、レベラーの添加がある程度必要であることを意味しているものと考えられる。
　本発明では、電気めっき条件として超高純度の硫酸銅結晶体を溶解した硫酸銅めっき浴及びアノードに超高純度の銅電極を用いるともに、めっき液の添加剤の一つであるレベラーの添加量をめっき液１ｌ（リットル）に対して１ｍｌ未満及び０．１ｍｌ以上に規定することによって、配線幅５０~１００ｎｍを有する銅配線において、現在の最先端デバイスに使用されるＣｕ配線抵抗率を３０~５０％低減することが可能である。
　本発明で得られた知見は、銅配線を有する半導体集積回路装置の製造だけでなく、低抵抗率銅配線の探索方法として適用することができる。例えば、実験計画法に基づいて製造条件を変えて試作した半導体評価用素子（ＴＥＧ素子）や評価用銅配線を用いて、それらに形成した銅配線について前記で説明したような透過型電子顕微鏡又は走査透過型電子顕微鏡による元素分析方法によって不純物濃度を測定するだけで、従来よりも低抵抗率を有する銅配線を形成するための最適な製造条件を見出すことができる。従来は、半導体集積回路の量産化に際して半導体集積回路の膨大な数の試作や信頼性評価実験等を用いた施行錯誤を行う必要があった。本発明の低抵抗率銅配線の探索方法によれば、そのような試行錯誤を最小限に抑えることができ、半導体集積回路の量産への移行は、実際の半導体集積回路装置の試作及び信頼性評価確認を行うだけで良い。それによって、低抵抗率銅配線を形成するための材質や材料及び製造条件を短時間で効率的に、かつ確実に探索することができ、結果的に、低コストの半導体集積回路の製造が可能になる。
〈第４の実施形態〉
　本発明の半導体集積回路装置及びその製造方法の好ましい実施形態を図面を用いて説明する。
　図８は本発明の半導体集積回路装置の概略断面図であり、図８の（ａ）に示すように、実際の半導体集積回路装置は配線層が８層、９層、それ以上になっているが、説明を簡略化するために図８の（ｂ）に２層配線構造を例示している。本発明による低抵抗率Ｃｕ配線は、図８の（ａ）に示すＣｕ配線の第１層及びそれに近い層に適用したときに、特に有用である。図８の（ｂ）において、１は一方の主表面１ａに隣接して多数個の回路素子（図示せず）が形成された半導体基体、２は半導体基体１の一方の主表面１ａ上に形成された例えばシリコン酸化物層からなる第１絶縁層、２ａは第１絶縁層２に形成されたスルーホール、３はスルーホール２ａ内に形成された例えばタングステンからなるプラグ、３ａはスルーホール２ａ、３ａとプラグ３との間に、例えばＴｉＮ（窒化チタン）膜からなるバリア層、４は第１絶縁層２及びプラグ３上に例えば窒化シリコン層４１を介して形成された例えばシリコン酸化物層４２からなる第２絶縁層、４ａは第２絶縁層４に形成された第１トレンチ、５は第１トレンチ４ａ内に形成された第１銅配線、５ａは第１トレンチ４ａと第１銅配線５との間に形成された例えばＴａＮ（窒化タンタル）／Ｔａ（タンタル）又はＴａ／ＴａＮ／Ｒｕ（ルテニウム）からなるバリア層、６は第２絶縁層４及び第１銅配線５上に例えば窒化シリコン層６１を介して例えばシリコン酸化物層６２、窒化シリコン層６３、シリコン酸化物層６４を順次積層して形成した第３絶縁層、６ａは第２絶縁層６に形成された断面Ｔ字形を有する第２トレンチ、７は第２トレンチ６ａ内に形成された第２銅配線、７ａは第２トレンチ６ａと第２銅配線７の間に形成された例えばＴａ／ＴａＮ／Ｔａ又はＴａ／ＴａＮ／Ｒｕからなるバリア層である。
　図９に、シングルダマシンプロセス及びデュアルダマシンプロセスを用いてＣｕ配線層を形成した本発明の半導体集積回路装置の製造方法を説明するための概略工程図を示す。なお、図９において、図８と同一部材には同一符号を付し繰り返し説明は避けた。
　まず、一方の主表面１ａに隣接して多数の回路素子（図示せず）が形成された半導体基体１を準備し、半導体基体１の一方の主表面１ａの上方に窒化シリコン層４１及びシリコン酸化物層４２からなる第２絶縁層４をＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により堆積する。次に、配線を形成する予定の領域のシリコン酸化物層４２をエッチングにより除去し、これによって露出した窒化シリコン層４１を更にエッチングすることにより第１トレンチ４ａを形成する。このトレンチは幅が７０ｎｍ以下、５０~３００ｎｍの範囲から通電容量によって選択される深さを有している。窒化シリコン層４１はシリコン酸化物層４２をエッチングするときのストッパーとして利用される（図９（ａ））。
　次に、第１トレンチ４ａ内を含むシリコン酸化物層４２上に、例えばＴａＮ／Ｔａ積層体からなるバリア層５ａをスパッタリング法によって数ｎｍから１０ｎｍ程度の厚さで堆積する。このバリア層５ａ上に極薄い銅シード層（図示せず）を形成し、銅シード層上に硫酸銅めっき浴、アノードに銅電極を用いて電解めっき法により第１トレンチ４ａの深さを超える厚さの銅めっき層を形成し、その後水素、アルゴン、窒素から選ばれた雰囲気中で室温から３００℃まで赤外ランプにより昇温速度１．７℃／ｓｅｃで加熱した後、３００℃で１０分間恒温保持するアニールプロセスで処理した（図９（ｂ））。本発明においては、この工程で実施する電解めっき法で使用する硫酸銅めっき浴、及びアノードの銅電極として、両者とも純度が９９．９９９９質量％（６Ｎ）を超えるもの、例えば、９９．９９９９９９質量％（８Ｎ／８Ｎ）の高純度のものを用いる。また、硫酸銅めっき浴で使用するめっき液に添加剤として含まれるアクセラレータ、サプレッタ、レベラーの添加量は、めっき液１Ｌに対して、それぞれ９ｍｌ／ｌ、２ｍｌ／ｌ及び０．３ｍｌ／ｌである。
　次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）により第１トレンチ４ａ部分においてはその深さを超える部分の銅層、並びにシリコン酸化物層４２上の銅層及びバリア層５ａを除去して第１トレンチ４ａ内にのみ第１銅配線５となる銅層及びバリア層５ａを残す（図９（ｃ））。
　次に、シリコン酸化物層４２及び第１銅配線５上に窒化シリコン層６１、シリコン酸物層６２、窒化シリコン層６３及びシリコン酸化物層６４を順次ＣＶＤ法により堆積する。ここで、窒化シリコン層６３は断面Ｔ字形を有する第２トレンチ６ａの上辺部を形成する際のエッチングストッパーとして、また、窒化シリコン層６１は第１銅配線５との接続を図るためのコンタクトホール（Ｔ字形の脚部）を形成する際のエッチングストッパーとして機能する（図９（ｄ））。トレンチの上辺部の幅は７０ｎｍ以下、４０~３００ｎｍの範囲から通電容量によって選択される深さを有している。
　次いで、第１銅配線５のコンタクト領域上のシリコン酸化物層６４、窒化シリコン層６３及びシリコン酸化物層６２をエッチングにより除去し、更にエッチングによって露出した窒化シリコン層６１をエッチングすることによりコンタクトホール（第２トレンチ６ａのＴ字形の脚部）を形成する。
　次に、コンタクトホール内を含むシリコン酸化物層６４上に反射防止膜もしくはレジスト膜（図示せず）を形成する。更に、第２銅配線７を形成する予定領域を開口したレジスト膜をマスクにして反射防止膜もしくはレジスト膜、シリコン酸化物層６４をエッチングする。続いて、このエッチングにより露出した窒化シリコン層６３をエッチングすると共にコンタクトホール内の反射防止膜もしくはレジスト膜を除去することにより第２トレンチ６ａが形成される（図９（ｅ））。
　次いで、第２トレンチ６ａ内を含むシリコン酸化物層６４上に、例えばＴａ／ＴａＮ／Ｔａ又はＴａ／ＴａＮ／Ｒｕの積層体からなるバリア層７ａをスパッタリング法又はＣＶＤ法により数ｎｍから１０ｎｍ程度の厚さで堆積する。
　次に、Ｔａ／ＴａＮ／Ｔａからなるバリア層７ａ上に薄い銅膜をスパッタリング法により形成し、この銅膜をシード層ににする。ここで、バリア層７ａがＴａ／ＴａＮ／Ｒｕである場合は、銅膜のシード層の形成は不要である。さらに、第１銅配線の場合と同様の超高純度の硫酸銅めっき浴を用いて、同じめっき条件により第２トレンチ６ａを含むバリア層７ａ上全面に第２トレンチ６ａの深さを超える厚さの銅層を形成し、その後、水素、アルゴン、窒素から選ばれた雰囲気中で室温から３００℃まで赤外ランプにより昇温速度１．７℃／ｓｅｃで加熱し、３００℃で１０分間恒温保持するアニールプロセスで処理した（図９（ｆ））。
　しかる後、ＣＭＰにより第２トレンチ６ａ部分においてはその深さを超える部分の銅層、並びにシリコン酸化物層６４上の銅層及びバリア層７ａを除去して、第２トレンチ６ａ内にのみ第２銅配線７となる銅層及びバリア層７ａを残し、２層構造の銅配線が完成する。（図９（ｇ））。
　本実施形態では２層構造の銅配線の製造方法を説明したが、３層以上の配線構造にする場合には、第２銅配線を形成した工程を繰り返すことで実現できる。この場合、銅配線のアニール処理は銅配線の形成の都度行うか、全銅配線を形成後に一括して行なうことが考えられる。全銅配線を形成後に一括して行なう場合も、本発明のアニール方法を使用する。半導体集積回路装置の配線は第１層及び第２層の線幅が狭く、上層に行くに従って線幅が広くなっており、本発明は線幅の狭い配線のエレクトロマイグレーション耐性の向上及び低抵抗化を目的としていることから、線幅の狭い銅配線については形成の都度アニール処理を行い、線幅の広い銅配線については銅配線を形成後一括してアニール処理をするのが好ましい。ここで言う線幅の広い狭いは７０ｎｍ以下が狭い、７０ｎｍを超えるものが広いとする。
　また、本実施形態では、バリア層５ａ、７ａとしてＴａ膜とＴａＮ膜の組み合わせを用いたが、これに限定されず他の金属とその金属の窒化物との組み合わせを使用することができる。金属としては、Ｒｕ（ルテニウム）、Ｔｉ（チタン）、Ｗ（タングステン）、Ｎｂ（ニオブ）、Ｃｒ（クロム）、Ｍｏ（モリブデン）等が挙げられる。
　以上のように、本発明によれば、配線幅が１００ｎｍ以下、さらに５０ｎｍ以下の半導体集積回路装置において、従来技術では限界が見えていた銅配線層の一層の低低抗率化を図ることができる。これは、銅配線の結晶粒界に不純物として存在する化合物を同定するとともに、前記化合物に含まれる塩素濃度及び鉄濃度を所定の値以下に規定することによって、結晶粒径の拡大を阻害する不純物の濃度を低減できるようになったためである。銅配線の結晶粒界に存在する不純物濃度の大幅な低減は、本発明による半導体集積回路装置の製造方法によって達成することができる。
　また、本発明の低抵抗率銅配線の探索方法によれば、半導体集積回路の膨大な数の試作や信頼性評価実験等を用いた施行錯誤を行う必要が無くなり、低抵抗率銅配線を形成するための材質や材料及び製造条件を短時間で効率的に、かつ確実に探索することができる。結果的に、半導体集積回路と低コストで製造できるようになる。
　さらに、銅配線の結晶粒界の存在する不純物濃度の低減は、配線層の低抵抗率化だけでなく、配線幅の減少に伴う耐エレクトロマイグレーション性及び耐ストレスマイグレーション性の低下を抑制する効果も期待できる。
　本発明はＣｕ配線を有する将来の半導体集積回路装置に好適であるだけではなく、それ以外の半導体装置、例えば、パワー半導体装置等の銅配線層を形成に対しても適用が可能であり、その有用性は極めて高い。

Claims (9)

  1. 回路素子が形成された半導体基体と、前記半導体基体の主表面上に形成された絶縁層と、少なくとも前記絶縁層を利用して形成されたトレンチと、前記トレンチ内に形成された銅配線とを備え、前記銅配線の線幅が１００ｎｍ以下で、前記銅配線の結晶粒界に不純物として存在する金属元素、塩素（Ｃｌ）及び酸素（Ｏ）からなる化合物の濃度が、該化合物に含まれる塩素濃度で換算したときに２．０原子％以下であることを特徴とする半導体集積回路装置。
  2. 前記の金属元素、Ｃｌ及びＯからなる化合物に含まれる金属元素が、銅（Ｃｕ）又は鉄（Ｆｅ）であることを特徴とする請求項１に記載の半導体集積回路装置。
  3. 前記化合物がＦｅ、Ｃｌ及びＯからなる化合物であり、前記化合物の濃度が、前記化合物に含まれるＦｅ濃度で換算したときに１．１原子％以下であることを特徴とする請求項１又は２に記載の半導体集積回路装置。
  4. 請求項１~３の何れかに記載の半導体集積回路装置の製造方法であって、純度が９９．９９９９質量％を超える硫酸銅結晶体を溶解した硫酸銅めっき浴、及びアノードに純度が９９．９９９９質量％を超える銅電極とを用いた電解めっきによって前記トレンチ内に銅めっき層を形成することを特徴とする半導体集積回路装置の製造方法。
  5. 前記硫酸銅結晶及び前記銅電極は、それぞれ分別再結晶及び水素プラズマ溶解精製によって得られることを特徴とする請求項４に記載の半導体集積回路装置の製造方法。
  6. 前記硫酸銅めっき浴は添加剤としてアクセラレータ、サプレッサ及びレベラーを有し、前記銅配線の結晶粒界に存在する不純物の濃度を低減するために、前記レベラーの添加量を前記硫酸銅めっき浴中のめっき液１ｌ（リットル）に対して１ｍｌ未満及び０．１ｍｌ以上にすることを特徴とする請求項５又は６に記載の半導体集積回路の製造方法。
  7. 回路素子が形成された半導体基体と、前記半導体基体の主表面上に形成された絶縁層と、少なくとも前記絶縁層を利用して形成されたトレンチと、前記トレンチ内に形成された銅配線とを備える半導体集積回路装置において、前記銅配線の結晶粒界に不純物として存在する金属元素、塩素（Ｃｌ）及び酸素（Ｏ）からなる化合物に含まれる塩素濃度を測定し、該塩素濃度が２．０原子％以下であるときの銅配線を前記半導体集積回路装置に適用することを特徴とする低抵抗率銅配線の探索方法。
  8. 前記の金属元素、Ｃｌ及びＯからなる化合物に含まれる金属元素が、銅（Ｃｕ）又は鉄（Ｆｅ）であることを特徴とする請求項７に記載の低抵抗率銅配線の探索方法。
  9. 前記化合物がＦｅ、Ｃｌ及びＯからなる化合物であり、前記化合物に含まれるＦｅ濃度が１．１原子％以下であるときの銅配線を前記半導体集積回路装置に適用することを特徴とする請求項７又は８に記載の低抵抗率銅配線の探索方法。
PCT/JP2014/059913 2013-05-13 2014-03-28 半導体集積回路装置及びその製造方法、並びに該半導体集積回路装置に使用する低抵抗率銅配線の探索方法 WO2014185187A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013-101708 2013-05-13
JP2013101708A JP6080009B2 (ja) 2013-05-13 2013-05-13 半導体集積回路装置及びその製造方法、並びに該半導体集積回路装置に使用する低抵抗率銅配線の探索方法

Publications (1)

Publication Number Publication Date
WO2014185187A1 true WO2014185187A1 (ja) 2014-11-20

Family

ID=51898170

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2014/059913 WO2014185187A1 (ja) 2013-05-13 2014-03-28 半導体集積回路装置及びその製造方法、並びに該半導体集積回路装置に使用する低抵抗率銅配線の探索方法

Country Status (2)

Country Link
JP (1) JP6080009B2 (ja)
WO (1) WO2014185187A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117999383A (zh) * 2021-10-26 2024-05-07 株式会社杰希优 使被镀物中的铜晶粒粗大化的方法和使铜镀膜中的铜晶粒粗大化的铜镀膜

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000034594A (ja) * 1998-07-15 2000-02-02 Japan Energy Corp 銅めっき方法及び銅めっき液
JP2005223059A (ja) * 2004-02-04 2005-08-18 Toshiba Corp 半導体装置
JP2006147882A (ja) * 2004-11-19 2006-06-08 Fujitsu Ltd 半導体装置の製造方法
JP2006519503A (ja) * 2003-03-03 2006-08-24 エーエスエム ナトゥール インク． 欠陥のない薄い及び平坦なフィルム加工
JP2006294922A (ja) * 2005-04-12 2006-10-26 Renesas Technology Corp 半導体装置の製造方法
JP2007254800A (ja) * 2006-03-22 2007-10-04 Sumitomo Metal Mining Co Ltd 高純度ニッケルの製造方法及びそれにより得られる高純度ニッケル
WO2008107962A1 (ja) * 2007-03-05 2008-09-12 Fujitsu Microelectronics Limited 半導体装置の評価方法
JP2008270250A (ja) * 2007-04-16 2008-11-06 Ibaraki Univ 半導体集積回路装置及びその製造方法
JP2012159738A (ja) * 2011-02-01 2012-08-23 Canon Inc 段差構造体を有する基材上への銅導電膜の形成方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4660735B2 (ja) * 2004-07-01 2011-03-30 Ｄｏｗａメタルテック株式会社 銅基合金板材の製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000034594A (ja) * 1998-07-15 2000-02-02 Japan Energy Corp 銅めっき方法及び銅めっき液
JP2006519503A (ja) * 2003-03-03 2006-08-24 エーエスエム ナトゥール インク． 欠陥のない薄い及び平坦なフィルム加工
JP2005223059A (ja) * 2004-02-04 2005-08-18 Toshiba Corp 半導体装置
JP2006147882A (ja) * 2004-11-19 2006-06-08 Fujitsu Ltd 半導体装置の製造方法
JP2006294922A (ja) * 2005-04-12 2006-10-26 Renesas Technology Corp 半導体装置の製造方法
JP2007254800A (ja) * 2006-03-22 2007-10-04 Sumitomo Metal Mining Co Ltd 高純度ニッケルの製造方法及びそれにより得られる高純度ニッケル
WO2008107962A1 (ja) * 2007-03-05 2008-09-12 Fujitsu Microelectronics Limited 半導体装置の評価方法
JP2008270250A (ja) * 2007-04-16 2008-11-06 Ibaraki Univ 半導体集積回路装置及びその製造方法
JP2012159738A (ja) * 2011-02-01 2012-08-23 Canon Inc 段差構造体を有する基材上への銅導電膜の形成方法

Also Published As

Publication number Publication date
JP6080009B2 (ja) 2017-02-15
JP2014222715A (ja) 2014-11-27

Similar Documents

Publication Publication Date Title
TWI450361B (zh) 形成銅互連結構之方法
US7381643B2 (en) Wiring structure forming method and semiconductor device
JP2008198933A (ja) 半導体装置およびその製造方法
JP2010080949A (ja) 銅膜のアニール方法、アニールされた銅配線およびこの銅配線を有するデバイス
JP2011216867A (ja) 薄膜の形成方法
KR20150138087A (ko) 반응성 금속 필름 상에 금속을 전기화학적으로 증착시키기 위한 방법
Lee et al. Improvement of Electrolessly Gap-Filled Cu Using 2, 2′-Dipyridyl and Bis-(3-sulfopropyl)-disulfide (SPS)
JP4740004B2 (ja) 半導体装置におけるＣｕ合金配線の製造方法
JP6080009B2 (ja) 半導体集積回路装置及びその製造方法、並びに該半導体集積回路装置に使用する低抵抗率銅配線の探索方法
JP5370979B2 (ja) 半導体集積回路の製造方法
Chiang et al. Effects of Thiourea and Allyl Thioura on the electrodeposition and microstructures of copper from methanesulfonic acid baths
KR20150138086A (ko) 반응성 금속 필름 상에 금속을 전기화학적으로 증착시키기 위한 방법
KR20040077797A (ko) 박막, 박막을 갖는 구조, 및 박막을 형성하는 방법
TW201304004A (zh) 半導體裝置之製造方法及半導體裝置
JP2008021807A (ja) 半導体配線の製造方法
JP6649303B2 (ja) 銅配線及びその製造方法
Caillard et al. Investigation of Cu/TaN and Co/TaN barrier-seed oxidation by acidic and alkaline copper electroplating chemistry for damascene applications
JP5362500B2 (ja) 半導体装置の製造方法
JP2005223059A (ja) 半導体装置
US8536708B2 (en) Method of manufacturing a semiconductor device and semiconductor device
JP2010021490A (ja) 半導体配線
JP2009135481A (ja) 半導体装置
JP6683987B2 (ja) 超低抵抗率銅配線を有する半導体集積回路装置
TW200908021A (en) Conducting material with good thermal stability
Moon et al. Electrical Resistivity Modification of Electrodeposited Mo and Mo–Co Nanowires for Interconnect Applications

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 14797378

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 14797378

Country of ref document: EP

Kind code of ref document: A1