TW201304004A - 半導體裝置之製造方法及半導體裝置 - Google Patents

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Abstract

本發明旨再提供一種半導體裝置之製造方法及半導體裝置，可確實防止於微細配線中產生孔隙。其中在形成於層間絕緣膜102、103之開口部12底面及側壁，以及位於開口部12以外層間絕緣膜103上之場部，形成包含第一金屬之晶種膜，在晶種膜上形成光阻，以光阻埋入開口部12後，於形成在開口部12底面上的晶種膜留下光阻並同時去除光阻一部分，使自開口部12側壁202A、B上部橫跨場部203形成之晶種膜露出，在位於開口部12側壁上部，及場部203之晶種膜上，形成包含電阻率高於第一金屬之第二金屬之覆蓋膜後，去除光阻以使晶種膜露出，於露出之晶種膜，形成包含第一金屬之電鍍膜。

Description

半導體裝置之製造方法及半導體裝置
本發明係關於半導體裝置之製造方法及半導體裝置。
近年來，作為半導體裝置配線構造之形成方法，已知例如記載於專利文獻1或非專利文獻1者。
專利文獻1中記載，於在表面具有凹部之晶圓至少凹部之底部及側壁部形成Cu晶種膜，在Cu晶種膜上形成Ru膜或TEOS膜，俾至少位於凹部底部之Cu晶種膜之部分露出，且包覆位於凹部側壁部之Cu晶種膜之部分，對Cu晶種膜供給電流，藉由電解電鍍法形成Cu電鍍膜，俾埋入形成Ru膜之凹部，對Cu電鍍膜施行熱處理後，選擇性地去除Ru膜或TEOS膜。專利文獻1中，依相關方法，可抑制自凹部側壁部側電鍍之沉積，減少孔隙之產生。
非專利文獻1中記載，使用成膜促進劑與高分子成膜抑制劑，以Cu埋入高寬高比溝槽之技術。
[先前技術文獻]
[專利文獻]
[專利文獻1]
特開2010-80525號公報
[非專利文獻]
[非專利文獻1]
Jon Reid and Jian Zhou,"Electrofill Challenges and Directions for Future Device Generations",Advanced Metallization Conference 2007 Japan/Asia Session,pp.26-27
然而，上述非專利文獻1之技術需成膜促進劑或成膜抑制劑副反應之處理，不適於工業生產。且隨著半導體之微細化進展溝槽開口尺寸一旦縮小，開口即會在Cu沉積於溝槽底面前阻塞，產生孔隙。
且專利文獻1之技術在開口部(凹部)側壁全面形成Ru膜或TEOS膜之電鍍抑制膜，於開口部底面及開口部外之場部晶種膜露出。因此，於開口部底面電鍍膜沉積速度與場部電鍍膜沉積速度相同。然而，場部電鍍膜等向性地進展，故沉積會進展而朝開口部推進。因此，若開口部寬高比增加，在自底面電鍍沉積到達開口部上端前，自場部電鍍沉積即會到達開口部，封閉開口部上端，仍無法防止孔隙之產生。
因此，業界仍期待可確實防止產生孔隙之微細配線之形成技術。
依本發明可提供一種半導體裝置之製造方法，包含下列程序：於形成在絕緣膜之開口部底面及側壁，以及該開口部以外之該絕緣膜上，形成包含第一金屬之晶種膜；在該晶種膜上形成遮罩膜，以該遮罩膜埋入該開口部；於形成在該開口部底面上的該晶種膜留下該遮罩膜並同時去除該遮罩膜一部分，使自該開口部之該側壁上部，橫跨至該開口部以外之該絕緣膜上形成之該晶種膜露出；於位在該開口部之該側壁上部，及該開口部以外之該絕緣膜上的該晶種膜上，形成包含電阻率高於該第一金屬之第二金 屬之覆蓋膜；形成該覆蓋膜後，去除留在該開口部之該遮罩膜，使該晶種膜露出；及於露出之該晶種膜，形成包含該第一金屬之電鍍膜。
且依本發明可提供一種半導體裝置，包含埋入配線，該埋入配線包含：開口部，形成於絕緣膜；及配線膜，以第一金屬為主成分，埋入該開口部；且該配線膜更包含電阻率高於該第一金屬之第二金屬，該開口部上部內該配線膜中該第二金屬之濃度高於該開口部下部內該配線膜中該第二金屬之濃度。
依本發明，在形成晶種膜後，形成電鍍膜前以遮罩膜埋入開口部，選擇性地去除遮罩膜，藉此自開口部側壁上部橫跨開口部以外之該絕緣膜上(場部)形成覆蓋膜。藉此，可抑制開口部側壁上部及場部中之電鍍沉積，在自場膜電鍍沉積到達開口部前，開口部內部之電鍍沉積到達開口部上端。因此，可不產生孔隙而埋設開口部，形成微細的埋入配線。
依本發明，於微細配線亦可確實防止孔隙之產生，故可提供可靠度高的半導體裝置。
以下，使用圖式說明關於本發明實施形態。又，於所有圖式中，對相同構成要素賦予相同符號，適當省略說明。
(第1實施形態)
圖1~11係本實施形態半導體裝置之製造方法之說明圖。圖1~11中，(a)係剖面圖，(b)係(a)之A-A’剖面圖。
本實施形態之製造方法包含下列程序：在形成於層間絕緣膜102、103之開口部12底面201A、201B及側壁202，以及，位於開口部12以外的層間絕緣膜103上之場部203，形成包含第一金屬M1之晶種膜13(圖1)；在晶種膜13上形成光阻14(遮罩膜)，以光阻14埋入開口部12(圖2)；於形成在開口部12底面201A、201B上之晶種膜103留下光阻14並同時去除光阻14一部分，使自開口部12側壁202上部橫跨場部203形成之晶種膜13露出(圖3)；在位於開口部12側壁202上部及場部203之晶種膜13上，形成包含電阻率高於第一金屬M1之第二金屬M2之覆蓋膜15(圖4)；形成覆蓋膜15後，去除光阻14，使晶種膜13露出(圖5)；及於露出之晶種膜13，形成包含第一金屬M1之電鍍膜16(圖6~8)。
以下，具體說明關於本實施形態之半導體裝置之製造方法。又，本說明書中，為便於說明，記載上下方向係以朝半導體基板10之方向為下，以層間絕緣膜102、103之疊層方向為上。作為半導體基板10，使用例如矽基板，形成MOS電晶體101等半導體元件等。接著，藉由例如化學氣相沉積法(Chemical Vapor Deposition：CVD法)或是塗布法依序堆疊層間絕緣膜102(第一絕緣膜)與層間絕緣膜103(第二絕緣膜)。層間絕緣膜102、103可係例如矽氧化膜等低介電常數膜。層間絕緣膜102、103分別可係單層亦可係多層。
接著，使用光微影技術及RIE(反應性離子蝕刻)法，形成開口部12。具體而言，在層間絕緣膜103上形成光阻圖案，以光阻圖案為遮罩，藉由RIE蝕刻層間絕緣膜102、103，形成開口部12俾穿通層間絕緣膜102、103。藉此，於層間絕緣膜103形成配線溝槽12A，於層間絕緣膜102形成連接配線溝槽12A之通孔部12B。通孔部12B連接MOS電晶體101。其後，藉由灰化等去除光阻圖案。
在此，通孔部12B寬高比宜在3以下。且通孔部12B宜為錐狀。 藉此，可更確實抑制通孔部12B中孔隙之產生。
其後，藉由例如濺鍍法或是CVD法，於開口部12底面201A、201B及側壁202A、202B使金屬阻障膜104成膜。金屬阻障膜104可使用例如於半導體所使用之金屬材料形成，可係例如Ta、TaN、Ti、Ru、Ir、W、包含此等者之金屬膜以及此等者之疊層膜。金屬阻障膜104之厚度可為例如1~20nm。
接著，在金屬阻障膜104上，藉由例如濺鍍法或CVD法使晶種膜13成膜。晶種膜13在開口部12底面201A、201B、側壁202A、202B、場部203上形成。晶種膜13所包含之第1金屬M1雖可係例如Cu、Al、Sn、Zn、Ti但Cu宜係必要成分，Cu係主成分則更佳。晶種膜13亦可由Cu與其他金屬(Al、Sn、Zn、Ti等)之合金形成。晶種膜13之厚度可為10~100nm。(圖1)。
其後，塗布光阻14而埋入開口部12(圖2)。本實施形態中，以光阻14埋入所有配線溝槽12A及通孔部12B。因開口部12之粗密埋入高度變化時，或在場部203與開口部12之間形成段差時，亦可分為二次塗布光阻14，或回蝕光阻14後再次埋入。且在此雖使用光阻14，但只要是可實現均一埋入高度之材料亦可係其他材料。且亦可採用塗布以外之方法，以光阻14埋入開口部12。
接著，使用使用含氧氣體之電漿選擇性地回蝕光阻14，使形成於場部203與層間絕緣膜103內側壁202A之晶種膜13一部分露出，且於配線溝槽12A內部留下光阻14。換言之，使形成於配線溝槽12A側壁202A上部之晶種膜13露出，且於配線溝槽12A內部留下光阻14(圖3)。本實施形態中，此時，橫跨配線溝槽12A側壁202A下部，及通孔部12B側壁202B形成之晶種膜13不露出。具體而言，配線溝槽12A深度整體10~50%範圍內之晶種膜13露出即可。又，在此雖使用使用含氧氣體之電漿但可配合埋入開口部12之材料適當 變更，亦可不使用氣體或電漿。
接著，於晶種膜13露出處，藉由電場電鍍等使第二金屬M2沉積，選擇性地使覆蓋膜15成膜(圖4)。第二金屬M2雖只要與第一金屬M1不同，電阻率高於第一金屬M1即可，但宜較第一金屬M1更易於氧化，宜可以100~400℃之熱處理，於晶種膜13或電鍍膜16擴散。例如雖可使用Ni、W、Ru、Ti、Mn、Al、Sn等，但第一金屬M1係Cu時，宜為Ni。且覆蓋膜15亦可係組合此等金屬之合金，俾電阻率高於晶種膜13，且易於氧化。且除第二金屬M1外，第二金屬M2更亦可不以電場電鍍而以無電解電鍍或CVD等之方法選擇性沉積。覆蓋膜15之膜厚無論於配線溝槽12A側壁202A上部及場部203中任何處，皆只要有0.5~1原子層以上即可。
接著，藉由有機剝離或電漿處理等去除光阻14，使分別於配線溝槽12A側壁202A下部及底面201A，以及通孔部12B底面201B及側壁202B形成之晶種膜13露出(圖5)。光阻14之回蝕寬度相依性少，故可不取決於配線寬而選擇性地加以去除。去除後於晶種膜13表面形成變質層時，亦可藉由清洗液，例如草酸或經稀釋之氫氟酸、或是市售之清洗液處理晶種膜13表面。且亦可以無電解電鍍等使第一金屬M1選擇性地沉積於晶種膜13表面，恢復晶種膜13表面之損害。
其後，對晶種膜13供給電流，藉由電場電鍍法形成電鍍膜16，埋設開口部12。電鍍膜16作為第一金屬M1宜含有Cu，以Cu為主成分更佳。且作為使用於形成電鍍膜16之電鍍液，可於例如硫酸銅水溶液添加成膜促進劑或成膜抑制劑。作為成膜促進劑，可使用例如磺酸鈉。作為成膜抑制劑，可使用例如聚乙二醇或聚丙二醇之共聚物。
覆蓋膜15包含電阻率高於第一金屬M1之第二金屬M2，故覆蓋膜 15本身之電阻率亦高於晶種膜13。且覆蓋膜15與晶種膜13中，表面電位不同，於覆蓋膜15，電流密度低於晶種膜13。且覆蓋膜15較晶種膜13易於氧化，故可藉由形成於覆蓋膜15之自然氧化膜之電位障壁，妨礙電鍍液中第一金屬M1之離子電荷交換成為第一金屬M1之原子而沉積。此外，電荷交換之中性第一金屬M1原子難以表面吸附，會轉移而於晶種膜13露出處沉澱。且因奧氏腐蝕，原子狀態之第一金屬M1若無某一定程度以上的體積即會溶解於電鍍液。於覆蓋膜15上，因上述理由電鍍沉積受到抑制，故電鍍膜16幾乎不成膜。藉由此覆蓋膜15之效果，電鍍膜16僅自配線溝槽12A底面201A，及其附近之側壁202A，以及通孔部12B沉積。因此，於電鍍開始後，通孔部12B馬上發生以往的電鍍沉積，同時於配線溝槽12A底面201A及側壁202A亦稍微發生電鍍成膜(圖6)。
電鍍膜16一旦埋入通孔部12B，即自配線溝槽12A底面201A朝配線溝槽12A上端沉積(圖7)。
通常，即使在配線溝槽12A之埋入結束時，於場部203，電鍍膜16亦幾乎不成膜(圖8)，但藉由最佳化第二金屬M2及電鍍電流密度之上限，於場部203，電鍍膜16可實質上不成膜。例如，電鍍電流密度可約為0.1~10A/dm2。藉由確實抑制電鍍膜16自場部203沉積，可確實防止在埋設配線溝槽12A前，場部203之電鍍沉積到達開口部12。又，晶種膜13中之電流值係電流密度、半導體基板10之面積與開口部12之開口率之積即可。
接著，對電鍍膜16等施行第一熱處理(退火)，使晶種膜13及電鍍膜16之結晶沉積。熱處理條件可為例如100~400℃，5分鐘~1小時。藉此，晶種膜13與電鍍膜16係一體膜，故以後，稱其為配線膜17a。且因此第一熱處理，覆蓋膜15於晶種膜13及電鍍膜16中擴散，主要朝電鍍膜16表面偏析(圖9)。圖9中，雖顯示覆蓋膜15之形狀殘存，於配線膜17a中作為金屬膜15a可偵測之例，但圖9 中，亦可於顯示金屬膜15a之區域，設置第二金屬M2之高濃度區域。且於熱處理後，覆蓋膜15成膜之附近之第二金屬M2之濃度亦相對較高。且於圖示之金屬膜15a或第二金屬M2之高濃度區域內，第二金屬M2之濃度雖會依位置不同，但相較於配線膜17a其他區域亦係第二金屬M2之濃度較高一定以上之區域即可。又，至第二金屬M2之濃度均一擴散止，亦可施加熱處理。
其後，藉由化學機械拋光(Chemical Mechanical Polishing，CMP)去除場部203上的晶種膜13及覆蓋膜15(圖10)。本實施形態中，朝場部203電鍍膜16之成膜受到抑制，故可縮短相關CMP程序之時間。且可削減拋光劑之使用量，削減製造成本。又，亦可藉由進行第一熱處理，俾覆蓋膜15留在配線溝槽12A上端附近，藉由相關CMP程序完全去除形成於開口部12側壁上部之覆蓋膜15。
接著，更藉由進行第二熱處理，形成以銅等第一金屬M1為主成分之雙重金屬鑲嵌(dualdamascene)構造之埋入配線17。相關埋入配線17中，在配線膜17a表面、覆蓋膜15曾成膜之區域，及此等者之附近，創造第二金屬M2濃度高之狀態(圖11)。且覆蓋膜15有時雖會使配線電阻上昇，但若如圖11所示進行熱處理，俾僅於表面附近留下金屬膜15a，則對配線電阻不會造成影響。藉由最佳化構成覆蓋膜15之金屬材料，或最佳化第一、第二熱處理之條件，實質上可完全消滅配線溝槽12A內部之覆蓋膜15或第二金屬M2之高濃度區域，僅於埋入配線17表面製作高濃度區域。
且第一、第二熱處理亦可在包含氧或水分之環境中進行。藉此，可在第一金屬M1表面形成氧化物，故可在配線膜17a中促進第二金屬M2之擴散。且第一金屬M1係Cu，第二金屬M2係Ti時，亦可在包含氨或氮之環境中進行。藉此，不僅可促進第二金屬M2之擴散，尚可於Cu表面使TiN偏析，故可提升可靠度。亦可於熱處理中對配線膜17a表面照射此等氛圍之電漿。
其後，經過任意程序，完成半導體裝置。如圖21所示亦可在層間絕緣膜103上更使多層絕緣膜成膜，重複上述經說明之方法，形成單金屬鑲嵌構造之金屬配線或雙重金屬鑲嵌構造之金屬配線。
如此獲得之半導體裝置中，如圖11所示，包含埋入配線17，其包含：開口部12，形成於層間絕緣膜102、103；及配線膜17a，以例如Cu等第一金屬M1為主成分，埋入開口部12。配線膜17a更包含電阻率高於第一金屬M1之第二金屬M2，在開口部12上部配線膜17a中第二金屬M2之濃度高於在開口部12下部配線膜17a中第二金屬M2之濃度。具體而言，相較於開口部12深度中心開口側之配線膜17a中，與底面側配線膜17a相比較，第二金屬M2之濃度較高。且第二金屬M2之濃度雖於面方向可一定，亦可不均一，但不均一時，以俯視觀之，自開口部12周緣及中心位於既定範圍之配線膜17a中，相較於開口部12周緣或中心之配線膜17a，第二金屬M2之濃度較高。
圖11所示之例中，埋入配線17連接MOS電晶體101。且於開口部12上部配線膜17a中，雖形成含有第二金屬M2之金屬膜15a，但顯示金屬膜15a之部分亦可係相較於開口部12下部內配線膜17a中第二金屬M2之濃度高濃度地含有第二金屬M2之區域。
且如前述，構成依序堆疊層間絕緣膜102與層間絕緣膜103之多層絕緣膜，形成開口部12，俾穿通層間絕緣膜102及層間絕緣膜103。層間絕緣膜103中開口部12內第二金屬M2之濃度高於層間絕緣膜102中開口部12內第二金屬M2之濃度。
且埋入配線17中，作為開口部12，包含配線溝槽12A，及連接配線溝槽12A之通孔部12B，具有藉由配線膜17a埋入配線溝槽12A及通孔部12B之雙重金屬鑲嵌構造。配線溝槽12A內第二金屬M2之濃 度高於通孔部12B內第二金屬M2之濃度。
依如以上之半導體裝置，可無孔隙地埋入開口部12，故可提高半導體裝置之配線可靠度。
接著，說明關於本實施形態之效果。依本實施形態之技術，形成晶種膜13後，在電鍍膜16形成前以光阻14埋入開口部12，選擇性地去除光阻14，藉此自開口部12側壁橫跨場部形成覆蓋膜。藉此，抑制開口部12側壁202上部及場部203中之電鍍沉積，在電鍍沉積自場部203到達開口部12前，開口部12內部之電鍍沉積可到達開口部12上端。因此，可不產生孔隙而埋設開口部12，形成微細的埋入配線17。
在此，說明關於關聯技術。近年來的半導體裝置中配線內信號傳遞之延遲會拖累元件動作。配線中之延遲常數以配線電阻與配線間容量之積表示，故可藉由於配線材料使用比電阻值小的Cu，降低配線電阻使元件動作高速化。
多層配線一般以金屬鑲嵌(damascene)法形成。金屬鑲嵌法係一技術，加工層間絕緣膜等絕緣膜以形成開口部，依序使金屬阻障、晶種膜沉積後，藉由以晶種膜為電解電鍍陰極電極之配線金屬之沉積埋入開口部，藉由CMP去除沉積於除開口部外之部分之金屬阻障及配線金屬，使阻障絕緣膜沉積。
於配線中若存在稱為孔隙之孔，電阻、可靠度、產出等電特性即會降低，故無孔隙地埋入開口部相當重要。在此，於電鍍液，例如Cu電鍍，除硫酸銅外另添加成膜促進劑與成膜抑制劑，使於開口部底面之成膜速度快於開口部側壁以進行之。此稱為由下而上埋設，或是超保形(super conformal)埋設。
關於由下而上成膜之機制其詳細情形直到目前雖亦不明，但一般而言係如以下。若將晶種浸漬於電鍍液中，晶種即會依電鍍液中對應成膜抑制劑及成膜促進劑各濃度之比例，均一包覆開口部內部及外部。藉此，於電鍍成膜初期一致沉積，開口部內部及外部皆完全以相同成膜速度成膜。然而，吸附之成膜促進劑不脫離，故電鍍沉積一旦獲得進展於開口部底面成膜促進劑之濃度即會升高，底面成膜速度加快。如此由下而上成膜時，於開口部底面之電鍍成膜若充分較開口部上端或側壁快，自底面之沉積面即可在配線金屬沉積封閉前抵達開口，無孔隙地埋入。
然而，隨著配線微細化開口部開口尺寸縮小後，即無法以以往的電鍍液由下而上沉積。此因由於尺寸小故在成膜促進劑於底面充分高濃度化前，開口部上端即已封閉。
非專利文獻1中，作為其對策揭示有電鍍液中之Cu、硫酸之高濃度化、成膜抑制劑，及聚乙烯吡咯烷酮(polyvinylpyrollidone，PVP)之高分子化之方法。非專利文獻1中說明如下：可藉由硫酸之高濃度化活化成膜促進劑，藉由Cu之高濃度化沉澱機率升高，改善由下而上沉積性。且亦說明如下：可藉由使PVP高分子化降低於電鍍液中之擴散速度，減少電鍍成膜初期朝開口部內之吸附量，提高開口部內成膜促進劑的比例，即使在更微細尺寸下亦可由下而上成膜。
然而，依本案發明人檢討，Cu或硫酸之高濃度化會增大因硫酸銅沉澱產生微粒或伴隨此裝置故障之風險。且成膜抑制劑或PVP會於使用中分解，故若長時間使用會無法獲得效果。為防止此，頻繁交換電鍍液即可，但會招致成本增加，不適於工業生產。且非專利文獻1之技術僅提高開口部內成膜促進劑之效果，由下而上成膜之機制相同，故於更微細之尺寸下即無法由下而上沉積。
且如專利文獻1所示之方法，僅於開口部92a側壁92c形成電鍍抑制膜95，如圖20(a)所示，電鍍即會自開口部92a底面92b及開口部92a外之場部92d沉積。如前述，晶種膜93包覆開口部92a底面92b及側壁92c時，隨著電鍍膜96之沉積獲得進展，電鍍膜96上開口部92a之底面面積減少，電鍍促進劑被濃縮，底面之成膜相較於側壁92c或場部92d快。然而，若以電鍍抑制膜95包覆側壁92c整體，電鍍成膜速度即可保持與場部92d相同之速度，故場部92d電鍍膜96之成膜等向地進展，推進至開口部92a上端。因此，係開口部92a之寬高比在約0.5以上之圖案時，在由下而上沉積到達開口部92a上端前，如圖20(b)所示，開口部92a會因自場部92d之成膜而封閉。另一方面，開口部92a之寬高比若在約0.5以下，因乾蝕刻失去異向性，難以僅留下數nm厚度之電鍍抑制膜95側壁而將其去除，無法選擇性地僅於開口部92a側壁92c形成電鍍抑制膜95。
另一方面，本實施形態中，藉由將光阻14於塗布後回蝕等去除之，俾僅包覆開口部12底面201A、201B，以其為遮罩選擇性地使抑制電鍍之覆蓋膜15沉積，藉此僅於開口部12底面201A、201B附近使晶種膜13露出。藉此，可與配線寬無關，於開口部12除底面201A、201B附近外之側壁202A及場部203使覆蓋膜15成膜。於開口部12側壁202上部沉積之覆蓋膜15包含電阻率高於晶種膜13中之第一金屬M1之第二金屬M2，故表面電位與晶種膜13不同。且覆蓋膜15較晶種膜13易於氧化，故可因表面自然氧化，使還原反應難以進展。且即使在還原反應進展時，因電阻高於晶種膜13，亦可降低覆蓋膜15之電流密度。因此，電鍍膜16可於開口部12側壁202上部或場部203幾乎不成膜而自開口部12底面201A、201B優先成膜。藉此，開口部12即使寬高比高亦可由下而上成膜，可與配線寬之寬高比無關地僅自開口部12底面201A、201B附近沉積電鍍膜。如此，本實施形態中，不自開口部12側壁202A或場部203成膜，故開口部12上端不會在開口部12之埋設完畢前封閉。因此，可減少孔隙之產生。
[第2實施形態]
圖12~19係本實施形態半導體裝置之製造方法之說明圖。圖12~19中，(a)係剖面圖，(b)係(a)之A-A’剖面圖。本實施形態中，僅說明與第1實施形態不同之點。
如於第1實施形態所說明，於半導體基板10上形成於層間絕緣膜102、103之開口部12使金屬阻障膜104成膜後，於開口部12底面201A、201B及側壁202，以及係開口部12以外層間絕緣膜103表面之場部203形成包含第一金屬M1之晶種膜13。此時，本實施形態中，與第1實施形態不同，於晶種膜301埋設通孔部12B(圖12)。
其後，與第1實施形態相同，在晶種膜301上形成光阻14，以光阻14埋入配線溝槽12A後(圖13)，去除光阻14一部分，使橫跨配線溝槽12A側壁202A上部，及場部203形成之晶種膜301露出(圖14)，自晶種膜301露出之配線溝槽12A側壁202A上部橫跨場部203形成覆蓋膜15(圖15)。接著，去除光阻14，使晶種膜13露出(圖16)，於露出之晶種膜13形成電鍍膜16(圖17、18)，埋入開口部12(圖19)。其後與第1實施形態中之說明，及圖9~11相同。
本實施形態方法中，於晶種膜301大致埋設有通孔部12B，故相較於第1實施形態，可更確實減少於通孔部12B產生孔隙之風險。
以上，雖已參照圖式敘述關於本發明實施形態，但此等者係本發明之例示，亦可採用上述以外之各種構成。例如，實施形態中，雖例示有以於半導體基板形成電晶體之構造為基底，但亦可取代半導體基板以在電晶體上形成之配線層為基底。
M1‧‧‧第一金屬
M2‧‧‧第二金屬
10‧‧‧半導體基板
12、92a‧‧‧開口部
12A‧‧‧配線溝槽
12B‧‧‧通孔部
13、93、301‧‧‧晶種膜
14‧‧‧光阻
15‧‧‧覆蓋膜
15a‧‧‧金屬膜
16、96‧‧‧電鍍膜
17a‧‧‧配線膜
17‧‧‧埋入配線
92c、202、202A、202B‧‧‧側壁
92b、201A、201B‧‧‧底面
92d、203‧‧‧場部
95‧‧‧電鍍抑制膜
101‧‧‧MOS電晶體
102、103‧‧‧層間絕緣膜
104‧‧‧金屬阻障膜
圖1(a)係示意顯示依第1實施形態之製造方法之剖面圖，(b)係(a)之A-A’剖面圖。
圖2(a)係示意顯示依第1實施形態之製造方法之剖面圖，(b)係(a)之A-A’剖面圖。
圖3(a)係示意顯示依第1實施形態之製造方法之剖面圖，(b)係(a)之A-A’剖面圖。
圖4(a)係示意顯示依第1實施形態之製造方法之剖面圖，(b)係(a)之A-A’剖面圖。
圖5(a)係示意顯示依第1實施形態之製造方法之剖面圖，(b)係(a)之A-A’剖面圖。
圖6(a)係示意顯示依第1實施形態之製造方法之剖面圖，(b)係(a)之A-A’剖面圖。
圖7(a)係示意顯示依第1實施形態之製造方法之剖面圖，(b)係(a)之A-A’剖面圖。
圖8(a)係示意顯示依第1實施形態之製造方法之剖面圖，(b)係(a)之A-A’剖面圖。
圖9(a)係示意顯示依實施形態之製造方法之剖面圖，(b)係(a)之A-A’剖面圖。
圖10(a)係示意顯示依實施形態之製造方法之剖面圖，(b)係(a)之A-A’剖面圖。
圖11係示意顯示依實施形態之半導體裝置之剖面圖，(b)係(a)之A-A’剖面圖。
圖12(a)係示意顯示依第2實施形態之製造方法之剖面圖，(b)係(a)之A-A’剖面圖。
圖13(a)係示意顯示依第2實施形態之製造方法之剖面圖，(b)係(a)之A-A’剖面圖。
圖14(a)係示意顯示依第2實施形態之製造方法之剖面圖，(b)係(a)之A-A’剖面圖。
圖15(a)係示意顯示依第2實施形態之製造方法之剖面圖，(b)係(a)之A-A’剖面圖。
圖16(a)係示意顯示依第2實施形態之製造方法之剖面圖，(b)係(a)之A-A’剖面圖。
圖17(a)係示意顯示依第2實施形態之製造方法之剖面圖，(b)係(a)之A-A’剖面圖。
圖18(a)係示意顯示依第2實施形態之製造方法之剖面圖，(b)係(a)之A-A’剖面圖。
圖19(a)係示意顯示依第2實施形態之製造方法之剖面圖，(b)係(a)之A-A’剖面圖。
圖20(a)~(b)係關聯技術之說明圖。
圖21(a)~(b)係示意顯示依實施形態之半導體裝置之剖面圖，(b)係(a)之A-A’剖面圖。
10‧‧‧半導體基板
12‧‧‧開口部
15a‧‧‧金屬膜
17‧‧‧埋入配線
17a‧‧‧配線膜
202A、202B‧‧‧側壁
201A、201B‧‧‧底面
203‧‧‧場部
101‧‧‧MOS電晶體
102、103‧‧‧層間絕緣膜
104‧‧‧金屬阻障膜

Claims (16)

  1. 一種半導體裝置之製造方法，包含下列程序：於形成在絕緣膜之開口部底面及側壁，以及該開口部以外之該絕緣膜上，形成包含第一金屬之晶種膜；在該晶種膜上形成遮罩膜，以該遮罩膜埋入該開口部；於形成在該開口部底面上的該晶種膜留下該遮罩膜並同時去除該遮罩膜一部分，使自該開口部之該側壁上部，橫跨至該開口部以外之該絕緣膜上形成之該晶種膜露出；於位在該開口部之該側壁上部，及該開口部以外之該絕緣膜上的該晶種膜上，形成包含電阻率高於該第一金屬之第二金屬之覆蓋膜；形成該覆蓋膜後，去除留在該開口部之該遮罩膜，使該晶種膜露出；及於露出之該晶種膜，形成包含該第一金屬之電鍍膜。
  2. 如申請專利範圍第1項之半導體裝置之製造方法，其中該絕緣膜係依序堆疊第一絕緣膜與第二絕緣膜之多層絕緣膜，該開口部穿通該第一絕緣膜與該第二絕緣膜而形成，於使該晶種膜露出之該程序中，露出形成於該第二絕緣膜內該側壁上部之該晶種膜，且於該第二絕緣膜內留下該遮罩膜。
  3. 如申請專利範圍第1或2項之半導體裝置之製造方法，其中在形成該電鍍膜之該程序後，去除形成於該場部之該覆蓋膜及該晶種膜。
  4. 如申請專利範圍第1至3項中任一項之半導體裝置之製造方法，其中在形成該電鍍膜之該程序後更包含熱處理該電鍍膜之程序，於熱處理該電鍍膜之該程序中，使該第二金屬於該電鍍膜中擴散，形成以該第一金屬為主成分之埋入配線。
  5. 如申請專利範圍第4項之半導體裝置之製造方法，其中該埋入配線具有雙重金屬鑲嵌構造。
  6. 如申請專利範圍第1至5項中任一項之半導體裝置之製造方法，其中該開口部包含配線溝槽，及連接該配線溝槽之通孔部，於使該晶種膜露出之該程序中，使形成於該配線溝槽之該側壁上部之該晶種膜露出，且於該配線溝槽內部留下該遮罩膜。
  7. 如申請專利範圍第6項之半導體裝置之製造方法，其中於以該遮罩膜埋入該開口部之該程序中，以該遮罩膜埋入該通孔部，於使該晶種膜露出之該程序中，在以該遮罩膜埋入該通孔部之狀態下，使形成於該配線溝槽之該側壁上部之該晶種膜露出。
  8. 如申請專利範圍第6項之半導體裝置之製造方法，其中於形成該晶種膜之該程序中，以該晶種膜埋入該通孔部。
  9. 如申請專利範圍第1至8項中任一項之半導體裝置之製造方法，其中該第一金屬係銅。
  10. 如申請專利範圍第1至9項中任一項之半導體裝置之製造方法，其中該第二金屬係鎳。
  11. 一種半導體裝置，包含埋入配線，該埋入配線包含：開口部，形成於絕緣膜；及配線膜，以第一金屬為主成分，埋入該開口部；且該配線膜更包含電阻率高於該第一金屬之第二金屬，該開口部上部內該配線膜中該第二金屬之濃度高於該開口部下部內該配線膜中該第二金屬之濃度。
  12. 如申請專利範圍第11項之半導體裝置，其中於該開口部上部之該配線膜中，形成包含該第二金屬之金屬膜。
  13. 如申請專利範圍第11或12項之半導體裝置，其中該絕緣膜係依序堆疊第一絕緣膜與第二絕緣膜之多層絕緣膜， 該開口部穿通該第一絕緣膜及該第二絕緣膜而形成，該第二絕緣膜中該開口部內之該第二金屬之濃度高於該第一絕緣膜中該開口部內之該第二金屬之濃度。
  14. 如申請專利範圍第11或12項之半導體裝置，其中該埋入配線做為該開口部，包含配線溝槽，及連接該配線溝槽之通孔部，具有由該配線膜埋入該配線溝槽及該通孔部之雙重金屬鑲嵌構造，該配線溝槽內之第二金屬之濃度高於該通孔部內之該第二金屬之濃度。
  15. 如申請專利範圍第11至14項中任一項之半導體裝置，其中該第一金屬係銅。
  16. 如申請專利範圍第11至15項中任一項之半導體裝置，其中該第二金屬係鎳。
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