JP2010021490A - 半導体配線 - Google Patents

半導体配線 Download PDF

Info

Publication number
JP2010021490A
JP2010021490A JP2008183014A JP2008183014A JP2010021490A JP 2010021490 A JP2010021490 A JP 2010021490A JP 2008183014 A JP2008183014 A JP 2008183014A JP 2008183014 A JP2008183014 A JP 2008183014A JP 2010021490 A JP2010021490 A JP 2010021490A
Authority
JP
Japan
Prior art keywords
insulating film
wiring
thin film
alloy thin
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008183014A
Other languages
English (en)
Inventor
Takashi Onishi
隆 大西
Masao Mizuno
雅夫 水野
Hirotaka Ito
弘高 伊藤
Kazuyuki Kohama
和之 小濱
Kazuhiro Ito
和博 伊藤
Susumu Chakumoto
享 着本
Masanori Murakami
正紀 村上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kobe Steel Ltd
Original Assignee
Kobe Steel Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kobe Steel Ltd filed Critical Kobe Steel Ltd
Priority to JP2008183014A priority Critical patent/JP2010021490A/ja
Priority to US13/003,181 priority patent/US20110121459A1/en
Priority to PCT/JP2009/062618 priority patent/WO2010007951A1/ja
Publication of JP2010021490A publication Critical patent/JP2010021490A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76867—Barrier, adhesion or liner layers characterized by methods of formation other than PVD, CVD or deposition from a liquids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

【課題】絶縁膜とＣｕ配線の界面に、ＴｉＯ2層とは異なるバリア層をＣｕ配線の電気抵抗率を高めることなく形成した半導体配線を提供する。
【解決手段】半導体基板上の絶縁膜に設けられた凹部に、Ｔｉを含有するＣｕ配線が埋め込まれた半導体配線であり、前記絶縁膜と前記Ｃｕ配線の間に、ＴｉＣ層を形成すればよい。前記絶縁膜は、ＳｉＣＯまたはＳｉＣＮとすればよい。前記ＴｉＣ層の厚みは、３〜３０ｎｍとすればよい。
【選択図】図１

Description

本発明は、半導体装置に関するものであり、より詳細には、例えばＵＬＳＩ（超大規模集積回路）等に代表されるＳｉ半導体デバイス等の半導体装置における配線に関するものである。
近年、ＬＳＩ（大規模集積回路）の高集積化や高速信号伝播の要求を満たすためデザインルールは縮小の一途を辿っており、配線ピッチの縮小や配線幅の減少、配線間距離の縮小、配線同士を接続する層間接続孔（ビア）の減少が行なわれている。また、半導体装置の高集積化に対応するため、配線を多層構造にすることが検討されている。
配線回路の微細化・高集積化に伴い配線自体の抵抗が問題になっている。配線抵抗の増加が信号伝達の遅延を招くからである。そこで電気抵抗を低減できる配線材料として、Ｃｕをベースにした配線材料（以下、Ｃｕ系配線材料ということがある）を使用し、Ｃｕ系配線を形成することが試みられている。
多層構造のＣｕ配線を形成する方法として、ダマシン配線技術が知られている。この技術は、半導体基板上に設けられた絶縁膜に、配線溝や層間接続孔（以下、これらをまとめて凹部ということがある）を形成し、凹部表面を純ＣｕやＣｕ合金等のＣｕ系配線材料で覆い、これを加熱することでＣｕ系配線材料を流動させて凹部に埋め込むことによってＣｕ配線を形成する方法である。
Ｃｕ系配線材料を用いる場合、Ｃｕ系配線材料と絶縁膜を直接接触させると、Ｃｕが絶縁膜へ拡散し、絶縁膜の絶縁性を劣化させてしまう。そこでＣｕが絶縁膜へ拡散するのを防止するために、Ｃｕ配線と絶縁膜の間にバリア層を設ける必要がある。このバリア層には、Ｃｕ系配線材料を凹部に埋め込むために５００〜７００℃程度の高温に加熱した場合でもバリア性を発揮することが要求されるため、バリア層としては、ＴａＮ膜やＴｉＮ膜などの金属窒化膜が用いられている。しかしこうした金属窒化膜は、金属膜に比べて電気抵抗率が高いため、Ｃｕ配線の電気抵抗率を実効的に高めるという問題がある。
Ｃｕ配線の電気抵抗率を低くするには、バリア層を薄く、且つ均一に形成する必要がある。バリア層を薄く、且つ均一に形成する技術として、非特許文献１に、原子層蒸着（ＡＬＤ；Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）してＴａＮ層を形成する技術が提案されている。しかしこの技術は、実用化できる程度には成熟していない。しかも近年では、配線溝の幅や接続孔の直径は益々小さく、また配線溝の深さ／幅比や接続孔の深さ／直径比は益々大きくなっているため、バリア層の形成は一層難しくなっている。
本出願人は、Ｃｕ配線と絶縁膜の界面に、極薄バリア層を均一に形成させるために、スパッタリング法の気相急冷に注目し、非平衡固溶現象を利用して極薄バリア層を形成する技術を先に提案している（特許文献１、２、非特許文献２）。これらの技術では、Ｃｕに対する固溶限の小さい元素であるＴｉを含むＣｕ合金を、配線溝や接続孔の表面に形成し、これを加熱加圧することでＣｕとＴｉを２相分離させ、ＴｉをＣｕ配線と絶縁膜の界面またはＣｕ配線の表面に異常拡散させて、Ｔｉ濃化層を形成している。Ｔｉ濃化層のうち、Ｃｕ配線と絶縁膜の界面に生成したＴｉ濃化層が、Ｃｕが絶縁膜へ拡散するのを防止するバリア層として作用する。
上記特許文献１、２では、絶縁膜として酸化シリコンや窒化シリコンを用いることを開示しており、実施例では、絶縁膜として、具体的にＳｉＯＦ膜を用い、この絶縁膜のうえにＴｉを含有するＣｕ合金薄膜を形成し、これを加熱することで、Ｃｕ合金と絶縁膜の界面に、ＴｉＯ2層を形成することを開示している。また、このＴｉＯ2層が、バリア層として作用することも実証している。
特開２００７−２５８２５６号公報 特開２００８−２１８０７号公報 「ＡＬＤ法によるＣｕ配線用極薄ＴａＮバリア成膜技術」、半導体・集積回路技術シンポジウム講演論文集 Ｖｏｌ．６５（２００３年、Ｐ．６２〜６５） 「Ｃｕ配線合金化によるバリア材自己形成」、ＬＳＩ配線における原子輸送・応力問題研究会、第１０回研究会予稿集（２００４年、Ｐ．２８〜２９）
本発明の目的は、絶縁膜とＣｕ配線の界面に、ＴｉＯ2層とは異なるバリア層をＣｕ配線の電気抵抗率を高めることなく形成した半導体配線を提供することにある。
本発明者らは、絶縁膜とＣｕ配線の界面にバリア層をＣｕ配線の電気抵抗率を高めることなく形成するために、鋭意検討を重ねてきた。その結果、ＴｉＣ層がバリア層として機能し、且つＣｕ配線の電気抵抗率を低下するのに有用であることを見出し、本発明を完成した。
即ち、上記課題を解決することのできた本発明に係る半導体配線とは、半導体基板上の絶縁膜に設けられた凹部に、Ｔｉを含有するＣｕ配線が埋め込まれた半導体配線であり、前記絶縁膜と前記Ｃｕ配線の間に、ＴｉＣ層が形成されている点に要旨を有する。前記絶縁膜としては、例えば、ＳｉＣＯまたはＳｉＣＮが挙げられる。前記ＴｉＣ層の厚みは、３〜３０ｎｍであることが好ましい。
本発明によれば、絶縁膜とＣｕ配線との間に、バリア層としてＴｉＣ層を形成することで、Ｃｕ配線の電気抵抗率を下げることができ、半導体配線の信号伝達を高速化できる。
本発明の半導体配線は、絶縁膜に設けられた凹部に、Ｔｉを含有するＣｕ配線が埋め込まれたものであり、絶縁膜とＣｕ配線の間に、ＴｉＣ層が連続して形成されているところに特徴がある。このＴｉＣ層が、Ｃｕ配線中のＣｕが絶縁膜側へ拡散・移動することを防止するバリア層として作用する。
上記ＴｉＣ層は、後述するように、絶縁膜に設けられた凹部に、Ｔｉを含有するＣｕ合金薄膜を埋め込んでＣｕ配線とするときに、熱処理することで絶縁膜とＣｕ配線の間に形成される。熱処理時に、Ｃｕ配線に含まれるＴｉが、Ｃｕ配線と絶縁膜の界面へ拡散し、絶縁膜に含まれるＣと結合することでＴｉＣ層が形成されるのである。本発明によれば、従来のように、絶縁膜の上に、バリア層としてＴａＮやＴｉＮなどの金属窒化膜を別途形成する必要がなく、バリア層としてＴｉＣ層を形成しているため、Ｃｕ配線の電気抵抗率を低減できる。
上記ＴｉＣ層の厚みは、バリア性を確保するために、３ｎｍ以上であるのがよい。より好ましくは５ｎｍ以上、更に好ましくは８ｎｍ以上である。しかしＴｉＣ層が厚くなり過ぎると、Ｃｕ配線の有効断面積（配線溝の面積からバリア層の面積を引いた面積）が減少することによりＣｕ配線の電気抵抗率が高くなるため、膜厚は３０ｎｍ程度以下であるのがよい。より好ましくは２８ｎｍ以下であり、更に好ましくは２５ｎｍ以下である。
上記ＴｉＣ層の厚みは、膜の積層状態が観察できる断面を透過型電子顕微鏡（ＴＥＭ）で観察して測定すればよい。
次に、本発明の半導体配線を製造できる方法について説明する。本発明の半導体配線を製造するには、半導体基板の表面に、Ｃを含有する絶縁膜を設け、この絶縁膜に凹部（配線溝や層間接続孔）を形成し、該凹部に、例えばスパッタリング法でＴｉを含有するＣｕ合金薄膜を設け、次いで加熱すればよい。絶縁膜としてＣとＳｉを含有するものを用い、該絶縁膜に設けられた凹部に上記Ｃｕ合金薄膜を設け、次いで加熱することで、Ｃｕ合金薄膜に含まれるＴｉが絶縁膜とＣｕ合金の界面へ拡散し、絶縁膜に含まれるＣと結合してＴｉＣ層が形成される。
Ｃを含有する絶縁膜とは、化学気相法（ＣＶＤ法）でシリコン酸化膜（ＳｉＯ2）にＣを含有させたものであり、具体的には、ＳｉＣＯやＳｉＣＮなどが例示できる。ＳｉＣＯとＳｉＣＮは、非晶質膜であり、ＳｉＣＯはＳｉＯ2とＳｉＣの混合物、ＳｉＣＮはＳｉＯ2とＳｉＮの混合物と考えられる。
上記絶縁膜に含まれるＣ量は、例えば、１７原子％以上であればよい。Ｃ量が１７原子％未満では、絶縁膜とＣｕ配線の間に、ＴｉＳｉ層が生成し、Ｃｕ配線の電気抵抗率を充分に低減することができないからである。Ｃ量は、好ましくは１８原子％以上、より好ましくは２０原子％以上である。Ｃ量の上限は４０原子％程度である。好ましくは３５原子％以下、より好ましくは３０原子％以下である。なお、上記Ｃを含有する絶縁膜は、常法に従って半導体基板の表面に形成すればよい。
半導体基板の表面に絶縁膜を設けた後は、この絶縁膜に、Ｃｕ配線を埋め込むための配線溝や、Ｃｕ配線同士を接続するための層間接続孔などの凹部を形成し、該凹部にＴｉを含有するＣｕ合金薄膜を設ける。
Ｃｕ合金薄膜に含まれるＴｉ量は、０．５〜１５原子％とすればよい。Ｔｉが０．５原子％未満では、絶縁膜とＣｕ配線の界面に濃化するＴｉ量が不足し、該界面に形成されるＴｉＣ層の膜厚が薄くなり過ぎてバリア性を確保できない。また、Ｔｉ濃化量が不足すると、上記界面に沿って生成するＴｉＣ層が非連続になり、バリア性が低下する。従ってＴｉは０．５原子％以上であり、好ましくは１原子％以上、より好ましくは３原子％以上である。しかしＴｉが過剰になっても、絶縁膜とＣｕ配線の界面に生成するＴｉＣ層の膜厚には限度があるため、ＴｉＣ層を形成しない過剰なＴｉが、Ｃｕ配線内に固溶したり、Ｃｕ配線内に析出して析出物を形成する。こうした固溶ＴｉやＴｉ析出物は、Ｃｕ配線の電気抵抗率を高める原因となる。従ってＴｉは１５原子％以下とし、好ましくは１３原子％以下、より好ましくは１０原子％以下とする。
Ｃｕ合金薄膜の残部組成はＣｕであるが、例えば、ＡｇやＭｇ，Ｎａ，Ｆｅ，Ｓｉ，Ｄｙ，Ｎ，Ｈなどを含有させてもよい。
凹部にＴｉを含有するＣｕ合金薄膜を形成する方法は特に限定されないが、例えば、スパッタリング法や（アーク）イオンプレーティング法などを採用すればよい。スパッタリング法は、例えば、ロングスロースパッタリング法であってもよい。
以下、スパッタリング法で上記Ｃｕ合金薄膜を形成する場合について説明する。
Ｔｉを含有するＣｕ合金薄膜を形成するには、スパッタリングターゲットしてＴｉを含有するＣｕ合金ターゲットを用いるか、純Ｃｕターゲットの表面にＴｉチップを貼付したチップオンターゲットを用い、不活性ガス雰囲気下でスパッタリングすればよい。
不活性ガスとしては、例えば、ヘリウムやネオン、アルゴン、クリプトン、キセノン、ラドンなどを用いることができる。好ましくはアルゴンやキセノンを用いるのがよく、特にアルゴンは比較的安価であり、好適に用いることができる。なお、上記不活性ガスはＮ2ガスやＨ2ガスを含有していてもよい。
その他のスパッタリング条件（例えば、到達真空度、スパッタガス圧、放電パワー密度、基板温度、極間距離など）は、通常の範囲で適宜調整できる。凹部の表面に形成するＣｕ合金薄膜の膜厚は、凹部の深さに応じて変更すればよく、少なくとも凹部の深さと等しい膜厚のＣｕ合金薄膜を形成すればよい。
また、Ｔｉを含有するＣｕ合金薄膜を、シード層として上記凹部の形状に沿って形成した後、このＣｕ合金薄膜付き凹部に、Ｃｕ配線として純Ｃｕ薄膜を形成してもよい。
純Ｃｕ薄膜を形成する方法も特に限定されないが、例えば、電解メッキ法や化学気相法（ＣＶＤ法）、スパッタリング法、（アーク）イオンプレーティング法などを採用できる。特に電解メッキ法を採用すれば、純Ｃｕ薄膜を凹部の底から徐々に埋め込みながら充填することができるため、凹部の最小幅が狭く、深い場合でも純Ｃｕを凹部の隅々に亘って埋め込むことができる。
凹部にＣｕ合金薄膜を形成した後、或いは、凹部の形状に沿ってシード層としてＣｕ合金薄膜を形成した後、Ｃｕ配線として純Ｃｕ薄膜を形成した後は、Ｃｕ合金薄膜中のＴｉを拡散させるために、４００℃以上に加熱して熱処理を行なうとよい。加熱温度が４００℃未満では、Ｃｕ合金薄膜中のＴｉが、Ｃｕ合金と絶縁膜の界面へ充分に拡散しないため、該界面にＴｉＣ層が形成されず、バリア性が劣る。また、Ｃｕ配線中に未拡散のＴｉが多く残り、Ｃｕ配線の電気抵抗率が高くなる。加熱温度はできるだけ高くするのがよく、好ましくは４５０℃以上、より好ましくは５００℃以上である。加熱温度の上限は、７００℃程度である。７００℃を超えて加熱する装置は現実的に難しく、また温度を高くし過ぎると、半導体基板に変形を生じるからである。好ましい上限は６５０℃、より好ましい上限は６００℃である。
加熱するときの雰囲気は、非酸化性雰囲気とするか、真空雰囲気とするのがよい。酸化性雰囲気で加熱すると、Ｔｉ含有Ｃｕ合金薄膜に固溶しているＴｉが酸化性ガスと接する面に優先的に拡散、濃化し、ＴｉＯＸを形成する。これによりＣｕ合金薄膜中の固溶Ｔｉが消費され、Ｃｕ合金と絶縁膜の界面にＴｉＣ層が安定して形成されず、バリア効果が得られなくなる。従って加熱雰囲気は、酸素を極力除いた雰囲気とするのがよい。
非酸化性雰囲気は、例えば、上記した不活性ガス雰囲気であればよい。真空雰囲気は、例えば、１３３×１０-10Ｐａ以下（１×１０-10Ｔｏｒｒ以下）とすればよい。
加熱時間は、Ｃｕ合金と絶縁膜の界面にＴｉＣ層が形成するように、加熱温度を考慮して定めればよい。即ち、加熱温度が高い場合は、加熱時間を短くしてもよく、加熱温度が低い場合は、加熱時間を長くするのがよい。
以上のように、本発明では、絶縁膜に設けられた凹部に、Ｔｉを含有するＣｕ合金薄膜を形成し、これを加熱することで、Ｃｕ配線と絶縁膜の界面にＴｉＣ層を形成できる。
以下、本発明を実施例によって更に詳細に説明するが、下記実施例は本発明を限定する性質のものではなく、前・後記の趣旨に適合し得る範囲で適当に変更して実施することも可能であり、それらはいずれも本発明の技術的範囲に含まれる。
［実験例１］
シリコンウェハー表面に、下記表１に示した成分組成の絶縁膜を厚みが１００ｎｍとなるように形成した基板を用意し、絶縁膜の表面に、Ｔｉを１０原子％含有するＣｕ合金薄膜を、ＤＣマグネトロンスパッタリング法で膜厚が４５０ｎｍとなるように成膜した。なお、下記表１において、ＳｉＣＯ−１とＳｉＣＯ−２と表記した膜は共にＳｉＣＯであるが、成分組成が若干異なるため、「ＳｉＣＯ−１」、「ＳｉＣＯ−２」と表記して区別した。
絶縁膜の成分組成は、エネルギー分散型Ｘ線分析装置（ＥＤＸ；Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ Ｆｌｕｏｒｅｓｓｅｎｃｅ Ｓｐｅｃｔｒｏｍｅｔｅｒ）を備えた透過型電子顕微鏡（ＴＥＭ）で分析した。Ｃｕ合金薄膜の成膜には、スパッタリング装置として島津製作所社製のＨＳＭ−５５２型スパッタ装置を用い、チップオンターゲットを用いてスパッタリングして行なった。チップオンターゲットは、ベースとなる純Ｃｕターゲット（８０ｍｍφ）の表面に、Ｔｉチップ（厚みが１ｍｍの長方形板材）を３〜６枚放射状に貼り付けたものを用いた。
スパッタリング条件は、
到達真空度 ：１３３×１０-8Ｐａ以下（１×１０-8Ｔｏｒｒ以下）、
スパッタリング時の雰囲気ガス：Ａｒガス、
スパッタガス圧：１．０７×１０-3ｋＰａ（８×１０-3Ｔｏｒｒ）、
放電パワー ：３００Ｗ、
基板温度 ：室温（２０℃、水冷）、
極間距離 ：１００ｍｍ、
とした。
成膜して得られた試料を、石英管を使用した横型管状炉に入れて熱処理した。熱処理は、Ａｒガス雰囲気下で、５００℃または６００℃で、２時間加熱して行なった。Ａｒガスは、流速２０ｍＬ／分で吹込み、横型管状炉内に対流させた。熱処理温度を下記表２に示す。
熱処理後の試料について、膜の積層状態が観察できる断面を透過型電子顕微鏡（ＴＥＭ）で５０万倍で観察した。その結果、絶縁膜とＣｕ合金薄膜の間には、下記表２に示すバリア層が連続的に生成していた。バリア層の厚みを測定し、結果を下記表２に示す。なお、バリア層の種類は、ＴＥＭの制限視野電子線回折像（ＳＡＤ：Ｓｅｌｅｃｔｅｄ Ａｒｅａ Ｄｉｆｆｒａｃｔｉｏｎ）を用いて分析した。
また、絶縁膜とＣｕ合金薄膜の界面を長さ２０００ｎｍに亘って観察し、Ｃｕの絶縁膜側への拡散の有無（バリア耐性）を調べた。バリア耐性は、Ｃｕ合金薄膜側から、バリア層、絶縁膜、シリコンウェハーに亘って、深さ方向のＣｕ濃度プロファイルをＳＩＭＳ分析して評価した。
ＳＩＭＳ分析は、二次イオン質量分析装置（ＡＴＯＭＩＫＡ社製の４５００型）を用い、１次イオンとしてＣｓ＋を３ｋＶ、３０ｎＡの条件で照射し、照射領域を３００×４２０μｍ、分析領域を９０×１３０μｍとし、負の２次イオン質量スペクトル測定を行った。Ｃｕ原子は、63Ｃｕ-および65Ｃｕ-として検出し、絶縁膜側におけるＣｕの検出の有無によってＣｕ拡散に対するバリア性を判定した。絶縁膜側にＣｕの拡散が認められなかった場合をバリア耐性有り［○（合格）］、Ｃｕの拡散が認められた場合をバリア耐性無し［×（不合格）］として評価した。評価結果を下記表２に示す。
また、ＳＩＭＳ分析を同様に行い、Ｃｕ合金薄膜側におけるＳｉ原子の有無を検出し、Ｓｉの拡散の有無を判定した。Ｃｕ合金薄膜側にＳｉの拡散が認められなかった場合を合格（無）、Ｓｉの拡散が認められた場合を不合格（有）として評価した。評価結果を下記表２に示す。
次に、熱処理後の試料について、４探針法によりＣｕ合金薄膜のシート抵抗を測定し、膜厚を乗じてＣｕ合金薄膜の電気抵抗率（μΩｃｍ）を算出した。算出結果を下記表２に示す。
表２から明らかなように、絶縁膜とＣｕ合金薄膜の間に、絶縁膜を構成する成分と、Ｃｕ合金に含まれるＴｉとの化合物が生成することが分かる。
Ｎｏ．１とＮｏ．４は、絶縁膜としてＳｉＯ2を用いた例であり、絶縁膜とＣｕ合金薄膜の間に、ＴｉＳｉが形成されていた。このＴｉＳｉは、Ｃｕ合金薄膜中のＣｕが、絶縁膜側へ拡散するのを防止するバリア層として機能していた。しかし、Ｃｕ合金薄膜側にＳｉの拡散が認められ、Ｓｉが抵抗となり、Ｃｕ合金薄膜の電気抵抗率が高くなっていた。Ｃｕ合金薄膜側にＳｉの拡散が認められた理由は、ＴｉＳｉの形成反応速度が後述するＴｉＣよりも小さく、ＴｉＳｉが形成されるまでの間に絶縁膜に含まれるＳｉがＣｕ合金薄膜側へ拡散したと考えられる。
一方、Ｎｏ．２、３、５、６は、絶縁膜としてＳｉＣＯ−１またはＳｉＣＮを用いた例であり、絶縁膜とＣｕ合金薄膜の間に、ＴｉＣが形成されていた。このＴｉＣは、Ｃｕ合金薄膜中のＣｕが、絶縁膜側へ拡散するのを防止するバリア層として機能していた。また、Ｃｕ合金薄膜側にはＳｉの拡散が認められず、Ｃｕ合金薄膜の電気抵抗率を低くすることができた。
なお、表１に示した絶縁膜ＳｉＣＯ−２は、Ｃ含有量が１７原子％未満であったため、絶縁膜とＣｕ合金薄膜との界面には、ＴｉＳｉが形成されていた。
Figure 2010021490
Figure 2010021490
［実験例２］
上記実験例１において、成膜して得られた試料を熱処理するときの温度を６００℃とし、熱処理時間を５分〜２時間に変更する点以外は、上記実験例１と同じ条件で行った。
用いた絶縁膜の種類、熱処理時間、絶縁膜とＣｕ合金薄膜の間に生成したバリア層の種類、バリア層の厚み、絶縁膜側におけるＣｕ拡散の有無、を下記表３に示す。
表３から明らかなように、いずれの熱処理条件でも、絶縁膜とＣｕ合金薄膜の間に、絶縁膜を構成する成分と、Ｃｕ合金に含まれるＴｉとの化合物が生成することが分かる。
Ｎｏ．１１〜１５は、絶縁膜としてＳｉＯ2を用いた例であり、絶縁膜とＣｕ合金薄膜の間に、バリア層としてＴｉＳｉが形成されていた。しかし、Ｃｕ合金薄膜側にＳｉの拡散が認められ、Ｓｉが抵抗となり、Ｃｕ合金薄膜の電気抵抗率が高くなっていた。
一方、Ｎｏ．１６〜２７は、絶縁膜としてＳｉＣＯ−１またはＳｉＣＮを用いた例であり、絶縁膜とＣｕ合金薄膜の間に、ＴｉＣが形成されていた。Ｃｕ合金薄膜側にはＳｉの拡散が認められなかった。しかし、Ｎｏ．１６、１７、２２〜２５は、ＴｉＣの厚みが３ｎｍ未満であったため、絶縁膜側にＣｕの拡散が認められ、バリア層として機能していなかった。
Figure 2010021490
［実験例３］
上記実験例１において、絶縁膜の表面に形成するＣｕ合金薄膜の組成を、Ｔｉを１原子％含有するＣｕ合金とする点と、横型管状炉で行なう熱処理を、真空雰囲気［１３３×１０-10Ｐａ以下（１×１０-10Ｔｏｒｒ以下）］で、４００℃で、１〜２４時間に変更する点以外は、上記実験例１と同じ条件で行った。用いた絶縁膜の種類、熱処理時間、絶縁膜とＣｕ合金薄膜の間に生成したバリア層の種類、バリア層の厚み、絶縁膜側におけるＣｕ拡散の有無、を下記表４に示す。
表４から明らかなように、いずれの熱処理条件でも、絶縁膜とＣｕ合金薄膜の間に、絶縁膜を構成する成分と、Ｃｕ合金に含まれるＴｉとの化合物が生成することが分かる。
Ｎｏ．３１〜３５は、絶縁膜としてＳｉＯ2を用いた例であり、絶縁膜とＣｕ合金薄膜の間に、バリア層としてＴｉＳｉが形成されていた。しかし、Ｃｕ合金薄膜側にＳｉの拡散が認められ、Ｓｉが抵抗となり、Ｃｕ合金薄膜の電気抵抗率が高くなっていた。
一方、Ｎｏ．３６〜４５は、絶縁膜としてＳｉＣＯ−１またはＳｉＣＮを用いた例であり、絶縁膜とＣｕ合金薄膜の間に、ＴｉＣが形成されていた。Ｃｕ合金薄膜側にはＳｉの拡散が認められなかった。しかし、Ｎｏ．３６とＮｏ．３７は、ＴｉＣの厚みが３ｎｍ未満であったため、絶縁膜側にＣｕの拡散が認められ、バリア層として機能していなかった。
Figure 2010021490
［実験例４］
本実験では、熱処理時間と、Ｃｕ合金薄膜の電気抵抗率との関係について検討した。
上記実験例３において、横型管状炉で行なう熱処理の時間を、２時間、２４時間、７２時間、或いは熱処理無しとする点以外は、上記実験例３と同じ条件で熱処理した。熱処理後の試料について、４探針法によりＣｕ合金薄膜のシート抵抗を測定し、膜厚を乗じてＣｕ合金薄膜の電気抵抗率（μΩｃｍ）を算出した。熱処理時間に対する電気抵抗率の結果を図１に示す。図１中、絶縁膜としてＳｉＯ2を用いた場合の結果を○で、ＳｉＣＯ−１を用いた場合の結果を●で、ＳｉＣＮを用いた場合の結果を△で、夫々示す。
図１から明らかなように、熱処理時間を長くするほど、Ｃｕ合金薄膜の電気抵抗率は低下することが分かる。熱処理時間の経過と共にＣｕ合金薄膜の電気抵抗率が低下する理由は、Ｃｕ合金薄膜に含まれるＴｉが絶縁膜との界面へ拡散してバリア層を形成する一方で、絶縁膜とは反対側へもＴｉが拡散し、このＴｉが外気と触れることでＴｉＯ2などの酸化膜を形成してＣｕ合金薄膜中のＴｉが消費されるためと考えられる。
また、絶縁膜として、ＳｉＯ2を用いた場合は、熱処理を７０時間以上行なわなければＣｕ合金薄膜の電気抵抗率を５μΩｃｍ以下に低減できないことが分かる。一方、絶縁膜として、ＳｉＣＯ−１またはＳｉＣＮを用いた場合は、熱処理を２０時間程度行えば、Ｃｕ合金薄膜の電気抵抗率を５μΩｃｍ以下に低減することができることが分かる。
以上の結果から、絶縁膜として、ＳｉＣＯ−１またはＳｉＣＮを用いた場合には、短時間の熱処理でＣｕ合金薄膜の電気抵抗率を低減できるため、半導体配線の生産性を向上させることができる。
図１は、熱処理時間と、Ｃｕ合金薄膜の電気抵抗率の関係を示す図である。

Claims (3)

  1. 半導体基板上の絶縁膜に設けられた凹部に、Ｔｉを含有するＣｕ配線が埋め込まれた半導体配線であり、前記絶縁膜と前記Ｃｕ配線の間に、ＴｉＣ層が形成されていることを特徴とする半導体配線。
  2. 前記絶縁膜が、ＳｉＣＯまたはＳｉＣＮである請求項１に記載の半導体配線。
  3. 前記ＴｉＣ層の厚みが、３〜３０ｎｍである請求項１または２に記載の半導体配線。
JP2008183014A 2008-07-14 2008-07-14 半導体配線 Pending JP2010021490A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2008183014A JP2010021490A (ja) 2008-07-14 2008-07-14 半導体配線
US13/003,181 US20110121459A1 (en) 2008-07-14 2009-07-10 Semiconductor interconnection
PCT/JP2009/062618 WO2010007951A1 (ja) 2008-07-14 2009-07-10 半導体配線

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008183014A JP2010021490A (ja) 2008-07-14 2008-07-14 半導体配線

Publications (1)

Publication Number Publication Date
JP2010021490A true JP2010021490A (ja) 2010-01-28

Family

ID=41550354

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008183014A Pending JP2010021490A (ja) 2008-07-14 2008-07-14 半導体配線

Country Status (3)

Country Link
US (1) US20110121459A1 (ja)
JP (1) JP2010021490A (ja)
WO (1) WO2010007951A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013125891A (ja) * 2011-12-15 2013-06-24 Sharp Corp 光電変換素子およびその製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5375497B2 (ja) * 2009-10-01 2013-12-25 トヨタ自動車株式会社 半導体装置、及び、半導体装置の製造方法
US20200312768A1 (en) * 2019-03-27 2020-10-01 Intel Corporation Controlled organic layers to enhance adhesion to organic dielectrics and process for forming such

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005347511A (ja) * 2004-06-03 2005-12-15 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2008047719A (ja) * 2006-08-17 2008-02-28 Sony Corp 半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5968333A (en) * 1998-04-07 1999-10-19 Advanced Micro Devices, Inc. Method of electroplating a copper or copper alloy interconnect
US6126806A (en) * 1998-12-02 2000-10-03 International Business Machines Corporation Enhancing copper electromigration resistance with indium and oxygen lamination
US6562715B1 (en) * 2000-08-09 2003-05-13 Applied Materials, Inc. Barrier layer structure for copper metallization and method of forming the structure
US6664633B1 (en) * 2001-09-10 2003-12-16 Lsi Logic Corporation Alkaline copper plating
US7312146B2 (en) * 2004-09-21 2007-12-25 Applied Materials, Inc. Semiconductor device interconnect fabricating techniques
JP4740004B2 (ja) * 2006-03-20 2011-08-03 株式会社神戸製鋼所 半導体装置におけるＣｕ合金配線の製造方法
JP2008021807A (ja) * 2006-07-12 2008-01-31 Kobe Steel Ltd 半導体配線の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005347511A (ja) * 2004-06-03 2005-12-15 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2008047719A (ja) * 2006-08-17 2008-02-28 Sony Corp 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013125891A (ja) * 2011-12-15 2013-06-24 Sharp Corp 光電変換素子およびその製造方法

Also Published As

Publication number Publication date
WO2010007951A1 (ja) 2010-01-21
US20110121459A1 (en) 2011-05-26

Similar Documents

Publication Publication Date Title
KR102542758B1 (ko) 상호접속부를 위한 루테늄 금속 피처 충전
US6607982B1 (en) High magnesium content copper magnesium alloys as diffusion barriers
JP5380838B2 (ja) 半導体装置の製造方法
US20120003390A1 (en) Copper interconnection structure and method for forming copper interconnections
JP4940950B2 (ja) 半導体装置の製造方法
TWI374482B (ja)
WO2007100125A1 (ja) 半導体装置、その製造方法およびその製造方法に用いるスパッタリング用ターゲット材
TW419711B (en) Semiconductor device and its manufacture
JP4740004B2 (ja) 半導体装置におけるＣｕ合金配線の製造方法
JP2005167081A (ja) 半導体装置およびその製造方法
JP2010021490A (ja) 半導体配線
JP2008021807A (ja) 半導体配線の製造方法
TWI300596B (en) Semiconductor device
JP2010186977A (ja) 半導体装置の製造方法及び半導体装置
JP4896850B2 (ja) 半導体装置のＣｕ配線およびその製造方法
TW529065B (en) Semiconductor device and method for manufacturing the same
JP2011044674A (ja) 半導体装置、その製造方法及びその製造方法に用いるスパッタリングターゲット
Perng et al. Self-forming AlOx layer as Cu diffusion barrier on porous low-k film
WO2010084844A1 (ja) 半導体配線の製造方法
JP4527393B2 (ja) 半導体装置用Ｃｕ系合金配線及びその製造方法
JP5616605B2 (ja) 銅薄膜の形成方法
JP2011086837A (ja) 半導体装置およびその形成方法
JP4065019B2 (ja) 半導体装置、その製造方法およびその製造方法に用いるスパッタリング用ターゲット材
JP4065019B6 (ja) 半導体装置、その製造方法およびその製造方法に用いるスパッタリング用ターゲット材
KR100567539B1 (ko) 반도체 소자의 금속배선 형성방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110204

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130416

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130806