WO2014155619A1 - 半導体装置、電力変換装置および半導体装置の製造方法 - Google Patents

半導体装置、電力変換装置および半導体装置の製造方法 Download PDF

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竹中　国浩
山口　芳文
友和 本田
祐 氏田
佐々木　亮
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Definitions

  • the present invention relates to a semiconductor device, a power conversion device, and a method for manufacturing a semiconductor device.
  • a substrate having a conductive pattern, a semiconductor element disposed on the conductive pattern of the substrate, and a conductive pattern and the semiconductor element disposed between the conductive pattern of the substrate and the semiconductor element.
  • a semiconductor device including a bonding layer for bonding the two is disclosed.
  • the bonding layer of this semiconductor device includes a three-layered sintered pattern in the longitudinal section. Of the three-layered sintered pattern, the uppermost layer sintered pattern is bonded to the entire back surface of the semiconductor element, and the lowermost layer sintered pattern is bonded to the conductive pattern of the substrate.
  • the uppermost layer of the three-layered sintered patterns constituting the bonding layer is bonded to the entire surface including the inner side of the back surface of the semiconductor element and the vicinity of the outer peripheral portion. Therefore, when the porosity of the uppermost layer sintering pattern is large, the bonding force between particles is weak, so when thermal stress is applied, the uppermost layer sintering pattern peels off or sinters. There is a problem that cracks (cracks) may occur in the pattern.
  • the present invention has been made in order to solve the above-described problems, and one object of the present invention is to bond the component to the component while suppressing the peeling of the bonding layer and the occurrence of cracks in the vicinity of the outer peripheral portion of the component.
  • a semiconductor device a power conversion device, and a method for manufacturing a semiconductor device capable of suppressing the destruction of components when a thermal stress is applied due to a difference in thermal expansion coefficient from the layer It is.
  • a semiconductor device is disposed between a conductive member, a semiconductor device component disposed on the conductive member, and the conductive member and the semiconductor device component, and joins the conductive member and the semiconductor device component.
  • the bonding layer includes a first bonding layer disposed on the inner side of the outer edge of the semiconductor device component in a plan view, and disposed on the outer side of the first bonding layer, than the first bonding layer. And a second bonding layer having a small porosity.
  • the first bonding layer disposed on the inner side of the outer edge of the semiconductor device component, and the void disposed on the outer side of the first bonding layer and smaller than the first bonding layer.
  • the thermal expansion coefficient difference between the semiconductor device component and the bonding layer can be reduced.
  • the thermal stress is alleviated by the first bonding layer having a large porosity, so that the semiconductor device component can be prevented from being broken.
  • the part is destroyed when thermal stress is applied due to the difference in coefficient of thermal expansion between the part and the joining layer, while suppressing the peeling and cracking of the joining layer near the outer periphery of the part. Can be suppressed.
  • a power conversion device is disposed between a conductive member, a power conversion device component disposed on the conductive member, and the conductive member and the power conversion device component.
  • a joining layer that joins the component, and the joining layer is disposed on the inner side of the outer edge of the component for the power conversion device in a plan view, disposed on the outer side of the first joining layer, And a second bonding layer having a smaller porosity than the one bonding layer.
  • the first bonding layer disposed on the inner side of the outer edge of the power converter device component, and disposed on the outer side of the first bonding layer, than the first bonding layer.
  • the inside of the power converter device component is bonded by the first bonding layer having a larger porosity than the second bonding layer.
  • the thermal stress is applied, the thermal stress is relaxed by the first bonding layer having a large porosity, so that it is possible to suppress the destruction of the power converter device component.
  • the part is destroyed when thermal stress is applied due to the difference in coefficient of thermal expansion between the part and the joining layer, while suppressing the peeling and cracking of the joining layer near the outer periphery of the part. It is possible to provide a power conversion device that can suppress this.
  • a method for manufacturing a semiconductor device includes a step of forming a first metal paste layer on a conductive member, a step of arranging a component for a semiconductor device so as to cover the first metal paste layer, and a first metal paste layer Forming a first bonding layer for bonding the conductive member and the semiconductor device component by heat treatment, and a metal having an average particle size smaller than the first metal paste layer in the vicinity of the end of the semiconductor device component.
  • the step of forming the second metal paste layer containing particles and the heat treatment of the second metal paste layer joins the conductive member and the vicinity of the end of the semiconductor device component, and the gap is smaller than the first bonding layer. Forming a second bonding layer having a rate.
  • a step of bonding the conductive member and the vicinity of the end of the semiconductor device component and forming a second bonding layer having a smaller porosity than the first bonding layer is provided.
  • the outside of the semiconductor device component is bonded by the second bonding layer having a smaller porosity than the first bonding layer. Therefore, the semiconductor device is formed by the second bonding layer having a small void ratio in which the bonding force between particles is strong. The peeling of the bonding layer and the occurrence of cracks (cracks) in the vicinity of the outer peripheral portion of the parts for use can be suppressed.
  • the thermal expansion coefficient difference between the semiconductor device component and the bonding layer can be reduced.
  • the thermal stress is alleviated by the first bonding layer having a large porosity, so that the semiconductor device component can be prevented from being broken.
  • the part is destroyed when thermal stress is applied due to the difference in coefficient of thermal expansion between the part and the joining layer, while suppressing the peeling and cracking of the joining layer near the outer periphery of the part. It is possible to provide a method for manufacturing a semiconductor device capable of suppressing this.
  • FIG. 3 is a cross-sectional view taken along line 200-200 in FIG. It is the SEM image which showed an example of the joining layer of the three-phase inverter apparatus by one Embodiment. It is sectional drawing for demonstrating the process of forming a pattern electrode in the semiconductor wafer by one Embodiment. It is sectional drawing for demonstrating the process of forming a substantially V-shaped groove part in the semiconductor wafer by one Embodiment. It is sectional drawing for demonstrating the process of forming a metal layer in the semiconductor wafer by one Embodiment.
  • the power modules 100a to 100c and the three-phase inverter device 100 are examples of “semiconductor device” and “power conversion device”.
  • the three-phase inverter device 100 is configured by electrically connecting three power modules 100a, 100b, and 100c that respectively perform U-phase, V-phase, and W-phase power conversion. ing.
  • Power modules 100a, 100b, and 100c each convert DC power input from DC power supply (not shown) through input terminals P and N into AC power of three phases (U phase, V phase, and W phase). Is configured to do.
  • the power modules 100a, 100b, and 100c are configured to output the U-phase, V-phase, and W-phase AC power converted as described above to the outside via the output terminals U, V, and W, respectively. ing.
  • the output terminals U, V, and W are connected to a motor (not shown).
  • the power module 100a includes two semiconductor switch elements 1a and 2a.
  • the semiconductor switch element 1a (2a) has three electrodes (gate electrode G1a (G2a), source electrode S1a (S2a), and drain electrode D1a (D2a)).
  • the semiconductor switch elements 1a and 2a are composed of, for example, a SiC device, a GaN device, a Si device (MOSFET (field effect transistor), IGBT (insulated gate bipolar transistor), or bipolar transistor)). Yes.
  • the semiconductor switch elements 1a and 2a are examples of “semiconductor device components”, “semiconductor elements”, and “power converter device components”.
  • Semiconductor switching elements 1a and 2a perform switching based on a control signal input from the outside via control terminals 3a and 4a, respectively, so that the DC power input via input terminals P and N is converted to U phase. It is comprised so that it may convert into the alternating current power of this, and it may output outside via the output terminal U.
  • the drain electrode D1a of the semiconductor switch element 1a is connected to the input terminal P, and the gate electrode G1a is connected to the control terminal 3a.
  • the source electrode S1a of the semiconductor switch element 1a is connected to the output terminal U and the drain electrode D2a of the semiconductor switch element 2a.
  • the drain electrode D2a of the semiconductor switch element 2a is connected to the output terminal U, and the gate electrode G2a is connected to the control terminal 4a.
  • the source electrode S2a of the semiconductor switch element 2a is connected to the input terminal N.
  • the power module 100b includes two semiconductor switch elements 1b and 2b.
  • the semiconductor switch element 1b (2b) has three electrodes (a gate electrode G1b (G2b), a source electrode S1b (S2b), and a drain electrode D1b (D2b)).
  • the semiconductor switch elements 1b and 2b are examples of “semiconductor device components”, “semiconductor elements”, and “power converter device components”.
  • the semiconductor switch elements 1b and 2b perform switching on the basis of a control signal input from the outside via the control terminals 3b and 4b, respectively, so that the DC power input via the input terminals P and N is supplied to the V-phase. It is comprised so that it may convert into the alternating current power of this, and it may output outside via the output terminal V.
  • the power module 100c also includes two semiconductor switch elements 1c and 2c.
  • the semiconductor switch element 1c (2c) has three electrodes (a gate electrode G1c (G2c), a source electrode S1c (S2c), and a drain electrode D1c (D2c)).
  • the semiconductor switch elements 1 c and 2 c are examples of “semiconductor device components”, “semiconductor elements”, and “power converter device components”.
  • the semiconductor switch elements 1c and 2c perform switching on the basis of a control signal input from the outside via the control terminals 3c and 4c, respectively, so that the DC power input via the input terminals P and N is supplied to the W phase. It is comprised so that it may convert into the alternating current power of this, and it may output outside via the output terminal W.
  • the semiconductor element 10 is a component for a power converter including the semiconductor switch elements 1a and 2a (1b and 2b, 1c and 2c) of the power module 100a (100b and 100c).
  • the semiconductor element 10 is an example of a “semiconductor device component” and a “power converter device component”.
  • the semiconductor element 10 is disposed on the conductive member 20.
  • the semiconductor element 10 and the conductive member 20 are bonded by a bonding layer (a first bonding layer 16 and a second bonding layer 17) disposed between the semiconductor element 10 and the conductive member 20.
  • the conductive member 20 may be provided as a conductive pattern on a substrate (not shown), or may be provided as a terminal electrode or a bonding electrode on an electronic component (not shown).
  • the semiconductor element 10 is formed in a substantially rectangular shape in plan view (viewed from the Z direction). As shown in FIG. 3, the semiconductor element 10 includes an element portion 11, a terminal electrode 12, a bonding electrode 13, a metal layer 14, and a chamfered portion 15.
  • the element part 11 is comprised by the semiconductor material containing SiC, GaN, Si, etc., for example.
  • the terminal electrode 12 is provided on the upper surface (surface on the Z2 direction side) of the element portion 11.
  • the terminal electrode 12 includes, for example, a drain electrode, a source electrode, or a gate electrode.
  • the bonding electrode 13 is provided on the lower surface (the surface on the Z1 direction side) of the element portion 11.
  • the bonding electrode 13 is provided for bonding to the conductive member 20 via the metal layer 14.
  • the metal layer 14 is formed on the surface of the chamfered portion 15 and the surface on the conductive member 20 side (Z1 direction side) other than the chamfered portion 15. That is, the metal layer 14 is formed so as to cover the lower surface (surface on the Z1 direction side) of the bonding electrode 13 and the surface of the chamfered portion 15. Further, the metal layer 14 is provided in order to join the conductive member 20.
  • the chamfered portion 15 is provided at the end of the element portion 11 (semiconductor element 10) on the conductive member 20 side (Z1 direction side). Specifically, the chamfered portion 15 is provided in a circumferential shape along four sides including four corners on the conductive member 20 side (Z1 direction side) of the substantially rectangular semiconductor element 10. Further, the chamfered portion 15 has an oblique flat surface having a predetermined angle with respect to the lower surface (the surface on the Z1 direction side) of the element portion 11.
  • the bonding layer for bonding the semiconductor element 10 and the conductive member 20 includes the first bonding layer 16 and the second bonding layer 17. .
  • the first bonding layer 16 is disposed on the inner side of the outer edge of the semiconductor element 10 in a plan view (viewed from the Z direction).
  • the second bonding layer 17 is disposed outside the first bonding layer 16. Further, the second bonding layer 17 is disposed in the vicinity of the end portion of the semiconductor element 10 in plan view.
  • the first bonding layer 16 is disposed inside the chamfered portion 15 of the semiconductor element 10.
  • the second bonding layer 17 is disposed so as to be connected (bonded) to both the first bonding layer 16 disposed inside the chamfered portion 15 and the chamfered portion 15.
  • the first bonding layer 16 is connected (bonded) to the surface on the conductive member 20 side (Z1 direction side) other than the chamfered portion 15 of the semiconductor element 10 via the metal layer 14.
  • the second bonding layer 17 is connected (bonded) to the chamfered portion 15 of the semiconductor element 10 through the metal layer 14.
  • the planar area of the second bonding layer 17 is smaller than the planar area of the first bonding layer 16 in plan view.
  • the maximum thickness h ⁇ b> 2 of the second bonding layer 17 is larger than the maximum thickness h ⁇ b> 1 of the first bonding layer 16. That is, since the second bonding layer 17 is connected (bonded) to the chamfered portion 15, the maximum thickness is correspondingly increased.
  • the second bonding layer 17 is connected (bonded) to the semiconductor element 10 in a circumferential shape along four sides including the four corners of the substantially rectangular semiconductor element 10. .
  • the porosity of the second bonding layer 17 is smaller than the porosity of the first bonding layer 16. That is, the first bonding layer 16 is in a porous state (with a high porosity), and the second bonding layer 17 is in a dense state (with a low porosity). Specifically, the porosity of the first bonding layer 16 is 10% or more and 30% or less, and the porosity of the second bonding layer 17 is 1% or less.
  • the porosity of the bonding layer is, for example, as shown in FIG. 4, from the SEM (scanning electron microscope) image, the area of the metal portion appearing white and the area of the void portion appearing black per unit area of the SEM image. And is obtained by calculation.
  • the first bonding layer 16 and the second bonding layer 17 are formed of a metal material containing the same metal. Specifically, the first bonding layer 16 and the second bonding layer 17 are each formed of a metal material mainly containing Ag.
  • the second bonding layer 17 is formed of a metal material including metal particles having an average particle size smaller than the average particle size of metal particles included in the metal material forming the first bonding layer 16.
  • the first bonding layer 16 is formed of a metal material mainly including Ag particles having a submicron (for example, 100 nm to 600 nm) size.
  • the second bonding layer 17 is mainly formed of a metal material containing Ag particles having a size of 50 nm or less.
  • the step of forming semiconductor element 10 In the method for manufacturing three-phase inverter device 100 (power modules 100a, 100b and 100c), the step of forming semiconductor element 10, the step of forming first metal paste layer 16a on conductive member 20, and the semiconductor element 10 are arranged.
  • the step of forming the semiconductor element 10 includes a step of forming the terminal electrode 12 and the electrode layer 13a on the semiconductor wafer 11a, a step of forming a groove portion 15a having a substantially V-shaped cross section on one surface of the semiconductor wafer 11a, It includes a step of forming the metal layer 14a so as to cover one surface of the semiconductor wafer 11a including the groove portion 15a, and a step of dicing the semiconductor wafer 11a.
  • a plurality of terminal electrodes 12 corresponding to the semiconductor element 10 are provided on the upper surface (the surface on the Z2 direction side) of the semiconductor wafer 11a. It is formed.
  • an electrode layer 13a is formed on the lower surface (surface on the Z1 direction side) of the semiconductor wafer 11a.
  • the groove 15a having a substantially V-shaped cross section on one surface of the semiconductor wafer 11a As shown in FIG. 6, a lower surface (surface on the Z1 direction side) of the semiconductor wafer 11a is used with a V-shaped dicing blade. As a result of the half-cutting, the groove 15a is formed in the semiconductor wafer 11a.
  • the electrode layer 13a is divided by the groove 15a to form a plurality of bonding electrodes 13.
  • the metal layer 14a is formed on the lower surface (surface in the Z1 direction) of the semiconductor wafer 11a by sputtering. Is formed.
  • the metal layer 14a is formed so as to cover the groove 15a and the bonding electrode 13 on the lower surface (the surface on the Z1 direction side) of the semiconductor wafer 11a.
  • the semiconductor wafer 11a is divided (diced) along the groove 15a, so that the chamfer 15 is provided at the end and the chamfer 15 is provided.
  • a plurality of semiconductor elements 10 (see FIG. 9) having the metal layer 14 covering the surface on the side (Z1 direction side) are formed.
  • the first metal paste layer 16a is formed on the surface of the conductive member 20 on the Z2 side so as to be smaller than the plane area of the semiconductor element 10. 16a is applied.
  • the first metal paste layer 16a is formed of a paste-like material in which metal particles mainly composed of submicron-sized Ag particles are dispersed in an organic solvent.
  • the semiconductor element 10 is arranged on the Z2 direction side so as to cover the first metal paste layer 16a.
  • the first bonding layer 16 that bonds the conductive member 20 and the semiconductor element 10 is formed by heat-treating the first metal paste layer 16a. . For example, by heating at 200 ° C. for 1 hour, the organic solvent is vaporized and removed from the first metal paste layer 16a, and the first bonding layer 16 made of metal (Ag) is formed.
  • the step of forming the second metal paste layer 17a in the step of forming the second metal paste layer 17a, as shown in FIG. 13, metal particles having an average particle size smaller than that of the first metal paste layer 16a in the vicinity of the end of the semiconductor element 10 A second metal paste layer 17a containing is formed.
  • a paste-like material is supplied between the semiconductor element 10 and the conductive member 20 by a dispense nozzle (not shown) to form the second metal paste layer 17a.
  • the second metal paste layer 17a is formed of a paste-like material in which metal particles mainly composed of nano-sized Ag particles are dispersed in an organic solvent.
  • the second metal paste layer 17a is heat-treated to bond the conductive member 20 and the vicinity of the end of the semiconductor element 10 as shown in FIG.
  • a second bonding layer 17 having a smaller porosity than the layer 16 is formed. For example, by heating at 200 ° C. for 1 hour, the organic solvent is vaporized and removed from the second metal paste layer 17a, and the second bonding layer 17 made of metal (Ag) is formed.
  • the first bonding layer 16 disposed on the inner side of the outer edge of the semiconductor element 10 and the outer side of the first bonding layer 16 in plan view (viewed from the Z direction).
  • the outside is bonded by the second bonding layer 17 having a smaller porosity than the first bonding layer 16. Therefore, peeling and cracking (cracking) of the bonding layer in the vicinity of the outer peripheral portion of the semiconductor element 10 can be suppressed by the second bonding layer having a small porosity with a strong bonding force between particles.
  • the thermal stress is relaxed by the first bonding layer 16 having a large porosity, so that the semiconductor element 10 can be prevented from being destroyed.
  • the thermal stress is applied due to the difference in coefficient of thermal expansion between the semiconductor element 10 and the bonding layer, the peeling and cracking of the bonding layer in the vicinity of the outer peripheral portion of the semiconductor element 10 are suppressed. It can suppress that 10 is destroyed.
  • the second bonding layer 17 is connected to the vicinity of the end of the semiconductor element 10, so that the vicinity of the end of the semiconductor element 10 where the thermal stress is concentrated is changed to the first bonding layer. Since the second bonding layer 17 having a porosity smaller than 16 can be connected, peeling and cracking (cracking) of the bonding layer in the vicinity of the outer peripheral portion of the semiconductor element 10 can be effectively suppressed.
  • the first bonding layer 16 and the second bonding layer 17 are formed of a metal material containing the same metal as the first bonding layer 16 and the second bonding layer 17. Since it can suppress that the difference of a thermal expansion coefficient becomes large, it can suppress that the 1st joining layer 16 and the 2nd joining layer 17 peel.
  • the second bonding layer 17 and the semiconductor element are connected by connecting the second bonding layer 17 to the chamfered portion 15 of the semiconductor element 10 as compared with the case where the chamfered portion 15 is not provided. 10 can be increased, so that the bonding strength between the conductive member 20 and the semiconductor element 10 by the second bonding layer 17 can be improved.
  • the first bonding layer 16 is disposed on the inner side of the chamfered portion 15 of the semiconductor element 10 in plan view (viewed from the Z direction), and the second bonding layer 17 is formed.
  • the first bonding layer 16 disposed inside the chamfered portion 15 and the chamfered portion 15 are both connected.
  • the second bonding layer 17 having a small porosity can be disposed without any gap with respect to the first bonding layer 16, so that peeling and cracks (cracks) of the first bonding layer 16 are effectively suppressed. be able to.
  • the first bonding layer 16 is connected to the surface on the conductive member 20 side (Z1 direction side) other than the chamfered portion 15 of the semiconductor element 10 via the metal layer 14.
  • the second bonding layer 17 is connected to the chamfered portion 15 of the semiconductor element 10 through the metal layer 14.
  • the maximum thickness h2 of the second bonding layer 17 is made larger than the maximum thickness h1 of the first bonding layer 16, so that the second bonding layer 17 having a small porosity is obtained.
  • the connection area between the second bonding layer 17 and the semiconductor element 10 can be increased.
  • the bonding strength between the conductive member 20 and the semiconductor element 10 by the second bonding layer 17 can be improved.
  • the semiconductor element 10 is formed in a substantially rectangular shape in plan view (viewed from the Z direction), and the second bonding layer 17 is formed in the substantially rectangular semiconductor element 10. Connect to the four corners. Accordingly, the four corners of the substantially rectangular semiconductor element 10 where the thermal stress is most concentrated can be connected by the second bonding layer 17 having a small porosity, so that the bonding layer near the outer peripheral portion of the semiconductor element 10 can be connected. Peeling and cracking can be effectively suppressed.
  • the chamfered portions 15 are provided circumferentially along the four sides of the surface of the substantially rectangular semiconductor element 10 on the conductive member 20 side (Z1 direction side), and the second bonding is performed.
  • the layers 17 are connected circumferentially along the four sides of the substantially rectangular semiconductor element 10.
  • the second bonding layer 17 and the semiconductor element 10 are connected circumferentially along the substantially rectangular four sides, and the bonding strength between the conductive member 20 and the semiconductor element 10 by the second bonding layer 17 is easy. Can be improved.
  • the planar area of the second bonding layer 17 is made smaller than the planar area of the first bonding layer 16 in plan view (as viewed from the Z direction).
  • the planar area of the second bonding layer 17 is made smaller than the planar area of the first bonding layer 16 in plan view (as viewed from the Z direction).
  • the first bonding layer 16 and the second bonding layer 17 are each formed of a metal material containing Ag, thereby improving the heat resistance and bonding strength of the bonding layer. Can do.
  • the porosity of the first bonding layer 16 is set to 10% or more and 30% or less, and the porosity of the second bonding layer 17 is set to 1% or less.
  • the semiconductor element 10 is destroyed when a thermal stress is applied due to the difference in thermal expansion coefficient between the semiconductor element 10 and the bonding layer while ensuring the bonding strength between the semiconductor element 10 and the bonding layer. It can suppress more reliably.
  • the second bonding layer 17 includes metal particles having an average particle size smaller than the average particle size of the metal particles included in the metal material forming the first bonding layer 16. It is made of a metal material. Thereby, the porosity of the second bonding layer 17 can be easily made smaller than the porosity of the first bonding layer 16.
  • a three-phase inverter device is shown as an example of the power conversion device, but a power conversion device other than the three-phase inverter device may be used.
  • a three-phase inverter device is shown as an example of the semiconductor device, but a semiconductor device other than the three-phase inverter device may be used.
  • the 2nd joining layer showed the structure connected circumferentially along 4 sides of the components for semiconductor devices (semiconductor element) of substantially rectangular shape
  • the second bonding layer 27 may be connected to at least four corners of a substantially rectangular semiconductor device component (semiconductor element).
  • the chamfered portion of the semiconductor device component only needs to be provided in at least four corners.
  • the semiconductor device component and the power conversion device component may be components such as the columnar electrode 30 disposed on the conductive member 20.
  • the conductive member 20 and the columnar electrode 30 are the first bonding layer 31 and the second bonding layer 32 that is disposed outside the first bonding layer 31 and has a smaller porosity than the first bonding layer 31. You may join.
  • the 1st joining layer and the 2nd joining layer showed the structure formed of the metal material containing Ag
  • the 1st joining layer and the 2nd joining layer are Au, Ag, or What is necessary is just to be formed with the metal material containing at least 1 among Cu.
  • the chamfered part of the component for semiconductor devices showed the example formed so that it might have an inclined flat surface which has a predetermined angle with respect to the lower surface of a semiconductor element
  • the chamfered portion may be an R chamfer having a curved surface.
  • the porosity of the 1st joining layer was 10% or more and 30% or less, the example of the structure whose porosity of a 2nd joining layer is 1% or less was shown, If the porosity is smaller than the porosity of the first bonding layer, the porosity of the first bonding layer and the porosity of the second bonding layer may be other ratios.
  • the process of forming a semiconductor element although the process of forming a semiconductor element showed the structure containing the process of forming the electrode layer 13a, the process of forming a semiconductor element does not include the process of forming the electrode layer 13a. Good. In this case, after forming the groove portion, the metal layer 14a is formed so as to cover one surface of the semiconductor wafer including the groove portion, so that the metal layer 14a forms the electrode layer 13a even if the electrode layer 13a is not formed in advance. I will also serve.

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Abstract

　この半導体装置（１００、１００ａ～１００ｃ）は、導電部材（２０）と、導電部材上に配置される半導体装置用部品（１０）と、導電部材と半導体装置用部品とを接合する接合層とを備える。そして、接合層は、平面視において、半導体装置用部品の外縁よりも内側に配置された第１接合層（１６）と、第１接合層の外側に配置され、第１接合層よりも小さい空隙率を有する第２接合層（１７）とを含む。

Description

半導体装置、電力変換装置および半導体装置の製造方法
　この発明は、半導体装置、電力変換装置および半導体装置の製造方法に関する。
　従来、導電部材と部品とが接合層により接合されている半導体装置が知られている。このような半導体装置は、たとえば、特開２０１２－００９７０３号公報に開示されている。
　上記特開２０１２－００９７０３号公報には、導電パターンを有する基板と、基板の導電パターン上に配置される半導体素子と、基板の導電パターンと半導体素子との間に配置され、導電パターンと半導体素子とを接合する接合層とを備えた半導体装置が開示されている。この半導体装置の接合層は、縦断面において、３層構造の焼結パターンを含んでいる。また、３層構造の焼結パターンのうちの最上層の焼結パターンは半導体素子の裏面の全面に接合されており、最下層の焼結パターンは基板の導電パターンに接合されている。
特開２０１２－００９７０３号公報
　しかしながら、上記特開２０１２－００９７０３号公報に開示された半導体装置では、接合層を構成する３層の焼結パターンのうちの最上層が半導体素子の裏面の内側および外周部近傍を含む全面に接合されているため、最上層の焼結パターンの空隙率が大きい場合には、粒子間の接合力が弱いことから、熱応力が加わった場合に、最上層の焼結パターンがはく離したり焼結パターンにクラック（亀裂）が生じる場合があるという問題点がある。また、最上層の焼結パターンの空隙率が小さい場合には、部品と接合層との熱膨張率の差に起因して、熱応力がかかった際に、空隙率が大きい場合に比べて、熱応力が緩和されにくいため、焼結パターンに結合する半導体素子が破壊される場合があるという問題点がある。
　この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、部品の外周部近傍の接合層のはく離やクラックの発生を抑制しつつ、部品と接合層との熱膨張率の差に起因して、熱応力がかかった際に、部品が破壊されることを抑制することが可能な半導体装置、電力変換装置および半導体装置の製造方法を提供することである。
　第１の局面による半導体装置は、導電部材と、導電部材上に配置される半導体装置用部品と、導電部材と半導体装置用部品との間に配置され、導電部材と半導体装置用部品とを接合する接合層とを備え、接合層は、平面視において、半導体装置用部品の外縁よりも内側に配置された第１接合層と、第１接合層の外側に配置され、第１接合層よりも小さい空隙率を有する第２接合層とを含む。
　第１の局面による半導体装置では、平面視において、半導体装置用部品の外縁よりも内側に配置された第１接合層と、第１接合層の外側に配置され、第１接合層よりも小さい空隙率を有する第２接合層とを含む接合層を設けることによって、外側は第１接合層よりも小さい空隙率を有する第２接合層により接合されるので、粒子間の結合力が強い小さい空隙率を有する第２接合層により半導体装置用部品の外周部近傍の接合層のはく離やクラック（亀裂）の発生を抑制することができる。また、半導体装置用部品の内側を第２接合層よりも大きい空隙率を有する第１接合層により接合することによって、半導体装置用部品と接合層との熱膨張率の差に起因して、熱応力がかかった際に、大きい空隙率を有する第１接合層により熱応力が緩和されるので、半導体装置用部品が破壊されることを抑制することができる。これにより、部品の外周部近傍の接合層のはく離やクラックの発生を抑制しつつ、部品と接合層との熱膨張率の差に起因して、熱応力がかかった際に、部品が破壊されることを抑制することができる。
　第２の局面による電力変換装置は、導電部材と、導電部材上に配置される電力変換装置用部品と、導電部材と電力変換装置用部品との間に配置され、導電部材と電力変換装置用部品とを接合する接合層とを備え、接合層は、平面視において、電力変換装置用部品の外縁よりも内側に配置された第１接合層と、第１接合層の外側に配置され、第１接合層よりも小さい空隙率を有する第２接合層とを含む。
　第２の局面による電力変換装置では、平面視において、電力変換装置用部品の外縁よりも内側に配置された第１接合層と、第１接合層の外側に配置され、第１接合層よりも小さい空隙率を有する第２接合層とを含む接合層を設けることによって、外側は第１接合層よりも小さい空隙率を有する第２接合層により接合されるので、粒子間の結合力が強い小さい空隙率を有する第２接合層により電力変換装置用部品の外周部近傍の接合層のはく離やクラック（亀裂）の発生を抑制することができる。また、電力変換装置用部品の内側を第２接合層よりも大きい空隙率を有する第１接合層により接合することによって、電力変換装置用部品と接合層との熱膨張率の差に起因して、熱応力がかかった際に、大きい空隙率を有する第１接合層により熱応力が緩和されるので、電力変換装置用部品が破壊されることを抑制することができる。これにより、部品の外周部近傍の接合層のはく離やクラックの発生を抑制しつつ、部品と接合層との熱膨張率の差に起因して、熱応力がかかった際に、部品が破壊されることを抑制することが可能な電力変換装置を提供することができる。
　第３の局面による半導体装置の製造方法は、導電部材に第１金属ペースト層を形成する工程と、第１金属ペースト層を覆うように半導体装置用部品を配置する工程と、第１金属ペースト層を熱処理することにより、導電部材と半導体装置用部品とを接合する第１接合層を形成する工程と、半導体装置用部品の端部近傍に第１金属ペースト層よりも小さい平均粒径を有する金属粒子を含む第２金属ペースト層を形成する工程と、第２金属ペースト層を熱処理することにより、導電部材と半導体装置用部品の端部近傍とを接合するとともに、第１接合層よりも小さい空隙率を有する第２接合層を形成する工程とを備える。
　第３の局面による半導体装置の製造方法では、導電部材と半導体装置用部品の端部近傍とを接合するとともに、第１接合層よりも小さい空隙率を有する第２接合層を形成する工程を設けることによって、半導体装置用部品の外側は第１接合層よりも小さい空隙率を有する第２接合層により接合されるので、粒子間の結合力が強い小さい空隙率を有する第２接合層により半導体装置用部品の外周部近傍の接合層のはく離やクラック（亀裂）の発生を抑制することができる。また、半導体装置用部品の内側を第２接合層よりも大きい空隙率を有する第１接合層により接合することによって、半導体装置用部品と接合層との熱膨張率の差に起因して、熱応力がかかった際に、大きい空隙率を有する第１接合層により熱応力が緩和されるので、半導体装置用部品が破壊されることを抑制することができる。これにより、部品の外周部近傍の接合層のはく離やクラックの発生を抑制しつつ、部品と接合層との熱膨張率の差に起因して、熱応力がかかった際に、部品が破壊されることを抑制することが可能な半導体装置の製造方法を提供することができる。
　上記のように、部品の外周部近傍の接合層のはく離やクラックの発生を抑制しつつ、部品と接合層との熱膨張率の差に起因して、熱応力がかかった際に、部品が破壊されることを抑制することができる。
一実施形態による３相インバータ装置の回路図である。 一実施形態による導電部材に配置された半導体素子を示した平面図である。 図２の２００－２００線に沿った断面図である。 一実施形態による３相インバータ装置の接合層の一例を示したＳＥＭ画像である。 一実施形態による半導体ウエハにパターン電極を形成する工程を説明するための断面図である。 一実施形態による半導体ウエハに略Ｖ字形状の溝部を形成する工程を説明するための断面図である。 一実施形態による半導体ウエハに金属層を形成する工程を説明するための断面図である。 一実施形態による半導体ウエハのダイシング工程を説明するための断面図である。 一実施形態による半導体素子を示した図である。 一実施形態による第１金属ペースト層を形成する工程を説明するための断面図である。 一実施形態による第１金属ペースト層上に半導体素子を配置する工程を説明するための断面図である。 一実施形態による第１接合層を形成する工程を説明するための断面図である。 一実施形態による第２金属ペースト層を形成する工程を説明するための断面図である。 第１変形例による導電部材に配置された半導体素子を示した平面図である。 第２変形例による導電部材に配置された柱状電極を示した平面図である。
　以下、実施形態を図面に基づいて説明する。
　まず、図１を参照して、第１実施形態によるパワーモジュール１００ａ、１００ｂおよび１００ｃを含む３相インバータ装置１００の構成について説明する。なお、パワーモジュール１００ａ～１００ｃおよび３相インバータ装置１００は、「半導体装置」および「電力変換装置」の一例である。
　図１に示すように、３相インバータ装置１００は、Ｕ相、Ｖ相およびＷ相の電力変換をそれぞれ行う３つのパワーモジュール１００ａ、１００ｂおよび１００ｃが電気的に並列に接続されることにより構成されている。
　パワーモジュール１００ａ、１００ｂおよび１００ｃは、それぞれ、直流電源（図示せず）から入力端子ＰおよびＮを介して入力される直流電力を３相（Ｕ相、Ｖ相およびＷ相）の交流電力に変換するように構成されている。そして、パワーモジュール１００ａ、１００ｂおよび１００ｃは、それぞれ、上記のように変換したＵ相、Ｖ相およびＷ相の交流電力を、出力端子Ｕ、ＶおよびＷを介して外部に出力するように構成されている。なお、出力端子Ｕ、ＶおよびＷは、モータ（図示せず）などに接続されている。
　パワーモジュール１００ａは、２個の半導体スイッチ素子１ａおよび２ａを含む。半導体スイッチ素子１ａ（２ａ）は、３つの電極（ゲート電極Ｇ１ａ（Ｇ２ａ）、ソース電極Ｓ１ａ（Ｓ２ａ）およびドレイン電極Ｄ１ａ（Ｄ２ａ））を有している。また、半導体スイッチ素子１ａおよび２ａは、たとえば、ＳｉＣデバイスや、ＧａＮデバイスや、Ｓｉデバイス（ＭＯＳＦＥＴ（電界効果型トランジスタ）、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、または、バイポーラトランジスタなど）などにより構成されている。なお、半導体スイッチ素子１ａおよび２ａは、「半導体装置用部品」、「半導体素子」および「電力変換装置用部品」の一例である。
　半導体スイッチ素子１ａおよび２ａは、それぞれ、制御端子３ａおよび４ａを介して外部から入力される制御信号に基づいてスイッチングを行うことにより、入力端子ＰおよびＮを介して入力される直流電力をＵ相の交流電力に変換して出力端子Ｕを介して外部に出力するように構成されている。
　半導体スイッチ素子１ａのドレイン電極Ｄ１ａは、入力端子Ｐに接続されており、ゲート電極Ｇ１ａは、制御端子３ａに接続されている。また、半導体スイッチ素子１ａのソース電極Ｓ１ａは、出力端子Ｕおよび半導体スイッチ素子２ａのドレイン電極Ｄ２ａに接続されている。
　半導体スイッチ素子２ａのドレイン電極Ｄ２ａは、出力端子Ｕに接続されており、ゲート電極Ｇ２ａは、制御端子４ａに接続されている。また、半導体スイッチ素子２ａのソース電極Ｓ２ａは、入力端子Ｎに接続されている。
　また、上記パワーモジュール１００ａと同様に、パワーモジュール１００ｂも、２個の半導体スイッチ素子１ｂおよび２ｂを含む。半導体スイッチ素子１ｂ（２ｂ）は、３つの電極（ゲート電極Ｇ１ｂ（Ｇ２ｂ）、ソース電極Ｓ１ｂ（Ｓ２ｂ）およびドレイン電極Ｄ１ｂ（Ｄ２ｂ））を有している。なお、半導体スイッチ素子１ｂおよび２ｂは、「半導体装置用部品」、「半導体素子」および「電力変換装置用部品」の一例である。
　半導体スイッチ素子１ｂおよび２ｂは、それぞれ、制御端子３ｂおよび４ｂを介して外部から入力される制御信号に基づいてスイッチングを行うことにより、入力端子ＰおよびＮを介して入力される直流電力をＶ相の交流電力に変換して出力端子Ｖを介して外部に出力するように構成されている。
　また、上記パワーモジュール１００ａおよび１００ｂと同様に、パワーモジュール１００ｃも、２個の半導体スイッチ素子１ｃおよび２ｃを含む。半導体スイッチ素子１ｃ（２ｃ）は、３つの電極（ゲート電極Ｇ１ｃ（Ｇ２ｃ）、ソース電極Ｓ１ｃ（Ｓ２ｃ）およびドレイン電極Ｄ１ｃ（Ｄ２ｃ））を有している。なお、半導体スイッチ素子１ｃおよび２ｃは、「半導体装置用部品」、「半導体素子」および「電力変換装置用部品」の一例である。
　半導体スイッチ素子１ｃおよび２ｃは、それぞれ、制御端子３ｃおよび４ｃを介して外部から入力される制御信号に基づいてスイッチングを行うことにより、入力端子ＰおよびＮを介して入力される直流電力をＷ相の交流電力に変換して出力端子Ｗを介して外部に出力するように構成されている。
　次に、図２～図４を参照して、本実施形態の３相インバータ装置１００（パワーモジュール１００ａ、１００ｂおよび１００ｃ）の半導体素子１０と、導電部材２０との接合構造について説明する。なお、半導体素子１０は、パワーモジュール１００ａ（１００ｂ、１００ｃ）の半導体スイッチ素子１ａおよび２ａ（１ｂおよび２ｂ、１ｃおよび２ｃ）を含む電力変換装置用部品である。また、半導体素子１０は、「半導体装置用部品」および「電力変換装置用部品」の一例である。
　図２および図３に示すように、半導体素子１０は、導電部材２０上に配置されている。また、半導体素子１０と導電部材２０とは、半導体素子１０と導電部材２０との間に配置された接合層（第１接合層１６および第２接合層１７）により接合されている。なお、導電部材２０は、図示しない基板上に導電パターンとして設けられていてもよいし、図示しない電子部品上の端子用電極または接合用電極として設けられていてもよい。
　半導体素子１０は、図２に示すように、平面視において（Ｚ方向から見て）、略矩形形状に形成されている。また、図３に示すように、半導体素子１０は、素子部１１と、端子用電極１２と、接合用電極１３と、金属層１４と、面取り部１５とを含む。素子部１１は、たとえば、ＳｉＣや、ＧａＮや、Ｓｉなどを含む半導体材料により構成されている。
　端子用電極１２は、素子部１１の上面（Ｚ２方向側の表面）に設けられている。端子用電極１２は、たとえば、ドレイン電極や、ソース電極、または、ゲート電極などを含む。接合用電極１３は、素子部１１の下面（Ｚ１方向側の表面）に設けられている。また、接合用電極１３は、金属層１４を介して導電部材２０と接合するために設けられている。
　金属層１４は、面取り部１５の表面および面取り部１５以外の導電部材２０側（Ｚ１方向側）の表面に形成されている。つまり、金属層１４は、接合用電極１３の下面（Ｚ１方向側の表面）および面取り部１５の表面を覆うように形成されている。また、金属層１４は、導電部材２０と接合するために設けられている。
　図３に示すように、面取り部１５は、素子部１１（半導体素子１０）の導電部材２０側（Ｚ１方向側）の端部に設けられている。具体的には、面取り部１５は、略矩形形状の半導体素子１０の導電部材２０側（Ｚ１方向側）の４隅を含む４辺に沿って周状に設けられている。また、面取り部１５は、素子部１１の下面（Ｚ１方向側の表面）に対して所定の角度を有する斜めの平坦面を有する。
　ここで、本実施形態では、図２および図３に示すように、半導体素子１０と導電部材２０とを接合する接合層は、第１接合層１６と、第２接合層１７とを含んでいる。図２に示すように、平面視において（Ｚ方向から見て）、第１接合層１６は、半導体素子１０の外縁よりも内側に配置されている。第２接合層１７は、第１接合層１６の外側に配置されている。また、第２接合層１７は、平面視において、半導体素子１０の端部近傍に配置されている。
　具体的には、図３に示すように、第１接合層１６は、半導体素子１０の面取り部１５よりも内側に配置されている。また、第２接合層１７は、面取り部１５の内側に配置された第１接合層１６と、面取り部１５との両方に接続（接合）するように配置されている。言い換えると、第１接合層１６は、金属層１４を介して半導体素子１０の面取り部１５以外の導電部材２０側（Ｚ１方向側）の表面に接続（接合）されている。また、第２接合層１７は、金属層１４を介して半導体素子１０の面取り部１５に接続（接合）されている。
　図２に示すように、平面視において、第２接合層１７の平面積は、第１接合層１６の平面積よりも小さい。また、図３に示すように、第２接合層１７の最大厚みｈ２は、第１接合層１６の最大厚みｈ１よりも大きい。つまり、第２接合層１７は、面取り部１５に接続（接合）されているため、その分、最大厚みが大きい。
　また、図２および図３に示すように、第２接合層１７は、略矩形形状の半導体素子１０の４隅を含む４辺に沿って周状に半導体素子１０に接続（接合）されている。
　また、本実施形態では、図４に示すように、第２接合層１７の空隙率は、第１接合層１６の空隙率よりも小さい。つまり、第１接合層１６は、ポーラス（空隙率が大きい）な状態であり、第２接合層１７は、緻密（空隙率が小さい）な状態である。具体的には、第１接合層１６の空隙率は、１０％以上３０％以下であり、第２接合層１７の空隙率は、１％以下である。なお、接合層の空隙率は、たとえば、図４に示すように、ＳＥＭ（走査型電子顕微鏡）画像から、ＳＥＭ画像の単位面積あたりの白に写る金属部分の面積と黒に写る空隙部分の面積とを測定し計算により求められる。
　また、本実施形態では、第１接合層１６および第２接合層１７は、互いに同じ金属を含む金属材料により形成されている。具体的には、第１接合層１６および第２接合層１７は、それぞれ、Ａｇを主に含む金属材料により形成されている。
　また、第２接合層１７は、第１接合層１６を形成する金属材料に含まれる金属粒子の平均粒径よりも小さい平均粒径を有する金属粒子を含む金属材料により形成されている。たとえば、第１接合層１６は、主にサブミクロン（たとえば、１００ｎｍ～６００ｎｍ）サイズのＡｇ粒子を含む金属材料により形成されている。また、たとえば、第２接合層１７は、主に５０ｎｍ以下のサイズのＡｇ粒子を含む金属材料により形成されている。
　次に、図３および図５～図１３を参照して、本実施形態による３相インバータ装置１００（パワーモジュール１００ａ、１００ｂおよび１００ｃ）の製造方法について説明する。
　３相インバータ装置１００（パワーモジュール１００ａ、１００ｂおよび１００ｃ）の製造方法は、半導体素子１０を形成する工程と、導電部材２０に第１金属ペースト層１６ａを形成する工程と、半導体素子１０を配置する工程と、第１接合層１６を形成する工程と、第２金属ペースト層１７ａを形成する工程と、第２接合層１７を形成する工程とを備えている。
　半導体素子１０を形成する工程は、半導体ウエハ１１ａに端子用電極１２および電極層１３ａを形成する工程と、半導体ウエハ１１ａの一方表面に略Ｖ字形状の断面を有する溝部１５ａを形成する工程と、溝部１５ａを含む半導体ウエハ１１ａの一方表面を覆うように金属層１４ａを形成する工程と、半導体ウエハ１１ａをダイシングする工程とを含む。
　半導体ウエハ１１ａに端子用電極１２および電極層１３ａを形成する工程では、図５に示すように、半導体ウエハ１１ａの上面（Ｚ２方向側の表面）に半導体素子１０に対応した端子用電極１２が複数形成される。また、半導体ウエハ１１ａの下面（Ｚ１方向側の表面）に電極層１３ａが形成される。
　半導体ウエハ１１ａの一方表面に略Ｖ字形状の断面を有する溝部１５ａを形成する工程では、図６に示すように、半導体ウエハ１１ａの下面（Ｚ１方向側の表面）がＶ字形のダイシングブレードを用いてハーフカットされることにより、半導体ウエハ１１ａに溝部１５ａが形成される。また、電極層１３ａが溝部１５ａにより分割されて、複数の接合用電極１３が形成される。
　溝部１５ａを含む半導体ウエハ１１ａの一方表面を覆うように金属層１４ａを形成する工程では、図７に示すように、半導体ウエハ１１ａの下面（Ｚ１方向側の表面）にスパッタ法により、金属層１４ａが形成される。また、金属層１４ａは、半導体ウエハ１１ａの下面（Ｚ１方向側の表面）の溝部１５ａおよび接合用電極１３を覆うように形成される。
　半導体ウエハ１１ａをダイシングする工程では、図８に示すように、半導体ウエハ１１ａが溝部１５ａに沿って分割（ダイシング）されることにより、端部に面取り部１５を有するとともに面取り部１５が設けられた側（Ｚ１方向側）の表面を覆う金属層１４を有する複数の半導体素子１０（図９参照）が形成される。
　導電部材２０に第１金属ペースト層１６ａを形成する工程では、図１０に示すように、導電部材２０のＺ２側の表面に半導体素子１０の平面積よりも小さくなるように、第１金属ペースト層１６ａが塗布される。また、第１金属ペースト層１６ａは、サブミクロンサイズのＡｇ粒子を主成分とする金属粒子が有機溶媒に分散した状態のペースト状の材料により形成される。
　半導体素子１０を配置する工程では、図１１に示すように、第１金属ペースト層１６ａを覆うようにＺ２方向側に半導体素子１０が配置される。第１接合層１６を形成する工程では、図１２に示すように、第１金属ペースト層１６ａを熱処理することにより、導電部材２０と半導体素子１０とを接合する第１接合層１６が形成される。たとえば、２００℃で１時間加熱することにより、第１金属ペースト層１６ａから有機溶媒が気化して飛ばされて、金属（Ａｇ）により構成された第１接合層１６が形成される。
　また、本実施形態では、第２金属ペースト層１７ａを形成する工程では、図１３に示すように、半導体素子１０の端部近傍に第１金属ペースト層１６ａよりも小さい平均粒径を有する金属粒子を含む第２金属ペースト層１７ａが形成される。具体的には、ディスペンスノズル（図示せず）により、半導体素子１０と導電部材２０との間にペースト状の材料が供給されて、第２金属ペースト層１７ａが形成される。また、第２金属ペースト層１７ａは、ナノサイズのＡｇ粒子を主成分とする金属粒子が有機溶媒に分散した状態のペースト状の材料により形成される。
　第２接合層１７を形成する工程では、第２金属ペースト層１７ａを熱処理することにより、図３に示すように、導電部材２０と半導体素子１０の端部近傍とを接合するとともに、第１接合層１６よりも小さい空隙率を有する第２接合層１７が形成される。たとえば、２００℃で１時間加熱することにより、第２金属ペースト層１７ａから有機溶媒が気化して飛ばされて、金属（Ａｇ）により構成された第２接合層１７が形成される。
　本実施形態では、上記のように、平面視において（Ｚ方向から見て）、半導体素子１０の外縁よりも内側に配置された第１接合層１６と、第１接合層１６の外側に配置され、第１接合層１６よりも小さい空隙率を有する第２接合層１７とを含む接合層を設けることによって、外側は第１接合層１６よりも小さい空隙率を有する第２接合層１７により接合されるので、粒子間の結合力が強い小さい空隙率を有する第２接合層により半導体素子１０の外周部近傍の接合層のはく離やクラック（亀裂）を抑制することができる。また、半導体素子１０の内側を第２接合層１７よりも大きい空隙率を有する第１接合層１６により接合することによって、半導体素子１０と接合層との熱膨張率の差に起因して、熱応力がかかった際に、大きい空隙率を有する第１接合層１６により熱応力が緩和されるので、半導体素子１０が破壊されることを抑制することができる。これにより、半導体素子１０の外周部近傍の接合層のはく離やクラックを抑制しつつ、半導体素子１０と接合層との熱膨張率の差に起因して、熱応力がかかった際に、半導体素子１０が破壊されることを抑制することができる。
　また、本実施形態では、上記のように、第２接合層１７を、半導体素子１０の端部近傍に接続することによって、熱応力が集中する半導体素子１０の端部近傍を、第１接合層１６よりも小さい空隙率を有する第２接合層１７により接続することができるので、半導体素子１０の外周部近傍の接合層のはく離やクラック（亀裂）を効果的に抑制することができる。
　また、本実施形態では、上記のように、第１接合層１６および第２接合層１７を、互いに同じ金属を含む金属材料により形成することによって、第１接合層１６および第２接合層１７の熱膨張率の差が大きくなるのを抑制することができるので、第１接合層１６と第２接合層１７とがはく離することを抑制することができる。
　また、本実施形態では、上記のように、第２接合層１７を、半導体素子１０の面取り部１５に接続することによって、面取り部１５がない場合に比べて、第２接合層１７と半導体素子１０との接続面積を大きくすることができるので、第２接合層１７による導電部材２０と半導体素子１０との接合強度を向上させることができる。
　また、本実施形態では、上記のように、第１接合層１６を、平面視において（Ｚ方向から見て）、半導体素子１０の面取り部１５よりも内側に配置し、第２接合層１７を、面取り部１５の内側に配置された第１接合層１６と、面取り部１５との両方に接続する。これにより、小さい空隙率を有する第２接合層１７を、第１接合層１６に対して隙間なく配置することができるので、第１接合層１６のはく離やクラック（亀裂）を効果的に抑制することができる。
　また、本実施形態では、上記のように、第１接合層１６を、金属層１４を介して半導体素子１０の面取り部１５以外の導電部材２０側（Ｚ１方向側）の表面に接続するとともに、第２接合層１７を、金属層１４を介して半導体素子１０の面取り部１５に接続する。これにより、第２接合層１７を金属層１４を介して面取り部１５に接続することができるので、第２金属層１７をより確実に面取り部１５に接続することができる。
　また、本実施形態では、上記のように、第２接合層１７の最大厚みｈ２を、第１接合層１６の最大厚みｈ１よりも大きくすることによって、小さい空隙率を有する第２接合層１７の厚み方向の長さを大きくして、第２接合層１７と半導体素子１０との接続面積を大きくすることができる。これにより、第２接合層１７による導電部材２０と半導体素子１０との接合強度を向上させることができる。
　また、本実施形態では、上記のように、半導体素子１０を、平面視において（Ｚ方向から見て）、略矩形形状に形成するとともに、第２接合層１７を、略矩形形状の半導体素子１０の４隅に接続する。これにより、熱応力が最も集中する略矩形形状の半導体素子１０の４隅を、小さい空隙率を有する第２接合層１７により接続することができるので、半導体素子１０の外周部近傍の接合層のはく離やクラックを効果的に抑制することができる。
　また、本実施形態では、上記のように、略矩形形状の半導体素子１０の導電部材２０側（Ｚ１方向側）の面の４辺に沿って周状に面取り部１５を設けるとともに、第２接合層１７を、略矩形形状の半導体素子１０の４辺に沿って周状に接続する。これにより、第２接合層１７と、半導体素子１０とを略矩形形状の４辺に沿って周状に接続して、第２接合層１７による導電部材２０と半導体素子１０との接合強度を容易に向上させることができる。
　また、本実施形態では、上記のように、平面視において（Ｚ方向から見て）、第２接合層１７の平面積を、第１接合層１６の平面積よりも小さくする。これにより、比較的接合強度の大きい緻密な（空隙率が小さい）第２接合層１７と半導体素子１０との接続面積が大きくなるのを抑制することができるので、空隙率が小さい第２接合層１７と半導体素子１０との熱膨張率の差に起因して、半導体素子１０が破壊されることを容易に抑制することができる。
　また、本実施形態では、上記のように、第１接合層１６および第２接合層１７を、それぞれ、Ａｇを含む金属材料により形成することによって、接合層の耐熱性および結合力を向上させることができる。
　また、本実施形態では、上記のように、第１接合層１６の空隙率を、１０％以上３０％以下にして、第２接合層１７の空隙率を、１％以下にする。これにより、半導体素子１０と接合層との接合強度を確保しつつ、半導体素子１０と接合層との熱膨張率の差に起因して、熱応力がかかった際に、半導体素子１０が破壊されることをより確実に抑制することができる。
　また、本実施形態では、上記のように、第２接合層１７を、第１接合層１６を形成する金属材料に含まれる金属粒子の平均粒径よりも小さい平均粒径を有する金属粒子を含む金属材料により形成する。これにより、第２接合層１７の空隙率を第１接合層１６の空隙率よりも容易に小さくすることができる。
　なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
　たとえば、上記実施形態では、電力変換装置の一例として３相インバータ装置を示したが、３相インバータ装置以外の電力変換装置であってもよい。また、半導体装置の一例として、３相インバータ装置を示したが、３相インバータ装置以外の半導体装置であってもよい。
　また、上記実施形態では、第２接合層が略矩形形状の半導体装置用部品（半導体素子）の４辺に沿って周状に接続されている構成を示したが、図１４に示す第１変形例のように、第２接合層２７は略矩形形状の半導体装置用部品（半導体素子）の少なくとも４隅に接続されていればよい。この場合、半導体装置用部品の面取り部は、少なくとも４隅に設けられていればよい。
　また、上記実施形態では、半導体装置用部品および電力変換装置用部品として、半導体素子を用いる例を示したが、半導体装置用部品および電力変換装置用部品は、半導体素子以外の部品であってもよい。たとえば、図１５に示す第２変形例のように、半導体装置用部品および電力変換装置用部品は、導電部材２０上に配置した柱状電極３０のような部品であってもよい。この場合、導電部材２０と柱状電極３０とを、第１接合層３１と、第１接合層３１の外側に配置され、第１接合層３１よりも小さい空隙率を有する第２接合層３２とで接合してもよい。
　また、上記実施形態では、第１接合層および第２接合層は、Ａｇを含む金属材料により形成されている構成を示したが、第１接合層および第２接合層は、Ａｕ、Ａｇ、またはＣｕのうち少なくとも１つを含む金属材料により形成されていればよい。また、Ａｕ、Ａｇ、またはＣｕを含まないその他の金属材料または非金属材料により形成されていてもよい。
　また、上記実施形態では、半導体装置用部品（半導体素子）の面取り部は、半導体素子の下面に対して所定の角度を有する斜めの平坦面を有するように形成されている例を示したが、面取り部は、曲面を有するＲ面取りであってもよい。
　また、上記実施形態では、第１接合層の空隙率が１０％以上３０％以下であり、第２接合層の空隙率が１％以下である構成の例を示したが、第２接合層の空隙率が第１接合層の空隙率よりも小さければ、第１接合層の空隙率および第２接合層の空隙率は、その他の割合であってもよい。
　また、上記実施形態では、半導体素子を形成する工程は、電極層１３ａを形成する工程を含む構成を示したが、半導体素子を形成する工程は、電極層１３ａを形成する工程を含まなくてもよい。この場合、溝部を形成した後、溝部を含む半導体ウエハの一方表面を覆うように金属層１４ａを形成することにより、電極層１３ａを予め形成していなくても、金属層１４ａが電極層１３ａを兼ねることになる。
　１ａ、１ｂ、１ｃ、２ａ、２ｂ、２ｃ　半導体スイッチ素子（半導体装置用部品、半導体素子、電力変換装置用部品、）
　１０　半導体素子（半導体装置用部品、電力変換装置用部品）
　１４　金属層
　１５　面取り部
　１６、３１　第１接合層（接合層）
　１６ａ　第１金属ペースト層
　１７、２７、３２　第２接合層（接合層）
　１７ａ　第２金属ペースト層
　２０　導電部材
　３０　柱状電極（半導体装置用部品、電力変換装置用部品）
　１００　３相インバータ装置（半導体装置、電力変換装置）
　１００ａ、１００ｂ、１００ｃ　パワーモジュール（半導体装置、電力変換装置）

Claims (18)

  1. 　導電部材（２０）と、
    　前記導電部材上に配置される半導体装置用部品（１ａ～１ｃ、２ａ～２ｃ、１０、３０）と、
    　前記導電部材と前記半導体装置用部品との間に配置され、前記導電部材と前記半導体装置用部品とを接合する接合層とを備え、
    　前記接合層は、
    　平面視において、前記半導体装置用部品の外縁よりも内側に配置された第１接合層（１６、３１）と、
    　前記第１接合層の外側に配置され、前記第１接合層よりも小さい空隙率を有する第２接合層（１７、２７、３２）とを含む、半導体装置。　
  2. 　前記第２接合層は、前記半導体装置用部品の端部近傍に接続している、請求項１に記載の半導体装置。
  3. 　前記第１接合層および前記第２接合層は、互いに同じ金属を含む金属材料により形成されている、請求項１または２に記載の半導体装置。
  4. 　前記半導体装置用部品は、前記導電部材側の面の端部に設けられた面取り部（１５）を含み、
    　前記第２接合層は、前記半導体装置用部品の前記面取り部に接続している、請求項１～３のいずれか１項に記載の半導体装置。
  5. 　前記第１接合層は、平面視において、前記半導体装置用部品の面取り部よりも内側に配置されており、
    　前記第２接合層は、前記面取り部の内側に配置された前記第１接合層と、前記面取り部との両方に接続している、請求項４に記載の半導体装置。
  6. 　前記半導体装置用部品は、半導体素子（１ａ～１ｃ、２ａ～２ｃ、１０）を含むとともに、前記半導体素子の前記面取り部の表面および前記面取り部以外の前記導電部材側の表面に形成された金属層（１４）を含み、
    　前記第１接合層は、前記金属層を介して前記半導体素子の前記面取り部以外の前記導電部材側の表面に接続されており、
    　前記第２接合層は、前記金属層を介して前記半導体素子の前記面取り部に接続されている、請求項４または５に記載の半導体装置。
  7. 　前記第２接合層の最大厚みは、前記第１接合層の最大厚みよりも大きい、請求項４～６のいずれか１項に記載の半導体装置。
  8. 　前記半導体装置用部品は、平面視において、略矩形形状に形成されており、
    　前記第２接合層は、略矩形形状の前記半導体装置用部品の少なくとも４隅に接続されている、請求項１～７のいずれか１項に記載の半導体装置。
  9. 　前記略矩形形状の半導体装置用部品は、前記導電部材側の面の少なくとも４隅に設けられた面取り部を含む、請求項８に記載の半導体装置。
  10. 　前記第２接合層は、前記略矩形形状の半導体装置用部品の４辺に沿って周状に接続されている、請求項８または９に記載の半導体装置。
  11. 　平面視において、前記第２接合層の平面積は、前記第１接合層の平面積よりも小さい、請求項１～１０のいずれか１項に記載の半導体装置。
  12. 　前記第１接合層および前記第２接合層は、それぞれ、Ａｕ、ＡｇまたはＣｕのうち少なくとも１つを含む金属材料により形成されている、請求項１～１１のいずれか１項に記載の半導体装置。
  13. 　前記第１接合層の空隙率は、１０％以上３０％以下であり、
    　前記第２接合層の空隙率は、１％以下である、請求項１～１２のいずれか１項に記載の半導体装置。
  14. 　前記第２接合層は、前記第１接合層を形成する金属材料に含まれる金属粒子の平均粒径よりも小さい平均粒径を有する金属粒子を含む金属材料により形成されている、請求項１～１３のいずれか１項に記載の半導体装置。
  15. 　導電部材（２０）と、
    　前記導電部材上に配置される電力変換装置用部品（１ａ～１ｃ、２ａ～２ｃ、１０、３０）と、
    　前記導電部材と前記電力変換装置用部品との間に配置され、前記導電部材と前記電力変換装置用部品とを接合する接合層とを備え、
    　前記接合層は、
    　平面視において、前記電力変換装置用部品の外縁よりも内側に配置された第１接合層（１６、３１）と、
    　前記第１接合層の外側に配置され、前記第１接合層よりも小さい空隙率を有する第２接合層（１７、２７、３２）とを含む、電力変換装置。　
  16. 　導電部材（２０）に第１金属ペースト層（１６ａ）を形成する工程と、
    　前記第１金属ペースト層を覆うように半導体装置用部品（１ａ～１ｃ、２ａ～２ｃ、１０、３０）を配置する工程と、
    　前記第１金属ペースト層を熱処理することにより、前記導電部材と前記半導体装置用部品とを接合する第１接合層（１６、３１）を形成する工程と、
    　前記半導体装置用部品の端部近傍に前記第１金属ペースト層よりも小さい平均粒径を有する金属粒子を含む第２金属ペースト層（１７ａ）を形成する工程と、
    　前記第２金属ペースト層を熱処理することにより、前記導電部材と前記半導体装置用部品の端部近傍とを接合するとともに、前記第１接合層よりも小さい空隙率を有する第２接合層（１７、２７、３２）を形成する工程とを備える、半導体装置の製造方法。
  17. 　前記半導体装置用部品の前記導電部材側の面の端部に面取り部（１５）を形成する工程をさらに備え、
    　前記第２接合層を形成する工程は、前記半導体装置用部品の前記面取り部に前記第２接合層が接続するように形成する工程を含む、請求項１６に記載の半導体装置の製造方法。
  18. 　前記第２接合層を形成する工程は、略矩形形状の前記半導体装置用部品の少なくとも４隅に前記第２接合層が接続するように形成する工程を含む、請求項１６または１７に記載の半導体装置の製造方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015216160A (ja) * 2014-05-08 2015-12-03 三菱電機株式会社 電力用半導体装置および電力用半導体装置の製造方法
JP2016100424A (ja) * 2014-11-20 2016-05-30 三菱電機株式会社 パワーモジュール
JPWO2018037992A1 (ja) * 2016-08-22 2018-08-23 千住金属工業株式会社 金属焼結接合体、およびダイ接合方法
JP2019029662A (ja) * 2017-08-02 2019-02-21 ローム株式会社 半導体装置および半導体装置の製造方法
WO2020026516A1 (ja) * 2018-07-30 2020-02-06 株式会社日立製作所 半導体装置、焼結金属シートおよび焼結金属シートの製造方法
US11626352B2 (en) 2017-08-02 2023-04-11 Rohm Co., Ltd. Semiconductor device and method for manufacturing the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06177178A (ja) * 1992-12-01 1994-06-24 Nissan Motor Co Ltd 半導体チップの構造
JP2008085097A (ja) * 2006-09-28 2008-04-10 Kyocera Corp 半田ボールおよびその製造方法
JP2011165871A (ja) * 2010-02-09 2011-08-25 Denso Corp 電子装置およびその製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4758869B2 (ja) * 2006-11-08 2011-08-31 新光電気工業株式会社 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06177178A (ja) * 1992-12-01 1994-06-24 Nissan Motor Co Ltd 半導体チップの構造
JP2008085097A (ja) * 2006-09-28 2008-04-10 Kyocera Corp 半田ボールおよびその製造方法
JP2011165871A (ja) * 2010-02-09 2011-08-25 Denso Corp 電子装置およびその製造方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015216160A (ja) * 2014-05-08 2015-12-03 三菱電機株式会社 電力用半導体装置および電力用半導体装置の製造方法
JP2016100424A (ja) * 2014-11-20 2016-05-30 三菱電機株式会社 パワーモジュール
EP3489991A4 (en) * 2016-08-22 2020-10-21 Senju Metal Industry Co., Ltd METAL Sintered Bonding Body and Chip Bonding Method
JPWO2018037992A1 (ja) * 2016-08-22 2018-08-23 千住金属工業株式会社 金属焼結接合体、およびダイ接合方法
US11024598B2 (en) 2016-08-22 2021-06-01 Senju Metal Industry Co., Ltd. Metallic sintered bonding body and die bonding method
JP2019029662A (ja) * 2017-08-02 2019-02-21 ローム株式会社 半導体装置および半導体装置の製造方法
JP7149751B2 (ja) 2017-08-02 2022-10-07 ローム株式会社 半導体装置
US11626352B2 (en) 2017-08-02 2023-04-11 Rohm Co., Ltd. Semiconductor device and method for manufacturing the same
US12288739B2 (en) 2017-08-02 2025-04-29 Rohm Co., Ltd. Semiconductor device and method for manufacturing the same
JP2020021756A (ja) * 2018-07-30 2020-02-06 株式会社日立製作所 半導体装置、焼結金属シートおよび焼結金属シートの製造方法
WO2020026516A1 (ja) * 2018-07-30 2020-02-06 株式会社日立製作所 半導体装置、焼結金属シートおよび焼結金属シートの製造方法
JP7072462B2 (ja) 2018-07-30 2022-05-20 株式会社日立製作所 半導体装置、焼結金属シートおよび焼結金属シートの製造方法
US11437338B2 (en) 2018-07-30 2022-09-06 Hitachi, Ltd. Semiconductor device, sintered metal sheet, and method for manufacturing sintered metal sheet

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