WO2017159081A1 - 半導体モジュール - Google Patents

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弘貴 大森
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住友電気工業株式会社
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Abstract

一形態に係る半導体モジュールは、回路基板と、電力変換回路を構成する上及び下アーム用の第１及び第２トランジスタとを備える。回路基板は、第１及び第２絶縁部とそれらの間の導電層とを有する基板と、第１及び第２入力端子が接続される第１及び第２入力用配線パターンと、出力端子が接続される出力用配線パターンと、を備える。第１及び第２トランジスタは、第１及び第２入力用配線パターンを介して第１及び第２入力端子に電気的に接続されている。導電層は、第１入力用配線パターンと対向する第１領域と第１領域に電気的に接続される第２領域とを有する。第２領域は、第２入力用配線パターンに電気的に接続されている。導電層は、第１入力用配線パターン及び出力用配線パターンと第２絶縁部により絶縁されている。

Description

半導体モジュール
本開示は半導体モジュールに関する。　
本出願は、2016年3月15日出願の日本出願第2016-051416号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用するものである。
電力変換回路を含む半導体モジュールの電力変換回路の正側入力端子と負側入力端子の間に発生するサージ電圧を抑制するために、特許文献１では、サージ電圧吸収素子としてのスナバコンデンサを、正側入力端子と負側入力端子との間に接続している。　
特開２０１５－１３５８９５号公報
本開示の一側面に係る半導体モジュールは、電力変換回路を含む半導体モジュールであって、回路基板と、上記回路基板に搭載されており、上記電力変換回路における上アームを構成する第１トランジスタと、上記回路基板に搭載されており、上記電力変換回路における下アームを構成しており上記第１トランジスタに電気的に直列接続される第２トランジスタと、を備える。上記回路基板は、第１絶縁部、上記第１絶縁部上に設けられる第２絶縁部及び上記第１絶縁部と上記第２絶縁部との間に配置される導電層を有する基板と、上記第２絶縁部上に設けられており、上記電力変換回路に第１電力を供給する第１入力端子が電気的に接続されると共に、上記第１トランジスタが搭載される第１入力用配線パターンと、上記第２絶縁部上に設けられており、上記電力変換回路に上記第１電力より低い第２電力を供給する第２入力端子が電気的に接続される第２入力用配線パターンと、上記第２絶縁部上に設けられており、上記電力変換回路からの出力電力を取り出す出力端子が接続されると共に、上記第２トランジスタが搭載される出力用配線パターンと、を備える。上記第１トランジスタは、上記第１入力用配線パターンを介して上記第１電力が入力されるように、上記第１入力用配線パターンに電気的に接続されている。上記第２トランジスタは、上記第２入力用配線パターンを介して上記第２電力が入力されるように、上記第２入力用配線パターンに電気的に接続されている。上記導電層は、第１領域と、上記第１領域に電気的に接続される第２領域と、を有する。上記第１領域は、上記第１入力用配線パターンと対向している。上記第２領域は、上記第２入力用配線パターンに電気的に接続されている。上記導電層は、上記第１入力用配線パターン及び上記出力用配線パターンと上記第２絶縁部により絶縁されている。
図１は、一実施形態に係る半導体モジュールの概略構成を示す平面図である。 図２は、図１に示した半導体モジュールが有する回路基板の構成を説明するための模式図である。 図３は、導電層を説明するための模式図である。 図４は、図２のＩＶ―ＩＶ線に沿った断面構成の模式図である。 図５は、図２のＶ―Ｖ線に沿った断面構成の模式図である。 図６は、図２のＶＩ―ＶＩ線に沿った断面構成の模式図である。 図７は、回路基板の作製工程を説明するための図面である。 図８は、回路基板の作製工程を説明するための図面である。 図９は、図１に示した半導体モジュールの等価回路を示す図面である。 図１０は、半導体モジュールの変形例を示す模式図である。 図１１は、図１０に示した半導体モジュールが有する回路基板の模式図である。
特許文献１に記載の技術では、スナバコンデンサ（サージ電圧吸収素子）の熱による劣化を防止するために、スイッチング素子であるトランジスタなどを実装する基板上において、トランジスタを実装する部分と、スナバコンデンサを実装する部分とを別々に形成し、それらを熱的に分離している。この場合、トランジスタと、スナバコンデンサとの距離が長くなる傾向にあるため、サージ電圧を十分に抑制できない虞がある。　
そこで、サージ電圧をより確実に抑制可能な半導体モジュールを提供することを目的の１つとする。
　以下、図面を参照して本開示の技術の実施形態について説明する。図面の説明において、同一要素には同一符号を付し、重複する説明を省略する。
［実施形態の説明］　最初に、本開示の技術の実施形態の内容を列記して説明する。　
本開示の技術の一側面に係る半導体モジュールは、電力変換回路を含む半導体モジュールであって、回路基板と、上記回路基板に搭載されており、上記電力変換回路における上アームを構成する第１トランジスタと、上記回路基板に搭載されており、上記電力変換回路における下アームを構成しており上記第１トランジスタに電気的に直列接続される第２トランジスタと、を備える。上記回路基板は、第１絶縁部、上記第１絶縁部上に設けられる第２絶縁部及び上記第１絶縁部と上記第２絶縁部との間に配置される導電層を有する基板と、上記第２絶縁部上に設けられており、上記電力変換回路に第１電力を供給する第１入力端子が接続されると共に、上記第１トランジスタが搭載される第１入力用配線パターンと、上記第２絶縁部上に設けられており、上記電力変換回路に上記第１電力より低い第２電力を供給する第２入力端子が接続される第２入力用配線パターンと、上記第２絶縁部上に設けられており、上記電力変換回路からの出力電力を取り出す出力端子が接続されると共に、上記第２トランジスタが搭載される出力用配線パターンと、を備える。上記第１トランジスタは、上記第１入力用配線パターンを介して上記第１電力が入力されるように、上記第１入力用配線パターンに電気的に接続されている。上記第２トランジスタは、上記第２入力用配線パターンを介して上記第２電力が入力されるように、上記第２入力用配線パターンに電気的に接続されている。上記導電層は、第１領域と、上記第１領域に電気的に接続される第２領域と、を有する。上記第１領域は、上記第１入力用配線パターンと対向している。上記第２領域は、上記第２入力用配線パターンに電気的に接続されている。上記導電層は、上記第１入力用配線パターン及び上記出力用配線パターンと上記第２絶縁部により絶縁されている。　
上記構成では、第１入力端子と第２入力端子が電気的に接続される第１入力用配線パターン及び第２入力用配線パターンの間に、第１トランジスタと第２トランジスタとが電気的に直列接続されることで、電力変換回路が構成されている。よって、第１入力端子と第２入力端子の間に入力される電力を上記電力変換回路で変換して、出力用配線パターン及び出力端子を介して取り出すことができる。　
回路基板が備える基板は、第１絶縁部と第２絶縁部の間に配置される導電層を有する。導電層の第２領域は、第２入力端子が電気的に接続される第２入力用配線パターンと電気的に接続されている一方、第１入力用配線パターン及び出力用配線パターンと第２絶縁部により絶縁されている。よって、導電層の電位は、第２入力用配線パターンの電位と同様である。第１領域は、第１入力端子が電気的に接続される第１入力用配線パターンと対向配置されていることから、導電層の第１領域と第１入力用配線パターンと第２絶縁部とによりコンデンサが構成されている。このコンデンサは、第１入力用配線パターン及び第２入力用配線パターンの間に直列接続された第１トランジスタと第２トランジスタに対して並列接続されており、サージ電圧吸収用コンデンサとして機能する。第１入力用配線パターンには、第１トランジスタが搭載されることから、上記サージ電圧吸収用のコンデンサは第１トランジスタの近傍に配置されている。よって、サージ電圧を確実に抑制できる。　
上記出力用配線パターンの一部は、上記第１入力用配線パターンと上記第２入力用配線パターンの間に配置されていてもよい。　
上記基板の厚さ方向からみて、上記導電層は、上記出力用配線パターンと重なっていなくてもよい。出力用配線パターンの電位は、出力電力に応じたものであるため、時々刻々と変化する。そのため、仮に、上記基板の厚さ方向からみて、出力用配線パターンと、導電層との間に重複領域が存在すると、出力用配線パターンと導電層間に寄生容量が形成される。そのため、形成された寄生容量に応じた変位電流が出力用配線パターンから導電層を介して第２入力用配線パターンに流れ、第２入力用配線パターンに電位分布が生じる。上記のように、上記基板の厚さ方向からみて、上記導電層は、上記出力用配線パターンと重なっていない形態では、上記電位分布を抑制できる。その結果、第２入力用配線パターンを介して第２トランジスタに入力される第２電力を安定化できる。　
上記回路基板は、上記第２絶縁部上において、上記第１入力用配線パターンに隣接して設けられる補助配線パターンを有してもよい。上記導電層は、上記補助配線パターンと電気的に接続されていてもよい。上記補助配線パターンと上記第１入力用配線パターンは、サージ電圧吸収素子により接続されていてもよい。　
上記補助配線パターンは、導電層と電気的に接続されていることから、第２入力用配線パターンと同じ電位を有する。したがって、上記構成では、第１入力端子が電気的に接続される第１入力用配線パターンと、第２入力端子が電気的に接続される第２入力用配線パターンとが、サージ電圧吸収素子により接続されている。このサージ電圧吸収素子でもサージ電圧を吸収できるので、サージ電圧をより一層抑制できる。　
一実施形態において、前記半導体モジュールは、上記第１トランジスタを複数有してもよい。複数の上記第１トランジスタは、上記第１入力用配線パターンに搭載されると共に、電気的に並列接続されていてもよい。また、前記半導体モジュールは、上記第２トランジスタを複数有してもよい。複数の上記第２トランジスタは、上記出力用配線パターンに搭載されると共に、電気的に並列接続されていてもよい。この場合、半導体モジュールにより大きな電流を流し得る。　
［実施形態の詳細］　本開示の技術実施形態の具体例を、以下に図面を参照しつつ説明する。本開示の技術はこれらの例示に限定されるものではなく、請求の範囲によって示され、請求の範囲内と均等の範囲内とでのすべての変更が含まれることが意図される。図面の説明においては同一要素には同一符号を付し、重複する説明を省略する。　
図１に模試的に示した半導体モジュール１は、インバータ装置といった電力変換装置として機能する。半導体モジュール１は、複数のトランジスタＴｒと、回路基板１０と、を備える。半導体モジュール１は、複数のダイオードＤｉを備えてもよく、トランジスタＴｒが搭載された回路基板１０を収容するケース２を備えてもよい。図１では、ケース２を破線で模式的に示している。ケース２は、例えば樹脂から構成される。ケース２内において、トランジスタＴｒは、例えばシリコーンゲルで埋設されている。　
以下では、断らない限り、半導体モジュール１が、ダイオードＤｉ及びケース２を備えた形態について説明する。説明において、回路基板１０の厚さ方向に直交する２つの方向を、図１に示したように、Ｘ方向及びＹ方向と称する場合もある。Ｘ方向及びＹ方向は直交している。　
複数のトランジスタＴｒは、回路基板１０に搭載されている。トランジスタＴｒは、縦型トランジスタであり、第１上部電極ＳＰと、第２上部電極ＧＰと、下部電極ＤＰ（図５及び図６参照）とを有する。第１上部電極ＳＰ及び下部電極ＤＰのそれぞれは、トランジスタＴｒに電力（例えば電圧）を供給するための第１主電極及び第２主電極である。第２上部電極ＧＰは、トランジスタＴｒに制御信号（或いは制御電圧）を供給するための制御電極である。トランジスタＴｒは、第２上部電極ＧＰに印加される制御信号に応じて第１上部電極ＳＰ及び下部電極ＤＰ間の導通状態が制御される。これにより、トランジスタＴｒは、スイッチング素子として機能する。トランジスタＴｒは横型トランジスタでもよい。　
トランジスタＴｒの材料の例としては、ＳｉＣ、ＧａＮ等のワイドバンドギャップ半導体及びＳｉが挙げられる。トランジスタＴｒは、例えば、ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ－Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）でもよいし、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）でもよい。　
トランジスタＴｒがＭＯＳＦＥＴである場合、第１上部電極ＳＰ、第２上部電極ＧＰ及び下部電極ＤＰは、それぞれソース電極、ゲート電極及びドレイン電極に対応する。トランジスタＴｒがＩＧＢＴである場合、第１上部電極ＳＰ、第２上部電極ＧＰ及び下部電極ＤＰはそれぞれ、エミッタ電極、ゲート電極及びコレクタ電極に対応する。以下、断らない限り、トランジスタＴｒは、ＭＯＳＦＥＴである。　
複数のトランジスタＴｒは、電力変換回路３を構成するように、電気的に接続されている。本実施形態において、電力変換回路３は、単相インバータ回路である。この場合、半導体モジュール１は、例えば２ｉｎ１タイプの半導体モジュールである。複数のトランジスタＴｒのうち、電力変換回路３における上アームを構成するトランジスタＴｒを第１トランジスタＴｒ１と称し、下アームを構成するトランジスタＴｒを第２トランジスタＴｒ２と称す。図１では、半導体モジュール１が２個の第１トランジスタＴｒ１及び２個の第２トランジスタＴｒ２を有する形態について例示しているが、第１トランジスタＴｒ１及び第２トランジスタＴｒ２のそれぞれの個数は２個に限定されない。　
複数のダイオードＤｉは、回路基板１０に搭載され、電力変換回路３において還流ダイオードとして機能する。複数のダイオードＤｉは、第１トランジスタＴｒ１に対応した第１ダイオードＤｉ１と、第２トランジスタＴｒ２に対応した第２ダイオードＤｉ２とを含む。第１ダイオードＤｉ１の個数は、例えば第１トランジスタＴｒ１の数と同数であってもよいし、異なってもよい。同様に、第２ダイオードＤｉ２の個数は、第２トランジスタＴｒ２の数と同数であってもよいし、異なってもよい。　
次に、回路基板１０について説明する。　
図２に模式的に示したように、回路基板１０は、基板１１と、Ｐパッド（第１入力用配線パターン）１２と、Ｎパッド（第２入力用配線パターン）１３と、Ｏパッド（出力用配線パターン）１４とを有する。図２は、回路基板１０の構成を説明するための模式図であり、見やすさの観点から導線Ｗ１～Ｗ８を省略している。回路基板１０は、第１制御用パッド１５及び第２制御用パッド１６を有してもよく、第１補助パッド１７及び第２補助パッド１８を有してもよい。以下では、回路基板１０が、第１制御用パッド１５、第２制御用パッド１６、第１補助パッド１７及び第２補助パッド１８を有する形態について説明する。　
基板１１は、図２～図６に示したように、絶縁性の本体部１１１と、その内部に設けられた導電層１１２を有する。基板１１の裏面には、放熱層ＲＬが形成されてもよい。放熱層ＲＬの材料は、例えば、Ｐパッド１２、Ｎパッド１３などのパッド材料と同じであってもよい。断らない限り、本実施形態では基板１１の裏面には放熱層ＲＬが形成されている。　
本体部１１１は板状を呈する。本体部１１１の材料は、例えば、ＡｌＮ、ＳｉＮ、Ａｌ２Ｏ３などのセラミックスである。導電層１１２は、本体部１１１の厚さ方向において、表面と裏面との間にそれらに平行に配置されている。説明の便宜上、本体部１１１のうち、導電層１１２より裏面側の部分を第１絶縁層（第１絶縁部）１１１ａと称し、導電層１１２より表面側の部分を第２絶縁層（第２絶縁部）１１１ｂと称する場合もある。この場合、基板１１は、第１絶縁層１１１ａ上に、導電層１１２及び第２絶縁層１１１ｂが順に設けられた積層体である。図３は、導電層１１２を説明するために、基板１１から第２絶縁層１１１ｂを取り除いた状態に対応する図面である。図４～図６では、第１絶縁層１１１ａと第２絶縁層１１１ｂとを示すために、第１絶縁層１１１ａと第２絶縁層１１１ｂとの境界を便宜的に二点鎖線で
示している。　
図２に示したように、Ｐパッド１２は、基板１１の表面１１ａ上（換言すれば、第２絶縁層１１１ｂ上）に設けられており、電力変換回路３に、正電圧といった正電力（第１電力）を供給するための電極パターン（又は配線パターン）である。Ｐパッド１２の材料は、例えば銅である。Ｐパッド１２は、第１領域１２１と第２領域１２２とを有する。図２では、第１領域１２１と第２領域１２２との境界を便宜的に二点鎖線で示している。これは、他の図（例えば図１）でも同様である。　
第１領域１２１は、複数の第１トランジスタＴｒ１が搭載されるトランジスタ搭載領域である。第１領域１２１には、各第１トランジスタＴｒ１に対応する第１ダイオードＤｉ１も搭載される。第１領域１２１は、複数の第１トランジスタＴｒ１及び複数の第１ダイオードＤｉ１を搭載可能な面積を有すればよい。第１領域１２１の形状は限定されないが、例えば矩形又は正方形といった四角形である。　
各第１トランジスタＴｒ１は、下部電極ＤＰが第１領域１２１に対向し、それらが電気的に接続されるように、第１領域１２１に搭載される。第１ダイオードＤｉ１は、カソードＣＰ（図６参照）が第１領域１２１に対向し、それらが電気的に接続されるように、第１領域１２１に搭載される。下部電極ＤＰ及びカソードＣＰは、例えば半田又は焼結材により第１領域１２１に固定され得る。　
第１領域１２１における複数の第１トランジスタＴｒ１及び複数の第１ダイオードＤｉ１の配置は限定されない。例えば複数の第１トランジスタＴｒ１は、図２に示したようにＸ方向に沿って配置され、複数の第１ダイオードＤｉ１は、対応する第１トランジスタＴｒ１に対して第２領域１２２寄りに隣接して配置され得る。　
第２領域１２２は、半導体モジュール１に正電力を供給するためのＰ端子（第１入力用端子）２１が接続される領域である。Ｐ端子２１の一端は、例えば半田又は焼結材により第２領域１２２に固定され得る。Ｐ端子２１の他端は、ケース２（図１参照）の外側に位置し、外部機器（又は外部回路）が接続される。よって、第２領域１２２は、Ｐ端子２１を介して外部機器（又は外部回路）に接続されるので、外部接続領域として機能する。　
第２領域１２２は、Ｐ端子２１が接続され得る面積を有すればよい。第２領域１２２は、第１領域１２１に連続的に繋がっている。第２領域１２２は、基板１１の縁部近傍に形成され得る。図２は、第２領域１２２が、基板１１の縁部１１ｂ近傍に形成された例を示している。　
Ｎパッド１３は、基板１１の表面１１ａ上（換言すれば、第２絶縁層１１１ｂ上）に設けられている。Ｎパッド１３には、電力変換回路３に負電圧といった負電力（第２電力）を供給するためのＮ端子（第２入力用端子）２２が接続される。よって、Ｎパッド１３は、電力変換回路３に負電力を供給するための電極パターン（又は配線パターン）である。Ｎパッド１３の材料は、例えば銅である。Ｎ端子２２の一端は、例えば半田又は焼結材によりＮパッド１３に固定され得る。Ｎ端子２２の他端は、ケース２の外側に位置し、外部機器（又は外部回路）が接続される。よって、Ｎパッド１３は、Ｎ端子２２を介して外部機器（又は外部回路）に接続される。Ｎパッド１３は、Ｎ端子２２が接続可能であるとともに、後述する配線（ワイヤリング）が可能である面積を有すればよい。Ｎパッド１３は、例えば回路基板１０の縁部近傍に配置される。図２は、Ｎパッド１３が、基板１１の縁部１１ｂ近傍に配置されている例を示している。　
Ｏパッド１４は、基板１１の表面１１ａ上（換言すれば、第２絶縁層１１１ｂ上）に設けられている。Ｏパッド１４の少なくとも一部は、Ｐパッド１２とＮパッド１３の間に配置されている。Ｏパッド１４は、電力変換回路３からの出力電力（例えば、交流電圧）を取り出すための電極パターン（又は配線パターン）である。Ｏパッド１４の材料は、例えば銅である。Ｏパッド１４は、第１領域１４１と、第２領域１４２とを有する。図２では、第１領域１４１と第２領域１４２との境界を便宜的に二点鎖線で示している。これは、他の図（例えば図１）でも同様である。　
第１領域１４１は、複数の第２トランジスタＴｒ２が搭載されるトランジスタ搭載領域である。第１領域１４１には、各第２トランジスタＴｒ２に対応する第２ダイオードＤｉ２も搭載される。第１領域１４１は、複数の第２トランジスタＴｒ２及び複数の第２ダイオードＤｉ２が搭載可能な面積を有していればよい。第１領域１４１の形状は限定されないが、例えば矩形又は正方形といった四角形である。　
各第２トランジスタＴｒ２は、下部電極ＤＰが第１領域１４１に対向し、それらが電気的に接続されるように、第１領域１４１に搭載される。各第２ダイオードＤｉ２は、カソードＣＰ（図５参照）が第１領域１４１に対向し、それらが電気的に接続されるように、第１領域１４１に搭載される。下部電極ＤＰ及びカソードＣＰは、例えば半田又は焼結材により第１領域１４１に固定され得る。　
第１領域１４１における複数の第２トランジスタＴｒ２及び複数の第２ダイオードＤｉ２の配置状態は限定されない。例えば複数の第２トランジスタＴｒ２は、図２に示したようにＸ方向に沿って配置され、複数の第２ダイオードＤｉ２は、対応する第２トランジスタＴｒ２に対し第２領域１４２寄りに隣接して配置され得る。　
第２領域１４２は、電力変換回路３からの出力電力を取り出すためのＯ端子（出力用端子）２３が接続される領域である。Ｏ端子２３の一端は、例えば半田又は焼結材により第２領域１４２に固定され得る。Ｏ端子２３の他端は、ケース２の外側に位置し、外部機器（又は外部回路）が接続される。よって、第２領域１４２は、Ｏ端子２３を介して外部機器（又は外部回路）に接続されるので、外部接続領域として機能する。第２領域１４２は、Ｏ端子２３が接続され得るとともに、後述する配線（ワイヤリング）が可能である面積を有すればよい。第２領域１４２は、通常、回路基板１０の縁部近傍に形成され得る。図２は、第２領域１４２が、基板１１の縁部１１ｂ近傍に形成された例を示している。図２に示した形態では、第２領域１４２は、Ｐパッド１２の第２領域１２２とＮパッド１３の間に位置しており、第２領域１２２、第２領域１４２及びＮパッド１３は、Ｘ方向に沿って配置されている。　
第１制御用パッド１５は、第１トランジスタＴｒ１の第２上部電極ＧＰに制御信号（ゲート信号又はゲート電圧）を供給するための第１制御端子２４が接続される電極パターン（又は配線パターン）であり、ゲートパッドとして機能する。第１制御用パッド１５の材料は、例えば銅である。第１制御端子２４の一端は、例えば半田又は焼結材により第１制御用パッド１５に固定され得る。第１制御端子２４の他端は、ケース２の外側に位置し、外部機器（又は外部回路）が接続される。よって、第１制御用パッド１５は、第１制御端子２４を介して外部機器（又は外部回路）に電気的に接続される。第１制御用パッド１５は、第１制御端子２４が接続可能であるとともに、後述する配線（ワイヤリング）が可能である面積を有していればよい。第１制御用パッド１５は、第１トランジスタＴｒ１の第２上部電極ＧＰへの配線が容易なように、基板１１上に配置されていればよい。図２は、第１制御用パッド１５が、基板１１の縁部１１ｂと反対側の縁部１１ｃ近傍に配置されている例を示している。　
第２制御用パッド１６は、第２トランジスタＴｒ２の第２上部電極ＧＰに制御信号（ゲート信号又はゲート電圧）を供給するための第２制御端子２５が接続される電極パターン（又は配線パターン）であり、ゲートパッドとして機能する。第２制御用パッド１６の材料は、例えば銅である。第２制御端子２５の一端は、例えば半田又は焼結材により第２制御用パッド１６に固定され得る。第２制御端子２５の他端は、ケース２の外側に位置し、外部機器（又は外部回路）が接続される。よって、第２制御用パッド１６は、第２制御端子２５を介して外部機器（又は外部回路）に電気的に接続される。第２制御用パッド１６は、第２制御端子２５が接続可能であるとともに、後述する配線（ワイヤリング）が可能である面積を有していればよい。第２制御用パッド１６は、第２トランジスタＴｒ２の第２上部電極ＧＰへの配線が容易なように、基板１１上に配置されていればよい。図２は、第２制御用パッド１６が、基板１１の縁部１１ｃ近傍に配置されている例を示している。　
第１補助パッド１７は、第１トランジスタＴｒ１の第１上部電極ＳＰの電位を取り出すための第１補助端子２６が接続される電極パターン（又は配線パターン）である。第１補助パッド１７の材料は、例えば銅である。第１補助端子２６の一端は、例えば半田又は焼結材により第１補助パッド１７に固定され得る。第１補助端子２６の他端は、ケース２の外側に位置し、外部機器（又は外部回路）が接続される。よって、第１補助パッド１７は、第１補助端子２６を介して外部機器（又は外部回路）に電気的に接続される。第１上部電極ＳＰがソース電極である場合、第１補助パッド１７は、半導体モジュール１における上アーム側ソースパッドとして機能する。第１補助端子２６から取り出された第１上部電極ＳＰの電位は、例えば、第１トランジスタＴｒ１の第２上部電極ＧＰに供給する制御信号の生成に利用され得る。第１補助パッド１７は、第１トランジスタＴｒ１の第１上部電極ＳＰへの配線が容易なように、基板１１上に配置されていればよい。図２は、第１補助パッド１７が、基板１１の縁部１１ｃ近傍に配置されている例を示している。第１補助パッド１７は、第１補助端子２６が接続可能であるとともに、後述する配線（ワイヤリング）が可能である面積を有していればよい。　
第２補助パッド１８は、第２トランジスタＴｒ２の第１上部電極ＳＰの電位を取り出すための第２補助端子２７が接続される電極パターン（又は配線パターン）である。第２補助パッド１８の材料は、例えば銅である。第２補助端子２７の一端は、例えば半田又は焼結材により第２補助パッド１８に固定され得る。第２補助端子２７の他端は、ケース２の外側に位置し、外部機器（又は外部回路）が接続される。よって、第２補助パッド１８は、第２補助端子２７を介して外部機器（又は外部回路）に電気的に接続される。第１上部電極ＳＰがソース電極である場合、第２補助パッド１８は、半導体モジュール１において下アーム側ソースパッドとして機能する。第２補助端子２７から取り出された第１上部電極ＳＰの電位は、例えば第２トランジスタＴｒ２の第２上部電極ＧＰに供給する制御信号の生成に利用され得る。第２補助パッド１８は、第２トランジスタＴｒ２の第１上部電極ＳＰ（ソース電極）への配線が容易なように、回路基板１０上に配置されていればよい。図２は、第２補助パッド１８が、基板１１の縁部１１ｃ近傍に配置されている例を示している。第２補助パッド１８は、第２補助端子２７が接続可能であるとともに、後述する配線（ワイヤリング）が可能である面積を有していればよい。　
Ｐ端子２１、Ｎ端子２２、Ｏ端子２３、第１制御端子２４、第２制御端子２５、第１補助端子２６及び第２補助端子２７は、半導体モジュール１が、図１に示したように、ケース２を有する形態では、半導体モジュール１の構成要素であり得る。　
導電層１１２は、図２及び図３に示したように、第１領域１１２ａと、第２領域１１２ｂと、中間領域１１２ｃとを有する。導電層１１２の材料は、例えば銅である。　
第１領域１１２ａは、図２及図４に示したように、導電層１１２においてＰパッド１２と対向する領域である。図２及び図３に示したように、基板１１の厚さ方向からみた第１領域１１２ａの形状は、Ｐパッド１２と実質的に同じであり得る。　
第２領域１１２ｂは、図２及び図５に示したように、導電層１１２においてＮパッド１３と対向する領域である。図
２及び図３に示したように、基板１１の厚さ方向からみた第２領域１１２ｂの形状は、Ｎパッド１３と実質的に同じであり得る。　
中間領域１１２ｃは、図２及び図３に示したように、第１領域１１２ａと第２領域１１２ｂとを繋ぐ領域であり、第１領域１１２ａと第２領域１１２ｂに一体的に接続されている。これにより、第１領域１１２ａと第２領域１１２ｂとは電気的に接続されている。図３では、第１領域１１２ａと中間領域１１２ｃとの境界及び第２領域１１２ｂと中間領域１１２ｃとの境界を便宜的に二点鎖線で示している。一実施形態において、基板１１の厚さ方向からみて、中間領域１１２ｃは、図２及び図６に示したように、Ｏパッド１４と重ならないように配置され得る。　
導電層１１２のうち第２領域１１２ｂは、図５に示したように、Ｎパッド１３と電気的に接続されている。具体的には、第２絶縁層１１１ｂに第２絶縁層１１１ｂを貫通するように形成された少なくとも一つのビア（導電部）Ｂにより、第２領域１１２ｂとＮパッド１３とが電気的に接続されている。導電層１１２は、第２絶縁層１１１ｂ上に設けられた種々のパッドのうちＮパッド１３以外のパッドに対して第２絶縁層１１１ｂによって電気的に絶縁されている。したがって、第１領域１１２ａは、Ｐパッド１２及びＯパッド１４の何れとも第２絶縁層１１１ｂによって絶縁されており、中間領域１１２ｃも、Ｐパッド１２及びＯパッド１４の何れとも第２絶縁層１１１ｂによって絶縁されている。よって、導電層１１２の電位は、Ｎパッド１３の電位と同じである。　
回路基板１０の作製方法の例を図７及び図８を利用して説明する。図７及び図８は、図２のＶ－Ｖ線に沿った位置での断面に対応する。　
図７に示したように、導電膜付き絶縁性生シート３０を作製する。導電膜付き絶縁性生シート３０は、第１絶縁層１１１ａとなる絶縁材料（例えばセラミックス）を用いて絶縁性生シート（セラミックス生シート）３１を作製した後、絶縁性生シート３１の表面に導電層１１２となる導電膜３２を形成すると共に、裏面に放熱層ＲＬとなる導電膜３３を形成することで作製され得る。導電膜３２及び導電膜３３は、例えば導電層１１２及び放熱層ＲＬとなる材料を含む導電性ペーストを導電層１１２及び放熱層ＲＬに応じたパターンでそれぞれ表面及び裏面に印刷することで得られる。　
導電膜付き絶縁性生シート３０の作製と並行して、図８に示したように、導電膜付き絶縁性生シート４０を作製する。具体的には、第２絶縁層１１１ｂとなる絶縁材料（例えばセラミックス）を用いて絶縁性生シート４１を作製する。その絶縁性生シート４１にビアＢのための貫通孔４１ａを形成する。その後、絶縁性生シート４１の表面上に、Ｐパッド１２、Ｎパッド１３、Ｏパッド１４、第１制御用パッド１５、第２制御用パッド１６、第１補助パッド１７及び第２補助パッド１８となる導電膜４２を形成する。図８は、図２のＶ－Ｖ線に沿った位置での断面に対応するため、図８では、Ｏパッド１４となるパッド用膜部４２ａと、Ｎパッド１３となるパッド用膜部４２ｂと、第２制御用パッド１６となるパッド用膜部４２ｃを示している。導電膜４２は、導電層１１２の場合と同様に、それらのパッドとなる材料を含む導電性ペーストを絶縁性生シート４１上に、各パッドのパターンで印刷することで形成され得る。この際、貫通孔４１ａにも導電性ペーストを充填しておく。これにより、導電膜付き絶縁性生シート４０が作製される。　
その後、導電膜付き絶縁性生シート３０の表面（導電膜３２側の面）と、導電膜付き絶縁性生シート４０の裏面とが対向するように、導電膜付き絶縁性生シート４０を、導電膜付き絶縁性生シート３０上に積層する。導電膜付き絶縁性生シート３０と導電膜付き絶縁性生シート４０の積層体を、一括焼成することによって、回路基板１０が得られる。　
次に、図１及び図９を参照して、半導体モジュール１における配線構造を含む電気的接続関係について説明する。図９は、半導体モジュール１の等価回路を示す図面である。図９では、半導体モジュール１の構成要素と対応する要素には、同様の符号を付している。半導体モジュール１では、図９に示した等価回路を実現するように、配線が施されている。　
複数の第１トランジスタＴｒ１の下部電極ＤＰ及び第１ダイオードＤｉ１のカソードＣＰは、Ｐパッド１２を介して電気的に接続されており、Ｐパッド１２には、Ｐ端子２１が接続されている。よって、複数の第１トランジスタＴｒ１の下部電極ＤＰ及び第１ダイオードＤｉ１のカソードＣＰは、Ｐ端子２１に電気的に接続されている。更に、複数の第１トランジスタＴｒ１の第１上部電極ＳＰのそれぞれは、導線Ｗ１により対応する第１ダイオードＤｉ１のアノードＡＰと接続されている。よって、第１トランジスタＴｒ１と第１ダイオードＤｉ１は逆並列接続されており、第１ダイオードＤｉ１が還流ダイオードとして機能する。導線Ｗ１としては、例えばワイヤ、リボンなどが用いられ、導線Ｗ１の材料としては、例えば銅、アルミニウムなどが用いられる。導線Ｗ１の数は、１本でもよいし又は複数本でもよい。　
第１トランジスタＴｒ１の第２上部電極ＧＰは、導線Ｗ２により第１制御用パッド１５に接続されている。導線Ｗ２としては、例えばワイヤ、リボンなどが用いられ、導線Ｗ２の材料としては、例えば銅、アルミニウムなどが用いられる。第１制御用パッド１５には、第１制御端子２４が接続されているので、第１トランジスタＴｒ１の第２上部電極ＧＰは、第１制御端子２４に電気的に接続されている。よって、第１制御端子２４を介して、第１トランジスタＴｒ１の第２上部電極ＧＰに制御信号が入力され得る。　
第１トランジスタＴｒ１の第１上部電極ＳＰは、導線Ｗ３により第１補助パッド１７に接続されている。導線Ｗ３としては、例えばワイヤ、リボンなどが用いられ、導線Ｗ３の材料としては、例えば銅、アルミニウムなどが用いられる。第１補助パッド１７には、第１補助端子２６が接続されているので、第１トランジスタＴｒ１の第１上部電極ＳＰは、第１補助端子２６に電気的に接続されている。よって、第１補助端子２６を介して、第１トランジスタＴｒ１の第１上部電極ＳＰの電位を取り出すことができ、取り出された電位は、第１トランジスタＴｒ１を制御するための制御信号の生成に利用され得る。　
第１ダイオードＤｉ１のアノードＡＰは、導線Ｗ４によりＯパッド１４に接続されている。よって、第１ダイオードＤｉ１のアノードＡＰ及び導線Ｗ４を介して、複数の第１トランジスタＴｒ１の第１上部電極ＳＰは、Ｏパッド１４に電気的に接続されている。したがって、複数の第１トランジスタＴｒ１は、電気的に並列接続されている。図１に示した形態では、導線Ｗ４は、例えばＯパッド１４の第２領域１４２に一端が接続されている。導線Ｗ４としては、例えばワイヤ、リボンなどが用いられ、導線Ｗ４の材料としては、例えば銅、アルミニウムなどが用いられる。導線Ｗ４の数は、１本でもよいし又は複数本でもよい。　
複数の第２トランジスタＴｒ２の下部電極ＤＰ及び第２ダイオードＤｉ２のカソードＣＰは、Ｏパッド１４を介して電気的に接続されており、Ｏパッド１４には、Ｏ端子２３が接続されている。よって、複数の第２トランジスタＴｒ２の下部電極ＤＰ及び第２ダイオードＤｉ２のカソードＣＰは、Ｏ端子２３に電気的に接続されている。更に、複数の第２トランジスタＴｒ２の第１上部電極ＳＰのそれぞれは、導線Ｗ５により対応する第２ダイオードＤｉ２のアノードＡＰと接続されている。よって、第２トランジスタＴｒ２と第２ダイオードＤｉ２は逆並列接続されており、第２ダイオードＤｉ２が還流ダイオードとして機能する。導線Ｗ５としては、例えばワイヤ、リボンなどが用いられ、導線Ｗ５の材料としては、例えば銅、アルミニウムなどが用いられる。導線Ｗ５の数は、１本でもよいし又は複数本でもよい。　
第２トランジスタＴｒ２の第２上部電極ＧＰは、導線Ｗ６により第２制御用パッド１６に接続されている。導線Ｗ６としては、例えばワイヤ、リボンなどが用いられ、導線Ｗ６の材料としては、例えば銅、アルミニウムなどが用いられる。第２制御用パッド１６には、第２制御端子２５が接続されているので、第２トランジスタＴｒ２の第２上部電極ＧＰは、第２制御端子２５に電気的に接続されている。よって、第２制御端子２５を介して、第２トランジスタＴｒ２の第２上部電極ＧＰに制御信号が入力され得る。　
第２トランジスタＴｒ２の第１上部電極ＳＰは、導線Ｗ７により第２補助パッド１８に接続されている。導線Ｗ７としては、例えばワイヤ、リボンなどが用いられ、導線Ｗ７の材料としては、例えば銅、アルミニウムなどが用いられる。第２補助パッド１８には、第２補助端子２７が接続されているので、第２トランジスタＴｒ２の第１上部電極ＳＰは、第２補助端子２７に電気的に接続されている。よって、第２補助端子２７を介して、第２トランジスタＴｒ２の第１上部電極ＳＰの電位を取り出すことができ、取り出された電位は、第２トランジスタＴｒ２を制御するための制御信号の生成に利用され得る。　
第２ダイオードＤｉ２のアノードＡＰは、導線Ｗ８によりＮパッド１３に接続されている。導線Ｗ８としては、例えばワイヤ、リボンなどが用いられ、導線Ｗ８の材料としては、例えば銅、アルミニウムなどが用いられる。導線Ｗ８の数は、１本でもよいし又は複数本でもよい。よって、第２ダイオードＤｉ２のアノードＡＰ及び導線Ｗ８を介して、複数の第２トランジスタＴｒ２の第１上部電極ＳＰは、Ｎパッド１３に接続されている。したがって、複数の第２トランジスタＴｒ２は、電気的に並列接続されている。　
上記配線構造では、並列接続された複数の第１トランジスタＴｒ１の第１上部電極ＳＰは、Ｏパッド１４に電気的に接続されており、並列接続された複数の第２トランジスタＴｒ２の下部電極ＤＰは、Ｏパッド１４に電気的に接続されている。よって、並列接続された複数の第１トランジスタＴｒ１の第１上部電極ＳＰと、並列接続された複数の第２トランジスタＴｒ２の下部電極ＤＰとが電気的に接続されている。更に、並列接続された複数の第１トランジスタＴｒ１の下部電極ＤＰはＰ端子２１に電気的に接続されており、並列接続された複数の第２トランジスタＴｒ２の第１上部電極ＳＰはＮ端子２２に電気的に接続されている。したがって、図９に示したように、並列接続された複数の第１トランジスタＴｒ１の群と、並列接続された複数の第２トランジスタＴｒ２の群とは、Ｐ端子２１とＮ端子２２の間に直列接続されている。よって、回路基板１０上の構成が電力変換回路３を構成している。　
回路基板１０の基板１１には、導電層１１２が設けられており、導電層１１２の第２領域１１２ｂはビアＢを介してＮパッド１３と電気的に接続されている。導電層１１２の第１領域１１２ａは、中間領域１１２ｃを介して第２領域１１２ｂに繋がっているので、導電層１１２の電位は、Ｎパッド１３の電位と同じである。第１領域１１２ａは、Ｐパッド１２と対向する第１領域１１２ａとＰパッド１２は、第２絶縁層１１１ｂを介して絶縁されている。よって、Ｐパッド１２及び第１領域１１２ａとそれらの間の第２絶縁層１１１ｂによりコンデンサ５０（図９参照）が形成されている。例えば、３５ｍｍ□（１辺が３５ｍｍの正方形）のエリアで、Ｐパッド１２及び第１領域１１２ａの間の距離を０．１ｍｍの場合、約１ｎＦ程度のキャパシタンスが得られる。　
このコンデンサ５０は、図９に示したように、並列接続された第１トランジスタＴｒ１の群と並列接続された第２トランジスタＴｒ２の群とからなる直列回路に対して、Ｐ端子２１とＮ端子２２との間に、並列接続されており、サージ電圧を吸収するサージ電圧吸収用コンデンサとして機能する。したがって、半導体モジュール１の構成では、サージ電圧を抑制できる。上記コンデンサ５０の容量は、抑制すべきサージ電圧の
大きさに応じた値であればよく、Ｐパッド１２及び第１領域１１２ａの大きさ及びＰパッド１２及び第１領域１１２ａの間の距離で調整され得る。　
半導体モジュール１の構成では、第１制御端子２４及び第２制御端子２５を介して、第１トランジスタＴｒ１及び第２トランジスタＴｒ２に制御信号を供給し、第１トランジスタＴｒ１及び第２トランジスタＴｒ２を交互にオン／オフ動作させることで、Ｐ端子２１及びＮ端子２２の間に印加される直流電力（例えば、直流電圧）を、交流電力（例えば、交流電圧）に変換して、Ｏ端子２３から取り出し得る。　
Ｐ端子２１とＮ端子２２に、直列接続された第１トランジスタＴｒ１及び第２トランジスタＴｒ２を含む電力変換回路３では、第１トランジスタＴｒ１及び第２トランジスタＴｒ２のそれぞれをターンオン又はターンオフしたときに、サージ電圧が生じる。　
サージ電圧の大きさは、電流をｉとし、インダクタンスをＬとしたとき、Ｌ×ｄｉ／ｄｔで定まる。サージ電圧の大きさを規定するインダクタンスには、電流ｉが流れる経路の配線インダクタンスも含まれる。ｄｉ／ｄｔは、第１トランジスタＴｒ１及び第２トランジスタＴｒ２のスイッチング速度に依存する。スイッチング速度は高速化が図られてきているので、ｄｉ／ｄｔは大きくなる傾向にある。特に、第１トランジスタＴｒ１及び第２トランジスタＴｒ２の材料にワイドバンドギャップ半導体を使用している場合、スイッチング速度がＳｉの場合に比べて速いことから、ｄｉ／ｄｔが大きくなりやすい。よって、サージ電圧を効果的に抑制するには、インダクタンスＬに含まれる配線インダクタンスを小さくすることが重要である。　
半導体モジュール１では、Ｐパッド１２及び第１領域１１２ａと、それらの間の第２絶縁層１１１ｂと、によってサージ電圧吸収用のコンデンサ５０が形成されていることから、少なくとも第１トランジスタＴｒ１近傍にサージ電圧吸収用のコンデンサ５０が配置されている。そのため、配線インダクタンスが低減されているので、サージ電圧をより確実に抑制できる。　
Ｏパッド１４の電位は、スイッチングによって時々刻々と変動する。そのため、仮に、Ｏパッド１４の直下に、導電層１１２（例えば中間領域１１２ｃ）が存在すると、Ｏパッド１４と導電層１１２間に寄生容量が形成される。そのため、形成された寄生容量をＣとすると、Ｃ×（ｄｖ／ｄｔ）で定まる変位電流がＯパッド１４から導電層１１２を介してＮパッド１３に流れ、Ｎパッド１３に不均一な電位分布が生じる傾向にある。　
これに対して、導電層１１２（例えば中間領域１１２ｃ）が、Ｏパッド１４と重なっていない形態では、Ｎパッド１３及び導電層１１２の電位変動を防止できる。　
半導体モジュール１では、並列接続された複数の第１トランジスタＴｒ１の群及び並列接続された複数の第２トランジスタＴｒ２の群が直列接続されている。これにより、半導体モジュール１に大電流を流すことが可能である。　
半導体モジュール１が、複数の第１トランジスタＴｒ１を有することから、複数の第１トランジスタＴｒ１が搭載される第１領域１２１の面積は、例えば一つの第１トランジスタＴｒ１を搭載するために要する面積より大きい。　
半導体モジュール１では、Ｐパッド１２のうち第１トランジスタＴｒ１が搭載される第１領域１４１と、導電層１１２の第１領域１１２ａと、第２絶縁層１１１ｂとによってサージ電圧吸収用のコンデンサ５０が形成されていることから、コンデンサ５０は、複数の第１トランジスタＴｒ１の近傍に配置されている。そのため、第１領域１２１の面積が大きくても配線インダクタンスの低減が図れられており、サージ電圧を効果的に抑制できる。　
（変形例）　図１０は、半導体モジュール１の変形例である半導体モジュール１Ａの一例を示す模式図である。図１０では、ケース２の図示は省略しているが、半導体モジュール１Ａはケース２を備えてもよい。　
半導体モジュール１Ａは、回路基板１０の代わりに回路基板１０Ａを備える点で主に半導体モジュール１の構成と相違する。回路基板１０Ａ上における第１トランジスタＴｒ１、第２トランジスタＴｒ２、Ｐ端子２１、Ｎ端子２２、Ｏ端子２３、第１制御端子２４、第２制御端子２５、第１補助端子２６及び第２補助端子２７の配置状態及び配線構造は、半導体モジュール１の場合と同様とし得る。　
図１１は、回路基板１０Ａの模式図である。回路基板１０Ａは、第３補助パッド（補助配線パターン）１９を備える点及び第３補助パッド１９とＰパッド１２とがコンデンサ（サージ電圧吸収素子）５１で接続される点で、回路基板１０の構成と主に相違する。この相違点を中心にして回路基板１０Ａについて説明する。　
第３補助パッド１９は、Ｐパッド１２に隣接し、Ｐパッド１２及びＯパッド１４と絶縁された状態で基板１１上（具体的には第２絶縁層１１１ｂ上）に設けられている。第３補助パッド１９は、ビア（導電部）Ｂ１を介して導電層１１２に接続されることによって、Ｎパッド１３に電気的に接続される。よって、第３補助パッド１９の電位は、Ｎパッド１３の電位と同じである。　
一実施形態において、第３補助パッド１９は、図１１に示したように、Ｐパッド１２の縁部１２ａ以外の縁部に沿って配置されている。第３補助パッド１９の一部は、Ｐパッド１２とＯパッド１４の間に配置されると共に、基板１１の厚さ方向からみて、導電層１１２の中間領域１１２ｃと重なるように、形成されている。基板１１の厚さ方向からみて、中間領域１１２ｃと第３補助パッド１９との重複領域において中間領域１１２ｃと第３補助パッド１９とがビアＢ１により接続され、そのビアＢ１により、中間領域１１２ｃと第３補助パッド１９とが電気的に接続されている。　
第３補助パッド１９と、Ｐパッド１２とは、少なくとも一つのコンデンサ５１を介して接続されている。コンデンサ５１は、例えばセラミックコンデンサである。第３補助パッド１９の電位は、Ｎパッド１３の電位と同じであることから、上記構成は、Ｐパッド１２に接続されるＰ端子２１とＮパッド１３に接続されるＮ端子２２との間に、コンデンサ５０と並列にコンデンサ５１が接続された回路に等価である。したがって、コンデンサ５１もサージ電圧吸収素子として機能する。　
回路基板１０Ａは、回路基板１０の場合と同様に、Ｐパッド１２において第１トランジスタＴｒ１が搭載される第１領域１４１と、導電層１１２の第１領域１１２ａと、それらの間の第２絶縁層１１１ｂとによってサージ電圧吸収用のコンデンサ５０が形成されている。よって、半導体モジュール１Ａは、半導体モジュール１と少なくとも同様の作用効果を有する。　
半導体モジュール１Ａでは、回路基板１０Ａを有し、第３補助パッド１９とＰパッド１２とはコンデンサ５１を介して接続されている。このコンデンサ５１も前述したように、サージ電圧吸収素子として機能する。この場合、コンデンサ５０の容量をコンデンサ５１で補えるので、サージ電圧をより確実に吸収できる。　
変形例では、第３補助パッド１９とＰパッド１２とを接続するサージ電圧吸収素子としてコンデンサを例示した。しかしながら、上記サージ電圧吸収素子は、サージ電圧を吸収する素子であればよい。例えば、コンデンサと他の回路素子（例えば、抵抗又はバリスタ）とを組み合わせた素子であってもよい。　
以上、本開示の技術の実施形態及びその変形例について説明したが、本開示の技術は、これまで説明した種々の形態に限定されるものではなく、本開示の技術の趣旨を逸脱しない範囲で種々の変更が可能である。　
電力変換回路は、単相インバータ回路といった単相の電力変換回路に限定されず、二相又は三相の電力変換回路でもよい。トランジスタの数は、図面に示されている数に限定されない。半導体モジュールは、第１トランジスタ及び第２トランジスタをそれぞれ少なくとも一つずつ備えていればよい。　
第１トランジスタ及び第２トランジスタの配置状態、第１トランジスタ及び第２トランジスタと種々のパッド（Ｐパッド、Ｎパッド、Ｏパッドなど）との配線構造などは、例示したものに限定されないが、サージ電圧を低減する観点から配線インダクタンスを最小にするように最適化されていることが好ましい。　
第２入力用配線パターンと導電層との電気的接続方法の例として、ビアを用いた方法を説明したが、第２入力用配線パターンと導電層との電気的接続方法はビアを用いた方法に限定されない。例えば第２絶縁部の側面に導電膜(例えば金属膜)を形成し、その導電膜を介して第２入力用配線パターンと、導電層（具体的には第２領域）とが電気的に接続されていればよい。上記変形例における第３補助パッドと導電層との接続についても同様である。上記例では、第２絶縁部の側面のみに導電膜を形成したが、基板１１の側面に導電膜を形成し、その導電膜を介して第２入力用配線パターンと、導電層とを電気的に接続してもよい。なお、第２絶縁部の側面などに形成した導電膜を利用して第２入力用配線パターンと、導電層とを電気的に接続する場合、第１入力用配線パターン、出力用配線パターン、放熱層（図４に例示した放熱層ＲＬ）などは、側面に形成した導電膜と絶縁されるように形成すればよい。　
第１電力として正電力（例えば正電圧）を例示し、第２電力として負電力（例えば負電圧）を例示したが、第１電力及び第２電力は、第２電力が第１電力より低ければよい。例えば、第１電力が所定の電圧を有する場合、第２電力としては、上記所定の電圧より低い電圧であればよい。
１…半導体モジュール、３…電力変換回路、１０，１０Ａ…回路基板、１１…基板、１２…Ｐパッド（第１入力用配線パターン）、１３…Ｎパッド（第２入力用配線パターン）、１４…Ｏパッド（出力用配線パターン）、１９…第３補助パッド（補助配線パターン）、２１…Ｐ端子（第１入力用端子）、２２…Ｎ端子（第２入力用端子）、２３…Ｏ端子（出力用端子）、５０…コンデンサ（サージ電圧吸収用コンデンサ）、５１…コンデンサ、１１１ａ…第１絶縁層（第１絶縁部）、１１１ｂ…第２絶縁層（第２絶縁部）、１１２…導電層、１１２ａ…第１領域、１１２ｂ…第２領域、１１２ｃ…中間領域、Ｂ…ビア、Ｂ１…ビア、Ｔｒ…トランジスタ、Ｔｒ１…第１トランジスタ、Ｔｒ２…第２トランジスタ。

Claims (5)

  1. 電力変換回路を含む半導体モジュールであって、　回路基板と、　前記回路基板に搭載されており、前記電力変換回路における上アームを構成する第１トランジスタと、　前記回路基板に搭載されており、前記電力変換回路における下アームを構成しており前記第１トランジスタに電気的に直列接続される第２トランジスタと、を備え、　前記回路基板は、　第１絶縁部、前記第１絶縁部上に設けられる第２絶縁部及び前記第１絶縁部と前記第２絶縁部との間に配置される導電層を有する基板と、　前記第２絶縁部上に設けられており、前記電力変換回路に第１電力を供給する第１入力端子が電気的に接続されると共に、前記第１トランジスタが搭載される第１入力用配線パターンと、　前記第２絶縁部上に設けられており、前記電力変換回路に前記第１電力より低い第２電力を供給する第２入力端子が電気的に接続される第２入力用配線パターンと、　前記第２絶縁部上に設けられており、前記電力変換回路からの出力電力を取り出す出力端子が接続されると共に、前記第２トランジスタが搭載される出力用配線パターンと、を備え、　前記第１トランジスタは、前記第１入力用配線パターンを介して前記第１電力が入力されるように、前記第１入力用配線パターンに電気的に接続されており、　前記第２トランジスタは、前記第２入力用配線パターンを介して前記第２電力が入力されるように、前記第２入力用配線パターンに電気的に接続されており、　前記導電層は、　第１領域と、　前記第１領域に電気的に接続される第２領域と、を有し、　前記第１領域は、前記第１入力用配線パターンと対向しており、　前記第２領域は、前記第２入力用配線パターンに電気的に接続されており、　前記導電層は、前記第１入力用配線パターン及び前記出力用配線パターンと前記第２絶縁部により絶縁されている、半導体モジュール。
  2. 前記出力用配線パターンの一部は、前記第１入力用配線パターンと前記第２入力用配線パターンの間に配置されている、請求項１に記載の半導体モジュール。
  3. 前記基板の厚さ方向からみて、前記導電層は、前記出力用配線パターンと重なっていない、請求項１又は２に記載の半導体モジュール。
  4. 前記回路基板は、前記第２絶縁部上において、前記第１入力用配線パターンに隣接して設けられる補助配線パターンを有し、　前記導電層は、前記補助配線パターンと電気的に接続されており、　前記補助配線パターンと前記第１入力用配線パターンは、サージ電圧吸収素子により接続されている、請求項１～３の何れか一項に記載の半導体モジュール。
  5. 前記第１トランジスタを複数有し、　複数の前記第１トランジスタは、前記第１入力用配線パターンに搭載されると共に、電気的に並列接続されており、　前記第２トランジスタを複数有し、　複数の前記第２トランジスタは、前記出力用配線パターンに搭載されると共に、電気的に並列接続されている、請求項１～４の何れか一項に記載の半導体モジュール。
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