WO2014155472A1 - 半導体素子 - Google Patents

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冨田　昌明
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    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide

Definitions

  • the present invention relates to a semiconductor element, and more particularly to a technique for improving a reverse surge withstand capability of a diode.
  • a diode which is an example of a semiconductor element, for example, a Schottky barrier diode (hereinafter sometimes referred to as SBD) is a semiconductor element that uses a rectifying action of a Schottky barrier in which a semiconductor layer and a metal layer are joined by a Schottky junction. .
  • SBD Schottky barrier diode
  • the SBD can operate at a higher speed than a general pn junction diode and has a characteristic that a forward voltage drop is small.
  • the reverse voltage applied from the n-type semiconductor layer toward the metal layer increases the breakdown voltage upper limit (reverse breakdown voltage characteristic) of the SBD. It may exceed. If the reverse voltage exceeds the upper limit of the withstand voltage, there is a concern that the characteristics of the SBD deteriorate.
  • FIG. 8 is a cross-sectional view showing an example of a conventional Schottky barrier diode.
  • the Schottky barrier diode 1 shown in FIG. 8 includes, for example, a semiconductor substrate 2 that is an n-type semiconductor.
  • the semiconductor substrate 2 is made of, for example, SiC (silicon carbide).
  • a guard ring 6 made of a p-type semiconductor is formed on a part of the main surface 2a side of the semiconductor substrate 2.
  • the guard ring 6 is exposed on the one main surface 2 a side of the semiconductor substrate 2 and is formed to a predetermined depth in the thickness direction of the semiconductor substrate 2.
  • a metal layer 3 is formed on one main surface 2 a side of the semiconductor substrate 2 so as to be electrically connected to a part of the guard ring 6.
  • the metal layer 3 is Schottky-bonded to the semiconductor substrate 2 by having a part of the bottom surface 3 a in contact with the guard ring 6 and the other part in contact with the one main surface 2 a.
  • the guard ring 6 includes a p + type semiconductor portion 6a and a p ⁇ type semiconductor portion 6b having different impurity concentrations.
  • the p ⁇ type semiconductor portion 6b is formed so as to cover the side surface and the bottom surface of the p + type semiconductor portion 6a.
  • the portion of the p + -type semiconductor portion 6a exposed to the one main surface 2a side of the semiconductor substrate 2 and the portion of the p ⁇ -type semiconductor portion 6b exposed to the one main surface 2a side of the semiconductor substrate 2 Are in contact with part of the bottom surface 3 a of the metal layer 3.
  • Non-Patent Document 1 there is a Schottky barrier diode shown in Non-Patent Document 1 as a configuration different from the diode shown in FIG.
  • this non-patent document 1 there is a description regarding improvement of reverse surge resistance.
  • An object of the present invention is to improve the reverse surge resistance of a Schottky junction in a semiconductor element, for example, a Schottky barrier diode, by a configuration different from the above-described technique.
  • a semiconductor device In order to solve the above-mentioned problem, a semiconductor device according to claim 1, A first substrate that is a first conductivity type, a first portion that is formed on a part of one main surface of the semiconductor substrate and that is a second conductivity type opposite to the first conductivity type; A conductive second part formed on one main surface side of the semiconductor substrate so as to be electrically connected to a part of the one part, The second part has a configuration in which a part of the side surface and a part of the bottom surface connected to the second part are in contact with part of the first part.
  • the invention according to claim 2 is the semiconductor device according to claim 1,
  • the bottom surface of the second part is located deeper than one main surface of the semiconductor substrate along the thickness direction of the semiconductor substrate.
  • the bottom surface of the second part is in contact with one main surface of the semiconductor substrate, A part of the first part is formed further upward from one main surface of the semiconductor substrate, The side surface of the second part is in contact with the first part above one main surface of the semiconductor substrate.
  • the invention according to claim 4 is the semiconductor device according to any one of claims 1 to 3,
  • the first part consists of a first concentration part and a second concentration part having different impurity concentrations from each other, With respect to a part of the first concentration part, the second part is in contact with a part of the side surface and a part of the bottom surface connected thereto,
  • the second concentration portion is characterized in that at least a part of the side surface thereof is in contact with the side surface of the first concentration portion.
  • a part of the side surface of the second part and a part of the bottom surface connected to the second part are in contact with a part of the first part.
  • the thickness from the bottom surface of the second part to the Schottky junction surface where the semiconductor substrate is Schottky bonded is from the other main surface of the semiconductor substrate to one main surface of the semiconductor substrate on which the first part is formed. It becomes thinner than the thickness.
  • the resistance value of the semiconductor substrate at the portion where the Schottky junction is formed can be made smaller than the resistance value of the semiconductor substrate at the portion where the first portion is formed. Therefore, the surge current can be surely passed toward the Schottky junction portion having a smaller resistance value. As a result, it is possible to improve the reverse surge resistance of the semiconductor element.
  • FIG. 6 is a distribution diagram of current flow and temperature rise in a peripheral region of a substrate when a PRSM (rated surge reverse power) test is performed on a conventional JBS (junction barrier Schottky) diode.
  • PRSM rated surge reverse power
  • FIG. 7 is a distribution diagram of current flow and temperature rise in a peripheral region of a substrate when a PRSM test is performed on a conventional JBS diode.
  • FIG. 5 is a distribution diagram of current flow and temperature rise in a peripheral region of a substrate when a PRSM test is performed on a Schottky barrier diode according to the present invention.
  • FIG. 5 is a distribution diagram of current flow and temperature rise in a peripheral region of a substrate when a PRSM test is performed on a Schottky barrier diode according to the present invention. It is sectional drawing which shows an example of the conventional Schottky barrier diode. It is a principal part expanded sectional view of the peripheral area
  • the present invention is not limited to the following examples. Also, in the description using the following drawings, it should be noted that the drawings are schematic and the ratio of each dimension and the like are different from the actual ones, and are necessary for the description for easy understanding. Illustrations other than the members are omitted as appropriate.
  • the cross-sectional thickness direction of the diode is defined as the Z-axis direction
  • the plane directions orthogonal to the Z-axis direction are defined as the X-axis direction and the Y-axis direction.
  • a Schottky barrier diode which is an example of a semiconductor element described in this embodiment, will be described.
  • a metal layer (barrier metal) is formed on one main surface of a semiconductor substrate made of an n-type semiconductor. This metal layer is Schottky bonded to the semiconductor substrate.
  • a guard ring so as to surround the periphery of the metal layer in an annular shape.
  • the Schottky barrier diode described as an example of the semiconductor device of the present invention described below is one in the peripheral region of the Schottky barrier diode including the guard ring (p-type RESURF layer) in the entire configuration of the Schottky barrier diode described above.
  • a configuration example will be described. Therefore, the configuration on the center side of these peripheral regions is not particularly limited.
  • FIG. 14 is a cross-sectional view of a principal part along the Z-axis direction showing one embodiment in the peripheral region of a Schottky barrier diode which is an example of a semiconductor element according to the present invention. is there.
  • a Schottky barrier diode (semiconductor element) 10 according to the present embodiment includes an n-type (first conductivity type) semiconductor substrate 11 and an n formed on a part of the semiconductor substrate 11 on the main surface 11a side.
  • the semiconductor substrate is electrically connected to a p-type semiconductor portion (first portion) 14 which is a p-type (second conductivity type) opposite to the mold, and a part of the p-type semiconductor portion 14.
  • the metal part 13 is in contact with a part of the side surface 13S and a part of the bottom surface 13B connected to the part of the p-type semiconductor part 14.
  • the p-type semiconductor portion 14 is formed from the main surface 11a side of the semiconductor substrate 11 to a predetermined depth along the thickness direction on the one peripheral surface 11a side in the peripheral portion of the semiconductor substrate 11.
  • the metal portion 13 is formed such that the bottom surface 13B is deeper in the thickness direction (Z-axis direction) of the semiconductor substrate 11 than the one main surface 11a of the semiconductor substrate 11, and a part of the side surface 13S and a part of the bottom surface 13B. Are in contact with the p-type semiconductor region 14.
  • a recess T dug in the thickness direction from the one main surface 11a of the semiconductor substrate 11 is formed as p. What is necessary is just to form over a part of type
  • the semiconductor substrate 11 is made of, for example, SiC (silicon carbide).
  • a Schottky barrier diode configured using a SiC substrate has an extremely short reverse recovery time compared to a Schottky barrier diode configured using a Si (silicon) substrate, and can perform high-speed switching. Since the recovery time is short, switching loss can be reduced. Further, the reverse recovery time of the Schottky barrier diode configured using the Si substrate becomes longer as the temperature rises, whereas the reverse recovery time of the Schottky barrier diode configured using the SiC substrate is Since it is almost constant without depending on temperature, switching loss does not increase even at high temperature operation.
  • the semiconductor substrate 11 is not limited to SiC, and may be composed of Si. The present invention can be applied to a Si substrate or a SiC substrate, but it is more useful to apply to a SiC substrate than to a Si substrate.
  • the semiconductor substrate 11 which is an n-type semiconductor and the metal part 13 are joined by Schottky.
  • an n ⁇ type semiconductor containing a low-concentration impurity is stacked on one main surface 11a side of the semiconductor substrate 11 by epitaxial growth or the like, and the n ⁇ type semiconductor and the metal part 13 are joined by a Schottky junction. There may be.
  • the metal portion 13 is formed of a metal material including, for example, Al (aluminum), Mo (molybdenum), Ti (titanium), and the like.
  • a part of the side surface 13S of the metal part 13 and a part of the bottom surface 13B connected thereto are in contact with a part of the p-type semiconductor part 14.
  • the thickness t1 of the semiconductor substrate 11 from the other main surface 11b of the semiconductor substrate 11 to the bottom surface 13B of the metal portion 13 in the first region E1 where the bottom surface 13B of the metal portion 13 and the semiconductor substrate 11 are joined by Schottky bonding is In the second region E2 where the p-type semiconductor portion 14 is formed, the thickness from the other main surface 11b of the semiconductor substrate 11 to the one main surface 11a becomes thinner than the thickness t2 of the semiconductor substrate 11. Thereby, the resistance value of 1st area
  • the p-type semiconductor portion 14 forms the resistance value of the first region E1 in which the metal portion 13 and the semiconductor substrate 11 are Schottky-bonded. Since the resistance value of the second region E2 can be made smaller, the surge current flows toward the Schottky junction having a smaller resistance value. As a result, the reverse surge resistance of the Schottky barrier diode 10 can be improved.
  • the Schottky barrier diode 10 according to the present invention is applied to, for example, a switching power supply, even if an excessive reverse voltage is generated due to an emergency stop in an emergency, the function of the Schottky barrier diode 10 is prevented from being deteriorated. Is possible.
  • FIG. 1A is a principal portion along the Z-axis direction showing one embodiment in a peripheral region of a Schottky barrier diode which is an example of a semiconductor element according to the present invention. It is sectional drawing. In addition, the same number is attached
  • the Schottky barrier diode 10 according to the present embodiment is an n-type semiconductor substrate 11 and a p-type having a conductivity type opposite to the n-type formed on a part of the main surface 11a side of the semiconductor substrate 11. At least a p-type semiconductor portion 14 and a conductive metal portion 13 formed on the main surface 11a side of the semiconductor substrate 11 so as to be electrically connected to a part of the p-type semiconductor portion 14 I have.
  • the p-type semiconductor portion 14 includes a p + type semiconductor portion (first concentration portion) 14a and a p ⁇ type semiconductor portion (second concentration portion) 14b having different impurity concentrations.
  • the metal portion 13 is in contact with a part of the side surface 13S and a part of the bottom surface 13B connected to the part of the p + type semiconductor part 14a.
  • the p ⁇ type semiconductor portion 14b has at least a part of the side surface 14bS in contact with the side surface 14aS of the p + type semiconductor portion 14a.
  • the p ⁇ type semiconductor portion 14b extends from the lower portion of the side surface 14bS to the position in contact with the metal portion 13 while further covering the bottom surface 14aB of the p + type semiconductor portion 14a.
  • the p-type semiconductor portion 14 is formed from the one main surface 11 a side of the semiconductor substrate 11 to a predetermined depth along the thickness direction on the one peripheral surface 11 a side in the peripheral portion of the semiconductor substrate 11.
  • the metal portion 13 is formed such that the bottom surface 13B is deeper in the thickness direction of the semiconductor substrate 11 than the one main surface 11a of the semiconductor substrate 11, and a part of the side surface 13S and a part of the bottom surface 13B are formed. It is in contact with the p + type semiconductor part 14a.
  • a recess T dug in the thickness direction from the one main surface 11a of the semiconductor substrate 11 is formed as p. What is necessary is just to form over a part of type
  • the semiconductor substrate 11 extends from the other main surface 11b of the semiconductor substrate 11 to the bottom surface 13B of the metal part 13.
  • the thickness t1 is thinner than the thickness t2 of the semiconductor substrate 11 from the other main surface 11b of the semiconductor substrate 11 to the one main surface 11a in the second region E2 where the p-type semiconductor portion 14 is formed.
  • the resistance value of the first region E1 can be made smaller than the resistance value of the second region E2, and the surge current flows toward the Schottky junction having a smaller resistance value.
  • the reverse surge resistance of the Schottky barrier diode 10 can be improved.
  • the concentration of the electric field can be further reduced by configuring the p-type semiconductor portion 14 with the p + -type semiconductor portion 14 a and the p ⁇ -type semiconductor portion 14 b having different impurity concentrations.
  • FIGS. 1B and 1C are plan views along the planar direction (X-axis direction and Y-axis direction) of the Schottky barrier diode. 1B and 1C selectively show a part of the peripheral region of the Schottky barrier diode. For example, if contamination occurs in the p-type semiconductor portion 14 in the manufacturing process, a region where impurity ions are not implanted is generated, which may affect the function of the Schottky barrier diode 10. Therefore, it is possible to expect the effect that the influence can be mitigated and the surge current can be surely passed toward the Schottky junction portion having a smaller resistance value. On the other hand, impurity ions can be intentionally not implanted in order to reduce the disorder of the crystal structure.
  • the p + type semiconductor portion 14a and the p ⁇ type semiconductor portion 14b are not formed on the semiconductor substrate 11 (see FIG. 1A).
  • the non-formed portion d1 By providing the non-formed portion d1, the amount of impurity ions implanted into the semiconductor substrate 11 can be reduced, and disorder of the crystal structure of the semiconductor substrate 11 due to impurity ion implantation can be suppressed.
  • Such a non-formation part d1 should just be arbitrary shapes, for example, sees from the one main surface 11a side of the semiconductor substrate 11, and should just be shapes, such as a rectangle, a circle
  • a p-type semiconductor region 14B (p + of FIG. 1A) formed along the peripheral region on the one main surface 11a side of the semiconductor substrate 11 is used. 1 corresponding to the non-formation part d2 (only one part is shown in FIG. 1C) that does not form the p-type semiconductor part 14B among the p-type semiconductor part 14a and the p-type semiconductor part 14b). A plurality may be formed.
  • the non-forming portion d2 is formed as an annular p-type semiconductor part when, for example, one is set at the center of each side of the semiconductor substrate 11 whose shape when viewed in plan is substantially rectangular. 14B is divided into four.
  • the non-forming part d2 may be set at an arbitrary position among the sides of the semiconductor substrate 11.
  • the number of p-type semiconductor portions 14B divided by the non-formed portion d2 is not limited.
  • the non-forming portion d2 can be set so that the p-type semiconductor portion 14B is divided (FIG. 1C), or the p-type semiconductor portion 14A is not divided so that the p-type semiconductor portion 14A is not divided.
  • the enclosed non-formed part d1 can also be set (FIG. 1B).
  • FIG. 2 (a) to (d) show modifications of the Schottky barrier diode of the second embodiment described above.
  • the same number is attached
  • a part of the side surface 13S of the metal part 13 and a part of the bottom surface 13B connected thereto are in contact with a part of the p + type semiconductor part 14a.
  • the p ⁇ type semiconductor portion 14b is configured to cover from the lower portion of the side surface 14bS to a part of the bottom surface 14aB of the p + type semiconductor portion 14a and not in contact with the metal portion 13.
  • the p ⁇ type semiconductor part 14b is a depth at which the side surface 14bS of the p ⁇ type semiconductor part 14b and a part of the side surface 14aS of the p + type semiconductor part 14a are in contact with each other on the main surface 11a side in the peripheral part of the semiconductor substrate 11.
  • the bottom surface 13B of the metal portion 13 and the bottom surface 14aB of the p + type semiconductor portion 14a are not in contact with each other.
  • the p ⁇ type semiconductor part 14b is formed so as to be thinner than the thickness of the p + type semiconductor part 14a.
  • the p ⁇ type semiconductor part 14b includes a part of the side surface 14bS of the p ⁇ type semiconductor part 14b and a part of the side surface 14aS of the p + type semiconductor part 14a at the peripheral part on the main surface 11a side of the semiconductor substrate 11. Is formed to a depth that makes contact with the bottom surface 13B of the metal portion 13 and the bottom surface 14aB of the p + type semiconductor portion 14a.
  • the p ⁇ type semiconductor part 14b is formed to be thicker than the thickness of the p + type semiconductor part 14a.
  • a p-type semiconductor portion 14 is formed on a part of the main surface 11a side of the semiconductor substrate 11.
  • the p-type semiconductor portion 14 is formed so as not to contact the periphery of the semiconductor substrate 11.
  • a part of the side surface 13 ⁇ / b> S of the metal part 13 and a part of the bottom surface 13 ⁇ / b> B connected thereto are in contact with a part of the p-type semiconductor part 14.
  • a part of the p-type semiconductor portion 14, that is, the p-type semiconductor deposition portion 14 c is further upward from one main surface 11 a of the semiconductor substrate 11 on which the p-type semiconductor portion 14 is formed (other main surfaces 11 a as a reference).
  • the surface 11b is formed up to a part of the side surface 13S of the metal portion 13 in the direction opposite to the Z-axis direction). Further, a part of the side surface 13S of the metal part 13 is configured to be in contact with the p-type semiconductor deposition portion 14c above the one main surface 11a of the semiconductor substrate 11.
  • the p-type semiconductor deposition portion 14 c is formed by depositing a p + -type semiconductor by, for example, epitaxial growth so as to overlap with a region not in contact with the metal portion 13 in the p + -type semiconductor portion 14 a on the main surface 11 a side of the semiconductor substrate 11. Form. Side surface 13S of metal part 13 is in contact with p-type semiconductor deposition portion 14c.
  • t1 represents the p-type semiconductor deposition portion 14c and the semiconductor substrate 11 from the other main surface 11b of the semiconductor substrate 11 to the upper surface 14cT of the p-type semiconductor deposition portion 14c in the second region E2 where the p-type semiconductor portion 14 is formed. And the total thickness t2. Thereby, the resistance value of 1st area
  • a part of the side surface 13S of the metal part 13 is in contact with a part of the p-type semiconductor deposition part 14c, and a part of the p + type semiconductor part 14a.
  • a part of the bottom surface 13B connected to the side surface 13S of the metal part 13 is in contact.
  • the p ⁇ type semiconductor part 14b is configured to cover from the lower part of the side surface 14bS to a part of the bottom surface 14aB of the p + type semiconductor part 14a and not in contact with the metal part 13.
  • a part of the side surface 13S of the metal part 13 is in contact with a part of the p-type semiconductor deposition part 14c, and a part of the p + type semiconductor part 14a.
  • a part of the bottom surface 13B connected to the side surface 13S of the metal part 13 is in contact.
  • the p ⁇ type semiconductor part 14b is a depth at which the side surface 14bS of the p ⁇ type semiconductor part 14b and a part of the side surface 14aS of the p + type semiconductor part 14a are in contact with each other on the main surface 11a side in the peripheral part of the semiconductor substrate 11.
  • the bottom surface 13B of the metal portion 13 and the bottom portion 14aB of the p + type semiconductor portion 14a are not in contact with each other.
  • the p ⁇ type semiconductor part 14b is formed so as to be thinner than the thickness of the p + type semiconductor part 14a.
  • a part of the side surface 13S of the metal part 13 is in contact with a part of the p-type semiconductor deposition part 14c, and a part of the p + -type semiconductor part 14a.
  • a part of the bottom surface 13B connected to the side surface 13S of the metal part 13 is in contact.
  • the p ⁇ type semiconductor part 14b has a depth at which a part of the side surface 14bS of the p ⁇ type semiconductor part 14b and the side surface 14aS of the p + type semiconductor part 14a are in contact with each other on the main surface 11a side in the peripheral portion of the semiconductor substrate 11.
  • the bottom surface 13B of the metal portion 13 and the bottom portion 14aB of the p + type semiconductor portion 14a are not in contact with each other.
  • the p ⁇ type semiconductor part 14b is formed to be thicker than the thickness of the p + type semiconductor part 14a.
  • a p-type semiconductor portion 14 is formed on a part of the main surface 11a side of the semiconductor substrate 11.
  • the p-type semiconductor portion 14 is formed so as not to contact the periphery of the semiconductor substrate 11.
  • a p-type semiconductor deposition portion 14c in which a p + type semiconductor is deposited is formed so as to overlap the p-type semiconductor portion 14.
  • a part of the Schottky barrier diode 30 shown in FIG. 9A is the same as that of the Schottky barrier diode 10 shown in FIG.
  • the end portion (edge portion) on the peripheral side of the semiconductor substrate 11 along the X-axis direction of the p ⁇ type semiconductor portion 14 b constituting the p type semiconductor portion 14 is the peripheral side of the semiconductor substrate 11.
  • the thickness is gradually reduced so as to be rounded.
  • the Schottky barrier diode 30 shown in FIG. 9B is partially the same as the Schottky barrier diode 30 shown in FIG.
  • the p + type semiconductor part 14 a is not covered by the p ⁇ type semiconductor part 14 b, and the p + type semiconductor part 14 a is in contact with the first semiconductor region 12 at a portion overlapping the metal part 13. It has become.
  • the Schottky barrier diode 30 shown in FIG. 9C is partially the same as the configuration of the Schottky barrier diode 30 shown in FIG. In this Schottky barrier diode 30, the entire bottom surface of the p + type semiconductor portion 14a is in contact with the first semiconductor region 12, and the p ⁇ type semiconductor portion 14b is thinner than the p + type semiconductor portion 14a.
  • a part of the Schottky barrier diode 30 shown in FIG. 9D is the same as that of the Schottky barrier diode 30 shown in FIG. In this Schottky barrier diode 30, the entire bottom surface of the p + type semiconductor portion 14a is in contact with the first semiconductor region 12, and the p ⁇ type semiconductor portion 14b is thicker than the p + type semiconductor portion 14a.
  • the Schottky barrier diode 40 shown in FIG. 10A is partially the same as the configuration of the Schottky barrier diode 20 shown in FIG. The differences are as follows. That is, in the Schottky barrier diode 40, the end portion (edge portion) side on the peripheral side of the semiconductor substrate 11 along the X-axis direction of the p ⁇ type semiconductor portion 14 b constituting the p type semiconductor portion 14 is the semiconductor substrate 11. It is configured to bulge so as to be rounded toward a position away from the peripheral edge by a predetermined distance, thereby increasing the thickness.
  • the Schottky barrier diode 40 shown in FIG. 10B is partially the same as the configuration of the Schottky barrier diode 40 shown in FIG.
  • the p + type semiconductor portion 14a is not covered by the p ⁇ type semiconductor portion 14b, and the p + type semiconductor portion 14a is in contact with the first semiconductor region 12 at a portion overlapping the metal portion 13. It has become.
  • the Schottky barrier diode 40 shown in FIG. 10C is partially the same as the configuration of the Schottky barrier diode 40 shown in FIG. In this Schottky barrier diode 40, the entire bottom surface of the p + type semiconductor portion 14a is in contact with the first semiconductor region 12, and the p ⁇ type semiconductor portion 14b is thinner than the p + type semiconductor portion 14a.
  • 10D is partially the same as the configuration of the Schottky barrier diode 40 shown in FIG.
  • the entire bottom surface of the p + type semiconductor portion 14a is in contact with the first semiconductor region 12, and the p ⁇ type semiconductor portion 14b is thicker than the p + type semiconductor portion 14a.
  • a p-type semiconductor portion 14 is further added to the configuration of the Schottky barrier diode 10 in FIG. That is, the added p-type semiconductor portion 14 is in a position not in contact with the other p-type semiconductor portion 14 and outside the p-type semiconductor portion 14 in contact with the metal portion 13 on the peripheral side of the semiconductor substrate 11.
  • a plurality of the peripheral portions of the metal portion 13 are arranged so as to surround the ring.
  • the p-type semiconductor portion 14 closer to the periphery of the semiconductor substrate 11 has a thickness along the Z-axis direction increased. It is a configuration.
  • the p-type semiconductor portion 14 closer to the periphery of the semiconductor substrate 11 is increased in thickness along the Z-axis direction. Yes. Furthermore, the non-formation part in which the p-type semiconductor part 14 set so as to divide a part in the circumferential direction among the annular p-type semiconductor parts 14 is formed at a different position in the Y-axis direction. Each of the semiconductor parts 14 is formed. Then, along the Y-axis direction, adjacent p-type semiconductor portions 14 are arranged so as to overlap each other.
  • FIGS. 4 and 5 show current flow (FIG. 4) and temperature rise in the peripheral region of the substrate when the PRSM test is performed on the conventional JBS Schottky barrier diode shown in FIG. 8 as a conventional example.
  • FIG. 6 is a distribution diagram showing the distribution (FIG. 5) with the passage of time (5 ⁇ sec, 8 ⁇ sec, 20 ⁇ sec).
  • the metal layer 3 is shown in the upper center, and the guard rings 6 are shown on both sides thereof.
  • the Schottky barrier diode in FIGS. 4 and 5 corresponds to the conventional Schottky barrier diode shown in FIG. According to the simulation results shown in FIGS.
  • the current flow does not spread over the entire Schottky junction surface in the X-axis direction and the Y-axis direction even if the time of 5 ⁇ sec, 8 ⁇ sec, and 11 ⁇ sec has elapsed since the start of the test.
  • Concentrated on the portion where the guard ring 6 is formed (FIG. 4). Since the current flow does not spread over the entire Schottky junction surface in the X-axis direction and the Y-axis direction, the temperature in the vicinity of the guard ring 6 of the semiconductor substrate increases as time elapses from 5 ⁇ sec, 8 ⁇ sec, and 11 ⁇ sec from the start of the test. It was greatly increased by the current concentration (FIG. 5).
  • the temperature in the vicinity of the guard ring 6 of the semiconductor substrate was 600 to 700 ° C. at the highest portion.
  • the rated surge reverse power was 0.1 kW to 0.2 kW.
  • FIG. 6 and FIG. 7 show an example of the present invention in which the Schottky barrier diode (semiconductor element) shown in FIG. 1A is similarly subjected to a rated surge reverse power (PRSM) test.
  • FIG. 8 is a distribution diagram illustrating the flow of current (FIG. 6) and the distribution of temperature rise (FIG. 7) in the peripheral region, which are shown over time (5 ⁇ sec, 8 ⁇ sec, 20 ⁇ sec).
  • FIG. 6 and FIG. 7 show an example of the present invention in which the Schottky barrier diode (semiconductor element) shown in FIG. 1A is similarly subjected to a rated surge reverse power (PRSM) test.
  • FIG. 8 is a distribution diagram illustrating the flow of current (FIG. 6) and the distribution of temperature rise (FIG. 7) in the peripheral region, which are shown over time (5 ⁇ sec, 8 ⁇ sec, 20 ⁇ sec).
  • a recess portion T of 0.15 ⁇ m is
  • FIGS. 6 and 7 a metal part 13 is shown in the upper center, and p-type semiconductor parts 14 that are guard rings are shown on both sides thereof.
  • the Schottky barrier diode in FIGS. 6 and 7 corresponds to the Schottky barrier diode of the present invention shown in FIG.

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Abstract

半導体素子、例えばショットキーバリアダイオードにおける、ショットキー接合部の逆サージ耐量を改善する。 ｐ型半導体部位１４は、互いに不純物濃度が異なるｐ＋型半導体部（第一濃度部）１４ａと、ｐ－型半導体部（第二濃度部）１４ｂとからなる。そして、ｐ＋型半導体部１４ａの一部に対して、金属部位１３は、その側面１３Ｓの一部とこれに連結する底面１３Ｂの一部とが接している。また、ｐ－型半導体部１４ｂは、その側面１４ｂＳの少なくとも一部が、ｐ＋型半導体部１４ａの側面１４ａＳと接している。

Description

半導体素子
　本発明は、半導体素子に関し、詳しくは、ダイオードの逆サージ耐量を改善する技術に関する。
　半導体素子の一例であるダイオード、例えばショットキーバリアダイオード（以下、ＳＢＤと称する場合がある）は、半導体層と金属層とをショットキー接合させたショットキー障壁の整流作用を利用した半導体素子である。ＳＢＤは、一般的なｐｎ接合ダイオードよりも高速動作が可能で、順方向電圧降下が小さいという特性を持つ。
　例えば、こうしたＳＢＤを備えたスイッチング電源では、非常時における緊急停止などを行うと、ｎ型半導体層から金属層に向けて印加される逆方向電圧が、ＳＢＤの耐圧上限（逆方向耐圧特性）を超えてしまうことがある。逆方向電圧が耐圧上限を超えてしまうとＳＢＤの特性が低下する懸念がある。
　図８は、従来のショットキーバリアダイオードの一例を示す断面図である。図８に示すショットキーバリアダイオード１では、例えば、ｎ型半導体である半導体基板２を有する。半導体基板２は、例えばＳｉＣ（炭化ケイ素）から構成されている。半導体基板２の一主面２ａ側の一部には、ｐ型半導体からなるガードリング６が形成されている。ガードリング６は、半導体基板２の一主面２ａ側で露出し、半導体基板２の厚み方向に向かって所定の深さまで形成されている。そして、このガードリング６の一部と電気的に接続されるように、半導体基板２の一主面２ａ側に金属層３が形成されている。金属層３は、その底面３ａの一部はガードリング６に接し、それ以外の部分は一主面２ａに接することで、半導体基板２に対してショットキー接合されている。
ガードリング６は、互いに不純物濃度が異なるｐ＋型半導体部６ａおよびｐ－型半導体部６ｂから構成されている。ｐ－型半導体部６ｂは、ｐ＋型半導体部６ａの側面、および底面を覆うように形成されている。そして、ｐ＋型半導体部６ａが半導体基板２の一主面２ａ側に露出した部分のうちの一部、およびｐ－型半導体部６ｂが半導体基板２の一主面２ａ側に露出した部分のうちの一部が、それぞれ金属層３の底面３ａの一部に接している。
これによって、金属層３と半導体基板２との接合部の逆方向耐圧特性を改善することができる。
ここで、図８に示すダイオードとは別な構成として、例えば、非特許文献１に示すショットキーバリアダイオードがある。この非特許文献１では、逆サージ耐量の改善に関する記述がある。
Material Science Forum Vols.527-529(2006),pp1155-1158
　しかしながら、非特許文献１とは異なる構成よって逆サージ耐量を改善することも考えられる。
　本発明は、上述した技術とは異なる構成によって、半導体素子、例えばショットキーバリアダイオードにおける、ショットキー接合部の逆サージ耐量を改善することを目的とする。
　前記課題を解決するために、請求項１記載の半導体素子は、
第一導電型である半導体基板と、前記半導体基板の一主面側の一部に形成された、前記第一導電型とは逆導電型の第二導電型である第一部位と、前記第一部位の一部と電気的に接続されるようにして、前記半導体基板の一主面側に形成された導電性の第二部位と、を少なくとも備え、
前記第一部位の一部に対して、前記第二部位は、その側面の一部とこれに連結する底面の一部とが接する構成を有することを特徴とする。
　請求項２に記載の発明は、請求項１に半導体素子において、
前記第二部位の底面は、前記半導体基板の厚み方向に沿って前記半導体基板の一主面よりも深い位置にあることを特徴とする。
　請求項３に記載の発明は、請求項１に半導体素子において、
前記第二部位の底面は、前記半導体基板の一主面に接してなり、
前記第一部位の一部は、前記半導体基板の一主面から更に上方に向けて形成されており、
前記第二部位の側面は、前記半導体基板の一主面よりも上方で前記第一部位と接することを特徴とする。
請求項４に記載の発明は、請求項１ないし３のいずれか１項に記載の半導体素子において、
前記第一部位は、互いに不純物濃度が異なる第一濃度部と第二濃度部とからなり、
前記第一濃度部の一部に対して、前記第二部位は、その側面の一部とこれに連結する底面の一部とが接し、
前記第二濃度部は、その側面の少なくとも一部が、前記第一濃度部の側面と接してなることを特徴とする。
　本発明の半導体素子によれば、第一部位の一部に対し、第二部位の側面の一部とこれに連結する底面の一部とが接するようにしたので、半導体基板の他の主面から、第二部位の底面と半導体基板とがショットキー接合されたショットキー接合面までの厚みは、半導体基板の他の主面から、第一部位が形成された半導体基板の一主面までの厚みよりも薄くなる。これにより、ショットキー接合された部分の半導体基板の抵抗値を、第一部位が形成された部分の半導体基板の抵抗値よりも小さくすることができる。よって、サージ電流を、より抵抗値の小さいショットキー接合部分に向けて確実に流すことができる。その結果、半導体素子の逆サージ耐量を改善することが可能になる。
本発明に係る半導体素子の一例であるショットキーバリアダイオードの第二実施形態における要部拡大断面図、および平面方向に沿った平面図である。 本発明に係るショットキーバリアダイオードの第二実施形態における構成のバリエーションを示す要部拡大断面図である。 本発明に係るショットキーバリアダイオードの第三実施形態における要部拡大断面図である。 従来のＪＢＳ（ジャンクションバリアショットキー）ダイオードにＰＲＳＭ（定格サージ逆電力）試験を実施した場合の、基板の周縁領域における電流の流れと温度の上昇の分布図である。 従来のＪＢＳダイオードにＰＲＳＭ試験を実施した場合の、基板の周縁領域における電流の流れと温度の上昇の分布図である。 本発明に係るショットキーバリアダイオードにＰＲＳＭ試験を実施した場合の、基板の周縁領域における電流の流れと温度の上昇の分布図である。 本発明に係るショットキーバリアダイオードにＰＲＳＭ試験を実施した場合の、基板の周縁領域における電流の流れと温度の上昇の分布図である。 従来のショットキーバリアダイオードの一例を示す断面図である。 本発明に係るショットキーバリアダイオードの他の実施形態の周縁領域の要部拡大断面図である。 本発明に係るショットキーバリアダイオードの他の実施形態の周縁領域の要部拡大断面図である。 本発明に係るショットキーバリアダイオードの他の実施形態の周縁領域の要部拡大断面図である。 本発明に係るショットキーバリアダイオードの他の実施形態の周縁領域の要部拡大断面図である。 本発明に係るショットキーバリアダイオードの他の実施形態の周縁領域の要部拡大断面図である。 本発明に係る半導体素子の一例であるショットキーバリアダイオードの第一実施形態における要部拡大断面図である。
　次に図面を参照しながら、本発明の実施形態の具体例としての実施例を説明するが、本発明は以下の実施例に限定されるものではない。
　また、以下の図面を使用した説明において、図面は模式的なものであり、各寸法の比率等は現実のものとは異なることに留意すべきであり、理解の容易のために説明に必要な部材以外の図示は適宜省略されている。なお、以後の説明の理解を容易にするために、図面において、ダイオードの断面厚み方向をＺ軸方向、Ｚ軸方向と直交する平面方向をＸ軸方向およびＹ軸方向とする。
　まず最初に、本実施形態で説明する半導体素子の一例として挙げるショットキーバリアダイオードについて、全体構成の概要を説明する。ショットキーバリアダイオードは、例えばｎ－型半導体からなる半導体基板の一主面に、金属層（バリアメタル）が形成されている。この金属層は、半導体基板に対してショットキー接合されている。この金属層の周縁部を環状に取り囲むようにガードリングがある。
　以下、本発明の特徴であるガードリングの内部構造を備えた半導体素子について図面を参照して詳細に説明する。
　以下に説明する本願発明の半導体素子の一例として挙げるショットキーバリアダイオードは、上述したショットキーバリアダイオードの全体構成のうち、ガードリング（ｐ型リサーフ層）を含むショットキーバリアダイオードの周縁領域における一構成例を挙げて説明するものである。よって、これら周縁領域よりも中心側の構成は特に限定されるものではない。
（１）ショットキー接合部の第一実施形態
　図１４は、本発明に係る半導体素子の一例であるショットキーバリアダイオードの周縁領域における一実施形態を示すＺ軸方向に沿った要部断面図である。
本実施形態に係るショットキーバリアダイオード（半導体素子）１０は、ｎ型（第一導電型）である半導体基板１１と、この半導体基板１１の一主面１１ａ側の一部に形成された、ｎ型とは逆導電型のｐ型（第二導電型）であるｐ型半導体部位（第一部位）１４と、ｐ型半導体部位１４の一部と電気的に接続されるようにして、半導体基板１１の一主面１１ａ側に形成された導電性の金属部位（第二部位）１３と、を少なくとも備えている。そして、ｐ型半導体部位１４の一部に対して、金属部位１３は、その側面１３Ｓの一部とこれに連結する底面１３Ｂの一部とが接している。
より具体的には、ｐ型半導体部位１４は、半導体基板１１の周縁部分における一周面１１ａ側において、半導体基板１１の一主面１１ａ側から厚み方向に沿って所定の深さまで形成されている。また、金属部位１３は、その底面１３Ｂが半導体基板１１の一主面１１ａよりも半導体基板１１の厚み方向（Ｚ軸方向）に深い位置に形成され、側面１３Ｓの一部と底面１３Ｂの一部とがｐ型半導体部位１４に接している。金属部位１３の底面１３Ｂが半導体基板１１の一主面１１ａよりも深い位置となるように形成する場合、例えば、半導体基板１１の一主面１１ａから厚み方向に掘り込まれた凹部Ｔを、ｐ型半導体部位１４の一部とその一部に隣接する半導体基板１１の一部にわたって形成すればよい。そして、この凹部Ｔを埋めるように金属部位１３を形成すればよい。
半導体基板１１は、例えばＳｉＣ（炭化ケイ素）から構成されている。ＳｉＣ基板を用いて構成されたショットキーバリアダイオードは、Ｓｉ（ケイ素）基板を用いて構成されたショットキーバリアダイオードと比較して、逆回復時間が極めて短く高速スイッチングが可能であり、また、逆回復時間が小さいため、スイッチング損失を低減できる。さらに、Ｓｉ基板を用いて構成されたショットキーバリアダイオードの逆回復時間は、温度上昇に伴って長くなるのに対して、ＳｉＣ基板を用いて構成されたショットキーバリアダイオードの逆回復時間は、温度に依存せずほぼ一定であるため、高温動作時であってもスイッチング損失が増加しない。
なお、半導体基板１１は、ＳｉＣに限定されず、Ｓｉから構成されていてもよい。本発明は、Ｓｉ基板であっても、ＳｉＣ基板であっても適用することができるが、Ｓｉ基板に比べてＳｉＣ基板に適用したほうがより有用である。
なお、本実施形態では、ｎ型半導体である半導体基板１１と金属部位１３とがショットキー接合される場合について説明している。しかし、半導体基板１１の一主面１１ａ側に、例えば低濃度の不純物を含んだｎ－型半導体をエピタキシャル成長などによって積層し、このｎ－型半導体と金属部位１３とがショットキー接合された構成であってもよい。
金属部位１３は、例えば、Ａｌ（アルミニウム）、Ｍｏ（モリブデン）、Ｔｉ（チタン）等を含む金属材料から形成されている。
　図１４に示すショットキーバリアダイオード１０によれば、ｐ型半導体部位１４の一部に対し、金属部位１３の側面１３Ｓの一部とこれに連結する底面１３Ｂの一部とが接するようにしたので、金属部位１３の底面１３Ｂと半導体基板１１とがショットキー接合された第一領域Ｅ１における、半導体基板１１の他の主面１１ｂから金属部位１３の底面１３Ｂまでの、半導体基板１１の厚みｔ１は、ｐ型半導体部位１４が形成された第二領域Ｅ２における、半導体基板１１の他の主面１１ｂから一主面１１ａまでの、半導体基板１１の厚みｔ２よりも薄くなる。これにより、第一領域Ｅ１の抵抗値を、第二領域Ｅ２の抵抗値よりも小さくできる。
　従来のショットキーバリアダイオードにおいては、半導体基板と金属層とのショットキー接合部から空乏層が広がりきってしまうと、ショットキーバリアダイオードの周縁領域への電界集中が緩和されず、逆サージ耐量は低下する。
　しかし、上述したような構成の本発明のショットキーバリアダイオード１０によれば、金属部位１３と半導体基板１１とがショットキー接合された第一領域Ｅ１の抵抗値を、ｐ型半導体部位１４が形成された第二領域Ｅ２の抵抗値よりも小さくすることができるため、サージ電流は、より抵抗値の小さいショットキー接合部に向けて流れる。その結果、ショットキーバリアダイオード１０の逆サージ耐量を改善することが可能になる。このような本発明のショットキーバリアダイオード１０を、例えばスイッチング電源に適用すれば、非常時における緊急停止などによって過大な逆方向電圧が生じても、ショットキーバリアダイオード１０の機能低下を防止することが可能になる。
（２）ショットキー接合部の第二実施形態
　図１（ａ）は、本発明に係る半導体素子の一例であるショットキーバリアダイオードの周縁領域における一実施形態を示すＺ軸方向に沿った要部断面図である。なお、図１４に示す第一実施形態と同様の構成には同一の番号を付す。
本実施形態に係るショットキーバリアダイオード１０は、ｎ型である半導体基板１１と、この半導体基板１１の一主面１１ａ側の一部に形成された、ｎ型とは逆導電型のｐ型であるｐ型半導体部位１４と、ｐ型半導体部位１４の一部と電気的に接続されるようにして、半導体基板１１の一主面１１ａ側に形成された導電性の金属部位１３と、を少なくとも備えている。
ｐ型半導体部位１４は、互いに不純物濃度が異なるｐ＋型半導体部（第一濃度部）１４ａと、ｐ－型半導体部（第二濃度部）１４ｂとからなる。そして、ｐ＋型半導体部１４ａの一部に対して、金属部位１３は、その側面１３Ｓの一部とこれに連結する底面１３Ｂの一部とが接している。また、ｐ－型半導体部１４ｂは、その側面１４ｂＳの少なくとも一部が、ｐ＋型半導体部１４ａの側面１４ａＳと接している。本実施形態では、ｐ－型半導体部１４ｂは、側面１４ｂＳの下部から更にｐ＋型半導体部１４ａの底面１４ａＢを覆い、金属部位１３に接する位置まで延びている。
また、ｐ型半導体部位１４は、半導体基板１１の周縁部分における一周面１１ａ側において、半導体基板１１の一主面１１ａ側から厚み方向に沿って所定の深さまで形成されている。また、金属部位１３は、その底面１３Ｂが半導体基板１１の一主面１１ａよりも半導体基板１１の厚み方向に深い位置となるように形成され、側面１３Ｓの一部と底面１３Ｂの一部とがｐ＋型半導体部１４ａに接している。金属部位１３の底面１３Ｂが半導体基板１１の一主面１１ａよりも深い位置となるように形成する場合、例えば、半導体基板１１の一主面１１ａから厚み方向に掘り込まれた凹部Ｔを、ｐ型半導体部位１４の一部とその一部に隣接する半導体基板１１の一部にわたって形成すればよい。そして、この凹部Ｔを埋めるように金属部位１３を形成すればよい。
　図１（ａ）に示すショットキーバリアダイオード１０によれば、ｐ＋型半導体部１４ａの一部に対し、金属部位１３の側面１３Ｓの一部とこれに連結する底面１３Ｂの一部とが接するようにしたので、金属部位１３の底面１３Ｂと半導体基板１１とがショットキー接合された第一領域Ｅ１における、半導体基板１１の他の主面１１ｂから金属部位１３の底面１３Ｂまでの、半導体基板１１の厚みｔ１は、ｐ型半導体部位１４が形成された第二領域Ｅ２における、半導体基板１１の他の主面１１ｂから一主面１１ａまでの、半導体基板１１の厚みｔ２よりも薄くなる。
これにより、第一領域Ｅ１の抵抗値を、第二領域Ｅ２の抵抗値よりも小さくでき、サージ電流は、より抵抗値の小さいショットキー接合部に向けて流れる。その結果、ショットキーバリアダイオード１０の逆サージ耐量を改善することが可能になる。また、ｐ型半導体部位１４を互いに不純物濃度が異なるｐ＋型半導体部１４ａと、ｐ－型半導体部１４ｂとから構成することによって、より一層電界の集中を緩和できる。
図１（ｂ）、（ｃ）は、ショットキーバリアダイオードの平面方向（Ｘ軸方向およびＹ軸方向）に沿った平面図である。なお、これら図１（ｂ）、（ｃ）は、ショットキーバリアダイオードの周縁領域の一部を選択的に示している。
　ｐ型半導体部位１４に、例えば製造工程でコンタミネーション等が生じると、不純物イオンが注入されない領域が発生し、ショットキーバリアダイオード１０の機能に影響を及ぼす懸念があるが、逆方向バイアス時には空乏層が広がるので、その影響が緩和され、サージ電流をより抵抗値の小さいショットキー接合部分に向けて確実に流すことができる効果を期待することができる。
　また、一方では、結晶構造の乱れを低減するために、意図的に不純物イオンを注入しないようにすることもできる。即ち、例えば、図１（ｂ）に示すショットキーバリアダイオード１０Ａのように、半導体基板１１（図１（ａ）参照）にｐ＋型半導体部１４ａ、ｐ－型半導体部１４ｂに対応）を形成しない非形成部ｄ１を設けることで、半導体基板１１に対する不純物イオンの注入量を少なくすることができ、不純物イオン注入による半導体基板１１の結晶構造の乱れを抑えることができる。こうした非形成部ｄ１は、任意の形状であればよく、例えば、半導体基板１１の一主面１１ａ側から見て、矩形、円形、楕円形などの形状であればよい。
また、図１（ｃ）に示すショットキーバリアダイオード１０Ｂのように、半導体基板１１の一主面１１ａ側における周縁領域に沿って形成されているｐ型半導体部位１４Ｂ（図１（ａ）のｐ＋型半導体部１４ａ、ｐ－型半導体部１４ｂに対応）のうち、ｐ型半導体部位１４Ｂを形成しない非形成部ｄ２（図１（ｃ）中では１か所のみ図示している）を１つないし複数形成してもよい。
なお、図１（ｃ）において、非形成部ｄ２は、例えば、平面視した時の形状が略矩形である半導体基板１１の各辺中央に１か所づつ設定する場合、環状のｐ型半導体部位１４Ｂは４つに分割される。非形成部ｄ２は、半導体基板１１の各辺のうち、任意の個所に設定されればよい。そして、非形成部ｄ２よって分割されたｐ型半導体部位１４Ｂの形成個数は限定されるものではない。なお、非形成部ｄ２は、ｐ型半導体部位１４Ｂが分割されるように設定（図１（ｃ））することもできるし、ｐ型半導体部位１４Ａが分割されないように、ｐ型半導体部位１４Ａに囲まれた非形成部ｄ１を設定（図１（ｂ））することもできる。
（３）ショットキー接合部の第二実施形態の変形例
　上述した第二実施形態のショットキーバリアダイオードの変形例を図２（ａ）～（ｄ）に示す。なお、図１に示す第二実施形態と同様の構成には同一の番号を付し、その説明は省略する。
図２（ａ）に示すショットキーバリアダイオード１０では、ｐ＋型半導体部１４ａの一部に対し、金属部位１３の側面１３Ｓの一部とこれに連結する底面１３Ｂの一部とが接している。そして、ｐ－型半導体部１４ｂは、その側面１４ｂＳの下部からｐ＋型半導体部１４ａの底面１４ａＢの一部まで覆い、金属部位１３には接しない構成となっている。
　図２（ｂ）に示すショットキーバリアダイオード１０では、ｐ＋型半導体部１４ａの一部に対し、金属部位１３の側面１３Ｓの一部とこれに連結する底面１３Ｂの一部とが接している。そして、ｐ－型半導体部１４ｂは、半導体基板１１の周縁部分における一主面１１ａ側において、ｐ－型半導体部１４ｂの側面１４ｂＳと、ｐ＋型半導体部１４ａの側面１４ａＳの一部とが接する深さまで形成される一方、金属部位１３の底面１３Ｂおよびｐ＋型半導体部１４ａの底面１４ａＢには接しない構成となっている。そして、ｐ－型半導体部１４ｂは、ｐ＋型半導体部１４ａの厚みよりも薄くなるように形成されている。
　図２（ｃ）に示すショットキーバリアダイオード１０では、ｐ＋型半導体部１４ａの一部に対し、金属部位１３の側面１３Ｓの一部とこれに連結する底面１３Ｂの一部とが接している。そして、ｐ－型半導体部１４ｂは、半導体基板１１の一主面１１ａ側における周縁部分において、ｐ－型半導体部１４ｂの側面１４ｂＳの一部と、ｐ＋型半導体部１４ａの側面１４ａＳの一部とが接する深さまで形成される一方、金属部位１３の底面１３Ｂおよびｐ＋型半導体部１４ａの底面１４ａＢには接しない構成となっている。そして、ｐ－型半導体部１４ｂは、ｐ＋型半導体部１４ａの厚みよりも厚くなるように形成されている。
　図２（ｄ）に示すショットキーバリアダイオード１０では、半導体基板１１の一主面１１ａ側の一部にｐ型半導体部位１４が形成されている。このｐ型半導体部位１４は、半導体基板１１の周縁に接しないように形成されている。そして、ｐ型半導体部位１４の一部に対し、金属部位１３の側面１３Ｓの一部とこれに連結する底面１３Ｂの一部とが接している。
（３）ショットキー接合部の第三実施形態
　次に、図３（ａ）を参照しながら、第三実施形態に係るショットキーバリアダイオードについて説明する。なお、上述した第二実施形態に係るショットキーバリアダイオードと同一の構成要素には同一の符号を付して、その詳細な説明は省略する。
図３（ａ）に示すショットキーバリアダイオード２０は、図１（ａ）に示すショットキーバリアダイオード２０の構造の一部と同じであるが、ｐ＋型半導体部１４ａの構造が異なる。ｐ型半導体部位１４の一部、即ちｐ型半導体堆積部１４ｃは、ｐ型半導体部位１４が形成されている半導体基板１１の一主面１１ａから更に上方（一主面１１ａを基準として他の主面１１ｂとはＺ軸方向において逆の方向）に向けて金属部位１３の側面１３Ｓの一部まで形成されている。また、この金属部位１３の側面１３Ｓの一部は、半導体基板１１の一主面１１ａよりも上方でｐ型半導体堆積部１４ｃと接する構成となっている。
　ｐ型半導体堆積部１４ｃは、例えば、半導体基板１１の一主面１１ａ側におけるｐ＋型半導体部１４ａのうち、金属部位１３に接していない領域に重ねて、例えばエピタキシャル成長によりｐ＋型半導体を堆積させて形成する。金属部位１３の側面１３Ｓは、ｐ型半導体堆積部１４ｃに接する。
　このような第三実施形態の構成のショットキーバリアダイオード２０によれば、ｐ型半導体部位１４の一部であるｐ型半導体堆積部１４ｃの一部に対し、金属部位１３の側面１３Ｓの一部および底面１１３Ｂの一部を接するようにした。また、ｐ＋型半導体部１４ａの一部に対し金属部位１３の側面１３Ｓと連結する底面１３Ｂの一部が接するようにした。これによって、金属部位１３の底面１３Ｂと半導体基板１１とがショットキー接合された第一領域Ｅ１における、半導体基板１１の他の主面１１ｂから金属部位１３の底面１３Ｂまでの、半導体基板１１の厚みｔ１は、ｐ型半導体部位１４が形成された第二領域Ｅ２における、半導体基板１１の他の主面１１ｂからｐ型半導体堆積部１４ｃの上面１４ｃＴまでの、ｐ型半導体堆積部１４ｃと半導体基板１１との合計の厚みｔ２よりも薄くなる。これにより、第一領域Ｅ１の抵抗値を、第二領域Ｅ２の抵抗値よりも小さくできる。
　第一領域Ｅ１の抵抗値を、第二領域Ｅ２の抵抗値よりも小さくすることによって、サージ電流は、より抵抗値の小さいショットキー接合部に向けて流れる。その結果、ショットキーバリアダイオード２０の逆サージ耐量を改善することが可能になる。
（４）ショットキー接合部の第三実施形態の変形例
上述した第三実施形態のショットキーバリアダイオードの変形例を図３（ｂ）～（ｅ）に示す。なお、図３（ａ）に示す第三実施形態と同様の構成には同一の番号を付し、その説明は省略する。
　図３（ｂ）に示すショットキーバリアダイオード２０では、ｐ型半導体堆積部１４ｃの一部に対し、金属部位１３の側面１３Ｓの一部が接し、また、ｐ＋型半導体部１４ａの一部に対し金属部位１３の側面１３Ｓに連結する底面１３Ｂの一部が接している。そして、ｐ－型半導体部１４ｂは、その側面１４ｂＳの下部からｐ＋型半導体部１４ａの底面１４ａＢの一部まで覆い、金属部位１３には接していない構成となっている。
　図３（ｃ）に示すショットキーバリアダイオード２０では、ｐ型半導体堆積部１４ｃの一部に対し、金属部位１３の側面１３Ｓの一部が接し、また、ｐ＋型半導体部１４ａの一部に対し金属部位１３の側面１３Ｓに連結する底面１３Ｂの一部が接している。そして、ｐ－型半導体部１４ｂは、半導体基板１１の周縁部分における一主面１１ａ側において、ｐ－型半導体部１４ｂの側面１４ｂＳと、ｐ＋型半導体部１４ａの側面１４ａＳの一部とが接する深さまで形成される一方、金属部位１３の底面１３Ｂおよびｐ＋型半導体部１４ａの底部１４ａＢには接しない構成となっている。そして、ｐ－型半導体部１４ｂは、ｐ＋型半導体部１４ａの厚みよりも薄くなるように形成されている。
　図３（ｄ）に示すショットキーバリアダイオード２０では、ｐ型半導体堆積部１４ｃの一部に対し、金属部位１３の側面１３Ｓの一部が接し、また、ｐ＋型半導体部１４ａの一部に対し、金属部位１３の側面１３Ｓに連結する底面１３Ｂの一部が接している。そして、ｐ－型半導体部１４ｂは、半導体基板１１の周縁部分における一主面１１ａ側において、ｐ－型半導体部１４ｂの側面１４ｂＳの一部と、ｐ＋型半導体部１４ａの側面１４ａＳとが接する深さまで形成される一方、金属部位１３の底面１３Ｂおよびｐ＋型半導体部１４ａの底部１４ａＢには接しない構成となっている。そして、ｐ－型半導体部１４ｂは、ｐ＋型半導体部１４ａの厚みよりも厚くなるように形成されている。
　図３（ｅ）に示すショットキーバリアダイオード２０では、半導体基板１１の一主面１１ａ側の一部にｐ型半導体部位１４が形成されている。このｐ型半導体部位１４は、半導体基板１１の周縁に接しないように形成されている。そして、ｐ型半導体部位１４に重ねて、ｐ＋型半導体を堆積させたｐ型半導体堆積部１４ｃを形成している。
（５）ショットキー接合部の他の実施形態
　以下、本発明に係る半導体素子の一例であるショットキーバリアダイオードのショットキー接合部について、幾つかの変形例を例示するが、本発明はこれらの形態に限定されるものではない。なお、上述した第一実施形態、第二実施形態、および第三実施形態に係るショットキーバリアダイオードと同一の構成要素には同一の符号を付して、その詳細な説明は省略する。
　図９（ａ）に示すショットキーバリアダイオード３０は、図１（ａ）のショットキーバリアダイオード１０の構成と一部が同じである。このショットキーバリアダイオード３０において、ｐ型半導体部位１４を構成するｐ－型半導体部１４ｂのＸ軸方向に沿った半導体基板１１の周縁側における端部（エッジ部分）は、半導体基板１１の周縁側に向かって丸みを帯びるように厚みを漸減させた構成となっている。
　図９（ｂ）に示すショットキーバリアダイオード３０は、図９（ａ）のショットキーバリアダイオード３０の構成と一部が同じである。このショットキーバリアダイオード３０においては、ｐ＋型半導体部１４ａがｐ－型半導体部１４ｂによって覆われずに、金属部位１３と重なる部分でｐ＋型半導体部１４ａが第一半導体領域１２に接した構成となっている。
　図９（ｃ）に示すショットキーバリアダイオード３０は、図９（ａ）のショットキーバリアダイオード３０の構成と一部が同じである。このショットキーバリアダイオード３０においては、ｐ＋型半導体部１４ａの底面全体が第一半導体領域１２に接し、かつｐ－型半導体部１４ｂはｐ＋型半導体部１４ａよりも厚みが薄くなっている。
　図９（ｄ）に示すショットキーバリアダイオード３０は、図９（ａ）のショットキーバリアダイオード３０の構成と一部が同じである。このショットキーバリアダイオード３０においては、ｐ＋型半導体部１４ａの底面全体が第一半導体領域１２に接し、かつ、ｐ－型半導体部１４ｂはｐ＋型半導体部１４ａよりも厚みが厚くなっている。
　図１０（ａ）に示すショットキーバリアダイオード４０では、図３（ａ）のショットキーバリアダイオード２０の構成と一部が同じである。その相違点は次のとおりである。即ち、ショットキーバリアダイオード４０においては、ｐ型半導体部位１４を構成するｐ－型半導体部１４ｂのＸ軸方向に沿った半導体基板１１の周縁側における端部（エッジ部分）側は、半導体基板１１の周縁から所定の距離だけ離れた位置に向かって丸みを帯びるように膨らませ、厚みを増加させた構成となっている。
　図１０（ｂ）に示すショットキーバリアダイオード４０は、図１０（ａ）のショットキーバリアダイオード４０の構成と一部が同じである。このショットキーバリアダイオード４０においては、ｐ＋型半導体部１４ａがｐ－型半導体部１４ｂによって覆われずに、金属部位１３と重なる部分でｐ＋型半導体部１４ａが第一半導体領域１２に接した構成となっている。
　図１０（ｃ）に示すショットキーバリアダイオード４０は、図１０（ａ）のショットキーバリアダイオード４０の構成と一部が同じである。このショットキーバリアダイオード４０においては、ｐ＋型半導体部１４ａの底面全体が第一半導体領域１２に接し、かつｐ－型半導体部１４ｂはｐ＋型半導体部１４ａよりも厚みが薄くなっている。
　図１０（ｄ）に示すショットキーバリアダイオード４０は、図１０（ａ）のショットキーバリアダイオード４０の構成と一部が同じである。このショットキーバリアダイオード４０においては、ｐ＋型半導体部１４ａの底面全体が第一半導体領域１２に接し、かつ、ｐ－型半導体部１４ｂはｐ＋型半導体部１４ａよりも厚みが厚くなっている。
　図１１に示すショットキーバリアダイオード５０では、図２（ｄ）のショットキーバリアダイオード１０の構成に対して、更に、ｐ型半導体部位１４が加えられている。即ち、加えられているｐ型半導体部位１４は、他のｐ型半導体部位１４と接しない位置であり、かつ、金属部位１３と接するｐ型半導体部位１４よりも、半導体基板１１の周縁側における外側において金属部位１３の周縁部を環状に取り囲むように複数配列した構成となっている。
　図１２に示したショットキーバリアダイオード６０では、図１１における複数のｐ型半導体部位１４のうち、半導体基板１１の周縁に近いｐ型半導体部位１４ほど、Ｚ軸方向に沿った厚みを増加させた構成である。
　図１３に示したショットキーバリアダイオード７０では、図１２における複数のｐ型半導体部位１４のうち、半導体基板１１の周縁に近いｐ型半導体部位１４ほど、Ｚ軸方向に沿った厚みを増加させている。更に、環状に形成されたｐ型半導体部位１４のうち周方向の一部を分割するように設定されたｐ型半導体部位１４が形成されない非形成部が、Ｙ軸方向において異なる位置に、ｐ型半導体部位１４のそれぞれに形成されている。そして、Ｙ軸方向に沿って、隣接するｐ型半導体部位１４どうしが重なり合うように配したものである。
　以下、本発明の効果を検証した実施例を従来例との対比で示す。
本検証においては、逆サージ耐量の指標として、ＰＲＳＭ試験を実施した場合の、基板の周縁領域における電流の流れと温度の上昇をシミュレーションした。
　図４、図５は、従来例として図８に示した従来のＪＢＳ構造のショットキーバリアダイオードにＰＲＳＭ試験を行った場合の、基板の周縁領域における電流の流れ（図４）と、温度上昇の分布（図５）とを時間の経過（５μｓｅｃ，８μｓｅｃ，２０μｓｅｃ）とともに示した分布図である。
　図４、図５に示す分布図において、上部中央に金属層３が示され、その両側にガードリング６が示されている。この図４、図５におけるショットキーバリアダイオードは、図８に示す従来のショットキーバリアダイオードに対応する。
図４、図５に示すシミュレーション結果によれば、試験開始から時間が５μｓｅｃ、８μｓｅｃ、１１μｓｅｃと経過しても、電流の流れはＸ軸方およびＹ軸方向のショットキー接合面全体には広がらず、ガードリング６が形成された部分に集中している（図４）。そして、電流の流れはＸ軸方およびＹ軸方向のショットキー接合面全体に広がらないため、試験開始から時間が５μｓｅｃ、８μｓｅｃ、１１μｓｅｃと経過するに従って、半導体基板のガードリング６付近での温度が、電流の集中によって大きく上昇した（図５）。半導体基板のガードリング６付近での温度は、最も高い部分で６００～７００℃となった。
なお、定格サージ逆電力としては０．１ｋｗないし０．２ｋｗであった。
　図６、図７は、本発明の実施例として、図１（ａ）に示したショットキーバリアダイオード（半導体素子）に、同様に定格サージ逆電力（ＰＲＳＭ）試験を行った場合の、基板の周縁領域における電流の流れ（図６）と温度上昇の分布（図７）をシミュレーションして、時間の経過（５μｓｅｃ，８μｓｅｃ，２０μｓｅｃ）とともに示した分布図である。なお、本実施例のショットキーバリアダイオードにおいて、半導体基板１１の一面側には、０．１５μｍの凹部Ｔを形成し、この凹部Ｔの内部を埋設するように金属部位１３を形成した場合を想定した。図６、図７に示す分布図において、上部中央に金属部位１３が示され、その両側にガードリングであるｐ型半導体部位１４が示されている。この図６、図７におけるショットキーバリアダイオードは、図１４に示す本発明のショットキーバリアダイオードに対応する。
図６に示した結果によれば、時間が５μｓｅｃ、８μｓｅｃ、２０μｓｅｃと経過するにつれて、電流の流れは金属部位１３が形成されたショットキー接合面全体に広がり、ｐ型半導体部位１４への電流の集中が緩和された。この電流の流れのショットキー接合面全体への広がりに伴って、ショットキー接合面全体の温度分布が均一化された。これによって、ｐ型半導体部位１４の近傍の温度上昇が、図４、図５に示す従来例に対して緩和された（図７）。半導体基板のガードリング６付近での温度は、図５に示す従来例と比べて５０～１００℃程度低下した。
　以上の結果から、従来例のショットキーバリアダイオードではガードリング付近での温度上昇によって特性低下が生じる虞があるが、本発明のショットキーバリアダイオードでは、ショットキー接合面全体の温度分布の均一化によって、特性低下が生じないというシミュレーション結果が得られた。また、定格サージ逆電力としては１ｋｗないし２ｋｗとなり、従来例に対して大きく改善された。
　１０・・ショットキーバリアダイオード（半導体素子）、１１・・半導体基板、１３・・金属部位（第二部位）、１４・・ｐ型半導体部位（第一部位）、１４ａ・・ｐ＋型半導体部（第一濃度部）、１４ｂ・・ｐ－型半導体部（第二濃度部）、１４ｃ・・・ｐ型半導体堆積部。

Claims (4)

  1. 第一導電型である半導体基板と、前記半導体基板の一主面側の一部に形成された、前記第一導電型とは逆導電型の第二導電型である第一部位と、前記第一部位の一部と電気的に接続されるようにして、前記半導体基板の一主面側に形成された導電性の第二部位と、を少なくとも備え、
    前記第一部位の一部に対して、前記第二部位は、その側面の一部とこれに連結する底面の一部とが接する構成を有することを特徴とする半導体素子。
  2. 前記第二部位の底面は、前記半導体基板の厚み方向に沿って前記半導体基板の一主面よりも深い位置にあることを特徴とする請求項１記載の半導体素子。
  3. 前記第二部位の底面は、前記半導体基板の一主面に接してなり、
    前記第一部位の一部は、前記半導体基板の一主面から更に上方に向けて形成されており、
    前記第二部位の側面は、前記半導体基板の一主面よりも上方で前記第一部位と接することを特徴とする請求項１記載の半導体素子。
  4. 前記第一部位は、互いに不純物濃度が異なる第一濃度部と第二濃度部とからなり、
    前記第一濃度部の一部に対して、前記第二部位は、その側面の一部とこれに連結する底面の一部とが接し、
    前記第二濃度部は、その側面の少なくとも一部が、前記第一濃度部の側面と接してなることを特徴とする請求項１ないし３のいずれか１項記載の半導体素子。
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