WO2013018776A1 - プラズマエッチング方法 - Google Patents

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WO2013018776A1
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etching
frequency power
processing gas
power supply
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顕 中川
文生 山▲崎▼
広実 望月
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東京エレクトロン株式会社
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    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
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    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching

Definitions

  • the present invention relates to a plasma etching method for performing plasma etching on a substrate with plasma.
  • a plasma etching process is often used in which etching is performed with plasma using a resist as a mask.
  • HARC High Aspect Ratio Contact
  • an etching mask such as a photoresist is negatively charged, and the charge is neutralized on the etching surface at the initial stage of etching.
  • positive ions accumulate at the bottom of the hole and the etched surface becomes positively charged. For this reason, positive ions bend due to repulsion in the hole, and the etching shape is bent or distorted.
  • the etching rate is lowered.
  • Patent Document 1 discloses a technique for neutralizing positive charging at the bottom of the hole by applying high-frequency power for plasma generation in a pulsed manner, supplying more secondary electrons to the bottom of the hole. Yes.
  • a plasma etching method that suppresses the occurrence of necking and bowing, has a high etching rate, and has a high mask selectivity.
  • a plasma etching method using a plasma etching apparatus having a lower electrode functioning as a mounting table for an object to be processed and an upper electrode disposed to face the lower electrode, wherein the first processing gas contains a fluorocarbon-based gas. And a second processing gas containing a fluorocarbon-based gas, wherein radicals of the second processing gas have an adhesion property to the object to be processed of the first processing gas.
  • the absolute value of the applied voltage towards the period of such increases, plasma etching method of applying a negative DC voltage to the upper electrode.
  • a plasma etching method that suppresses the occurrence of necking and bowing, has a high etching rate, and has a high mask selectivity.
  • FIG. 1 is a diagram for explaining the correlation between the adhesion of a processing gas and the hole shape, and shows a schematic diagram of an example of a hole in which a protective film is formed.
  • an object to be processed that is, a film to be etched
  • a radical of a processing gas to be used such as a processing substrate, a base film, an oxide film, a nitride film, etc. It is assumed that the radical “a” in FIG. 1 is relatively more adherent than the radical “b” in FIG. 1.
  • the present embodiment is not limited to the structure of the semiconductor wafer W.
  • a relatively thick protective film 5 is formed on the surface of the etching mask 3 and the side surface of the hole 4.
  • HOC etching it is preferable to use a radical with high adhesion in order to ensure a high mask selectivity.
  • the thickness of the protective film formed on the side surface of the etching mask 3 increases, and necking that closes the hole entrance tends to occur.
  • the amount of ions penetrating the inside of the hole is insufficient, and the CD (Critical Dimension) at the bottom of the hole is reduced and / or the etching rate is reduced.
  • incident ions may be reflected above the necking, and bowing (side wall drooping) may occur below the necking.
  • the processing gas is changed at least once during the plasma etching processing period.
  • the first processing gas having high adhesion to the etching target film of the protective film is selected to increase the mask selection ratio during etching.
  • a second processing gas in which the protective film is thinly attached to the side wall inside the hole is selected, and plasma etching is performed while suppressing the aforementioned necking.
  • the timing of switching the processing gas depends on the etching conditions, the desired aspect ratio, and the like, and can be appropriately selected by those skilled in the art.
  • a processing gas that can be preferably used in the present embodiment is a processing gas containing a fluorocarbon-based gas.
  • the fluorocarbon-based gases can be used is not particularly limited, for example, CF, CF 2, CF 3 , CF 4, C 2 F 4, C 2 F 6, C 3 F 8, C 4 F 6, C 4 F 8 , C 4 F 10 , C 5 F 8 and other fluorocarbon gases (C x F y ).
  • One kind of fluorocarbon gas may be used alone, or two or more kinds may be used in combination.
  • a gas containing argon gas and / or oxygen gas may be added. The addition of argon gas or oxygen gas increases the electron temperature during etching. As the electron temperature rises, the degree of radical dissociation increases, so the amount of radicals supplied into the holes increases, thereby increasing the deposition rate of the protective film.
  • the adherence of fluorocarbon-based gas radicals to the etching target film usually depends on the number of Cs relative to the number of Fs in one radical molecule (that is, the C / F ratio). Adhesion to the etching target film is enhanced.
  • the processing gas is selected in consideration of dissociation of the processing gas according to the etching conditions (for example, temperature and residence time). For example, an example where C 4 F 6 and C 4 F 8 are used as the fluorocarbon-based gas will be described.
  • the C 4 F 6 radical is partially dissociated into CF x at a normal etching temperature, it mainly exists as a C 4 F 6 radical.
  • C 4 F 8 radicals are generally dissociated at normal etching temperatures and exist mainly as C 2 F 4 radicals. Therefore, in the initial stage of plasma etching (for example, the main etching process), C 4 F 6 having high adhesion is used as the first processing gas to increase the selectivity, and in the latter stage of plasma etching (for example, the over etching process), the second ratio is increased. C 4 F 8 having low adhesion is used as a processing gas, and the etching rate is increased even if the selectivity is lowered from the initial stage of plasma etching.
  • FIG. 2 is a schematic cross-sectional view showing an example of a plasma etching apparatus capable of performing the plasma etching method according to the first embodiment of the present invention.
  • the plasma etching apparatus shown in FIG. 2 is configured as a capacitively coupled parallel plate plasma etching apparatus, and has, for example, a substantially cylindrical chamber (processing vessel) 10 made of aluminum whose surface is anodized.
  • the chamber 10 is grounded for safety.
  • a cylindrical susceptor support 14 is disposed at the bottom of the chamber 10 via an insulating plate 12 made of ceramics or the like, and a susceptor 16 made of, for example, aluminum is provided on the susceptor support 14.
  • the susceptor 16 constitutes a lower electrode, on which a semiconductor wafer W as an object to be processed is placed.
  • an electrostatic chuck 18 for attracting and holding the semiconductor wafer W with an electrostatic force is provided.
  • the electrostatic chuck 18 has a structure in which an electrode 20 made of a conductive film is sandwiched between a pair of insulating layers or insulating sheets, and a DC power source 22 is electrically connected to the electrode 20.
  • the semiconductor wafer W is attracted and held on the electrostatic chuck 18 by an electrostatic force such as a Coulomb force generated by a DC voltage from the DC power supply 22.
  • a refrigerant chamber 28 is provided on the circumference.
  • a refrigerant having a predetermined temperature for example, cooling water, is circulated and supplied to the refrigerant chamber from a chiller unit (not shown) provided outside through the pipes 30a and 30b.
  • a chiller unit not shown
  • a heat transfer gas from a heat transfer gas supply mechanism (not shown), such as He gas, is supplied between the upper surface of the electrostatic chuck 18 and the back surface of the semiconductor wafer W via the gas supply line 32.
  • an upper electrode 34 is provided in parallel to face the susceptor 16.
  • a space between the upper and lower electrodes 34 and 16 becomes a plasma generation space.
  • the upper electrode 34 is opposed to the semiconductor wafer W on the susceptor 16 as a lower electrode, and forms a surface in contact with the plasma generation space, that is, an opposed surface.
  • the upper electrode 34 is supported on the upper part of the chamber 10 via an insulating shielding member 42. Further, the upper electrode 34 constitutes a surface facing the susceptor 16 and has a large number of discharge holes 37.
  • the upper electrode 34 removably supports the electrode plate 36, and is a water-cooled structure made of a conductive material such as aluminum. Electrode support 38.
  • the electrode plate 36 is preferably a low resistance conductor or semiconductor with little Joule heat. Further, as described later, a silicon-containing material is preferable from the viewpoint of strengthening the resist. From such a viewpoint, the electrode plate 36 is preferably made of silicon or SiC.
  • a gas diffusion chamber 40 is provided inside the electrode support 38, and a number of gas flow holes 41 communicating with the gas discharge holes 37 extend downward from the gas diffusion chamber 40.
  • a gas inlet 62 for introducing a processing gas to the gas diffusion chamber 40 is formed.
  • a gas supply pipe 64 is connected to the gas introduction port 62, and a processing gas supply source 66 is connected to the gas supply pipe 64.
  • the processing gas supply source 66 is controlled by the control unit 100 and can supply a plurality of types of processing gases for a predetermined amount of time according to the process.
  • the gas supply pipe 64 is provided with a mass flow controller (MFC) 68 and an opening / closing valve 70 in order from the upstream side to control the supply amount of the processing gas (FCS may be used instead of MFC).
  • MFC mass flow controller
  • the above-mentioned processing gas reaches the gas diffusion chamber 40 from the gas supply pipe 64 through the gas supply hole 41 and the gas discharge hole 37 from the processing gas supply source 66.
  • the upper electrode 34 functions as a shower head for supplying the processing gas.
  • a first DC power supply 50 is electrically connected to the upper electrode 34 via a low pass filter (LPF) 46a.
  • the first DC power supply 50 is connected so that the negative electrode is on the upper electrode 34 side, and a negative (minus) voltage is applied to the upper electrode 34.
  • the low-pass filter (LPF) 46a traps high frequencies from first and second high-frequency power sources, which will be described later, and is preferably composed of an LR filter or an LC filter.
  • the cylindrical grounding conductor 10 a is provided so as to extend from the side wall of the chamber 10 above the height position of the upper electrode 34.
  • a first high-frequency power supply 48 for generating plasma is electrically connected to the susceptor 16 serving as the lower electrode via a first matching unit 46.
  • the first high frequency power supply 48 outputs a high frequency power of 27 to 100 MHz, for example, 40 MHz.
  • the first matching unit 46 matches the load impedance with the internal (or output) impedance of the first high-frequency power source 48, and the output impedance of the first high-frequency power source 48 when plasma is generated in the chamber 10. And the load impedance seem to match.
  • the first matching unit 46 includes a first variable capacitor 97 that is branched from the power supply line 96 of the first high-frequency power supply 46, and a first branching point of the power supply line 96.
  • the second variable capacitor 98 provided on the high frequency power supply 48 side and the coil 99 provided on the opposite side of the branch point.
  • the susceptor 16 is also electrically connected to the second high frequency power supply 90 via the second matching unit 88.
  • the second high frequency power supply 90 outputs a high frequency power of a frequency within a range of 400 kHz to 13.56 MHz, for example, 3 MHz.
  • the second matching unit 88 is for matching the load impedance with the internal (or output) impedance of the second high-frequency power source 90, and when the plasma is generated in the chamber 10, It functions so that the impedance and the load impedance including the plasma in the chamber 10 seem to coincide.
  • the first DC power supply 50, the first high-frequency power supply 48, the second high-frequency power supply 90, the first matching unit 46, and the second matching unit 88 are electrically connected to the power supply controller 95. It is controlled by the power supply controller 95.
  • the power supply controller 95 can turn on / off the first high frequency power supply 48 and control the output. Specifically, a state in which the first high frequency power supply 48 is continuously turned on and plasma is generated and alternately turned on and off, for example, in a pulse form, a state where the plasma is present and a state where the plasma is extinguished. It can be controlled to be alternately formed.
  • the second high-frequency power supply 90 for bias can be turned on / off and the output can be controlled.
  • the second high-frequency power supply 90 is in a state in which a bias is continuously applied at a predetermined output during plasma processing. Can be controlled in synchronism with the on / off of the first high frequency power supply 48, for example, to control a pulsed output.
  • the power supply controller 95 can perform on / off control and current / voltage control of the first DC power supply 50.
  • the first high frequency power supply 48 is configured such that the power supply controller 95 performs matching in the first matching unit 46 in the mode in which the high frequency power is turned on / off in a predetermined cycle. The operation is controlled to be switched in synchronization with this on / off.
  • the power controller 95 when the power supply controller 95 operates the first high-frequency power supply unit 48 in the on / off mode and the variable capacitor cannot follow on / off, the power controller 95 performs the operation of the first matching unit 46. It is preferable to control so that it is not performed.
  • the second matching unit 88 is basically configured in the same manner as the first matching unit 46, and the power supply controller 95 outputs the output of the second high frequency power supply 90 to the on / off state of the first high frequency power supply 48. When the output of the variable capacitor cannot follow the on / off in synchronization with the output, it is preferable to control so that the operation of the second matching unit 88 is not performed.
  • the first matching unit 46 is connected to the internal impedance of the first high-frequency power source 48 at high output.
  • the second matching unit 88 is operated so that the load impedance including the plasma in the chamber 10 coincides with the load impedance including the plasma in the chamber 10. Control may be performed so as to perform an operation that matches the impedance.
  • An exhaust port 80 is provided at the bottom of the chamber 10, and an exhaust device 84 is connected to the exhaust port 80 via an exhaust pipe 82.
  • the exhaust device 84 has a vacuum pump such as a turbo molecular pump, and can reduce the pressure in the chamber 10 to a desired degree of vacuum.
  • a loading / unloading port 85 for the semiconductor wafer W is provided on the side wall of the chamber 10, and the loading / unloading port 85 can be opened and closed by a gate valve 86.
  • a deposition shield 11 is detachably provided in order to prevent etching by-products (depots) from adhering to the chamber 10 along the inner wall of the chamber 10. That is, the deposition shield 11 forms a chamber wall.
  • the deposition shield 11 is also provided on the outer periphery of the inner wall member 26.
  • An exhaust plate 83 is provided between the deposition shield 11 on the chamber wall side at the bottom of the chamber 10 and the deposition shield 11 on the inner wall member 26 side.
  • an aluminum material coated with ceramics such as Y 2 O 3 can be suitably used.
  • a conductive member (GND block) 91 connected to the ground in a DC manner is provided at a portion of the deposit shield 11 that is substantially the same height as the wafer W that constitutes the inner wall of the chamber, thereby preventing abnormal discharge. Demonstrate the effect.
  • this electroconductive member 91 is provided in the plasma production
  • Each component (for example, power supply system, gas supply system, drive system, power supply controller 95, etc.) of the plasma processing apparatus is connected to and controlled by a control unit (overall control device) 100 including a microprocessor (computer). It has become. Also connected to the control unit 100 is a user interface 101 including a keyboard for an operator to input commands for managing the plasma processing apparatus, a display for visualizing and displaying the operating status of the plasma processing apparatus, and the like. ing.
  • control unit 100 causes each component of the plasma processing apparatus to execute processing according to a control program for realizing various processings executed by the plasma processing apparatus under the control of the control unit 100 and processing conditions.
  • a storage unit 102 in which a program (that is, a processing recipe) for storing is stored is connected.
  • the processing recipe is stored in a storage medium in the storage unit 102.
  • the storage medium may be a hard disk or semiconductor memory, or may be portable such as a CDROM, DVD, flash memory or the like.
  • the processing in the plasma processing apparatus is performed under the control of the control unit 100 by calling an arbitrary processing recipe from the storage unit 102 and causing the control unit 100 to execute it according to an instruction from the user interface 101 as necessary. Is called.
  • a semiconductor wafer W having a structure in which an insulating film is formed on a Si substrate and a hard mask film as an etching mask is formed thereon is prepared.
  • plasma etching is performed on the insulating film will be described, the present invention is not limited to this.
  • the gate valve 86 is opened, and the semiconductor wafer W having the above-described configuration is loaded into the chamber 10 via the loading / unloading port 85 and placed on the susceptor 16.
  • the gate valve 86 is closed, and the first processing gas is supplied from the processing gas supply source 66 to the gas diffusion chamber 40 at a predetermined flow rate while the chamber 10 is exhausted by the exhaust device 84.
  • the first processing gas is supplied into the chamber 10 through the gas flow hole 41 and the gas discharge hole 37, and the pressure in the chamber is set to a set value within a range of 0.75 to 113 mmTorr, for example.
  • plasma etching is performed on the wafer W by applying predetermined high-frequency power and direct current voltage.
  • the semiconductor wafer W is fixed to the electrostatic chuck 18 by applying a DC voltage from the DC power source 22 to the electrode 20 of the electrostatic chuck 18.
  • a first processing gas having high adhesion is used, and a high frequency for generating plasma is normally generated from the first high frequency power supply 48 at a frequency of 27 to 100 MHz. Apply power. Further, high frequency power for ion attraction having a frequency of 400 kHz to 13.56 MHz is applied from the second high frequency power supply 90. Exemplifying frequencies that can be taken by the first high-frequency power and the second high-frequency power, examples of the first high-frequency power include 27 MHz, 40 MHz, 60 MHz, 80 MHz, and 100 MHz.
  • Examples include 400 kHz, 800 kHz, 1 MHz, 2 MHz, 3 MHz, 13 MHz, and 13.6 MHz.
  • the present invention is not limited in this respect because it can be used in an appropriate combination depending on the process.
  • the first process gas discharged from the gas discharge hole 37 formed in the electrode plate 36 of the upper electrode 34 is turned into plasma in the glow discharge between the upper electrode 34 and the susceptor 16 as the lower electrode generated by the high frequency power. .
  • the insulating film of the semiconductor wafer W is etched by the positive ions and radicals generated by the plasma using the hard mask film as an etching mask.
  • plasma can be generated at a position closer to the wafer by applying high-frequency power for plasma formation to the lower electrode.
  • the etching rate can be increased even under conditions where the pressure in the chamber 10 is high and the plasma density is low.
  • the plasma formation function and the ion attraction function necessary for plasma etching can be independently performed by separately applying high frequency power for plasma formation and high frequency power for ion attraction to the lower electrode. It becomes possible to control. Therefore, it is possible to satisfy the etching conditions that require high fine workability.
  • high frequency power in a high frequency region of 27 MHz or higher is supplied for plasma generation, the plasma can be densified in a preferable state, and high density plasma can be generated even under lower pressure conditions. .
  • a negative DC voltage is applied from the variable DC power supply 50 to the upper electrode 34, so that positive ions in the plasma collide with the upper electrode 34 and secondary electrons are generated in the vicinity thereof.
  • the generated secondary electrons are accelerated downward in the vertical direction, and the accelerated secondary electrons (fast electrons) are supplied to the semiconductor wafer W that is the object to be processed.
  • Etching proceeds with the positive ions in the plasma dominant.
  • the contact hole formed by etching is shallow, and electrons reach the etching surface, and charges are neutralized even if positive ions are supplied to the etching surface. Therefore, the etching proceeds normally.
  • the second etching step is performed.
  • FIG. 4 shows an example of a timing chart showing the states of the first high-frequency power source, the second high-frequency power source, and the first DC power source in the plasma etching method according to the embodiment of the present invention.
  • 5A is a schematic diagram showing the behavior of secondary electrons generated by applying a negative DC voltage at the upper electrode when the plasma sheath is thick.
  • FIG. 5B is a schematic diagram showing the plasma sheath. The schematic diagram which shows the behavior of the secondary electron which generate
  • the first high frequency power supply 48 for generating plasma is alternately turned on and off, and the second bias application second bias is applied in synchronization therewith.
  • the high frequency power supply 90 is turned on and off alternately. That is, the state in which plasma (glow plasma) is generated by the first high-frequency power supply 48 (plasma on) and the state in which the glow plasma disappears (plasma off) are alternately repeated in pulses.
  • a negative DC voltage is applied from the variable DC power supply 50 to the upper electrode 34, so that positive ions in the plasma collide with the upper electrode 34 and are in the vicinity of the upper electrode 34. Secondary electrons are generated. The generated secondary electrons are accelerated downward in the vertical direction of the processing space by the potential difference between the DC voltage value applied to the upper electrode 34 from the variable DC power supply 50 and the plasma potential. At this time, by making the polarity, voltage value, and current value of the variable DC power supply desired, secondary electrons (fast electrons) are irradiated onto the semiconductor wafer. However, as shown in “a” of FIG.
  • the plasma sheath of the plasma generated by the first high-frequency power supply 48 and the second high-frequency power supply 90 for applying a bias are used. Together with the plasma sheath generated by the above, a thick plasma sheath S is formed. Therefore, secondary electrons are reflected by the plasma sheath.
  • the first high frequency power supply 48 and the second high frequency power supply 90 are off during the plasma off period. Therefore, the plasma sheath disappears almost completely, and secondary electrons (fast electrons) can easily reach the semiconductor wafer W.
  • the applied voltage is applied from the first DC power supply 50 to the upper electrode 34 in the plasma off period rather than the plasma on period in synchronization with the plasma on / off.
  • a negative DC voltage is applied so that the absolute value becomes large.
  • the secondary electrons irradiated and supplied by the above-described process modify the composition of the etching mask (in particular, an organic mask such as ArF photoresist), and the etching mask is strengthened. Therefore, the amount of secondary electrons generated in the vicinity of the upper electrode 34 is controlled by the applied voltage value and applied current value of the variable DC power supply 50, and further, the acceleration voltage of the secondary electrons to the wafer is controlled, thereby providing an etching mask.
  • strengthening with respect to can be aimed at.
  • the effect of improving the plasma resistance of the etching mask is particularly great when an organic mask having low plasma resistance such as ArF photoresist is used as the etching mask.
  • a processing gas is used in which the protective film is thinly adhered inside the hole to suppress necking, and the radical adherence to the etching target film is low.
  • the plasma resistance of the etching mask (particularly, the organic mask) can be improved by the secondary electrons supplied into the holes by the above-described process. Therefore, even in HARC etching, it is possible to effectively prevent the remaining film of the etching mask from being lowered.
  • FIG. 6 illustrates the relationship between the on / off state of plasma accompanying the on / off of high-frequency power and the incident electron current (A) to the semiconductor wafer W, which is an index of the amount of electrons incident on the semiconductor wafer W.
  • A incident electron current
  • FIG. 6 illustrates the relationship between the on / off state of plasma accompanying the on / off of high-frequency power and the incident electron current (A) to the semiconductor wafer W, which is an index of the amount of electrons incident on the semiconductor wafer W.
  • An example of the graph is shown.
  • the incident electron current increases during the period when the plasma is turned off by turning off the radio frequency (RF) power, and more electrons are supplied during the plasma off period than during the plasma on period. I understand.
  • RF radio frequency
  • the direct-current voltage applied during the plasma-on period may be set to a value corresponding to the plasma to be formed, for example, about 0 to ⁇ 300V.
  • the absolute value of the DC voltage applied during the plasma off period only needs to be larger than that during the plasma on period. However, in consideration of the durability of the apparatus, the absolute value is preferably smaller than ⁇ 2000V.
  • the plasma off period is preferably 50 ⁇ sec or less. If the plasma off period exceeds 50 ⁇ sec, the time during which the plasma does not contribute to etching becomes long and the efficiency decreases.
  • the pulse interval by shortening the period from plasma off to the next plasma off, that is, the pulse interval, the timing at which secondary electrons flow into the semiconductor wafer W increases, and the amount of secondary electrons supplied into the holes is reduced. Since it increases, it is preferable. For example, it can be set to 50 ⁇ sec (20 kHz), 100 ⁇ sec (10 kHz), or the like.
  • the pulse interval may be decreased step by step. For example, in FIG. 4, the interval Sa of the preceding pulse is equal to the interval Sb of the next pulse. That is, in FIG.
  • the interval Sb of the next pulse may be made shorter than the interval Sa of the preceding pulse, that is, the interval of the pulses may be controlled so that Sa> Sb.
  • the ratio of the plasma on period to the period from plasma off to the next plasma off can be set to 70%, for example.
  • the DC voltage from the first DC power supply 50 may be turned off during the plasma on period and turned on during the plasma off period.
  • a high argon gas flow rate is preferable because the amount of secondary electrons generated in the vicinity of the upper electrode can be increased.
  • 275 sccm or 550 sccm can be set.
  • the first high frequency power supply 48 applies a high frequency power for plasma generation of 27 to 100 MHz, for example, 40 MHz.
  • the second high frequency power supply 90 applies a high frequency power of 400 kHz to 13.56 MHz, for example, 3 MHz for ion attraction.
  • the mask selectivity is increased by using radicals having high adhesion.
  • the second etching step necking is suppressed by using radicals having lower adhesion than in the first etching step.
  • the plasma on and plasma off periods are alternately formed in a pulse shape, and the absolute value of the applied voltage is larger in the plasma off period than in the plasma on period in synchronization with the plasma on and off.
  • a negative DC voltage is applied to the mask to effectively prevent the mask residual film from being lowered.
  • the necking since the necking is small, it is possible to prevent the etching rate from being lowered.
  • the bottom CD (Btm CD) which is the CD value at the bottom of the hole can be secured. That is, it is possible to provide a plasma etching method in which a hole has a good vertical shape and can realize a high aspect ratio.
  • This embodiment is not limited to the first etching step and the second etching step, and may include a third etching step.
  • a third processing gas having an adhesive radical between the first processing gas and the second processing gas is used between the first etching step and the second etching step described above. You may have a 3rd etching process.
  • An object to be processed was used in which an oxide film was formed on a silicon substrate, a nitride film and an oxide film were sequentially stacked thereon as a hard mask, and Poly-Si was further stacked.
  • FIG. 7 shows a schematic diagram for explaining the vertical shape of the contact hole after the plasma etching method of the first embodiment and the comparative example. Note that “a” in FIG. 7 and “c” in FIG. 7 are views after the first embodiment, and “b” in FIG. 7 and “d” in FIG. 7 are views after the comparative example.
  • the bowing CD is substantially the same in the plasma etching method of the first embodiment and the comparative example.
  • the bottom CD is greatly expanded in the same etching time. That is, it can be seen that the bottom CD can be secured while suppressing the bowing CD to the same extent, and the vertical shape of the contact hole can be improved.
  • the bowing CD refers to the diameter of the portion most widened by bowing in the contact hole.
  • “c” in FIG. 7 and “d” in FIG. 7 indicate the ratio (Btm / Bow ratio) between the bowing CD and the bottom CD in order to grasp the etching shape property with higher accuracy.
  • the bottom CD can be secured while suppressing the bowing CD by using the method of the first embodiment.
  • the method of the first embodiment supplies a larger amount of secondary electrons onto the semiconductor wafer than the method of the comparative example, so that it can be seen that the amount of remaining film of the Poly-Si mask is large.
  • FIG. 8 shows a schematic diagram for explaining the vertical shape of the contact hole after the plasma etching method of the second embodiment and the comparative example.
  • “a” in FIG. 8 and “c” in FIG. 8 are diagrams after the second embodiment
  • “b” in FIG. 8 and “d” in FIG. 8 are diagrams after the comparative example.
  • the plasma etching method of the second embodiment significantly suppressed the bowing CD as compared with the plasma etching method of the comparative example.
  • the bottom CD is greatly expanded in the same etching time by using the method of the second embodiment. That is, it can be seen that the bottom CD can be secured while suppressing the bowing CD, and the vertical shape of the contact hole can be improved.
  • the bottom CD can be secured while suppressing the bowing CD.
  • the amount of remaining film of the Poly-Si mask is also large in the method of the second embodiment because more secondary electrons are supplied onto the semiconductor wafer as compared with the method of the comparative example.
  • Table 1 shows the mask selection ratio under each etching condition.
  • the DC sync pulse in Table 1 means that the plasma on and plasma off periods are alternately formed in a pulse shape, and in synchronization with the plasma on and off, the plasma off period is greater than the plasma on period. This refers to etching when a negative DC voltage is applied to the upper electrode so that the absolute value of the applied voltage is increased.
  • the synchro pulse refers to etching in the case where the DC voltage from the first DC power supply is made constant and the plasma-on and plasma-off periods are alternately formed in pulses.
  • the mask selection ratio is also increased by shortening the pulse interval of the high frequency power supply. This is due to an increase in the amount of secondary electrons supplied into the contact hole due to an increase in the number of secondary electron implantations in a state where the glow plasma has disappeared.
  • the plasma etching method according to the embodiment of the present invention has been described above.
  • the plasma etching method according to the present invention is not limited to the above embodiment and can be variously modified.
  • the plasma etching apparatus for carrying out the present invention is not limited to the one exemplified in the above embodiment, and for example, one high-frequency power source for generating plasma may be provided in the lower electrode.
  • the 1st DC voltage was applied in the case of plasma etching, it is not essential.
  • the method of alternately forming the plasma-on and plasma-off periods in a pulse shape can be applied to the first etching process and the third etching process of the above embodiment.

Abstract

　被処理体の戴置台として機能する下部電極と、前記下部電極に対向して配置される上部電極を有するプラズマエッチング装置を用いたプラズマエッチング方法であって、フルオロカーボン系ガスを含む第１の処理ガスを用いてプラズマエッチングする第１のエッチング工程と、フルオロカーボン系ガスを含む第２の処理ガスであって、該第２の処理ガスのラジカルの被処理体に対する付着性が前記第１の処理ガスのラジカルの前記被処理体に対する付着性より小さい前記第２の処理ガスを用いてプラズマエッチングする第２のエッチング工程と、を含み、前記第２のエッチング工程は、プラズマ生成用の高周波電力をオンにする第１条件と該高周波電力をオフにする第２条件とを交互に繰り返しながら、前記第１条件の期間よりも前記第２条件の期間の方が印加電圧の絶対値が大きくなるように、前記上部電極に負の直流電圧を印加するプラズマエッチング方法が提供される。

Description

プラズマエッチング方法
　本発明は、プラズマにより基板に対してプラズマエッチングを施すプラズマエッチング方法に関する。
　例えば半導体デバイスの製造プロセスにおいては、被処理体である半導体ウエハに形成された所定の層に所定のパターンを形成するために、レジストをマスクとしてプラズマによりエッチングするプラズマエッチング処理が多用されている。
　近年、半導体デバイスの微細化が進み、アスペクト比が２０以上のＨＡＲＣ（Ｈｉｇｈ　Ａｓｐｅｃｔ　Ｒａｔｉｏ　Ｃｏｎｔａｃｔ）エッチングが求められている。最近では、次世代ＨＡＲＣとしてアスペクト比４０を超えるような高いアスペクト比のエッチングが要求されるに至っている。
　このようなＨＡＲＣエッチングにおいては、フォトレジスト等のエッチングマスクは負に帯電しており、エッチング初期にはエッチング面において電荷が中和している。そして、エッチングが進行してアスペクト比が高くなると、ホールの底に正イオンがたまりエッチング面が正に帯電するようになる。このため、正イオンがホール内で反発により曲がってしまい、エッチング形状の曲がりや歪みが生じるようになる。また、このようにホールの底が正に帯電することにより、シェーディングダメージが懸念される。さらに、正イオンがホール底部に到達し難くなるため、エッチングレートの低下がもたらされる。
　そこで、特許文献１等には、プラズマ生成用の高周波電力をパルス状に印加し、より多くの２次電子をホール底部に供給し、ホール底部の正の帯電を中和する技術が開示されている。
特開２０１０－２１９４９１号公報
　しかしながら、特許文献１の方法では、ＨＡＲＣエッチングのために付着性が高いラジカルを有する処理ガスでエッチングすると、ネッキングが発生し、エッチングレートの低下やボウイングの発生につながることがあった。
　上記課題に対して、ネッキングやボウイングの発生を抑制し、高いエッチングレートで、高いマスク選択比を有するプラズマエッチング方法を提供する。
　上記課題を解決するために、本発明のある態様によれば、
　被処理体の戴置台として機能する下部電極と、前記下部電極に対向して配置される上部電極を有するプラズマエッチング装置を用いたプラズマエッチング方法であって、フルオロカーボン系ガスを含む第１の処理ガスを用いてプラズマエッチングする第１のエッチング工程と、フルオロカーボン系ガスを含む第２の処理ガスであって、該第２の処理ガスのラジカルの被処理体に対する付着性が前記第１の処理ガスのラジカルの前記被処理体に対する付着性より小さい前記第２の処理ガスを用いてプラズマエッチングする第２のエッチング工程と、を含み、前記第２のエッチング工程は、プラズマ生成用の高周波電力をオンにする第１条件と該高周波電力をオフにする第２条件とを交互に繰り返しながら、前記第１条件の期間よりも前記第２条件の期間の方が印加電圧の絶対値が大きくなるように、前記上部電極に負の直流電圧を印加するプラズマエッチング方法が提供される。
　本発明によれば、ネッキングやボウイングの発生を抑制し、高いエッチングレートで、高いマスク選択比を有するプラズマエッチング方法を提供できる。
処理ガスの付着性とホール形状の相関性を説明するための図であって、保護膜が形成されたホールの一例の概略図である。 本発明の実施形態に係るプラズマエッチング方法を実施することが可能なプラズマエッチング装置の一例を示す概略断面図である。 図２のプラズマエッチング装置において第１の高周波電源に接続された第１の整合器の構造を示す図。 本発明の実施形態に係るプラズマエッチング方法における第１の高周波電源、第２の高周波電源、および第１の直流電源の状態を示すタイミングチャートの例である。 上部電極で負の直流電圧印加により発生した２次電子の挙動を示す模式図である。 高周波電力のオン・オフにともなうプラズマのオン・オフと、半導体ウエハＷへの電子の入射量の指標である半導体ウエハＷへの入射電子電流（Ａ）との関係を説明するためのグラフの一例である。 本発明の実施形態に係るプラズマエッチング方法後の、コンタクトホールの側壁形状の一例を説明するための概略図である。 本発明の実施形態に係るプラズマエッチング方法後の、コンタクトホールの側壁形状の他の例を説明するための概略図である。 アルゴンガス流量及び高周波電源のパルスの間隔との関係を示した表（表１）である。
　以下、本発明の実施形態について図面を参照して具体的に説明する。
　　≪処理ガス≫
　まず、本実施形態で使用できる処理ガスについて説明する。
　図１に、処理ガスの付着性とホール形状の相関性を説明するための図であって、保護膜が形成されたホールの一例の概略図を示す。図１の「ａ」と図１の「ｂ」とでは、使用する処理ガスのラジカルの、被処理体（即ち、エッチング対象膜であり、例えば、処理基板、下地膜、酸化膜や窒化膜等のハードマスク、反射防止膜等）への付着性が異なり、図１の「ａ」のラジカルは、図１の「ｂ」のラジカルよりも相対的に付着性が高いと仮定している。
　また、図１では、被処理体として、Ｓｉ基板１上に絶縁膜２が形成され、その上のフォトリソグラフィによりパターン化されたフォトレジスト膜がエッチングマスク３として形成された構造の半導体ウエハＷについて説明する。しかしながら、本実施形態は、この半導体ウエハＷの構造に限定されない。
　図１の「ａ」では、付着性が高いラジカルを使用しているため、エッチングマスク３表面及びホール４側面に、比較的厚い保護膜５が形成される。高アスペクト比のコンタクトホールのエッチング（ＨＡＲＣエッチング）を行う際には、高いマスク選択比を確保するため、付着性が高いラジカルを使用することが好ましい。しかしながら、ホール径が小さくなるにつれ、エッチングマスク３の側面に生成した保護膜の膜厚が厚くなり、ホール入り口を塞ぐネッキングが生じやすくなる。それにより、ホール内部に侵入するイオン量が不足し、ホール底部のＣＤ（ｃｒｉｔｉｃａｌ　ｄｉｍｅｎｓｉｏｎ）が縮小及び／又はエッチングレートの低下につながる。また、ネッキングの上方で入射イオンが反射され、ネッキングの下方でボウイング（側壁の抉れ）が発生することがある。
　一方、図１の「ｂ」では、上述のネッキングを回避するために、図１の「ａ」の場合に比べて付着性が低いラジカルを生成する処理ガスを使用している。付着性が低いラジカルの場合、エッチングマスク３上の保護膜５は、薄膜として比較的広範囲に付着する傾向にある。そのため、プラズマ耐久性は、前述の場合と比較して悪化するため、ＨＡＲＣエッチングするための十分なマスク選択比が得られない。
　そこで、本実施形態では、プラズマエッチング処理期間中に、処理ガスを少なくとも一回以上変更する。この時、エッチング初期（例えば、メインエッチング工程）においては、保護膜のエッチング対象膜への付着性が高い第１の処理ガスを選択し、エッチング時のマスク選択比を高める。その後、エッチング後期（オーバーエッチング工程）においては、保護膜がホール内部の側壁に薄く付着する第２の処理ガスを選択し、前述のネッキングを抑制してプラズマエッチングを行う。ネッキングを抑制してプラズマエッチングを進行させることで、アスペクト比が高い領域においてもホールを良好な垂直形状にすることができる。なお、処理ガスの切り替えのタイミングは、エッチング条件、所望するアスペクト比等に依存し、当業者が適宜選択できるものである。
　本実施形態で好ましく使用できる処理ガスとしては、フルオロカーボン系ガスを含む処理ガスである。使用できるフルオロカーボン系ガスとしては、特に制限はなく、例えば、ＣＦ、ＣＦ２、ＣＦ３，ＣＦ４、Ｃ２Ｆ４、Ｃ２Ｆ６、Ｃ３Ｆ８、Ｃ４Ｆ６、Ｃ４Ｆ８、Ｃ４Ｆ１０、Ｃ５Ｆ８及び他のフルオロカーボン系ガス（ＣｘＦｙ）が挙げられる。フルオロカーボン系のガスは１種類を単独で使用しても良く、２種類以上を混合して併用しても良い。また、上述のフルオロカーボン系ガスに加えて、例えば、アルゴンガス及び／又は酸素ガスを含有するガスを添加しても良い。アルゴンガスや酸素ガスを添加することにより、エッチング時の電子温度が上昇する。そして、電子温度の上昇に伴い、ラジカル解離度が上昇するため、ホール内部に供給されるラジカル量が増加し、これにより、保護膜のデポレートを高くすることができる。
　フルオロカーボン系ガスのラジカルの、エッチング対象膜への付着性は、通常、ラジカル１分子中のＦの数に対するＣの数（即ち、Ｃ／Ｆ比）に依存し、Ｃ／Ｆ比が大きいほど、エッチング対象膜への付着性は高くなる。この時、エッチング時の条件（例えば、温度や滞在時間）に応じて、処理ガスの解離を考慮して、処理ガスを選択する。例えば、フルオロカーボン系ガスとしてＣ４Ｆ６及びＣ４Ｆ８を使用した場合の例について説明する。Ｃ４Ｆ６のラジカルは、通常のエッチング温度では、一部ＣＦｘに解離するが、主としてＣ４Ｆ６のラジカルとして存在する。一方、Ｃ４Ｆ８のラジカルは、通常のエッチング温度では概ね解離し、主としてＣ２Ｆ４のラジカルとして存在する。そのため、プラズマエッチング初期（例えば、メインエッチング工程）では第１の処理ガスとして付着性が高いＣ４Ｆ６を使用して選択比を高め、プラズマエッチング後期（例えば、オーバーエッチング工程）では第２の処理ガスとして付着性が低いＣ４Ｆ８を使用し、プラズマエッチング初期より選択比が低下してもエッチングレートを高めるようにする。
　　≪プラズマエッチング装置≫
　次に、本発明の第１の実施形態のプラズマエッチング装置について説明する。図２は、本発明の第１の実施形態に係るプラズマエッチング方法を実施することが可能なプラズマエッチング装置の一例を示す概略断面図である。
　図２に示すプラズマエッチング装置は、容量結合型平行板プラズマエッチング装置として構成されており、例えば表面が陽極酸化処理されたアルミニウムからなる略円筒状のチャンバ（処理容器）１０を有している。このチャンバ１０は保安接地されている。
　チャンバ１０の底部には、セラミックス等からなる絶縁板１２を介して円柱状のサセプタ支持台１４が配置され、このサセプタ支持台１４の上に、例えばアルミニウムからなるサセプタ１６が設けられている。サセプタ１６は下部電極を構成し、その上に被処理体である半導体ウエハＷは戴置される。
　サセプタ１６の上面には、半導体ウエハＷを静電力で吸着保持する静電チャック１８が設けられている。この静電チャック１８は、導電膜からなる電極２０を一対の絶縁層又は絶縁シートで挟んだ構造を有するものであり、電極２０には、直流電源２２が電気的に接続されている。そして、直流電源２２からの直流電圧により生じたクーロン力等の静電力により半導体ウエハＷが静電チャック１８に吸着保持される。
　静電チャック１８（半導体ウエハＷ）の周囲でサセプタ１６の上面には、エッチングの均一性を向上させるための、例えばシリコンからなる導電性のフォーカスリング（補正リング）２４が配置されている。サセプタ１６及びサセプタ支持台１４の側面には、例えば石英からなる円筒状の内壁部材２６が設けられている。
　サセプタ支持台１４の内部には、例えば円周上に冷媒室２８が設けられている。この冷媒室には、外部に設けられた図示しないチラーユニットより配管３０ａ，３０ｂを介して所定温度の冷媒、例えば冷却水が循環供給されている。この冷媒の温度を変更することで、サセプタ上の半導体ウエハＷの処理温度を制御することができる。
　さらに、図示しない伝熱ガス供給機構からの伝熱ガス、例えばＨｅガスがガス供給ライン３２を介して静電チャック１８の上面と半導体ウエハＷの裏面との間に供給される。
　下部電極であるサセプタ１６の上方には、サセプタ１６と対向するように平行に上部電極３４が設けられている。そして、上部および下部電極３４，１６間の空間がプラズマ生成空間となる。上部電極３４は、下部電極であるサセプタ１６上の半導体ウエハＷと対向してプラズマ生成空間と接する面、即ち対向面を形成する。
　この上部電極３４は、絶縁性遮蔽部材４２を介して、チャンバ１０の上部に支持されている。また、上部電極３４は、サセプタ１６との対向面を構成しかつ多数の吐出孔３７を有する電極板３６と、この電極板３６を着脱自在に支持し、導電性材料、例えばアルミニウムからなる水冷構造の電極支持体３８とによって構成されている。電極板３６は、ジュール熱の少ない低抵抗の導電体又は半導体が好ましい。また、後述するようにレジストを強化する観点から、シリコン含有物質が好ましい。このような観点から、電極板３６はシリコンやＳｉＣで構成されるのが好ましい。電極支持体３８の内部には、ガス拡散室４０が設けられ、このガス拡散室４０からは、ガス吐出孔３７に連通する多数のガス通流孔４１が下方に延びている。
　電極支持体３８には、ガス拡散室４０へ処理ガスを導くガス導入口６２が形成されている。このガス導入口６２にはガス供給管６４が接続され、ガス供給管６４には処理ガス供給源６６が接続されている。処理ガス供給源６６は、制御部１００によって制御され、プロセスに応じて、複数の種類の処理ガスを所定の量、時間供給することができる。ガス供給管６４には、上流側から順にマスフローコントローラ（ＭＦＣ）６８及び開閉バルブ７０が設けられ、処理ガスの供給量を制御することができる（ＭＦＣの代わりにＦＣＳでも良い）。そして、処理ガス供給源６６から、エッチングのための処理ガスとして、例えば前述の処理ガスがガス供給管６４からガス拡散室４０に至り、ガス通流孔４１およびガス吐出孔３７を介してシャワー状にプラズマ生成空間に吐出される。即ち、上部電極３４は処理ガスを供給するためのシャワーヘッドとして機能する。
　上部電極３４には、ローパスフィルタ（ＬＰＦ）４６ａを介して第１の直流電源５０が電気的に接続されている。第１の直流電源５０は、負極が上部電極３４側となるように接続されており、上部電極３４に負（マイナス）の電圧を印加するようになっている。ローパスフィルタ（ＬＰＦ）４６ａは後述する第１および第２の高周波電源からの高周波をトラップするものであり、好適にはＬＲフィルタまたはＬＣフィルタで構成される。
　円筒状の接地導体１０ａは、チャンバ１０の側壁から上部電極３４の高さ位置よりも上方に延びるように設けられている。
　下部電極であるサセプタ１６には、第１の整合器４６を介して、プラズマ生成用の第１の高周波電源４８が電気的に接続されている。第１の高周波電源４８は、２７～１００ＭＨｚの周波数、例えば４０ＭＨｚの高周波電力を出力する。第１の整合器４６は、第１の高周波電源４８の内部（または出力）インピーダンスに負荷インピーダンスを整合させるもので、チャンバ１０内にプラズマが生成されている時に第１の高周波電源４８の出力インピーダンスと負荷インピーダンスが見かけ上一致するように機能する。第１の整合器４６は、図３に示すように、第１の高周波電源４６の給電ライン９６から分岐して設けられた第１の可変コンデンサ９７と、給電ライン９６のその分岐点の第１の高周波電源４８側に設けられた第２の可変コンデンサ９８と、分岐点の反対側に設けられたコイル９９とを有している。
　サセプタ１６はまた、第２の整合器８８を介して第２の高周波電源９０も電気的に接続されている。この第２の高周波電源９０から下部電極であるサセプタ１６に高周波電力が供給されることにより、半導体ウエハＷにバイアスが印加され半導体ウエハＷにイオンが引き込まれる。第２の高周波電源９０は、４００ｋＨｚ～１３．５６ＭＨｚの範囲内の周波数、例えば３ＭＨｚの高周波電力を出力する。第２の整合器８８は第２の高周波電源９０の内部（又は出力）インピーダンスに負荷インピーダンスを整合させるためのもので、チャンバ１０内にプラズマが生成されている時に第２の高周波電源９０の内部インピーダンスとチャンバ１０内のプラズマを含めた負荷インピーダンスが見かけ上一致するように機能する。
　第１の直流電源５０、第１の高周波電源４８、第２の高周波電源９０、第１の整合器４６及び第２の整合器８８は、電源コントローラ９５に電気的に接続されており、これらは電源コントローラ９５により制御される。
　電源コントローラ９５は、第１の高周波電源４８のオン・オフ及び出力の制御が可能となっている。具体的には、第１の高周波電源４８を連続的にオンにしてプラズマを生成する状態及び交互にオン・オフし、例えばパルス状として、プラズマが存在している状態とプラズマが消滅した状態を交互に形成する状態に制御することが可能となっている。同様に、バイアス用の第２の高周波電源９０のオン・オフ及び出力の制御も可能となっており、プラズマ処理中に所定の出力で連続的にバイアスを印加する状態及び第２の高周波電源９０の出力を第１の高周波電源４８のオン・オフに同期して、例えばパルス状の出力を制御することが可能となっている。さらに、電源コントローラ９５は、第１の直流電源５０のオン・オフ制御及び電流・電圧制御を行うことが可能となっている。
　本実施形態の場合、通常のプラズマエッチングと異なり、第１の高周波電源４８は、高周波電力が所定周期でオン・オフされるモードの際に、電源コントローラ９５が、第１の整合器４６における整合動作をこのオン・オフに同期させて切り換えるように制御する。
　この場合に、電源コントローラ９５は、第１の高周波電力供給ユニット４８をオン・オフモードで動作させる際に、可変コンデンサがオン・オフに追従できない場合には、第１の整合器４６の動作を行わないように制御することが好ましい。第２の整合器８８についても、基本的に第１の整合器４６と同様に構成されており、電源コントローラ９５は、第２の高周波電源９０の出力を第１の高周波電源４８のオン・オフに同期させて出力制御する際に、可変コンデンサがオン・オフに追従できない場合には、第２の整合器８８の動作を行わないように制御することが好ましい。
　しかしながら、第１の整合器４６及び第２の整合器８８の可変コンデンサの動作が十分に速い場合には、高出力の際に第１の整合器４６が第１の高周波電源４８の内部インピーダンスとチャンバ１０内のプラズマを含めた負荷インピーダンスとが一致するような動作を行うように、また、第２の整合器８８が第２の高周波電源９０の内部インピーダンスとチャンバ１０内のプラズマを含めた負荷インピーダンスとが一致するような動作を行うように制御してもよい。
　チャンバ１０の底部に排気口８０が設けられ、この排気口８０に排気管８２を介して排気装置８４が接続されている。排気装置８４は、ターボ分子ポンプ等の真空ポンプを有しており、チャンバ１０内を所望の真空度まで減圧可能となっている。また、チャンバ１０の側壁には半導体ウエハＷの搬入出口８５が設けられており、この搬入出口８５はゲートバルブ８６により開閉可能となっている。また、チャンバ１０の内壁に沿ってチャンバ１０にエッチング副生物（デポ）が付着することを防止するために、デポシールド１１が着脱自在に設けられている。即ち、デポシールド１１がチャンバ壁を構成している。また、デポシールド１１は、内壁部材２６の外周にも設けられている。チャンバ１０の底部のチャンバ壁側のデポシールド１１と内壁部材２６側のデポシールド１１との間には排気プレート８３が設けられている。デポシールド１１及び排気プレート８３としては、アルミニウム材にＹ２Ｏ３等のセラミックスを被覆したものを好適に用いることができる。
　デポシールド１１のチャンバ内壁を構成する部分のウエハＷと概ね同じ高さの部分には、グランドにＤＣ的に接続された導電性部材（ＧＮＤブロック）９１が設けられており、これにより異常放電防止効果を発揮する。なお、この導電性部材９１は、プラズマ生成領域に設けられていれば、その位置は図２の位置に限られない。例えば、サセプタ１６の周囲に設ける等、サセプタ１６側に設けてもよく、また上部電極３４の外側にリング状に設ける等、上部電極近傍に設けてもよい。
　プラズマ処理装置の各構成部（例えば、電源系、ガス供給系、駆動系、電源コントローラ９５等）は、マイクロプロセッサ（コンピュータ）を含む制御部（全体制御装置）１００に接続されて制御される構成となっている。また、制御部１００には、オペレータがプラズマ処理装置を管理するためにコマンドの入力操作等を行うキーボードや、プラズマ処理装置の稼働状況を可視化して表示するディスプレイ等からなるユーザーインターフェース１０１が接続されている。
　さらに、制御部１００には、プラズマ処理装置で実行される各種処理を制御部１００の制御にて実現するための制御プログラムや、処理条件に応じてプラズマ処理装置の各構成部に処理を実行させるためのプログラム（即ち、処理レシピ）が格納された記憶部１０２が接続されている。処理レシピは記憶部１０２の中の記憶媒体に記憶されている。記憶媒体は、ハードディスクや半導体メモリであってもよいし、ＣＤＲＯＭ、ＤＶＤ、フラッシュメモリ等の可搬性のものであってもよい。また、他の装置から、例えば専用回線を介してレシピを適宜伝送させるようにしてもよい。
　プラズマ処理装置での処理は、必要に応じて、ユーザーインターフェース１０１からの指示等にて任意の処理レシピを記憶部１０２から呼び出して制御部１００に実行させることで、制御部１００の制御下で行われる。
　　≪プラズマエッチング方法≫
　次に、上述の処理ガスとプラズマエッチング装置とを用いて行われる、第１の実施形態に係るプラズマエッチング方法について説明する。
　第１の実施形態に係るプラズマエッチング方法では、被処理体として、例えば、Ｓｉ基板上に絶縁膜が形成され、その上にエッチングマスクであるハードマスク膜が形成された構造の半導体ウエハＷを準備し、絶縁膜にプラズマエッチングを施す場合について説明するが、本発明はこれに限定されない。
　プラズマエッチング工程では、まず、ゲートバルブ８６を開状態とし、搬入出口８５を介して上記構成の半導体ウエハＷをチャンバ１０内に搬入し、サセプタ１６上に載置する。この状態でゲートバルブ８６を閉じ、排気装置８４によりチャンバ１０内を排気しながら、処理ガス供給源６６から第１の処理ガスを所定の流量でガス拡散室４０へ供給する。さらに、ガス通流孔４１及びガス吐出孔３７を介してチャンバ１０内へ第１の処理ガスを供給しつつ、チャンバ内の圧力を例えば０．７５～１１３ｍｍＴｏｒｒの範囲内の設定値とする。そして、所定の高周波電力と直流電圧を印加してウエハＷに対してプラズマエッチングを行う。このとき、半導体ウエハＷは、直流電源２２から静電チャック１８の電極２０に直流電圧を印加することにより静電チャック１８に固定されている。
　本実施形態のプラズマエッチング方法の第１のエッチング工程として、付着性が高い第１の処理ガスを使用して、通常、第１の高周波電源４８からは２７～１００ＭＨｚの周波数のプラズマ生成用の高周波電力を印加する。また、第２の高周波電源９０からは４００ｋＨｚ～１３．５６ＭＨｚの周波数のイオン引き込み用の高周波電力を印加する。第１の高周波電力及び第２の高周波電力の採り得る周波数を例示すると、第１の高周波電力としては、２７ＭＨｚ、４０ＭＨｚ、６０ＭＨｚ、８０ＭＨｚ、１００ＭＨｚを挙げることができ、第２の高周波電力としては、４００ｋＨｚ、８００ｋＨｚ、１ＭＨｚ、２ＭＨｚ、３ＭＨｚ、１３ＭＨｚ、１３．６ＭＨｚを挙げることができる。プロセスに応じて適宜の組み合わせで用いることができるため、本発明はこの点において限定されない。
　上部電極３４の電極板３６に形成されたガス吐出孔３７から吐出された第１の処理ガスは、高周波電力により生じた上部電極３４と下部電極であるサセプタ１６間のグロー放電中でプラズマ化する。このプラズマで生成される正イオンやラジカルによって、ハードマスク膜をエッチングマスクとして半導体ウエハＷの絶縁膜がエッチングされる。
　このとき、下部電極にプラズマ形成用の高周波電力を印加することで、ウエハにより近い位置でプラズマを生成することができる。また、プラズマが広い領域に拡散せず処理ガスの解離を抑えることができるので、チャンバ１０内の圧力が高くプラズマ密度が低いような条件であっても、エッチングレートを上昇させることができる。また、プラズマ形成用の高周波電力の周波数が高い場合でも、比較的大きなイオンエネルギーを確保することができる。また、本実施形態のように下部電極にプラズマ形成用の高周波電力とイオン引き込み用の高周波電力を別々に印加することで、プラズマエッチングに必要なプラズマ形成の機能とイオン引き込みの機能とを独立に制御することが可能となる。したがって、高い微細加工性が要求されるエッチングの条件を満たすことが可能となる。さらに、プラズマ生成用に２７ＭＨｚ以上の高い周波数領域の高周波電力を供給しているので、プラズマを好ましい状態で高密度化することができ、より低圧の条件下でも高密度プラズマを生成することができる。
　そして、プラズマが形成される際に、可変直流電源５０から上部電極３４に負の直流電圧を印加するので、プラズマ中の正イオンが上部電極３４に衝突してその近傍に２次電子が生成される。生成された２次電子は、鉛直方向下方へ加速され、加速された２次電子（高速電子）は被処理体である半導体ウエハＷに供給される。
　エッチングは、プラズマ中の正イオンが支配的になって進行する。第１のエッチング工程でのエッチング初期では、エッチングにより形成されたコンタクトホールは浅く、電子がエッチング面に到達し、正イオンがエッチング面に供給されても電荷が中和する。したがって、エッチングが正常に進行する。
　エッチングが進行して行き、コンタクトホールのアスペクト比が高くなってくると、電子はコンタクトホール内に到達し難くなり、コンタクトホール内には正イオンがたまって、エッチング面は正に帯電した状態となる。第１のエッチング工程では付着性が高いラジカルを使用しているため、プラズマエッチングが進行するにつれ、エッチングマスク表面及びホール側面に、比較的厚い保護膜が形成される。この状態のままエッチングを進行させると、エッチングのためにコンタクトホール内に進入した正イオンが、コンタクトホール内の正の電荷との間の反発により曲がり、エッチング形状の曲がりや歪みが生じるようになる。また、コンタクトホールの底部の正イオンによりシェーディングダメージが生じやすくなる。さらに、正イオンがホール底部に到達し難くなるため、エッチングレートの低下がもたらされる。特に、ＨＡＲＣであるアスペクト比４０超のコンタクトホールを形成する場合には、このような不都合が顕著となる。
　そこで、本実施形態では、第１のエッチング工程において供給された第１の処理ガスから、保護膜がホール内部の側壁に薄く付着する第２の処理ガスに切り替えて、ネッキングを抑制するプラズマエッチング方法の第２のエッチング工程を行う。
　図４に、本発明の実施形態に係るプラズマエッチング方法における第１の高周波電源、第２の高周波電源、および第１の直流電源の状態を示すタイミングチャートの例を示す。また、図５の「ａ」に、プラズマシースが厚い場合における、上部電極で負の直流電圧印加により発生した２次電子の挙動を示す模式図を、図５の「ｂ」に、プラズマシースが存在しない場合における、上部電極で負の直流電圧印加により発生した２次電子の挙動を示す模式図を示す。
　図４に示すように、プラズマエッチング方法の第２のエッチング工程では、プラズマ生成用の第１の高周波電源４８を交互にオン・オフし、それに同期して第２のバイアス印加用の第２の高周波電源９０を交互にオン・オフする。即ち、第１の高周波電源４８によるプラズマ（グロープラズマ）が生成した状態（プラズマオン）とグロープラズマが消失した状態（プラズマオフ）とをパルス状に交互に繰り返す。
　前述の通り、プラズマが形成される際には、可変直流電源５０から上部電極３４に負の直流電圧を印加するので、プラズマ中の正イオンが上部電極３４に衝突して、上部電極３４の近傍に２次電子が生成される。生成した２次電子は、可変直流電源５０から上部電極３４へ印加した直流電圧値と、プラズマ電位との電位差により、処理空間の鉛直方向下向きへと加速される。この時、可変直流電源の極性、電圧値、電流値を所望のものにすることにより、２次電子（高速電子）は半導体ウエハに照射される。しかしながら、図５の「ａ」に示すように、プラズマ処理が進行するプラズマオンの期間は、第１の高周波電源４８により生成されるプラズマのプラズマシースと、バイアス印加用の第２の高周波電源９０により生成されるプラズマシースとが合わさり、厚いプラズマシースＳが形成される。そのため、２次電子がプラズマシースで反射されてしまう。一方、図５の「ｂ」に示すように、プラズマオフの期間は、第１の高周波電源４８も、第２の高周波電源９０もオフとなっている。そのため、プラズマシースはほぼ完全に消滅し、２次電子（高速電子）を半導体ウエハＷに容易に到達させることができる。
　本実施形態ではさらに、図４に示すように、第１の直流電源５０から上部電極３４に、プラズマのオン・オフに同期して、プラズマオンの期間よりもプラズマオフの期間のほうが印加電圧の絶対値が大きくなるように負の直流電圧を印加する。例えば、図４では、プラズマオフの期間に第１の直流電源５０から印加される電圧の絶対値｜Ｖａ｜とプラズマオンの期間に第１の直流電源５０から印加される電圧の絶対値｜Ｖｂ｜との関係は、
｜Ｖａ｜―｜Ｖｂ｜＞０
となる。プラズマオフの期間に、印加電圧の絶対値が大きくなるように負の直流電圧を印加することにより、より多くの２次電子をホール内に供給することができる。
　前述のプロセスにより照射・供給された２次電子は、エッチングマスク（特に、ＡｒＦフォトレジスト等の有機マスク）の組成を改質し、エッチングマスクは強化される。したがって、可変直流電源５０の印加電圧値及び印加電流値により上部電極３４の近傍で生成する２次電子の量を制御し、さらに２次電子のウエハへの加速電圧を制御することで、エッチングマスクに対する所定の強化を図ることができる。このエッチングマスクのプラズマ耐性を向上させる効果は、特に、エッチングマスクとしてＡｒＦフォトレジスト等のプラズマ耐性が低い有機マスクを使用している場合に大きくなる。
　第２のエッチング工程においては、ネッキングの抑制のために保護膜がホール内部に薄く付着する、エッチング対象膜へのラジカルの付着性が低い処理ガスを使用している。しかしながら、前述のプロセスにより、ホール内に供給された２次電子により、エッチングマスク（特に、有機マスク）のプラズマ耐性を向上させることができる。そのため、ＨＡＲＣエッチングにおいても、エッチングマスクの残膜の低下を効果的に防ぐことができる。
　図６に、高周波電力のオン・オフにともなうプラズマのオン・オフと、半導体ウエハＷへの電子の入射量の指標である半導体ウエハＷへの入射電子電流（Ａ）との関係を説明するためのグラフの一例を示す。図６に示すように、高周波（ＲＦ）電力をオフにしてプラズマオフとした期間は、入射電子電流が増加しており、プラズマオフの期間にプラズマオンの期間より多くの電子が供給されることがわかる。
　プラズマオンの期間に印加する直流電圧は、形成しようとするプラズマに応じた値にすればよく、例えば０～－３００Ｖ程度が例示される。また、プラズマオフの期間に印加する直流電圧は、プラズマオンの期間よりも絶対値が大きければよいが、装置の耐性を考慮すると、－２０００Ｖよりも絶対値が小さいことが好ましい。
　プラズマオフの期間は、５０μｓｅｃ以下が好ましい。プラズマオフの期間が５０μｓｅｃを超えるとエッチングに寄与していない時間が長くなって効率が低下してしまう。また、プラズマオフから、次のプラズマオフまでの期間、即ちパルスの間隔は、短くすることにより、半導体ウエハＷに２次電子が流入するタイミングが増え、ホール内への２次電子の供給量が増えるため、好ましい。例えば、５０μｓｅｃ（２０ｋＨｚ）、１００μｓｅｃ（１０ｋＨｚ）等にすることができる。また、パルスの間隔は、段階的に減少させても良い。例えば、図４では、先行するパルスの間隔Ｓａと次のパルスの間隔Ｓｂとは等しい。つまり、図４ではパルスの間隔は、Ｓａ＝Ｓｂの関係になるように制御されている。しかし、先行するパルスの間隔Ｓａより、次のパルスの間隔Ｓｂを短くする、つまり、Ｓａ＞Ｓｂの関係にパルスの間隔を制御してもよい。また、Ｓａ＝Ｓｂの関係になるようにパルスの間隔を制御し、後続のパルスｎ（ｎは任意の自然数）でＳａ＞Ｓｎの関係になるようにパルスの間隔を段階的に減少させてもよい。さらに、プラズマオフから次のプラズマオフまでの期間に対する、プラズマオンの期間の割合は、例えば、７０％とすることができる。
　なお、第１の直流電源５０からの直流電圧を、プラズマオンの期間にオフにし、プラズマオフの期間にオンにするようにしても良い。
　また、本実施形態では、アルゴンガス流量が高いことが、上部電極の近傍に生じる２次電子の量を増やすことができるため好ましく、例えば、２７５ｓｃｃｍや、５５０ｓｃｃｍとすることができる。前述の通り、通常、アスペクト比が高い領域においては、ホールに供給される２次電子の量が不足する傾向にある。そのため、プラズマエッチング工程が進行するにつれ、アルゴンガス流量を増加させ、上部電極の近傍に生じる２次電子の量を増やすことが好ましい。
　第２の処理ガスを用いた工程においても、通常、第１の高周波電源４８からは２７～１００ＭＨｚの周波数、例えば４０ＭＨｚのプラズマ生成用の高周波電力を印加する。また、第２の高周波電源９０からは４００ｋＨｚ～１３．５６ＭＨｚの周波数、例えば３ＭＨｚのイオン引き込み用の高周波電力を印加する。
　したがって、本実施形態のように、プラズマエッチング方法の第１のエッチング工程では、先ずは付着性が高いラジカルを使用してマスク選択比を高める。続いて第２のエッチング工程では、第１のエッチング工程より付着性が低いラジカルを使用して、ネッキングを抑制する。この時、プラズマオンとプラズマオフの期間をパルス状に交互に形成させ、プラズマのオン・オフに同期して、プラズマオンの期間よりもプラズマオフの期間のほうが印加電圧の絶対値が大きくなるように負の直流電圧を印加し、マスク残膜の低下を効果的に防ぐ。本実施形態では、ネッキングが少ないため、エッチングレートの低下も防ぐことができる。これにより、ホール底部のＣＤ値であるボトムＣＤ（Ｂｔｍ　ＣＤ）を確保することができる。即ち、ホールが良好な垂直形状であって、高いアスペクト比を実現できるプラズマエッチング方法を供することができる。
　本実施形態は、第１のエッチング工程と第２のエッチング工程に限定されず、第３のエッチング工程を有してもよい。例えば、前述した第１のエッチング工程と第２のエッチング工程との間に、第１の処理ガスと第２の処理ガスとの間の付着性のラジカルを有する、第３の処理ガスを用いた第３のエッチング工程を有しても良い。
　　≪第１の実施形態≫
　次に、この実施形態の方法の効果を確認した実験について説明する。
　シリコン基板上に酸化膜が成膜され、その上にハードマスクとして窒化膜、酸化膜が順次積層し、さらに、Ｐｏｌｙ－Ｓｉが積層された被処理体を使用した。Ｐｏｌｙ－Ｓｉ及びハードマスクを予めエッチング（パンチステップ）したサンプルを準備し、下記に詳細に示すエッチング条件により、プラズマエッチングを施した。
（１ステップ（前記第１のエッチング工程））
エッチングガス：Ｃ４Ｆ６／Ａｒ／Ｏ２＝８０／４００／６０ｓｃｃｍ
圧力：２０ｍＴｏｒｒ
第１の高周波電源の出力：１７００Ｗ
第２の高周波電源の出力：６６００Ｗ
高周波電源のパルスの間隔：１０ｋＨｚ（１００μｓｅｃ）
第１の直流電源からの直流電圧：１５０Ｖ（プラズマオン時）、５００Ｖ（プラズマオフ時）
エッチング時間：１８０ｓｅｃ
（２ステップ（前記第３のエッチング工程））
エッチングガス：Ｃ４Ｆ６／Ｃ４Ｆ８／Ａｒ／Ｏ２＝４０／４０／４００／５０ｓｃｃｍ
圧力：２０ｍＴｏｒｒ
第１の高周波電源の出力：１７００Ｗ
第２の高周波電源の出力：６６００Ｗ
高周波電源のパルスの間隔：１０ｋＨｚ（１００μｓｅｃ）
第１の直流電源からの直流電圧：１５０Ｖ（プラズマオン時）、６００Ｖ（プラズマオフ時）
エッチング時間：４００ｓｅｃ（ジャストエッチ）
（３ステップ（前記第２のエッチング工程））
エッチングガス：Ｃ４Ｆ８／Ａｒ／Ｏ２＝８０／５５０／３７ｓｃｃｍ
圧力：２０ｍＴｏｒｒ
第１の高周波電源の出力：１７００Ｗ
第２の高周波電源の出力：６６００Ｗ
高周波電源のパルスの間隔：２０ｋＨｚ（５０μｓｅｃ）
第１の直流電源からの直流電圧：１５０Ｖ（プラズマオン時）、１０００Ｖ（プラズマオフ時）
エッチング時間：１８０ｓｅｃ（オーバーエッチ）
　この時、比較例として、３ステップ（前記第２のエッチング工程）において、第１の直流電源からの直流電圧を一定（１５０Ｖ）にした以外は、第１の実施形態と同様の工程により、プラズマエッチングを行った。
　図７に第１の実施形態及び比較例のプラズマエッチング方法後の、コンタクトホールの垂直形状を説明するための概略図を示す。なお、図７の「ａ」及び図７の「ｃ」が第１の実施形態後の図であり、図７の「ｂ」及び図７の「ｄ」は比較例後の図である。
　図７の「ａ」と図７の「ｂ」とを比較することにより、第１の実施形態と比較例のプラズマエッチング方法においては、ボウイングＣＤはほぼ同程度である。しかしながら、第１の実施形態の方法を使用することにより、同一エッチング時間において、ボトムＣＤが大きく拡大していることがわかる。即ち、ボウイングＣＤを同程度に抑制しつつ、ボトムＣＤを確保でき、コンタクトホールの垂直形状を良好にすることができることがわかる。なお、ここで言うボウイングＣＤとは、コンタクトホール内において、ボウイングによって最も広がった部分の径のことを指す。また、図７の「ｃ」及び図７の「ｄ」では、より精度よくエッチング形状性を把握するために、ボウイングＣＤとボトムＣＤとの比（Ｂｔｍ／Ｂｏｗ　ｒａｔｉｏ）を示す。図７の「ｃ」及び図７の「ｄ」との比較においても、第１の実施形態の方法を使用することにより、ボウイングＣＤを抑制しつつ、ボトムＣＤを確保できたことがわかる。さらに、第１の実施形態の方法は比較例の方法と比して、より多くの２次電子を半導体ウエハ上に供給するため、Ｐｏｌｙ－Ｓｉマスクの残膜量が多いことがわかる。
　　≪第２の実施形態≫
　第１の実施形態における、３ステップ（前記第２のエッチング工程）のレシピを変更した以外は、第１の実施形態と同様の工程により、プラズマエッチングを施した。具体的なエッチング条件は、下記に示す。
（１ステップ（前記第１のエッチング工程））
エッチングガス：Ｃ４Ｆ６／Ａｒ／Ｏ２＝８０／４００／６０ｓｃｃｍ
圧力：２０ｍＴｏｒｒ
第１の高周波電源の出力：１７００Ｗ
第２の高周波電源の出力：６６００Ｗ
高周波電源のパルスの間隔：１０ｋＨｚ（１００μｓｅｃ）
第１の直流電源からの直流電圧：１５０Ｖ（プラズマオン時）、５００Ｖ（プラズマオフ時）
エッチング時間：１８０ｓｅｃ
（２ステップ（前記第３のエッチング工程））
エッチングガス：Ｃ４Ｆ６／Ｃ４Ｆ８／Ａｒ／Ｏ２＝４０／４０／４００／５０ｓｃｃｍ
圧力：２０ｍＴｏｒｒ
第１の高周波電源の出力：１７００Ｗ
第２の高周波電源の出力：６６００Ｗ
高周波電源のパルスの間隔：１０ｋＨｚ（１００μｓｅｃ）
第１の直流電源からの直流電圧：１５０Ｖ（プラズマオン時）、６００Ｖ（プラズマオフ時）
エッチング時間：４００ｓｅｃ（ジャストエッチ）
（３ステップ（前記第２のエッチング工程））
エッチングガス：Ｃ４Ｆ８／Ａｒ／Ｏ２＝１００／５５０／３７ｓｃｃｍ
圧力：２０ｍＴｏｒｒ
第１の高周波電源の出力：１７００Ｗ
第２の高周波電源の出力：６６００Ｗ
高周波電源のパルスの間隔：２０ｋＨｚ（５０μｓｅｃ）
第１の直流電源からの直流電圧：１５０Ｖ（プラズマオン時）、１０００Ｖ（プラズマオフ時）
エッチング時間：１８０ｓｅｃ（オーバーエッチ）
　図８に第２の実施形態及び比較例のプラズマエッチング方法後の、コンタクトホールの垂直形状を説明するための概略図を示す。なお、図８の「ａ」及び図８の「ｃ」が第２の実施形態後の図であり、図８の「ｂ」及び図８の「ｄ」は比較例後の図である。
　図８の「ａ」と図８の「ｂ」とを比較することにより、第２の実施形態のプラズマエッチング方法では、比較例のプラズマエッチング方法と比して、ボウイングＣＤが大きく抑制されたことがわかる。さらに、第２の実施形態の方法を使用することにより、同一エッチング時間において、ボトムＣＤが大きく拡大していることがわかる。即ち、ボウイングＣＤを抑制しつつ、ボトムＣＤを確保でき、コンタクトホールの垂直形状を良好にすることができることがわかる。また、図８の「ｃ」及び図８の「ｄ」との比較においても、ボウイングＣＤを抑制しつつ、ボトムＣＤを確保できたことがわかる。さらに、第２の実施形態の方法でも、比較例の方法と比して、より多くの２次電子が半導体ウエハ上に供給されるため、Ｐｏｌｙ－Ｓｉマスクの残膜量が多いことがわかる。
　　≪第３の実施形態≫
　本実施形態は、前述の通り、先ず、プラズマエッチング方法の第１のエッチング工程として、付着性が高いラジカルを使用してマスク選択比を高める。続いて第２のエッチング工程として、付着性が低いラジカルを使用して、ネッキングを抑制する。この時、プラズマオンとプラズマオフの期間をパルス状に交互に形成させ、さらに、プラズマのオン・オフに同期してプラズマオンの期間よりもプラズマオフの期間のほうが印加電圧の絶対値が大きくなるように負の直流電圧を印加し、マスク残膜の低下を効果的に防ぐ。
　この時の第２のエッチング工程において、アルゴンガス流量が高いこと及び高周波電源のパルスの間隔を短くすることの効果を確認した実験について、図９の表１を用いて説明する。
　表１に、各エッチング条件におけるマスク選択比を示す。なお、表１における、ＤＣシンクロパルスとは、プラズマオンとプラズマオフの期間をパルス状に交互に形成させ、プラズマのオン・オフに同期して、プラズマオンの期間よりもプラズマオフの期間のほうが印加電圧の絶対値が大きくなるように、上部電極に負の直流電圧を印加した場合のエッチングのことを指す。また、シンクロパルスとは、第１の直流電源からの直流電圧を一定にし、プラズマオンとプラズマオフの期間をパルス状に交互に形成させた場合のエッチングのことを指す。
　通常、プラズマ発生のための高周波電源の出力を増大させると、エッチングレートを上昇させることができるが、マスク選択比は低下する。しかしながら、表１においてＤＣシンクロパルスを使用することで、マスク選択比の低下幅が抑制できていることがわかる。これは、ＤＣシンクロパルスを使用することにより、２次電子が大量に供給され、エッチングマスクが改質・強化されたことに起因する。
　また、表１では、アルゴンガス流量を高くすることでも、マスク選択比が高くなることがわかる。これは、アルゴンガス流量を高くすることにより、上部電極（近傍）で発生する２次電子の量が増大したことに起因する。
　さらに、表１では、高周波電源のパルスの間隔を短くすることでも、マスク選択比が高くなることがわかる。これは、グロープラズマが消失した状態での、２次電子の打ち込み回数が増えたことにより、２次電子のコンタクトホール内への供給量が増えたことに起因する。
　以上、本発明の実施形態に係るプラズマエッチング方法について説明したが、本発明に係るプラズマエッチング方法は上記実施形態に限定されることなく種々変形可能である。例えば、本発明を実施するプラズマエッチング装置は、上記実施形態に例示したものに限らず、例えばプラズマ生成用の高周波電源を下部電極に一つ設けたものであってもよい。また、上記実施形態では、プラズマエッチングの際に第１の直流電圧を印加したが、必須ではない。さらに、プラズマオンとプラズマオフの期間をパルス状に交互に形成させる方法は、上記実施形態の第１のエッチング工程及び第３のエッチング工程においても適用できる。
　本国際出願は、２０１１年８月２日に出願された日本国特許出願２０１１－１６９２９６号に基づく優先権及び２０１１年８月１５日に出願された米国仮出願６１／５２３４３４号に基づく優先権を主張するものであり、その全内容を本国際出願に援用する。
１　　　　　　Ｓｉ基板
２　　　　　　絶縁膜
３　　　　　　エッチングマスク
４　　　　　　ホール
５　　　　　　保護膜
１０　　　　　チャンバ（処理容器）
１６　　　　　サセプタ（下部電極）
３４　　　　　上部電極
４６　　　　　第１の整合器
４８　　　　　第１の高周波電源
５０　　　　　第１の直流電源
６６　　　　　処理ガス供給源
８４　　　　　排気装置
８８　　　　　第２の整合器
９０　　　　　第２の高周波電源
９５　　　　　電源コントローラ
１００　　　　制御部
１０２　　　　記憶部
Ｗ　　　　　　半導体ウエハ（被処理体）

Claims (5)

  1. 　被処理体の戴置台として機能する下部電極と、前記下部電極に対向して配置される上部電極を有するプラズマエッチング装置を用いたプラズマエッチング方法であって、
    　フルオロカーボン系ガスを含む第１の処理ガスを用いてプラズマエッチングする第１のエッチング工程と、
    　フルオロカーボン系ガスを含む第２の処理ガスであって、該第２の処理ガスのラジカルの被処理体に対する付着性が前記第１の処理ガスのラジカルの前記被処理体に対する付着性より小さい前記第２の処理ガスを用いてプラズマエッチングする第２のエッチング工程と、
    　を含み、
    　前記第２のエッチング工程は、プラズマ生成用の高周波電力をオンにする第１条件と該高周波電力をオフにする第２条件とを交互に繰り返しながら、前記第１条件の期間よりも前記第２条件の期間の方が印加電圧の絶対値が大きくなるように、前記上部電極に負の直流電圧を印加するプラズマエッチング方法。
  2. 　前記第１のエッチング工程と前記第２のエッチング工程との間に、フルオロカーボン系ガスを含む第３の処理ガスを用いてプラズマエッチングする第３のエッチング工程を更に含み、
    　前記第３の処理ガスのラジカルの被処理体に対する付着性は、前記第１の処理ガスのラジカルの前記被処理体に対する付着性より小さく、前記第２の処理ガスのラジカルの前記被処理体に対する付着性より大きい、
    　請求項１に記載のプラズマエッチング方法。
  3. 　前記第２条件の期間の間隔を段階的に減少させながらプラズマエッチングする、請求項１に記載のプラズマエッチング方法。
  4. 　前記第１の処理ガスに含まれるフルオロカーボン系ガスはＣ４Ｆ６であり、前記第２の処理ガスに含まれるフルオロカーボン系ガスはＣ４Ｆ８である、請求項１に記載のプラズマエッチング方法。
  5. 　Ｐｏｌｙ－Ｓｉ層をマスクとして、酸化シリコン膜をエッチングする、請求項１に記載のプラズマエッチング方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104900511A (zh) * 2014-03-04 2015-09-09 东京毅力科创株式会社 等离子体蚀刻方法和等离子体蚀刻装置
US20190139746A1 (en) * 2017-11-08 2019-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Arcing protection method and processing tool
WO2020026802A1 (ja) * 2018-07-30 2020-02-06 東京エレクトロン株式会社 制御方法及びプラズマ処理装置
JP2020025083A (ja) * 2018-07-30 2020-02-13 東京エレクトロン株式会社 制御方法及びプラズマ処理装置
CN111146086A (zh) * 2018-11-05 2020-05-12 东京毅力科创株式会社 蚀刻方法和等离子体处理装置
CN111146086B (zh) * 2018-11-05 2024-05-03 东京毅力科创株式会社 蚀刻方法和等离子体处理装置

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
JP6267989B2 (ja) * 2013-02-18 2018-01-24 東京エレクトロン株式会社 プラズマ処理方法及び容量結合型プラズマ処理装置
US9245761B2 (en) 2013-04-05 2016-01-26 Lam Research Corporation Internal plasma grid for semiconductor fabrication
JP6029522B2 (ja) * 2013-04-16 2016-11-24 東京エレクトロン株式会社 パターンを形成する方法
US9017526B2 (en) * 2013-07-08 2015-04-28 Lam Research Corporation Ion beam etching system
US9147581B2 (en) 2013-07-11 2015-09-29 Lam Research Corporation Dual chamber plasma etcher with ion accelerator
JP6162016B2 (ja) 2013-10-09 2017-07-12 東京エレクトロン株式会社 プラズマ処理装置
JP6374647B2 (ja) 2013-11-05 2018-08-15 東京エレクトロン株式会社 プラズマ処理装置
JP6312405B2 (ja) 2013-11-05 2018-04-18 東京エレクトロン株式会社 プラズマ処理装置
KR101745686B1 (ko) 2014-07-10 2017-06-12 도쿄엘렉트론가부시키가이샤 기판의 고정밀 에칭을 위한 방법
JP6315809B2 (ja) * 2014-08-28 2018-04-25 東京エレクトロン株式会社 エッチング方法
US10115567B2 (en) 2014-09-17 2018-10-30 Tokyo Electron Limited Plasma processing apparatus
JP6512962B2 (ja) 2014-09-17 2019-05-15 東京エレクトロン株式会社 プラズマ処理装置
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US9384998B2 (en) 2014-12-04 2016-07-05 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
JP6320282B2 (ja) * 2014-12-05 2018-05-09 東京エレクトロン株式会社 エッチング方法
JP6410592B2 (ja) * 2014-12-18 2018-10-24 東京エレクトロン株式会社 プラズマエッチング方法
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
US9543148B1 (en) 2015-09-01 2017-01-10 Lam Research Corporation Mask shrink layer for high aspect ratio dielectric etch
TWI687970B (zh) 2016-02-22 2020-03-11 東京威力科創股份有限公司 圖案化層之循環式蝕刻的方法
US10580650B2 (en) * 2016-04-12 2020-03-03 Tokyo Electron Limited Method for bottom-up formation of a film in a recessed feature
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US9865484B1 (en) * 2016-06-29 2018-01-09 Applied Materials, Inc. Selective etch using material modification and RF pulsing
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US10276398B2 (en) 2017-08-02 2019-04-30 Lam Research Corporation High aspect ratio selective lateral etch using cyclic passivation and etching
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
JP6945388B2 (ja) * 2017-08-23 2021-10-06 東京エレクトロン株式会社 エッチング方法及びエッチング処理装置
JP2019050305A (ja) 2017-09-11 2019-03-28 東芝メモリ株式会社 プラズマエッチング方法、及び、半導体装置の製造方法
US10658174B2 (en) 2017-11-21 2020-05-19 Lam Research Corporation Atomic layer deposition and etch for reducing roughness
JP2019102483A (ja) * 2017-11-28 2019-06-24 東京エレクトロン株式会社 エッチング方法およびエッチング装置
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
JP6811202B2 (ja) * 2018-04-17 2021-01-13 東京エレクトロン株式会社 エッチングする方法及びプラズマ処理装置
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US10672589B2 (en) * 2018-10-10 2020-06-02 Tokyo Electron Limited Plasma processing apparatus and control method
JP6762410B2 (ja) 2018-10-10 2020-09-30 東京エレクトロン株式会社 プラズマ処理装置及び制御方法
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes
JP7220626B2 (ja) * 2019-06-18 2023-02-10 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
TWI750521B (zh) * 2019-10-23 2021-12-21 聚昌科技股份有限公司 磁力線遮蔽控制反應腔室磁場之蝕刻機結構
JP2022140924A (ja) * 2021-03-15 2022-09-29 東京エレクトロン株式会社 基板処理方法および基板処理装置
US20220293608A1 (en) * 2021-03-15 2022-09-15 Nanya Technology Corporation Semiconductor structure having buried word lines and method of manufacturing the same
US11961735B2 (en) * 2021-06-04 2024-04-16 Tokyo Electron Limited Cyclic plasma processing

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003347281A (ja) * 2002-05-29 2003-12-05 Semiconductor Leading Edge Technologies Inc 絶縁膜のエッチング方法および半導体装置のコンタクト形成方法
JP2006278436A (ja) * 2005-03-28 2006-10-12 Tokyo Electron Ltd プラズマエッチング方法、プラズマエッチング装置、制御プログラム、コンピュータ記録媒体及び処理レシピが記録された記録媒体
JP2008244144A (ja) * 2007-03-27 2008-10-09 Toshiba Corp 半導体装置の製造方法
JP2010219491A (ja) * 2009-02-20 2010-09-30 Tokyo Electron Ltd プラズマエッチング方法、プラズマエッチング装置および記憶媒体

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5888309A (en) * 1997-12-29 1999-03-30 Taiwan Semiconductor Manufacturing Company, Ltd. Lateral etch inhibited multiple for forming a via through a microelectronics layer susceptible to etching within a fluorine containing plasma followed by an oxygen containing plasma
US8133819B2 (en) * 2008-02-21 2012-03-13 Applied Materials, Inc. Plasma etching carbonaceous layers with sulfur-based etchants
JP5221403B2 (ja) * 2009-01-26 2013-06-26 東京エレクトロン株式会社 プラズマエッチング方法、プラズマエッチング装置および記憶媒体
US8383001B2 (en) * 2009-02-20 2013-02-26 Tokyo Electron Limited Plasma etching method, plasma etching apparatus and storage medium

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003347281A (ja) * 2002-05-29 2003-12-05 Semiconductor Leading Edge Technologies Inc 絶縁膜のエッチング方法および半導体装置のコンタクト形成方法
JP2006278436A (ja) * 2005-03-28 2006-10-12 Tokyo Electron Ltd プラズマエッチング方法、プラズマエッチング装置、制御プログラム、コンピュータ記録媒体及び処理レシピが記録された記録媒体
JP2008244144A (ja) * 2007-03-27 2008-10-09 Toshiba Corp 半導体装置の製造方法
JP2010219491A (ja) * 2009-02-20 2010-09-30 Tokyo Electron Ltd プラズマエッチング方法、プラズマエッチング装置および記憶媒体

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104900511A (zh) * 2014-03-04 2015-09-09 东京毅力科创株式会社 等离子体蚀刻方法和等离子体蚀刻装置
EP2916347A1 (en) * 2014-03-04 2015-09-09 Tokyo Electron Limited Plasma etching method and plasma etching apparatus
US9324575B2 (en) 2014-03-04 2016-04-26 Tokyo Electron Limited Plasma etching method and plasma etching apparatus
US20190139746A1 (en) * 2017-11-08 2019-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Arcing protection method and processing tool
US11664206B2 (en) * 2017-11-08 2023-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Arcing protection method and processing tool
WO2020026802A1 (ja) * 2018-07-30 2020-02-06 東京エレクトロン株式会社 制御方法及びプラズマ処理装置
JP2020025083A (ja) * 2018-07-30 2020-02-13 東京エレクトロン株式会社 制御方法及びプラズマ処理装置
JP7306886B2 (ja) 2018-07-30 2023-07-11 東京エレクトロン株式会社 制御方法及びプラズマ処理装置
CN111146086A (zh) * 2018-11-05 2020-05-12 东京毅力科创株式会社 蚀刻方法和等离子体处理装置
CN111146086B (zh) * 2018-11-05 2024-05-03 东京毅力科创株式会社 蚀刻方法和等离子体处理装置

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US20140144876A1 (en) 2014-05-29

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