TWI540637B - Plasma etching method - Google Patents

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Description

電漿蝕刻方法
本發明關於一種藉由電漿來對基板施予電漿蝕刻之電漿蝕刻方法。
例如半導體元件的製造過程中，為了在作為被處理體的半導體晶圓所形成之特定層形成特定圖案，大多係使用以阻劑作為遮罩而藉由電漿來進行蝕刻之電漿蝕刻處理。
近年來，半導體元件的微細化日益進步，而被要求深寬比為20以上的HARC(High Aspect Ratio Contact)蝕刻。最近，作為次世代HARC，甚至被要求超過深寬比40般之高深寬比的蝕刻。
上述HARC蝕刻中，光阻等的蝕刻遮罩會帶負電，而在蝕刻初期，蝕刻面處的電荷會被中和。然後，當蝕刻進行而深寬比變高後，正離子便會聚集在孔洞的底部，使得蝕刻面成為帶正電。於是，正離子便會在孔洞內因互斥而彎曲，產生蝕刻形狀的彎曲或歪斜。又，會因如上所述地孔洞的底部帶正電，而有遮蔽損傷(Shading Damage)之疑慮。再者，由於正離子難以到達孔洞底部，因此會導致蝕刻率降低。
因此，專利文獻1等係揭示一種脈衝狀地施加電漿生成用高頻電功率，來將較多的2次電子供應至孔洞底 部，以中和孔洞底部之正的帶電之技術。
專利文獻1：日本特開2010-219491號公報
但專利文獻1的方法，若為了HARC蝕刻，而以具有附著性高的自由基之處理氣體來進行蝕刻，便會產生縮頸(necking)，而有導致蝕刻率的降低或凹漥(bowing)的產生之情況。
針對上述課題，提供一種可抑制縮頸或凹漥的產生，蝕刻率高，且具有高遮罩選擇比之電漿蝕刻方法。
為解決上述課題，依據本發明其中一樣態，係提供一種電漿蝕刻方法，其係使用具有作為被處理體的戴置台而發揮功能的下部電極與對向於該下部電極所配置的上部電極之電漿蝕刻裝置，該電漿蝕刻方法包含有：第1蝕刻工序，係使用含有氟碳系氣體之第1處理氣體來進行電漿蝕刻；以及第2蝕刻工序，係使用含有氟碳系氣體之第2處理氣體，且為該第2處理氣體之自由基對於被處理體的附著性係小於該第1處理氣體之自由基對於該被處理體的附著性之該第2處理氣體來進行電漿蝕刻；其中該第2蝕刻工序係一邊交互重複使電漿生成用高頻電功率為開啟之第1條件與使該高頻電功率為關閉之第2條件，一邊以施加電壓的絕對值在該第2條件的期間會大於在該第1條件的期間之方式，來對該上部電極施加負的直流電壓。
依據本發明，便可提供一種可抑制縮頸或凹漥的產生，蝕刻率高，且具有高遮罩選擇比之電漿蝕刻方法。
以下，參閱圖式來具體說明本發明之實施型態。
<<處理氣體>>
首先，針對可使用於本實施型態之處理氣體加以說明。
圖1係用以說明處理氣體的附著性與孔洞形狀的相關性之圖式，其係顯示形成有保護膜之孔洞一例的概略圖。圖1的「a」與圖1的「b」中，所使用之處理氣體之自由基之對於被處理體(即蝕刻對象膜，例如處理基板、下層膜、氧化膜或氮化膜等的硬遮罩、反射防止膜等)的附著性並不相同，圖1之「a」的自由基係假設為較圖1之「b」的自由基，相對地附著性較高。
又，圖1係針對於作為被處理體之Si基板1上形成有絕緣膜2，且於其上形成有作為蝕刻遮罩3之藉由光微影而被圖案化的光阻膜之構造的半導體晶圓W加以說明。但本實施型態並未限定於此半導體晶圓W的構造。
圖1的「a」由於係使用附著性高的自由基，因此蝕刻遮罩3表面及孔洞4側面便會形成有相對較厚的保護膜5。在進行高深寬比之接觸孔的蝕刻(HARC蝕刻) 之際，為了確保高遮罩選擇比，較佳係使用附著性高的自由基。但隨著孔徑變小，生成於蝕刻遮罩3的側面之保護膜的膜厚會變厚，而容易產生塞住孔洞入口的縮頸。於是，侵入至孔洞內部的離子量便會不足，而導致孔洞底部的CD(critical dimension)縮小及/或蝕刻率降低。又，會有入射離子在縮頸的上方反射，而在縮頸的下方產生凹漥(側壁的凹陷)之情況。
另一方面，圖1的「b」中，為了避免上述縮頸，相較於圖1的「a」的情況，係使用會生成附著性低的自由基之處理氣體。附著性低的自由基之情況，蝕刻遮罩3上的保護膜5會有作為薄膜而較廣範圍地附著之傾向。於是，由於電漿耐久性會較上述情況要惡化，因此便會無法獲得用以HARC蝕刻之充分的遮罩選擇比。
因此，本實施型態中，係在電漿蝕刻處理期間中，至少改變處理氣體一次以上。此時，蝕刻初期(例如，主蝕刻工序)中，係選擇對於保護膜之蝕刻對象膜的附著性高之第1處理氣體，來提高蝕刻時的遮罩選擇比。之後，蝕刻後期(過蝕刻工序)中，係選擇保護膜會薄薄地附著在孔洞內部的側壁之第2處理氣體，以抑制上述縮頸來進行電漿蝕刻。藉由抑制縮頸來使電漿蝕刻進行，則縱使是深寬比高的區域，仍可使孔洞為良好的垂直形狀。此外，處理氣體的切換時間點可依蝕刻條件、期望的深寬比等，而由業界人士來適當地選擇。
本實施型態中，較佳之可使用的處理氣體係含有氟 碳系氣體之處理氣體。作為可使用之氟碳系氣體，並未特別限制，例如舉例有CF、CF2、CF3,CF4、C2F4、C2F6、C3F8、C4F6、C4F8、C4F10、C5F8及其他的氟碳系氣體(CxFy)。氟碳系氣體可單獨使用1種，或是混合併用2種以上。又，除了上述氟碳系氣體，亦可添加例如含有氬氣及/或氧氣之氣體。藉由添加氬氣或氧氣，則蝕刻時的電子溫度便會上升。然後，由於自由基解離度會隨著電子溫度的上升而上升，因此被供應至孔洞內部的自由基量便會增加，藉此，可提高保護膜的沉積率。
氟碳系氣體之自由基之對於蝕刻對象膜的附著性通常係依存於自由基1分子中之C的數量相對於F的數量(亦即，C/F比)，C/F比愈大，則對於蝕刻對象膜的附著性愈高。此時，係依蝕刻時的條件(例如，溫度或滯在時間)，而考慮處理氣體的解離，來選擇處理氣體。例如，以下就使用C4F6及C4F8來做為氟碳系氣體情況的範例加以說明。C4F6的自由基在通常的蝕刻溫度下雖會有一部分解離為CFx，但主要會作為C4F6的自由基而存在。另一方面，C4F8的自由基在通常的蝕刻溫度則會幾乎解離，而主要作為C2F4的自由基存在。因此，在電漿蝕刻初期(例如主蝕刻工序)，係使用附著性高的C4F6來作為第1處理氣體以提高選擇比，而在電漿蝕刻後期(例如過蝕刻工序)，係使用附著性低的C4F8來作為第2處理氣體，則縱使選擇比雖然較電漿蝕刻初期要降低，但仍可提高蝕刻率。
<<電漿蝕刻裝置>>
接下來，針對本發明第1實施型態的電漿蝕刻裝置加以說明。
圖2係顯示可實施本發明第1實施型態之電漿蝕刻方法的電漿蝕刻裝置一例之概略剖面圖。圖2所示之電漿蝕刻裝置係構成為電容耦合型平行板電漿蝕刻裝置，其係具有例如表面經陽極氧化處理後之鋁所構成的略圓筒狀腔室(處理容器)10。該腔室10為保安接地。
腔室10的底部係透過陶瓷等所構成的絕緣板12而配置有圓柱狀晶座支撐台14，該晶座支撐台14上係設置有例如鋁所構成的晶座16。晶座16構成了下部電極，其上係戴置有作為被處理體之半導體晶圓W。
晶座16的上面係設置有以靜電力來吸附保持半導體晶圓W之靜電夾具18。該靜電夾具18係具有以一對絕緣層或絕緣片來將導電膜所構成的電極20挾置其中之構造，電極20係電連接有直流電源22。然後，藉由來自直流電源22的直流電壓所產生之庫倫力等靜電力來將半導體晶圓W吸附保持在靜電夾具18。
在靜電夾具18(半導體晶圓W)的周圍，晶座16的上面係配置有用以提升蝕刻均勻性之例如矽所構成的導電性聚焦環(補正環)24。晶座16及晶座支撐台14的側面係設置有例如石英所構成的圓筒狀內壁構件26。
晶座支撐台14的內部係於例如圓周上設置有冷媒室28。該冷媒室係從外部所設置之未圖示的冷卻單元， 透過配管30a,30b而循環供應有特定溫度的冷媒，例如冷卻水。藉由改變該冷媒的溫度，便可控制晶座上之半導體晶圓W的處理溫度。
再者，來自未圖示之傳熱氣體供應機構的傳熱氣體(例如He氣體)係經由氣體供應管32而被供應至靜電夾具18的上面與半導體晶圓W的內面之間。
作為下部電極之晶座16的上方係平行地設置有與晶座16呈對向之上部電極34。然後，上部及下部電極34,16間的空間便成為電漿生成空間。上部電極34係與作為下部電極之晶座16上的半導體晶圓W呈對向，而形成與電漿生成空間相接之面，即對向面。
該上部電極34係透過絕緣性遮蔽構件42而被支撐在腔室10的上部。又，上部電極34係由構成與晶座16的對向面且具有多個噴出孔37之電極板36，以及可自由裝卸地支撐該電極板36之導電性材料(例如鋁)所構成之水冷構造的電極支撐體38所構成。電極板36較佳為焦耳熱少之低電阻的導電體或半導體。又，如後所述般，由強化阻劑的觀點來看，較佳為含矽物質。由上述觀點來看，電極板36較佳為由矽或SiC所構成。電極支撐體38的內部係設置有氣體擴散室40，從該氣體擴散室40，連通於氣體噴出孔37之多個氣體通流孔41係朝下方延伸。
電極支撐體38係形成有將處理氣體引導至氣體擴散室40之氣體導入口62。該氣體導入口62係連接有 氣體供應管64，氣體供應管64則連接有處理氣體供應源66。處理氣體供應源66係受到控制部100的控制，可依製程而以特定量、時間來供應複數種類的處理氣體。氣體供應管64係從上游側依序設置有質流控制器(MFC)68及開閉閥70，可控制處理氣體的供應量(亦可以FCS來取代MFC)。然後，從處理氣體供應源66，作為蝕刻用處理氣體之例如上述處理氣體會從氣體供應管64到達氣體擴散室40，而透過氣體通流孔41及氣體噴出孔37噴淋狀地被噴出至電漿生成空間。亦即，上部電極34係作為用以供應處理氣體之噴淋頭而發揮功能。
上部電極34係透過低通濾波器(LPF)46a而電連接有第1直流電源50。第1直流電源50係以負極會成為上部電極34側之方式而相連接，來對上部電極34施加負(minus)的電壓。低通濾波器(LPF)46a會補集來自後述第1以及第2高頻電源之高頻，較佳係由LR濾波器或LC濾波器所構成。
圓筒狀接地導體10a係設置為從腔室10的側壁而較上部電極34的高度位置處要延伸於上方。
作為下部電極之晶座16係透過第1匹配器46而電連接有電漿生成用第1高頻電源48。第1高頻電源48係輸出27~100MHz的頻率，例如40MHz的高頻電功率。第1匹配器46係用以將負荷阻抗整合至第1高頻電源48的內部(或是輸出)阻抗，而具有當電漿生成於腔 室10內時，會使第1高頻電源48的輸出阻抗與負荷阻抗看起來為一致之功能。第1匹配器46如圖3所示，係具有從第1高頻電源46的供電線96分歧所設置之第1可變電容器97、設置於供電線96之該分歧點的第1高頻電源48側之第2可變電容器98、以及設置於分歧點的相反側之線圈99。
晶座16另外亦透過第2匹配器88而電連接於第2高頻電源90。藉由從該第2高頻電源90對作為下部電極之晶座16供應高頻電功率，來對半導體晶圓W施加偏壓，而將離子吸引至半導體晶圓W。第2高頻電源90係輸出400kHz~13.56MHz範圍內的頻率，例如3MHz的高頻電功率。第2匹配器88係用以將負荷阻抗整合至第2高頻電源90的內部(或輸出)阻抗，而具有當電漿生成於腔室10內時，會使第2高頻電源90的內部阻抗與包含腔室10內的電漿之負荷阻抗看起來為一致之功能。
第1直流電源50、第1高頻電源48、第2高頻電源90、第1匹配器46及第2匹配器88係電連接於電源控制器95，該等係受到電源控制器95的控制。
電源控制器95係可進行第1高頻電源48的開啟、關閉及輸出的控制。具體來說，可控制為以下狀態：交互地形成連續地開啟第1高頻電源48來生成電漿之狀態；交互地開啟、關閉，而例如脈衝狀地存在有電漿之狀態；以及電漿被消滅後的狀態。同樣地，亦可進行偏 壓用第2高頻電源90的開啟、關閉及輸出的控制，在電漿處理中以特定輸出連續施加偏壓之狀態，以及可同步於第1高頻電源48的開啟、關閉來控制第2高頻電源90的輸出，例如脈衝狀輸出。再者，電源控制器95係可進行第1直流電源50的開啟、關閉控制及電流、電壓控制。
本實施型態的情況，與通常的電漿蝕刻不同，當第1高頻電源48為高頻電功率係以特定週期而開啟、關閉的模式之際，電源控制器95會控制為使第1匹配器46中的整合動作同步於該開啟、關閉來切換。
此情況下，電源控制器95較佳係控制為以開啟、關閉模式來使第1高頻電功率供應單元48動作之際，可變電容器無法追隨於開啟、關閉的情況，則不會進行第1匹配器46的動作。第2匹配器88基本上亦係構成為與第1匹配器46相同，較佳係控制為當電源控制器95使第2高頻電源90的輸出同步於第1高頻電源48的開啟、關閉來輸出控制之際，可變電容器無法追隨於開啟、關閉的情況，則不會進行第2匹配器88的動作。
但在第1匹配器46及第2匹配器88之可變電容器的動作非常快的情況，則亦可控制為在高輸出之際，第1匹配器46會進行第1高頻電源48的內部阻抗與包含腔室10內的電漿之負荷阻抗為一致般的動作，又，第2匹配器88會進行第2高頻電源90的內部阻抗與包含腔室10內的電漿之負荷阻抗為一致般的動作。
腔室10的底部係設置有排氣口80，該排氣口80係透過排氣管82而連接有排氣裝置84。排氣裝置84係具有渦輪分子幫浦等真空幫浦，可將腔室10內減壓至所欲真空度。又，腔室10的側壁係設置有半導體晶圓W的搬入出口85，該搬入出口85係可藉由閘閥86而開閉。又，為了防止蝕刻副產物(沉積物)沿著腔室10的內壁附著在腔室10，係可自由裝卸地設置有沉積屏障11。亦即，沉積屏障11係構成了腔室壁。又，沉積屏障11亦設置於內壁構件26的外周。腔室10底部之腔室壁側的沉積屏障11與內壁構件26側的沉積屏障11之間係設置有排氣板83。較佳可使用將Y2O3等的陶瓷被覆在鋁材者來作為沉積屏障11及排氣板83。
構成沉積屏障11的腔室內壁之部分之與晶圓W大致相同高度的部分係設置有以直流(DC)方式連接於地面之導電性構件(GND塊)91，藉以發揮異常放電防止效果。此外，若該導電性構件91係設置於電漿生成區域，則該位置不限於圖2的位置。例如，設置在晶座16的周圍等，可設置在晶座16側，或環狀地設置在上部電極34的外側等，亦可設置在上部電極附近。
電漿處理裝置的各構成部(例如電源系統、氣體供應系統、驅動系統、電源控制器95等)係連接於包含有微處理器(電腦)之控制部(整體控制裝置)100而受到控制之結構。又，控制部100係連接有作業員為了管理電漿處理裝置而進行指令的輸入操作等之鍵盤，或可視化 地顯示電漿處理裝置的運轉狀況之顯示器等所構成的使用者介面部101。
再者，控制部100係連接有記憶部102，其係收納有藉由控制部100的控制來實現電漿處理裝置所執行的各種處理之控制程式，或對應於處理條件來使電漿處理裝置的各構成部執行處理之程式(即處理配方)。處理配方係記憶在記憶部102中的記憶媒體。記憶媒體可為硬碟或半導體記憶體，或是CDROM、DVD、快閃記憶體等可移動性者。又，亦可從其他裝置透過例如專用回線來適當地傳送配方。
電漿處理裝置中的處理可依需要而依據來自使用者介面101的指示等來從記憶部102呼叫出任意的處理配方並使控制部100執行，而在控制部100的控制下進行。
<<電漿蝕刻方法>>
接下來，針對使用上述處理氣體與電漿蝕刻裝置所進行之第1實施型態的電漿蝕刻方法，加以說明。
雖係針對第1實施型態的電漿蝕刻方法中，準備一於作為被處理體之例如Si基板上形成有絕緣膜，再於其上形成有作為蝕刻遮罩的硬遮罩膜之構造的半導體晶圓W，來對絕緣膜施予電漿蝕刻之情況加以說明，但本發明未限定於此。
電漿蝕刻工序中，首先，係使閘閥86為開啟狀態，並透過搬入出口85來將上述結構的半導體晶圓W搬入 至腔室10內，並載置於晶座16上。在此狀態下關閉閘閥86，並一邊藉由排氣裝置84來將腔室10內排氣，一邊從處理氣體供應源66以特定流量來將第1處理氣體供應至氣體擴散室40。再者，透過氣體通流孔41及氣體噴出孔37來將第1處理氣體供應至腔室10內，並使腔室內的壓力為例如0.75~113mmTorr範圍內之設定值。然後，施加特定的高頻電功率與直流電壓來對晶圓W進行電漿蝕刻。此時，半導體晶圓W便因從直流電源22對靜電夾具18的電極20施加直流電壓，而被固定在靜電夾具18。
本實施型態之電漿蝕刻方法的第1蝕刻工序係使用附著性高的第1處理氣體，通常，從第1高頻電源48係施加27~100MHz頻率的電漿生成用高頻電功率。又，從第2高頻電源90係施加400kHz~13.56MHz頻率的離子吸引用高頻電功率。若例示第1高頻電功率及第2高頻電功率可採用的頻率，第1高頻電功率可舉出27MHz、40MHz、60MHz、80MHz、100MHz，第2高頻電功率可舉出400kHz、800kHz、1MHz、2MHz、3MHz、13MHz、13.6MHz。由於可依製程而使用適當的組合，因此本發明並未限定於這一點。
從上部電極34的電極板36所形成之氣體噴出孔37噴出的第1處理氣體會在藉由高頻電功率所產生之上部電極34與作為下部電極之晶座16間的輝光放電中電漿化。藉由此電漿所生成之正離子或自由基，並以硬 遮罩膜作為蝕刻遮罩來蝕刻半導體晶圓W的絕緣膜。
此時，藉由對下部電極施加電漿形成用高頻電功率，便可在較晶圓要近之位置處生成電漿。又，由於電漿不會擴散至大區域，可抑制處理氣體的解離，因此縱使是腔室10內的壓力高而電漿密度低般的條件，仍可使蝕刻率上升。又，縱使電漿形成用高頻電功率的頻率較高之情況，仍可確保相對較大的離子能量。又，藉由如本實施型態般地對下部電極分別施加電漿形成用高頻電功率與離子吸引用高頻電功率，便可獨立地控制電漿蝕刻所需之電漿形成的功能與離子吸引的功能。於是，便可滿足被要求高微細加工性之蝕刻條件。再者，由於係供應27MHz以上之高頻域的電漿生成用高頻電功率，因此可使電漿在較佳狀態下高密度化，而縱使較低壓的條件下仍可生成高密度電漿。
然後，在形成電漿之際，由於係從可變直流電源50對上部電極34施加負的直流電壓，因此電漿中的正離子便會衝撞上部電極34而在其附近生成2次電子。所生成之2次電子會朝鉛直方向下方被加速，被加速後的2次電子(高速電子)會被供應至作為被處理體之半導體晶圓W。
蝕刻係電漿中的正離子會成為支配性而進行。在第1蝕刻工序中的蝕刻初期，藉由蝕刻所形成之接觸孔很淺，當電子到達蝕刻面，縱使正離子被供應至蝕刻面，電荷仍會被中和。於是，蝕刻便會正常地進行。
隨著蝕刻進行，接觸孔的深寬比變高，電子會難以到達接觸孔內，而在接觸孔內聚集了正離子，蝕刻面會成為帶正電之狀態。由於第1蝕刻工序中係使用附著性高的自由基，因此隨著電漿蝕刻進行，蝕刻遮罩表面及孔洞側面便會形成有相對較厚的保護膜。若在此狀態下進行蝕刻，則因為蝕刻而進入至接觸孔內之正離子便會因與接觸孔內的正電荷之間之互斥而彎曲，產生蝕刻形狀的彎曲或歪斜。又，會因接觸孔底部的正離子而容易產生遮蔽損傷。再者，由於正離子難以到達孔洞底部，因此會導致蝕刻率的降低。尤其是形成HARC之深寬比大於40的接觸孔之情況，上述問題會變得顯著。
因此，本實施型態中，係進行從第1蝕刻工序中所供應之第1處理氣體，切換為保護膜會薄薄地附著在孔洞內部的側壁之第2處理氣體，以抑制縮頸之電漿蝕刻方法的第2蝕刻工序。
圖4係顯示時序圖的範例，其係顯示本發明實施型態之電漿蝕刻方法中的第1高頻電源、第2高頻電源，以及第1直流電源的狀態。又，圖5的「a」係顯示電漿鞘層較厚之情況下，在上部電極因施加負的直流電壓而產生之2次電子的舉動之示意圖，圖5的「b」係顯示未存在有電漿鞘層之情況下，在上部電極因施加負的直流電壓而產生之2次電子的舉動之示意圖。
如圖4所示，電漿蝕刻方法的第2蝕刻工序中，係交互地開啟、關閉電漿生成用第1高頻電源48，且同 步於其而交互地開啟、關閉第2偏壓施加用第2高頻電源90。亦即，係脈衝狀地交互重複藉由第1高頻電源48而生成有電漿(輝光電漿)之狀態(電漿開啟)與輝光電漿消失之狀態(電漿關閉)。
如上所述，在形成電漿之際，由於係從可變直流電源50對上部電極34施加負的直流電壓，因此電漿中的正離子會衝撞上部電極34，而在上部電極34的附近生成2次電子。所生成之2次電子會因從可變直流電源50對上部電極34施加的直流電壓值與電漿電位的電位差，而朝處理空間的鉛直方向下方向被加速。此時，藉由使可變直流電源的極性、電壓值、電流值為所期望者，來將2次電子(高速電子)照射在半導體晶圓。但如圖5的「a」所示，在電漿處理進行之電漿開啟的期間，第1高頻電源48所生成之電漿的電漿鞘層與偏壓施加用第2高頻電源90所生成之電漿鞘層會混合，而形成厚的電漿鞘層S。因此，2次電子便會在電漿鞘層被反射。另一方面，如圖5的「b」所示，在電漿關閉的期間，第1高頻電源48與第2高頻電源90皆為關閉。因此，電漿鞘層便會幾乎完全消滅，可使2次電子(高速電子)容易到達半導體晶圓W。
本實施型態中，再者，如圖4所示，係同步於電漿的開啟、關閉，而從第1直流電源50對上部電極34，以施加電壓的絕對值在電漿關閉的期間會大於在電漿開啟的期間之方式來施加負的直流電壓。例如，圖4 中，在電漿關閉的期間從第1直流電源50所施加之電壓的絕對值|Va|與在電漿開啟的期間從第1直流電源50所施加之電壓的絕對值|Vb|之關係為|Va|-|Vb|>0 。在電漿關閉的期間，藉由以施加電壓的絕對值較大之方式來施加負的直流電壓，便可將較多的2次電子供應至孔洞內。
藉由上述製程而被照射、供應之2次電子會改質蝕刻遮罩(特別是ArF光阻等的有機遮罩)的組成，而強化蝕刻遮罩。於是，藉由可變直流電源50的施加電壓值及施加電流值來控制上部電極34的附近處所生成之2次電子的量，更進一步地控制2次電子之朝晶圓的加速電壓，便可針對蝕刻遮罩來謀求特定的強化。提升該蝕刻遮罩的電漿耐受性之效果，在使用ArF光阻等之電漿耐受性低的有機遮罩來作為蝕刻遮罩之情況會特別大。
第2蝕刻工序中，為了抑制縮頸，係使用保護膜會薄薄地附著在孔洞內部，且對於蝕刻對象膜之自由基的附著性低之處理氣體。但是，藉由上述製程，便可藉由被供應至孔洞內之2次電子，來提高蝕刻遮罩(尤其，有機遮罩)的電漿耐受性。因此，縱使是HARC蝕刻中，仍可有效地防止蝕刻遮罩之殘膜的減少。
圖6係用以說明隨著高頻電功率的開啟、關閉之電漿的開啟、關閉，與對半導體晶圓W之入射電子電流(A)(其為對半導體晶圓W之電子入射量的指標)的關係 之圖表的一例。如圖6所示，關閉高頻(RF)電功率而為電漿關閉的期間，入射電子電流會增加，可知在電漿關閉的期間，會較電漿開啟的期間被供應更多的電子。
在電漿開啟的期間所施加之直流電壓只要是對應於欲形成之電漿的值即可，例示為例如0~-300V左右。又，在電漿關閉的期間所施加之直流電壓雖只要絕對值大於電漿開啟的期間即可，但若考慮裝置的耐受性，則較佳為絕對值小於-2000V。
電漿關閉的期間較佳為50μsec以下。若電漿關閉的期間超過50μsec，則無助於蝕刻之時間便會增長，導致效率降低。又，藉由縮短從電漿關閉到下一電漿關閉為止的期間，即脈衝的間隔，由於2次電子流入半導體晶圓W的時間點會增加，而增加朝孔洞內之2次電子的供應量，故較佳。例如，可為50μsec(20kHz)、100μsec(10kHz)等。又，亦可階段性地減少脈衝的間隔。例如，圖4中，前面之脈衝的間隔Sa與接下來之脈衝間隔Sb為相等。亦即，圖4中，脈衝的間隔係控制為Sa=Sb的關係。但亦可使接下來之脈衝間隔Sb較前面之脈衝的間隔Sa要短，亦即，將脈衝的間隔控制為Sa>Sb的關係。又，亦可先將脈衝的間隔控制為Sa=Sb的關係，而在後續的脈衝n(n為任意的自然數)，再將脈衝的間隔階段性地減少為Sa>Sn的關係。再者，電漿開啟的期間相對於從電漿關閉到下一電漿關閉為止的期間之比率例如可為70%。
此外，亦可在電漿開啟的期間關閉來自第1直流電源50的直流電壓，而在電漿關閉的期間再打開。
又，本實施型態中，由於氬氣流量高一事可增加上部電極的附近所生成之2次電子的量，故較佳，例如可為275sccm或550sccm。如上所述，通常，在深寬比高的區域處，會有被供應至孔洞之2次電子的量不足之傾向。因此，較佳係隨著電漿蝕刻工序進行，來增加氬氣流量，以增加上部電極的附近所生成之2次電子的量。
在使用第2處理氣體之工序中，通常，亦係從第1高頻電源48施加27~100MHz的頻率，例如40MHz的電漿生成用高頻電功率。又，從第2高頻電源90係施加400kHz~13.56MHz的頻率，例如3MHz的離子吸引用高頻電功率。
因此，如本實施型態般，電漿蝕刻方法的第1蝕刻工序中，首先係使用附著性高的自由基來提高遮罩選擇比。接著，第2蝕刻工序中，係使用附著性較第1蝕刻工序要低之自由基，來抑制縮頸。此時，係脈衝狀地交互形成電漿開啟與電漿關閉的期間，且同步於電漿的開啟、關閉，而以施加電壓的絕對值在電漿關閉的期間會大於在電漿開啟的期間之方式來施加負的直流電壓，以有效地防止遮罩殘膜的減少。本實施型態中，由於縮頸較少，因此亦可防止蝕刻率的降低。藉此，便可確保孔洞底部的CD值(底部CD(Btm CD))。亦即，可提供孔洞為良好的垂直形狀且可實現高深寬比之電漿蝕刻方法。
本實施型態未限定於第1蝕刻工序與第2蝕刻工序，而亦可具有第3蝕刻工序。例如，亦可在上述第1蝕刻工序與第2蝕刻工序之間具有第3蝕刻工序，其係使用具有附著性介於第1處理氣體與第2處理氣體之間的自由基之第3處理氣體。
<<第1實施型態>>
接下來，針對確認該實施型態方法的效果之實驗加以說明。
使用於矽基板上成膜有氧化膜，再於其上依序層積有作為硬遮罩之氮化膜、氧化膜，且再層積有Poly-Si之被處理體。準備已預先將Poly-Si及硬遮罩蝕刻(punch step)後的樣本，依以下所詳細列示之蝕刻條件來施予電漿蝕刻。
(第1步驟(上述第1蝕刻工序))
蝕刻氣體：C4F6/Ar/O2=80/400/60sccm
壓力：20mTorr
第1高頻電源的輸出：1700W
第2高頻電源的輸出：6600W
高頻電源的脈衝間隔：10kHz(100μsec)
來自第1直流電源的直流電壓：150V(電漿開啟時)，500V(電漿關閉時)
蝕刻時間：180sec
(第2步驟(上述第3蝕刻工序))
蝕刻氣體：C4F6/C4F8/Ar/O2=40/40/400/50sccm
壓力：20mTorr
第1高頻電源的輸出：1700W
第2高頻電源的輸出：6600W
高頻電源的脈衝間隔：10kHz(100μsec)
來自第1直流電源的直流電壓：150V(電漿開啟時)，600V(電漿關閉時)
蝕刻時間：400sec(適量蝕刻(just etch))
(第3步驟(上述第2蝕刻工序))
蝕刻氣體：C4F8/Ar/O2=80/550/37sccm
壓力：20mTorr
第1高頻電源的輸出：1700W
第2高頻電源的輸出：6600W
高頻電源的脈衝間隔：20kHz(50μsec)
來自第1直流電源的直流電壓：150V(電漿開啟時)，1000V(電漿關閉時)
蝕刻時間：180sec(過蝕刻)
此時，作為比較例，在第3步驟(上述第2蝕刻工序)中，除了使來自第1直流電源的直流電壓為一定(150V)以外，係藉由與第1實施型態同樣的工序來進行電漿蝕刻。
圖7係顯示用以說明第1實施型態及比較例的電漿蝕刻方法後之接觸孔的垂直形狀之概略圖。此外，圖7的「a」及圖7的「c」乃為第1實施型態後之圖式，圖7的「b」及圖7的「d」乃為比較例後之圖式。
藉由比較圖7的「a」與圖7的「b」，第1實施型態與比較例的電漿蝕刻方法中，凹漥CD為大致相同程度。但是，藉由使用第1實施型態的方法，則可知在同一蝕刻時間中，底部CD會大大地擴大。亦即，可知能夠將凹漥CD抑制為相同程度，同時確保底部CD，且可使接觸孔的垂直形狀為良好。此外，此處所述之凹漥CD係指接觸孔內，因凹漥而最廣之部分的口徑。又，圖7的「c」及圖7的「d」中為了更高精確度地掌握蝕刻形狀性，而顯示了凹漥CD與底部CD的比(Btm/Bow ratio)。在圖7的「c」及圖7的「d」的比較中，可知藉由使用第1實施型態的方法，亦可抑制凹漥CD，同時確保底部CD。再者，第1實施型態的方法相較於比較例的方法，可知由於係對半導體晶圓上供應較多的2次電子，因此Poly-Si遮罩的殘膜量較多。
<<第2實施型態>>
除了改變第1實施型態中之第3步驟(上述第2蝕刻工序)的配方以外，其他係藉由與第1實施型態同樣的工序來施予電漿蝕刻。具體的蝕刻條件列示於下。
(第1步驟(上述第1蝕刻工序))
蝕刻氣體：C4F6/Ar/O2=80/400/60sccm
壓力：20mTorr
第1高頻電源的輸出：1700W
第2高頻電源的輸出：6600W
高頻電源的脈衝間隔：10kHz(100μsec)
來自第1直流電源的直流電壓：150V(電漿開啟時)，500V(電漿關閉時)
蝕刻時間：180sec
(第2步驟(上述第3蝕刻工序))
蝕刻氣體：C4F6/C4F8/Ar/O2=40/40/400/50sccm
壓力：20mTorr
第1高頻電源的輸出：1700W
第2高頻電源的輸出：6600W
高頻電源的脈衝間隔：10kHz(100μsec)
來自第1直流電源的直流電壓：150V(電漿開啟時)，600V(電漿關閉時)
蝕刻時間：400sec(適量蝕刻)
(第3步驟(上述第2蝕刻工序))
蝕刻氣體：C4F8/Ar/O2=100/550/37sccm
壓力：20mTorr
第1高頻電源的輸出：1700W
第2高頻電源的輸出：6600W
高頻電源的脈衝間隔：20kHz(50μsec)
來自第1直流電源的直流電壓：150V(電漿開啟時)，1000V(電漿關閉時)
蝕刻時間：180sec(過蝕刻)
圖8係顯示用以說明第2實施型態及比較例的電漿蝕刻方法後之接觸孔的垂直形狀之概略圖。此外，圖8的「a」及圖8的「c」為第2實施型態後之圖式，圖8 的「b」及圖8的「d」為比較例後之圖式。
藉由比較圖8的「a」與圖8的「b」，可知第2實施型態的電漿蝕刻方法相較於比較例的電漿蝕刻方法，凹漥CD會被大大地抑制。再者，藉由使用第2實施型態的方法，可知在同一蝕刻時間中，底部CD會大大地擴大。亦即，可知能夠抑制凹漥CD，同時確保底部CD，且可使接觸孔的垂直形狀為良好。又，圖8的「c」及圖8的「d」之比較中，亦可知能夠抑制凹漥CD，同時確保底部CD。再者，第2實施型態的方法相較於比較例的方法，可知由於係對半導體晶圓上供應較多的2次電子，因此Poly-Si遮罩的殘膜量較多。
<<第3實施型態>>
本實施型態如上所述，首先，作為電漿蝕刻方法的第1蝕刻工序，係使用附著性高的自由基來提高遮罩選擇比。接著，作為第2蝕刻工序，係使用附著性低的自由基來抑制縮頸。此時，係脈衝狀地交互形成電漿開啟與電漿關閉的期間，再者，同步於電漿的開啟、關閉，而以施加電壓的絕對值在電漿關閉的期間會大於在電漿開啟的期間之方式來施加負的直流電壓，以有效地防止遮罩殘膜的減少。
關於此時的第2蝕刻工序中，確認氬氣流量高一事以及高頻電源的脈衝間隔短一事之效果的實驗，使用圖9的表1來加以說明。
表1係顯示各蝕刻條件中的遮罩選擇比。此外，表 1中之DC同步脈衝(Synchropulse)係指脈衝狀地交互形成電漿開啟與電漿關閉的期間，且同步於電漿的開啟、關閉，而以施加電壓的絕對值在電漿關閉的期間會大於在電漿開啟的期間之方式來對上部電極施加負的直流電壓之情況的蝕刻。又，同步脈衝係指使得來自第1直流電源的直流電壓為一定，來脈衝狀地交互形成電漿開啟與電漿關閉的期間之情況的蝕刻。
通常，若增加電漿產生用高頻電源的輸出，雖可使蝕刻率上升，但遮罩選擇比會降低。但是，可知表1中藉由使用DC同步脈衝，則可抑制遮罩選擇比的降低幅度。此係因為藉由使用DC同步脈衝，便可大量地供應2次電子，來將蝕刻遮罩改質、強化。
又，亦可知表1中藉由提高氬氣流量，則遮罩選擇比會提高。此係因為藉由提高氬氣流量，則上部電極(附近)所產生的2次電子量會增加。
再者，亦可知表1中藉由縮短高頻電源的脈衝間隔，則遮罩選擇比會提高。此係因為藉由增加輝光電漿為消失狀態下之2次電子的打入次數，則2次電子之朝接觸孔內的供應量會增加。
以上，雖已針對本發明實施型態之電漿蝕刻方法加以說明，但本發明之電漿蝕刻方法不限於上述實施型態，可做各種變化。例如，實施本發明之電漿蝕刻裝置不限於上述實施型態所例示者，例如亦可於下部電極設置有一個電漿生成用高頻電源。又，上述實施型態中， 雖係在電漿蝕刻之際施加第1直流電壓，但並非必須。再者，脈衝狀地交互形成電漿開啟與電漿關閉的期間之方法亦可適用於上述實施型態的第1蝕刻工序及第3蝕刻工序。
本申請案係依據2011年8月2日所申請之日本專利申請第2011-169296號而主張優先權，以及2011年8月15日所申請之美國臨時申請案61/523434號而主張優先權，並援用其全部內容於本申請案。
1‧‧‧Si基板
2‧‧‧絕緣膜
3‧‧‧蝕刻遮罩
4‧‧‧孔洞
5‧‧‧保護膜
10‧‧‧腔室(處理容器)
16‧‧‧晶座(下部電極)
34‧‧‧上部電極
46‧‧‧第1匹配器
48‧‧‧第1高頻電源
50‧‧‧第1直流電源
66‧‧‧處理氣體供應源
84‧‧‧排氣裝置
88‧‧‧第2匹配器
90‧‧‧第2高頻電源
95‧‧‧電源控制器
100‧‧‧控制部
102‧‧‧記憶部
W‧‧‧半導體晶圓(被處理體)
圖1係用以說明處理氣體的附著性與孔洞形狀的相關性之圖式，其為形成有保護膜之孔洞一例的概略圖。
圖2係顯示可實施本發明實施型態之電漿蝕刻方法的電漿蝕刻裝置一例之概略剖面圖。
圖3係顯示圖2的電漿蝕刻裝置中，連接於第1高頻電源之第1匹配器的構造之圖式。
圖4係顯示本發明實施型態之電漿蝕刻方法中的第1高頻電源、第2高頻電源，以及第1直流電源的狀態之時序圖的範例。
圖5係顯示在上部電極因施加負的直流電壓而產生之2次電子的舉動之示意圖。
圖6係用以說明隨著高頻電功率的開啟、關閉之電漿的開啟、關閉，與對半導體晶圓W之入射電子電流 (A)(其為對半導體晶圓W之電子入射量的指標)的關係之圖表的一例。
圖7係用以說明本發明實施型態之電漿蝕刻方法後之接觸孔的側壁形狀一例之概略圖。
圖8係用以說明本發明實施型態之電漿蝕刻方法後之接觸孔的側壁形狀其他例之概略圖。
圖9係顯示氬氣流量及高頻電源之脈衝間隔的關係之表(表1)。

Claims (5)

  1. 一種電漿蝕刻方法，其係使用具有作為被處理體的戴置台而發揮功能的下部電極與對向於該下部電極所配置的上部電極之電漿蝕刻裝置，該電漿蝕刻方法包含有：第1蝕刻工序，係使用含有氟碳系氣體之第1處理氣體來進行電漿蝕刻；以及第2蝕刻工序，係使用含有氟碳系氣體之第2處理氣體，且為該第2處理氣體之自由基對於被處理體的附著性係小於該第1處理氣體之自由基對於該被處理體的附著性之該第2處理氣體來進行電漿蝕刻；其中該第2蝕刻工序係一邊交互重複使電漿生成用高頻電功率為開啟之第1條件與使該高頻電功率為關閉之第2條件，一邊以施加電壓的絕對值在該第2條件的期間會大於在該第1條件的期間之方式，來對該上部電極施加負的直流電壓。
  2. 如申請專利範圍第1項之電漿蝕刻方法，其中該第1蝕刻工序與該第2蝕刻工序之間另包含有第3蝕刻工序，其係使用含有氟碳系氣體之第3處理氣體來進行電漿蝕刻；該第3處理氣體之自由基對於被處理體的附著性係小於該第1處理氣體之自由基對於該被處理體的附著性，但大於該第2處理氣體之自由基對 於該被處理體的附著性。
  3. 如申請專利範圍第1項之電漿蝕刻方法，其中係一邊階段性地減少該第2條件之期間的間隔一邊進行電漿蝕刻。
  4. 如申請專利範圍第1項之電漿蝕刻方法，其中該第1處理氣體所含有之氟碳系氣體為C4F6，該第2處理氣體所含有之氟碳系氣體為C4F8。
  5. 如申請專利範圍第1項之電漿蝕刻方法，其係以Poly-Si層為遮罩來蝕刻氧化矽膜。
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