WO2012159329A1 - 一种以空气为侧墙的围栅硅纳米线晶体管的制备方法 - Google Patents

一种以空气为侧墙的围栅硅纳米线晶体管的制备方法 Download PDF

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    • H10D30/43—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having one-dimensional [1D] charge carrier gas channels, e.g. quantum wire FETs or transistors having 1D quantum-confined channels

Definitions

  • CMOS Very Large Scale Integrated Circuit ULSI
  • CMOS device features are gradually reduced in size, they enter deep sub-micron and nano-domains, and parasitic capacitance cannot be reduced correspondingly, especially fringing parasitic capacitance between gate and source-drain (Fig. 1), at total capacitance The proportion in the larger and larger, which seriously affects the transient response of the device.
  • the conventional planar tube can be reformed from a new structural aspect. Due to the fence structure and the nano-scale channel diameter, the gate-array silicon nanowire device has excellent short-channel effect control capability, and is a new device structure that is promising to replace the conventional planar device under extremely short channel conditions.
  • the channel diameter of the fenced silicon nanowire transistor is only nanometer, the intrinsic capacitance is small, and the edge to source and drain edge capacitance is large (Fig. 2), so that the influence of parasitic capacitance on the transient response of the device is compared. The flat tube is more serious.
  • FIG. 3 is a schematic illustration of a fenced silicon nanowire device using a conventional Si0 2 sidewall and air sidewall.
  • Figures 4 and 5 are cross-sectional views of the device along AA' and BB', respectively.
  • Figures 6(a) and 6(b) show the traditional Si0 2 side wall and air side wall in a fenced silicon nanowire device with a channel length of 20, a nanowire diameter of 10 nm and a sidewall thickness of 10 nm.
  • Figure 6 (c) shows a comparison of the gate capacitances. It can be seen that the use of air sidewalls can greatly reduce the parasitic capacitance.
  • An object of the present invention is to provide a method for fabricating a silicon nanowire transistor using air as a sidewall, which is fabricated on a SOI (Silicon-On-Insulator) substrate.
  • a method for preparing a silicon nanowire transistor using air as a sidewall characterized in that it is prepared on a SOI substrate, and comprises the following steps:
  • lithography defines the channel region and the large source and drain regions
  • the step 1) uses silicon island isolation or local oxidation (L0C0S) isolation of silicon.
  • the steps 4), 7), 15), and 18) employ an anisotropic dry etching technique.
  • the step 5) uses a 0 degree angle injection.
  • the step 8) uses concentrated phosphoric acid at 170 ° C to remove SiN.
  • the step 9) uses dry oxygen oxidation or hydrogen oxygen synthesis oxidation.
  • the step 10) employs hydrofluoric acid to remove the silicon oxide.
  • the step 11) uses dry oxygen oxidation to form a SiO 2 dielectric layer, or other high dielectric constant dielectric layers.
  • the steps 2), 12), 16), 20) employ a chemical vapor deposition method.
  • the step 19) is performed by isotropic dry etching or isotropic wet etching.
  • the present invention provides a method for preparing a silicon nanowire transistor with air as a sidewall, which is compatible with a CMOS process flow, and introduction of an air sidewall can effectively reduce parasitic capacitance of the device and improve transient response of the device.
  • a silicon nanowire transistor with air as a sidewall which is compatible with a CMOS process flow, and introduction of an air sidewall can effectively reduce parasitic capacitance of the device and improve transient response of the device.
  • FIG. 2 Schematic diagram of the edge capacitance of the surrounding gate silicon nanowire device
  • Figure 4 is a cross-sectional view of the SiO 2 and air sidewall spacers along the AA'
  • Figure 5 is a cross-sectional view of the Si0 2 and air sidewall spacers along the BB'
  • Figure 6 (a) Schematic diagram of nanowire devices for Si0 2 and (b) air sidewalls and (c) gate capacitance
  • Embodiment 1 Starting from the SOI substrate (the thickness of Si on the buried oxide layer is 2500 A), the following steps are sequentially performed:
  • Lithography definition Fin hard mask 4. Etch the SiN1500 A with reactive ion etching (RIE) and remove the glue, as shown in Figure 7.
  • RIE reactive ion etching
  • Lithography defines the channel region and large source and drain regions
  • BHF dry buffered hydrofluoric acid
  • RTP Rapid thermal annealing
  • ICP Inductively Coupled Plasma
  • Lithography defines the grid line
  • RIE reactive ion etching
  • BHF buffered hydrofluoric acid
  • Example 2 As Example 1, except for the following steps:
  • ICP inductively coupled plasma
  • Corrugated hydrofluoric acid is used to oxidize the oxidized SiO 2 oxidized to form suspended nanowires.

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Abstract

提供一种以空气为侧墙的围栅硅纳米线晶体管的制备方法。方法包括：隔离并淀积与Si有高刻蚀选择比的材料A；光刻定义Fin条硬掩模；刻蚀材料A，形成Fin条的硬掩模；源漏注入；光刻定义沟道区和大源漏区；形成SiFin条和大源漏；去除材料A硬掩模；形成纳米线；腐蚀SiO2，形成悬空纳米线；形成栅氧化层；淀积多晶硅；多晶硅注入；杂质激活退火；刻蚀多晶硅；淀积SiN；光刻定义栅线条；刻蚀SiN和多晶硅形成栅线条；将源漏与栅分离，之间区域为空气填充；淀积SiO2，形成空气侧墙；退火致密SiO2层；后续流程完成器件制备。本方法与CMOS工艺流程相兼容，空气侧墙的引入能有效减小器件的寄生电容，提高器件瞬态响应特性，适用于高性能逻辑电路应用。

Description

一种以空气为侧墙的围栅硅纳米线晶体管的制备方法 技术领域 本发明属于 CMOS超大规模集成电路 (ULSI)制造技术领域， 具体涉及一种以空气为侧墙的 围栅硅纳米线晶体管的制备方法。 背景技术 随着 CMOS器件特征尺寸逐步縮小， 进入到深亚微米、 纳米领域， 而寄生电容不能相应縮 小， 特别是栅和源漏之间的边缘 (fringing)寄生电容（图 1)， 在总电容中的比例越来越大， 从而严重影响器件的瞬态相应。
另外一方面， 随着器件尺寸的持续縮小， 到深亚微米量级时， 短沟道效应越来越明显， 导致阈值电压漂移、 亚阈值斜率增加、 亚阈区泄漏电流增加、 漏致势垒降低效应等等， 为了 抑制恶化的短沟道效应， 可以从新结构方面来对传统平面管进行改革。 由于具有围栅结构和 纳米级的沟道直径， 围栅硅纳米线器件具有非常优秀的短沟道效应控制能力， 是在极短沟道 条件下有希望替代传统平面器件的新器件结构。 但是由于围栅硅纳米线晶体管的沟道直径仅 为纳米级， 本征电容很小， 而栅到源漏的边缘电容较大（图 2)， 使得寄生电容对器件瞬态响 应的影响较之平面管而言更加严重。
采用较低介电常数的材料作为侧墙， 能够减小栅和源漏之间的电容耦合效应， 从而减小 边缘寄生电容。 空气具有极低的介电常数， 可以预见， 采用空气作为侧墙的围栅硅纳米线器 件将具有较小的寄生电容。 图 3为采用传统 Si02侧墙和空气侧墙的围栅硅纳米线器件的示意 图。 图 4和图 5分别为器件沿着 AA' 和 BB' 的截面图。
图 6 (a)和 6 (b)分别为在沟道长度为 20歷， 纳米线直径 10nm， 侧墙厚度为 10nm的围栅硅纳米 线器件中， 采用传统的 Si02侧墙和空气侧墙的示意图。 图 6 (c)为其栅电容的对比图， 可见， 采用空气侧墙能够极大的减小寄生电容。
目前为止， 关于围栅硅纳米线器件的实验研究主要集中在工艺集成、 特性表征和以寄生 电阻减小为主要目标的特性优化上， 对于寄生电容的优化未有报道。 使用空气作为侧墙能够 减小寄生电容这样一种理念无论是在平面管还是多栅结构中应用都能够有效的减小寄生电 容， 但是由于纳米线独特的三维结构， 如何形成空气侧墙需要特殊的工艺流程设计， 这方面 的研究目前未见报道。 发明内容 本发明的目的是提出一种以空气为侧墙的硅纳米线晶体管的制备方法， 该晶体管在 S0I (Silicon- On- Insulator, 绝缘衬底上的硅） 衬底上制备。
本发明提供的技术方案如下：
一种以空气为侧墙的硅纳米线晶体管的制备方法， 其特征在于， 在 S0I衬底上制备， 包 括如下步骤：
1) 隔离工艺；
2) 淀积与 Si有较高刻蚀选择比的材料 A (如 SiN、 Si02等）；
3) 光刻定义 Fin条硬掩膜；
4) 刻蚀材料 A， 将光刻胶上的图形转移到材料 A上， 形成 Fin条的硬掩膜；
5) 注入源漏；
6) 光刻定义沟道区和大源漏区；
7) 以光刻胶和材料 A的 Fin条硬掩膜为阻挡， 刻蚀 Si， 形成 Si Fin条和大源漏；
8) 去除材料 A硬掩膜；
9) 氧化， 形成纳米线；
10)各向同性湿法腐蚀 Si02， 形成悬空纳米线；
11)形成栅氧化层；
12)淀积多晶硅；
13)注入多晶硅；
14)杂质激活退火；
15)刻蚀多晶硅， 在源漏上剩下厚度为 3CT50纳米的多晶硅；
16)淀积 SiN;
17)光刻定义栅线条；
18)刻蚀 SiN和多晶硅， 将光刻胶上的图形转移到多晶硅上， 形成栅线条；
19)采用各向同性干法刻蚀或者各向同性湿法腐蚀多晶硅， 将源漏与栅分离， 之间区域为 空气填充；
20)淀积 Si02， 形成空气侧墙；
21)退火致密 Si02层；
22)采用常规 CMOS后端工艺完成后续流程， 完成器件制备。
所述步骤 1)采用硅岛隔离或硅的局部氧化 （L0C0S) 隔离。 所述步骤 4)、 7)、 15)、 18) 采用各向异性干法刻蚀技术。
所述步骤 5)采用的是 0度角注入。
所述步骤 8)采用的是 170°C浓磷酸去除 SiN。
所述步骤 9)采用的是干氧氧化， 或者氢氧合成氧化。
所述步骤 10)采用的是氢氟酸去掉氧化硅。
所述步骤 11)采用的是干氧氧化形成 Si02介质层， 或者采用其他高介电常数的介质层。 所述步骤 2)、 12)、 16)、 20) 采用的是化学气相淀积方法。
所述步骤 19)采用各向同性干法刻蚀， 或者采用各向同性湿法腐蚀。
本发明的有益效果： 本发明提供的以空气为侧墙的硅纳米线晶体管的制备方法， 与 CMOS 工艺流程相兼容， 空气侧墙的引入能有效减小器件的寄生电容， 提高器件瞬态响应特性， 适 用于高性能逻辑电路应用。 附图说明 图 1栅与源漏的边缘 (fringing)电容示意图
图 2围栅硅纳米线器件边缘电容示意图
图 3 Si02和空气侧墙的围栅硅纳米线器件
图 4 Si02和空气侧墙的围栅硅纳米线器件沿着 AA' 的截面图
图 5 Si02和空气侧墙的围栅硅纳米线器件沿着 BB' 的截面图
图 6 (a) Si02和 (b)空气侧墙的纳米线器件示意图及其 (c)栅电容
图 7至图 16为实施实例的工艺流程图， 图中各层材料的说明如下：
1-Si 2-埋氧化层
3-SiN 4-Si02
5-多晶硅 6-空气 具体实施方式 下面结合附图和具体实施例对本发明作进一步阐述。
实施例 1 : 从 S0I衬底 (埋氧化层上的 Si厚度为 2500 A)出发， 依次进行如下步骤：
1. 采用硅岛隔离方法
2. 低压化学气相淀积 (LPCVD) SiN1500 A
3. 光刻定义 Fin 硬掩膜 4. 采用反应离子刻蚀技术 （RIE) 刻蚀 SiN1500 A, 并去胶清洗， 如图 7所示
5. As注入， 0度角， 能量 50keV， 剂量 4 X 1015 cm—2, 如图 8所示
6. 光刻定义沟道区和大源漏区
7. 以光刻胶和 SiN Fin条硬掩膜为阻挡， 感应耦合等离子 （ICP) 刻蚀 Si2500A， 形成 Si Fin 条和大源漏， 并去胶清洗， 如图 9所示
8. 170°C浓磷酸选择腐蚀 SiN， 将 SiN硬掩膜去除干净
9. 干氧氧化， 形成硅纳米线
10. 采用缓冲氢氟酸 （BHF) 将干氧氧化的 Si02腐蚀掉， 形成悬空纳米线， 如图 10所示
11. 栅氧氧化， 形成 5纳米栅氧化层
12. 低压化学气相淀积 （LPCVD) 多晶硅 4000A, 如图 11所示
13. As注入， 能量 80KeV， 剂量 8 X 1015 cm— 2
14. 氮气中 1050°C快速热退火 （RTP) 10秒钟， 激活杂质
15. 感应耦合等离子 （ICP) 刻蚀多晶硅 3700A~3500A， 如图 12所示
16. 低压化学气相淀积 (LPCVD) SiN500A
17. 光刻定义栅线条
18. 采用反应离子刻蚀技术 （RIE) 刻蚀 SiN500 A， 感应耦合等离子 （ICP) 刻蚀多晶硅， 直 到源漏上方的多晶硅被刻蚀干净， 如图 14所示
19. 采用 HNA溶液各向同性腐蚀多晶硅， 将源漏与栅分离， 之间区域为空气填充
20. 低压化学气相淀积 （LPCVD) Si024000A, 形成空气侧墙
21. 氮气中 105CTC快速热退火 （RTP) 5秒钟， 致密氧化层
22. 光刻金属接触孔
23. 采用反应离子刻蚀技术 （RIE) 刻蚀 Si024000A， 采用缓冲氢氟酸 （BHF) 将孔内剩余的氧 化硅腐蚀干净， 去胶清洗
24. 溅射 Ti/Al， 700A /1μ m
25. 光刻金属引线
26. RIE 刻蚀 Al/Ti 1μ m /70θΑ， 去胶清洗
27. N2+H2中 430°C下退火 30分钟， 合金化， 器件制备完成 实施例 2: 如实施实例 1， 不同之处在于下列步骤：
1. 采用 L0C0S隔离方法
2. 低压化学气相淀积 (LPCVD) Si021500 A 4. 采用反应离子刻蚀技术 （RIE) 刻蚀 Si021500 A, 并去胶清洗
7. 以光刻胶和 Si02 Fin条硬掩膜为阻挡， 感应耦合等离子（ICP)刻蚀 Si2500A， 形成 Si Fin 条和大源漏， 并去胶清洗
8. 采用缓冲氢氟酸 （BHF) 腐蚀 Si02， 将 Si02硬掩膜去除干净
9. 氢氧合成氧化， 形成硅纳米线
10. 采用缓冲氢氟酸 （BHF) 将氢氧合成氧化的 Si02腐蚀掉， 形成悬空纳米线

Claims

权 利 要 求 书
1. 一种以空气为侧墙的硅纳米线晶体管的制备方法， 其特征在于， 在 SOI衬底上制备， 包括 如下步骤：
1) 隔离工艺；
2) 淀积与 Si有较高刻蚀选择比的材料 A;
3) 光刻定义 Fin条硬掩膜；
4) 刻蚀材料 A， 将光刻胶上的图形转移到材料 A上， 形成 Fin条的硬掩膜；
5) 注入源漏；
6) 光刻定义沟道区和大源漏区；
7) 以光刻胶和材料 A的 Fin条硬掩膜为阻挡， 刻蚀 Si， 形成 Si Fin条和大源漏；
8) 去除材料 A硬掩膜；
9) 氧化， 形成纳米线；
10)各向同性湿法腐蚀 Si02， 形成悬空纳米线；
11)形成栅氧化层；
12)淀积多晶硅；
13)注入多晶硅；
14)杂质激活退火；
15)刻蚀多晶硅， 在源漏上剩下厚度为 30~50纳米的多晶硅；
16)淀积 SiN;
17)光刻定义栅线条；
18)刻蚀 SiN和多晶硅， 将光刻胶上的图形转移到多晶硅上， 形成栅线条；
19)采用各向同性干法刻蚀或者各向同性湿法腐蚀多晶硅， 将源漏与栅分离， 之间区域为 空气填充；
20)淀积 Si02， 形成空气侧墙；
21)退火致密 Si02层；
22)采用常规 CMOS后端工艺完成后续流程， 完成器件制备。
2. 如权利要求 1所述的制备方法，其特征在于，所述步骤 1)采用硅岛隔离或硅的局部氧化隔 离。
3. 如权利要求 1所述的制备方法， 其特征在于， 所述步骤 4)、 7)、 15)、 18) 采用各向异性 干法刻蚀技术。
4. 如权利要求 1所述的制备方法， 其特征在于， 所述步骤 5)采用的是 0度角注入。
5. 如权利要求 1所述的制备方法，其特征在于，所述步骤 8)采用的是 170°C浓磷酸去除 SiN。
6. 如权利要求 1所述的制备方法， 其特征在于， 所述步骤 9)采用的是干氧氧化， 或者氢氧合 成氧化。
7. 如权利要求 1所述的制备方法， 其特征在于， 所述步骤 10)采用的是氢氟酸去掉氧化硅。
8. 如权利要求 1所述的制备方法， 其特征在于， 所述步骤 11)采用的是干氧氧化形成 3102介 质层， 或者采用其他高介电常数的介质层。
9. 如权利要求 1所述的制备方法， 其特征在于， 所述步骤 2)、 12)、 16)、 20)采用的是化学 气相淀积方法。
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