DE112011103810B4

DE112011103810B4 - Herstellungsverfahren für Surround-Gate-Silizium-Nanodraht-Transistor mit Luft als Spacer

Info

Publication number: DE112011103810B4
Application number: DE201111103810
Authority: DE
Inventors: Ru Huang; Jiewen Fan; Jing Zhuge; Yujie Ai; Runsheng Wang; Xin Huang
Original assignee: Peking University
Current assignee: Peking University
Priority date: 2011-05-26
Filing date: 2011-07-15
Publication date: 2015-05-13
Anticipated expiration: 2031-07-16
Also published as: US8513067B2; CN102214596B; WO2012159329A1; CN102214596A; US20130017654A1; DE112011103810T5

Abstract

Herstellungsverfahren für einen Surround-Gate-Silizium-Nanodraht-Transistor mit Luft als Spacer, dadurch gekennzeichnet, dass der Transistor auf einem SOI-Substrat hergestellt wird und das Verfahren die folgenden Schritte umfasst: 1) Ausführen eines Isolierungsprozesses. 2) Abscheiden eines Materials A, das ein relativ hohes Ätzselektivitätsverhältnis in Bezug auf Si hat. 3) Ausführen von Fotolithografie, um eine Fin-Hartmaske zu definieren. 4) Ätzen des Materials A und Übertragen eines Musters vom Fotoresist auf das Material A, um die Fin-Hartmaske zu bilden. 5) Ausführen der Source- und Drain-Implantierung. 6) Ausführen von Fotolithografie, um einen Kanalbereich und große Source/Drain-Bereiche zu definieren. 7) Ätzen des Siliziums unter Verwendung des Fotoresists und der Fin-Hartmaske von Material A als Abdeckung, um so die Fin- und die großen Source/Drain-Bereiche zu bilden. 8) Entfernen der Hartmaske von Material A. 9) Ausführen der Oxidation, um einen Nanodraht zu bilden. 10) Ätzen des SiO2 durch isotropes Nassätzen, um einen losen Nanodraht zu bilden. 11) Bilden einer Gate-Oxidschicht. 12) Abscheiden eines Polysiliziums. 13) Ausführen der Polysiliziumimplantierung. 14) Ausführen der Glühbehandlung, um Dotierstoffe zu aktivieren. 15) Ätzen des Polysiliziums, bis die Polysiliziumdicke auf Source/Drain etwa 30 bis 50 nm beträgt. 16) Abscheiden von SiN. 17) Ausführen von Fotolithografie, um ein Gate-Muster zu definieren. 18) Ätzen des SiN und des Polysiliziums und Übertragen des Musters des Fotoresists auf das Polysilizium, um das Gate-Muster zu bilden. ...

Description

Die Erfindung betrifft ein Gebiet der Schaltkreisherstellung mit ultrahoher Integration (ULSI), insbesondere ein Herstellungsverfahren für einen Surround-Gate-Silizium-Nanodraht-Transistor mit Luft als Spacer.
Wenn sich die Strukturgröße einer CMOS-Vorrichtung allmählich verkleinert, gelangt sie in den tiefen Submikrometer- und einen Nanometerbereich. Jedoch schrumpfen ihre parasitären Kapazitäten, besonders eine parasitäre Streukapazität zwischen einem Gate und einer/einem Source/Drain (1) nicht entsprechend, was einen wachsenden Anteil an der Gesamtkapazität erklärt, was zu einem schwerwiegenden Einfluss auf das Einschwingverhalten der Vorrichtung führt.
Andererseits ist der Kurzkanaleffekt (SCE), der sich als Schwellwertspannungsdämpfung, erhöhter Unterschwellwertanstieg und Unterschwellwertleckstrom usw. manifestiert, zu einem wichtigen Problem geworden, wenn die Vorrichtung in ein tiefes Submikrometerregime eintritt. Um den SCE zu mildern, kann ein herkömmlicher Planartransistor durch eine neuartige Struktur umgeformt werden. Auf Grund einer umgebenden Gate-Struktur und eines Kanaldurchmessers im Nanometerbereich hat ein Surround-Gate-Silizium-Nanodraht-Transistor ausgezeichnete Fähigkeiten bei der Beherrschung des Kurzkanaleffekts, der eine ausgezeichnete neuartige Vorrichtung zum Ersetzen des herkömmlichen Planartransistors im Fall eines sehr kurzen Kanals ist. Da der Kanaldurchmesser des Surround-Gate-Nanodraht-Transistors in einem Nanometerbereich liegt, ist seine intrinsische Kapazität sehr klein, jedoch ist die Streukapazität vom Gate zur/zum Source/Drain vergleichsweise groß (2). Im Ergebnis dessen hat die parasitäre Kapazität einen stärkeren Einfluss auf das Einschwingverhalten im Vergleich zu dem des Planartransistors.
Die Streukapazität zwischen dem Gate und dem Source/Drain-Bereich kann durch Verwenden von Material mit einer niedrigen dielektrischen Konstante als Spacer reduziert werden. Da die Luft eine sehr niedrige dielektrische Konstante hat, ist zu ersehen, dass der Surround-Gate-Nanodraht-Transistor bei Verwendung von Luft als Seitenwand eine kleinere parasitäre Kapazität hat. 3 ist ein schematisches Diagramm eines Surround-Gate-Nanodraht-Transistors, der herkömmliche SiO₂-Spacer und Luftzwischenräume verwendet. 4 und 5 sind Querschnittsansichten der Vorrichtung entlang der Linie AA' und Linie BB'. 6(a) und 6(b) sind schematische Darstellungen des Surround-Gate-Nanodraht-Transistors mit einer Kanallänge von 20 nm, einem Nanodrahtdurchmesser von 10 nm und einer Spacerdicke von 10 nm, wobei herkömmliche SiO₂-Spacer bzw. Luft-Spacer verwendet werden. 6(c) ist der Vergleich ihrer Gate-Kapazitäten, und es wird gezeigt, dass die parasitäre Kapazität durch die Verwendung von Luft-Spacern stark reduziert wird.
Bisher hat sich die experimentelle Forschung zum Surround-Gate-Nanodraht-Transistor hauptsächlich auf die Prozessintegration, elektrische Charakterisierung und Vorrichtungsoptimierung konzentriert, um den parasitären Widerstand zu reduzieren. Jedoch gibt es keinen Bericht über die Optimierung der parasitären Kapazität in dieser Vorrichtung. Auf Grund einer speziellen dreidimensionalen Struktur des Nanodrahtes benötigt jedoch die Bildung von Luft-Spacern eine spezielle Gestaltung des Prozessablaufs. Und darüber ist bisher noch nicht berichtet worden.
Die US-amerikanische Patentanmeldung US 2011/0062417 A1 offenbart eine Halbleitervorrichtung sowie ein Herstellungsverfahren dazu. Die US-amerikanische Patentanmeldung US 2011/0018065 A1 offenbart ein Verfahren zur Herstellung einer Halbleitervorrichtung sowie eine Halbleitervorrichtung.
Ein Zweck der vorliegenden Erfindung ist es, ein Herstellungsverfahren für einen Surround-Gate-Silizium-Nanodraht-Transistor mit Luft als Spacer bereitzustellen, wobei der Transistor auf einem SOI-(Silizium-auf-Isolator)-Substrat hergestellt wird.
Eine technische Lösung, die von der vorliegenden Erfindung vorgeschlagen wird, ist folgende:
Ein Herstellungsverfahren für einen Surround-Gate-Silizium-Nanodraht-Transistor mit Luft als Spacer wird dadurch gekennzeichnet, dass der Transistor auf einem SOI-(Silizium-auf-Isolator)-Substrat hergestellt wird und das Verfahren die folgenden Schritte umfasst:

1) Ausführen eines Isolierungsprozesses;
2) Abscheiden eines Materials A (wie zum Beispiel SiN, SiO₂ usw.), das ein hohes Ätzselektivitätsverhältnis in Bezug auf Si hat;
3) Ausführen von Fotolithografie, um eine Fin-Hartmaske zu definieren;
4) Ätzen des Materials A, Übertragen eines Musters von Fotoresist auf das Material A, um die Fin-Bar-Hartmaske zu bilden;
5) Ausführen der Source- und Drain-Implantierung;
6) Ausführen von Fotolithografie, um einen Kanalbereich und große Source/Drain-Bereiche zu definieren;
7) Ätzen des Siliziums unter Verwendung des Fotoresists und der Fin-Hartmaske von Material A als Abdeckung, um so die Si-Fin- und die großen Source/Drain-Bereiche zu bilden;
8) Entfernen der Hartmaske von Material A;
9) Ausführen der Oxidation, um einen Nanodraht zu bilden;
10) Ätzen des SiO₂ durch isotropic Nassätzen, um einen losen Nanodraht zu bilden;
11) Bilden eines Gate-Oxids;
12) Abscheiden eines Polysiliziums;
13) Ausführen der Polysiliziumimplantierung;
14) Ausführen der Glühbehandlung, um die Dotierstoffe zu aktivieren;
15) Ätzen des Polysiliziums, bis die Polysiliziumdicke auf Source/Drain etwa 30 bis 50 nm beträgt;
16) Abscheiden von SiN;
17) Ausführen von Fotolithografie, um ein Gate-Muster zu definieren;
18) Ätzen des SiN und des Polysiliziums, Übertragen des Musters des Fotoresists auf das Polysilizium, um das Gate-Muster zu bilden;
19) Ätzen des Polysiliziums durch isotropes Trockenätzen oder isotropes Nassätzen, um das Gate und Source/Drain durch einen Spacer zu trennen, der mit Luft darin gefüllt ist;
20) Abscheiden von SiO₂, um Luft-Spacer zu bilden;
21) Ausführen der Glühbehandlung, um die SiO₂-Schicht zu verdichten;
22) Verwenden nachfolgender CMOS-Backendprozesse, um die Vorrichtungsherstellung abzuschließen.

In Schritt 1) ist die Isolation eine Siliziuminselisolation oder eine lokale Oxidation von Silizium.
In Schritt 4), 7), 15) und 18) wird eine isotrope Trockenätztechnologie angewendet.
In Schritt 5) wird eine Implantierung unter einem Winkel von 0 Grad angewendet.
In Schritt 8) wird das SiN durch konzentrierte Phosphorsäure bei 170°C entfernt.
In Schritt 9) wird eine Trockenoxidationoder eine Nassoxidation angewendet.
In Schritt 10) wird das SiO₂ unter Verwendung einer Fluorwasserstoffsäure entfernt.
In Schritt 11) wird die dielektrische SiO₂-Schicht durch eine Trockensauerstoff Oxidation oder andere dielektrische Schicht mit einer hohen Dielektrizitätskonstante gebildet.
In Schritt 2), 12), 16) und 20) wird ein chemisches Dampfabscheidungsverfahren angewendet.
In Schritt 19) wird ein isotropes Trockenätzen oder ein isotropes Nassätzen angewendet.
Die Erfindung hat insofern die folgenden vorteilhaften Effekte, als das Herstellungsverfahren für einen Surround-Gate-Silizium-Nanodraht-Transistor mit Luft als Spacer gemäß der Erfindung kompatibel zum CMOS-Prozessablauf ist. Die Einführung der Luft-Spacer kann effektiv die parasitäre Kapazität der Vorrichtung reduzieren und das Einschwingverhalten der Vorrichtung verbessern, so dass das Verfahren für eine Logikschaltung mit hoher Leistungsfähigkeit anwendbar ist.
1 ist eine Schemadarstellung einer Streukapazität zwischen einem Gate und einer Source/Drain.
2 ist eine Schemadarstellung einer Streukapazität einer Surround-Gate-Silizium-Nanodraht-Vorrichtung.
3 ist eine Surround-Gate-Silizium-Nanodraht-Vorrichtung mit SiO₂ und Luft als Spacer.
4 ist eine Querschnittsansicht einer Surround-Gate-Silizium-Nanodraht-Vorrichtung mit SiO₂ und Luft als Spacer entlang der Linie AA'.
5 ist eine Querschnittsansicht einer Surround-Gate-Silizium-Nanodraht-Vorrichtung mit SiO₂ und Luft als Spacer entlang der Linie BB'.
6(a) und 6(b) sind Schemadarstellungen des Surround-Gate-Nanodrahts unter Verwendung von SiO₂-Spacer bzw. Luft-Spacer. 6(c) ist eine grafische Darstellung, die ihre Gate-Kapazität zeigt.
7 bis 16 sind Prozessablaufdiagramme einer Ausführungsform, bei der die Bezugszahlen der entsprechenden Materialschicht Folgendes bedeuten:
Bezugszeichenliste

1: Si
2: eingebettete Oxidschicht
3: SiN
4: SiO₂
5: Polysilizium
6: Luft

Die Erfindung wird ferner mit Verweis auf die begleitenden Zeichnungen und speziellen Ausführungsformen beschrieben.
Ausführungsform 1: Beginnend mit einem SOI-Substrat (wobei Si eine Dicke von 2500 Å (250 nm) auf einer eingebetteten Oxidschicht hat), sequenzielles Ausführen der folgenden Schritte:

1. Es wird ein Siliziuminselisolationsverfahren angewendet;
2. SiN mit einer Dicke von 1500 Å (150 nm) wird unter Verwendung einer chemischen Niederdruckdampfabscheidung (LPCVD) abgeschieden;
3. Es wird Fotolithografie ausgeführt, um eine Fin-Hartmaske zu definieren;
4. SiN wird bei 1500 Å (150 nm) durch reaktive Ionenätzung(RIE)-Technologie geätzt, und dann wird der Fotoresist durch Reinigen entfernt, wie in 7 gezeigt;
5. Es wird eine AsImplantierung unter einem 0°-Winkel, bei einer Energie von 50 keV und einer Dosis von 4 × 10¹⁵ cm^–2 ausgeführt, wie in 8 gezeigt;
6. Es wird eine Fotolithografie ausgeführt, um einen Kanalbereich und große Source/Drain-Bereiche zu definieren;
7. SiN wird bei 2500 Å (250 nm) durch induktiv gekoppeltes Plasma (ICP) unter Verwendung des Fotoresists und der SiN-Fin-Hartmaske als Abdeckungen geätzt, so dass der Fin und der große Source/Drain-Bereich gebildet werden, und wird dann gereinigt, um den Fotoresist zu entfernen, wie in 9 gezeigt;
8. SiN wird selektiv durch eine konzentrierte Phosphorsäure bei 170°C geätzt, und die SiN-Hartmaske wird vollständig entfernt;
9. Eine Trockensauerstoff-Oxidationwird ausgeführt, um einen Silizium-Nanodraht zu bilden;
10. Das SiO₂, das durch die Trockenoxidation gebildet wird, wird geätzt durch eine puffernde Fluorwasserstoffsäure, um lose Siliziumnanodrähte zu bilden;.
11. Das Gate wird oxidiert, um eine Gate-Oxidschicht mit einer Dicke von 5 nm zu bilden;
12. Ein Polysilizium mit einer Dicke von 4000 Ä (400 nm) wird unter Verwendung einer chemischen Niederdruckdampfabscheidung (LPCVD) abgeschieden, wie in 11 gezeigt;
13. Es wird eine AsImplantierung mit einer Energie von 80 keV und einer Dosis von 8 × 10¹⁵ cm^–2 ausgeführt;
14. Es wird eine schnelle thermische Verarbeitung (RTP) für 10 s in Stickstoff bei einer Temperatur von 1050°C ausgeführt, um die Dotierstoffe zu aktivieren;
15. Das Polysilizium wird durch eine reaktive Ionenätzung (RIE) bei einer Dicke von 3700 Å – 3500 Å (370 – 350 nm) geätzt, wie in 12 gezeigt;
16. SiN mit einer Dicke von 500 Ä (50 nm) wird unter Verwendung einer chemischen Niederdruckdampfabscheidung (LPCVD) abgeschieden;
17. Es wird eine Fotolithografie ausgeführt, um ein Gate-Muster zu definieren;
18. SiN wird bei 500 Å (50 nm) durch reaktives Ionenätzen (RIE) geätzt, und Polysilizium wird durch induktiv gekoppeltes Plasma (ICP) geätzt, bis das Polysilizium über der Source/Drain geätzt und gereinigt ist, wie in 14 gezeigt;
19. Polysilizium wird durch isotropes Ätzendurch eine HNA-Lösung geätzt, um das Gate und Source/Drain durch einen Spacer zu trennen, der mit Luft gefüllt ist;
20. SiO₂ mit einer Dicke von 4000 Å (400 nm) wird unter Verwendung einer chemischen Niederdruckabscheidung (LPCVD) abgeschieden, um Luft-Spacer zu bilden;
21. Eine schnelle thermische Verarbeitung (RTP) wird 5 s lang in Stickstoff bei einer Temperatur von 1050°C ausgeführt, um die Oxidschicht zu verdichten;
22. Fotolithografie wird ausgeführt, um ein Metallkontaktloch zu definieren;
23. SiO₂ wird bei 4000 Å (400 nm) durch reaktives Ionenätzen (RIE) geätzt; das SiO₂, das im Loch geblieben ist, wird durch eine gepufferte Fluorwasserstoffsäure geätzt, und der Fotoresist wird gereinigt;
24. Ti/Al von 700 Å/1 μm (70 nm/1 μm) wird gesputtert;
25. Fotolithografie wird ausgeführt, um einen Metalldraht zu definieren;
26. Al/Ti wird bei 1 μm/700 Å (1 μm/70 nm) durch reaktives Ionenätzen (RIE) geätzt;
27. Eine Glühbehandlung wird über 30 Minuten in N₂ + H₂ ausgeführt, bei einer Temperatur von 430°C, und Legieren wird ausgeführt, um die Vorrichtungsherstellung abzuschließen.

Ausführungsform 2: Wie bei Ausführungsform 1; der Unterschied liegt in den folgenden Schritten:

1. Es wird ein LOCOS-Isolierverfahren verwendet.
2. SiO₂ mit einer Dicke von 1500 Å (150 nm) wird unter Verwendung einer chemischen Niederdruckdampfabscheidung (LPCVD) abgeschieden.
4. SiO₂ wird bei 1500 Å (150 nm) mit der Technologie des reaktiven Ionenätzens (RIE) geätzt und der Fotoresist wird durch Reinigen entfernt.
7. Si wird geätzt bei 2500 Å (250 nm) durch induktiv gekoppeltes Plasma (ICP), wobei der Fotoresist und die SiO₂-Fin-Hartmaske als Abdeckungen verwendet werden, so dass der Fin und die große Source/Drain gebildet werden, und dann wird der Fotoresist durch Reinigen entfernt.
8. SiO₂ wird selektiv durch eine gepufferte Fluorwasserstoffsäure (BHF) bei 170°C geätzt, und die SiO₂-Hartmaske wird vollständig entfernt.
9. Eine Nassoxidation wird ausgeführt, um einen Silizium-Nanodraht zu bilden.
10. Das SiO₂, das durch Nassoxidation gebildet wurde, wird mit einer gepufferten Fluorwasserstoffsäure (BHF) geätzt, um einen losen Silizium-Nanodraht zu bilden.

Claims

Herstellungsverfahren für einen Surround-Gate-Silizium-Nanodraht-Transistor mit Luft als Spacer, dadurch gekennzeichnet, dass der Transistor auf einem SOI-Substrat hergestellt wird und das Verfahren die folgenden Schritte umfasst: 1) Ausführen eines Isolierungsprozesses. 2) Abscheiden eines Materials A, das ein relativ hohes Ätzselektivitätsverhältnis in Bezug auf Si hat. 3) Ausführen von Fotolithografie, um eine Fin-Hartmaske zu definieren. 4) Ätzen des Materials A und Übertragen eines Musters vom Fotoresist auf das Material A, um die Fin-Hartmaske zu bilden. 5) Ausführen der Source- und Drain-Implantierung. 6) Ausführen von Fotolithografie, um einen Kanalbereich und große Source/Drain-Bereiche zu definieren. 7) Ätzen des Siliziums unter Verwendung des Fotoresists und der Fin-Hartmaske von Material A als Abdeckung, um so die Fin- und die großen Source/Drain-Bereiche zu bilden. 8) Entfernen der Hartmaske von Material A. 9) Ausführen der Oxidation, um einen Nanodraht zu bilden. 10) Ätzen des SiO₂ durch isotropes Nassätzen, um einen losen Nanodraht zu bilden. 11) Bilden einer Gate-Oxidschicht. 12) Abscheiden eines Polysiliziums. 13) Ausführen der Polysiliziumimplantierung. 14) Ausführen der Glühbehandlung, um Dotierstoffe zu aktivieren. 15) Ätzen des Polysiliziums, bis die Polysiliziumdicke auf Source/Drain etwa 30 bis 50 nm beträgt. 16) Abscheiden von SiN. 17) Ausführen von Fotolithografie, um ein Gate-Muster zu definieren. 18) Ätzen des SiN und des Polysiliziums und Übertragen des Musters des Fotoresists auf das Polysilizium, um das Gate-Muster zu bilden. 19) Ätzendes Polysiliziums durch isotropes Trockenätzen oder isotropes Nassätzen, um das Gate und Source/Drain mit einem Spacer zu trennen, der mit Luft gefüllt ist. 20) Abscheiden von SiO₂, um Luftseitenwände zu bilden. 21) Ausführen der Glühbehandlung, um die SiO₂-Schicht zu verdichten. 22) Verwenden von CMOS-Backendprozessen, um die Vorrichtungsherstellung abzuschließen.
Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, dass in Schritt 1 die Isolation eine Siliziuminselisolation oder eine lokale Oxidation von Silizium ist.
Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, dass in Schritt 4), 7), 15) und 18) eine isotrope Trockenätztechnologie angewendet wird.
Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, dass in Schritt 5) eine Implantierung unter einem Winkel von 0 Grad verwendet wird.
Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, dass in Schritt 8) das SiN durch konzentrierte Phosphorsäure bei 170°C entfernt wird.
Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, dass in Schritt 9) eine Trockenoxidation oder eine Nassoxidation angewendet wird.
Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, dass in Schritt 10) das SiO₂ unter Verwendung einer Fluorwasserstoffsäure entfernt wird.
Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, dass in Schritt 11) die dielektrische SiO₂-Schicht durch eine Trockenoxidation oder andere dielektrische Schicht mit einer hohen Dielektrizitätskonstante gebildet wird.
Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, dass in Schritt 2), 12), 16) und 20) ein chemisches Dampfabscheidungsverfahren angewendet wird.