WO2012137439A1 - 封止型半導体装置及びその製造方法 - Google Patents

封止型半導体装置及びその製造方法 Download PDF

Info

Publication number
WO2012137439A1
WO2012137439A1 PCT/JP2012/002089 JP2012002089W WO2012137439A1 WO 2012137439 A1 WO2012137439 A1 WO 2012137439A1 JP 2012002089 W JP2012002089 W JP 2012002089W WO 2012137439 A1 WO2012137439 A1 WO 2012137439A1
Authority
WO
WIPO (PCT)
Prior art keywords
forming plate
conductive path
path forming
semiconductor device
hole
Prior art date
Application number
PCT/JP2012/002089
Other languages
English (en)
French (fr)
Inventor
南尾 匡紀
笹岡 達雄
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Priority to US13/697,886 priority Critical patent/US9030003B2/en
Priority to EP12768445.4A priority patent/EP2597675B1/en
Priority to JP2012547208A priority patent/JP5649142B2/ja
Priority to CN201280001873.3A priority patent/CN102986025B/zh
Publication of WO2012137439A1 publication Critical patent/WO2012137439A1/ja
Priority to US14/682,709 priority patent/US9240369B2/en

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49558Insulating layers on lead frames, e.g. bridging members
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • H01L21/566Release layers for moulds, e.g. release layers, layers against residue during moulding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334Auxiliary members in encapsulations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49537Plurality of lead frames mounted in one device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49562Geometry of the lead-frame for devices being provided for in H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49568Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49575Assemblies of semiconductor devices on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49579Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49586Insulating layers on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301Thyristor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/1815Shape

Definitions

  • the present invention relates to a sealed semiconductor device capable of flowing a large current and a method of manufacturing the same.
  • a sealed semiconductor device is required to flow a large current.
  • the sealed semiconductor device is utilized for connection between a semiconductor switching element and a control circuit in an air conditioner, or connection between batteries or capacitors in an electric vehicle.
  • FIG. 10 shows a schematic configuration of a part of a conventional semiconductor device described in Patent Document 1.
  • the island 21 to which the semiconductor element 24 is bonded and the internal lead 23 are mounted on the metal plate 27 for heat dissipation via the resin sheet 26 and the ceramic thin plate 28. It is done.
  • the ceramic thin plate 28 alumina or low melting point lead glass is suitable.
  • the ceramic thin plate 28 is attached to the back surface of the island 21 and the internal lead 23, and the metal plate 27 is attached to the back surface of the ceramic thin plate 28 via the resin sheet 26. Take the configuration.
  • the ceramic thin plate 28 by providing the ceramic thin plate 28 between the resin sheet 26 and the island 21 and the inner lead 23, the bonding property of the inner lead 23 can be stabilized.
  • the semiconductor device described in Patent Document 2 includes a power control semiconductor element, a metal base, and a lead frame to be a wiring conductor pattern.
  • the power control semiconductor element constitutes a main circuit portion.
  • the metal base has a heat sink effect for efficiently dissipating the heat generated by the power control semiconductor element to the outside.
  • the lead frame serving as the wiring conductor pattern sandwiches the insulating adhesive sheet with the metal base, and connects the power control semiconductor element and the connection wire.
  • the conventional semiconductor device may not exhibit sufficient insulation performance.
  • a void may be formed without the sealing resin material being filled in the gap between the island and the inner lead (the gap of the metal member in which a potential difference occurs).
  • electric charges may be concentrated on the opposing portion of the opposing metal members at high potential across the air gap, which may cause a short circuit.
  • an object of this invention is to implement
  • a sealed semiconductor device comprises a first conductive path forming plate, a second conductive path forming plate joined to the first conductive path forming plate, and a first conductive path forming A semiconductor element bonded to a plate, a heat dissipation plate held by a first conductive path forming plate via an insulating sheet, and a sealing resin body for sealing the first conductive path forming plate and the second conductive path forming plate
  • a gap of a through hole or a lead is formed in a region of the first conductive path forming plate in contact with the insulating sheet, and the insulating sheet is press-fit into the gap of the through hole or the lead.
  • the method of manufacturing a sealed semiconductor device after preparing a first conductive path forming plate having a through hole or a gap between leads and a second conductive path forming plate
  • the heat sink is held by the first conductive path forming plate via the insulating sheet, and the first conductive path forming plate and the second conductive path forming plate are pressed to the heat sink side, thereby partially penetrating the insulating sheet.
  • the first conductive path forming plate, the second conductive path forming plate, the insulating sheet, and a part of the heat dissipation plate are sealed by being pressed into gaps of the leads.
  • a sealed semiconductor device exhibiting sufficient insulation performance and a method of manufacturing the same can be realized.
  • FIG. 1 is a schematic cross-sectional view showing a resin-sealed semiconductor device according to an embodiment of the present invention.
  • FIG. 2A is a schematic cross-sectional view showing a resin-sealed semiconductor device according to a modification of the embodiment of the present invention.
  • FIG. 2B is a schematic bottom view showing a resin-sealed semiconductor device according to a modification of the embodiment of the present invention.
  • FIG. 3 is a schematic plan view of a process showing a method of manufacturing a resin-sealed semiconductor device according to a modification of the embodiment of the present invention.
  • FIG. 1 is a schematic cross-sectional view showing a resin-sealed semiconductor device according to an embodiment of the present invention.
  • FIG. 2A is a schematic cross-sectional view showing a resin-sealed semiconductor device according to a modification of the embodiment of the present invention.
  • FIG. 2B is a schematic bottom view showing a resin-sealed semiconductor device according to a modification of the
  • FIG. 4 shows a method of manufacturing a resin-sealed semiconductor device according to a modification of the embodiment of the present invention, and is a schematic cross-sectional view taken along line IV-IV of FIG. 5 (a) to 5 (d) are enlarged cross-sectional views showing one step of forming a rush portion (junction) in the method of manufacturing a resin-sealed semiconductor device according to a modification of the embodiment of the present invention. It is.
  • FIG. 6 is an enlarged cross-sectional view showing a plunging portion (joint portion) in the method of manufacturing a resin-sealed semiconductor device according to a modification of the embodiment of the present invention.
  • FIG. 6 is an enlarged cross-sectional view showing a plunging portion (joint portion) in the method of manufacturing a resin-sealed semiconductor device according to a modification of the embodiment of the present invention.
  • FIG. 7A is a schematic plan view of a process showing a method of manufacturing a resin-sealed semiconductor device according to a modification of the embodiment of the present invention.
  • FIG. 7B is a schematic cross-sectional view taken along the line VIIb-VIIb in FIG. 7A.
  • FIG. 8 is a schematic cross-sectional view of a step showing a method of manufacturing a resin-sealed semiconductor device according to a modification of the embodiment of the present invention.
  • FIG. 9 is a flowchart showing a method of manufacturing a resin-sealed semiconductor device according to a modification of the embodiment of the present invention.
  • FIG. 10 is a schematic cross-sectional view showing a portion of a conventional semiconductor device.
  • FIG. 1 shows a cross-sectional configuration of a resin-sealed semiconductor device according to an embodiment of the present invention.
  • the second conductive path forming plate 5, the wire 9, and the control element 15 are not present in this cross section, they are appropriately illustrated and described for ease of understanding.
  • a first connection portion 1 a is provided on a part of the upper surface of the first conductive path forming plate 1.
  • the first conductive path forming plate 1 is made of, for example, plate-like copper (Cu).
  • the first connection portion 1 a is electrically connected to the second conductive path forming plate 5.
  • a through hole 3 which will be described later with reference to FIGS. 5 (a) to 5 (d) is formed.
  • a heat dissipation plate 14 is held on the back surface of the first conductive path forming plate 1 by the insulating heat dissipation sheet 13.
  • the back surface of the first conductive path forming plate 1 is a surface opposite to the bonding surface of the first conductive path forming plate 1 to which the power element 12 is bonded.
  • the insulating heat-radiating sheet 13 is an example of an insulating sheet.
  • a second conductive path forming plate 5 is disposed above the first conductive path forming plate 1 so as to be superimposed on the upper surface of the first connection portion 1 a.
  • the second conductive path forming plate 5 has a second connection portion 5a, and the main body is made of plate-like copper (Cu). However, as described later with reference to FIG. 6, a nickel plating film 6 is formed on the surface of the second conductive path forming plate 5.
  • the rush part 7 is formed in the 2nd connection part 5a.
  • the rush portion 7 is a portion where a part of the second conductive path forming plate 5 rushes into the through hole 3.
  • the resin-sealed semiconductor device according to the present embodiment is insulated in the through hole 3 or the clearance 1b (see FIGS. 7A and 7B). A part of the thermal radiation sheet 13 is made to flow.
  • a portion of the insulating heat-radiating sheet 13 that has flowed into the through hole 3 or the gap 1b by being press-fitted is used as a press-fit portion.
  • the resin-sealed semiconductor device is an example of a sealed semiconductor device.
  • the inner surface of the through hole 3 formed in the first conductive path forming plate 1 and the outer surface (side surface) of the rush portion 7 formed in the second conductive path forming plate 5 The inclined joint surface 8 is configured.
  • the inclined joint surface 8 is configured by causing the intruding portion 7 to project into the inside of the through hole 3. That is, the inclined bonding surface 8 is a bonding surface that is inclined with respect to the overlapping surface of the first conductive path forming plate 1 and the second conductive path forming plate 5 (upper surface of the first conductive path forming plate 1). That is, in the present embodiment, the bonding surface between the first conductive path forming plate 1 and the second conductive path forming plate 5 is the inclined bonding surface 8 inclined from the horizontal surface. In the present embodiment, by setting the bonding surface as the inclined bonding surface 8, the area of the bonding surface is made larger as compared with the case where the bonding surface is not inclined.
  • the rush portion 7 of the second conductive path forming plate 5 is formed by caulking. Therefore, the inner surface of the through hole 3 in the inclined joint surface 8 and the outer surface of the plunging portion 7 together form a metal flow surface. As a result, the inner surface of the through hole 3 and the outer surface of the plunging portion 7 are not merely in a contact state, but are in a state in which copper metals are integrated. As a result, the electrical resistance can be extremely reduced between the first connection portion 1a and the second connection portion 5a.
  • a power element 12 is bonded onto the first conductive path forming plate 1 by a brazing material. Further, on the second conductive path forming plate 5, the control element 15 is bonded by a brazing material. In addition, the power element 12 is electrically connected to the first conductive path forming plate 1 by the wire 9. Further, the control element 15 is electrically connected to the second conductive path forming plate 5 by a wire 9.
  • the power element 12 for example, an IGBT (insulated gate bipolar transistor) or a MOSFET (metal oxide film field effect transistor) can be used.
  • a portion and a side surface of the upper surface of the first conductive path forming plate 1, the second conductive path forming plate 5, the power element 12, the control element 15, the insulating heat dissipating sheet 13 and the heat dissipating plate 14 are sealed by a sealing resin body 19. It has been stopped. The lower surface of the heat sink 14 is exposed from the sealing resin body 19 for heat radiation.
  • FIGS. 2A and 2B show a resin-sealed semiconductor device according to a modification of the present embodiment.
  • the sheet groove 19a is formed around the heat sink 14 on the bottom surface B of the sealing resin body 19. It is done.
  • the sheet groove 19a is formed due to the elastic resin sheet 20 (see FIG. 4) sandwiched between the inner surface of the lower mold and the heat dissipation plate 14 when the resin-sealed semiconductor device is manufactured.
  • the width and the depth of the sheet groove 19 a are larger than one half of the thickness of the elastic resin sheet 20.
  • the power element 12 is mounted in advance on the upper surface (for example, the upper surface of the die pad) of the first conductive path forming plate 1.
  • a control element 15 for controlling the operation of the power element 12 is mounted in advance.
  • the heat dissipation plate 14 is held on the lower surface of the first conductive path forming plate 1 via the insulating heat dissipation sheet 13 made of, for example, polyimide resin.
  • the first conductive path forming plate 1 and the second conductive path forming plate 5 here are both in the state of the lead frame.
  • the through holes 3 and the gaps 1b between the leads which may cause voids (microvoids) without being filled with the sealing resin body 19, are present. . That is, as described above, the through holes 3 and the gaps 1 b may not be filled with the sealing resin body 19, and voids (microvoids) may be generated.
  • the elastic resin sheet 20 is placed on the inner surface of the lower mold 10.
  • the elastic resin sheet 20 for example, polyethylene terephthalate (PET) can be used.
  • PET polyethylene terephthalate
  • the elastic resin sheet 20 may be attached in advance to the lower surface of the heat sink 14 as long as the elastic resin sheet 20 can cover the inner surface of the lower mold 10.
  • the first conductive path forming plate 1 and the second conductive path forming plate 5 in which the heat sink 14 is held are disposed between the upper mold 11 and the lower mold 10.
  • the upper mold 11 is provided with three pressing pins 16, 17 and 18.
  • the pressing pin 16 is provided to perform caulking described in FIGS. 5 (a) to 5 (d) described later.
  • the pressing pin 16 is formed so that its front end portion is thin.
  • the other pressing pins 17 and 18 have flat end portions.
  • the upper surface of the first connecting portion 1a of the first conductive path forming plate 1 and the lower surface of the second connecting portion 5a of the second conductive path forming plate 5 are superimposed. Then, the first conductive path forming plate 1 and the second conductive path forming plate 5 are disposed in the lower mold 10.
  • a part of the second connection portion 5 a is pushed into the through hole 3 by the pressing pin 16.
  • the press pin 16 functions as a punch.
  • a part of the second connection portion 5 a which is to be pushed into the through hole 3 is a portion facing the through hole 3 in the second connection portion 5 a.
  • the first conductive path forming plate 1 is formed by penetrating the tool from the opposite side (the lower side in the drawing) of the second conductive path forming plate 5 to the second conductive path forming plate 5 side (the upper side in the drawing). Through holes 3 are formed.
  • R part (what is called, sag) which goes upwards is formed.
  • possibility of an electric field concentrating on the lower end part of penetration hole 3 is made to reduce by this R portion.
  • an acute angle portion (so-called burr) is formed at the upper end portion of the through hole 3.
  • the tip of the pressing pin 16 has a pin insertion portion 16 a and a pin pressing portion 16 b.
  • the pin insertion portion 16 a causes the planar second connection portion 5 a to protrude into the through hole 3.
  • the pin pressing portion 16 b is an outer peripheral portion of the pin insertion portion 16 a and presses the outer side portion of the through hole 3 to the first conductive path forming plate 1 side.
  • a rush portion 7 whose peripheral portion is in contact with the first conductive path forming plate 1. Furthermore, the rush path 7 is inserted into the through hole 3 so that the inner surface of the through hole 3 and the outer surface of the rush portion 7 are formed of the first conductive path forming plate 1 and the second conductive path forming plate 5.
  • An inclined bonding surface 8 inclined with respect to the overlapping surface (the upper surface of the first conductive path forming plate 1) is formed.
  • a space 3 a is formed in the lower part of the through hole 3 into which the rush portion 7 rushes.
  • the first conductive path forming plate 1 is made of copper. In a normal storage state, an oxide film (not shown) is formed on the entire surface of the first conductive path forming plate 1. Further, immediately after the formation of the through hole 3, an oxide film (not shown) is also formed on the inner surface of the through hole 3. On the other hand, as shown in FIG. 6, the second conductive path forming plate 5 is configured by forming a nickel plating film 6 on the surface of copper.
  • the second conductive path forming plate 5 which is a copper plate having the nickel plating film 6 formed on the surface is inserted into the through hole 3 of the first conductive path forming plate 1
  • the second conductive path forming plate 5 is The nickel plating film 6 on the surface portion of the rush portion 7 rushes into the interior of the through hole 3 while rubbing against the oxide film on the inner surface of the through hole 3.
  • the hardness (Vickers hardness: 150 Hv to 700 Hv) of the nickel plating film 6 is higher than the hardness (Vickers hardness: about 120 Hv) of a copper oxide film.
  • the nickel plating film 6 and the oxide film of copper rub against each other the copper plating film of the inner surface of the through hole 3 is scraped by the nickel plating film 6 having higher hardness. That is, when the rush portion 7 rushes into the inside of the through hole 3, the copper oxide film on the inner surface of the through hole 3 is scraped by the nickel plating film 6 of the rush portion 7.
  • the thickness of the second conductive path forming plate 5 is thinner than the thickness of the first conductive path forming plate 1.
  • the push-in portion 7 of the second conductive path forming plate 5 can be easily pushed into the through hole 3 of the first conductive path forming plate 1 by the pin rush portion 16 a of the press pin 16.
  • the upper mold 11 is lowered, and the upper mold 11 is placed on the lower mold 10 as shown in FIG. 7 (b). At this time, the three pressing pins 16, 17 and 18 are simultaneously lowered from the upper mold 11 to the lower mold 10.
  • each pressing pin 16, 17 and 18 uniformly adds the first conductive path forming plate 1 and the second conductive path forming plate 5 to each other. It is arranged to be able to press.
  • the pressure pin 16 is defined in position to form the inrush 7. For this reason, it is necessary to arrange the pressing pins 17 and 18 in such a position as to be balanced with the pressing force at the pressing position by the pressing pin 16.
  • the insulating heat dissipating sheet 13 is press-fit into the space 3 a formed in the through hole 3 and the gap 1 b between the leads in the first conductive path forming plate 1, so that the space 3 a and the gap 1 b It needs to be disposed at a position where it can be filled with the insulating heat dissipating sheet 13.
  • the press-fitting means that the insulating heat-radiating sheet 13 having fluidity by heating flows in to be in contact with the inner surface of the through hole 3 or the gap 1 b.
  • the press pin 16 needs to be disposed on the upper portion of the through hole 3 in the second conductive path forming plate 5. Further, the pressing pins 17 and 18 need to be disposed in the vicinity of the gap 1 b between the leads in the first conductive path forming plate 1.
  • two leads are provided between the two corner portions of the die pad of the first conductive path forming plate 1 and the two first conductive path forming plates 1 serving as leads exposed to the outside.
  • the gap 1b of is formed. Therefore, the press pins 17 and 18 are disposed at the two corners of the die pad, respectively.
  • the filling of the insulating heat-radiating sheet 13 in the space 3 a of the through hole 3 means that the insulating heat-radiating sheet 13 is in contact with at least a part of the rush portion 7 inside the through hole 3.
  • the state in which the insulating heat-radiating sheet 13 is in contact with the whole of the inrush portion 7 in the through hole 3 is more preferable.
  • the corner of the first conductive path forming plate 1 (lead) is embedded in the insulating heat-radiating sheet 13.
  • the filling of the insulating heat-radiating sheet 13 in the gap 1b between the leads is a state in which the insulating heat-dissipating sheet 13 of 30% or more of the volume of the gap 1b is filled. At this time, a state in which the insulating heat-radiating sheet 13 is filled 50% or more of the volume of the gap 1 b is more preferable.
  • the insulating heat-radiating sheet 13 of the present embodiment has a glass transition temperature Tg of 160 ° C. or more and 200 ° C. or less so that the lower mold 10 and the upper mold 11 are filled in the space 3 a and the gap 1 b in a heated state.
  • the elastic modulus of a heating state uses the material of 10 GPa or more.
  • the pressing force of the pressing pins 16, 17 and 18 is 4.9 N or more per pressing pin, and the pressing of three pressing pins It is desirable that the pressure be the same.
  • This pressing force is a force required for the inward portion 7 of the second conductive path forming plate 5 to be in contact with the press-fit portion of the filled insulating heat-radiating sheet 13 inside the through hole 3. That is, this pressing force is a force required to prevent the space 3 a from remaining in the through hole 3 between the rush portion 7 and the press-fit portion of the insulating heat-radiating sheet 13.
  • this pressing force is a force necessary for the acute angle portion (so-called burr) formed at the upper end of the opening of the through hole 3 to be crushed and not exposed as shown in FIG. 5A. It is also. Further, the pressure is applied to the insulating heat-radiating sheet 13 in the gap 1 b between the corner of the die pad of the first conductive path forming plate 1 and the first conductive path forming plate 1 serving as the external lead of the first conductive path forming plate 1.
  • the filling of the insulating heat-radiating sheet 13 in the gap 1b is carried out to such an extent that no void is left between the sealing resin body 19 introduced for sealing in a later step and the insulating heat-dissipating sheet 13 Is preferred.
  • a flowable sealing resin 19 b flows in between the lower mold 10 and the upper mold 11 in a heated state.
  • the heat sink 14 pressed by the pressing pins 16, 17 and 18 is held in a state of being sunk in the elastic resin sheet 20 placed on the lower mold 10. Due to the sinking of the heat sink 14, the sheet wrinkles 20 a are formed on the elastic resin sheet 20 around the heat sink 14.
  • the sealing resin body 19 from which the elastic resin sheet 20 is peeled is taken out of the molds 10 and 11 by the sheet wrinkles 20a, as shown in FIGS. 2 (a) and 2 (b), the sealing resin A sheet groove 19 a is formed on the bottom surface B of the body 19.
  • the sheet groove 19a is formed around the heat sink 14 by the sheet wrinkles 20a, whereby when the semiconductor device is mounted on the set heat sink, a stain of grease applied to the heat sink 14 or the set heat sink can be obtained. The effect of preventing the release is obtained.
  • the sheet groove 19a is an example of a groove.
  • the resin-sealed semiconductor device shown in FIG. 2A can be manufactured.
  • This resin-sealed semiconductor device includes the first conductive path forming plate 1, the second conductive path forming plate 5, the power element 12, the control element 15, the insulating heat dissipation sheet 13, and the upper surface which is the exposed surface of the heat dissipation plate 14. A part and a side surface are sealed by the sealing resin body 19, and the lower surface of the heat sink 14 is exposed from the sealing resin body 19.
  • step S01 the elastic resin sheet 20 is placed on the inner surface of the lower mold 10.
  • the elastic resin sheet 20 may be attached to the lower surface of the heat sink 14 in advance. That is, in step S01, the elastic resin sheet 20 is disposed on the inner surface of the lower mold 10.
  • step S 02 the heat dissipation plate 14 held via the insulating heat dissipation sheet 13, the first conductive path forming plate 1 to which the power element 12 is bonded, and the second conductive path to which the control element 15 is bonded
  • the plate 5 is placed in the molds 10, 11 (between the upper mold 11 and the lower mold 10).
  • the first conductive path forming plate 1 to which the power element 12 is bonded and the second conductive path forming plate 5 to which the control element 15 is bonded are prepared in advance.
  • step S03 as shown in FIG. 5 (b) to FIG. 5 (d), the upper portion of the through hole 3 of the first conductive path forming plate 1 in the second conductive path forming plate 5 To form the plunging portion 7.
  • step S04 as shown in FIGS. 7A and 7B, the first conductive path forming plate 1 and the second conductive path forming plate 5 are simultaneously pressed by the pressing pins 16, 17 and 18. Do. Thereby, the insulating heat-radiating sheet 13 is press-fit into the space 3 a in the through hole 3 and the gap 1 b of the lead. That is, the insulating heat dissipating sheet 13 is filled in the space 3 a in the through hole 3 and the gap 1 b of the lead.
  • step S05 as shown in FIG. 8, the sealing resin 19b heated with the lower mold 10 and the insulating heat dissipation sheet 13 filled in the space 3a of the through hole 3 and the gap 1b of the lead is filled. It is made to flow between the upper mold 11 and the mold. Thereby, the insides of the molds 10 and 11 are sealed by the sealing resin body 19.
  • step S06 the resin-sealed semiconductor device shown in FIG. 2 is obtained by taking it out of the cooled mold.
  • the resin-sealed semiconductor device according to a modification of the present embodiment can be manufactured by the steps S01 to S06.
  • the method of manufacturing a resin-sealed semiconductor device according to the present modification by sandwiching the elastic resin sheet 20 between the lower mold 10 and the heat sink 14, the lower mold 10 and the upper mold 11 and The pressing force can be reduced when pressing each other.
  • step S03 the first conductive path forming plate 1 and the second conductive path forming plate 5 are disposed together with the heat sink 14 between the upper mold 11 and the lower mold 10. Then, the pressing portion 16 is formed with the push-out portion 7 from the second conductive path forming plate 5.
  • the formation of the rush 7 is not limited to this procedure.
  • the plunging portion 7 may be punched out of the mold before being introduced into the mold.
  • the resin-sealed semiconductor device shown in FIG. 1 can be obtained by omitting step S01. it can.
  • the insulating heat-dissipating sheet 13 is partially filled in the through holes 3 and the gaps 1b formed in the first conductive path forming plate 1 It is done. Therefore, the possibility of concentration of the electric field in the through holes 3 and the gaps 1b of the leads can be reduced. Therefore, the resin-sealed semiconductor device according to the present embodiment and its modification can exhibit sufficient insulation performance even when the conductive path forming plate in which the through holes 3 and the gaps 1b exist is resin-sealed. it can.
  • the sealed semiconductor device according to the present invention can be used for connection of a semiconductor switching element and a control circuit in an air conditioner, for example, for connection of batteries in an electric car or series or parallel connection of capacitors, for example. can do.
  • first conductive path forming plate 1a first connecting portion 1b gap 3 through hole 3a space 5 second conductive path forming plate 5a second connecting portion 6 nickel plating film 7 rushing portion 8 inclined joint surface 9 wire 10 lower mold 11 upper side Mold 12 Power element 13 Insulating heat dissipation sheet 14 Heat dissipation plate 15 Control element 16, 17 and 18 Press pin 16a Pin entry section 16b Pin pressing section 19 Sealing resin body 19a Sheet groove 19b Sealing resin 20 Elastic resin sheet 20a Sheet sheet W

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Moulds For Moulding Plastics Or The Like (AREA)

Abstract

 封止型半導体装置は、第1導電路形成板(1)と、第1導電路形成板に接合された第2導電路形成板(5)と、第1導電路形成板に接着されたパワー素子(12)と、第1導電路形成板に絶縁性放熱シート(13)を介して保持された放熱板(14)と、第1導電路形成板及び第2導電路形成板を封止する封止樹脂体(9)とを備えている。第1導電路形成板の絶縁性放熱シートと接する領域には貫通孔(3)又はリードの隙間(1b)が形成されている。貫通孔又はリードの隙間に絶縁性放熱シートが圧入されている。

Description

封止型半導体装置及びその製造方法
 本発明は、大電流を流すことが可能な封止型半導体装置及びその製造方法に関する。
 封止型半導体装置は、大電流を流すことが要求される。この封止型半導体装置は、エアコンにおける半導体スイッチング素子と制御回路との接続、又は電気自動車における電池同士若しくはコンデンサ同士の接続等に活用されている。
 図10は、特許文献1に記載された、従来の半導体装置の一部の概略構成を示している。図10に示すように、従来の半導体装置は、半導体素子24を接着したアイランド21と内部リード23とが、放熱用の金属板27の上に、樹脂シート26とセラミック薄板28とを介して搭載されている。セラミック薄板28には、アルミナ又は低融点鉛ガラスが適している。
 このように、特許文献1に記載の半導体装置は、アイランド21及び内部リード23の裏面に、セラミック薄板28を貼り付け、さらにセラミック薄板28の裏面に樹脂シート26を介して金属板27を貼り付ける構成を採る。特許文献1に記載の半導体装置は、樹脂シート26とアイランド21及び内部リード23との間にセラミック薄板28を設けることにより、内部リード23のボンディング性を安定させることができるとしている。
 また、特許文献2に記載の半導体装置は、電力制御用半導体素子と、金属ベースと、配線導体パターンとなるリードフレームとから構成されている。ここで、電力制御用半導体素子は、主回路部を構成する。金属ベースは、電力制御用半導体素子が発生する熱を効率良く外部に放散するためのヒートシンク効果を有する。配線導体パターンとなるリードフレームは、金属ベースとの間に絶縁接着シートを挟み、且つ電力制御用半導体素子と接続ワイヤとを接続する。
特開平5-243476号公報 特開2001-358263号公報
 しかしながら、前記従来の半導体装置では、十分な絶縁性能を発揮しない場合があることが、本願発明者らの種々の実験から見出された。
 例えば、アイランドと内部リードとの隙間(電位差が発生する金属部材の隙間)に封止用樹脂材が充填されずに、空隙(マイクロボイド)が形成される場合がある。このような場合に、空隙を挟んで高電位で対向する金属部材の対向部分に電荷が集中して、ショートを起こす可能性がある。
 そこで、本発明は、十分な絶縁性能が発揮できる封止型半導体装置及びその製造方法を実現することを目的とする。
 前記の目的を達成するため、本発明に係る封止型半導体装置は、第1導電路形成板と、第1導電路形成板に接合された第2導電路形成板と、第1導電路形成板に接着された半導体素子と、第1導電路形成板に絶縁シートを介して保持された放熱板と、第1導電路形成板及び第2導電路形成板を封止する封止樹脂体とを備え、第1導電路形成板の絶縁シートと接する領域に貫通孔又はリードの隙間が形成され、貫通孔又はリードの隙間に絶縁シートが圧入されたことを特徴とする。
 また、前記の目的を達成するため、本発明に係る封止型半導体装置の製造方法は、貫通孔又はリードの隙間を有する第1導電路形成板、及び第2導電路形成板を準備した後、第1導電路形成板に絶縁シートを介して放熱板を保持し、第1導電路形成板及び第2導電路形成板を放熱板側に押圧することにより、絶縁シートの一部を貫通孔又はリードの隙間に圧入させ、第1導電路形成板、第2導電路形成板、絶縁シート及び放熱板の一部を封止することを特徴とする。
 本発明によれば、十分な絶縁性能を発揮する封止型半導体装置及びその製造方法を実現することができる。
図1は本発明の一実施形態に係る樹脂封止型半導体装置を示す模式的な断面図である。 図2(a)は本発明の一実施形態の一変形例に係る樹脂封止型半導体装置を示す模式的な断面図である。図2(b)は本発明の一実施形態の一変形例に係る樹脂封止型半導体装置を示す模式的な底面図である。 図3は本発明の一実施形態の一変形例に係る樹脂封止型半導体装置の製造方法を示す一工程の模式的な平面図である。 図4は本発明の一実施形態の一変形例に係る樹脂封止型半導体装置の製造方法を示し、図3のIV-IV線における模式的な断面図である。 図5(a)~図5(d)は本発明の一実施形態の一変形例に係る樹脂封止型半導体装置の製造方法における突入部(接合部)を形成する一工程を示す拡大断面図である。 図6は本発明の一実施形態の一変形例に係る樹脂封止型半導体装置の製造方法における突入部(接合部)を示す拡大断面図である。 図7(a)は本発明の一実施形態の一変形例に係る樹脂封止型半導体装置の製造方法を示す一工程の模式的な平面図である。図7(b)は図7(a)のVIIb-VIIb線における模式的な断面図である。 図8は本発明の一実施形態の一変形例に係る樹脂封止型半導体装置の製造方法を示す一工程の模式的な断面図である。 図9は本発明の一実施形態の一変形例に係る樹脂封止型半導体装置の製造方法を示すフローチャートである。 図10は従来の半導体装置の部分を示す概略断面図である。
 本発明の一実施形態について図面を参照しながら説明する。なお、以下の説明において、同一の構成部材には同一の符号を付すことにより、適宜説明を省略する。
 (一実施形態)
 図1は、本発明の一実施形態に係る樹脂封止型半導体装置の断面構成を示している。なお、以下の説明において、第2導電路形成板5、ワイヤ9及び制御素子15は、この断面に存在していないが、理解を容易にするために、適宜図示して説明している。
 図1に示すように、第1導電路形成板1の上面の一部には、第1接続部1aが設けられている。第1導電路形成板1は、例えば、板状の銅(Cu)により構成される。第1接続部1aは、第2導電路形成板5と電気的に接続される。第1接続部1aには、後述の図5(a)~図5(d)で説明する貫通孔3が形成されている。
 第1導電路形成板1の裏面には、絶縁性放熱シート13によって放熱板14が保持されている。第1導電路形成板1の裏面は、パワー素子12を接着した第1導電路形成板1の接着面と反対側の面である。絶縁性放熱シート13は、絶縁シートの一例である。
 第1導電路形成板1の上方には、第1接続部1aの上面と重ね合わされた第2導電路形成板5が配置されている。第2導電路形成板5は、第2接続部5aを有し、本体が板状の銅(Cu)により構成される。但し、図6を用いて後述するように、第2導電路形成板5の表面には、ニッケルメッキ膜6が形成されている。
 第2接続部5aには、突入部7が形成されている。突入部7は、第2導電路形成板5の一部が、貫通孔3の内部に突入した部分である。
 効果は後述するが、本実施形態に係る樹脂封止型半導体装置は、突入部7が突入された貫通孔3又は隙間1b(図7(a)、(b)を参照)の内部に、絶縁性放熱シート13の一部を流入させたものである。以下、圧入されることにより、貫通孔3又は隙間1bに流入した絶縁性放熱シート13の一部分を、圧入部とする。なお、樹脂封止型半導体装置は、封止型半導体装置の一例である。
 また、図6に示すように、第1導電路形成板1に形成された貫通孔3の内面と、第2導電路形成板5に形成された突入部7の外面(側面)とには、傾斜接合面8が構成されている。傾斜接合面8は、貫通孔3の内部に突入部7を突入させたことによって、構成される。すなわち、傾斜接合面8は、第1導電路形成板1と第2導電路形成板5との重ね合わせ面(第1導電路形成板1の上面)に対して、傾斜した接合面である。すなわち、本実施形態においては、第1導電路形成板1と第2導電路形成板5との接合面は、水平面から傾斜した傾斜接合面8である。本実施形態では、接合面を傾斜接合面8とすることによって、接合面が傾斜しない場合と比べて、接合面の面積が大きくなるようにしている。
 さらに、本実施形態においては、第2導電路形成板5の突入部7を、カシメにより形成している。このため、傾斜接合面8における貫通孔3の内面と突入部7の外面とは、共に金属流動面を形成している。これにより、貫通孔3の内面及び突入部7の外面は、単なる接触状態ではなく、銅金属同士の一体化がなされた状態になる。その結果、第1接続部1aと第2接続部5aとの間において、電気的な抵抗を極めて小さくすることができる。
 第1導電路形成板1の上には、パワー素子12が、ロウ材により接着されている。また、第2導電路形成板5の上には、制御素子15が、ロウ材により接着されている。また、パワー素子12は、ワイヤ9によって第1導電路形成板1と電気的に接続されている。また、制御素子15は、ワイヤ9によって第2導電路形成板5と電気的に接続されている。ここで、パワー素子12には、例えば、IGBT(絶縁ゲート型バイポーラトランジスタ)又はMOSFET(金属酸化膜型電界効果トランジスタ)を用いることができる。
 第1導電路形成板1、第2導電路形成板5、パワー素子12、制御素子15、絶縁性放熱シート13、並びに放熱板14の上面の一部及び側面は、封止樹脂体19によって封止されている。放熱板14の下面は、放熱のために、封止樹脂体19から露出している。
 (一実施形態の一変形例)
 図2(a)及び図2(b)は、本実施形態の一変形例に係る樹脂封止型半導体装置を示している。
 図2(a)及び図2(b)に示すように、本変形例に係る樹脂封止型半導体装置は、封止樹脂体19の底面Bにおける放熱板14の周囲に、シート溝19aが形成されている。このシート溝19aは、樹脂封止型半導体装置の製造時に、下金型の内面と放熱板14との間に挟まれる弾性樹脂シート20(図4を参照)に起因して形成される。なお、シート溝19aの幅及び深さは、弾性樹脂シート20の厚さの2分の1よりも大きくなる。
 さらに、図2(a)に示すように、本変形例においては、弾性樹脂シート20を挟んだ状態で樹脂封止を行っているため、封止樹脂体19の底面Bにおける角部の曲率半径Rが、封止樹脂体19の上面Aにおける角部の曲率半径Rがよりも大きくなる。
 詳しくは後述するが、この変形例のように、下金型と放熱板14との間に弾性樹脂シート20(図4を参照)を介在させると、下金型と上金型とを互いに押圧する際の押圧力を軽減することができる。
 (製造方法)
 以下、本実施形態の一変形例に係る樹脂封止型半導体装置の製造方法を、図3~図8を参照しながら説明する。
 まず、第1導電路形成板1の上面(例えば、ダイパッドの上面)に、パワー素子12を予め実装しておく。同様に、第2導電路形成板5の上面(例えば、ダイパッドの上面)は、パワー素子12の動作を制御する制御素子15を予め実装しておく。また、第1導電路形成板1の下面には、例えば、ポリイミド樹脂よりなる絶縁性放熱シート13を介して、放熱板14を保持しておく。ここでの第1導電路形成板1及び第2導電路形成板5は、共にリードフレームの状態にある。また、ここでの例えば、第1導電路形成板1には、封止樹脂体19が充填されずに、空隙(マイクロボイド)が生じるおそれがある貫通孔3及びリード同士の隙間1bが存在する。すなわち、貫通孔3及び隙間1bは、前述したように、封止樹脂体19が充填されずに空隙(マイクロボイド)が生じる可能性がある。
 次に、図4に示すように、下金型10の内面に、弾性樹脂シート20を載置する。弾性樹脂シート20には、例えば、ポリエチレンテレフタレート(PET)を用いることができる。なお、弾性樹脂シート20は、下金型10の内面を覆うことが可能な寸法であれば、放熱板14の下面に予め貼り付けておいてもよい。
 次に、放熱板14が保持された第1導電路形成板1と第2導電路形成板5とを、上金型11と下金型10との間に配置する。上金型11には、3本の押さえピン16、17及び18が設けられている。これらのうち、押さえピン16は、後述する図5(a)~図5(d)で説明するカシメ加工を行うために設けられている。カシメ加工を行って突入部7を形成するため、図4に示すように、押さえピン16は、その先端部が細くなるように形成されている。これに対し、他の押さえピン17、18は、第1導電路形成板1を均一な状態で押下して保持するため、その先端部は平面状に形成されている。
 図5(a)~図5(d)を参照しながら、第1導電路形成板1の貫通孔3に第2導電路形成板5を突入させて、突入部7を形成する方法の詳細を説明する。
 まず、図5(a)に示すように、第1導電路形成板1の第1接続部1aの上面と、第2導電路形成板5の第2接続部5aの下面とを重ね合わせた状態で、第1導電路形成板1と第2導電路形成板5とを下金型10の中に配置する。
 次に、図5(b)及び図5(c)に示すように、押さえピン16により、第2接続部5aの一部分を貫通孔3に突入させる。このとき、押さえピン16は、ポンチとして機能する。ここで、貫通孔3に突入させる第2接続部5aの一部分は、第2接続部5aにおいて、貫通孔3と対向する部分である。なお、ここでは、第2導電路形成板5の反対側(図面下側)から第2導電路形成板5側(図面上側)に向けて工具を貫通させることで、第1導電路形成板1の貫通孔3を形成している。このため、図5(a)に示すように、貫通孔3の下端部には、上方に向かうR部分(いわゆる、ダレ)が形成されている。そして、本実施形態に係る一変形例では、このR部分によって、貫通孔3の下端部に電界が集中する可能性を軽減させている。なお、図5(a)に示すように、貫通孔3の上端部には、鋭角部分(いわゆる、バリ)が形成されている。
 押さえピン16の先端は、ピン突入部16aと、ピン押圧部16bとを有する。ピン突入部16aは、平面状の第2接続部5aを、貫通孔3の内部に突入させる。ピン押圧部16bは、ピン突入部16aの外周部であって、貫通孔3の外側部分を第1導電路形成板1側に押圧する。
 このような押さえピン16を用いることで、ピン突入部16aによって平面状の第2接続部5aを貫通孔3の内部に突入させる際に、ピン押圧部16bによって第2接続部5aの平面状部分を第1導電路形成板1に押下することができる。これにより、第2接続部5aが第1導電路形成板1から浮き上がることを、防止することができる。
 その結果、貫通孔3の内部には、その周囲部分が第1導電路形成板1に接触した突入部7が形成される。さらに、貫通孔3の内部に突入部7を突入させたことによって、貫通孔3の内面と突入部7の外面とには、第1導電路形成板1と第2導電路形成板5との重ね合わせ面(第1導電路形成板1の上面)に対して傾斜した傾斜接合面8(図6を参照)が形成される。なお、ここで、図5(d)に示すように、突入部7が突入した貫通孔3の下部には、空間3aが形成されている。
 また、上述したように、傾斜接合面8における貫通孔3の内面及び突入部7の外面は、金属流動面となっているため、第1接続部1aと第2接続部5aとの間の電気的な抵抗は、極めて小さくなっている。
 この点に関してさらに詳述する。
 第1導電路形成板1は、銅により構成されている。通常の保管状態では、第1導電路形成板1の全表面には、酸化膜(図示せず)が形成される。また、貫通孔3の形成後直ちに、貫通孔3の内面にも、酸化膜(図示せず)が形成される。一方、第2導電路形成板5は、図6に示すように、銅の表面にニッケルメッキ膜6を形成して構成されている。
 このように、表面にニッケルメッキ膜6が形成された銅板である第2導電路形成板5を、第1導電路形成板1の貫通孔3に突入させる場合、第2導電路形成板5の突入部7の表面部分のニッケルメッキ膜6が、貫通孔3の内面の酸化膜と擦れ合いながら、貫通孔3の内部に突入する。ニッケルメッキ膜6の硬度(ビッカース硬度:150Hv~700Hv)は、銅の酸化膜の硬度(ビッカース硬度:約120Hv)よりも高い。従って、ニッケルメッキ膜6と銅の酸化膜とが互いに擦れ合った場合に、より硬度が高いニッケルメッキ膜6によって貫通孔3の内面の銅の酸化膜が削られる。すなわち、突入部7が貫通孔3の内部に突入すると、突入部7のニッケルメッキ膜6によって、貫通孔3の内面の銅の酸化膜が削られる。
 なお、本実施形態において、第2導電路形成板5の板厚は、第1導電路形成板1の板厚よりも薄くしている。これにより、押さえピン16のピン突入部16aによって、第2導電路形成板5の突入部7を第1導電路形成板1の貫通孔3に、容易に突入させることができる。
 次に、上金型11を降下させて、図7(b)に示すように、下金型10の上に上金型11を配置する。このとき、上金型11から下金型10に向けて、3本の押さえピン16、17及び18を同時に降下させる。
 図7(a)に示すように、各押さえピン16、17及び18は、本実施形態に係る半導体装置の構成において、第1導電路形成板1及び第2導電路形成板5を均一に加圧できるように配置されている。押さえピン16は、突入部7を形成するために位置が規定される。このため、押さえピン17、18は、押さえピン16による押圧位置での押圧力とバランスが取れる位置に配置する必要がある。さらに、押さえピン17、18は、貫通孔3に形成される空間3a及び第1導電路形成板1におけるリード同士の隙間1bに、絶縁性放熱シート13が圧入されて、空間3a及び隙間1bが絶縁性放熱シート13で充填されることが可能な位置に配置する必要がある。なお、ここでの圧入とは、貫通孔3又は隙間1bの内面と接するように、加熱により流動性を持った絶縁性放熱シート13が流入したことを意味する。
 具体的には、押さえピン16は、第2導電路形成板5における貫通孔3の上側部分に配置する必要がある。また、押さえピン17、18は、第1導電路形成板1におけるリード同士の隙間1bの近傍に配置する必要がある。例えば、本実施形態においては、第1導電路形成板1のダイパッドの2つの角部と、外部に露出するリードとなる2本の第1導電路形成板1との間に、2箇所のリードの隙間1bが形成される。従って、ダイパッドの2つの角部に押さえピン17、18をそれぞれ配置している。なお、外部に露出する第1導電路形成板1の本数が増えるにしたがって押さえピンの本数を増やし、対応する位置に押さえピンを配置することが望ましい。
 また、本実施形態では、押さえピン16、17及び18による第1導電路形成板1及び第2導電路形成板5の押圧時には、下金型10及び上金型11を加熱して、加熱状態としている。
 このように、複数の押さえピン16、17及び18によって、第2導電路形成板5を下金型10に向けて同時に押すことにより、ポリイミド樹脂よりなる絶縁性放熱シート13の一部が、貫通孔3に形成される空間3aの内部と、リード同士の隙間1bとに圧入される。その結果、図7(b)に示すように、空間3aの内部及びリード同士の隙間1bに絶縁性放熱シート13の一部が、圧入部として充填された状態となる。
 ここで、貫通孔3の空間3aへの絶縁性放熱シート13の充填とは、絶縁性放熱シート13が貫通孔3の内部において、突入部7の少なくとも一部と接触する状態である。このとき、絶縁性放熱シート13が貫通孔3の内部の突入部7の全体と接触する状態が、より好ましい状態である。なお、この状態は、第1導電路形成板1(リード)の角部が、絶縁性放熱シート13に埋め込まれた状態である。
 また、リード同士の隙間1bへの絶縁性放熱シート13の充填とは、隙間1bの体積の30%以上の絶縁性放熱シート13が充填された状態である。このとき、隙間1bの体積の50%以上の絶縁性放熱シート13が充填された状態が、より好ましい状態である。
 本実施形態の絶縁性放熱シート13は、下金型10及び上金型11が加熱状態において空間3a及び隙間1bに充填されるように、ガラス転移点温度Tgが160℃以上且つ200℃以下で、且つ、加熱状態の弾性率が10GPa以上の材料を用いている。
 また、絶縁性放熱シート13を空間3aに均一に充填させるために、押さえピン16、17及び18の押圧力は、押さえピン1本当たり4.9N以上で、且つ、3本の押さえピンの押圧力が同一であることが望ましい。この押圧力は、貫通孔3の内部において、第2導電路形成板5の突入部7が、充填された絶縁性放熱シート13の圧入部と接するのに必要な力である。すなわち、この押圧力は、貫通孔3において、突入部7と絶縁性放熱シート13の圧入部との間には、空間3aが残らないようにするのに必要な力である。
 また、この押圧力は、図5(a)に示すような、貫通孔3の開口部の上端部に形成された鋭角部分(いわゆる、バリ)が押し潰されて、露出しないために必要な力でもある。さらに、この押圧力は、第1導電路形成板1のダイパッドの角部と第1導電路形成板1の外部リードとなる第1導電路形成板1との隙間1bにおいて、絶縁性放熱シート13を充填させるために必要な力でもある。ここで、隙間1bへの絶縁性放熱シート13の充填は、後工程で封止するために流入された封止樹脂体19と絶縁性放熱シート13との間に、空隙が残らない程度に充填されるのが好ましい。
 次に、図8に示すように、加熱状態にある下金型10と上金型11との間に、流動性を持つ封止樹脂19bを流入する。このとき、押さえピン16、17及び18に押下された放熱板14を、下金型10に載置された弾性樹脂シート20に沈み込ませた状態で保持している。この放熱板14の沈み込みによって、放熱板14の周囲において、弾性樹脂シート20にシートじわ20aが形成される。このシートじわ20aにより、金型10、11から、弾性樹脂シート20が剥がされた封止樹脂体19を取り出すと、図2(a)及び図2(b)に示すように、封止樹脂体19の底面Bにシート溝19aが形成される。
 なお、このように、下金型10と放熱板14との間に弾性樹脂シート20を挟むことにより、下金型10と上金型11とを互いに押圧する際の押圧力を軽減することができる。
 また、シートじわ20aによって放熱板14の周囲にシート溝19aが形成されることにより、この半導体装置をセット放熱板に実装する際に、放熱板14又はセット放熱板に塗られたグリスの染み出しを防止する効果が得られる。シート溝19aは、溝部の一例である。
 以上により、図2(a)に示す樹脂封止型半導体装置を製造することができる。この樹脂封止型半導体装置は、第1導電路形成板1、第2導電路形成板5、パワー素子12、制御素子15、絶縁性放熱シート13、並びに放熱板14の露出面である上面の一部及び側面が封止樹脂体19によって封止され、放熱板14の下面が封止樹脂体19から露出している。
 以上説明した一変形例の製造方法の各工程について、図9に示すフローチャートを用いて説明する。
 まず、ステップS01において、下金型10の内面に弾性樹脂シート20を載置する。なお、上述したように、弾性樹脂シート20は、放熱板14の下面に予め貼り付けておいてもよい。すなわち、ステップS01では、下金型10の内面に、弾性樹脂シート20を配置する。
 次に、ステップS02において、絶縁性放熱シート13を介して保持された放熱板14、パワー素子12が接着された第1導電路形成板1、及び制御素子15が接着された第2導電路形成板5を、金型10、11の中(上金型11と下金型10との間)に配置する。ここで、パワー素子12が接着された第1導電路形成板1、及び制御素子15が接着された第2導電路形成板5は、予め準備しておく。
 次に、ステップS03において、図5(b)~図5(d)に示すように、押さえピン16により、第2導電路形成板5における第1導電路形成板1の貫通孔3の上側部分を押圧して、突入部7を形成する。
 次に、ステップS04において、図7(a)及び図7(b)に示すように、押さえピン16、17及び18により、第1導電路形成板1及び第2導電路形成板5を同時に押下する。これにより、貫通孔3内の空間3a及びリードの隙間1bに、絶縁性放熱シート13が圧入される。すなわち、貫通孔3内の空間3a及びリードの隙間1bに、絶縁性放熱シート13を充填させる。
 次に、ステップS05において、図8に示すように、貫通孔3の空間3a及びリードの隙間1bに絶縁性放熱シート13を充填した状態で、加熱された封止樹脂19bを下金型10と上金型11との間に流入させる。これにより、金型10、11の内部は、封止樹脂体19により封止される。
 次に、ステップS06において、冷却された金型から取り出すことにより、図2に示す樹脂封止型半導体装置を得る。
 以上のように、ステップS01~S06の各工程により、本実施形態の一変形例に係る樹脂封止型半導体装置を製造できる。なお、本変形例に係る樹脂封止型半導体装置の製造方法においては、下金型10と放熱板14との間に弾性樹脂シート20を挟むことにより、下金型10と上金型11とを互いに押圧する際の押圧力を軽減することができる。
 なお、本変形例においては、ステップS03において、上金型11と下金型10との間に、放熱板14と共に第1導電路形成板1と第2導電路形成板5とを配置した状態で、押さえピン16により、第2導電路形成板5から突入部7を形成した。しかし、突入部7の形成は、この手順に限られない。例えば、突入部7は、金型に投入する前に、金型の外のポンチで行ってもよい。
 また、下金型10と放熱板14との間に弾性樹脂シート20を挟まない製造方法の場合には、ステップS01を省略することにより、図1に示す樹脂封止型半導体装置を得ることができる。
 以上説明した本実施形態及びその変形例に係る樹脂封止型半導体装置において、第1導電路形成板1に形成された貫通孔3及び隙間1bには、絶縁性放熱シート13の一部が充填されている。このため、貫通孔3及びリードの隙間1bに電界の集中が発生する可能性を軽減することができる。従って、本実施形態及びその変形例に係る樹脂封止型半導体装置は、貫通孔3や隙間1bが存在する導電路形成板を樹脂封止した場合においても、十分な絶縁性能を発揮させることができる。
 本発明に係る封止型半導体装置は、大電流を流すことが可能な、例えばエアコンにおける半導体スイッチング素子と制御回路との接続や、電気自動車における電池同士若しくはコンデンサ同士の直列又は並列接続等に利用することができる。
 1   第1導電路形成板
 1a  第1接続部
 1b  隙間
 3   貫通孔
 3a  空間
 5   第2導電路形成板
 5a  第2接続部
 6   ニッケルメッキ膜
 7   突入部
 8   傾斜接合面
 9   ワイヤ
 10  下金型
 11  上金型
 12  パワー素子
 13  絶縁性放熱シート
 14  放熱板
 15  制御素子
 16,17,18  押さえピン
 16a ピン突入部
 16b ピン押圧部
 19  封止樹脂体
 19a シート溝
 19b 封止樹脂
 20  弾性樹脂シート
 20a シートじわ

Claims (16)

  1.  第1導電路形成板と、
     前記第1導電路形成板に接合された第2導電路形成板と、
     前記第1導電路形成板に接着された半導体素子と、
     前記第1導電路形成板に絶縁シートを介して保持された放熱板と、
     前記第1導電路形成板及び前記第2導電路形成板を封止する封止樹脂体と、を備え、
     前記第1導電路形成板の前記絶縁シートと接する領域に貫通孔又はリードの隙間が形成され、
     前記貫通孔又は前記リードの隙間に前記絶縁シートが圧入された、封止型半導体装置。
  2.  請求項1において、
     前記貫通孔又は前記リードの隙間に圧入された前記絶縁シートは、前記貫通孔又は前記リードの隙間の内面と接する、封止型半導体装置。
  3.  請求項1又は2において、
     前記第2導電路形成板は、前記第1導電路形成板に形成された前記貫通孔に突入した突入部によって前記第1導電路形成板に接合されており、
     前記絶縁シートは、前記貫通孔内において前記突入部と接する、封止型半導体装置。
  4.  請求項1から3のいずれか1項において、
     前記貫通孔は、前記絶縁シートと対向する側の開口径が、前記絶縁シートと反対側の開口径よりも大きい、封止型半導体装置。
  5.  請求項4において、
     前記貫通孔の前記絶縁シートと反対側の開口部にバリが形成された、封止型半導体装置。
  6.  請求項1から5のいずれか1項において、
     前記リードの隙間の体積の30%以上の体積の前記絶縁シートが、前記リードの隙間に充填された、封止型半導体装置。
  7.  請求項1から6のいずれか1項において、
     前記絶縁シートは、ガラス転移点温度が160℃以上且つ200℃以下で、且つ、加熱状態の弾性率が10GPa以上の材料である、封止型半導体装置。
  8.  請求項1から7のいずれか1項において、
     前記絶縁シートは、ポリイミド樹脂により構成された、封止型半導体装置。
  9.  請求項1から8のいずれか1項において、
     前記第1導電路形成板に接着された前記半導体素子は、パワー素子である、封止型半導体装置。
  10.  請求項1から9のいずれか1項において、
     前記放熱板の周囲において、前記封止樹脂体に溝部が形成されている、封止型半導体装置。
  11.  貫通孔又はリードの隙間を有する第1導電路形成板、及び第2導電路形成板を準備した後、前記第1導電路形成板に絶縁シートを介して放熱板を保持し、
     前記第1導電路形成板及び前記第2導電路形成板を前記放熱板側に押圧することにより、前記絶縁シートの一部を前記貫通孔又は前記リードの隙間に圧入させ、
     前記第1導電路形成板、前記第2導電路形成板、前記絶縁シート及び前記放熱板の一部を封止する、封止型半導体装置の製造方法。
  12.  請求項11において、
     前記絶縁シートの一部を前記貫通孔又は前記リードの隙間に圧入させることにより、前記貫通孔又は前記リードの隙間の内面と前記絶縁シートとを接触させる、封止型樹脂半導体装置の製造方法。
  13.  請求項11又は12において、
     前記第1導電路形成板に前記放熱板を保持した後で、且つ、前記絶縁シートの一部を前記貫通孔に圧入させる前に、
     前記貫通孔と対向する前記第2導電路形成板の一部を突入工具により押圧することにより、前記第2導電路形成板の一部が前記貫通孔内に突入した突入部を形成する、封止型半導体装置の製造方法。
  14.  請求項13において、
     前記絶縁シートの一部が前記突入部と接するように、前記第1導電路形成板及び前記第2導電路形成板を押圧する、封止型半導体装置の製造方法。
  15.  請求項11から14のいずれか1項において、
     前記絶縁シートの一部を前記貫通孔又は前記リードの隙間に圧入させる前に、
     前記放熱板の前記絶縁シートと反対側の面に弾性シートを配置する、封止型半導体装置の製造方法。
  16.  請求項11から14のいずれか1項において、
     前記貫通孔は、前記第1導電路形成板における前記絶縁シートと対向する側から反対側に向けて貫通させることにより形成された、封止型半導体装置の製造方法。
PCT/JP2012/002089 2011-04-05 2012-03-26 封止型半導体装置及びその製造方法 WO2012137439A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
US13/697,886 US9030003B2 (en) 2011-04-05 2012-03-26 Encapsulated semiconductor device and method for manufacturing the same
EP12768445.4A EP2597675B1 (en) 2011-04-05 2012-03-26 Encapsulated semiconductor device and method for producing same
JP2012547208A JP5649142B2 (ja) 2011-04-05 2012-03-26 封止型半導体装置及びその製造方法
CN201280001873.3A CN102986025B (zh) 2011-04-05 2012-03-26 密封型半导体装置的制造方法
US14/682,709 US9240369B2 (en) 2011-04-05 2015-04-09 Encapsulated semiconductor device and method for manufacturing the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011083300 2011-04-05
JP2011-083300 2011-04-05

Related Child Applications (2)

Application Number Title Priority Date Filing Date
US13/697,886 A-371-Of-International US9030003B2 (en) 2011-04-05 2012-03-26 Encapsulated semiconductor device and method for manufacturing the same
US14/682,709 Continuation US9240369B2 (en) 2011-04-05 2015-04-09 Encapsulated semiconductor device and method for manufacturing the same

Publications (1)

Publication Number Publication Date
WO2012137439A1 true WO2012137439A1 (ja) 2012-10-11

Family

ID=46968853

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/002089 WO2012137439A1 (ja) 2011-04-05 2012-03-26 封止型半導体装置及びその製造方法

Country Status (5)

Country Link
US (2) US9030003B2 (ja)
EP (1) EP2597675B1 (ja)
JP (1) JP5649142B2 (ja)
CN (1) CN102986025B (ja)
WO (1) WO2012137439A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140121204A (ko) * 2013-04-05 2014-10-15 페어차일드코리아반도체 주식회사 파워 모듈 및 그 제조 방법
JPWO2019082333A1 (ja) * 2017-10-26 2020-04-02 新電元工業株式会社 電子部品

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9368475B2 (en) * 2013-05-23 2016-06-14 Industrial Technology Research Institute Semiconductor device and manufacturing method thereof
US9620440B1 (en) * 2016-02-25 2017-04-11 Texas Instruments Incorporated Power module packaging with dual side cooling
WO2018096050A1 (en) * 2016-11-23 2018-05-31 Abb Schweiz Ag Manufacturing of a power semiconductor module
JP6891904B2 (ja) * 2017-02-06 2021-06-18 富士電機株式会社 半導体モジュール、電気自動車およびパワーコントロールユニット
CN107808868B (zh) * 2017-10-13 2020-03-10 矽力杰半导体技术(杭州)有限公司 芯片封装结构及其制造方法
US11652078B2 (en) 2021-04-20 2023-05-16 Infineon Technologies Ag High voltage semiconductor package with pin fit leads
FR3124918A1 (fr) * 2021-06-30 2023-01-06 Valeo Systemes De Controle Moteur Systeme electronique et engin de mobilite comprenant un tel systeme electronique
CN113473803B (zh) * 2021-06-30 2022-11-15 青岛海信移动通信技术股份有限公司 均温板以及终端设备

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05243476A (ja) 1992-02-26 1993-09-21 Nec Kyushu Ltd 半導体装置
JPH09102571A (ja) * 1995-10-03 1997-04-15 Mitsubishi Electric Corp 電力用半導体装置の製造方法およびリードフレーム
JP2001057406A (ja) * 1999-06-11 2001-02-27 Matsushita Electric Ind Co Ltd 放熱基板及びその製造方法
JP2001358263A (ja) 2000-06-12 2001-12-26 Hitachi Ltd 半導体装置およびその回路形成方法
JP2002050713A (ja) * 2000-07-31 2002-02-15 Hitachi Ltd 半導体装置及び電力変換装置
JP2005109100A (ja) * 2003-09-30 2005-04-21 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2006147852A (ja) * 2004-11-19 2006-06-08 Denso Corp 半導体装置およびその製造方法ならびに半導体装置の製造装置
WO2009069308A1 (ja) * 2007-11-30 2009-06-04 Panasonic Corporation 放熱構造体基板とこれを用いたモジュール及び放熱構造体基板の製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4890152A (en) * 1986-02-14 1989-12-26 Matsushita Electric Works, Ltd. Plastic molded chip carrier package and method of fabricating the same
US5184285A (en) 1987-11-17 1993-02-02 Advanced Interconnections Corporation Socket constructed with molded-in lead frame providing means for installing additional component such as a chip capacitor
DE19655310B4 (de) 1995-09-19 2006-11-02 National Semiconductor Corp., Santa Clara Halbleiterkomponentensatz
US5757070A (en) * 1995-10-24 1998-05-26 Altera Corporation Integrated circuit package
JP3345241B2 (ja) 1995-11-30 2002-11-18 三菱電機株式会社 半導体装置
JP3435271B2 (ja) 1995-11-30 2003-08-11 三菱電機株式会社 半導体装置
JPH09199645A (ja) * 1996-01-17 1997-07-31 Mitsubishi Electric Corp 半導体装置および半導体モジュール
US5672547A (en) * 1996-01-31 1997-09-30 Industrial Technology Research Institute Method for bonding a heat sink to a die paddle
JP2811170B2 (ja) * 1996-06-28 1998-10-15 株式会社後藤製作所 樹脂封止型半導体装置及びその製造方法
US6256200B1 (en) * 1999-05-27 2001-07-03 Allen K. Lam Symmetrical package for semiconductor die
JP2003045920A (ja) 2001-07-31 2003-02-14 Mitsubishi Electric Corp 電力用半導体装置及び電力用半導体装置の製造方法
US7683494B1 (en) 2008-06-18 2010-03-23 Zilog, Inc. Press-fit integrated circuit package involving compressed spring contact beams
JP5467799B2 (ja) * 2009-05-14 2014-04-09 ルネサスエレクトロニクス株式会社 半導体装置
CN102339818B (zh) * 2010-07-15 2014-04-30 台达电子工业股份有限公司 功率模块及其制造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05243476A (ja) 1992-02-26 1993-09-21 Nec Kyushu Ltd 半導体装置
JPH09102571A (ja) * 1995-10-03 1997-04-15 Mitsubishi Electric Corp 電力用半導体装置の製造方法およびリードフレーム
JP2001057406A (ja) * 1999-06-11 2001-02-27 Matsushita Electric Ind Co Ltd 放熱基板及びその製造方法
JP2001358263A (ja) 2000-06-12 2001-12-26 Hitachi Ltd 半導体装置およびその回路形成方法
JP2002050713A (ja) * 2000-07-31 2002-02-15 Hitachi Ltd 半導体装置及び電力変換装置
JP2005109100A (ja) * 2003-09-30 2005-04-21 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2006147852A (ja) * 2004-11-19 2006-06-08 Denso Corp 半導体装置およびその製造方法ならびに半導体装置の製造装置
WO2009069308A1 (ja) * 2007-11-30 2009-06-04 Panasonic Corporation 放熱構造体基板とこれを用いたモジュール及び放熱構造体基板の製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP2597675A4

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140121204A (ko) * 2013-04-05 2014-10-15 페어차일드코리아반도체 주식회사 파워 모듈 및 그 제조 방법
KR102167858B1 (ko) * 2013-04-05 2020-10-20 온세미컨덕터코리아 주식회사 파워 모듈 및 그 제조 방법
JPWO2019082333A1 (ja) * 2017-10-26 2020-04-02 新電元工業株式会社 電子部品
US11201101B2 (en) 2017-10-26 2021-12-14 Shindengen Electric Manufacturing Co., Ltd. Electronic component

Also Published As

Publication number Publication date
CN102986025B (zh) 2015-04-22
US20130056885A1 (en) 2013-03-07
JPWO2012137439A1 (ja) 2014-07-28
EP2597675B1 (en) 2015-10-21
US9030003B2 (en) 2015-05-12
US9240369B2 (en) 2016-01-19
CN102986025A (zh) 2013-03-20
EP2597675A4 (en) 2013-07-31
US20150235928A1 (en) 2015-08-20
EP2597675A1 (en) 2013-05-29
JP5649142B2 (ja) 2015-01-07

Similar Documents

Publication Publication Date Title
WO2012137439A1 (ja) 封止型半導体装置及びその製造方法
JP5339800B2 (ja) 半導体装置の製造方法
JP4899481B2 (ja) 外部に露出する放熱体を上部に有する樹脂封止型半導体装置の製法
JP6093455B2 (ja) 半導体モジュール
JP4254527B2 (ja) 半導体装置
JP4840165B2 (ja) 半導体装置
JP2011009410A (ja) 半導体モジュール
CN111095537B (zh) 半导体装置及具备该半导体装置的功率转换装置
CN111276447B (zh) 双侧冷却功率模块及其制造方法
JPWO2016072012A1 (ja) 電力用半導体装置およびその製造方法
US20150262917A1 (en) Semiconductor device and method of manufacturing the same
JP2013149796A (ja) 半導体装置及びその製造方法
JP5972158B2 (ja) 半導体装置および半導体装置の製造方法
JP2012119488A (ja) 半導体装置の製造方法及び半導体装置
JP2012238737A (ja) 半導体モジュール及びその製造方法
EP3264454A1 (en) Power module and method of manufacturing the same
JP2020072094A (ja) パワーユニット、パワーユニットの製造方法及びパワーユニットを有する電気装置
JP4258391B2 (ja) 半導体装置
JP2017092059A (ja) 半導体装置およびその製造方法
JP6347203B2 (ja) 半導体装置とその製造方法
JP2022045170A (ja) 半導体装置および半導体モジュール
JP2020053623A (ja) パワーユニット、パワーユニットの製造方法及びパワーユニットを有する電気装置
JP2014120717A (ja) 電子装置およびその製造方法
JP2014112591A (ja) 半導体装置
JP2020072102A (ja) パワーユニット、パワーユニットの製造方法及びパワーユニットを有する電気装置

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 201280001873.3

Country of ref document: CN

ENP Entry into the national phase

Ref document number: 2012547208

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 13697886

Country of ref document: US

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12768445

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2012768445

Country of ref document: EP

NENP Non-entry into the national phase

Ref country code: DE