WO2012133807A1 - 電子素子用積層基板、電子素子、有機エレクトロルミネッセンス表示装置、電子ペーパー、および電子素子用積層基板の製造方法 - Google Patents

電子素子用積層基板、電子素子、有機エレクトロルミネッセンス表示装置、電子ペーパー、および電子素子用積層基板の製造方法 Download PDF

Info

Publication number
WO2012133807A1
WO2012133807A1 PCT/JP2012/058644 JP2012058644W WO2012133807A1 WO 2012133807 A1 WO2012133807 A1 WO 2012133807A1 JP 2012058644 W JP2012058644 W JP 2012058644W WO 2012133807 A1 WO2012133807 A1 WO 2012133807A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
insulating layer
multilayer substrate
electronic
metal layer
Prior art date
Application number
PCT/JP2012/058644
Other languages
English (en)
French (fr)
Inventor
俊治 福田
勝哉 坂寄
慶太 在原
安広 飯泉
Original Assignee
大日本印刷株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 大日本印刷株式会社 filed Critical 大日本印刷株式会社
Publication of WO2012133807A1 publication Critical patent/WO2012133807A1/ja

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K77/00Constructional details of devices covered by this subclass and not covered by groups H10K10/80, H10K30/80, H10K50/80 or H10K59/80
    • H10K77/10Substrates, e.g. flexible substrates
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80Constructional details
    • H10K59/87Passivation; Containers; Encapsulations
    • H10K59/873Encapsulations
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80Constructional details
    • H10K59/8794Arrangements for heating and cooling
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10OLED displays
    • H10K59/12Active-matrix OLED [AMOLED] displays
    • H10K59/131Interconnections, e.g. wiring lines or terminals
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80Constructional details
    • H10K59/87Passivation; Containers; Encapsulations
    • H10K59/871Self-supporting sealing arrangements
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02EREDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00Energy generation through renewable energy sources
    • Y02E10/50Photovoltaic [PV] energy
    • Y02E10/549Organic PV cells
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02PCLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50Manufacturing or production processes characterised by the final manufactured product

Definitions

  • the present invention relates to a multilayer substrate used for electronic elements such as organic electroluminescence elements, electronic paper, and thin film transistors.
  • Electrodes such as organic electroluminescence elements (hereinafter, electroluminescence may be referred to as EL), electronic paper, and thin film transistor elements (hereinafter, thin film transistors may be referred to as TFT) have low resistance to moisture, and moisture. As a result, the device characteristics deteriorate.
  • a substrate having a gas barrier property such as a glass substrate, a plastic film provided with a gas barrier property, or a metal substrate has been proposed as a substrate for supporting an electronic element. Also, it has been proposed to use a substrate having these gas barrier properties as a sealing substrate for sealing an electronic element from above.
  • a glass substrate is excellent in smoothness and heat resistance, but lacks flexibility, is unsuitable for thinning and weight reduction, and has a disadvantage that it is inferior in impact resistance.
  • a plastic film with a gas barrier property has the advantages of flexibility, light weight, and impact resistance, but it is not sufficient in heat resistance and has a large coefficient of linear thermal expansion, resulting in improved dimensional stability. There is a disadvantage that it is inferior and has high hygroscopicity.
  • various types of metal substrates and thicknesses are available and can be selected as appropriate, and the metal substrate can satisfy heat resistance, light weight, and flexibility.
  • Patent Document 1 proposes a metal substrate having an insulating layer formed on the surface.
  • a transparent substrate having a gas barrier property is used as a sealing substrate for sealing the element from above, and a method of observing an image from above is drawing attention.
  • the metal substrate cannot be used as a transparent sealing substrate because it does not have transparency.
  • the metal substrate since the metal substrate has the above-described advantages, it can be preferably used as a support substrate for supporting the element.
  • a metal substrate can be used as a support substrate for supporting the element in the display device such as a passive matrix driving organic EL element or electronic paper, or an organic EL element for illumination.
  • organic EL elements have been actively developed for use in large-sized TVs, indoor lighting, etc.
  • organic EL elements are caused by deterioration of the elements due to heat generated during light emission and in-plane temperature unevenness. It is necessary to suppress uneven brightness.
  • the metal substrate is also excellent in thermal conductivity, it is suitable as a substrate for organic EL elements.
  • the sealing substrate is not required to be transparent, but in the case of an organic EL element that emits light entirely, in the case of a partial light emission organic EL element such as an active matrix driving or passive matrix driving organic EL element. Since a larger amount of heat is generated than that, high heat dissipation is required. Since the metal substrate is excellent in thermal conductivity as described above, it can be said that it is suitable as a sealing substrate for organic EL elements.
  • Patent Document 2 proposes a display device that reduces the non-display area.
  • a via hole penetrating the inside of the resin substrate is formed, an electrode formed on the resin substrate is connected to a wiring formed on the opposite surface of the resin substrate, and a drive circuit is connected to the opposite surface of the resin substrate.
  • Patent Document 3 proposes a high aperture ratio and high density organic semiconductor element for display.
  • This organic semiconductor element has an insulating film having a through hole, an organic transistor formed on the insulating film, and a display electrode formed on the surface of the insulating film opposite to the organic transistor side.
  • the display electrode and the organic transistor are connected so as to be energized through the through-hole of the insulating film.
  • Patent Document 4 proposes a technique related to an increase in the size of the display device.
  • a light control part such as an optical element that requires sensitive and high-precision tiling technology is increased in size, and it is necessary to mount many components.
  • the mounting part is made into a relatively small unit, and a driving module including a plurality of boards on which the driving circuit is mounted is mounted on the back surface of the through electrode of the light control panel, and the driving circuit is unitized with the board of the light control part that has been enlarged.
  • the display device described in Patent Document 4 is a liquid crystal display in which liquid crystal is sandwiched between a glass substrate on which a transparent electrode is formed and a ceramic substrate on which a through electrode is formed, and is flexible, thin, and lightweight. It is not intended for.
  • Patent Documents 5 and 6 propose a wiring method capable of narrowing the frame in an organic EL element.
  • an anode, a light emitting layer, and a cathode are laminated on a substrate, a protective film is formed on the cathode, a wiring is formed on the protective film, and a connection hole is formed in the protective film.
  • the hole is filled with a conductor, and the anode and the cathode are connected to the wiring formed on the protective film with the conductor filled in the connection hole.
  • this protective film a deposited film such as SiO 2 or SiN, a gas impermeable film, a resin coating film, or glass is used.
  • the entire display panel is covered with a gas barrier film, and the resin substrate itself as a support substrate does not have gas barrier properties. Therefore, a support substrate having barrier properties and capable of narrowing the frame is desired. Further, a sealing substrate that satisfies all of the barrier properties, heat dissipation properties, and narrow frame has not been proposed yet.
  • the present invention has been made in view of the above circumstances, and has as its main object to provide a multilayer substrate for an electronic device that can simultaneously realize a barrier property and a narrow frame and that is also excellent in heat dissipation. To do.
  • the present invention provides a multilayer substrate for an electronic device used for an electronic device, an insulating layer having an insulating layer through-hole, and a first conduction portion filled in the insulating layer through-hole. Formed in a pattern on the insulating layer, and formed in the thickness direction of the multilayer substrate for electronic elements, and formed in the thickness direction of the multilayer substrate for electronic elements, and conductive on the front and back of the multilayer substrate for electronic elements And a conductive part having at least the first conductive part, wherein the conductive part is not conductive with the metal layer.
  • the opening of the metal layer is disposed on the first conductive portion and the conductive portion is not conductive with the metal layer, the wiring can be taken out from the front surface to the back surface. Therefore, when the multilayer substrate for electronic devices of the present invention is used for electronic devices such as TFT devices, organic EL devices, and electronic paper, a narrow frame can be achieved. In particular, when the multilayer substrate for electronic devices of the present invention is used for an organic EL device or electronic paper, the light emitting region and the display region can be made sufficiently large.
  • the metal layer is generally excellent in gas barrier properties, by using a substrate in which an insulating layer and a metal layer are laminated, the barrier property of moisture and oxygen is higher than in the case of a resin layer alone, and the present invention
  • the multilayer substrate for an electronic device is used for the electronic device, it is possible to suppress deterioration of device characteristics due to moisture or oxygen.
  • the metal layer is generally excellent in thermal conductivity, it can conduct or radiate heat quickly.
  • the multilayer substrate for electronic devices of the present invention is used for an organic EL device, the light emitting characteristics are improved. While maintaining stably over a long period of time, it is possible to realize uniform light emission without light emission unevenness, and to shorten the lifetime and reduce element destruction.
  • the insulating layer preferably contains polyimide.
  • the insulating layer contains polyimide as a main component. It is because it can be set as the insulating layer excellent in insulation, heat resistance, and dimensional stability. Further, by using polyimide as a main component, it is possible to reduce the thickness of the insulating layer, improve the thermal conductivity of the insulating layer, and further improve the heat dissipation.
  • the hygroscopic expansion coefficient of the insulating layer is preferably in the range of 0 ppm /% RH to 15 ppm /% RH.
  • the hygroscopic expansion coefficient is an index of water absorption, and the smaller the hygroscopic expansion coefficient, the smaller the water absorption. Therefore, if the hygroscopic expansion coefficient is in the above range, the barrier property can be improved, and high reliability can be realized in the presence of moisture.
  • the smaller the hygroscopic expansion coefficient of the insulating layer the better the dimensional stability of the insulating layer. Since the hygroscopic expansion coefficient of the metal layer is almost zero, if the hygroscopic expansion coefficient of the insulating layer is too large, the adhesion between the insulating layer and the metal layer may be reduced.
  • the coefficient of linear thermal expansion of the insulating layer is preferably in the range of 0 ppm / ° C. to 30 ppm / ° C. If the linear thermal expansion coefficient of the insulating layer is within the above range, the linear thermal expansion coefficients of the insulating layer and the metal layer can be made close, the warpage of the multilayer substrate for electronic elements can be suppressed, and the insulating layer and the metal layer This is because the adhesion can be improved.
  • the difference between the linear thermal expansion coefficient of the insulating layer and the linear thermal expansion coefficient of the metal layer is preferably 15 ppm / ° C. or less. This is because, as described above, the closer the linear thermal expansion coefficients of the insulating layer and the metal layer are, the more the warp of the multilayer substrate for electronic elements can be suppressed and the higher the adhesion between the insulating layer and the metal layer.
  • the linear thermal expansion coefficient of the metal layer is preferably in the range of 0 ppm / ° C. to 25 ppm / ° C. If the linear thermal expansion coefficient of the metal layer is in the above range, the linear thermal expansion coefficient of the metal layer and the electrode and wiring of the electronic element portion can be made close, and the warpage of the multilayer substrate for electronic elements can be suppressed, This is because peeling and cracking can be suppressed in the electrodes and wiring of the electronic element portion.
  • the end portion of the pattern of the metal layer is insulated with a coating layer. This is because the metal layer and the conductive portion can be insulated by the end of the metal layer pattern being insulated by the coating layer.
  • the area of the entire region where the metal layer is formed is 80% or more and less than 100% when the area of the entire electronic device multilayer substrate is 100%. It is preferable.
  • the multilayer substrate for electronic devices of the present invention further includes a metal part for a conductive part formed in the opening of the metal layer, disposed on the first conductive part, and made of the same material as the metal layer,
  • the conducting part may have the first conducting part and the conducting part metal part.
  • the first conductive portion is disposed on the opening of the metal layer, and the conductive portion metal portion is formed independently of the metal layer in the opening of the metal layer. Insulation can be performed, and wiring can be taken out from the front surface to the back surface.
  • electrical_connection parts consists of the same material as a metal layer, the metal part for conduction
  • the electronic device multilayer substrate of the present invention further includes a second insulating layer formed on the metal layer and having a second insulating layer through-hole disposed on the conductive portion metal portion. It may be. This is because by forming the second insulating layer on the metal layer, an electrode, a wiring, or the like can be formed on the second insulating layer so as to be electrically connected to the conductive portion.
  • the multilayer substrate for electronic elements according to the present invention further includes a second conductive portion filled in the second insulating layer through-hole, and the conductive portion includes the first conductive portion and the conductive portion metal portion. You may have the said 2nd conduction
  • a multilayer substrate for an electronic device wherein the second insulating layer is formed on the metal layer and has a second insulating layer through-hole disposed on the conductive portion, and the second insulating layer through-hole is filled.
  • the second conductive part, and the conductive part may include the first conductive part and the second conductive part.
  • the end of the pattern of the metal layer is insulated by the insulating layer or the second insulating layer. That is, the covering layer is preferably the insulating layer or the second insulating layer. It is because the manufacturing process of the multilayer substrate for electronic elements can be simplified.
  • the multilayer substrate for electronic devices of the present invention further includes a third metal layer formed on the second insulating layer, disposed so as to cover the opening of the metal layer, and electrically connected to the second conductive portion. Is preferred. This is because the transmission of moisture and oxygen can be prevented by arranging the third metal layer so as to cover the opening of the metal layer.
  • the multilayer substrate for electronic elements of the present invention is formed on the surface of the insulating layer opposite to the metal layer side, is disposed so as to cover the opening of the metal layer, and is electrically connected to the first conductive portion. It is preferable to further have a second metal layer. It is because permeation
  • the second insulating layer preferably contains polyimide.
  • the second insulating layer contains polyimide as a main component. It is because it can be set as the 2nd insulating layer excellent in insulation, heat resistance, and dimensional stability. Further, by using polyimide as a main component, the second insulating layer can be thinned, the thermal conductivity of the second insulating layer can be improved, and the heat dissipation can be further enhanced.
  • an adhesion layer containing an inorganic compound may be formed on the surface of the insulating layer opposite to the metal layer side.
  • the adhesion between the multilayer substrate for electronic elements and the TFT element can be improved, and the TFT element can be prevented from peeling or cracking.
  • this invention has the above-mentioned multilayer substrate for electronic devices, the electronic device part formed on the insulating layer of the said multilayer substrate for electronic devices, and the transparent sealing substrate arrange
  • An electronic device is provided.
  • the wiring can be taken out on the surface opposite to the surface on which the electronic device portion of the electronic device multilayer substrate is disposed, and the frame can be narrowed. It is.
  • the above-described multilayer substrate for an electronic device is excellent in barrier properties, it is possible to maintain good device performance.
  • the electronic element portion may be a TFT element portion.
  • the electronic element portion is formed on the back electrode layer formed on the insulating layer, the EL layer formed on the back electrode layer and including at least the organic light emitting layer, and the EL layer.
  • the above-described multilayer substrate for electronic elements has heat dissipation properties, so that it is possible to suppress performance deterioration due to heat generation of the organic EL elements.
  • the electronic element section includes a back electrode layer formed on the insulating layer, a display layer formed on the back electrode layer, and a transparent electrode layer formed on the display layer.
  • the electronic device multilayer substrate the TFT element portion formed on the insulating layer of the electronic device multilayer substrate, and the TFT element formed on the insulating layer of the electronic device multilayer substrate.
  • a back electrode layer connected to a portion, an EL layer formed on the back electrode layer and including at least an organic light emitting layer, an organic EL element portion having a transparent electrode layer formed on the EL layer, and the organic
  • An organic EL display device having a transparent sealing substrate disposed on an EL element portion is provided.
  • the wiring can be taken out on the surface opposite to the surface on which the elements of the multilayer substrate for electronic elements are arranged, and the frame can be narrowed. Moreover, since the above-mentioned multilayer substrate for an electronic device has excellent barrier properties and heat dissipation properties, it is possible to maintain good device performance and suppress performance deterioration due to heat generation of the organic EL device.
  • the present invention provides the above-described multilayer substrate for electronic elements, the TFT element portion formed on the insulating layer of the multilayer substrate for electronic elements, and the TFT element formed on the insulating layer of the multilayer substrate for electronic elements.
  • An electronic paper element portion having a back electrode layer connected to the display portion, a display layer formed on the back electrode layer, and a transparent electrode layer formed on the display layer, and disposed on the electronic paper element portion
  • an electronic paper comprising a transparent sealing substrate.
  • the wiring can be taken out on the surface opposite to the surface on which the elements of the multilayer substrate for electronic elements are arranged, and the frame can be narrowed. Moreover, since the above-mentioned multilayer substrate for electronic devices is excellent in barrier properties, it is possible to maintain good device performance.
  • the present invention also provides a laminate preparation step of preparing a laminate in which at least an insulating layer and a metal layer are sequentially laminated, an insulating layer through hole forming step of forming an insulating layer through hole in the insulating layer, and the metal layer.
  • Provided is a method for manufacturing a multilayer substrate for an electronic device, wherein the layer through hole forming step and the metal layer patterning step are performed in random order.
  • the conductive part metal part can be formed simultaneously with the patterning of the metal layer, and the process of forming the conductive part can be shortened.
  • the manufacturing method of the multilayer substrate for electronic devices according to the present invention is the first continuity in which the insulating layer through hole is filled with the first conductive portion after the insulating layer through hole forming step and before or after the metal layer patterning step. It is preferable to further have a part forming step.
  • the manufacturing method of the multilayer substrate for electronic devices includes a second insulating layer forming step of forming a second insulating layer on the metal layer after the metal layer patterning forming step, and a second insulating layer on the second insulating layer. It is preferable to further include a second insulating layer through hole forming step for forming a layer through hole.
  • the second insulating layer through hole forming step is performed before, after, or simultaneously with the insulating layer through hole forming step. Is called. This is because by forming the second insulating layer on the metal layer, an electrode, a wiring, or the like can be formed on the second insulating layer so as to be electrically connected to the conductive portion.
  • the method for manufacturing a multilayer substrate for an electronic device according to the present invention may further include a second conductive portion forming step of filling the second conductive layer through hole with the second conductive portion after the second insulating layer through hole forming step.
  • the second conductive portion forming step is performed before, after, or simultaneously with the first conductive portion forming step.
  • the multilayer substrate for an electronic device of the present invention is a multilayer substrate for an electronic device used for an electronic device, and includes an insulating layer having an insulating layer through hole, a first conduction portion filled in the insulating layer through hole, A metal layer formed in a pattern on the insulating layer, having an opening on the first conductive portion, and formed in the thickness direction of the electronic device multilayer substrate, electrically conducting the front and back of the electronic device multilayer substrate, And a conductive part having at least the first conductive part, wherein the conductive part is not conductive with the metal layer.
  • the metal layer being formed in a pattern means that the metal layer is not formed on the entire surface of the multilayer substrate for electronic elements.
  • a case where the metal layer 3 is formed in a pattern so as to have an opening 13h as shown in FIGS. 1A is a cross-sectional view taken along the line AA in FIG. 1B
  • FIG. 2A is a cross-sectional view taken along the line BB in FIGS. 2B and 2C
  • FIG. 2B and 2C are plan views seen from the surface on the metal layer 3 side of the multilayer substrate 1 for electronic elements.
  • the thickness direction of the multilayer substrate for electronic elements refers to a direction perpendicular to the surface on which the electronic element portion is arranged when the multilayer substrate for electronic elements of the present invention is used for an electronic element.
  • the front and back of the multilayer substrate for electronic elements refers to the surface on which the electronic element portion is disposed when the multilayer substrate for electronic elements of the present invention is used for an electronic element, and the surface opposite to this surface.
  • the multilayer substrate for electronic devices of the present invention can be divided into the following two embodiments.
  • the first embodiment includes an insulating layer 2 having an insulating layer through-hole 12h as illustrated in FIGS. 1A and 1B, a first conductive portion 6 filled in the insulating layer through-hole 12h, A metal layer 3 formed in a pattern on the insulating layer 2 and having an opening 13h on the first conducting portion 6, and formed in the thickness direction of the electronic device multilayer substrate 1, and the electronic device multilayer substrate.
  • 1 is a multilayer substrate 1 for an electronic device that has a conductive portion 7 that is electrically connected to the front and back of the first conductive portion 7 and that has at least the first conductive portion 6, and the conductive portion 7 is not electrically connected to the metal layer 3.
  • the laminated substrate 1 is further formed in the opening 13h of the metal layer 3 and disposed on the first conduction part 6 and further includes a conduction part metal part 8 made of the same material as the metal layer 3.
  • the conductive part 7 includes the first conductive part 6 and the conductive part metal part 8. It is a layer substrate 1.
  • the second embodiment includes an insulating layer 2 having an insulating layer through-hole 12h as exemplified in FIGS. 2A to 2C, a first conductive portion 6 filled in the insulating layer through-hole 12h, A metal layer 3 formed in a pattern on the insulating layer 2 and having an opening 13h on the first conducting portion 6, and formed in the thickness direction of the electronic device multilayer substrate 1, and the electronic device multilayer substrate.
  • 1 is a multilayer substrate 1 for an electronic element that has a conduction portion 7 that conducts between the front and back surfaces of at least one and has at least the first conduction portion 6, and the conduction portion 7 is not in conduction with the metal layer 3.
  • a multilayer substrate for an electronic device is formed in a pattern on an insulating layer having an insulating layer through hole, a first conductive portion filled in the insulating layer through hole, and the insulating layer. And a metal layer having an opening on the first conductive portion and a conductive layer formed in the thickness direction of the multilayer substrate for electronic elements, conducting the front and back of the multilayer substrate for electronic elements, and having at least the first conductive portion. And the conductive portion is not in conduction with the metal layer, and the electronic device multilayer substrate is formed in the opening of the metal layer and is on the first conductive portion. And a conductive part metal part made of the same material as the metal layer, wherein the conductive part has the first conductive part and the conductive part metal part.
  • an electronic element multilayer substrate 1 includes an insulating layer 2 having an insulating layer through-hole 12h, a first conductive portion 6 filled in the insulating layer through-hole 12h, and an insulating layer.
  • the metal layer 3 is formed in a pattern on the first conductive portion 6 and has an opening on the first conductive portion 6.
  • the metal layer 3 is formed in the opening 13 h of the metal layer 3 and disposed on the first conductive portion 6. And a conductive portion metal portion 8 made of the same material.
  • electrical_connection part 7 is comprised by the 1st conduction
  • the first conductive portion 6 is disposed on the opening 13 h of the metal layer 3, and the conductive portion metal portion 8 is independent of the metal layer 3 in the opening 13 h of the metal layer 3. Therefore, the metal layer 3 and the conductive portion 7 are not conductive. Therefore, it is possible to take out the wiring from the front surface to the back surface through the conductive portion 7.
  • FIG. 3 is a schematic cross-sectional view showing another example of the multilayer substrate for electronic elements of the present embodiment.
  • the electronic device multilayer substrate 1 illustrated in FIG. 3 includes the electronic device multilayer substrate 1 shown in FIGS. 1A and 1B formed on the metal layer 3 and disposed on the conductive portion metal portion 8. Further, the second insulating layer 4 having a second insulating layer through hole is further provided. An end portion 13s of the pattern of the metal layer 3 is insulated by a covering layer (second insulating layer 4 in FIG. 3), and a portion other than the conductive portion metal portion 8 in the opening 13h of the metal layer 3 is covered with the covering layer (see FIG. 3 is filled with a second insulating layer 4).
  • the first conductive portion 6 is disposed on the opening 13 h of the metal layer 3, and the conductive portion metal portion 8 is independent of the metal layer 3 in the opening 13 h of the metal layer 3. Since the portion other than the conductive portion metal portion 8 in the opening 13h of the metal layer 3 is filled with the coating layer (second insulating layer 4 in FIG. 3), the conductive portion is electrically connected to the metal layer 3. The part 7 is not conducting. Therefore, it is possible to take out the wiring from the front surface to the back surface through the conductive portion 7.
  • FIG. 4 is a schematic cross-sectional view showing another example of the multilayer substrate for electronic elements of this embodiment.
  • the laminated substrate 1 for electronic elements illustrated in FIG. 4 is the same as the laminated substrate 1 for electronic elements shown in FIGS. 1A and 1B, but the end 13s of the pattern of the metal layer 3 is the covering layer (in FIG. The insulating layer 4) is insulated and the portion other than the conductive portion metal portion 8 in the opening 13h of the metal layer 3 is filled with a coating layer (second insulating layer 4 in FIG. 4).
  • the first conduction part 6 is disposed on the opening 13 h of the metal layer 3, and the conduction part metal part 8 is independent of the metal layer 3 in the opening 13 h of the metal layer 3.
  • the metal layer 3 and the conductive portion 7 are not conductive. Therefore, it is possible to take out the wiring from the front surface to the back surface through the conductive portion 7.
  • FIG. 5 (a) and 5 (b) are a schematic cross-sectional view and a plan view showing another example of the multilayer substrate for electronic elements of this embodiment
  • FIG. 5 (a) is a DD view of FIG. 5 (b).
  • FIG. 5B is a sectional view taken along the line
  • FIG. 5B is a plan view of the electronic device multilayer substrate 1 as viewed from the surface on the second insulating layer 4 side.
  • the electronic device multilayer substrate 1 illustrated in FIG. 3 further includes the second conductive portion 10 in which the second insulating layer through-holes 14h are filled. It is what you have.
  • the conduction part 7 is formed in the first conduction part 6 filled in the insulating layer through-hole 12h and the opening 13h of the metal layer 3, and is disposed on the first conduction part 6, and is made of the same material as the metal layer 3.
  • the conductive portion metal portion 8 and the second conductive portion 10 filled in the second insulating layer through hole 14h are configured.
  • the first conduction part 6 is disposed on the opening 13 h of the metal layer 3, and the conduction part metal part 8 is independent of the metal layer 3 in the opening 13 h of the metal layer 3.
  • the second conductive portion 10 is disposed on the conductive portion metal portion 8, and a portion other than the conductive portion metal portion 8 in the opening 13h of the metal layer 3 is formed in the coating layer (FIG. 5A). Is filled with the second insulating layer 4), the metal layer 3 and the conducting part 7 are not conducting. Therefore, it is possible to take out the wiring from the front surface to the back surface through the conductive portion 7.
  • FIG. 6 is a schematic cross-sectional view showing an example of an organic EL element including the multilayer substrate for electronic elements according to this embodiment.
  • the organic EL element 21 illustrated in FIG. 6 includes the multilayer substrate 1 for electronic elements illustrated in FIGS. 5 (a) and 5 (b).
  • the organic EL element 21 includes an electronic element multilayer substrate 1, an organic EL element part 20 formed on the insulating layer 2 of the electronic element multilayer substrate 1, and a transparent sealing substrate disposed on the organic EL element part 20. 25 and a sealing portion 26 that seals the element by bonding the electronic element multilayer substrate 1 and the transparent sealing substrate 25 to each other.
  • the organic EL element unit 20 includes a back electrode layer 22, an EL layer 23 formed on the back electrode layer 22 and including an organic light emitting layer, and a transparent electrode layer 24 formed on the EL layer 23. .
  • a back electrode layer 22 is connected to the back electrode layer 22
  • the other conductive portion 7 b for the transparent electrode layer is connected to the transparent electrode layer 24. It is connected.
  • the organic EL element 21 is a top emission type in which the light emission L is extracted from the transparent sealing substrate 25 side.
  • the multilayer substrate for electronic devices of this embodiment can be used for electronic devices such as electronic paper and TFT devices including organic EL devices.
  • FIG. 7 is a schematic cross-sectional view showing another example of an organic EL element including the multilayer substrate for electronic elements of this embodiment.
  • the electronic element multilayer substrate 1 is different from the electronic element multilayer substrate 1 illustrated in FIGS. 5A and 5B on the metal layer 3 side of the insulating layer 2.
  • a third metal layer 17 which is disposed so as to cover the second conductive portion and is electrically connected to the second conductive portion 10.
  • the second insulating layer 4 is formed in a pattern with respect to the metal layer 3, the second insulating layer 4 does not exist on the surface of the metal layer 3, and the metal layer 3 is An exposed metal layer exposed region 11a is provided.
  • the organic EL element 21 includes a transparent substrate 27, an organic EL element unit 20 formed on the transparent substrate 27, an electronic element multilayer substrate 1 disposed on the organic EL element unit 20, and an organic EL element unit 20. It has the sealing part 26 which adhere
  • the organic EL element unit 20 includes a transparent electrode layer 24, an EL layer 23 formed on the transparent electrode layer 24 and including an organic light emitting layer, and a back electrode layer 22 formed on the EL layer 23. .
  • a transparent electrode layer 24 is connected to the transparent electrode layer 24
  • the other back electrode layer conductive portion 7a is connected to the back electrode layer 22. It is connected.
  • This organic EL element 21 is a bottom emission type in which light emission L is extracted from the transparent substrate 27 side.
  • the multilayer substrate for electronic elements of this embodiment when used for an electronic element such as an organic EL element, electronic paper, or TFT element, the side opposite to the surface on which the elements of the multilayer substrate for electronic elements are arranged. It is possible to take out the wiring on the surface.
  • the light emitting region and the display region can be made sufficiently large. Thereby, it becomes possible to achieve a narrow frame. This is particularly advantageous when taking multiple surfaces.
  • the metal layer is generally excellent in gas barrier properties.
  • the metal layer and the insulating layer are laminated, so that moisture and oxygen can be transmitted as compared with the resin layer alone. Can be reduced. Therefore, when the multilayer substrate for electronic devices of this embodiment is used for the electronic device, it is possible to suppress deterioration of the device due to moisture and oxygen.
  • the humidity in the element can be kept constant, and the change in the charge state due to the humidity change can be suppressed to obtain good display characteristics. It is possible.
  • the metal layer is excellent not only in gas barrier properties but also in thermal conductivity. Therefore, in the multilayer substrate for electronic devices according to this embodiment, the moisture and oxygen barrier properties are high, and heat can be quickly conducted or radiated. Therefore, when the multilayer substrate for electronic devices of this embodiment is used for an organic EL device, the thermal conductivity is high, the adverse effect due to heat generation can be suppressed, uniform light emission without light emission unevenness is realized, and It is possible to shorten the lifetime and reduce element destruction. Further, in this case, since the multilayer substrate for electronic elements is excellent in gas barrier properties, it is possible to reduce the permeation of moisture and oxygen from the multilayer substrate side for electronic elements, and stably maintain the light emission characteristics over a long period of time. be able to.
  • the heat dissipation of the multilayer substrate for electronic elements can be enhanced. Therefore, when the multilayer substrate for electronic elements of this embodiment is used for an organic EL element, it is possible to effectively suppress performance deterioration due to heat generation of the organic EL element.
  • the metal is disposed in the thickness direction of the multilayer substrate for electronic elements. It is possible to eliminate a region where none of the layer, the conductive portion, the second metal layer, and the third metal layer is present, and it is possible to effectively prevent the transmission of moisture and oxygen.
  • the electronic device multilayer substrate of this embodiment is used as a sealing substrate for sealing the device from above, the second metal layer and the third metal layer are disposed so as to cover the opening of the metal layer. It is preferable.
  • the metal layer since the metal layer is provided, the strength can be increased. Therefore, durability can be improved when the multilayer substrate for electronic devices of this embodiment is used for the above electronic devices.
  • the conductive part metal part is made of the same material as the metal layer, the conductive part metal part can be formed simultaneously with the patterning of the metal layer, and the process can be shortened. That is, the process of forming the conductive part can be performed by etching the metal layer and simultaneously processing the metal layer and forming the metal part for the conductive part, and performing electroplating using the metal layer before patterning as the power feeding layer. Can be shortened.
  • the smoothness of the insulating layer or the second insulating layer is increased. Can be improved.
  • the number of process steps can be further shortened.
  • Insulating layer The insulating layer in this embodiment has an insulating-layer through-hole arrange
  • the linear thermal expansion coefficient of the insulating layer is preferably in the range of 0 ppm / ° C. to 30 ppm / ° C. This is because if the linear thermal expansion coefficient is too large, the expansion and contraction that occurs when the temperature changes is increased, which adversely affects the dimensional stability.
  • the insulating layer preferably has a difference between the linear thermal expansion coefficient of the insulating layer and the linear thermal expansion coefficient of the metal layer of 15 ppm / ° C. or less, more preferably 10 ppm / ° C. or less, from the viewpoint of dimensional stability. More preferably, it is 5 ppm / ° C. or less.
  • the multilayer substrate for an electronic device of this embodiment does not warp in the temperature environment in the range of 0 ° C. to 100 ° C. for handling, but the insulating layer has a large linear thermal expansion coefficient so that the insulating substrate is insulated. If the difference in coefficient of linear thermal expansion between the layer and the metal layer is greatly different, the multilayer substrate for electronic elements is warped due to a change in the thermal environment. It should be noted that no warpage has occurred in the multilayer substrate for electronic elements means that the multilayer substrate for electronic elements is cut into a strip shape having a width of 10 mm and a length of 50 mm, and one short side of the obtained sample is a horizontal and smooth base.
  • the flying distance from the surface of the other short side of the sample is 1.0 mm or less.
  • the linear thermal expansion coefficient of the insulating layer is that of copper, silver, and aluminum. It is desirable that the difference from the expansion coefficient is small.
  • the coefficient of linear thermal expansion of the insulating layer is not limited to that of the metal layer, but is that of a layer formed on an insulating layer such as a second metal layer, a third metal layer, an electronic element portion, an adhesion layer, an electrode, and a wiring described later. It is desirable to be close to the linear thermal expansion coefficient. This is because if the linear thermal expansion coefficient of the insulating layer is different from the linear thermal expansion coefficient of the layer formed on the insulating layer, the dimensional stability is lowered and warping or cracking is caused.
  • the layer formed on the insulating layer is an oxide of metals such as Zn, In, Ga, Cd, Ti, St, Sn, Te, Mg, W, Mo, Cu, Al, Fe, Sr, Ni, Ir, and Mg. And non-metallic oxides such as Si, Ge, B, and nitrides, sulfides, selenides, and mixtures of the above elements (mixed at the atomic level like multi-element ceramics)
  • the main component is an inorganic material such as an inorganic layer
  • the linear thermal expansion coefficient of the insulating layer is also smaller because these inorganic materials include those having a linear thermal expansion coefficient of 10 ppm / ° C. or less. Is desirable.
  • the linear thermal expansion coefficient of the insulating layer depends on the type of the metal layer, but is preferably in the range of 0 ppm / ° C. to 18 ppm / ° C., more preferably in the range of 0 ppm / ° C. to 12 ppm / ° C., particularly preferably 0 ppm / ° C. It is within the range of °C -7ppm / °C.
  • the linear thermal expansion coefficient is measured as follows. First, a film having only an insulating layer is produced.
  • the method for producing the insulating layer film is as follows.
  • the insulating layer film is prepared on a heat-resistant film (Upilex S 50S (manufactured by Ube Industries)) or a glass substrate, and then the insulating layer film is peeled off or the insulating layer is formed on the metal substrate.
  • the obtained insulating layer film is cut into a width of 5 mm and a length of 20 mm to obtain an evaluation sample.
  • the linear thermal expansion coefficient is measured by a thermomechanical analyzer (for example, Thermo Plus TMA8310 (manufactured by Rigaku Corporation)).
  • the measurement conditions were a heating rate of 10 ° C./min, a tensile load of 1 g / 25,000 ⁇ m 2 so that the weight per cross-sectional area of the evaluation sample was the same, and an average linear thermal expansion within the range of 100 ° C. to 200 ° C.
  • the coefficient is the linear thermal expansion coefficient (CTE).
  • the insulating layer has an insulating property.
  • the volume resistance of the insulating layer is preferably 1.0 ⁇ 10 9 ⁇ ⁇ m or more, more preferably 1.0 ⁇ 10 10 ⁇ ⁇ m or more, and 1.0 ⁇ 10 11. More preferably, it is ⁇ ⁇ m or more.
  • the volume resistance can be measured by a method based on standards such as JIS K6911, JIS C2318, and ASTM D257.
  • the insulating layer preferably has surface smoothness.
  • the surface roughness Ra of the insulating layer may be smaller than the surface roughness Ra of the metal layer, but is preferably 10 nm or less, particularly preferably 5 nm or less, and further 2 nm or less. It is preferable.
  • the electronic device multilayer substrate of this embodiment is used for a TFT element, if the surface roughness Ra of the insulating layer is too large, the electrical performance of the TFT element may be deteriorated due to unevenness.
  • an adhesion strength between an insulating layer and a layer (mainly a metal wiring layer) formed on the insulating layer is regarded as important. If the surface smoothness of the insulating layer is high, the adhesion with the layer formed on the insulating layer tends to be lowered. Therefore, it is desirable that the surface smoothness of the insulating layer is not too high in order to improve the adhesion. .
  • the insulating layer preferably has surface smoothness in order to prevent deterioration of the electrical performance of the TFT element due to unevenness.
  • the surface roughness Ra is a value measured using an atomic force microscope (AFM).
  • AFM atomic force microscope
  • cantilever MPP11100
  • scanning range 10 ⁇ m ⁇ 10 ⁇ m
  • scanning speed 0.5 Hz
  • surface shape Ra can be obtained by taking an image and calculating an average deviation from the center line of the roughness curve calculated from the obtained image.
  • the material used for the insulating layer is not particularly limited as long as the insulating layer through-hole can be formed and satisfies the above-described characteristics.
  • polyimide, PPS (polyphenylene sulfide), PPE (polyphenylene ether), and epoxy resin are preferably used from the viewpoints of heat resistance and insulation.
  • an insulating layer contains a polyimide, and it is preferable to have a polyimide as a main component especially. It is because it can be set as the insulating layer excellent in insulation, heat resistance, and dimensional stability.
  • the insulating layer can be thinned, the thermal conductivity of the insulating layer is improved, and a multilayer substrate for electronic devices having excellent thermal conductivity can be obtained.
  • the insulating layer is preferably thin. When the insulating layer is thin, it is desirable to use polyimide from the viewpoint of insulation.
  • an insulating layer has a polyimide as a main component means that an insulating layer contains a polyimide to such an extent that the above-mentioned characteristics are satisfied.
  • the content of the polyimide in the insulating layer is 75% by mass or more, preferably 90% by mass or more, and it is particularly preferable that the insulating layer is made of only polyimide. If the content of the polyimide in the insulating layer is in the above range, it is possible to exhibit sufficient characteristics to achieve the object of the present invention. The higher the content of the polyimide, the higher the inherent heat resistance and insulation of the polyimide. The characteristics such as property are improved.
  • the insulating layer preferably has a relatively low water absorption.
  • One index of water absorption is the hygroscopic expansion coefficient. Therefore, it is preferable that the hygroscopic expansion coefficient of the insulating layer is as small as possible. Specifically, it is preferably within the range of 0 ppm /% RH to 15 ppm /% RH, more preferably 0 ppm /% RH to 12 ppm /% RH.
  • the hygroscopic expansion coefficient of the insulating layer is in the above range, the water absorption of the insulating layer can be made sufficiently small, and moisture and oxygen are difficult to permeate, so that the barrier property can be improved.
  • it is easy to store the multilayer substrate for electronic elements and when the electronic element is manufactured using the multilayer substrate for electronic elements, the process becomes simple.
  • the smaller the hygroscopic expansion coefficient the better the dimensional stability.
  • the hygroscopic expansion coefficient of the insulating layer is large, the multilayer substrate for electronic devices warps as the humidity increases due to the difference in expansion coefficient from the metal layer whose hygroscopic expansion coefficient is almost zero, and the adhesion between the insulating layer and the metal layer May decrease. Therefore, it is preferable that the hygroscopic expansion coefficient is small even when a wet process is performed in the manufacturing process.
  • the hygroscopic expansion coefficient is measured as follows. First, a film having only an insulating layer is produced. The method for producing the insulating layer film is as described above. Next, the obtained insulating layer film is cut into a width of 5 mm and a length of 20 mm to obtain an evaluation sample.
  • the hygroscopic expansion coefficient is measured by a humidity variable mechanical analyzer (Thermo Plus TMA8310 (manufactured by Rigaku Corporation)). For example, the temperature is kept constant at 25 ° C., the sample is first stabilized in an environment where the humidity is 15% RH, the state is maintained for about 30 minutes to 2 hours, and then the humidity of the measurement site is 20%. RH and hold for 30 minutes to 2 hours until the sample is stable.
  • the humidity is changed to 50% RH, and the difference between the sample length when it becomes stable and the sample length when it becomes stable at 20% RH is the change in humidity (in this case 50-20). 30) and the value divided by the sample length is the hygroscopic expansion coefficient (CHE).
  • the tensile load is 1 g / 25000 ⁇ m 2 so that the weight per cross-sectional area of the evaluation sample is the same.
  • the polyimide constituting the insulating layer is not particularly limited as long as it satisfies the above characteristics.
  • the polyimide is preferably a polyimide containing an aromatic skeleton from the viewpoint of making the linear thermal expansion coefficient and hygroscopic expansion coefficient of the insulating layer suitable for the multilayer substrate for electronic devices of this embodiment.
  • the polyimide containing an aromatic skeleton is derived from the rigid and highly planar skeleton, has excellent heat resistance and insulation in a thin film, and has a low linear thermal expansion coefficient. It is preferably used for the insulating layer of the multilayer substrate for elements.
  • General polyimide has a repeating unit represented by the following formula (1).
  • R 1 is a tetravalent organic group
  • R 2 is a divalent organic group
  • R 1 and R 2 that are repeated may be the same or different.
  • n is a natural number of 1 or more.
  • R 1 is a structure derived from tetracarboxylic dianhydride
  • R 2 is a structure derived from diamine.
  • tetracarboxylic dianhydrides applicable to polyimide include ethylene tetracarboxylic dianhydride, butane tetracarboxylic dianhydride, cyclobutane tetracarboxylic dianhydride, methylcyclobutane tetracarboxylic dianhydride, cyclohexane Aliphatic tetracarboxylic dianhydrides such as pentanetetracarboxylic dianhydride; pyromellitic dianhydride, 3,3 ′, 4,4′-benzophenone tetracarboxylic dianhydride, 2,2 ′, 3 3'-benzophenone tetracarboxylic dianhydride, 2,3 ', 3,4'-benzophenone tetracarboxylic dianhydride, 3,3', 4,4'-biphenyltetracarboxylic dianhydride, 2,2 ', 3,3'-bipheny
  • a diamine component applicable to the polyimide component can also be used alone or in combination of two or more diamines.
  • the diamine component used is p-phenylenediamine, m-phenylenediamine, o-phenylenediamine, 3,3′-diaminodiphenyl ether, 3,4′-diaminodiphenyl ether, 4,4′-diaminodiphenyl ether, 3,3′- Diaminodiphenyl sulfide, 3,4'-diaminodiphenyl sulfide, 4,4'-diaminodiphenyl sulfide, 3,3'-diaminodiphenyl sulfone, 3,4'-diaminodiphenyl sulfone, 4,4'-diaminodiphenyl sulfone, 3 , 3'-diaminobenzophenone, 4,4'-diaminobenz
  • guanamines examples include acetoguanamine, benzoguanamine, and the like, and some or all of the hydrogen atoms on the aromatic ring of the diamine are fluoro group, methyl group, methoxy group, trifluoromethyl group, or trifluoromethoxy group.
  • Diamines substituted with substituents selected from the group can also be used.
  • one or more of ethynyl group, benzocyclobuten-4′-yl group, vinyl group, allyl group, cyano group, isocyanate group, and isopropenyl group serving as a crosslinking point are Even if it introduce
  • the polyimide contains an aromatic skeleton as described above.
  • Polyimide containing an aromatic skeleton is derived from its rigid and highly planar skeleton, is excellent in heat resistance and insulation in a thin film, and is low outgas. Therefore, it is preferably used for the insulating layer in this embodiment.
  • the structure derived from diamine is also preferably a structure derived from aromatic diamine. In particular, it is preferable that all of the part derived from the acid dianhydride and the part derived from the diamine are fully aromatic polyimides containing an aromatic structure.
  • the wholly aromatic polyimide is obtained by copolymerization of an aromatic acid component and an aromatic amine component, or polymerization of an aromatic acid / amino component.
  • the aromatic acid component is a compound in which all four acid groups forming the polyimide skeleton are substituted on the aromatic ring
  • the aromatic amine component is the two amino groups forming the polyimide skeleton. Both are compounds substituted on the aromatic ring
  • the aromatic acid / amino component is a compound in which both the acid group and amino group forming the polyimide skeleton are substituted on the aromatic ring.
  • the proportion of the aromatic acid component in the acid component constituting the repeating unit of the imide structure is preferably 50 mol% or more, particularly preferably 70 mol% or more, and the amine component constituting the repeating unit of the imide structure
  • the proportion of the aromatic amine component in the total is preferably 40 mol% or more, particularly preferably 60 mol% or more, and is preferably a wholly aromatic polyimide.
  • R 1 in the above formula (1) has any structure represented by the following formula. It is because it has the merit that it becomes the polyimide which is excellent in heat resistance and shows a low linear thermal expansion coefficient.
  • a is a natural number of 0 or 1 or more, A is a single bond (biphenyl structure), an oxygen atom (ether bond), or an ester bond.
  • the linking group is bonded to the 2, 3 or 3, 4 position of the aromatic ring as viewed from the bonding site of the aromatic ring.
  • the polyimide having the structure represented by the above (1) includes the structure represented by the above formula (2), low hygroscopic expansion is exhibited. Furthermore, there is also an advantage that it is easily available on the market and is low cost.
  • the polyimide having the above structure can be a polyimide having high heat resistance and a low linear thermal expansion coefficient. Therefore, the content of the structure represented by the above formula is preferably closer to 100 mol% of R 1 in the above formula (1), but at least 33% of R 1 in the above formula (1) is contained. do it. Among them, the content of the structure represented by the above formula is preferably 50 mol% or more, and more preferably 70 mol% or more of R 1 in the above formula (1).
  • Examples of the structure of the acid dianhydride that makes polyimide low moisture absorption include those represented by the following formula (3).
  • a is a natural number of 0 or 1 or more, A is any one of a single bond (biphenyl structure), an oxygen atom (ether bond), and an ester bond.
  • the acid anhydride skeleton (—CO—O—CO—) is bonded to the 2, 3 or 3, 4 position of the aromatic ring as viewed from the bonding site of the adjacent aromatic ring.
  • the acid dianhydride in which A is a single bond (biphenyl structure) or an oxygen atom (ether bond) includes 3,3 ′, 4,4′-biphenyltetracarboxylic dianhydride, 2 , 3,3 ′, 4′-biphenyltetracarboxylic dianhydride, 2,3,2 ′, 3′-biphenyltetracarboxylic dianhydride, bis (3,4-dicarboxyphenyl) ether dianhydride, etc. Is mentioned. These are preferable from the viewpoint of reducing the hygroscopic expansion coefficient and from the viewpoint of expanding the selectivity of the diamine.
  • a phenyl ester acid dianhydride in which A is an ester bond is particularly preferable from the viewpoint of reducing the moisture absorption of the polyimide.
  • an acid dianhydride represented by the following formula may be mentioned.
  • Specific examples include p-phenylenebistrimellitic acid monoester dianhydride, p-biphenylenebistrimellitic acid monoester dianhydride, and the like. These are particularly preferable from the viewpoint of reducing the hygroscopic expansion coefficient and from the viewpoint of expanding the selectivity of the diamine.
  • a is a natural number of 0 or 1 or more.
  • the acid anhydride skeleton (—CO—O—CO—) is 2, 3 or 3 of the aromatic ring as viewed from the bonding site of the adjacent aromatic ring. , Binds to position 4.)
  • a tetracarboxylic dianhydride having at least one fluorine atom represented by the following formula can be used.
  • the tetracarboxylic dianhydride having at least one fluorine atom preferably has a fluoro group, a trifluoromethyl group, or a trifluoromethoxy group. Specific examples include 2,2-bis (3,4-dicarboxyphenyl) -1,1,1,3,3,3-hexafluoropropane dianhydride.
  • the polyimide precursor contained as the polyimide component has a skeleton containing fluorine
  • the polyimide precursor tends to be difficult to dissolve in a basic aqueous solution, and a resist or the like is used in the state of the polyimide precursor.
  • a resist or the like is used in the state of the polyimide precursor.
  • the selected diamine is preferably an aromatic diamine from the viewpoint of heat resistance, that is, low outgassing, but in a range not exceeding 60 mol%, preferably 40 mol% of the total of the diamine depending on the desired physical properties.
  • a non-aromatic diamine such as an aliphatic diamine or a siloxane diamine may be used.
  • R 3 is a divalent organic group, an oxygen atom, a sulfur atom, or a sulfone group, and R 4 and R 5 are a monovalent organic group or a halogen atom.
  • the polyimide contains any structure of the above formula, it is derived from these rigid skeletons and exhibits low linear thermal expansion and low hygroscopic expansion. Furthermore, there is an advantage that it is easily available on the market and is low cost.
  • the heat resistance of the polyimide is improved and the linear thermal expansion coefficient is reduced. Therefore, the closer to 100 mol% of R 2 in the above formula (1), the better, but it is sufficient to contain at least 33% or more of R 2 in the above formula (1).
  • the content of the structure represented by the above formula is preferably 50 mol% or more, more preferably 70 mol% or more, of R 2 in the above formula (1).
  • the diamine structure is preferably represented by the following formulas (4-1) to (4-3) and (5).
  • a is a natural number of 0 or 1 or more, Bonded at the meta position or para position with respect to the bond between benzene rings, and part or all of the hydrogen atoms on the aromatic ring are fluoro, methyl, methoxy, trifluoromethyl, or trifluoromethoxy. And may be substituted with a substituent selected from the group)
  • diamines represented by the above formulas (4-1) to (4-3) include p-phenylenediamine, m-phenylenediamine, 1,4-diaminonaphthalene, 1,5-diaminonaphthalene, Examples include 2,6-diaminonaphthalene, 2,7-diaminonaphthalene, 1,4-diaminoanthracene and the like.
  • diamine represented by the above formula (5) examples include 2,2′-dimethyl-4,4′-diaminobiphenyl, 2,2′-ditrifluoromethyl-4,4′-diaminobiphenyl, 3 3,3′-dichloro-4,4′-diaminobiphenyl, 3,3′-dimethoxy-4,4′-diaminobiphenyl, 3,3′-dimethyl-4,4′-diaminobiphenyl, and the like.
  • the hygroscopic expansion coefficient of the polyimide can be reduced.
  • examples of the structure in which fluorine is introduced in the diamine represented by the above formula (5) include those represented by the following formula.
  • polyimide precursors containing fluorine, particularly polyamic acid are difficult to dissolve in a basic aqueous solution, and when forming an insulating layer of a low-outgas photosensitive polyimide, an organic material such as alcohol is used during the processing of the insulating layer. It may be necessary to develop with a mixed solution with a solvent.
  • the transmittance is at least 5% or more with respect to the wavelength, and it is more preferable that the transmittance is 15% or more.
  • the transmittance with respect to an electromagnetic wave having one wavelength of at least 436 nm, 405 nm, and 365 nm is formed on a film having a thickness of 1 ⁇ m. Is preferably 5% or more, more preferably 15%, and still more preferably 50% or more.
  • the fact that the transmittance of polyimide with respect to the exposure wavelength is high means that there is little light loss, and a highly sensitive photosensitive polyimide or photosensitive polyimide precursor can be obtained.
  • an acid dianhydride having fluorine introduced as the acid dianhydride or an acid dianhydride having an alicyclic skeleton In order to increase the transmittance of the polyimide, it is desirable to use an acid dianhydride having fluorine introduced as the acid dianhydride or an acid dianhydride having an alicyclic skeleton.
  • an acid dianhydride having an alicyclic skeleton when used, the heat resistance may be lowered and the low outgassing property may be impaired. Therefore, the acid dianhydride may be used in combination while paying attention to the copolymerization ratio.
  • the use of an aromatic acid dianhydride into which fluorine is introduced as the acid dianhydride maintains the heat resistance (because it is aromatic), and also absorbs moisture. It is further preferable because it can be reduced.
  • the above-mentioned tetracarboxylic dianhydride having a fluorine atom can be used, among which a fluoro group, a trifluoromethyl group, and the like. Or having a trifluoromethoxy group.
  • Specific examples include 2,2-bis (3,4-dicarboxyphenyl) -1,1,1,3,3,3-hexafluoropropane dianhydride.
  • a polyimide precursor having a skeleton containing fluorine tends to be difficult to dissolve in a basic aqueous solution.
  • an organic solvent such as alcohol and the like are used. It may be necessary to perform development with a mixed solution with a basic aqueous solution.
  • rigid acid dianhydrides such as pyromellitic anhydride, 3,3 ′, 4,4′-biphenyltetracarboxylic dianhydride, 1,4,5,8-naphthalenetetracarboxylic dianhydride, etc. If used, the linear thermal expansion coefficient of the finally obtained polyimide becomes small, but it tends to inhibit the improvement of transparency, so it may be used in combination while paying attention to the copolymerization ratio.
  • a diamine introduced with fluorine as a diamine or a diamine having an alicyclic skeleton.
  • the heat resistance may be lowered and the low outgassing property may be impaired. Therefore, the diamine may be used in combination while paying attention to the copolymerization ratio.
  • an aromatic diamine into which fluorine is introduced as the diamine from the viewpoint that the hygroscopic expansion can be reduced while maintaining the heat resistance (being aromatic).
  • aromatic diamine introduced with fluorine examples include those having the above-described structure into which fluorine is introduced. More specifically, 2,2′-ditrifluoromethyl-4 , 4'-diaminobiphenyl, 2,2-di (3-aminophenyl) -1,1,1,3,3,3-hexafluoropropane, 2,2-di (4-aminophenyl) -1,1 , 1,3,3,3-hexafluoropropane, 2- (3-aminophenyl) -2- (4-aminophenyl) -1,1,1,3,3,3-hexafluoropropane, 1,3 -Bis (3-amino- ⁇ , ⁇ -ditrifluoromethylbenzyl) benzene, 1,3-bis (4-amino- ⁇ , ⁇ -ditrifluoromethylbenzyl) benzene, 1,4-bis (3-amino- ⁇ , ⁇ -Ditrifluoromethylbenzyl
  • the adhesion with the metal layer is improved and the elastic modulus of the polyimide is lowered.
  • the glass transition temperature can be lowered.
  • the weight average molecular weight of the polyimide component depends on its use, but is 3,000 to 1, It is preferably in the range of 000,000, more preferably in the range of 5,000 to 500,000, and still more preferably in the range of 10,000 to 500,000.
  • the weight average molecular weight is less than 3,000, it is difficult to obtain sufficient strength when a coating film or film is used. In addition, the strength of the film is reduced when heat treatment is performed to obtain polyimide.
  • the molecular weight used here refers to a value in terms of polystyrene by gel permeation chromatography (GPC), may be the molecular weight of the polyimide precursor itself, or after chemical imidization treatment with acetic anhydride or the like. It may be a thing.
  • the content of the polyimide component is preferably 50% by weight or more based on the entire solid content of the polyimide resin composition from the viewpoint of film physical properties of the pattern to be obtained, particularly film strength and heat resistance. It is preferable that it is weight% or more.
  • solid content of a polyimide resin composition is all components other than a solvent, and a liquid monomer component is also contained in solid content.
  • the insulating layer only needs to contain a polyimide having a repeating unit represented by the above formula (1), and this polyimide and another polyimide are appropriately laminated or combined as necessary. Alternatively, it may be used as an insulating layer.
  • the polyimide described above may be obtained using a photosensitive polyimide or a photosensitive polyimide precursor.
  • the photosensitive polyimide can be obtained using a known method. For example, an ethylenic double bond may be introduced into the carboxyl group of polyamic acid by an ester bond or an ionic bond, and a photoradical initiator may be mixed into the resulting polyimide precursor to form a solvent-developed negative photosensitive polyimide precursor. it can.
  • a naphthoquinone diazide compound is added to polyamic acid or a partially esterified product thereof to obtain an alkali development positive photosensitive polyimide precursor
  • an nifedipine compound is added to polyamic acid to form an alkali development negative photosensitive polyimide precursor.
  • a photobase generator can be added to the polyamic acid to obtain an alkali development negative photosensitive polyimide precursor.
  • photosensitive polyimide precursors are added with 15% to 35% of a photosensitizing component based on the weight of the polyimide component. Therefore, even if heating is performed at 300 ° C. to 400 ° C. after pattern formation, residues derived from the photosensitizing component remain in the polyimide. Because these residual materials cause the linear thermal expansion coefficient and hygroscopic expansion coefficient to increase, the reliability of the device is greater when using a photosensitive polyimide precursor than when using a non-photosensitive polyimide precursor. Tend to decrease. However, a photosensitive polyimide precursor obtained by adding a photobase generator to polyamic acid can form a pattern even if the amount of photobase generator added as an additive is 15% or less.
  • the above-mentioned polyimide is obtained using a photosensitive polyimide or a photosensitive polyimide precursor.
  • a photosensitive polyimide or a photosensitive polyimide precursor When using non-photosensitive polyimide when forming the insulating layer through hole by photolithography, the thickness of the resist layer formed on the insulating layer affects the size of the insulating layer through hole.
  • photosensitive polyimide By using photosensitive polyimide or a photosensitive polyimide precursor, a fine pattern can be formed, and the diameter of the insulating layer through-hole can be reduced. As a result, it is possible to increase the degree of integration of the electronic element portion arranged on the electronic element multilayer substrate of the present embodiment.
  • the polyimide precursor used for the polyimide is preferably developable with a basic aqueous solution from the viewpoint of ensuring the safety of the working environment and reducing the process cost when patterning the insulating layer. Since the basic aqueous solution can be obtained at a low cost and the waste liquid treatment cost and the facility cost for ensuring work safety are low, production at a lower cost is possible.
  • the insulating layer may contain additives such as a leveling agent, a plasticizer, a surfactant, and an antifoaming agent as necessary.
  • the insulating layer may be filled in a portion other than the conductive portion metal portion in the opening of the metal layer. That is, the end portion of the metal layer pattern may be insulated by the insulating layer. This is because the metal layer and the conductive portion can be insulated.
  • the insulating layer has an insulating layer through-hole disposed on the opening of the metal layer.
  • the shape of the insulating layer through hole can be appropriately determined according to the use of the multilayer substrate for electronic elements of the present embodiment, and is not particularly limited.
  • the planar shape of the insulating layer through-hole can be an arbitrary shape such as a circular shape, an elliptical shape, a polygonal shape, or a rectangular shape. Further, the planar shape of the insulating layer through-holes may be the same or different on the front and back of the insulating layer.
  • the size of the insulating layer through hole is not particularly limited as long as the conductive portion metal portion is supported by the insulating layer and the first conductive portion filled in the insulating layer through hole. It may be smaller or larger than the conductive portion metal portion.
  • the diameter of the insulating layer through hole is such that the conductive portion metal part is supported by the insulating layer and the first conductive part filled in the insulating layer through hole.
  • it is preferably in the range of 1 ⁇ m to 1000 ⁇ m.
  • the diameter of the insulating layer through hole is preferably in the range of 1 ⁇ m to 500 ⁇ m, and preferably 1 ⁇ m to 200 ⁇ m. The range is more preferable, and the range of 1 ⁇ m to 100 ⁇ m is more preferable.
  • the diameter of the insulating layer through-hole is larger than the above range, when the electronic device multilayer substrate of this embodiment is used in a display device, a desired aperture ratio cannot be obtained and the degree of integration (density) can be increased. This is because it may not be possible to prevent high definition.
  • the area of the insulating layer through hole plane is preferably the same as the area defined by the diameter of the insulating layer through hole. .
  • the size of the first conducting portion depends on the size of the insulating layer through hole.
  • the size of the insulating layer through hole depends on the thickness of the insulating layer. Specifically, since the size of the insulating layer through hole is substantially the same as the thickness of the insulating layer, the size of the insulating layer through hole can be reduced as the thickness of the insulating layer is reduced. It is. Therefore, in order to reduce the size of the insulating layer conduction hole, it is desirable to make the insulating layer thin.
  • the thickness of the resist layer formed on the insulating layer also affects the size of the insulating layer through hole. Therefore, as described above, in order to form the insulating layer through-hole having a small diameter, it is preferable to use photosensitive polyimide.
  • the center position of the insulating layer through hole may or may not coincide with the center position of the conductive portion metal portion.
  • the number of insulating layer through-holes is appropriately selected according to the application of the multilayer substrate for electronic elements of this embodiment.
  • the arrangement of the insulating layer through hole is not particularly limited as long as the insulating layer through hole is arranged on the opening of the metal layer and is arranged on the metal portion for the conductive portion.
  • the insulating layer through hole may be disposed on the outer peripheral portion of the multilayer substrate for electronic elements.
  • the insulating layer through-hole 12h is disposed on the outer peripheral portion of the multilayer substrate for electronic elements 1 as illustrated in FIG.
  • the back electrode layer conductive portion 7a and the transparent electrode layer conductive portion 7b can be disposed outside the sealing portion 26, and the electronic device multilayer substrate effectively prevents moisture and oxygen from entering the device. Because it can.
  • the insulating layer 2 is formed in a pattern with respect to the metal layer 3, and the metal layer 3 is exposed without the insulating layer 2 on the surface of the metal layer 3.
  • An exposed region 11b may be provided.
  • description here is abbreviate
  • the thickness of the insulating layer is not particularly limited as long as the above-described characteristics can be satisfied. Specifically, it is preferably in the range of 1 ⁇ m to 1000 ⁇ m, more preferably in the range of 1 ⁇ m to 200 ⁇ m. More preferably, it is in the range of 1 ⁇ m to 100 ⁇ m. This is because if the thickness of the insulating layer is too thin, the insulation cannot be maintained, or it is difficult to flatten the irregularities on the surface of the metal layer. In addition, if the insulating layer is too thick, flexibility is reduced, it becomes excessively heavy, drying during film formation becomes difficult, and the amount of material used increases, resulting in an increase in cost. . Furthermore, if the insulating layer is thick, a resin such as polyimide has a lower thermal conductivity than a metal, so that the thermal conductivity is lowered.
  • the metal layer in this embodiment is formed in a pattern on the insulating layer, has an opening on the first conductive portion described later, and is not conductive with the conductive portion. .
  • Examples of the metal material constituting the metal layer include aluminum, copper, copper alloy, phosphor bronze, stainless steel (SUS), gold, gold alloy, nickel, nickel alloy, silver, silver alloy, tin, tin alloy, titanium, Examples of the material include iron, iron alloy, zinc, molybdenum, and invar material, but are not particularly limited. These are appropriately selected and used in accordance with the characteristics described later.
  • the metal material referred to here is a simple substance or an alloy of a metal element, and the definition of the metal element does not include silicon in accordance with the description of Shriver Inorganic Chemistry 3rd Edition (upper) 429p. (All elements other than hydrogen in groups 1 to 12 in the periodic table, group 13 Al, Ga, In, Tl, group 14 Sn, Pb, and group 15 Bi are metal elements.)
  • the metal layer preferably has a linear thermal expansion coefficient in the range of 0 ppm / ° C. to 25 ppm / ° C. from the viewpoint of dimensional stability. This is because if the linear thermal expansion coefficient is too large, the expansion and contraction that occurs when the temperature changes is increased, which adversely affects the dimensional stability.
  • the linear thermal expansion coefficient of the metal layer is preferably close to the linear thermal expansion coefficient of the insulating layer from the viewpoint of dimensional stability.
  • the difference between the linear thermal expansion coefficient of the metal layer and the linear thermal expansion coefficient of the insulating layer is described in the section of the insulating layer, description thereof is omitted here.
  • the linear thermal expansion coefficient of the metal layer is not limited to the insulating layer, but the second metal layer, the third metal layer, the electronic element unit, the adhesion layer, the electrode formed on the insulating layer such as the electrode and the wiring described later. It is desirable to be close to the linear thermal expansion coefficient. This is because if the linear thermal expansion coefficient of the metal layer is different from the linear thermal expansion coefficient of the layer formed on the insulating layer, the dimensional stability is lowered, and warping and cracks are caused.
  • the layer formed on the insulating layer is an oxide of metals such as Zn, In, Ga, Cd, Ti, St, Sn, Te, Mg, W, Mo, Cu, Al, Fe, Sr, Ni, Ir, and Mg.
  • non-metallic oxides such as Si, Ge, B, and nitrides, sulfides, selenides, and mixtures of the above elements (mixed at the atomic level like multi-element ceramics)
  • these inorganic materials include those having a linear thermal expansion coefficient of 10 ppm / ° C. or less, so that the linear thermal expansion coefficient of the metal layer is also smaller. Is desirable.
  • the linear thermal expansion coefficient of the metal layer is more preferably in the range of 0 ppm / ° C. to 18 ppm / ° C., further preferably in the range of 0 ppm / ° C. to 12 ppm / ° C., particularly preferably in the range of 0 ppm / ° C. to 7 ppm / ° C. It is.
  • literature can be referred about the linear thermal expansion coefficient of a metal or an alloy.
  • the linear thermal expansion coefficient of a pure metal is described in Chemical Handbook 4th edition, Basic edition, page I542 and Basic edition, page II17.
  • linear thermal expansion coefficients of some alloys and oxides are described in Materials Science and Engineering, an introduction, WD Callister Jr., John Wiley, 1985.
  • those having an unknown linear thermal expansion coefficient can be obtained in the same manner as the measurement of the linear thermal expansion coefficient of the insulating layer.
  • the method for measuring the linear thermal expansion coefficient is the same as the method for measuring the linear thermal expansion coefficient of the insulating layer except that the metal layer is cut into a width of 5 mm and a length of 20 mm to obtain an evaluation sample.
  • the layer formed over the insulating layer is an oxide layer containing the oxide as described above, and an oxidation process is performed when an electronic device is manufactured using the multilayer substrate for electronic devices of this embodiment.
  • the metal layer preferably has oxidation resistance. This is because when the multilayer substrate for electronic elements of this embodiment is used for a TFT element, a high temperature treatment is usually performed at the time of producing the TFT element.
  • the metal layer preferably has oxidation resistance because annealing is performed at a high temperature in the presence of oxygen.
  • the metal material constituting the metal layer Is preferably an Fe (iron) -based alloy, and SUS is particularly preferable.
  • SUS is excellent in oxidation resistance and heat resistance, and has a smaller coefficient of linear thermal expansion than copper and has excellent dimensional stability.
  • SUS304 has an advantage of higher oxidation resistance and corrosion resistance than SUS430, and SUS430 has an advantage that the linear thermal expansion coefficient is smaller than SUS304.
  • the linear thermal expansion coefficient of the metal layer and the TFT element considering the linear thermal expansion coefficient of the metal layer and the TFT element, from the viewpoint of the linear thermal expansion coefficient, the linear thermal expansion coefficient is lower than that of SUS430.
  • titanium and invar are preferred.
  • the form of the metal layer is not particularly limited, and may be, for example, a foil shape or a plate shape.
  • a metal foil it may be a rolled foil or an electrolytic foil, and is appropriately selected according to the type of metal material.
  • a metal foil made of an alloy is produced by rolling.
  • the thickness of the metal layer is not particularly limited as long as it can satisfy the above-mentioned characteristics, but specifically, it is preferably in the range of 1 ⁇ m to 1000 ⁇ m, more preferably in the range of 1 ⁇ m to 200 ⁇ m. More preferably, it is in the range of 1 ⁇ m to 100 ⁇ m. If the thickness of the metal layer is too thin, the gas barrier property against oxygen or water vapor may be reduced, or the strength of the multilayer substrate for electronic elements may be reduced. On the other hand, if the thickness of the metal layer is too thick, the flexibility may be reduced, the weight may be increased, or the cost may be increased.
  • the surface roughness Ra of the metal layer is larger than the surface roughness Ra of the insulating layer, and is, for example, about 50 nm to 200 nm.
  • the method for measuring the surface roughness is the same as the method for measuring the surface roughness of the insulating layer.
  • the metal layer is formed in a pattern and has an opening on the first conduction portion.
  • the shape of the opening portion of the metal layer is not particularly limited as long as a conductive portion metal portion described later can be disposed in the opening portion of the metal layer.
  • the planar shape of the opening of the metal layer may be any shape such as a circular shape, an elliptical shape, a polygonal shape, or a rectangular shape.
  • the size of the opening portion of the metal layer is not particularly limited as long as the conductive portion metal portion can be disposed in the opening portion of the metal layer and the insulating layer through hole can be disposed on the opening portion of the metal layer. .
  • the number of openings in the metal layer is appropriately selected according to the application of the multilayer substrate for electronic elements of this embodiment.
  • the arrangement of the opening of the metal layer is not particularly limited as long as the conductive part metal part can be arranged in the opening of the metal layer.
  • the opening part of a metal layer may be arrange
  • the end portion of the metal layer pattern is preferably insulated with a coating layer, and the portion other than the metal portion for the conductive portion in the opening of the metal layer is more preferably filled with the coating layer. This is because the metal layer and the conductive portion can be insulated. Especially, it is preferable that parts other than the metal part for conduction
  • the area of the region where the metal layer is formed is not particularly limited as long as the barrier property required for the multilayer substrate for electronic elements can be secured, but the area of the entire multilayer substrate for electronic elements is 100. %,
  • the area of the entire region where the metal layer is formed is preferably 80% or more, more preferably 90% or more, and further preferably 95% or more. This is because if the area of the entire region where the metal layer is formed is smaller than the above range, a desired barrier property may not be obtained.
  • the area where the metal layer is formed is small, the strength of the multilayer substrate for electronic elements may be reduced, depending on the thickness of the insulating layer and the second insulating layer.
  • region in which the metal layer is formed is less than 100%.
  • the metal layer may have a metal layer exposed region where the insulating layer or the second insulating layer does not exist on at least one surface of the metal layer and the metal layer is exposed.
  • the insulating layer 2 is formed except for the outer edge portion of the metal layer 3, and the multilayer substrate for electronic elements is formed.
  • the metal layer exposed region 11b is provided on the outer edge portion of the metal layer 3 on the surface on which one element is disposed, the metal layer 3 and the transparent sealing substrate 25 of the electronic device multilayer substrate 1 are directly connected to each other. It becomes possible to make it adhere
  • region is provided in the surface where the element of the multilayer substrate for electronic devices is arrange
  • the second insulating layer 4 is formed in a pattern with respect to the metal layer 3 when the electronic device multilayer substrate 1 of this embodiment is used for the organic EL device 21. In the case where the metal layer exposed region 11a is provided on the surface opposite to the surface on which the elements of the electronic element multilayer substrate 1 are arranged, the heat dissipation of the electronic element multilayer substrate can be improved.
  • the shape, size, arrangement, number, and the like of the metal layer exposed region are not particularly limited, and are appropriately selected depending on the purpose of providing the metal layer exposed region as described above.
  • a method for forming the metal layer a general method can be used, which is appropriately selected according to the type of metal material, the thickness of the metal layer, and the like. For example, a method of obtaining a single metal layer or a method of obtaining a laminate of a metal layer and an insulating layer by vapor-depositing a metal material on the insulating layer may be used. Among these, a method for obtaining a metal layer alone is preferable from the viewpoint of gas barrier properties.
  • electrical_connection part in this embodiment is filled with the said insulating layer through-hole, and comprises a part of conduction
  • the material of the first conduction part is not particularly limited as long as it can fill the insulating layer through-hole, and a metal is usually used.
  • the metal include aluminum (Al), gold (Au), silver (Ag), cobalt (Co), nickel (Ni), platinum (Pt), copper (Cu), tin (Sn), and zinc (Zn). , Chromium (Cr), iron (Fe), and alloys of these metals.
  • electrical_connection part may be formed from one type of material, and may be formed using two or more types of materials. Moreover, when forming the 1st conduction
  • the first conductive portion has a low electrical resistivity.
  • the electrical resistivity at room temperature is desirably 1 ⁇ 10 ⁇ 4 ⁇ cm or less, more desirably 5 ⁇ 10 ⁇ 5 ⁇ cm or less, and desirably 1 ⁇ 10 ⁇ 5 ⁇ cm or less. It is even more desirable.
  • the mode of the first conductive portion is not particularly limited as long as it is formed in the thickness direction of the multilayer substrate for electronic elements, that is, the thickness direction of the insulating layer. Especially, it is preferable that the 1st conduction
  • the shape of the first conductive portion is appropriately determined according to the shape of the insulating layer through hole, and can be appropriately determined according to the use of the multilayer substrate for electronic elements of the present embodiment.
  • a shape of the plane of the 1st conduction part it can be set as arbitrary shapes, such as circular shape, elliptical shape, polygonal shape, and a rectangular shape, for example.
  • the shape of the first conductive portion may be the same or different on the front and back of the insulating layer.
  • the size of the first conducting portion is appropriately determined according to the size of the insulating layer through hole.
  • the diameter of the first conduction part can be the same as the diameter of the insulating layer through hole.
  • the plane area of the first conductive portion is preferably approximately the same as the area defined by the diameter of the first conductive portion. .
  • the arrangement of the first conductive portion is not particularly limited as long as the first conductive portion is filled in the insulating layer through hole.
  • electrical_connection part may be arrange
  • the number of first conductive portions is appropriately selected according to the use of the multilayer substrate for electronic elements of this embodiment. Further, when a plurality of first conductive portions are arranged, the arrangement is appropriately selected according to the use of the electronic device multilayer substrate of the present embodiment, and is regularly arranged as shown in FIG. 1B, for example. May be.
  • Conductive part metal part The conductive part metal part in this embodiment is formed in the opening of the metal layer, is disposed on the first conductive part, and is made of the same material as the metal layer. , Constituting a part of the conduction part.
  • the conductive portion metal portion is not particularly limited as long as it is made of the same material as the metal layer, but is preferably formed simultaneously with the patterning of the metal layer. By etching the metal layer, the metal layer can be processed and the metal part for the conductive part can be formed at the same time, and the electroplating can be performed using the metal layer before patterning as the power supply layer. Because it becomes possible to do.
  • the shape of the metal part for the conductive part may be any shape as long as the metal part for the conductive part can be disposed in the opening of the metal layer, and may be appropriately determined according to the use of the multilayer substrate for an electronic device of the present embodiment. It is possible and is not particularly limited.
  • electrical_connection parts it can be set as arbitrary shapes, such as circular shape, elliptical shape, polygonal shape, a rectangular shape, for example.
  • electrical_connection parts may be the same on the front and back, and may differ.
  • the size of the conductive portion metal portion is supported by the conductive portion metal portion disposed in the opening of the metal layer, and the conductive portion metal portion is supported by the insulating layer and the first conductive portion filled in the insulating layer through hole.
  • the conductive portion metal portion is not particularly limited as long as it is disposed on the first conductive portion, and the conductive portion metal portion may be smaller or larger than the first conductive portion.
  • electrical_connection parts is suitably selected according to the use of the multilayer substrate for electronic devices of this embodiment.
  • the arrangement of the conductive portion metal portion is not particularly limited as long as the conductive portion metal portion is disposed in the opening of the metal layer. Similarly to the insulating layer through-hole, the conductive portion metal portion may be disposed on the outer peripheral portion of the electronic device multilayer substrate.
  • a method for forming the metal part for the conductive part can be the same as the patterning method for the metal layer.
  • Second Insulating Layer it is preferable that a second insulating layer is formed on the metal layer.
  • the metal layer and the conductive portion can be insulated, and the electrodes and wiring are connected to the conductive portion on the second insulating layer. It is because it can form.
  • the 2nd insulating layer in this embodiment is formed on a metal layer, and has a 2nd insulating layer through-hole arrange
  • the characteristics, material, thickness, formation method, and the like of the second insulating layer are the same as those of the above insulating layer, and thus description thereof is omitted here.
  • the second insulating layer may be filled in a portion other than the conductive portion metal portion in the opening of the metal layer. That is, the end of the pattern of the metal layer may be insulated by the second insulating layer. This is because the metal layer and the conductive portion can be insulated.
  • the second insulating layer has a second insulating layer through-hole disposed on the conductive part metal part.
  • the shape, center position, size, number, arrangement, formation method, and the like of the second insulating layer through-hole are the same as those of the insulating layer through-hole, and a description thereof is omitted here.
  • the shape of the second insulating layer through hole may be the same as or different from the shape of the insulating layer through hole.
  • the center position of the second insulating layer through hole may or may not coincide with the center position of the insulating layer through hole.
  • the second insulating layer is formed in a pattern with respect to the metal layer, and the second insulating layer does not exist on the surface of the metal layer, and a metal layer exposed region where the metal layer is exposed is provided. It may be done.
  • the second conductive layer may be filled with a second conductive portion.
  • the second conductive portion is filled in the second insulating layer through hole, and constitutes a part of the conductive portion. Note that the material, size, arrangement, number, formation method, and the like of the second conductive portion are the same as those of the first conductive portion, and a description thereof is omitted here.
  • the material of the second conducting part may be the same as or different from the material of the first conducting part.
  • Conductive part in this embodiment is formed in the thickness direction of the multilayer substrate for electronic elements, conducts the front and back of the multilayer substrate for electronic elements, and is not conductive with the metal layer. It has a 1st conduction
  • the conduction part is usually connected to the electrode and wiring of the electronic element part.
  • the conduction part is connected to the electrode or the wiring means that at least a part of the conduction part is connected to the electrode or the wiring.
  • all the conducting parts may be connected to the electrodes and wirings, or some conducting parts may be connected to the electrodes and wirings.
  • the arrangement of the conductive portion is not particularly limited as long as the conductive portion is formed in the thickness direction of the electronic device multilayer substrate and is electrically connected to the front and back of the electronic device multilayer substrate.
  • electrical_connection part may be arrange
  • the number of conducting parts is appropriately selected according to the use of the multilayer substrate for electronic elements of this embodiment. Further, when a plurality of conductive portions are arranged, the arrangement is appropriately selected according to the use of the multilayer substrate for electronic elements of this embodiment, and is regularly arranged as shown in FIG. 1B, for example. May be.
  • FIGS. 10A and 10B When the multilayer substrate for an electronic device of this embodiment is used for an active matrix electronic device, as illustrated in FIGS. 10A and 10B, the gate line connected to the gate line 32g of the electronic device portion 30 is used. A conduction part 7g and a source line conduction part 7s connected to the source line 32s of the electronic element part 30 can be provided.
  • 10A is a plan view seen from the surface on the insulating layer 2 side of the multilayer substrate for electronic elements
  • FIG. 10B is a plan view seen from the surface on the second insulating layer 4 side of the multilayer substrate for electronic elements.
  • FIG. 10A and FIG. 10B are schematic views showing wirings in a simplified manner. In FIG.
  • the electronic element portion 30 is formed on the insulating layer 2, that is, on the insulating layer 2 side of the multilayer substrate for electronic elements.
  • a driver (control IC) 35 is formed on the second insulating layer 4, that is, on the second insulating layer 4 side of the multilayer substrate for electronic elements, and the gate line conduction portion 7g and the source line conduction are formed.
  • the unit 7 s is connected to the driver (control IC) 35 by the wiring 33.
  • a wiring method of the active matrix electronic element a known method can be employed.
  • FIG. 11 is a plan view seen from the surface on the insulating layer 2 side of the multilayer substrate for electronic elements, and is a schematic diagram simply showing wiring.
  • the electronic element part 30, the x wiring 32x, and the y wiring 32y are formed on the insulating layer 2, that is, on the insulating layer 2 side of the multilayer substrate for electronic elements.
  • FIG. 12 is a plan view seen from the surface on the insulating layer 2 side of the multilayer substrate for electronic elements.
  • the electronic element part 30 is formed on the insulating layer 2, that is, on the insulating layer 2 side of the multilayer substrate for electronic elements.
  • the x wiring connected to the back electrode layer of the electronic element unit 30 on the second insulating layer, that is, on the second insulating layer side of the multilayer substrate for electronic elements, and the transparency of the electronic element unit 30 A y wiring connected to the electrode layer is formed.
  • a publicly known method can be adopted as a wiring method for the passive matrix type electronic element.
  • the multilayer substrate for an electronic device of this embodiment is formed on the surface opposite to the metal layer 3 side of the insulating layer 2 as illustrated in FIG. It is preferable to further include a second metal layer 16 disposed so as to cover 13h and conducting with the first conducting portion 6.
  • a second metal layer 16 disposed so as to cover 13h and conducting with the first conducting portion 6.
  • the material constituting the second metal layer is appropriately selected according to the use of the multilayer substrate for electronic elements of this embodiment.
  • the second metal layer can be a back electrode layer.
  • the material of the second metal layer is not particularly limited as long as it is a conductor.
  • Alkali metal alkaline earth Simple metals such as metals, oxides of these metals, Al alloys such as AlLi, AlCa, and AlMg, Mg alloys such as MgAg, Ni alloys, Cr alloys, alkali metal alloys, alkaline earth metal alloys, etc.
  • Al alloys such as AlLi, AlCa, and AlMg
  • Mg alloys such as MgAg, Ni alloys, Cr alloys, alkali metal alloys, alkaline earth metal alloys, etc.
  • An alloy etc. can be mentioned.
  • These conductors may be used alone, in combination of two or more kinds, or may be laminated using two or more kinds.
  • the second metal layer can be a gate line, a source line, a gate electrode constituting the TFT, a source electrode, and a drain electrode.
  • the second metal layer is preferably made of an inorganic material from the viewpoint of conductivity.
  • the inorganic material constituting the second metal layer is not particularly limited as long as it has desired conductivity, and a conductor generally used for a TFT can be used. Examples of such inorganic materials include Cu, Ta, Ti, Al, Zr, Cr, Nb, Hf, Mo, Au, Ag, Pt, Mo—Ta alloy, W—Mo alloy, ITO, and IZO. be able to.
  • the second metal layer may be formed as long as the second metal layer is formed on the surface opposite to the metal layer side of the insulating layer, even if the second metal layer is formed immediately above the insulating layer.
  • the second metal layer may be formed immediately above the adhesion layer when the adhesion layer described later is formed on the surface of the insulating layer opposite to the metal layer side.
  • a semiconductor layer, a gate insulating film, or the like may be formed between the insulating layer and the second metal layer.
  • the second metal layer is disposed so that the second metal layer covers the opening of the metal layer, and the metal layer, the second metal layer, and the conductive portion are arranged in the thickness direction of the multilayer substrate for electronic elements.
  • the metal part, the first conduction part, and the second conduction part may be arranged so that there is no region where none exists, and the metal part, the first conduction part, and the second conduction part are appropriately selected according to the use of the electronic device multilayer substrate of the present embodiment.
  • a method for forming the second metal layer can be the same as a general method for forming an electrode or wiring in an electronic device.
  • the thickness of the second metal layer is appropriately selected according to the use of the multilayer substrate for electronic elements of the present embodiment, and may be the same as the thickness of a general electrode or wiring in the electronic element. it can.
  • the multilayer substrate for an electronic device is formed on the second insulating layer 4 so as to cover the opening 13h of the metal layer 3 as illustrated in FIG. It is preferable to further include a third metal layer 17 that is electrically connected to the second conductive portion 10.
  • a third metal layer 17 that is electrically connected to the second conductive portion 10.
  • the third metal layer can be an electrode or wiring of the electronic element part, and the material of the third metal layer can be the same as the material of the second metal layer.
  • the third metal layer As the formation position of the third metal layer, it is only necessary that the third metal layer is formed on the second insulating layer. Usually, the third metal layer is formed directly on the second insulating layer.
  • the third metal layer is disposed so that the third metal layer covers the opening of the metal layer, and the metal layer, the third metal layer, and the conductive portion are arranged in the thickness direction of the multilayer substrate for electronic elements.
  • the metal part, the first conduction part, and the second conduction part may be arranged so that there is no region where none exists, and the metal part, the first conduction part, and the second conduction part are appropriately selected according to the use of the electronic device multilayer substrate of the present embodiment.
  • the formation method and thickness of the third metal layer can be the same as the formation method and thickness of the second metal layer.
  • the second metal layer is formed on the surface of the insulating layer opposite to the metal layer side, and the third metal layer is formed on the second insulating layer, that is, both surfaces of the multilayer substrate for electronic elements. It is preferable that a second metal layer and a third metal layer are respectively formed on the first and second metal layers, and the second metal layer and the third metal layer are disposed so as to cover the opening of the metal layer. The second metal layer and the third metal layer are formed on both surfaces of the multilayer substrate for electronic elements, respectively, and the second metal layer and the third metal layer are disposed so as to cover the opening of the metal layer. Oxygen permeation can be effectively prevented.
  • the second metal layer and the third metal layer are formed.
  • Electrode and wiring In this embodiment, the electrode and / or wiring may be formed in the surface on the opposite side to the said metal layer side of the said insulating layer.
  • the material constituting the electrode and the wiring is appropriately selected according to the use of the multilayer substrate for electronic elements of this embodiment, and the material of the second metal layer can be used.
  • the multilayer substrate for an electronic device of the present embodiment is used for an organic EL device, and when the electrode or the wiring is required to be transparent, such as when the electrode or the wiring is disposed on the organic light emitting layer,
  • conductive oxides such as indium tin oxide (ITO), indium zinc oxide (IZO), tin oxide, zinc oxide, indium oxide, and zinc aluminum oxide (AZO), and high conductivity such as polyaniline and polyethylenedioxythiophene.
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • AZO zinc aluminum oxide
  • high conductivity such as polyaniline and polyethylenedioxythiophene.
  • Molecular materials can be used.
  • the electrode and wiring may be formed at any position as long as the electrode or wiring is formed on the surface opposite to the metal layer side of the insulating layer, and the electrode or wiring may be formed immediately above the insulating layer. In the case where an adhesion layer described later is formed on the surface of the layer opposite to the metal layer side, electrodes and wiring may be formed immediately above the adhesion layer.
  • a semiconductor layer, a gate insulating film, or the like may be formed between the insulating layer and the electrode or wiring. In particular, it is preferable that the electrode and the wiring are formed immediately above the insulating layer, or the electrode and the wiring are formed immediately above the adhesion layer.
  • the arrangement of the electrodes and wirings is not particularly limited, and is appropriately selected according to the use of the multilayer substrate for electronic elements of this embodiment.
  • the method for forming the electrode and the wiring can be the same as the general method for forming the electrode and the wiring in the electronic element.
  • the thickness of the electrode and wiring is appropriately selected according to the type of electrode and wiring, and can be the same as the thickness of a general electrode or wiring in an electronic device.
  • Adhesion Layer In this embodiment, as illustrated in FIG. 15, an adhesion layer 9 containing an inorganic compound may be formed on the surface of the insulating layer 2 opposite to the metal layer 3 side.
  • the adhesion layer is a layer provided to increase the adhesion between the electronic element multilayer substrate and the electronic element part.
  • the adhesion layer preferably has smoothness.
  • the surface roughness Ra of the adhesion layer only needs to be smaller than the surface roughness Ra of the metal layer, and is specifically preferably 10 nm or less, and more preferably 5 nm or less. This is because if the surface roughness Ra of the adhesion layer is too large, the electrical performance of the TFT element may be deteriorated when the multilayer substrate for electronic elements of this embodiment is used for a TFT element.
  • the method for measuring the surface roughness is the same as the method for measuring the surface roughness of the insulating layer.
  • the adhesion layer preferably has heat resistance. This is because when the multilayer substrate for electronic devices of this embodiment is used for a TFT device, a high temperature treatment is usually performed when the TFT device is produced.
  • the heat resistance of the adhesion layer the 5% weight reduction temperature of the adhesion layer is preferably 300 ° C. or more.
  • a thermal analyzer (DTG-60 (manufactured by Shimadzu Corporation)
  • atmosphere nitrogen atmosphere
  • temperature range 30 ° C.
  • the adhesion layer usually has an insulating property.
  • the adhesion layer preferably prevents impurity ions contained in the insulating layer from diffusing into the semiconductor layer of the TFT device.
  • the iron (Fe) ion concentration is preferably 0.1 ppm or less, or the sodium (Na) ion concentration is preferably 50 ppb or less.
  • the method of analyzing by an ion chromatography method is used.
  • the inorganic compound constituting the adhesion layer is not particularly limited as long as it satisfies the above-described characteristics.
  • the adhesion layer may be a single layer or a multilayer.
  • the adhesion layer is a multilayer film, a plurality of layers made of the above-described inorganic compound may be laminated, or a layer made of the above-mentioned inorganic compound and a layer made of metal may be laminated.
  • the metal used in this case is not particularly limited as long as an adhesion layer satisfying the above-described characteristics can be obtained, and examples thereof include chromium, titanium, aluminum, and silicon.
  • the outermost layer of the adhesion layer is preferably a silicon oxide film.
  • the silicon oxide film is preferably SiO x (X is in the range of 1.5 to 2.0).
  • the adhesion layer is formed on the insulating layer and is selected from the group consisting of chromium, titanium, aluminum, silicon, silicon nitride, silicon oxynitride, aluminum oxide, aluminum nitride, aluminum oxynitride, chromium oxide and titanium oxide. It is preferable to have a first adhesion layer composed of at least one kind and a second adhesion layer formed on the first adhesion layer and composed of silicon oxide. This is because the adhesion between the insulating layer and the second adhesion layer can be enhanced by the first adhesion layer, and the adhesion between the insulation layer and the electronic element portion can be enhanced by the second adhesion layer. Moreover, it is because the 2nd contact
  • the thickness of the adhesion layer is not particularly limited as long as it can satisfy the above-mentioned characteristics, but specifically, it is preferably in the range of 1 nm to 500 nm.
  • the second adhesion layer is thicker than the first adhesion layer, the first adhesion layer is relatively thin, and the second adhesion layer. Is preferably relatively thick.
  • the thickness of the first adhesion layer is preferably in the range of 0.1 nm to 50 nm, more preferably in the range of 0.5 nm to 20 nm, and still more preferably in the range of 1 nm to 10 nm.
  • the thickness of the second adhesion layer is preferably in the range of 10 nm to 500 nm, more preferably in the range of 50 nm to 300 nm, and still more preferably in the range of 80 nm to 120 nm. This is because if the thickness is too thin, sufficient adhesion may not be obtained, and if the thickness is too thick, cracks may occur in the adhesion layer.
  • the adhesion layer 9 is usually formed in a pattern as illustrated in FIG. Has an opening 19h.
  • the arrangement of the opening of the adhesion layer is not particularly limited as long as the conductive portion is arranged in the opening of the adhesion layer.
  • the opening part of the adhesion layer may be arranged for each conduction part, or the opening part of the adhesion layer may be arranged so that the plurality of conduction parts are arranged in the opening part of the adhesion layer.
  • the shape of the opening of the adhesion layer is not particularly limited as long as the conductive portion can be disposed in the opening of the adhesion layer.
  • the size of the opening portion of the adhesion layer is not particularly limited as long as the conductive portion can be disposed in the opening portion of the adhesion layer.
  • the number of openings in the adhesion layer is appropriately selected according to the application of the multilayer substrate for electronic elements of this embodiment.
  • the adhesion layer is preferably formed in a pattern with respect to the metal layer in the same manner as the insulating layer. This is because if the adhesion layer is formed directly on the metal layer, cracks or the like may occur in the adhesion layer.
  • the method for forming the adhesion layer is not particularly limited as long as it is a method capable of forming a layer made of the above-described inorganic compound or a layer made of the above-mentioned metal.
  • DC direct current
  • RF High frequency
  • magnetron sputtering method plasma CVD (chemical vapor deposition) method, etc.
  • plasma CVD chemical vapor deposition
  • a layer made of the above-described inorganic compound is formed and a layer containing aluminum or silicon is formed, it is preferable to use a reactive sputtering method. This is because a film having excellent adhesion to the insulating layer can be obtained.
  • a photolithography method As a method for patterning the adhesion layer, a photolithography method, a method of directly processing with a laser or the like, or a method of forming the adhesion layer selectively by sputtering or vapor deposition through a metal mask can be used.
  • the adhesion layer may be formed between the insulating layer and the metal layer. This is because the adhesion between the insulating layer and the metal layer can be improved.
  • the adhesion layer can be improved.
  • an adhesion layer can be formed on the insulating layer, and the metal layer can be formed on the adhesion layer.
  • the end of the pattern of the metal layer may be insulated by the covering layer, and the portion other than the metal part for the conductive portion in the opening of the metal layer is filled with the covering layer. It may be.
  • the covering layer is not particularly limited as long as it can cover and insulate the end portion of the pattern of the metal layer, and further can fill a portion other than the metal portion for the conductive portion in the opening of the metal layer.
  • the insulating layer or the second insulating layer may be used, or an insulating film different from the insulating layer and the second insulating layer may be used.
  • the kind of coating layer is suitably selected according to the manufacturing method of the multilayer substrate for electronic devices of this embodiment. Especially, it is preferable that a coating layer is an insulating layer or a 2nd insulating layer.
  • an intermediate layer may be formed between the metal layer, the insulating layer, and the second insulating layer.
  • an intermediate layer made of an oxide film in which a metal constituting the metal layer is oxidized may be formed between the metal layer, the insulating layer, and the second insulating layer.
  • This oxide film is formed by oxidizing the surface of the metal layer.
  • the multilayer substrate for electronic devices of this embodiment is used for electronic devices that need to prevent moisture and oxygen from entering.
  • an organic EL element, electronic paper, a TFT element, an organic thin film solar cell, a solid-state image sensor, etc. are mentioned.
  • the multilayer substrate for an electronic device of this embodiment may be used as a support substrate that supports the device, or may be used as a sealing substrate that seals the device from above.
  • the multilayer substrate for electronic elements of this embodiment is suitably used as a support substrate for supporting organic EL elements, electronic paper, and TFT elements.
  • the multilayer substrate for electronic elements of this embodiment is also suitably used as a sealing substrate for sealing organic EL elements that do not have TFT elements, such as organic EL elements that emit light from the entire surface for indoor lighting applications.
  • TFT elements such as organic EL elements that emit light from the entire surface for indoor lighting applications.
  • the organic EL element, electronic paper, and TFT element are described in the following sections “B. Electronic element”, “C. Organic EL display device”, and “D. Electronic paper”. Omitted.
  • the manufacturing method of the electronic device multilayer substrate of the present embodiment is not particularly limited, and can be manufactured by various manufacturing methods. In addition, since the manufacturing method of the multilayer substrate for electronic devices is described in the section of “E.
  • a multilayer substrate for an electronic device is formed in a pattern on an insulating layer having an insulating layer through hole, a first conductive portion filled in the insulating layer through hole, and the insulating layer.
  • a metal layer having an opening on the first conductive portion; and a conductive layer formed in a thickness direction of the multilayer substrate for electronic elements, conducting between the front and back of the multilayer substrate for electronic elements, and having at least the first conductive portion.
  • an electronic element multilayer substrate 1 includes an insulating layer 2 having an insulating layer through-hole 12h, a first conductive portion 6 filled in the insulating layer through-hole 12h, and an insulating layer.
  • the metal layer 3 is formed on the first conductive portion 6 and has an opening on the first conductive portion 6.
  • electrical_connection part 7 is comprised by the 1st conduction
  • the opening 13h of the metal layer 3 is provided for each first conduction portion 6 (insulating layer through hole 12h).
  • the opening 13 h of the metal layer 3 is provided so that the plurality of first conductive portions 6 (insulating layer through-holes 12 h) are disposed in the opening 13 h of one metal layer 3. It has been.
  • the metal layer 3 and the conductive portion 7 are not conductive. Therefore, it is possible to take out the wiring from the front surface to the back surface through the conductive portion 7.
  • FIG. 16 (a) and 16 (b) are a schematic cross-sectional view and a plan view showing another example of the multilayer substrate for electronic elements of this embodiment, and FIG. 16 (a) is a view taken along line EE of FIG. 16 (b).
  • FIG. 16B is a cross-sectional view of the electronic device, and FIG. 16A and 16B, the electronic device multilayer substrate 1 shown in FIGS. 2A and 2B is formed on the metal layer 3 so as to have a first conduction.
  • the second insulating layer 4 having the second insulating layer through-hole 14h disposed on the portion 6 and the second conductive portion 10 filled in the second insulating layer through-hole 14h are further provided.
  • the conduction part 7 is composed of a first conduction part 6 filled in the insulating layer through hole 12h and a second conduction part 10 filled in the second insulating layer through hole 14h. Further, the end portion 13s of the pattern of the metal layer 3 is insulated by the covering layer (second insulating layer 4 in FIG. 16A), and the portion other than the conductive portion 7 in the opening 13h of the metal layer 3 is covered (The second insulating layer 4 in FIG. 16A) is filled.
  • the first conduction part 6 is disposed on the opening 13 h of the metal layer 3
  • the second conduction part 10 is disposed on the first conduction part 6, and the opening 13 h of the metal layer 3.
  • the metal layer 3 and the conductive portion 7 are not conductive. Therefore, it is possible to take out the wiring from the front surface to the back surface through the conductive portion 7.
  • FIG. 17 is a schematic cross-sectional view showing an example of an organic EL device including the electronic device multilayer substrate of the present embodiment.
  • An organic EL element 21 illustrated in FIG. 17 includes the multilayer substrate 1 for electronic elements illustrated in FIGS. 16 (a) and 16 (b).
  • the organic EL element 21 includes an electronic element multilayer substrate 1, an organic EL element portion 20 formed on the insulating layer 2 of the electronic element multilayer substrate 1, and a transparent sealing substrate disposed on the organic EL element portion 20. 25 and a sealing portion 26 that seals the element by bonding the electronic element multilayer substrate 1 and the transparent sealing substrate 25 to each other.
  • the organic EL element unit 20 includes a back electrode layer 22, an EL layer 23 formed on the back electrode layer 22 and including an organic light emitting layer, and a transparent electrode layer 24 formed on the EL layer 23. .
  • a back electrode layer 22 is connected to the back electrode layer 22
  • the other transparent electrode layer conductive portion 7 b is connected to the transparent electrode layer 24. It is connected.
  • This organic EL element 21 is a top emission type in which light emission L is extracted from the transparent sealing substrate 25 side.
  • FIG. 18 is a schematic cross-sectional view showing another example of an organic EL element including the multilayer substrate for electronic elements according to this embodiment.
  • the electronic element multilayer substrate 1 is different from the electronic element multilayer substrate 1 illustrated in FIGS. 16A and 16B on the metal layer 3 side of the insulating layer 2.
  • a third metal layer 17 which is disposed so as to cover the second conductive portion and is electrically connected to the second conductive portion 10.
  • the second insulating layer 4 is formed in a pattern with respect to the metal layer 3, the second insulating layer 4 does not exist on the surface of the metal layer 3, and the metal layer 3 is An exposed metal layer exposed region 11a is provided.
  • the organic EL element 21 includes a transparent substrate 27, an organic EL element unit 20 formed on the transparent substrate 27, an electronic element multilayer substrate 1 disposed on the organic EL element unit 20, and an organic EL element unit 20. It has the sealing part 26 which adhere
  • the organic EL element unit 20 includes a transparent electrode layer 24, an EL layer 23 formed on the transparent electrode layer 24 and including an organic light emitting layer, and a back electrode layer 22 formed on the EL layer 23. .
  • a transparent electrode layer 24 is connected to the transparent electrode layer 24
  • the other back electrode layer conductive portion 7a is connected to the back electrode layer 22. It is connected.
  • This organic EL element 21 is a bottom emission type in which light emission L is extracted from the transparent substrate 27 side.
  • barrier properties and a narrow frame can be realized at the same time.
  • heat dissipation can be imparted in the same manner as in the first embodiment.
  • the metal layer exposed region 11a is provided as illustrated in FIG. 18, the heat dissipation of the multilayer substrate for electronic elements can be enhanced.
  • the metal is disposed in the thickness direction of the multilayer substrate for electronic elements. It is possible to eliminate a region where none of the layer, the conductive portion, the second metal layer, and the third metal layer is present, and it is possible to effectively prevent the transmission of moisture and oxygen.
  • the electronic device multilayer substrate of this embodiment is used as a sealing substrate for sealing the device from above, the second metal layer and the third metal layer are disposed so as to cover the opening of the metal layer. It is preferable.
  • electrical_connection part which consists only of a 1st conduction
  • electrical_connection part can be made small.
  • the first conductive portion and the second conductive portion can be formed by electrolytic plating using the metal layer as a power feeding layer, and there is an advantage that the plating suitability is high.
  • the other structure of the multilayer substrate for electronic devices of this embodiment will be described.
  • Conductive part in this embodiment is formed in the thickness direction of the multilayer substrate for electronic elements, conducts the front and back of the multilayer substrate for electronic elements, and is not conductive with the metal layer. It has 1 conduction
  • the manufacturing method of the electronic device multilayer substrate of the present embodiment is not particularly limited, and can be manufactured by various manufacturing methods.
  • FIG. 19 is a process diagram showing an example of a method for manufacturing an electronic device multilayer substrate according to this embodiment.
  • a three-layer material in which the metal layer 3, the insulating layer 2, and the metal film 55 are sequentially laminated is prepared (FIG. 19A, a laminated body preparing step).
  • a dry film resist is laminated on the metal layer 3, and the metal layer 3 is patterned by photolithography to form an opening 13h (FIG. 19B, metal layer patterning step).
  • the 2nd insulating layer 4 is formed on the metal layer 3 using a photosensitive polyimide or a photosensitive polyimide precursor (FIG.19 (c), 2nd insulating layer formation process).
  • the second insulating layer 4 is patterned by a photolithography method to form a second insulating layer through hole 14h (FIG. 19D, second insulating layer through hole forming step).
  • the insulating layer 2 is patterned by wet etching to form the insulating layer through hole 12h (FIG. 19E, insulating layer through hole forming step).
  • a second insulating layer 4 is formed using a polyimide precursor, a dry film resist is laminated on the second insulating layer 4, and the second insulating layer 4 is patterned by a photolithography method to form a second insulating layer.
  • the insulating layer through hole 12h may be formed by patterning the insulating layer 2 by wet etching using the pattern of the second insulating layer 4 as a mask. In these cases, the second insulating layer 4 is not wet etched, and the insulating layer 2 can be wet etched. In the above case, the second insulating layer 4 and the insulating layer 2 may be simultaneously patterned by laser processing to form the second insulating layer through hole 14h and the insulating layer through hole 12h.
  • plating is performed using the metal film 55 as a power feeding layer, and the insulating layer through hole 12h and the second insulating layer through hole 14h are filled with the first conductive portion 6 and the second conductive portion 10 to form the conductive portion 7 ( FIG. 19F, a first conducting part forming step and a second conducting part forming step).
  • the first conductive portion 6 and the second conductive portion 10 may be filled into the insulating layer through-hole 12h and the second insulating layer through-hole 14h using a conductive paste.
  • the second metal layer 16 is formed by patterning the metal film 55 (FIG. 19G). In this way, a multilayer substrate for electronic elements can be obtained.
  • FIG. 20 is a process diagram showing another example of the method for manufacturing the multilayer substrate for electronic elements according to this embodiment.
  • a three-layer material in which the metal layer 3, the insulating layer 4, and the metal film 55 are sequentially laminated is prepared (FIG. 20A, a laminated body preparing step).
  • a dry film resist is laminated on the metal layer 3, and the metal layer 3 is patterned by a photolithography method to form an opening 13h (FIG. 20B, metal layer patterning step).
  • a dry film resist is laminated on the insulating layer 2, and the insulating layer 2 is patterned by photolithography to form the insulating layer through hole 12h (FIG. 20C, insulating layer through hole forming step). .
  • the insulating layer 2 may be formed by using photosensitive polyimide or a photosensitive polyimide precursor, and the insulating layer 2 may be patterned by a photolithography method to form the insulating layer through-hole 12h. At this time, the insulating layer 2 may be patterned by laser processing to form the insulating layer through-hole 12h.
  • plating is performed using the metal film 55 as a power feeding layer, the insulating layer through-holes 12h are filled with the first conductive portion 6, and the conductive portion 7 is formed (FIG. 20D, first conductive portion forming step). At this time, the first conductive portion 6 may be filled in the insulating layer through-holes 12h using a conductive paste.
  • the second metal layer 16 is formed by patterning the metal film 55 (FIG. 20E). In this way, a multilayer substrate for electronic elements can be obtained.
  • the electronic device of the present invention can be divided into two modes depending on whether the above-described multilayer substrate for electronic devices is a support substrate or a sealing substrate. Hereinafter, the description will be made separately for each aspect.
  • the electronic element part in this embodiment is not particularly limited as long as it is necessary to prevent moisture and oxygen from entering.
  • An element part, a solid-state image sensor part, etc. are mentioned.
  • an electronic element part is a TFT element part, an organic EL element part, and an electronic paper element part.
  • the case where the electronic element part is a TFT element part, an organic EL element part, and an electronic paper element part will be described separately.
  • the electronic element part in this aspect is a TFT element part
  • the electronic element of this aspect is the above-mentioned multilayer substrate for electronic elements and the multilayer substrate for electronic elements.
  • the electronic device multilayer substrate has been described in the above section “A. Electronic device multilayer substrate”, and the description thereof is omitted here.
  • each configuration of the electronic element when the electronic element part is a TFT element part will be described.
  • TFT element part in this aspect is formed on the insulating layer of the multilayer substrate for electronic elements.
  • the electronic element part has the electrodes and wiring.
  • the electrodes and wirings are not particularly limited as long as they are electrodes and wirings that constitute the TFT element portion, and examples thereof include gate lines, source lines, and gate electrodes, source electrodes, and drain electrodes that constitute TFTs. These are appropriately selected according to the configuration of the TFT element portion and the structure of the TFT.
  • TFT structure examples include a top gate structure (normal stagger type), a bottom gate structure (reverse stagger type), and a coplanar type structure.
  • a top gate structure forward stagger type
  • the bottom gate structure reverse stagger type
  • a top contact structure and a bottom contact structure can be further exemplified.
  • the semiconductor layer constituting the TFT is not particularly limited as long as it can be formed on the multilayer substrate for electronic elements, and for example, silicon, an oxide semiconductor, or an organic semiconductor is used.
  • silicon polysilicon or amorphous silicon can be used.
  • oxide semiconductor include zinc oxide (ZnO), titanium oxide (TiO), magnesium zinc oxide (Mg x Zn 1-x O), cadmium zinc oxide (Cd x Zn 1-x O), and cadmium oxide (CdO).
  • Indium oxide (In 2 O 3 ), gallium oxide (Ga 2 O 3 ), tin oxide (SnO 2 ), magnesium oxide (MgO), tungsten oxide (WO), InGaZnO-based, InGaSnO-based, InGaZnMgO-based, InAlZnO-based InFeZnO, InGaO, ZnGaO, and InZnO can be used.
  • organic semiconductors include ⁇ -electron conjugated aromatic compounds, chain compounds, organic pigments, and organosilicon compounds.
  • pentacene, tetracene, thiophen oligomer derivatives, phenylene derivatives, phthalocyanine compounds, polyacetylene derivatives, polythiophene derivatives, cyanine dyes and the like can be mentioned.
  • the method for forming the semiconductor layer and the thickness thereof can be the same as those in general.
  • the gate electrode, the source line, and the gate electrode, the source electrode, and the drain electrode constituting the TFT are not particularly limited as long as they have desired conductivity, and a conductor generally used for a TFT is used. be able to.
  • Examples of such materials include Ta, Ti, Al, Zr, Cr, Nb, Hf, Mo, Au, Ag, Pt, Mo—Ta alloy, W—Mo alloy, ITO, IZO and other inorganic materials, and And organic materials having conductivity such as PEDOT / PSS.
  • the formation method and thickness of the gate line, the source line, the gate electrode constituting the TFT, the source electrode, and the drain electrode can be the same as a general one.
  • the same gate insulating film as in a general TFT can be used.
  • An insulating organic material can be used.
  • the formation method and thickness of the gate insulating film can be the same as a general one.
  • a protective film may be formed on the TFT.
  • the protective film is provided to protect the TFT.
  • the semiconductor layer can be prevented from being exposed to moisture or the like contained in the air.
  • the protective film By forming the protective film, deterioration of the TFT performance with time can be reduced.
  • silicon oxide or silicon nitride is used as such a protective film.
  • the method for forming the protective film and the thickness thereof can be the same as those in general.
  • the transparent sealing substrate used in this embodiment can be the same as a general transparent sealing substrate in a TFT element.
  • the sealing part may be formed in the outer peripheral part of the TFT element part between the multilayer substrate for electronic elements and the transparent sealing substrate.
  • the element is sealed by the sealing portion, and entry of moisture and oxygen from the outside can be prevented.
  • the sealing portion can be the same as a general sealing portion in a TFT element.
  • the electronic element portion is a TFT element portion
  • the electronic element of this aspect can be used for display devices such as an active matrix driving organic EL display device and electronic paper.
  • an organic EL element and electronic paper may be produced on the transparent sealing substrate of an electronic element, and an organic EL element and electronic paper may be produced on the multilayer substrate for electronic elements of an electronic element.
  • the electronic element of this aspect is the above-mentioned multilayer substrate for electronic elements, and the said multilayer for electronic elements.
  • An electronic element having an electronic element part formed on an insulating layer of a substrate and a transparent sealing substrate disposed on the electronic element part, wherein the electronic element part is formed on the insulating layer
  • An organic EL element unit comprising a back electrode layer, an EL layer formed on the back electrode layer and including at least an organic light emitting layer, and a transparent electrode layer formed on the EL layer, and the laminate for electronic elements
  • the conductive part of the substrate has a transparent electrode layer conductive part connected to the transparent electrode layer and a back electrode layer conductive part connected to the back electrode layer.
  • FIG. 6 is a schematic cross-sectional view showing an example in which the electronic element of this embodiment is an organic EL element, and is an example including the multilayer substrate for electronic elements of the first embodiment.
  • FIG. 17 is a schematic sectional drawing which shows the other example in case the electronic device of this aspect is an organic EL element, and is an example provided with the multilayer substrate for electronic devices of a 2nd embodiment.
  • Each of the organic EL elements 21 illustrated in FIGS. 6 and 17 includes an electronic element multilayer substrate 1, an organic EL element portion 20 formed on the insulating layer 2 of the electronic element multilayer substrate 1, and an organic EL element portion.
  • the organic EL element unit 20 includes a transparent sealing substrate 25 disposed on the substrate 20, and a sealing portion 26 that seals the device by bonding the electronic device multilayer substrate 1 and the transparent sealing substrate 25 together.
  • the organic EL element unit 20 includes a back electrode layer 22, an EL layer 23 formed on the back electrode layer 22 and including an organic light emitting layer, and a transparent electrode layer 24 formed on the EL layer 23. .
  • the two conductive portions 7 a and 7 b of the electronic device multilayer substrate 1 one back electrode layer conductive portion 7 a is connected to the back electrode layer 22, and the other transparent electrode layer conductive portion 7 b is connected to the transparent electrode layer 24. It is connected.
  • the electronic device multilayer substrate 1 is as described above.
  • This organic EL element 21 is a top emission type in which light emission L is extracted from the transparent sealing substrate 25 side.
  • the electronic device multilayer substrate according to this aspect is the above-described electronic device multilayer substrate, and the conductive portion of the electronic device multilayer substrate is connected to the transparent electrode layer. It has a conduction
  • the electronic device multilayer substrate has been described in the above section “A. Electronic device multilayer substrate”, and the description thereof is omitted here.
  • the arrangement of the conductive part for transparent electrode layer and the conductive part for back electrode layer is particularly limited as long as the conductive part for transparent electrode layer is connected to the transparent electrode layer and the conductive part for back electrode layer is connected to the back electrode layer. It is not done.
  • the multilayer substrate for electronic elements is the multilayer substrate for electronic elements of the first embodiment and the second embodiment, for example, as shown in FIGS. 6 and 17, the back electrode layer conducting portion 7a and the transparent electrode layer conducting The portion 7b may be arranged on the outer peripheral portion of the multilayer substrate 1 for electronic elements, that is, in a region where the EL layer 23 is not formed. As shown in FIGS. You may arrange
  • the back electrode layer conductive portion 7a and the transparent electrode layer conductive portion 7b may be arranged outside the sealing portion 26. As shown in FIG. The electrode layer conducting portion 7 a and the transparent electrode layer conducting portion 7 b may be disposed inside the sealing portion 26. Among these, as shown in FIGS. 6 and 17, it is preferable that the back electrode layer conductive portion 7 a and the transparent electrode layer conductive portion 7 b be disposed outside the sealing portion 26. This is because the electronic device multilayer substrate can effectively prevent moisture and oxygen from entering the device.
  • Organic EL element part in this aspect is an EL including a back electrode layer formed on the insulating layer of the multilayer substrate for electronic elements and the back electrode layer, and including at least an organic light emitting layer. And a transparent electrode layer formed on the EL layer.
  • a back electrode layer formed on the insulating layer of the multilayer substrate for electronic elements and the back electrode layer, and including at least an organic light emitting layer.
  • a transparent electrode layer formed on the EL layer.
  • the EL layer in this embodiment is formed between the transparent electrode layer and the back electrode layer, includes an organic light emitting layer, and has one or more organic layers including at least the organic light emitting layer.
  • the EL layer is a layer including at least an organic light-emitting layer
  • the layer configuration is a layer having one or more organic layers.
  • the layer formed in the EL layer other than the organic light emitting layer examples include a hole injection layer, a hole transport layer, an electron injection layer, and an electron transport layer.
  • the hole injection layer and the hole transport layer may be integrated.
  • the electron injection layer and the electron transport layer may be integrated.
  • the layer formed in the EL layer can be re-used by preventing holes or electrons from penetrating like the carrier block layer, and further preventing diffusion of excitons and confining excitons in the light emitting layer. Examples thereof include a layer for increasing the coupling efficiency.
  • the EL layer often has a laminated structure in which various layers are laminated, and there are many types of laminated structures.
  • Each layer constituting the EL layer can be the same as that used for a general organic EL element.
  • the transparent electrode layer in this embodiment is formed on the EL layer.
  • the transparent electrode layer has transparency in order to extract light from the transparent sealing substrate side.
  • the material of the transparent electrode layer is not particularly limited as long as it is a conductor capable of forming a transparent electrode.
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • tin oxide zinc oxide
  • oxide Conductive oxides such as indium and aluminum zinc oxide (AZO) can be used.
  • the formation method and thickness of the transparent electrode layer can be the same as those of an electrode in a general organic EL element.
  • the back electrode layer in this aspect is formed on the insulating layer of the multilayer substrate for electronic devices.
  • the back electrode layer is described in the section of electrode and wiring in “A. Electronic device multilayer substrate” above, and the description thereof is omitted here.
  • the transparent sealing substrate used in this embodiment may be the same as a general transparent sealing substrate in an organic EL element.
  • the sealing part may be formed in the outer peripheral part of the organic EL element part between the multilayer substrate for electronic elements and the transparent sealing substrate. The element is sealed by the sealing portion, and entry of moisture and oxygen from the outside can be prevented.
  • the constituent material of the sealing portion is not particularly limited as long as it has a function of preventing moisture from entering.
  • thermosetting of polyimide resin, silicone resin, epoxy resin, acrylic resin, etc. Mold resin and photo-curing resin.
  • the sealing part may contain a hygroscopic agent. This is because moisture intrusion from the outside can be more effectively prevented by moisture absorption by the moisture absorbent in the sealing portion.
  • the hygroscopic agent is not particularly limited as long as it has at least a function of adsorbing moisture, but among them, it is a compound that chemically adsorbs moisture and maintains a solid state even when moisture is absorbed. Is preferred. Examples of such compounds include metal oxides, metal inorganic acid salts, and organic acid salts. In particular, alkaline earth metal oxides and sulfates are preferred. Examples of the alkaline earth metal oxide include calcium oxide, barium oxide, magnesium oxide, and strontium oxide.
  • sulfate examples include lithium sulfate, sodium sulfate, gallium sulfate, titanium sulfate, and nickel sulfate.
  • hygroscopic organic compounds such as silica gel and polyvinyl alcohol can also be used.
  • calcium oxide, barium oxide, and silica gel are particularly preferable. This is because these hygroscopic agents are highly hygroscopic.
  • the content of the hygroscopic agent is not particularly limited, but is preferably in the range of 5 to 80 parts by mass, more preferably 5 parts per 100 parts by mass of the total amount of the hygroscopic agent and the resin. It is in the range of 60 parts by mass to 60 parts by mass, more preferably in the range of 5 to 50 parts by mass.
  • the thickness and width of the sealing portion are not particularly limited as long as the thickness can prevent moisture from entering from the outside, and is appropriately selected according to the use of the organic EL element.
  • a method for forming the sealing portion a method of applying a resin composition on a multilayer substrate for electronic elements or a transparent sealing substrate can be used.
  • the application method is not particularly limited as long as it can be applied to a predetermined portion, and for example, a gravure printing method, a screen printing method, a tisspencer method, or the like can be used.
  • the electronic element unit is an organic EL element unit
  • the electronic element of this aspect may include an insulating layer, a partition wall, and the like as necessary in addition to the above-described configuration.
  • the electronic element part is an organic EL element part
  • the electronic element of this aspect can be used as a passive matrix driving organic EL display device or an organic EL lighting device.
  • the electronic element part in this aspect is an electronic paper element part
  • the electronic element of this aspect is the above-mentioned multilayer substrate for electronic elements, and the said multilayer for electronic elements.
  • An electronic element having an electronic element part formed on an insulating layer of a substrate and a transparent sealing substrate disposed on the electronic element part, wherein the electronic element part is formed on the insulating layer
  • An electronic paper element portion having a back electrode layer, a display layer formed on the back electrode layer, and a transparent electrode layer formed on the display layer, wherein the conductive portion of the multilayer substrate for electronic elements is The transparent electrode layer conducting portion connected to the transparent electrode layer and the back electrode layer conducting portion connected to the back electrode layer are provided.
  • the electronic device multilayer substrate according to this aspect is the above-described electronic device multilayer substrate, and the conductive portion of the electronic device multilayer substrate is connected to the transparent electrode layer. It has a conduction
  • the electronic device multilayer substrate has been described in the above section “A. Electronic device multilayer substrate”, and the description thereof is omitted here.
  • the arrangement of the transparent electrode layer conductive portion and the back electrode layer conductive portion can be the same as that in the case where the electronic element portion is an organic EL element portion, and thus the description thereof is omitted here.
  • the electronic paper element part in this aspect includes a back electrode layer formed on the insulating layer of the multilayer substrate for electronic elements, a display layer formed on the back electrode layer, and the display layer. A transparent electrode layer formed thereon.
  • a display method of electronic paper known ones can be applied, for example, electrophoresis method, twist ball method, powder movement method (electronic powder fluid method, charged toner type method), liquid crystal display method, thermal method. (Coloring method, light scattering method), electrodeposition method, movable film method, electrochromic method, electrowetting method, magnetophoresis method and the like.
  • the display layer constituting the electronic paper is appropriately selected according to the display method of the electronic paper.
  • the back electrode layer and the transparent electrode layer can be the same as those in the case where the electronic element portion is an organic EL element portion, and thus description thereof is omitted here.
  • the transparent sealing substrate used in this embodiment can be the same as a general transparent sealing substrate in electronic paper.
  • the sealing part may be formed in the outer peripheral part of the electronic paper element part between the multilayer substrate for electronic elements and the transparent sealing substrate.
  • the element is sealed by the sealing portion, moisture and oxygen can be prevented from entering from the outside, and the humidity inside the element can be kept constant.
  • a sealing part since it can be the same as that when the electronic element part is an organic EL element part, description here is abbreviate
  • the electronic element part is an electronic paper element part
  • the electronic element of this aspect can be used as passive matrix-driven electronic paper.
  • the electronic element of this aspect has a transparent substrate, the electronic element part formed on the said transparent substrate, and the above-mentioned multilayer substrate for electronic elements arrange
  • the multilayer substrate for electronic elements is arranged so that the insulating layer side faces the electronic element part.
  • the electronic element part in this aspect is not particularly limited as long as it is necessary to prevent moisture and oxygen from entering, and among them, an organic EL element part is preferable.
  • an electronic element part is an organic EL element part is demonstrated.
  • the electronic element of this aspect includes the transparent substrate, the electronic element part formed on the transparent substrate, and the above-described electronic element part disposed on the electronic element part.
  • An electronic device having a multilayer substrate for an electronic device, wherein the electronic device part is formed on the transparent substrate, and an EL layer including at least an organic light emitting layer formed on the transparent electrode layer And a back electrode layer formed on the EL layer, wherein the conductive part of the multilayer substrate for electronic elements is a conductive part for transparent electrode layer connected to the transparent electrode layer, And a back electrode layer conduction portion connected to the back electrode layer.
  • FIG. 7 is a schematic cross-sectional view showing an example in which the electronic element of this embodiment is an organic EL element, and is an example including the electronic device multilayer substrate of the first embodiment.
  • FIG. 18 is a schematic cross-sectional view showing another example of the case where the electronic element of this embodiment is an organic EL element, and is an example including the multilayer substrate for electronic elements of the second embodiment.
  • Each of the organic EL elements 21 illustrated in FIGS. 7 and 18 includes a transparent substrate 27, an organic EL element portion 20 formed on the transparent substrate 27, and an electron disposed on the organic EL element portion 20. It has the element multilayer substrate 1, and the sealing part 26 which adhere
  • the organic EL element unit 20 includes a transparent electrode layer 24, an EL layer 23 formed on the transparent electrode layer 24 and including an organic light emitting layer, and a back electrode layer 22 formed on the EL layer 23. .
  • a transparent electrode layer 24 formed on the transparent electrode layer 24 and including an organic light emitting layer
  • a back electrode layer 22 formed on the EL layer 23.
  • the two conductive portions 7 a and 7 b of the electronic device multilayer substrate 1 one back electrode layer conductive portion 7 a is connected to the back electrode layer 22, and the other transparent electrode layer conductive portion 7 b is connected to the transparent electrode layer 24. It is connected.
  • the electronic device multilayer substrate 1 is as described above.
  • This organic EL element 21 is a bottom emission type in which light emission L is extracted from the transparent substrate 27 side.
  • the laminated substrate for an electronic element Since the laminated substrate for an electronic element, the organic EL element part, the sealing part, and other configurations are the same as those in the case where the electronic element part is an organic EL element part in the first aspect, description will be given here. Is omitted.
  • another configuration of the electronic element when the electronic element part is an organic EL element part will be described.
  • the transparent substrate used in this embodiment can be the same as a general transparent substrate in an organic EL element.
  • the electronic element part is an organic EL element part
  • the electronic element of this aspect can be used as an organic EL lighting device.
  • the organic EL display device of the present invention can be divided into two modes depending on whether the above-described multilayer substrate for electronic elements is a support substrate or a sealing substrate. Hereinafter, the description will be made separately for each aspect.
  • An organic EL display device includes the above-described multilayer substrate for electronic elements, a TFT element portion formed on an insulating layer of the multilayer substrate for electronic elements, and the multilayer for electronic elements.
  • a back electrode layer formed on the insulating layer of the substrate and connected to the TFT element portion, an EL layer formed on the back electrode layer and including at least an organic light emitting layer, and a transparent formed on the EL layer It has an organic EL element part which has an electrode layer, and a transparent sealing substrate arrange
  • the wiring can be taken out to the surface opposite to the surface on which the elements of the electronic device multilayer substrate are arranged, and the frame can be narrowed. It becomes possible.
  • the multilayer substrate for electronic devices is excellent in gas barrier properties and has heat dissipation properties, it is possible to maintain good device performance and to suppress performance deterioration due to heat generation of the organic EL device.
  • the electronic device multilayer substrate has been described in the above section “A. Electronic device multilayer substrate”, and the description thereof is omitted here. Further, since the TFT element part, the organic EL element part, and the transparent sealing substrate are described in the above section “B. Electronic element”, description thereof is omitted here.
  • An organic EL display device includes a transparent substrate, a back electrode layer formed on the transparent substrate, an EL layer formed on the back electrode layer and including at least an organic light emitting layer. And an organic EL element part having a transparent electrode layer formed on the EL layer, and the above-described multilayer substrate for electronic elements arranged on the organic EL element part. .
  • the multilayer substrate for electronic elements is arranged so that the insulating layer side faces the organic EL element part.
  • the electronic device multilayer substrate has been described in the above section “A. Electronic device multilayer substrate”, and the description thereof is omitted here. Moreover, since it described in the said “B. electronic device” about the organic EL element part and the transparent substrate, description here is abbreviate
  • the TFT element portion may be formed on the surface opposite to the surface on which the organic EL element portion of the multilayer substrate for electronic elements is disposed.
  • the TFT element portion is the same as that described in the above section “B. Electronic element”, and thus the description thereof is omitted here.
  • the electronic paper of the present invention is formed on the insulating substrate of the electronic element multilayer substrate, the TFT element portion formed on the insulating layer of the electronic element multilayer substrate, and the electronic element multilayer substrate, An electronic paper element portion having a back electrode layer connected to the TFT element portion, a display layer formed on the back electrode layer, and a transparent electrode layer formed on the display layer; and on the electronic paper element portion And a transparent sealing substrate disposed on the substrate.
  • the wiring can be taken out on the surface opposite to the surface on which the elements of the multilayer substrate for electronic elements are arranged, and the frame can be narrowed. It becomes possible. According to the present invention, since the multilayer substrate for electronic devices is excellent in gas barrier properties, the device performance can be maintained well.
  • the electronic device multilayer substrate has been described in the above section “A. Electronic device multilayer substrate”, and the description thereof is omitted here. Further, since the TFT element part, the electronic paper element part, and the transparent sealing substrate are described in the above section “B. Electronic element”, description thereof is omitted here.
  • the manufacturing method of the multilayer substrate for electronic devices prepares the laminated body by which the insulating layer and the metal layer were laminated
  • the manufacturing method of the multilayer substrate for electronic elements of the present invention is a method for manufacturing the multilayer substrate for electronic elements of the first embodiment described in the section “A. Multilayer substrate for electronic elements”.
  • FIGS. 23A to 23E are process diagrams showing an example of a method for manufacturing a multilayer substrate for electronic devices according to the present invention.
  • a single metal layer 53 is prepared (FIG. 23A), and the insulating layer 2 is formed on the metal layer 53 (FIG. 23B, a laminated body preparing step).
  • a dry film resist is laminated on the insulating layer 2, and the insulating layer 2 is patterned by photolithography to form the insulating layer through hole 12h (FIG. 23C, insulating layer through hole forming step).
  • the insulating layer through hole 12h may be formed by forming the insulating layer 2 using photosensitive polyimide or a photosensitive polyimide precursor and patterning the insulating layer 2 by a photolithography method. Next, plating is performed using the metal layer 53 as a power feeding layer, and the first conductive portion 6 is filled in the insulating layer through-holes 12h (FIG. 23 (d), first conductive portion forming step). At this time, the first conductive portion 6 may be filled in the insulating layer through-holes 12h using a conductive paste.
  • a dry film resist is laminated on the metal layer 53, and the metal layer 33 is patterned by a photolithography method to simultaneously form the metal layer 3 having the opening 13h and the metal portion 8 for the conductive portion (see FIG. 23 (e), metal layer patterning step).
  • electrical_connection part 7 which consists of the 1st conduction
  • FIGS. 23 (a) to 23 (e) and FIGS. 24 (a) to 24 (b) are process diagrams showing another example of the method for manufacturing a multilayer substrate for electronic elements of the present invention.
  • FIG. 23 (e) and FIG. 24 (a) are the same figure. Since FIGS. 23A to 23E have been described above, they are omitted. Subsequently, the coating layer 15 is filled in a portion other than the conductive portion metal portion 8 in the opening portion 13h of the metal layer 3 (FIG. 24B).
  • FIG. 25 (a) to 25 (e) are process diagrams showing another example of the method for manufacturing a multilayer substrate for electronic elements of the present invention.
  • FIG. 25 (a) is the same as FIG. 23 (e). Since FIGS. 23A to 23E have been described above, they are omitted.
  • the 2nd insulating layer 4 is formed on the metal layer 3 (FIG.25 (b), 2nd insulating layer formation process).
  • a dry film resist is laminated on the second insulating layer 4, and the second insulating layer 4 is patterned by a photolithography method to form a second insulating layer through-hole 14h (FIG. 25C, second). Insulating layer through-hole forming step).
  • the second insulating layer 4 is formed using photosensitive polyimide or a photosensitive polyimide precursor, and the second insulating layer 4 is patterned by photolithography to form the second insulating layer through-hole 14h. Also good.
  • a metal film 55 is formed on the entire surface of the second insulating layer 4 by electroless plating (FIG. 25D).
  • a dry film resist is laminated on the metal film 55, and the metal film 55 is patterned by a photolithography method, thereby forming the second conductive portion 10 filled in the second insulating layer through-hole 14h (FIG. 25).
  • Second conductive portion forming step Second conductive portion forming step).
  • the second conductive portion may be formed by performing electrolytic plating using the metal film as a power feeding layer.
  • the second conductive portion 10 may be filled in the second insulating layer through-holes 14h using a conductive paste.
  • electrical_connection part 7 which consists of the 1st conduction
  • electrodes and wirings may be simultaneously formed on the second insulating layer 4 when the metal film 55 is patterned.
  • 26 (a) to 26 (g) are process diagrams showing another example of the method for manufacturing a multilayer substrate for electronic elements of the present invention.
  • a three-layer material in which the metal layer 53, the insulating layer 2, and the metal film 55 are sequentially laminated is prepared (FIG. 26A, a layered body preparing step).
  • a dry film resist is laminated on the metal layer 53, and the metal layer 53 is patterned by photolithography to form the metal layer 3 having the opening 13h and the conductive portion metal portion 8 at the same time (FIG. 26).
  • a dry film resist is laminated on the metal film 55, and the metal film 55 is patterned by photolithography (FIG. 26B).
  • the metal layer 53 and the metal film 55 may be patterned on both sides at the same time.
  • the second insulating layer 4 is formed on the metal layer 3 (FIG. 26C, second insulating layer forming step).
  • a dry film resist is laminated on the second insulating layer 4, and the second insulating layer 4 is patterned by a photolithography method to form a second insulating layer through-hole 14h (FIG. 26 (d), 2 insulating layer through-hole forming step).
  • the second insulating layer 4 is formed using photosensitive polyimide or a photosensitive polyimide precursor, and the second insulating layer 4 is patterned by photolithography to form the second insulating layer through-hole 14h. Also good.
  • the insulating layer 2 is etched to form the insulating layer through-hole 12h (FIG. 26E, insulating layer through-hole forming step).
  • the insulating layer 2 using non-photosensitive polyimide can be patterned.
  • the metal film 55 is further patterned to form electrodes / wirings 5 on the insulating layer 2 (FIG. 26F).
  • the first conductive portion 6 and the second conductive portion 10 are filled in the insulating layer through hole 12h and the second insulating layer through hole 14h, respectively, using a conductive paste (FIG.
  • FIG. 27 (a) to 27 (c) are process diagrams showing another example of the method for manufacturing a multilayer substrate for electronic elements of the present invention.
  • FIG. 27 (a) is the same as FIG. 26 (e). Since FIGS. 26A to 26E have been described above, they will be omitted.
  • metal films 56 and 57 are further formed on the entire surfaces of the second insulating layer 4 and the metal film 55 by electroless plating (FIG. 27B). Thereafter, a dry film resist is laminated on the metal films 56 and 57, and the metal films 56 and 57 on both sides are patterned by a photolithography method to form the insulating layer through holes 12h and the second insulating layer through holes 14h.
  • the first conductive portion 6 and the second conductive portion 10 that are filled are formed (FIG. 27C, first conductive portion forming step and second conductive portion forming step).
  • electrolytic plating is performed using these metal films as a power feeding layer, and the first conductive portion 6 and the second conductive film 6
  • the conduction part 10 may be formed.
  • electrical_connection part 7 which consists of the 1st conduction
  • an electrode or a wiring may be formed on the insulating layer 2 or a wiring may be formed on the second insulating layer 4 when the metal films 56 and 57 are patterned. In this way, a multilayer substrate for electronic elements can be obtained.
  • the process can be shortened. That is, by etching the metal layer, it is possible to simultaneously process the metal layer and form the conductive portion metal portion, and it is also possible to perform electroplating using the metal layer before patterning as a power supply layer. Therefore, there is an advantage that the process is simple. Moreover, when forming an insulating layer and a 2nd insulating layer by application
  • the laminated body preparation process in this invention is a process of preparing the laminated body by which the insulating layer and the metal layer were laminated
  • the laminated body may be one in which at least the insulating layer and the metal layer are laminated in order, for example, the insulating layer 2 and the metal layer 53 may be laminated in order as shown in FIG. As shown in FIG. 17A, a three-layer material in which the metal layer 53, the insulating layer 2, and the metal film 55 are sequentially laminated may be used.
  • the insulating layer may be formed on the metal layer, or the metal layer may be formed on the insulating layer.
  • a method for forming the insulating layer for example, a method of applying a coating liquid on the metal layer, a method of bonding the metal layer and the insulating layer film through an adhesive, A method in which a metal layer and an insulating layer film are thermocompression bonded can be used.
  • a method of applying a coating liquid is preferable. This is because an insulating layer having excellent smoothness can be obtained.
  • the insulating layer contains polyimide
  • a method of applying a polyimide solution or a polyimide precursor solution can be used as a method of applying the coating solution.
  • a method of applying a polyimide precursor solution is suitable. This is because polyimide generally has poor solubility in a solvent.
  • polyimide having high solubility in a solvent is inferior in physical properties such as heat resistance, linear thermal expansion coefficient, and hygroscopic expansion coefficient.
  • the coating method is preferably a method capable of obtaining an insulating layer with good smoothness, for example, spin coating, die coating, dip coating, bar coating, gravure printing, screen printing, etc. Can be used.
  • a polyimide solution or a polyimide precursor solution the fluidity of the film can be increased and the smoothness can be improved by heating to a temperature higher than the glass transition temperature of the polyimide or polyimide precursor after application.
  • the insulating layer through-hole forming step described later may be simultaneously performed by forming the insulating layer in a pattern using a printing method such as a gravure printing method or a screen printing method.
  • a metallizing method can be used, for example.
  • a metal layer by the metallization method on the said insulating layer it does not specifically limit about conditions, You may use any method of vapor deposition, a sputter
  • the laminate includes the adhesion layer, first, an adhesion layer made of an inorganic material is formed on the insulating layer by sputtering or the like, and then the metal layer is formed on the adhesion layer by vapor deposition or the like. The method can be used. Further, for example, the metal layer patterning process described later may be performed simultaneously by forming the metal layer in a pattern using a method of vapor-depositing the metal material through a mask.
  • the insulating layer may be formed in advance by patterning the metal layer, or the metal layer may be formed by patterning the insulating layer.
  • the metal film in the three-layer material is a layer that can be the second metal layer described in the above-mentioned section “A. Electronic device multilayer substrate”, specifically, a layer that can be an electrode, a wiring, or the like. .
  • the insulating layer through hole forming step in the present invention is a step of forming an insulating layer through hole in the insulating layer, and is a step performed after the laminate preparation step.
  • a printing method, a photolithography method, a direct processing method using a laser or the like can be used.
  • a photolithography method for example, a resist pattern is formed on an insulating layer in a laminate of a metal layer and an insulating layer, the insulating layer is etched along the pattern by a wet etching method or a dry etching method, and then the resist pattern is Method of removing; patterning a metal film in a laminate in which a metal layer, an insulating layer, and a metal film are laminated; etching the insulating layer using the pattern as a mask; and removing the pattern of the metal film; photosensitive polyimide Or the method of forming the pattern of an insulating layer directly on a metal layer using photosensitive resin compositions, such as a photosensitive polyimide precursor, is mentioned.
  • a polyimide precursor solution after forming a polyamic acid, which is a polyimide precursor, on a metal layer, a resist layer is formed on the polyamic acid film, and a resist pattern is formed by a photolithography method. Then, using the pattern as a mask, after removing the polyamic acid film at the pattern opening, a method of removing the resist pattern and imidizing the polyamic acid; simultaneously developing the polyamic acid film at the time of forming the resist pattern; A method of removing the resist pattern and imidizing the polyamic acid can be mentioned. Examples of the printing method include methods using known printing techniques such as gravure printing, flexographic printing, screen printing, and ink jet method.
  • Metal layer patterning step In the metal layer patterning step of the present invention, the metal layer is patterned to form a metal layer having an opening on the insulating layer through hole, and a conductive portion metal disposed on the insulating layer through hole. Is a step performed after the laminate preparation step.
  • a photolithography method As a method for patterning the metal layer, a photolithography method, a method of directly processing with a laser or the like, or a method of forming a metal layer selectively by sputtering or vapor deposition through a metal mask can be used.
  • the photolithography method include a method of laminating a dry film resist on the metal layer in the laminate, forming a resist pattern, etching the metal layer along the pattern, and then removing the resist pattern. .
  • the insulating layer through-hole forming step and the metal layer patterning step are performed in random order.
  • the metal layer patterning step may be performed after the insulating layer through-hole forming step as shown in FIGS. 14A to 14E, and the insulation is performed after the metal layer patterning step as shown in FIGS. 17A to 17G. You may perform a layer through-hole formation process.
  • a first conductive portion forming step for filling the insulating layer through hole with the first conductive portion is performed. Preferably it is done.
  • Examples of the method for forming the first conductive portion include a plating method, a method of applying a conductive paste such as a silver paste, and a method of using solder.
  • the plating method may be an electrolytic plating method or an electroless plating method. Further, an electroless plating method and an electrolytic plating method may be combined. For example, after forming a thin metal film by electroless plating, the thin metal film may be subjected to electrolytic plating. In the case of electrolytic plating, plating may be performed using a metal layer as a power feeding layer, or a metal film may be formed on the insulating layer or the second insulating layer, and plating may be performed using this metal film as a power feeding layer.
  • the method for applying the conductive paste is not particularly limited as long as it can fill the insulating layer through-holes with the conductive paste, and examples thereof include an inkjet method and a dispenser method.
  • Second Insulating Layer Forming Step it is preferable to perform a second insulating layer forming step of forming a second insulating layer on the metal layer after the metal layer patterning forming step.
  • the method for forming the second insulating layer is the same as the method for forming the insulating layer, and a description thereof is omitted here.
  • the second insulating layer has been described in the above section “A. Electronic device multilayer substrate”, and thus the description thereof is omitted here.
  • the second insulating layer forming step may be performed after the metal layer patterning forming step, may be performed before the insulating layer through hole forming step, or may be performed after the insulating layer through hole forming step. Further, the second insulating layer forming step may be performed before the first conducting portion forming step or after the first conducting portion forming step.
  • Second insulating layer through-hole forming step In the present invention, the second insulating layer through-hole is formed in the second insulating layer after the second insulating layer forming step, before or after the insulating layer through-hole forming step. It is preferable to perform the second insulating layer through-hole forming step.
  • the method for forming the second insulating layer through-hole is the same as the method for forming the insulating layer through-hole, and a description thereof is omitted here.
  • the second insulating layer through-hole has been described in the section “A. Electronic device multilayer substrate”, and the description thereof is omitted here.
  • the second insulating layer through-hole forming step may be performed after the second insulating layer forming step, may be performed before the insulating layer through-hole forming step, may be performed after the insulating layer through-hole forming step, You may perform simultaneously with an insulating-layer through-hole formation process. Further, the second insulating layer through-hole forming step may be performed before the first conductive portion forming step or after the first conductive portion forming step.
  • Second conductive portion forming step In the present invention, after the second insulating layer through hole forming step, before or after the first conductive portion forming step, or simultaneously, the second insulating layer through hole is filled with the second conductive portion. It is preferable to perform the 2nd conduction
  • the method for forming the second conductive portion is the same as the method for forming the first conductive portion, and a description thereof will be omitted here. Moreover, since it described in the term of the said "A. laminated substrate for electronic devices" about the 2nd conduction
  • the second conductive portion forming step may be performed after the second insulating layer through hole forming step, may be performed before the insulating layer through hole forming step, or may be performed after the insulating layer through hole forming step.
  • the second conductive portion forming step may be performed before the first conductive portion forming step, may be performed after the first conductive portion forming step, or may be performed simultaneously with the first conductive portion forming step. .
  • the present invention is not limited to the above embodiment.
  • the above-described embodiment is an exemplification, and the present invention has substantially the same configuration as the technical idea described in the claims of the present invention, and any device that exhibits the same function and effect is the present invention. It is included in the technical scope of the invention.
  • Acid dianhydrides include 3,3 ′, 4,4′-biphenyltetracarboxylic dianhydride (BPDA) or pyromellitic dianhydride (PMDA), p-phenylenebistrimellitic acid monoester dianhydride (TAHQ), p-biphenylenebistrimellitic acid monoester dianhydride (BPTME) was used.
  • BPDA 4,4′-biphenyltetracarboxylic dianhydride
  • PMDA pyromellitic dianhydride
  • TAHQ p-phenylenebistrimellitic acid monoester dianhydride
  • BPTME p-biphenylenebistrimellitic acid monoester dianhydride
  • diamines examples include 4,4'-diaminodiphenyl ether (ODA), paraphenylenediamine (PPD), 1,4-Bis (4-aminophenoxy) benzene (4APB), 2,2'-Dimethyl-4,4'-diaminobiphenyl.
  • ODA 4,4'-diaminodiphenyl ether
  • PPD paraphenylenediamine
  • APIB 1,4-Bis (4-aminophenoxy) benzene
  • 2,2'-Dimethyl-4,4'-diaminobiphenyl One or two of (TBHG) and 2,2′-Bis (trifluoromethyl) -4,4′-diaminobiphenyl (TFMB) were used.
  • the film produced by the above method was cut into a width of 5 mm and a length of 20 mm and used as an evaluation sample.
  • the linear thermal expansion coefficient was measured with a thermomechanical analyzer Thermo Plus TMA8310 (manufactured by Rigaku Corporation). The measurement conditions are as follows: the observation length of the evaluation sample is 15 mm, the heating rate is 10 ° C./min, the tensile load is 1 g / 25000 ⁇ m 2 so that the weight per cross-sectional area of the evaluation sample is the same, and the temperature is 100 ° C. to 200 ° C.
  • the average linear thermal expansion coefficient in the range was defined as the linear thermal expansion coefficient (CTE).
  • (B) Humidity expansion coefficient The film produced by the above method was cut into a width of 5 mm and a length of 20 mm and used as an evaluation sample.
  • the humidity expansion coefficient was measured by a humidity variable mechanical analyzer Thermo Plus TMA8310 modified (manufactured by Rigaku Corporation). The temperature is kept constant at 25 ° C. First, the sample is in a stable state in an environment of 15% RH. After maintaining this state for approximately 30 minutes to 2 hours, the humidity at the measurement site is set to 20% RH. Further, this state was maintained for 30 minutes to 2 hours until the sample became stable.
  • the humidity is changed to 50% RH, and the difference between the sample length when it becomes stable and the sample length when it becomes stable at 20% RH is the change in humidity (in this case 50-20). 30), and the value divided by the sample length was defined as the humidity expansion coefficient (CHE).
  • the tensile load was set to 1 g / 25000 ⁇ m 2 so that the weight per cross-sectional area of the evaluation sample was the same.
  • This sample was fixed to the SUS plate surface with only one of the short sides of the sample with Kapton tape, heated in an oven at 100 ° C. for 1 hour, and then in the oven heated to 100 ° C., the short side on the opposite side of the sample
  • the distance from the SUS plate was measured.
  • the samples having a distance of 0 mm or more and 0.5 mm or less were evaluated as “ ⁇ ”, the samples of 0.5 mm or more and 1.0 mm or less as “ ⁇ ”, and the samples of 1.0 mm or more as “ ⁇ ”.
  • this sample is fixed to the surface of the SUS plate with only one of the short sides of the sample with Kapton tape and left in a constant temperature and humidity chamber at 23 ° C.
  • 6-nitroveratryl alcohol After stopping the reaction with 150 mL of 0.2N hydrochloric acid, extraction was performed with chloroform, and the solvent was distilled off under reduced pressure to obtain 7.2 g of 6-nitroveratryl alcohol. Under a nitrogen atmosphere, 5.3 g (25 mmol) of 6-nitroveratryl alcohol was dissolved in 100 mL of dehydrated dimethylacetamide in a 200 mL three-necked flask, and 7.0 mL (50 mmol, 2.0 eq) of triethylamine was added. In an ice bath, 5.5 g (27 mmol, 1.1 eq) of p-nitrophenyl chloroformate was added, and the mixture was stirred at room temperature for 16 hours.
  • reaction solution was poured into 2 L of water, and the resulting precipitate was filtered and purified by silica gel column chromatography to obtain 6.4 g of 4,5-dimethoxy-2-nitrobenzyl-p-nitrophenyl carbonate.
  • 3.6 g (9.5 mmol) of 4,5-dimethoxy-2-nitrobenzyl-p-nitrophenyl carbonate was dissolved in 50 mL of dehydrated dimethylacetamide, and 5 mL (37 mmol) of 2,6-dimethylpiperidine was dissolved.
  • Photobase generator 1 was added to the polyimide precursor solution 1 at 15% by weight of the solid content of the solution to obtain a photosensitive polyimide resin composition 1.
  • Photobase generator 3 was added to the polyimide precursor solution 11 at 15% by weight of the solid content of the solution to obtain a photosensitive polyimide resin composition 3.
  • Photobase generator 1 was added to the polyimide precursor solution 11 at 15% by weight of the solid content of the solution to obtain a photosensitive polyimide resin composition 4.
  • Evaluation of photosensitive resin composition Evaluation of pattern forming ability
  • Each of the photosensitive polyimide resin composition 1 and the photosensitive polyimide resin composition 2 prepared in the preparation examples has a final film thickness of 4 ⁇ m on chrome-plated glass.
  • the film was spin-coated as described above and dried for 15 minutes on a hot plate at 80 ° C. to prepare coating films of the photosensitive polyimide resin composition 1 and the photosensitive polyimide resin composition 2.
  • the coating film of the photosensitive polyimide resin composition 1 is patterned to 2000 mJ / cm 2 and the coating film of the photosensitive polyimide resin composition 2 is 100 mJ / cm. Two exposures were performed. Thereafter, each coating film was heated at 155 ° C. for 10 minutes.
  • the photosensitive polyimide resin compositions 3 to 8 prepared in the preparation examples were each spin-coated on a chrome-plated glass so as to have a final film thickness of 4 ⁇ m, and dried on a hot plate at 100 ° C. for 15 minutes. Coating films of photosensitive polyimide resin compositions 3 to 8 were prepared.
  • the photosensitive polyimide resin composition 3 is 80 mJ / cm 2
  • the photosensitive polyimide resin composition 4 is 1500 mJ / cm 2
  • the photosensitive polyimide resin composition is patterned in a pattern with a high-pressure mercury lamp using a manual exposure machine through a photomask.
  • photosensitive polyimide resin composition 6 was 400 mJ / cm 2
  • photosensitive polyimide resin composition 7 was 200 mJ / cm 2
  • photosensitive polyimide resin composition 8 was 80 mJ / cm 2 exposed. Thereafter, each coating film was heated at 170 ° C. for 10 minutes.
  • the photosensitive polyimide resin compositions 1, 2 and 3 were applied to a heat-resistant film (Upilex S 50S: manufactured by Ube Industries, Ltd.) pasted on glass, After drying on a hot plate at 100 ° C. for 10 minutes, exposure to 2000 mJ / cm 2 in terms of illuminance at a wavelength of 365 nm with a high-pressure mercury lamp, heating on the hot plate at 170 ° C. for 10 minutes, and then peeling off from the heat-resistant film A film having a thickness of 10 ⁇ m was obtained. Thereafter, the film is fixed to a metal frame, and heat-treated in a nitrogen atmosphere at 350 ° C. for 1 hour (temperature increase rate 10 ° C./min, natural cooling), photosensitive polyimide 1 having a thickness of 6 ⁇ m, photosensitive polyimide 2 and photosensitive polyimide 3 films were obtained.
  • a heat-resistant film Upilex S 50S: manufactured by Ube Industries, Ltd.
  • the polyimide precursor solution 11 was spin-coated on glass so that the final film thickness might be 10 micrometers, and it was made to dry for 15 minutes on a 100 degreeC hotplate, and the coating film of the polyimide solution 11 was produced. About each coating film, it heated at 350 degreeC for 1 hour, imidated, and the outgas measurement sample 3 was obtained.
  • the photosensitive polyimide resin composition 9 prepared in Preparation Example 9 was spin-coated on glass so as to have a final film thickness of 10 ⁇ m, and dried on a hot plate at 100 ° C. for 15 minutes. Comparative photosensitive polyimide resin composition 1 A coating film was prepared. 1000 mJ / cm ⁇ 2 > exposure was performed with the high pressure mercury lamp using the manual exposure machine through the photomask. Then, after heating at 185 degreeC for 10 minute (s), it heated at 350 degreeC for 1 hour, imidated, and the outgas measurement sample 4 was obtained.
  • UR-5100FX manufactured by Toray
  • Toray was spin-coated on glass to a final film thickness of 10 ⁇ m and dried on a hot plate at 95 ° C. for 8 minutes to produce a UR-5100FX coating film.
  • 70 mJ / cm 2 exposure was performed with a high-pressure mercury lamp using a manual exposure machine through a photomask.
  • imidization was performed by heating at 140 ° C. for 30 minutes and at 350 ° C. for 1 hour to obtain an outgas measurement sample 5.
  • XP-1530 (manufactured by HD Microsystems) was spin-coated on glass to a final film thickness of 10 ⁇ m, dried on a 70 ° C. hot plate for 2 minutes, and then dried on an 85 ° C. hot plate for 2 minutes. A coating of -1530 was produced. 300 mJ / cm ⁇ 2 > exposure was performed with the high pressure mercury lamp using the manual exposure machine through the photomask. Then, after heating at 105 ° C. for 1 minute, imidization was performed by heating at 200 ° C. for 30 minutes and at 350 ° C. for 1 hour to obtain an outgas measurement sample 6.
  • the sample was scraped from the glass, raised to 100 ° C. at a heating rate of 10 ° C./min in a nitrogen atmosphere, heated at 100 ° C. for 60 minutes, and then 15 minutes or more After cooling in a nitrogen atmosphere, a 5% weight loss temperature was measured based on the weight after cooling when measured at a temperature elevation rate of 10 ° C./min.
  • Table 6 The results are shown in Table 6.
  • both the samples using the photobase generator had a 5% weight loss temperature of 450 ° C. or higher.
  • the outgas measurement sample 1 it had a very low low outgassing property comparable to that of the polyamic acid alone (outgas measurement sample 3) (because the photobase generator has a low 50% weight loss temperature, it is derived from the photosensitive component) Less residue).
  • All the other measurement samples had a 5% weight loss temperature of less than 450 ° C.
  • Example 1 A laminated substrate in which a metal substrate made of SUS, an insulating layer made of polyimide, a seed layer made of Cu, and a conductive layer were laminated in this order was prepared (FIG. 20A). Next, a metal etching resist was made on the SUS surface of the multilayer substrate. Specifically, a dry film resist for metal etching is laminated on both surfaces of the laminated substrate, pattern exposure is performed on the SUS surface side, entire surface exposure is performed on the Cu surface side, development is performed using a sodium carbonate aqueous solution, and the SUS surface is developed. A resist pattern was formed thereon.
  • a ferric chloride aqueous solution was used as an etchant, and the SUS surface was subjected to pattern etching through the resist pattern, and then the resist pattern was peeled off (FIG. 20B).
  • a resist for polyimide wet etching was made on the exposed polyimide surface on the SUS surface side of the multilayer substrate.
  • a dry film resist for polyimide wet etching is laminated on both surfaces of the laminated substrate, pattern exposure is performed on the SUS surface side, entire surface exposure is performed on the Cu surface side, development is performed using a sodium carbonate aqueous solution, and SUS is performed. A resist pattern was formed on the surface.
  • TPE-3000 manufactured by Toray Engineering Co., Ltd.
  • pattern etching is performed on the exposed polyimide surface on the SUS surface side through a resist pattern to form a through hole for forming a conductive portion.
  • the resist pattern was peeled off (FIG. 20C).
  • a dry film resist for metal etching is laminated on both surfaces of the laminated substrate, pattern exposure is performed on the Cu surface side, entire exposure is performed on the SUS surface side, development is performed using an aqueous sodium carbonate solution, and the Cu surface is exposed. A resist pattern was formed thereon. Next, a ferric chloride aqueous solution was used as an etchant, and pattern etching was performed on the Cu surface through the resist pattern so that the electrode made of Cu remained on the polyimide (FIG. 20 (e)). Then, after peeling off the resist pattern, the multilayer substrate for electronic devices was obtained by removing the seed layer by flash etching.
  • Example 2-1-1 Non-photosensitive polyimide precursor patterning
  • the polyimide precursor solution 1 was coated on a 20 ⁇ m thick SUS304-HTA foil (manufactured by Toyo Seiki Co., Ltd.) with a die coater so as to have a film thickness of 10 ⁇ m after curing. It was made to dry partially (FIG. 23 (a)-(b)). Then, on the polyimide precursor film, a resist film is made using a dry film resist, and the polyimide precursor film is developed at the same time as development. Then, the resist pattern is peeled off, and heat treatment is performed at 350 ° C. for 1 hour in a nitrogen atmosphere.
  • Example 2-1-2 patterning after non-photosensitive polyimide imidization
  • the polyimide precursor solution 12 was coated on a 20 ⁇ m thick SUS304-HTA foil (manufactured by Toyo Seiki Co., Ltd.) with a die coater so as to have a film thickness of 10 ⁇ m after curing. Dried. Thereafter, heat treatment was performed at 350 ° C. for 1 hour in a nitrogen atmosphere (temperature increase rate: 10 ° C./min, natural cooling) to obtain a laminate (FIGS. 23A to 23B). A resist pattern was formed on the laminated insulating layer made of polyimide.
  • Example 2-1-3 Photosensitive polyimide patterning
  • the photosensitive polyimide resin composition 3 prepared in Preparation Example 3 was coated on a SUS304-HTA foil (manufactured by Toyo Seiki Co., Ltd.) having a thickness of 20 ⁇ m with a die coater so as to have a film thickness of 10 ⁇ m after curing. It was dried in the atmosphere for 60 minutes (FIGS. 23A to 23B). Then, 500 mJ / cm ⁇ 2 > exposure was performed to the pattern shape with the high pressure mercury lamp using the manual exposure machine through the photomask. Then, it heated at 155 degreeC for 10 minute (s).
  • the coating film was developed with a solution in which a 2.38% by weight aqueous solution of tetramethylammonium hydroxide and isopropanol were mixed at a ratio of 9: 1 and then heat-treated in a nitrogen atmosphere at 350 ° C. for 1 hour (temperature increase rate: 10 ° C./min. , Natural cooling), and a polyimide-stainless steel laminate in which an insulating layer made of polyimide was patterned so that the through-hole portion was removed was obtained (FIG. 23 (c)). Thereafter, an electronic device multilayer substrate 2-1-3 was obtained in the same manner as in Example 2-1-1.
  • Example 2-2-1 Non-photosensitive polyimide precursor patterning
  • the polyimide precursor solution 1 is cured on the SUS surface side of the multilayer substrate for electronic elements 2-1-1 and coated with a die coater so that the film thickness after curing is 10 ⁇ m on SUS. Dried under 60 minutes.
  • a resist film is made using a dry film resist, and the polyimide precursor film is developed at the same time as development.
  • the resist pattern is peeled off, and heat treatment is performed at 350 ° C. for 1 hour in a nitrogen atmosphere.
  • an electronic device multilayer substrate 2-2-1 was obtained in which the insulating layer (second layer) made of polyimide was patterned so that the through-hole portion was removed.
  • Example 2-2-2 (Patterning after non-photosensitive polyimide imidization)
  • the polyimide precursor solution 12 was coated with a die coater so that the film thickness after curing was 10 ⁇ m on SUS, and the atmosphere was kept in an oven at 80 ° C. in the atmosphere. Dried under 60 minutes. Thereafter, heat treatment was performed at 350 ° C. for 1 hour in a nitrogen atmosphere (temperature increase rate: 10 ° C./min, natural cooling) to obtain a laminate.
  • a resist pattern was formed on the insulating layer (second layer) made of polyimide of the laminate.
  • the resist layer After removing the exposed part of the insulating layer (second layer) using the polyimide etching solution TPE-3000 (manufactured by Toray Engineering), the resist layer is peeled off to remove the through-hole part. An electronic device multilayer substrate 2-2-2 having a patterned (second layer) was obtained.
  • Example 2-2-3 (Photosensitive polyimide patterning)
  • the photosensitive polyimide resin composition 3 was coated on the SUS surface side of the multilayer substrate for electronic elements 2-1-2 with a die coater so that the film thickness after curing was 10 ⁇ m on SUS, and then in an oven at 80 ° C. And dried for 60 minutes under air. Then, 500 mJ / cm ⁇ 2 > exposure was performed to the pattern shape with the high pressure mercury lamp using the manual exposure machine through the photomask. Then, it heated at 155 degreeC for 10 minute (s).
  • the coating film was developed with a solution in which a 2.38% by weight aqueous solution of tetramethylammonium hydroxide and isopropanol were mixed at a ratio of 9: 1 and then heat-treated in a nitrogen atmosphere at 350 ° C. for 1 hour (temperature increase rate: 10 ° C./min. , Natural cooling), and a multilayer substrate for electronic device 2-2-3 was obtained in which the insulating layer (second layer) made of polyimide was patterned so that the through-hole portion was removed.
  • a solution in which a 2.38% by weight aqueous solution of tetramethylammonium hydroxide and isopropanol were mixed at a ratio of 9: 1 and then heat-treated in a nitrogen atmosphere at 350 ° C. for 1 hour (temperature increase rate: 10 ° C./min. , Natural cooling), and a multilayer substrate for electronic device 2-2-3 was obtained in which the insulating layer (second layer) made of polyimide was patterned so that
  • Example 3-1 (Non-photosensitive polyimide precursor patterning) A laminated substrate is prepared in which a metal substrate made of SUS (thickness 18 ⁇ m), an insulating layer made of polyimide (first layer) (thickness 10 ⁇ m), a seed layer made of Cu and an electrode layer (thickness 9 ⁇ m) are laminated in this order. (FIG. 26A). A resist for metal etching was made on the SUS surface of the multilayer substrate. Next, a ferric chloride aqueous solution was used as an etching solution, and the SUS surface was subjected to pattern etching through the resist pattern, and then the resist pattern was peeled off.
  • a resist for metal etching was made on the Cu surface of the multilayer substrate.
  • a ferric chloride aqueous solution as an etching solution, pattern etching is performed on the Cu surface through the resist pattern, and then the resist pattern is peeled off, whereby the SUS surface and the Cu surface are both patterned.
  • the polyimide precursor solution 1 was cured and coated on the SUS surface with a die coater so that the film thickness was 10 ⁇ m on SUS, and dried in an atmosphere at 80 ° C. for 60 minutes in the atmosphere (FIG. 26C). ).
  • a resist film is made using a dry film resist, and the polyimide precursor film is developed at the same time as development. Then, the resist pattern is peeled off, and heat treatment is performed at 350 ° C. for 1 hour in a nitrogen atmosphere.
  • the insulating layer (second layer) made of patterned polyimide was formed by natural cooling at 10 ° C./min (FIG. 26D). Subsequently, using the patterned Cu layer as a mask, the insulating layer (first layer) was etched using polyimide etchant TPE-3000 (manufactured by Toray Engineering) (FIG. 26 (e)).
  • Example 3-2 Photosensitive polyimide patterning
  • a laminated body in which both the SUS surface and the Cu surface were patterned was formed (FIG. 26B).
  • the photosensitive polyimide resin composition 2 was coated on the SUS surface with a die coater so that the film thickness after curing was 10 ⁇ m on SUS, and dried in an oven at 80 ° C. for 60 minutes in the atmosphere (FIG. 26 (c). )).
  • 500 mJ / cm ⁇ 2 > exposure was performed to the pattern shape with the high pressure mercury lamp using the manual exposure machine through the photomask. Then, it heated at 155 degreeC for 10 minute (s).
  • Each coating film was developed with a 9: 1 mixed solution of 2.38% by weight of tetramethylammonium hydroxide and isopropanol, and then heat-treated in a nitrogen atmosphere at 350 ° C. for 1 hour (temperature increase rate: 10 ° C. / Min, natural cooling), an insulating layer (second layer) made of patterned polyimide was formed (FIG. 26D). Thereafter, a multilayer substrate 3-2 for electronic elements was obtained in the same manner as in Example 3-1 (FIG. 26 (g)).
  • Example 4-1 A laminated substrate was prepared in which a metal substrate (thickness 18 ⁇ m) made of SUS, an insulating layer (first layer) made of polyimide (thickness 10 ⁇ m), and a conductive layer (thickness 9 ⁇ m) made of Cu were laminated in this order (FIG. 19 (a)).
  • a resist for metal etching was made on the SUS surface of the multilayer substrate.
  • a ferric chloride aqueous solution was used as an etchant, and the SUS surface was subjected to pattern etching through the resist pattern, and then the resist pattern was peeled off (FIG. 19B).
  • the photosensitive polyimide resin composition 3 was coated with a die coater so that the film thickness after curing was 10 ⁇ m on SUS, and dried in an oven at 80 ° C. for 60 minutes in the atmosphere (FIG. 19C). )). Then, 500 mJ / cm ⁇ 2 > exposure was performed to the pattern shape with the high pressure mercury lamp using the manual exposure machine through the photomask. Then, it heated at 155 degreeC for 10 minute (s). The coating film was developed with a solution in which a 2.38% by weight aqueous solution of tetramethylammonium hydroxide and isopropanol were mixed at a ratio of 9: 1 and then heat-treated in a nitrogen atmosphere at 350 ° C.
  • a resist for metal etching was made on the Cu surface of this polyimide-stainless steel laminate.
  • a ferric chloride aqueous solution was used as an etching solution, and the Cu surface was subjected to pattern etching so that an electrode made of Cu remained through the resist pattern, and then the resist pattern was peeled off (FIG. 19G). ).
  • Example 4-2 In the same manner as in Example 4-1, a laminated body with a patterned SUS surface was formed (FIG. 19B). Subsequently, the polyimide precursor solution 1 was coated on the SUS surface side with a die coater so as to have a film thickness of 10 ⁇ m after curing, and was dried in the atmosphere at 80 ° C. for 60 minutes in the oven (FIG. 19C). ). Then, on the polyimide precursor film, a resist film is made using a dry film resist, and the polyimide precursor film is developed at the same time as development. Then, the resist pattern is peeled off, and heat treatment is performed at 350 ° C. for 1 hour in a nitrogen atmosphere.
  • the polyimide-stainless laminate was obtained by patterning the insulating layer (second layer) made of polyimide so that the through-hole portion for forming the conductive portion was removed by natural cooling at 10 ° C./min (see FIG. 19 (d)). Thereafter, an electronic device multilayer substrate 4-2 was obtained in the same manner as in Example 4-1.
  • Example 4-3 In the same manner as in Example 4-1, a laminated body with a patterned SUS surface was formed (FIG. 19B). Subsequently, the polyimide precursor solution 12 was coated on the SUS surface side with a die coater, and was dried in an oven at 80 ° C. in the atmosphere for 60 minutes. Thereafter, heat treatment was performed at 350 ° C. for 1 hour in a nitrogen atmosphere (temperature increase rate: 10 ° C./min, natural cooling) (FIG. 19C).
  • Example 5-1-1 (Non-photosensitive polyimide precursor patterning)
  • the polyimide precursor solution 1 was coated on a 20 ⁇ m thick SUS304-HTA foil (manufactured by Toyo Seiki Co., Ltd.) with a die coater so as to have a film thickness of 10 ⁇ m after curing. It was made to dry partially (FIG. 23 (a)-(b)). Then, on the polyimide precursor film, a resist film is made using a dry film resist, and the polyimide precursor film is developed at the same time as development. Then, the resist pattern is peeled off, and heat treatment is performed at 350 ° C. for 1 hour in a nitrogen atmosphere.
  • a polyimide-stainless steel laminate in which an insulating layer made of polyimide was patterned so that the through-hole portion was removed was obtained (FIG. 23C).
  • Example 5-1-2 (Patterning after non-photosensitive polyimide imidization)
  • the polyimide precursor solution 12 was coated on a 20 ⁇ m thick SUS304-HTA foil (manufactured by Toyo Seiki Co., Ltd.) with a die coater so as to have a film thickness of 10 ⁇ m after curing. Dried. Thereafter, heat treatment was performed at 350 ° C. for 1 hour in a nitrogen atmosphere (temperature increase rate: 10 ° C./min, natural cooling) to obtain a laminate (FIGS. 23A to 23B).
  • a resist pattern was formed on the laminated insulating layer made of polyimide.
  • the polyimide film is patterned so that the exposed polyimide film is removed using polyimide etchant TPE-3000 (manufactured by Toray Engineering Co., Ltd.), and then the resist pattern is removed. -A stainless steel laminate was obtained (Fig. 23 (c)). Thereafter, an electronic device multilayer substrate 5-1-2 was obtained in the same manner as in Example 5-1-1.
  • Example 5-1-3 (Photosensitive polyimide patterning)
  • the photosensitive polyimide resin composition 3 prepared in Preparation Example 3 was coated on a SUS304-HTA foil (manufactured by Toyo Seiki Co., Ltd.) having a thickness of 20 ⁇ m with a die coater so as to have a film thickness of 10 ⁇ m after curing. It was dried in the atmosphere for 60 minutes (FIGS. 23A to 23B). Then, 500 mJ / cm ⁇ 2 > exposure was performed to the pattern shape with the high pressure mercury lamp using the manual exposure machine through the photomask. Then, it heated at 155 degreeC for 10 minute (s).
  • the coating film was developed with a solution in which a 2.38% by weight aqueous solution of tetramethylammonium hydroxide and isopropanol were mixed at a ratio of 9: 1 and then heat-treated in a nitrogen atmosphere at 350 ° C. for 1 hour (temperature increase rate: 10 ° C./min. , Natural cooling), and a polyimide-stainless steel laminate in which an insulating layer made of polyimide was patterned so that the through-hole portion was removed was obtained (FIG. 23 (c)). Thereafter, an electronic device multilayer substrate 5-1-3 was obtained in the same manner as in Example 5-1-1.
  • Example 5-2-1 (Non-photosensitive polyimide precursor patterning)
  • the polyimide precursor solution 1 is cured on the SUS surface side of the multilayer substrate for electronic elements 5-1-1 and coated with a die coater so that the film thickness after curing is 10 ⁇ m on SUS. Dried under 60 minutes. Then, on the polyimide precursor film, a resist film is made using a dry film resist, and the polyimide precursor film is developed at the same time as development. Then, the resist pattern is peeled off, and heat treatment is performed at 350 ° C. for 1 hour in a nitrogen atmosphere. By allowing to cool naturally at 10 ° C./min), an electronic device multilayer substrate 5-2-1 was obtained in which an insulating layer made of polyimide was patterned so that the through-hole portion was removed.
  • Example 5-2-2 (Patterning after non-photosensitive polyimide imidization)
  • the polyimide precursor solution 12 is cured on the SUS surface side of the multilayer substrate for electronic elements 5-1-2 and coated with a die coater so that the film thickness after curing is 10 ⁇ m on SUS. Dried under 60 minutes. Thereafter, heat treatment was performed at 350 ° C. for 1 hour in a nitrogen atmosphere (temperature increase rate: 10 ° C./min, natural cooling) to obtain a laminate.
  • a resist pattern was formed on the insulating layer (second layer) made of polyimide of the laminate.
  • the resist layer After removing the exposed part of the insulating layer (second layer) using the polyimide etching solution TPE-3000 (manufactured by Toray Engineering), the resist layer is peeled off to remove the through-hole part. An electronic device multilayer substrate 5-2-2 having a patterned (second layer) was obtained.
  • Example 5-2-3 (Photosensitive polyimide patterning)
  • the photosensitive polyimide resin composition 3 was coated on the SUS surface side of the multilayer substrate for electronic elements 5-1-2 with a die coater so that the film thickness after curing was 10 ⁇ m on SUS, and then in an oven at 80 ° C. And dried for 60 minutes under air. Then, 500 mJ / cm ⁇ 2 > exposure was performed to the pattern shape with the high pressure mercury lamp using the manual exposure machine through the photomask. Then, it heated at 155 degreeC for 10 minute (s).
  • the coating film was developed with a solution in which a 2.38% by weight aqueous solution of tetramethylammonium hydroxide and isopropanol were mixed at a ratio of 9: 1 and then heat-treated in a nitrogen atmosphere at 350 ° C. for 1 hour (temperature increase rate: 10 ° C./min. , Spontaneous cooling), and a multilayer substrate for electronic device 5-2-3 was obtained in which the insulating layer (second layer) made of polyimide was patterned so that the through-hole portion was removed.
  • a solution in which a 2.38% by weight aqueous solution of tetramethylammonium hydroxide and isopropanol were mixed at a ratio of 9: 1 and then heat-treated in a nitrogen atmosphere at 350 ° C. for 1 hour (temperature increase rate: 10 ° C./min. , Spontaneous cooling), and a multilayer substrate for electronic device 5-2-3 was obtained in which the insulating layer (second layer) made of
  • the exposed part of the SUS surface is masked with a masking tape for plating, and pretreated with S-10X (manufactured by Uemura Kogyo) and A-10X (manufactured by Uemura Kogyo) for 3 minutes each, and then NPR-4 (manufactured by Uemura Kogyo) Was used for 1 minute of electroless plating.
  • S-10X manufactured by Uemura Kogyo
  • A-10X manufactured by Uemura Kogyo
  • NPR-4 manufactured by Uemura Kogyo
  • plating was performed for 25 minutes at room temperature under a current density of 4 A / dm 2 .
  • a resist for metal etching was made on the surface of the Cu electroplating layer formed on the electroless plating layer.
  • the resist pattern was peeled off. After removing the exposed electroless plating layer by soft etching with Nimden Lip C-11, in order to remove the catalyst, a wet blasting device manufactured by Macau Co., Ltd.
  • Example 6-2 In Example 6-1, in place of the catalyst removal step by wet blasting, it was immersed in a Macudizer 9204 (manufactured by Nihon McDamid Corp.) for 1 minute at a liquid temperature of 35 ° C., washed with water, and Macudizer 9275 (Nihon McDamid Corp.) Manufactured at 75 ° C. for 2 minutes, washed with water, immersed at 43 ° C. for Macudizer 9279 (manufactured by Nihon McDamid Co., Ltd.) for 1 minute, washed with water, and dried to remove the catalyst. Except for this, an electronic device multilayer substrate 6-2 was produced in the same manner as in Example 6-1.
  • Example 6-3 The polyimide precursor solution 1 is cured on the SUS surface side of the electronic device multilayer substrate 6-1 and coated with a die coater so that the film thickness after curing is 10 ⁇ m on SUS. And dried for 60 minutes. Then, on the polyimide precursor film, a resist film is made using a dry film resist, and the polyimide precursor film is developed at the same time as development. Then, the resist pattern is peeled off, and heat treatment is performed at 350 ° C. for 1 hour in a nitrogen atmosphere. By allowing it to cool naturally at 10 ° C./min, an electronic device multilayer substrate 6-3 was obtained in which the insulating layer (second layer) made of polyimide was patterned so that the through-hole portion was removed.
  • the insulating layer (second layer) made of polyimide was patterned so that the through-hole portion was removed.
  • Example 6-4 The polyimide precursor solution 1 is cured on the SUS surface side of the electronic device multilayer substrate 6-2 and coated with a die coater so that the film thickness after curing is 10 ⁇ m on SUS. And dried for 60 minutes. Then, on the polyimide precursor film, a resist film is made using a dry film resist, and the polyimide precursor film is developed at the same time as development. Then, the resist pattern is peeled off, and heat treatment is performed at 350 ° C. for 1 hour in a nitrogen atmosphere. By allowing it to cool naturally at 10 ° C./min), an electronic device multilayer substrate 6-4 was obtained in which the insulating layer (second layer) made of polyimide was patterned so that the through-hole portion was removed.
  • the insulating layer (second layer) made of polyimide was patterned so that the through-hole portion was removed.
  • Example 7-1 A laminated substrate was prepared in which a metal substrate (thickness 18 ⁇ m) made of SUS, an insulating layer (first layer) made of polyimide (thickness 10 ⁇ m), and a conductive layer (thickness 9 ⁇ m) made of Cu were laminated in this order (FIG. 19 (a)).
  • a resist for metal etching was made on the SUS surface of the multilayer substrate.
  • a ferric chloride aqueous solution was used as an etchant, and the SUS surface was subjected to pattern etching through the resist pattern, and then the resist pattern was peeled off (FIG. 19B).
  • the photosensitive polyimide resin composition 3 was coated on the SUS surface side with a die coater so as to have a film thickness of 10 ⁇ m after being cured on SUS, and dried in an oven at 80 ° C. in the atmosphere for 60 minutes (FIG. 19 (c)). Then, 500 mJ / cm ⁇ 2 > exposure was performed to the pattern shape with the high pressure mercury lamp using the manual exposure machine through the photomask. Then, it heated at 155 degreeC for 10 minute (s).
  • the coating film was developed with a solution in which a 2.38% by weight aqueous solution of tetramethylammonium hydroxide and isopropanol were mixed at a ratio of 9: 1 and then heat-treated in a nitrogen atmosphere at 350 ° C. for 1 hour (temperature increase rate: 10 ° C./min. , Spontaneous cooling), and a polyimide-stainless steel laminate in which an insulating layer (second layer) made of polyimide was patterned so as to remove the through-hole portion for forming the conductive portion was obtained (FIG. 19D).
  • the insulating layer (first layer) was etched using polyimide etchant TPE-3000 (manufactured by Toray Engineering) (FIG. 19E).
  • an additive CU-BRITE (manufactured by Sugawara Eugleite Co., Ltd.)
  • plating is performed for 120 minutes under the condition of 2 A / dm 2 at room temperature using the Cu surface as a feeding layer.
  • a conduction portion was formed (FIG. 19 (f)).
  • a resist for metal etching was made on the Cu surface of this polyimide-stainless steel laminate.
  • pattern etching is performed on the Cu surface so that an electrode made of Cu remains through the resist pattern, and then the resist pattern is peeled off, thereby removing the resist pattern.
  • a multilayer substrate 7-1 was obtained (FIG. 19G).
  • Example 7-2 In the same manner as in Example 7-1, a laminate having a patterned SUS surface was formed (FIG. 19B). Subsequently, the polyimide precursor solution 1 was coated on the SUS surface side with a die coater so as to have a film thickness of 10 ⁇ m after being cured on SUS, and dried in an oven at 80 ° C. for 60 minutes in the atmosphere (FIG. 19). (C)). Then, on the polyimide precursor film, a resist film is made using a dry film resist, and the polyimide precursor film is developed at the same time as development. Then, the resist pattern is peeled off, and heat treatment is performed at 350 ° C. for 1 hour in a nitrogen atmosphere.
  • the polyimide-stainless laminate was obtained by patterning the insulating layer (second layer) made of polyimide so that the through-hole portion for forming the conductive portion was removed by natural cooling at 10 ° C./min (see FIG. 19 (d)). Thereafter, an electronic device multilayer substrate 7-2 was obtained in the same manner as in Example 8-1.
  • Example 7-3 In the same manner as in Example 7-1, a laminate having a patterned SUS surface was formed (FIG. 19B). Subsequently, the polyimide precursor solution 12 was coated on the SUS surface side with a die coater, and was dried in an oven at 80 ° C. in the atmosphere for 60 minutes. Thereafter, heat treatment was performed at 350 ° C. for 1 hour in a nitrogen atmosphere (temperature increase rate: 10 ° C./min, natural cooling) (FIG. 19C). Next, by irradiating YAG laser from the polyimide surface side and forming the through hole in the two insulating layers, the two insulating layers made of polyimide are patterned so that the through hole portion for forming the conductive portion is removed. A polyimide-stainless steel laminate was obtained (FIG. 19 (e)). Thereafter, an electronic device multilayer substrate 8-3 was obtained in the same manner as in Example 7-1.
  • the surface flatness was evaluated for the following three types.
  • Polyimide (PI) surface formed by coating Examples 2-1-1 to 2-2-3, Examples 3-1 to 3-2, Examples 4-1 to 4-3, Example 5-1 1 to 5-2-3, Examples 7-1 to 7-3)
  • PI surface formed by Cu etching from a laminate of PI-Cu Example 1, Examples 6-1 to 6-4
  • PI surface formed by SUS etching from PI-SUS laminate comparative
  • Example of organic EL display device By the method described in Example 4-1, a conductive part having 150 ⁇ m ⁇ conductive parts having a length of 240 and a horizontal part of 225 ⁇ m is formed on a 150 mm ⁇ 150 mm substrate, and a copper wiring is formed on the back side.
  • a substrate A was prepared.
  • an aluminum film as a first adhesion layer is formed on the polyimide of the substrate A having the conducting part by a DC sputtering method (deposition pressure 0.2 Pa (argon)). , With a power of 1 kW and a film formation time of 10 seconds).
  • a TFT having a bottom gate / bottom contact structure was fabricated in a 120 mm ⁇ 120 mm area at the center of the substrate A having the conductive portion.
  • a resist pattern is formed by a photolithography method, wet etching is performed with a phosphoric acid solution, and the aluminum film is patterned into a predetermined pattern to form a gate electrode and a gate wiring. Formed.
  • the gate wiring was formed so as to connect the conduction portion and the gate electrode.
  • silicon oxide having a thickness of 300 nm was formed as a gate insulating film on the entire surface so as to cover the gate electrode.
  • wet etching was continuously performed with an aqueous hydrogen oxide solution and a phosphoric acid solution, and the titanium film was patterned into a predetermined pattern to form a source electrode, a source wiring, and a drain electrode.
  • the source wiring was formed so as to connect the conduction portion and the source electrode.
  • the source electrode and the drain electrode were formed on the gate insulating film so as to have a pattern apart from a portion other than directly above the central portion of the gate electrode.
  • an InGaZnO amorphous oxide thin film (InGaZnO 4 ) with an In: Ga: Zn ratio of 1: 1: 1 was formed on the entire surface so as to cover the source electrode and the drain electrode so as to have a thickness of 25 nm.
  • amorphous oxide thin film was patterned to form an amorphous oxide thin film having a predetermined pattern.
  • the amorphous oxide thin film thus obtained was formed on the gate insulating film so as to contact the source electrode and the drain electrode on both sides and straddle the source electrode and the drain electrode.
  • 100 nm thick silicon oxide was formed as a protective film by RF magnetron sputtering so as to cover the whole, and then a resist pattern was formed by photolithography, followed by dry etching. After annealing in the atmosphere at 300 ° C. for 1 hour, an EL partition layer was formed using an acrylic positive resist to produce a TFT substrate.
  • an aluminum film as a first adhesion layer was formed on the polyimide layer with a thickness of 5 nm by a DC sputtering method (film formation pressure 0.2 Pa (argon), input power 1 kW, film formation time 10 seconds).
  • the control IC can be arranged on the back surface, and the device has a narrow frame.
  • Examples of organic EL elements By the method described in Example 4-1, as shown in FIGS. 19A to 19F, the 200 ⁇ m ⁇ insulating layer through hole 12h and the second insulating layer through hole are formed in the opening 13h of the 400 ⁇ m ⁇ metal layer.
  • the conductive portion 7 was formed by filling the insulating layer through hole 12h and the second insulating layer through hole 14h with a conductive material.
  • a copper wiring was formed when pattern etching was performed on the Cu surface. As shown in FIG. 19 (g), the copper wiring had a 1000 ⁇ m ⁇ portion (indicated by the second metal layer 16 in the figure) so as to cover the opening 13h of the 400 ⁇ m ⁇ metal layer. .
  • FIGS. 28A and 28B on a 100 mm ⁇ 100 mm substrate, ten 200 ⁇ m ⁇ transparent electrode layer conductive portions 7b for anode connection and ten pieces for cathode connection are provided.
  • FIG. 28A is a plan view seen from the second insulating layer 4 side (front side) of the substrate
  • FIG. 28B is a plan view seen from the insulating layer 2 side (back side) of the substrate.
  • a region E1 indicated by a broken line is a portion in contact with the light emitting portion of the organic EL element.
  • an ITO substrate in which ITO was patterned in a line shape having a width of 52 mm as an anode on a glass substrate was prepared.
  • a positive resist TFRH manufactured by Tokyo Ohka Kogyo Co., Ltd.
  • TFRH Tokyo Ohka Kogyo Co., Ltd.
  • ultraviolet light of 365 nm was irradiated through a photomask so that the light emitting area became 50 mm ⁇ .
  • the resist was developed with an organic alkaline developer NMD3 (manufactured by Tokyo Ohka Kogyo Co., Ltd.) for 30 seconds, and baked at 240 ° C.
  • ⁇ -NPD N, N′-di [(1-naphthyl) -N, N′-diphenyl] -1,1′-biphenyl) -4,4′-diamine
  • MoO MoO
  • ⁇ -NPD was vacuum-deposited to a thickness of 20 nm at a deposition rate of 1.0 ⁇ / sec under a vacuum degree of 10 ⁇ 5 Pa to form a hole transport layer.
  • Alq 3 Tris- (8-hydroxyquinoline) aluminum
  • C545t is used as the green light-emitting dopant
  • Alq 3 and C545t are formed on the hole transport layer
  • the C545t concentration is 3 wt%.
  • a light emitting layer was formed by vacuum deposition to a thickness of 35 nm at a deposition rate of 1 sec / sec under a vacuum degree of 10 ⁇ 5 Pa.
  • Alq 3 was vacuum-deposited to a thickness of 10 nm at a deposition rate of 1.0 ⁇ / sec under a vacuum degree of 10 ⁇ 5 Pa to form an electron transport layer.
  • Alq 3 and LiF were co-evaporated to form a film with a thickness of 15 nm at a deposition rate of 0.1 ⁇ / sec under a vacuum degree of 10 ⁇ 5 Pa, thereby forming an electron injection layer.
  • vacuum deposition was performed at a deposition rate of 5.0 ⁇ / sec and a film thickness of 200 nm under a vacuum degree of 10 ⁇ 5 Pa.
  • region E2 shown with a broken line is a light emission part of an organic EL element.
  • the organic EL element was transported from the vacuum deposition apparatus to a glove box under a nitrogen atmosphere with a water concentration of 0.1 ppm or less. Moreover, the board
  • the surface side of the substrate B having the conduction part and the cathode side of the organic EL element are arranged to face each other, the conduction part for the transparent electrode layer for anode connection of the substrate B having the conduction part and the anode of the organic EL element Are in contact with each other, the conductive portion for the back electrode layer of the substrate B having the conductive portion is in contact with the cathode of the organic EL element, and the light emitting portion of the organic EL element is in contact with the insulating layer of the substrate B having the conductive portion. Then, the substrate B having a conductive portion and the organic EL element were made conductive and then bonded. An epoxy resin was applied from the outside of the outer edge portion and the conductive portion of the substrate B having a conductive portion, and was cured from ultraviolet rays to obtain an organic EL element.

Landscapes

  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

 本発明は、バリア性および狭額縁を同時に実現することが可能であり、さらには放熱性にも優れる電子素子用積層基板を提供することを主目的とする。 本発明は、電子素子に用いられる電子素子用積層基板であって、絶縁層貫通孔を有する絶縁層と、上記絶縁層貫通孔に充填された第1導通部と、上記絶縁層上にパターン状に形成され、上記第1導通部上に開口部を有する金属層と、上記電子素子用積層基板の厚み方向に形成され、上記電子素子用積層基板の表裏を導通し、少なくとも上記第1導通部を有する導通部とを有し、上記導通部が上記金属層と導通していないことを特徴とする電子素子用積層基板を提供することにより、上記目的を達成する。

Description

電子素子用積層基板、電子素子、有機エレクトロルミネッセンス表示装置、電子ペーパー、および電子素子用積層基板の製造方法
 本発明は、有機エレクトロルミネッセンス素子、電子ペーパー、薄膜トランジスタなどの電子素子に用いられる積層基板に関するものである。
 有機エレクトロルミネッセンス素子(以下、エレクトロルミネッセンスをELと称する場合がある。)、電子ペーパー、薄膜トランジスタ素子(以下、薄膜トランジスタをTFTと称する場合がある。)などの電子素子は、水分に対する耐性が弱く、水分により素子特性が低下する。従来、電子素子を支持する基板としては、ガラス基板、ガスバリア性が付与されたプラスチックフィルム、金属基板などのガスバリア性を有する基板が提案されている。また、電子素子を上部から封止する封止基板としても、これらのガスバリア性を有する基板を用いることが提案されている。
 ガラス基板は、平滑性や耐熱性に優れるが、フレキシブル性に欠け、薄型・軽量化に不向きであり、耐衝撃性に劣るという難点がある。
 ガスバリア性が付与されたプラスチックフィルムは、フレキシブル性を有し、軽量であり、耐衝撃性も有するという利点をもつが、耐熱性が十分ではなく、線熱膨張係数が大きいために寸法安定性に劣り、また吸湿性が大きいという難点がある。
 一方、金属基板は、金属の種類や厚みに関しては多種多様なものが入手でき適宜選択可能であり、耐熱性、軽量性、フレキシブル性を満たすことができる。しかしながら、金属基板は、表面平坦性がガラス基板に比べて劣る傾向にあり、導電性を有するので、金属基板上に電子素子を作製するためには絶縁層を設ける必要がある。例えば特許文献1には、表面に絶縁層が形成された金属基板が提案されている。
 近年、アクティブマトリクス駆動の有機EL素子や電子ペーパーなどの表示装置において、素子を上から封止する封止基板としてガスバリア性を有する透明基板を用い、上部から画像を観察する方式が注目されている。このような表示装置では、アクティブ駆動素子であるTFT素子により遮蔽されることがないため、開口率を高くすることが可能となる。上記表示装置において、金属基板は透明性を有さないため透明な封止基板として用いることはできないが、上述の利点を有することから、素子を支持する支持基板として好ましく用いることができる。また、パッシブマトリクス駆動の有機EL素子や電子ペーパーなどの表示装置や、照明用途の有機EL素子においても、上記の方式の場合、素子を支持する支持基板として金属基板を用いることができる。
 また、有機EL素子では大型テレビ、室内照明用途等への開発が盛んに行われており、大型化を目指す上では、有機EL素子の発光時の発熱による素子の劣化および面内の温度ムラによる輝度ムラを抑えることが必要である。金属基板は熱伝導性にも優れていることから、有機EL素子の基板として好適である。
 さらに、例えば照明用途の全面発光の有機EL素子などのように、TFT素子を形成する必要がない場合には、有機EL素子を基板上に形成した後、上部から透明基板により封止して、上部から光を取出す方式だけでなく、有機EL素子を透明基板上に形成した後、上部から封止基板により封止して、下部から光を取出す方式も好適に用いられる。後者の場合、封止基板には透明性は必要とされないが、全面発光の有機EL素子の場合には、アクティブマトリクス駆動やパッシブマトリクス駆動の有機EL素子のような部分発光の有機EL素子の場合よりもさらに多量の熱が発生するため、高い放熱性が要求される。上述のように金属基板は熱伝導性に優れているので、有機EL素子の封止基板としても好適であるといえる。
 最近では、有機EL素子や電子ペーパーにおいて、さらなる軽量、薄型、狭額縁等が要求されている。ディスプレイ用途の有機EL素子や電子ペーパーではこれらの性能の要求が一段と高まっている。
 例えば特許文献2には、非表示領域を小さくする表示装置が提案されている。特許文献2においては、樹脂基板内を貫通するビアホールを形成し、樹脂基板上に形成された電極と、樹脂基板の反対面に形成された配線とを接続し、樹脂基板の反対面に駆動回路を実装することで、大画面化を実現している。
 また特許文献3には、ディスプレイ用の高開口率および高密度の有機半導体素子が提案されている。この有機半導体素子は、貫通孔を有する絶縁性フィルムと、絶縁性フィルム上に形成された有機トランジスタと、絶縁性フィルムの有機トランジスタ側とは反対側の面に形成された表示電極とを有し、表示電極と有機トランジスタとが絶縁性フィルムの貫通孔を通じて通電するように接続されているものであり、このような構成とすることで高開口率および高密度を達成している。
 さらに、有機EL素子や電子ペーパーではないが、液晶ディスプレイに関して、特許文献4には、表示装置の大型化に関する技術が提案されている。特許文献4によれば、継ぎ目に敏感で高精度なタイリング技術が要求される光学素子等の光制御部分は大型化し、多くの部品を実装する必要があって大型化すると複雑となる駆動回路実装部分は比較的小型にユニット化し、光制御パネルの貫通電極の裏面に駆動回路を実装した複数の基板を含む駆動モジュールを実装して、大型化した光制御部分の基板とユニット化した駆動回路実装部部分の基板の両基板を結線することで、光学特性を損なうことなく、歩留まり良く大型表示装置を作製することが可能となる。
 なお、特許文献4に記載の表示装置は、透明電極が形成されたガラス基板と貫通電極が形成されたセラミック基板との間に液晶が挟まれた液晶ディスプレイであり、フレキシブル化、薄型・軽量化を目的としたものではない。
 また、例えば特許文献5,6には、有機EL素子において、狭額縁化が可能な配線方法が提案されている。特許文献5,6においては、基板上に陽極と発光層と陰極とが積層され、陰極上に保護膜が形成され、保護膜上に配線が形成され、保護膜に接続孔が形成され、接続孔が導電体で満たされており、陽極および陰極と保護膜上に形成された配線とが接続孔に満たされた導電体で接続されている。この保護膜としては、SiO2やSiNなどの蒸着膜、気体不透過性フィルム、樹脂コーティング膜、ガラスが用いられる。
特開2006-331694号公報 特開2008-33095号公報 特開2009-244338号公報 特開2001-305999号公報 特開2004-355998号公報 特開2004-362788号公報
 特許文献2に記載の表示装置においては、表示パネル全体をガスバリア性フィルムで被覆しており、支持基板である樹脂基板自体はガスバリア性を有するものではない。そこで、バリア性を有し、狭額縁化が可能な支持基板が望まれている。
 また、バリア性、放熱性および狭額縁のいずれをも満足する封止基板は未だ提案されていない。
 本発明は、上記実情に鑑みてなされたものであり、バリア性および狭額縁を同時に実現することが可能であり、さらには放熱性にも優れる電子素子用積層基板を提供することを主目的とする。
 上記目的を達成するために、本発明は、電子素子に用いられる電子素子用積層基板であって、絶縁層貫通孔を有する絶縁層と、上記絶縁層貫通孔に充填された第1導通部と、上記絶縁層上にパターン状に形成され、上記第1導通部上に開口部を有する金属層と、上記電子素子用積層基板の厚み方向に形成され、上記電子素子用積層基板の表裏を導通し、少なくとも上記第1導通部を有する導通部とを有し、上記導通部が上記金属層と導通していないことを特徴とする電子素子用積層基板を提供する。
 本発明によれば、金属層の開口部が第1導通部上に配置されており、導通部が金属層と導通していないので、表面から裏面に配線を取り出すことができる。したがって、本発明の電子素子用積層基板をTFT素子、有機EL素子、電子ペーパーなどの電子素子に用いた場合には、狭額縁化を図ることができる。特に、本発明の電子素子用積層基板を有機EL素子や電子ペーパーに用いた場合には、発光領域や表示領域を十分に大きくすることができる。また、金属層は一般的にガスバリア性に優れるので、絶縁層と金属層を積層させた基板を用いることにより、樹脂層単独の場合と比較して、水分や酸素の遮断性が高く、本発明の電子素子用積層基板を上記電子素子に用いた場合には、水分や酸素による素子特性の低下を抑制することが可能である。このように本発明によれば、バリア性および狭額縁を両立することが可能である。さらには、金属層は一般的に熱伝導性に優れるので、熱を速やかに伝導もしくは放射することができ、本発明の電子素子用積層基板を有機EL素子に用いた場合には、発光特性を長期間に亘って安定して維持するとともに、発光ムラのない均一な発光を実現し、かつ寿命の短縮や素子破壊を低減することが可能である。
 上記発明においては、上記絶縁層がポリイミドを含有することが好ましい。この場合、上記絶縁層がポリイミドを主成分とすることが好ましい。絶縁性、耐熱性、寸法安定性に優れた絶縁層とすることができるからである。また、ポリイミドを主成分とすることにより、絶縁層の薄膜化が可能となり絶縁層の熱伝導性が向上し、放熱性をさらに高めることができるからである。
 また本発明においては、上記絶縁層の吸湿膨張係数が0ppm/%RH~15ppm/%RHの範囲内であることが好ましい。吸湿膨張係数は吸水性の指標であり、吸湿膨張係数が小さいほど吸水性が小さくなる。したがって、吸湿膨張係数が上記範囲であれば、バリア性を向上させることができ、湿気存在下において高い信頼性を実現することができる。また、絶縁層の吸湿膨張係数が小さいほど、絶縁層の寸法安定性が向上する。金属層の吸湿膨張係数はほとんどゼロに近いので、絶縁層の吸湿膨張係数が大きすぎると、絶縁層および金属層の密着性が低下するおそれがある。
 さらに本発明においては、上記絶縁層の線熱膨張係数が0ppm/℃~30ppm/℃の範囲内であることが好ましい。絶縁層の線熱膨張係数が上記範囲であれば、絶縁層および金属層の線熱膨張係数を近いものとすることができ、電子素子用積層基板の反りを抑制できるとともに絶縁層および金属層の密着性を高めることができるからである。
 また本発明においては、上記絶縁層の線熱膨張係数と上記金属層の線熱膨張係数との差が15ppm/℃以下であることが好ましい。上述したように、絶縁層および金属層の線熱膨張係数が近いほど、電子素子用積層基板の反りを抑制できるとともに絶縁層および金属層の密着性が高くなるからである。
 また本発明においては、上記金属層の線熱膨張係数が0ppm/℃~25ppm/℃の範囲内であることが好ましい。金属層の線熱膨張係数が上記範囲であれば、金属層および電子素子部の電極や配線の線熱膨張係数を近いものとすることができ、電子素子用積層基板の反りを抑制できるとともに、電子素子部の電極や配線に剥離やクラックが生じるのを抑制することができるからである。
 さらに本発明においては、上記金属層のパターンの端部が被覆層で絶縁されていることが好ましい。金属層のパターンの端部が被覆層で絶縁されていることにより、金属層および導通部を絶縁することができるからである。
 さらに本発明においては、バリア性の観点から、上記金属層が形成されている領域全体の面積が、上記電子素子用積層基板全体の面積を100%としたとき、80%以上100%未満であることが好ましい。
 また本発明の電子素子用積層基板が、上記金属層の開口部内に形成され、上記第1導通部上に配置され、上記金属層と同一材料からなる導通部用金属部をさらに有し、上記導通部が上記第1導通部と上記導通部用金属部とを有していてもよい。この場合、第1導通部が金属層の開口部上に配置され、導通部用金属部が金属層の開口部内に金属層に対して独立して形成されているので、金属層および導通部を絶縁することができ、表面から裏面に配線を取り出すことが可能である。また、導通部用金属部が金属層と同一材料からなるので、金属層のパターニングと同時に導通部用金属部を形成することができ、導通部の形成プロセスを短縮できる。
 また上記の場合、本発明の電子素子用積層基板は、上記金属層上に形成され、上記導通部用金属部上に配置された第2絶縁層貫通孔を有する第2絶縁層をさらに有していてもよい。金属層上に第2絶縁層が形成されていることにより、第2絶縁層上に導通部と導通するように電極や配線等を形成することができるからである。
 この場合、本発明の電子素子用積層基板は、上記第2絶縁層貫通孔に充填された第2導通部をさらに有し、上記導通部が上記第1導通部と上記導通部用金属部と上記第2導通部とを有していてもよい。
 また本発明の電子素子用積層基板は、上記金属層上に形成され、上記導通部上に配置された第2絶縁層貫通孔を有する第2絶縁層と、上記第2絶縁層貫通孔に充填された第2導通部とをさらに有し、上記導通部が上記第1導通部と上記第2導通部とを有していてもよい。金属層上に第2絶縁層が形成されていることにより、第2絶縁層上に導通部と導通するように電極や配線等を形成することができるからである。
 本発明においては、上記金属層のパターンの端部が上記絶縁層または上記第2絶縁層で絶縁されていることが好ましい。すなわち、上記被覆層が上記絶縁層または上記第2絶縁層であることが好ましい。電子素子用積層基板の製造工程を簡略化することができるからである。
 また本発明の電子素子用積層基板は、上記第2絶縁層上に形成され、上記金属層の開口部を覆うように配置され、上記第2導通部と導通する第3金属層をさらに有することが好ましい。金属層の開口部を覆うように第3金属層が配置されていることで、水分や酸素の透過を妨げることができるからである。
 さらに本発明の電子素子用積層基板は、上記絶縁層の上記金属層側とは反対側の面に形成され、上記金属層の開口部を覆うように配置され、上記第1導通部と導通する第2金属層をさらに有することが好ましい。金属層の開口部を覆うように第2金属層が配置されていることで、水分や酸素の透過を妨げることができるからである。特に、本発明の電子素子用積層基板の両面において、金属層の開口部を覆うように第2金属層および第3金属層がそれぞれ配置されている場合には、水分や酸素の透過を効果的に妨げることが可能である。
 また本発明においては、上記第2絶縁層がポリイミドを含有することが好ましい。この場合、上記第2絶縁層がポリイミドを主成分とすることが好ましい。絶縁性、耐熱性、寸法安定性に優れた第2絶縁層とすることができるからである。また、ポリイミドを主成分とすることにより、第2絶縁層の薄膜化が可能となり第2絶縁層の熱伝導性が向上し、放熱性をさらに高めることができるからである。
 さらに本発明においては、上記絶縁層の上記金属層側とは反対側の面に、無機化合物を含む密着層が形成されていてもよい。例えば、本発明の電子素子用積層基板をTFT素子に用いた場合には、電子素子用積層基板およびTFT素子の密着性を高め、TFT素子に剥離やクラックが生じるのを防ぐことができる。
 また本発明は、上述の電子素子用積層基板と、上記電子素子用積層基板の絶縁層上に形成された電子素子部と、上記電子素子部上に配置された透明封止基板とを有することを特徴とする電子素子を提供する。
 本発明によれば、上述の電子素子用積層基板を備えるので、電子素子用積層基板の電子素子部が配置される面とは反対側の面に配線を取り出すことができ、狭額縁化が可能である。また、上述の電子素子用積層基板はバリア性に優れるので、素子性能を良好に維持することが可能である。
 上記発明においては、上記電子素子部がTFT素子部であってもよい。
 また上記発明においては、上記電子素子部が、上記絶縁層上に形成された背面電極層と、上記背面電極層上に形成され、少なくとも有機発光層を含むEL層と、上記EL層上に形成された透明電極層とを有する有機EL素子部であり、上記電子素子用積層基板の導通部が、上記透明電極層に接続された透明電極層用導通部と、上記背面電極層に接続された背面電極層用導通部とを有していてもよい。上述の効果に加えて、上述の電子素子用積層基板は放熱性を有するので、有機EL素子の発熱による性能劣化を抑制することが可能となる。
 さらに上記発明においては、上記電子素子部が、上記絶縁層上に形成された背面電極層と、上記背面電極層上に形成された表示層と、上記表示層上に形成された透明電極層とを有する電子ペーパー素子部であり、上記電子素子用積層基板の導通部が、上記透明電極層に接続された透明電極層用導通部と、上記背面電極層に接続された背面電極層用導通部とを有していてもよい。
 また本発明は、上述の電子素子用積層基板と、上記電子素子用積層基板の絶縁層上に形成されたTFT素子部と、上記電子素子用積層基板の絶縁層上に形成され、上記TFT素子部に接続された背面電極層、上記背面電極層上に形成され、少なくとも有機発光層を含むEL層、および、上記EL層上に形成された透明電極層を有する有機EL素子部と、上記有機EL素子部上に配置された透明封止基板とを有することを特徴とする有機EL表示装置を提供する。
 本発明によれば、上述の電子素子用積層基板を備えるので、電子素子用積層基板の素子が配置される面とは反対側の面に配線を取り出すことができ、狭額縁化が可能である。また、上述の電子素子用積層基板はバリア性に優れ、放熱性を有するので、素子性能を良好に維持するとともに、有機EL素子の発熱による性能劣化を抑制することが可能となる。
 さらに本発明は、上述の電子素子用積層基板と、上記電子素子用積層基板の絶縁層上に形成されたTFT素子部と、上記電子素子用積層基板の絶縁層上に形成され、上記TFT素子部に接続された背面電極層、上記背面電極層上に形成された表示層、および、上記表示層上に形成された透明電極層を有する電子ペーパー素子部と、上記電子ペーパー素子部上に配置された透明封止基板とを有することを特徴とする電子ペーパーを提供する。
 本発明によれば、上述の電子素子用積層基板を備えるので、電子素子用積層基板の素子が配置される面とは反対側の面に配線を取り出すことができ、狭額縁化が可能である。また、上述の電子素子用積層基板はバリア性に優れるので、素子性能を良好に維持することが可能となる。
 また本発明は、少なくとも絶縁層および金属層が順に積層された積層体を準備する積層体準備工程と、上記絶縁層に絶縁層貫通孔を形成する絶縁層貫通孔形成工程と、上記金属層をパターニングして、上記絶縁層貫通孔上に開口部を有する金属層と、上記絶縁層貫通孔上に配置された導通部用金属部とを同時に形成する金属層パターニング工程とを有し、上記絶縁層貫通孔形成工程および上記金属層パターニング工程を順不同に行うことを特徴とする電子素子用積層基板の製造方法を提供する。
 本発明によれば、金属層のパターニングと同時に導通部用金属部を形成することができ、導通部の形成プロセスを短縮することが可能となる。
 本発明の電子素子用積層基板の製造方法は、上記絶縁層貫通孔形成工程後であり、上記金属層パターニング工程の前または後に、上記絶縁層貫通孔に第1導通部を充填する第1導通部形成工程をさらに有することが好ましい。
 本発明の電子素子用積層基板の製造方法は、上記金属層パターニング形成工程後に、上記金属層上に第2絶縁層を形成する第2絶縁層形成工程と、上記第2絶縁層に第2絶縁層貫通孔を形成する第2絶縁層貫通孔形成工程とをさらに有することが好ましく、この場合、上記絶縁層貫通孔形成工程の前、後または同時に、上記第2絶縁層貫通孔形成工程が行われる。金属層上に第2絶縁層を形成することにより、第2絶縁層上に導通部と導通するように電極や配線等を形成することができるからである。
 本発明の電子素子用積層基板の製造方法は、上記第2絶縁層貫通孔形成工程後に、上記第2絶縁層貫通孔に第2導通部を充填する第2導通部形成工程をさらに有することが好ましく、この場合、上記第1導通部形成工程の前、後または同時に、上記第2導通部形成工程が行われる。
 本発明においては、バリア性および狭額縁を同時に実現することができるという効果を奏する。
本発明の電子素子用積層基板の一例を示す概略断面図および平面図である。 本発明の電子素子用積層基板の他の例を示す概略断面図および平面図である。 本発明の電子素子用積層基板の他の例を示す概略断面図である。 本発明の電子素子用積層基板の他の例を示す概略断面図である。 本発明の電子素子用積層基板の他の例を示す概略断面図および平面図である。 本発明の電子素子(電子素子部が有機EL素子部である場合)の一例を示す概略断面図である。 本発明の電子素子(電子素子部が有機EL素子部である場合)の他の例を示す概略断面図である。 本発明の電子素子用積層基板の他の例を示す概略断面図である。 本発明の電子素子(電子素子部が有機EL素子部である場合)の他の例を示す概略断面図である。 本発明の電子素子用積層基板の他の例を示す概略平面図である。 本発明の電子素子用積層基板の他の例を示す概略平面図である。 本発明の電子素子用積層基板の他の例を示す概略平面図である。 本発明の電子素子用積層基板の他の例を示す概略断面図である。 本発明の電子素子用積層基板の他の例を示す概略断面図である。 本発明の電子素子用積層基板の他の例を示す概略断面図である。 本発明の電子素子用積層基板の他の例を示す概略断面図および平面図である。 本発明の電子素子(電子素子部が有機EL素子部である場合)の他の例を示す概略断面図である。 本発明の電子素子(電子素子部が有機EL素子部である場合)の他の例を示す概略断面図である。 本発明の電子素子用積層基板の製造方法の他の例を示す工程図である。 本発明の電子素子用積層基板の製造方法の他の例を示す工程図である。 本発明の電子素子(電子素子部が有機EL素子部である場合)の他の例を示す概略断面図である。 本発明の電子素子(電子素子部が有機EL素子部である場合)の他の例を示す概略断面図である。 本発明の電子素子用積層基板の製造方法の一例を示す工程図である。 本発明の電子素子用積層基板の製造方法の他の例を示す工程図である。 本発明の電子素子用積層基板の製造方法の他の例を示す工程図である。 本発明の電子素子用積層基板の製造方法の他の例を示す工程図である。 本発明の電子素子用積層基板の製造方法の他の例を示す工程図である。 本発明の電子素子用積層基板の他の例を示す概略平面図である。
 以下、本発明の電子素子用積層基板、電子素子、有機EL表示装置、電子ペーパー、および電子素子用積層基板の製造方法について詳細に説明する。
 A.電子素子用積層基板
 まず、本発明の電子素子用積層基板について説明する。
 本発明の電子素子用積層基板は、電子素子に用いられる電子素子用積層基板であって、絶縁層貫通孔を有する絶縁層と、上記絶縁層貫通孔に充填された第1導通部と、上記絶縁層上にパターン状に形成され、上記第1導通部上に開口部を有する金属層と、上記電子素子用積層基板の厚み方向に形成され、上記電子素子用積層基板の表裏を導通し、少なくとも上記第1導通部を有する導通部とを有し、上記導通部が上記金属層と導通していないことを特徴とするものである。
 なお、金属層がパターン状に形成されているとは、金属層が電子素子用積層基板の全面に形成されていないことをいい、例えば図1(a)、(b)および図2(a)~(c)に示すように金属層3が開口部13hを有するようにパターン状に形成されている場合をいう。図1(a)は図1(b)のA-A線断面図、図2(a)は図2(b)、(c)のB-B線断面図であり、図1(b)および図2(b)、(c)は、電子素子用積層基板1の金属層3側の面から見た平面図である。
 また、電子素子用積層基板の厚み方向とは、本発明の電子素子用積層基板を電子素子に用いた場合に電子素子部が配置される面に対して垂直な方向をいう。
 電子素子用積層基板の表裏とは、本発明の電子素子用積層基板を電子素子に用いた場合に電子素子部が配置される面と、この面に対して反対側の面とをいう。
 本発明の電子素子用積層基板は、下記の2つの実施態様に分けることができる。
 第1実施態様は、図1(a)、(b)に例示するような、絶縁層貫通孔12hを有する絶縁層2と、上記絶縁層貫通孔12hに充填された第1導通部6と、上記絶縁層2上にパターン状に形成され、上記第1導通部6上に開口部13hを有する金属層3と、上記電子素子用積層基板1の厚み方向に形成され、上記電子素子用積層基板1の表裏を導通し、少なくとも上記第1導通部6を有する導通部7とを有し、上記導通部7が上記金属層3と導通していない電子素子用積層基板1であって、電子素子用積層基板1が、上記金属層3の開口部13h内に形成され、上記第1導通部6上に配置され、上記金属層3と同一材料からなる導通部用金属部8をさらに有し、上記導通部7が上記第1導通部6と上記導通部用金属部8とを有する電子素子用積層基板1である。
 第2実施態様は、図2(a)~(c)に例示するような、絶縁層貫通孔12hを有する絶縁層2と、上記絶縁層貫通孔12hに充填された第1導通部6と、上記絶縁層2上にパターン状に形成され、上記第1導通部6上に開口部13hを有する金属層3と、上記電子素子用積層基板1の厚み方向に形成され、上記電子素子用積層基板1の表裏を導通し、少なくとも上記第1導通部6を有する導通部7とを有し、上記導通部7が上記金属層3と導通していない電子素子用積層基板1である。
 以下、各実施態様に分けて説明する。
 1.第1実施態様
 本実施態様の電子素子用積層基板は、絶縁層貫通孔を有する絶縁層と、上記絶縁層貫通孔に充填された第1導通部と、上記絶縁層上にパターン状に形成され、上記第1導通部上に開口部を有する金属層と、上記電子素子用積層基板の厚み方向に形成され、上記電子素子用積層基板の表裏を導通し、少なくとも上記第1導通部を有する導通部とを有し、上記導通部が上記金属層と導通していない電子素子用積層基板であって、電子素子用積層基板が、上記金属層の開口部内に形成され、上記第1導通部上に配置され、上記金属層と同一材料からなる導通部用金属部をさらに有し、上記導通部が上記第1導通部と上記導通部用金属部とを有することを特徴とするものである。
 本実施態様の電子素子用積層基板について、図面を参照しながら説明する。
 図1(a)、(b)は、本実施態様の電子素子用積層基板の一例を示す概略断面図および平面図であり、図1(a)は図1(b)のA-A線断面図であり、図1(b)は電子素子用積層基板1の金属層3側の面から見た平面図である。
 図1(a)、(b)に例示する電子素子用積層基板1は、絶縁層貫通孔12hを有する絶縁層2と、絶縁層貫通孔12hに充填された第1導通部6と、絶縁層2上にパターン状に形成され、第1導通部6上に開口部を有する金属層3と、金属層3の開口部13h内に形成され、第1導通部6上に配置され、金属層3と同一材料からなる導通部用金属部8とを有している。そして、絶縁層貫通孔12hに充填された第1導通部6と、第1導通部6上に配置された導通部用金属部8とにより導通部7が構成されている。
 この電子素子用積層基板1では、第1導通部6が金属層3の開口部13h上に配置され、導通部用金属部8が金属層3の開口部13h内に金属層3に対して独立して形成されていることから、金属層3と導通部7とが導通していない。したがって、導通部7を介して表面から裏面に配線を取り出すことが可能となる。
 図3は、本実施態様の電子素子用積層基板の他の例を示す概略断面図である。図3に例示する電子素子用積層基板1は、図1(a)、(b)に示す電子素子用積層基板1が、金属層3上に形成され、導通部用金属部8上に配置された第2絶縁層貫通孔を有する第2絶縁層4をさらに有するものである。金属層3のパターンの端部13sは被覆層(図3においては第2絶縁層4)で絶縁され、金属層3の開口部13h内の導通部用金属部8以外の部分が被覆層(図3においては第2絶縁層4)で充填されている。
 この電子素子用積層基板1では、第1導通部6が金属層3の開口部13h上に配置され、導通部用金属部8が金属層3の開口部13h内に金属層3に対して独立して形成され、金属層3の開口部13h内の導通部用金属部8以外の部分が被覆層(図3においては第2絶縁層4)で充填されていることから、金属層3と導通部7とが導通していない。したがって、導通部7を介して表面から裏面に配線を取り出すことが可能となる。
 図4は、本実施態様の電子素子用積層基板の他の例を示す概略断面図である。図4に例示する電子素子用積層基板1は、図1(a)、(b)に示す電子素子用積層基板1において、金属層3のパターンの端部13sが被覆層(図4においては第2絶縁層4)で絶縁され、金属層3の開口部13h内の導通部用金属部8以外の部分が被覆層(図4においては第2絶縁層4)で充填されているものである。
 この電子素子用積層基板1では、第1導通部6が金属層3の開口部13h上に配置され、導通部用金属部8が金属層3の開口部13h内に金属層3に対して独立して形成され、金属層3の開口部13h内の導通部用金属部8以外の部分が被覆層15で充填されていることから、金属層3と導通部7とが導通していない。したがって、導通部7を介して表面から裏面に配線を取り出すことが可能となる。
 図5(a)、(b)は、本実施態様の電子素子用積層基板の他の例を示す概略断面図および平面図であり、図5(a)は図5(b)のD-D線断面図であり、図5(b)は電子素子用積層基板1の第2絶縁層4側の面から見た平面図である。
 図5(a)、(b)に例示する電子素子用積層基板1は、図3に示す電子素子用積層基板1が、第2絶縁層貫通孔14hに充填された第2導通部10をさらに有するものである。導通部7は、絶縁層貫通孔12hに充填された第1導通部6と、金属層3の開口部13h内に形成され、第1導通部6上に配置され、金属層3と同一材料からなる導通部用金属部8と、第2絶縁層貫通孔14hに充填された第2導通部10とにより構成されている。
 この電子素子用積層基板1では、第1導通部6が金属層3の開口部13h上に配置され、導通部用金属部8が金属層3の開口部13h内に金属層3に対して独立して形成され、第2導通部10が導通部用金属部8上に配置され、金属層3の開口部13h内の導通部用金属部8以外の部分が被覆層(図5(a)においては第2絶縁層4)で充填されていることから、金属層3と導通部7とが導通していない。したがって、導通部7を介して表面から裏面に配線を取り出すことが可能となる。
 図6は、本実施態様の電子素子用積層基板を備える有機EL素子の一例を示す概略断面図である。図6に例示する有機EL素子21は、図5(a)、(b)に例示する電子素子用積層基板1を備えるものである。有機EL素子21は、電子素子用積層基板1と、電子素子用積層基板1の絶縁層2上に形成された有機EL素子部20と、有機EL素子部20上に配置された透明封止基板25と、電子素子用積層基板1および透明封止基板25を接着させて素子を封止する封止部26とを有している。有機EL素子部20は、背面電極層22と、背面電極層22上に形成され、有機発光層を含むEL層23と、EL層23上に形成された透明電極層24とを有している。電子素子用積層基板1の2つの導通部7a,7bのうち、一方の背面電極層用導通部7aは背面電極層22に接続され、他方の透明電極層用導通部7bは透明電極層24に接続されている。この有機EL素子21は、透明封止基板25側から発光Lを取り出すトップエミッション型である。
 なお、本実施態様の電子素子用積層基板は、有機EL素子を含め、電子ペーパー、TFT素子などの電子素子に用いることができる。
 図7は、本実施態様の電子素子用積層基板を備える有機EL素子の他の例を示す概略断面図である。図7に例示する有機EL素子21において、電子素子用積層基板1は、図5(a)、(b)に例示する電子素子用積層基板1が、絶縁層2の金属層3側とは反対側の面に形成され、金属層3の開口部を覆うように配置され、第1導通部6と導通する第2金属層16と、第2絶縁層4上に形成され、金属層13の開口部を覆うように配置され、第2導通部10と導通する第3金属層17とをさらに有するものである。また、電子素子用積層基板1において、第2絶縁層4は金属層3に対してパターン状に形成されており、金属層3の面に第2絶縁層4が存在せず、金属層3が露出している金属層露出領域11aが設けられている。有機EL素子21は、透明基板27と、透明基板27上に形成された有機EL素子部20と、有機EL素子部20上に配置された電子素子用積層基板1と、有機EL素子部20が形成された透明基板27および電子素子用積層基板1を接着させて素子を封止する封止部26とを有している。有機EL素子部20は、透明電極層24と、透明電極層24上に形成され、有機発光層を含むEL層23と、EL層23上に形成された背面電極層22とを有している。電子素子用積層基板1の2つの導通部7a,7bのうち、一方の透明電極層用導通部7bは透明電極層24に接続され、他方の背面電極層用導通部7aは背面電極層22に接続されている。この有機EL素子21は、透明基板27側から発光Lを取り出すボトムエミッション型である。
 このように本実施態様の電子素子用積層基板を有機EL素子、電子ペーパー、TFT素子などの電子素子に用いた場合には、電子素子用積層基板の素子が配置される面とは反対側の面に配線を取り出すことが可能である。中でも、本実施態様の電子素子用積層基板を有機EL素子や電子ペーパーに用いる場合には、発光領域や表示領域を十分に大きくすることができる。これにより、狭額縁化を図ることが可能となる。特に多面取りする場合には有利である。さらに、電子素子用積層基板の一方の面にTFT素子を配置し、他方の面に有機EL素子や電子ペーパーを配置することも可能となる。
 また、金属層は一般にガスバリア性に優れており、本実施態様の電子素子用積層基板では金属層と絶縁層が積層されているので、樹脂層単独の場合と比較して、水分や酸素の透過を低減することができる。したがって、本実施態様の電子素子用積層基板を上記電子素子に用いた場合には、水分や酸素による素子の劣化を抑制することが可能である。また、本実施態様の電子素子用積層基板を電子ペーパーに用いた場合には、素子内の湿度を一定に保つことができ、湿度変化による荷電状態の変化を抑制し、良好な表示特性を得ることが可能である。
 一般に金属層はガスバリア性だけでなく熱伝導性にも優れている。したがって本実施態様の電子素子用積層基板においては、水分や酸素の遮断性が高いとともに、熱を速やかに伝導もしくは放射することができる。よって、本実施態様の電子素子用積層基板を有機EL素子に用いた場合には、熱伝導性が高く、発熱による悪影響を抑制することができ、発光ムラのない均一な発光を実現し、かつ寿命の短縮や素子破壊を低減することができる。また、この場合、電子素子用積層基板はガスバリア性に優れるため、電子素子用積層基板側からの水分や酸素の透過を低減することができ、発光特性を長期間に亘って安定して維持することができる。
 また、図7に例示するように金属層露出領域11aが設けられている場合には、電子素子用積層基板の放熱性を高めることができる。したがって、本実施態様の電子素子用積層基板を有機EL素子に用いた場合、有機EL素子の発熱による性能劣化を効果的に抑制することができる。
 さらに、図7に例示するように金属層3の開口部を覆うように第2金属層16および第3金属層17が配置されている場合には、電子素子用積層基板の厚み方向に、金属層、導通部、第2金属層および第3金属層がいずれも存在しない領域をなくすことができ、水分や酸素の透過を効果的に妨げることが可能となる。本実施態様の電子素子用積層基板を素子を上から封止する封止基板として用いる場合には、特に金属層の開口部を覆うように第2金属層および第3金属層が配置されていることが好ましい。
 さらに本実施態様においては、金属層を有するので、強度を高めることができる。したがって、本実施態様の電子素子用積層基板を上記のような電子素子に用いた場合、耐久性を向上させることができる。
 また本実施態様においては、導通部用金属部が金属層と同一材料からなるため、金属層のパターニングと同時に導通部用金属部を形成することが可能であり、工程を短縮することができる。すなわち、金属層をエッチングすることにより金属層の加工と導通部用金属部の形成が同時にできる、またパターニング前の金属層を給電層として電解めっきを行うことができる、など、導通部の形成プロセスを短縮することが可能である。
 さらに本実施態様においては、電子素子用積層基板を作製する際に、金属層上に塗布法により絶縁層または第2絶縁層を形成する場合には、絶縁層または第2絶縁層の平滑性を向上させることができる。
 また本実施態様において、銀ペーストなどの導電ペーストを用いて第1導通部または第2導通部を形成する場合には、プロセスの工程数をさらに短縮することができる。
 以下、本実施態様の電子素子用積層基板の各構成について説明する。
 (1)絶縁層
 本実施態様における絶縁層は、金属層の開口部上に配置された絶縁層貫通孔を有するものである。
 一般的に、有機材料は無機材料に比べて線熱膨張係数が大きい傾向にあるため、絶縁層の線熱膨張係数は小さいことが望ましい。寸法安定性の観点から、絶縁層の線熱膨張係数は0ppm/℃~30ppm/℃の範囲内であることが好ましい。、線熱膨張係数が大きすぎると、温度変化時に生じる伸び縮みが大きくなるため、寸法安定性に悪影響を及ぼすからである。
 また、絶縁層は、寸法安定性の観点から、絶縁層の線熱膨張係数と金属層の線熱膨張係数との差が15ppm/℃以下であることが好ましく、より好ましくは10ppm/℃以下、さらに好ましくは5ppm/℃以下である。絶縁層と金属層との線熱膨張係数が近いほど、電子素子用積層基板の反りが抑制されるとともに、電子素子用積層基板の熱環境が変化した際に、絶縁層と金属層との界面の応力が小さくなり密着性が向上する。また、本実施態様の電子素子用積層基板は、取り扱い上、0℃~100℃の範囲の温度環境下では反らないことが好ましいのであるが、絶縁層の線熱膨張係数が大きいために絶縁層と金属層との線熱膨張係数の差が大きく異なると、電子素子用積層基板が熱環境の変化により反ってしまう。
 なお、電子素子用積層基板に反りが発生していないとは、電子素子用積層基板を幅10mm、長さ50mmの短冊状に切り出し、得られたサンプルの一方の短辺を水平で平滑な台上に固定した際に、サンプルのもう一方の短辺の台表面からの浮上距離が1.0mm以下であることをいう。
 例えば、電気伝導性、熱伝導性を重視する場合は、金属層に銅、銀、アルミニウムを用いることが望ましいため、この場合には絶縁層の線熱膨張係数は銅、銀、アルミニウムの線熱膨張係数との差が小さいことが望ましい。
 また、絶縁層の線熱膨張係数は、金属層に限らず、後述の第2金属層、第3金属層、電子素子部、密着層、電極および配線などの絶縁層上に形成される層の線熱膨張係数と近いことが望ましい。絶縁層の線熱膨張係数が絶縁層上に形成される層の線熱膨張係数と異なると、寸法安定性が低下するとともに反りやクラックの原因となるからである。絶縁層上に形成される層が、Zn、In、Ga、Cd、Ti、St、Sn、Te、Mg、W、Mo、Cu、Al、Fe、Sr、Ni、Ir、Mgなどの金属の酸化物や、Si、Ge、Bなどの非金属の酸化物、また上記元素の窒化物、硫化物、セレン化物、およびこれらの混合物(多元素からなるセラミックの様に原子レベルで混合されているものも含む)などの無機材料を主成分とする場合は、これらの無機材料には、線熱膨張係数が10ppm/℃以下のものも含まれることから、絶縁層の線熱膨張係数もより小さいことが望ましい。
 絶縁層の線熱膨張係数は、金属層の種類にもよるが、好ましくは0ppm/℃~18ppm/℃の範囲内、さらに好ましくは0ppm/℃~12ppm/℃の範囲内、特に好ましくは0ppm/℃~7ppm/℃の範囲内である。
 なお、線熱膨張係数は、次のように測定する。まず、絶縁層のみのフィルムを作製する。絶縁層フィルムの作製方法は、耐熱フィルム(ユーピレックス S 50S(宇部興産(株)製))やガラス基板上に絶縁層フィルムを作製した後、絶縁層フィルムを剥離する方法や金属基板上に絶縁層フィルムを作製した後、金属をエッチングで除去し絶縁層フィルムを得る方法などがある。次いで、得られた絶縁層フィルムを幅5mm×長さ20mmに切断し、評価サンプルとする。線熱膨張係数は、熱機械分析装置(例えばThermo Plus TMA8310(リガク社製))によって測定する。測定条件は、昇温速度を10℃/min、評価サンプルの断面積当たりの加重が同じになるように引張り加重を1g/25000μm2とし、100℃~200℃の範囲内の平均の線熱膨張係数を線熱膨張係数(C.T.E.)とする。
 絶縁層は絶縁性を備えるものである。具体的に、絶縁層の体積抵抗は、1.0×109Ω・m以上であることが好ましく、1.0×1010Ω・m以上であることがより好ましく、1.0×1011Ω・m以上であることがさらに好ましい。
 なお、体積抵抗は、JIS K6911、JIS C2318、ASTM D257 などの規格に準拠する手法で測定することが可能である。
 絶縁層上には電極、配線や、電子素子部を構成する層のうち厚さが150nm以下の層が形成される場合があるため、絶縁層は表面平滑性を有することが好ましい。具体的に、絶縁層の表面粗さRaとしては、金属層の表面粗さRaよりも小さければよいが、10nm以下であることが好ましく、特に5nm以下であることが好ましく、さらに2nm以下であることが好ましい。例えば本実施態様の電子素子用積層基板をTFT素子に用いる場合には、絶縁層の表面粗さRaが大きすぎると、凹凸によりTFT素子の電気的性能が劣化するおそれがあるからである。なお、従来、半導体装置などの電子装置に用いられる配線基板においては、絶縁層と絶縁層上に形成される層(主に金属配線層)との密着強度が重視される。絶縁層の表面平滑性が高いと、絶縁層上に形成される層との密着性が低下する傾向にあるため、密着性を高めるために絶縁層の表面の平滑性は高すぎないことが望ましい。一方、本発明においては、凹凸によるTFT素子の電気的性能の劣化を防ぐために、絶縁層は表面平滑性を有することが好ましい。
 なお、上記表面粗さRaは、原子間力顕微鏡(AFM)を用いて測定した値である。例えば、AFMを用いて測定する場合は、Nanoscope V multimode(Veeco社製)を用いて、タッピングモードで、カンチレバー:MPP11100、走査範囲:10μm×10μm、走査速度:0.5Hzにて、表面形状を撮像し、得られた像から算出した粗さ曲線の中心線からの平均のずれを算出することよりRaを求めることができる。
 絶縁層に用いられる材料は、絶縁層貫通孔が形成可能であり、上述の特性を満たすものであれば特に限定されるものではなく、例えば、ポリイミド、フェノール樹脂、PPS(ポリフェニレンスルフィド)、PPE(ポリフェニレンエーテル)、PEK(ポリエーテルケトン)、PEEK(ポリエーテルエーテルケトン)、ポリフタルアミド、PTFE(ポリエチレンテレフタラート)、アクリル樹脂、ポリカーボネート、ポリスチレン、ポリプロピレン、ポリシクロオキサイド、エポキシ樹脂などが挙げられる。中でも、耐熱性や絶縁性の観点から、ポリイミド、PPS(ポリフェニレンスルフィド)、PPE(ポリフェニレンエーテル)、エポキシ樹脂が好ましく用いられる。
 中でも、絶縁層はポリイミドを含有することが好ましく、特にポリイミドを主成分とすることが好ましい。絶縁性、耐熱性、寸法安定性に優れた絶縁層とすることができるからである。また、ポリイミドを主成分とすることにより、絶縁層の薄膜化が可能となり、絶縁層の熱伝導性が向上し、熱伝導性に優れた電子素子用積層基板とすることができる。さらに、後述するように絶縁層貫通孔の径を小さくするには絶縁層の厚みは薄いことが好ましく、絶縁層を薄くする場合には、絶縁性の観点からポリイミドを用いることが望ましい。
 なお、絶縁層がポリイミドを主成分とするとは、上述の特性を満たす程度に、絶縁層がポリイミドを含有することをいう。具体的には、絶縁層中のポリイミドの含有量が75質量%以上の場合をいい、好ましくは90質量%以上であり、特に絶縁層がポリイミドのみからなることが好ましい。絶縁層中のポリイミドの含有量が上記範囲であれば、本発明の目的を達成するのに十分な特性を示すことが可能であり、ポリイミドの含有量が多いほど、ポリイミド本来の耐熱性や絶縁性などの特性が良好となる。
 一般にポリイミドは吸水性を有する。有機EL素子、電子ペーパー、TFT素子などの電子素子に用いられる半導体材料には水分に弱いものが多く、また電子ペーパーでは素子内部の湿度を一定に保つ必要があることから、素子内部の水分を低減し、湿気存在下において高い信頼性を実現するために、絶縁層は吸水性が比較的小さいことが好ましい。吸水性の指標の一つとして、吸湿膨張係数がある。したがって、絶縁層の吸湿膨張係数は小さければ小さいほど好ましく、具体的には0ppm/%RH~15ppm/%RHの範囲内であることが好ましく、より好ましくは0ppm/%RH~12ppm/%RHの範囲内、さらに好ましくは0ppm/%RH~10ppm/%RHの範囲内である。吸湿膨張係数が小さいほど、吸水性が小さくなる。また、絶縁層の吸湿膨張係数が上記範囲であれば、絶縁層の吸水性を十分小さくすることができ、水分や酸素が透過しにくくなるため、バリア性を向上させることが可能である。また、電子素子用積層基板の保管が容易であり、電子素子用積層基板を用いて上記電子素子を作製する場合にはその工程が簡便になる。さらに、吸湿膨張係数が小さいほど、寸法安定性が向上する。絶縁層の吸湿膨張係数が大きいと、吸湿膨張係数がほとんどゼロに近い金属層との膨張率の差によって、湿度の上昇とともに電子素子用積層基板が反ったり、絶縁層と金属層との密着性が低下したりする場合がある。したがって、製造過程においてウェットプロセスが行われる場合にも、吸湿膨張係数が小さいことが好ましい。
 なお、吸湿膨張係数は、次のように測定する。まず、絶縁層のみのフィルムを作製する。絶縁層フィルムの作製方法は、上述したとおりである。次いで、得られた絶縁層フィルムを幅5mm×長さ20mmに切断し、評価サンプルとする。吸湿膨張係数は、湿度可変機械的分析装置(Thermo Plus TMA8310(リガク社製))によって測定する。例えば、温度を25℃で一定とし、まず、湿度を15%RHの環境下でサンプルが安定となった状態とし、概ね30分~2時間その状態を保持した後、測定部位の湿度を20%RHとし、さらにサンプルが安定になるまで30分~2時間その状態を保持する。その後、湿度を50%RHに変化させ、それが安定となった際のサンプル長と20%RHで安定となった状態でのサンプル長との違いを、湿度の変化(この場合50-20の30)で割り、その値をサンプル長で割った値を吸湿膨張係数(C.H.E.)とする。測定の際、評価サンプルの断面積当たりの加重が同じになるように引張り加重は1g/25000μm2とする。
 絶縁層を構成するポリイミドとしては、上述の特性を満たすものであれば特に限定されるものではない。例えば、ポリイミドの構造を適宜選択することで、吸湿膨張係数や線熱膨張係数を制御することが可能である。
 ポリイミドとしては、絶縁層の線熱膨張係数や吸湿膨張係数を本実施態様の電子素子用積層基板に好適なものとする観点から、芳香族骨格を含むポリイミドであることが好ましい。ポリイミドの中でも芳香族骨格を含有するポリイミドは、その剛直で平面性の高い骨格に由来して、耐熱性や薄膜での絶縁性に優れ、線熱膨張係数も低いことから、本実施態様の電子素子用積層基板の絶縁層に好ましく用いられる。
 一般的なポリイミドは、下記式(1)で表される繰り返し単位を有する。
Figure JPOXMLDOC01-appb-C000001
(式(1)中、R1は4価の有機基、R2は2価の有機基であり、繰り返されるR1同士およびR2同士はそれぞれ同じであってもよく異なっていてもよい。nは1以上の自然数である。)
 式(1)において、一般に、Rは、テトラカルボン酸二無水物由来の構造であり、Rはジアミン由来の構造である。
 ポリイミドに適用可能なテトラカルボン酸二無水物としては、例えば、エチレンテトラカルボン酸二無水物、ブタンテトラカルボン酸二無水物、シクロブタンテトラカルボン酸二無水物、メチルシクロブタンテトラカルボン酸二無水物、シクロペンタンテトラカルボン酸二無水物などの脂肪族テトラカルボン酸二無水物;ピロメリット酸二無水物、3,3’,4,4’-ベンゾフェノンテトラカルボン酸二無水物、2,2’,3,3’-ベンゾフェノンテトラカルボン酸二無水物、2,3’,3,4’-ベンゾフェノンテトラカルボン酸二無水物、3,3’,4,4’-ビフェニルテトラカルボン酸二無水物、2,2’,3,3’-ビフェニルテトラカルボン酸二無水物、2,3’,3,4’-ビフェニルテトラカルボン酸二無水物、2,2’,6,6’-ビフェニルテトラカルボン酸二無水物、2,2-ビス(3,4-ジカルボキシフェニル)プロパン二無水物、2,2-ビス(2,3-ジカルボキシフェニル)プロパン二無水物、ビス(3,4-ジカルボキシフェニル)エーテル二無水物、ビス(3,4-ジカルボキシフェニル)スルホン二無水物、1,1-ビス(2,3-ジカルボキシフェニル)エタン二無水物、ビス(2,3-ジカルボキシフェニル)メタン二無水物、ビス(3,4-ジカルボキシフェニル)メタン二無水物、2,2-ビス(3,4-ジカルボキシフェニル)-1,1,1,3,3,3-ヘキサフルオロプロパン二無水物、2,2-ビス(2,3-ジカルボキシフェニル)-1,1,1,3,3,3-ヘキサフルオロプロパン二無水物、1,3-ビス〔(3,4-ジカルボキシ)ベンゾイル〕ベンゼン二無水物、1,4-ビス〔(3,4-ジカルボキシ)ベンゾイル〕ベンゼン二無水物、2,2-ビス{4-〔4-(1,2-ジカルボキシ)フェノキシ〕フェニル}プロパン二無水物、2,2-ビス{4-〔3-(1,2-ジカルボキシ)フェノキシ〕フェニル}プロパン二無水物、ビス{4-〔4-(1,2-ジカルボキシ)フェノキシ〕フェニル}ケトン二無水物、ビス{4-〔3-(1,2-ジカルボキシ)フェノキシ〕フェニル}ケトン二無水物、4,4’-ビス〔4-(1,2-ジカルボキシ)フェノキシ〕ビフェニル二無水物、4,4’-ビス〔3-(1,2-ジカルボキシ)フェノキシ〕ビフェニル二無水物、ビス{4-〔4-(1,2-ジカルボキシ)フェノキシ〕フェニル}ケトン二無水物、ビス{4-〔3-(1,2-ジカルボキシ)フェノキシ〕フェニル}ケトン二無水物、ビス{4-〔4-(1,2-ジカルボキシ)フェノキシ〕フェニル}スルホン二無水物、ビス{4-〔3-(1,2-ジカルボキシ)フェノキシ〕フェニル}スルホン二無水物、ビス{4-〔4-(1,2-ジカルボキシ)フェノキシ〕フェニル}スルフィド二無水物、ビス{4-〔3-(1,2-ジカルボキシ)フェノキシ〕フェニル}スルフィド二無水物、2,2-ビス{4-〔4-(1,2-ジカルボキシ)フェノキシ〕フェニル}-1,1,1,3,3,3-ヘキサフルオロプロパン二無水物、2,2-ビス{4-〔3-(1,2-ジカルボキシ)フェノキシ〕フェニル}-1,1,1,3,3,3-ヘキサフルオロプロパン二無水物、2,3,6,7-ナフタレンテトラカルボン酸二無水物、1,1,1,3,3,3-ヘキサフルオロ-2,2-ビス(2,3-又は3,4-ジカルボキシフェニル)プロパン二無水物、1,4,5,8-ナフタレンテトラカルボン酸二無水物、1,2,5,6-ナフタレンテトラカルボン酸二無水物、1,2,3,4-ベンゼンテトラカルボン酸二無水物、3,4,9,10-ぺリレンテトラカルボン酸二無水物、2,3,6,7-アントラセンテトラカルボン酸二無水物、1,2,7,8-フェナントレンテトラカルボン酸二無水物、ピリジンテトラカルボン酸二無水物、スルホニルジフタル酸無水物、m-ターフェニル-3,3’,4,4’-テトラカルボン酸二無水物、p-ターフェニル-3,3’,4,4’-テトラカルボン酸二無水物、9,9-ビス-(トリフルオロメチル)キサンテンテトラカルボン酸二無水物、9-フェニル-9-(トリフルオロメチル)キサンテンテトラカルボン酸二無水物、12,14-ジフェニル-12,14-ビス(トリフルオロメチル)-12H,14H-5,7-ジオキサペンタセン-2,3,9,10-テトラカルボン酸二無水物、1,4-ビス(3,4-ジカルボキシトリフルオロフェノキシ)テトラフルオロベンゼン二無水物、1,4-ビス(トリフルオロメチル)-2,3,5,6-ベンゼンテトラカルボン酸二無水物、1-(トリフルオロメチル)-2,3,5,6-ベンゼンテトラカルボン酸二無水物、p-フェニレンビストリメリット酸モノエステル酸二無水物、p-ビフェニレンビストリメリット酸モノエステル酸二無水物などの芳香族テトラカルボン酸二無水物等が挙げられる。これらは単独あるいは2種以上混合して用いられる。
 一方、上記ポリイミド成分に適用可能なジアミン成分も、1種類のジアミン単独で、または2種類以上のジアミンを併用して用いることができる。用いられるジアミン成分は、p-フェニレンジアミン、m-フェニレンジアミン、o-フェニレンジアミン、3,3’-ジアミノジフェニルエーテル、3,4’-ジアミノジフェニルエーテル、4,4’-ジアミノジフェニルエーテル、3,3’-ジアミノジフェニルスルフィド、3,4’-ジアミノジフェニルスルフィド、4,4’-ジアミノジフェニルスルフィド、3,3’-ジアミノジフェニルスルホン、3,4’-ジアミノジフェニルスルホン、4,4’-ジアミノジフェニルスルホン、3,3’-ジアミノベンゾフェノン、4,4’-ジアミノベンゾフェノン、3,4’-ジアミノベンゾフェノン、3,3’-ジアミノジフェニルメタン、4,4’-ジアミノジフェニルメタン、3,4’-ジアミノジフェニルメタン、2,2-ジ(3-アミノフェニル)プロパン、2,2-ジ(4-アミノフェニル)プロパン、2-(3-アミノフェニル)-2-(4-アミノフェニル)プロパン、2,2-ジ(3-アミノフェニル)-1,1,1,3,3,3-ヘキサフルオロプロパン、2,2-ジ(4-アミノフェニル)-1,1,1,3,3,3-ヘキサフルオロプロパン、2-(3-アミノフェニル)-2-(4-アミノフェニル)-1,1,1,3,3,3-ヘキサフルオロプロパン、1,1-ジ(3-アミノフェニル)-1-フェニルエタン、1,1-ジ(4-アミノフェニル)-1-フェニルエタン、1-(3-アミノフェニル)-1-(4-アミノフェニル)-1-フェニルエタン、1,3-ビス(3-アミノフェノキシ)ベンゼン、1,3-ビス(4-アミノフェノキシ)ベンゼン、1,4-ビス(3-アミノフェノキシ)ベンゼン、1,4-ビス(4-アミノフェノキシ)ベンゼン、1,3-ビス(3-アミノベンゾイル)ベンゼン、1,3-ビス(4-アミノベンゾイル)ベンゼン、1,4-ビス(3-アミノベンゾイル)ベンゼン、1,4-ビス(4-アミノベンゾイル)ベンゼン、1,3-ビス(3-アミノ-α,α-ジメチルベンジル)ベンゼン、1,3-ビス(4-アミノ-α,α-ジメチルベンジル)ベンゼン、1,4-ビス(3-アミノ-α,α-ジメチルベンジル)ベンゼン、1,4-ビス(4-アミノ-α,α-ジメチルベンジル)ベンゼン、1,3-ビス(3-アミノ-α,α-ジトリフルオロメチルベンジル)ベンゼン、1,3-ビス(4-アミノ-α,α-ジトリフルオロメチルベンジル)ベンゼン、1,4-ビス(3-アミノ-α,α-ジトリフルオロメチルベンジル)ベンゼン、1,4-ビス(4-アミノ-α,α-ジトリフルオロメチルベンジル)ベンゼン、2,6-ビス(3-アミノフェノキシ)ベンゾニトリル、2,6-ビス(3-アミノフェノキシ)ピリジン、4,4’-ビス(3-アミノフェノキシ)ビフェニル、4,4’-ビス(4-アミノフェノキシ)ビフェニル、ビス[4-(3-アミノフェノキシ)フェニル]ケトン、ビス[4-(4-アミノフェノキシ)フェニル]ケトン、ビス[4-(3-アミノフェノキシ)フェニル]スルフィド、ビス[4-(4-アミノフェノキシ)フェニル]スルフィド、ビス[4-(3-アミノフェノキシ)フェニル]スルホン、ビス[4-(4-アミノフェノキシ)フェニル]スルホン、ビス[4-(3-アミノフェノキシ)フェニル]エーテル、ビス[4-(4-アミノフェノキシ)フェニル]エーテル、2,2-ビス[4-(3-アミノフェノキシ)フェニル]プロパン、2,2-ビス[4-(4-アミノフェノキシ)フェニル]プロパン、2,2-ビス[3-(3-アミノフェノキシ)フェニル]-1,1,1,3,3,3-ヘキサフルオロプロパン、2,2-ビス[4-(4-アミノフェノキシ)フェニル]-1,1,1,3,3,3-ヘキサフルオロプロパン、1,3-ビス[4-(3-アミノフェノキシ)ベンゾイル]ベンゼン、1,3-ビス[4-(4-アミノフェノキシ)ベンゾイル]ベンゼン、1,4-ビス[4-(3-アミノフェノキシ)ベンゾイル]ベンゼン、1,4-ビス[4-(4-アミノフェノキシ)ベンゾイル]ベンゼン、1,3-ビス[4-(3-アミノフェノキシ)-α,α-ジメチルベンジル]ベンゼン、1,3-ビス[4-(4-アミノフェノキシ)-α,α-ジメチルベンジル]ベンゼン、1,4-ビス[4-(3-アミノフェノキシ)-α,α-ジメチルベンジル]ベンゼン、1,4-ビス[4-(4-アミノフェノキシ)-α,α-ジメチルベンジル]ベンゼン、4,4’-ビス[4-(4-アミノフェノキシ)ベンゾイル]ジフェニルエーテル、4,4’-ビス[4-(4-アミノ-α,α-ジメチルベンジル)フェノキシ]ベンゾフェノン、4,4’-ビス[4-(4-アミノ-α,α-ジメチルベンジル)フェノキシ]ジフェニルスルホン、4,4’-ビス[4-(4-アミノフェノキシ)フェノキシ]ジフェニルスルホン、3,3’-ジアミノ-4,4’-ジフェノキシベンゾフェノン、3,3’-ジアミノ-4,4’-ジビフェノキシベンゾフェノン、3,3’-ジアミノ-4-フェノキシベンゾフェノン、3,3’-ジアミノ-4-ビフェノキシベンゾフェノン、6,6’-ビス(3-アミノフェノキシ)-3,3,3’,3’-テトラメチル-1,1’-スピロビインダン、6,6’-ビス(4-アミノフェノキシ)-3,3,3’,3’-テトラメチル-1,1’-スピロビインダンのような芳香族アミン;1,3-ビス(3-アミノプロピル)テトラメチルジシロキサン、1,3-ビス(4-アミノブチル)テトラメチルジシロキサン、α,ω-ビス(3-アミノプロピル)ポリジメチルシロキサン、α,ω-ビス(3-アミノブチル)ポリジメチルシロキサン、ビス(アミノメチル)エーテル、ビス(2-アミノエチル)エーテル、ビス(3-アミノプロピル)エーテル、ビス(2-アミノメトキシ)エチル]エーテル、ビス[2-(2-アミノエトキシ)エチル]エーテル、ビス[2-(3-アミノプロトキシ)エチル]エーテル、1,2-ビス(アミノメトキシ)エタン、1,2-ビス(2-アミノエトキシ)エタン、1,2-ビス[2-(アミノメトキシ)エトキシ]エタン、1,2-ビス[2-(2-アミノエトキシ)エトキシ]エタン、エチレングリコールビス(3-アミノプロピル)エーテル、ジエチレングリコールビス(3-アミノプロピル)エーテル、トリエチレングリコールビス(3-アミノプロピル)エーテル、エチレンジアミン、1,3-ジアミノプロパン、1,4-ジアミノブタン、1,5-ジアミノペンタン、1,6-ジアミノヘキサン、1,7-ジアミノヘプタン、1,8-ジアミノオクタン、1,9-ジアミノノナン、1,10-ジアミノデカン、1,11-ジアミノウンデカン、1,12-ジアミノドデカンのような脂肪族アミン;1,2-ジアミノシクロヘキサン、1,3-ジアミノシクロヘキサン、1,4-ジアミノシクロヘキサン、1,2-ジ(2-アミノエチル)シクロヘキサン、1,3-ジ(2-アミノエチル)シクロヘキサン、1,4-ジ(2-アミノエチル)シクロヘキサン、ビス(4-アミノシクロへキシル)メタン、2,6-ビス(アミノメチル)ビシクロ[2.2.1]ヘプタン、2,5-ビス(アミノメチル)ビシクロ[2.2.1]ヘプタンのような脂環式ジアミンなどが挙げられる。グアナミン類としては、アセトグアナミン、ベンゾグアナミンなどを挙げることができ、また、上記ジアミンの芳香環上水素原子の一部若しくは全てをフルオロ基、メチル基、メトキシ基、トリフルオロメチル基、又はトリフルオロメトキシ基から選ばれた置換基で置換したジアミンも使用することができる。
 さらに目的に応じ、架橋点となるエチニル基、ベンゾシクロブテン-4’-イル基、ビニル基、アリル基、シアノ基、イソシアネート基、及びイソプロペニル基のいずれか1種又は2種以上を、上記ジアミンの芳香環上水素原子の一部若しくは全てに置換基として導入しても使用することができる。
 絶縁層の耐熱性および絶縁性を向上させるためには、上述したように、ポリイミドが芳香族骨格を含むことが好ましい。芳香族骨格を含有するポリイミドは、その剛直で平面性の高い骨格に由来して、耐熱性や薄膜での絶縁性に優れ、低アウトガスであることから、本実施態様における絶縁層に好ましく用いられるからである。
 また、ポリイミドにおいて、酸二無水物由来の部分が芳香族構造を有し、さらにジアミン由来の部分も芳香族構造を含むことが望ましい。それゆえジアミン由来の構造も芳香族ジアミンから誘導される構造であることが好ましい。特に、酸二無水物由来の部分およびジアミン由来の部分のすべてが芳香族構造を含む全芳香族ポリイミドであることが好ましい。
 ここで、全芳香族ポリイミドとは、芳香族酸成分と芳香族アミン成分の共重合、又は、芳香族酸/アミノ成分の重合により得られるものである。また、芳香族酸成分とは、ポリイミド骨格を形成する4つの酸基が全て芳香族環上に置換している化合物であり、芳香族アミン成分とは、ポリイミド骨格を形成する2つのアミノ基が両方とも芳香族環上に置換している化合物であり、芳香族酸/アミノ成分とは、ポリイミド骨格を形成する酸基とアミノ基がいずれも芳香族環上に置換している化合物である。ただし、上述した原料の芳香族酸二無水物および芳香族ジアミンの具体例から明らかなように、全ての酸基又はアミノ基が同じ芳香環上に存在する必要はない。
 以上の理由から、ポリイミドは、耐熱性および寸法安定性を求める場合には、芳香族酸成分及び/又は芳香族アミン成分の共重合割合ができるだけ大きいことが好ましい。具体的には、イミド構造の繰り返し単位を構成する酸成分に占める芳香族酸成分の割合が50モル%以上、特に70モル%以上であることが好ましく、イミド構造の繰り返し単位を構成するアミン成分に占める芳香族アミン成分の割合が40モル%以上、特に60モル%以上であることが好ましく、全芳香族ポリイミドであることが好ましい。
 中で、上記式(1)におけるRのうち33モル%以上が、下記式で表わされるいずれかの構造であることが好ましい。耐熱性に優れ、低線熱膨張係数を示すポリイミドとなるというメリットがあるからである。
Figure JPOXMLDOC01-appb-C000002
(式(2)中、aは0または1以上の自然数、Aは単結合(ビフェニル構造)、酸素原子(エーテル結合)、エステル結合のいずれかであり、全てが同じであっても、各々異なっていてもよい。結合基は、芳香環の結合部位から見て、芳香環の2,3位もしくは3,4位に結合する。)
 特に、上記(1)で表される構造を有するポリイミドが上記式(2)で表される構造を含むと低吸湿膨張を示す。さらには、市販で入手が容易であり、低コストであるというメリットもある。
 上記のような構造を有するポリイミドは、高耐熱性、低線熱膨張係数を示すポリイミドとなり得る。そのため、上記式で表わされる構造の含有量は上記式(1)中のRのうち100モル%に近ければ近いほど好ましいが、少なくとも上記式(1)中のRのうち33%以上含有すればよい。中でも、上記式で表わされる構造の含有量は上記式(1)中のRのうち50モル%以上であることが好ましく、さらに70モル%以上であることが好ましい。
 ポリイミドを低吸湿にする酸二無水物の構造としては、下記式(3)で表わされるものが挙げられる。
Figure JPOXMLDOC01-appb-C000003
(式(3)中、aは0または1以上の自然数、Aは単結合(ビフェニル構造)、酸素原子(エーテル結合)、エステル結合のいずれかであり、全てが同じであっても、各々異なっていてもよい。酸無水物骨格(―CO-O-CO-)は、隣接する芳香環の結合部位から見て、芳香環の2,3位もしくは、3,4位に結合する。)
 上記式(3)において、Aが単結合(ビフェニル構造)、酸素原子(エーテル結合)である酸二無水物としては、3,3’,4,4’-ビフェニルテトラカルボン酸二無水物、2,3,3’,4’-ビフェニルテトラカルボン酸二無水物、2,3,2’,3’-ビフェニルテトラカルボン酸二無水物、ビス(3,4-ジカルボキシフェニル)エーテル二無水物などが挙げられる。これらは、吸湿膨張係数を低減させる観点ならびに、ジアミンの選択性を広げる観点から、好ましい。
 上記式(3)において、Aがエステル結合であるフェニルエステル系の酸二無水物は、ポリイミドを低吸湿にする観点から、特に好ましい。例えば、下記式で表わされる酸二無水物が挙げられる。具体的には、p-フェニレンビストリメリット酸モノエステル酸二無水物、p-ビフェニレンビストリメリット酸モノエステル酸二無水物などが挙げられる。これらは、吸湿膨張係数を低減させる観点ならびに、ジアミンの選択性を広げる観点から、特に好ましい。
Figure JPOXMLDOC01-appb-C000004
(式中、aは0または1以上の自然数である。酸無水物骨格(―CO-O-CO-)は、隣接する芳香環の結合部位から見て、芳香環の2,3位もしくは3,4位に結合する。)
 上述の吸湿膨張係数が小さいテトラカルボン酸二無水物の場合、後述するジアミンとしては幅広く選択することができる。
 併用するテトラカルボン酸二無水物として、下記式で表わされるような少なくとも1つのフッ素原子を有するテトラカルボン酸二無水物を用いることができる。フッ素が導入されたテトラカルボン酸二無水物を用いると、最終的に得られるポリイミドの吸湿膨張係数が低下する。少なくとも1つのフッ素原子を有するテトラカルボン酸二無水物としては、中でも、フルオロ基、トリフルオロメチル基、またはトリフルオロメトキシ基を有することが好ましい。具体的には、2,2-ビス(3,4-ジカルボキシフェニル)-1,1,1,3,3,3-ヘキサフルオロプロパン二無水物などが挙げられる。しかしながら、上記ポリイミド成分として含まれるポリイミド前駆体がフッ素を含んだ骨格を有する場合、上記ポリイミド前駆体が、塩基性水溶液に溶解しづらい傾向にあり、上記ポリイミド前駆体の状態で、レジスト等を用いてパターニングを行う際には、アルコール等の有機溶媒と塩基性水溶液との混合溶液によって現像を行う必要がある場合がある。
Figure JPOXMLDOC01-appb-C000005
 ここで、選択されるジアミンは耐熱性、すなわち、低アウトガス化の観点より芳香族ジアミンが好ましいが、目的の物性に応じてジアミンの全体の60モル%、好ましくは40モル%を超えない範囲で、脂肪族ジアミンやシロキサン系ジアミン等の芳香族以外のジアミンを用いてもよい。
 また、上記ポリイミド成分においては、上記式(1)中のRのうち33モル%以上が下記式で表わされるいずれかの構造であることが好ましい。
Figure JPOXMLDOC01-appb-C000006
(R3は2価の有機基、酸素原子、硫黄原子、またはスルホン基であり、R4およびR5は1価の有機基、またはハロゲン原子である。)
 上記ポリイミドが上記式のいずれかの構造を含むと、これら剛直な骨格に由来し、低線熱膨張および低吸湿膨張を示す。さらには、市販で入手が容易であり、低コストであるというメリットもある。
 上記のような構造を有する場合、上記ポリイミドの耐熱性が向上し、線熱膨張係数が小さくなる。そのため、上記式(1)中のRのうち100モル%に近ければ近いほど好ましいが、上記式(1)中のRのうち少なくとも33%以上含有すればよい。中でも上記式で表わされる構造の含有量は上記式(1)中のRのうち50モル%以上であることが好ましく、さらに70モル%以上であることが好ましい。
 上記ポリイミドをより低吸湿膨張とする観点からは、ジアミンの構造としては、下記式(4-1)~(4-3)、(5)で表わされるものが好ましい。
Figure JPOXMLDOC01-appb-C000007
(式(4-2)~(4-3)中、同一の芳香環に2つアミノ基が結合していてもよい。式(5)中、aは0または1以上の自然数、アミノ基はベンゼン環同士の結合に対して、メタ位またはパラ位に結合する。また、芳香環上の水素原子の一部若しくは全てをフルオロ基、メチル基、メトキシ基、トリフルオロメチル基、またはトリフルオロメトキシ基から選ばれた置換基で置換されていてもよい。)
 上記式(4-1)~(4-3)で表されるジアミンとしては、具体的には、p-フェニレンジアミン、m-フェニレンジアミン、1,4-ジアミノナフタレン、1,5-ジアミノナフタレン、2、6-ジアミノナフタレン、2,7-ジアミノナフタレン、1,4-ジアミノアントラセンなどが挙げられる。
 上記式(5)で表わされるジアミンとしては、具体的には、2,2’-ジメチル-4,4’-ジアミノビフェニル、2,2’-ジトリフルオロメチル-4,4’-ジアミノビフェニル、3,3’-ジクロロ-4,4’-ジアミノビフェニル、3,3’-ジメトキシ-4,4’-ジアミノビフェニル、3,3’-ジメチル-4,4’-ジアミノビフェニル等が挙げられる。
 また、芳香環の置換基としてフッ素を導入すると、上記ポリイミドの吸湿膨張係数を低減させることができる。例えば、上記式(5)で表わされるジアミンの中でフッ素が導入された構造としては、下記式で表わされるものが挙げられる。しかしながら、フッ素を含むポリイミド前駆体、特にポリアミック酸は、塩基性水溶液に溶解しにくく、低アウトガスの感光性ポリイミドの絶縁層を形成する場合には、絶縁層の加工の際に、アルコールなどの有機溶媒との混合溶液で現像する必要がある場合がある。
Figure JPOXMLDOC01-appb-C000008
 ポリイミドに感光性を付与し、感光性ポリイミドまたは感光性ポリイミド前駆体として用いる際には、感度を高め、マスクパターンを正確に再現するパターン形状を得るために、1μmの膜厚のときに、露光波長に対して少なくとも5%以上の透過率を示すことが好ましく、15%以上の透過率を示すことが更に好ましい。
 また、一般的な露光光源である高圧水銀灯を用いて露光を行う場合には、少なくとも436nm、405nm、365nmの波長の電磁波のうち1つの波長の電磁波に対する透過率が、厚み1μmのフィルムに成膜した時で好ましくは5%以上、更に好ましくは15%、より更に好ましくは50%以上である。
 露光波長に対してポリイミドの透過率が高いということは、それだけ、光のロスが少ないということであり、高感度の感光性ポリイミドまたは感光性ポリイミド前駆体を得ることができる。
 ポリイミドとして、透過率を上げるためには、酸二無水物としてフッ素が導入された酸二無水物や、脂環骨格を有する酸二無水物を用いることが望ましい。しかし、脂環骨格を有する酸二無水物を用いると、耐熱性が低下し、低アウトガス性を損なう恐れがあるので、共重合割合に注意しながら併用してもよい。
 本実施態様においては、透過率を上げるためには酸二無水物としてフッ素が導入された芳香族の酸二無水物を用いることが、耐熱性を維持しつつ(芳香族なので)、吸湿膨張も低減することが可能である点からさらに好ましい。
 本実施態様において用いられる少なくとも1つのフッ素原子を有するテトラカルボン酸二無水物としては、上述のフッ素原子を有するテトラカルボン酸二無水物を用いることができ、なかでも、フルオロ基、トリフルオロメチル基、またはトリフルオロメトキシ基を有することが好ましい。具体的には、2,2-ビス(3,4-ジカルボキシフェニル)-1,1,1,3,3,3-ヘキサフルオロプロパン二無水物などが挙げられる。
 しかしながら、フッ素を含んだ骨格を有するポリイミド前駆体は、塩基性水溶液に溶解しづらい傾向にあり、ポリイミド前駆体の状態で、レジスト等を用いてパターニングを行う際には、アルコール等の有機溶媒と塩基性水溶液との混合溶液によって現像を行う必要がある場合がある。
 また、ピロメリット酸無水物、3,3’,4,4’-ビフェニルテトラカルボン酸二無水物、1,4,5,8-ナフタレンテトラカルボン酸二無水物などの剛直な酸二無水物を用いると、最終的に得られるポリイミドの線熱膨張係数が小さくなるが、透明性の向上を阻害する傾向があるので、共重合割合に注意しながら併用してもよい。
 ポリイミドとして、透過率を上げるためには、ジアミンとしてフッ素が導入されたジアミンや、脂環骨格を有するジアミンを用いることが望ましい。しかし、脂環骨格を有するジアミンを用いると、耐熱性が低下し、低アウトガス性を損なう恐れがあるので、共重合割合に注意しながら併用してもよい。
 透過率を上げるためにはジアミンとしてフッ素が導入された芳香族のジアミンを用いることが、耐熱性を維持しつつ(芳香族なので)、吸湿膨張も低減することが可能である点からさらに好ましい。
 フッ素が導入された芳香族のジアミンとしては、具体的には、上述のフッ素が導入された構造を有するものを挙げることができ、より具体的には、2,2’-ジトリフルオロメチル-4,4’-ジアミノビフェニル、2,2-ジ(3-アミノフェニル)-1,1,1,3,3,3-ヘキサフルオロプロパン、2,2-ジ(4-アミノフェニル)-1,1,1,3,3,3-ヘキサフルオロプロパン、2-(3-アミノフェニル)-2-(4-アミノフェニル)-1,1,1,3,3,3-ヘキサフルオロプロパン、1,3-ビス(3-アミノ-α,α-ジトリフルオロメチルベンジル)ベンゼン、1,3-ビス(4-アミノ-α,α-ジトリフルオロメチルベンジル)ベンゼン、1,4-ビス(3-アミノ-α,α-ジトリフルオロメチルベンジル)ベンゼン、1,4-ビス(4-アミノ-α,α-ジトリフルオロメチルベンジル)ベンゼン、2,2-ビス[3-(3-アミノフェノキシ)フェニル]-1,1,1,3,3,3-ヘキサフルオロプロパン、2,2-ビス[4-(4-アミノフェノキシ)フェニル]-1,1,1,3,3,3-ヘキサフルオロプロパン等が挙げられる。
 しかしながら、フッ素を含むポリイミド前駆体、特にポリアミック酸は、塩基性水溶液に溶解しにくく、絶縁層の加工の際に、アルコールなどの有機溶媒との混合溶液で現像する必要がある場合がある。
 一方、ジアミンとして、1,3-ビス(3-アミノプロピル)テトラメチルジシロキサンなどのシロキサン骨格を有するジアミンを用いると、金属層との密着性を改善したり、上記ポリイミドの弾性率が低下し、ガラス転移温度を低下させたりすることができる。
 ポリイミドまたはポリイミド前駆体のポリイミド成分を含有するポリイミド樹脂組成物を用いてポリイミドを含有する絶縁層を形成する場合、ポリイミド成分の重量平均分子量は、その用途にもよるが、3,000~1,000,000の範囲であることが好ましく、5,000~500,000の範囲であることがさらに好ましく、10,000~500,000の範囲であることがさらに好ましい。重量平均分子量が3,000未満であると、塗膜又はフィルムとした場合に十分な強度が得られにくい。また、加熱処理等を施しポリイミドとした際の膜の強度も低くなる。一方、重量平均分子量が1,000,000を超えると粘度が上昇し、溶解性も落ちてくるため、表面が平滑で膜厚が均一な塗膜又はフィルムが得られにくい。
 ここで用いている分子量とは、ゲル浸透クロマトグラフィー(GPC)によるポリスチレン換算の値のことをいい、ポリイミド前駆体そのものの分子量でもよいし、無水酢酸等で化学的イミド化処理を行った後のものでもよい。
 ポリイミド成分の含有量としては、得られるパターンの膜物性、特に膜強度や耐熱性の点から、上記ポリイミド樹脂組成物の固形分全体に対し、50重量%以上であることが好ましく、中でも、70重量%以上であることが好ましい。
 なお、ポリイミド樹脂組成物の固形分とは溶剤以外の全成分であり、液状のモノマー成分も固形分に含まれる。
 本実施態様においては、絶縁層が上述の式(1)で表される繰り返し単位を有するポリイミドを含有していればよく、必要に応じて適宜、このポリイミドと他のポリイミドとを積層したり組み合わせたりして、絶縁層として用いてもよい。
 また、上述のポリイミドは、感光性ポリイミドまたは感光性ポリイミド前駆体を用いて得られるものであってもよい。感光性ポリイミドは、公知の手法を用いて得ることができる。例えば、ポリアミック酸のカルボキシル基にエステル結合やイオン結合でエチレン性二重結合を導入し、得られるポリイミド前駆体に光ラジカル開始剤を混合し、溶剤現像ネガ型感光性ポリイミド前駆体とすることができる。また例えば、ポリアミック酸やその部分エステル化物にナフトキノンジアジド化合物を添加し、アルカリ現像ポジ型感光性ポリイミド前駆体とする、あるいは、ポリアミック酸にニフェジピン系化合物を添加しアルカリ現像ネガ型感光性ポリイミド前駆体とするなど、ポリアミック酸に光塩基発生剤を添加し、アルカリ現像ネガ型感光性ポリイミド前駆体とすることができる。
 これらの感光性ポリイミド前駆体には、ポリイミド成分の重量に対して15%~35%の感光性付与成分が添加されている。そのため、パターン形成後に300℃~400℃で加熱したとしても、感光性付与成分由来の残渣がポリイミド中に残存する。これらの残存物が線熱膨張係数や吸湿膨張係数を大きくする原因となることから、感光性ポリイミド前駆体を用いると、非感光性のポリイミド前駆体を用いた場合に比べて、素子の信頼性が低下する傾向にある。しかしながら、ポリアミック酸に光塩基発生剤を添加した感光性ポリイミド前駆体は、添加剤である光塩基発生剤の添加量を15%以下にしてもパターン形成可能であることから、ポリイミドとした後も添加剤由来の分解残渣が少なく、線熱膨張係数や吸湿膨張係数などの特性の劣化が少なく、さらにアウトガスも少ないため、本実施態様に適用可能な感光性ポリイミド前駆体としては最も好ましい。
 中でも、上述のポリイミドは、感光性ポリイミドまたは感光性ポリイミド前駆体を用いて得られるものであることが好ましい。フォトリソグラフィー法により絶縁層貫通孔を形成する際に、非感光性のポリイミドを用いる場合は、絶縁層上に形成するレジスト層の厚みが絶縁層貫通孔の大きさに影響することから、径の小さい絶縁層貫通孔を形成するためには、感光性ポリイミドを用いることが好ましいのである。感光性ポリイミドまたは感光性ポリイミド前駆体を用いることにより、微細パターンを形成可能であり、絶縁層貫通孔の径を小さくすることができる。その結果、本実施態様の電子素子用積層基板上に配置される電子素子部の集積度を高めることができる。
 ポリイミドに用いられるポリイミド前駆体は、塩基性水溶液によって現像可能であることが、絶縁層をパターニングする際に、作業環境の安全性確保およびプロセスコストの低減の観点から好ましい。塩基性水溶液は、安価に入手でき、廃液処理費用や作業安全性確保のための設備費用が安価であるため、より低コストでの生産が可能となる。
 絶縁層には、必要に応じて、レベリング剤、可塑剤、界面活性剤、消泡剤等の添加剤が含有されていてもよい。
 絶縁層は、金属層の開口部内の導通部用金属部以外の部分に充填されていてもよい。すなわち、金属層のパターンの端部が絶縁層で絶縁されていてもよい。これにより、金属層および導通部を絶縁することができるからである。
 絶縁層は、金属層の開口部上に配置された絶縁層貫通孔を有する。
 絶縁層貫通孔の形状としては、本実施態様の電子素子用積層基板の用途等に応じて適宜決定することができるものであり、特に限定されるものではない。絶縁層貫通孔の平面の形状は、例えば、円形状、楕円形状、多角形状、矩形状等の任意の形状とすることができる。また、絶縁層貫通孔の平面の形状は、絶縁層の表裏にて同一であってもよく異なっていてもよい。
 絶縁層貫通孔の大きさは、絶縁層と絶縁層貫通孔に充填された第1導通部とにより導通部用金属部が支持されていれば特に限定されるものではなく、絶縁層貫通孔が導通部用金属部よりも小さくてもよく大きくてもよい。
 絶縁層貫通孔の平面の形状が円形状である場合、絶縁層貫通孔の直径は、絶縁層と絶縁層貫通孔に充填された第1導通部とにより導通部用金属部が支持されていれば特に限定されるものではないが、中でも、1μm~1000μmの範囲内であることが好ましい。特に、本実施態様の電子素子用積層基板上に形成される素子の高精細化を図る上では、絶縁層貫通孔の直径は、1μm~500μmの範囲内であることが好ましく、1μm~200μmの範囲内であることがより好ましく、1μm~100μmの範囲内であることがさらに好ましい。絶縁層貫通孔の直径が上記範囲よりも大きいと、本実施態様の電子素子用積層基板を表示装置に用いた場合、所望の開口率が得られないともに、集積度(密度)を上げることができず、高精細化の妨げになるおそれがあるからである。また、絶縁層貫通孔に第1導通部を充填する観点からは、絶縁層貫通孔の直径が小さすぎると第1導通部を形成することが実質的に困難になる場合がある。
 また、絶縁層貫通孔の平面の形状が円形状ではない場合においても、絶縁層貫通孔の平面の面積が、上記の絶縁層貫通孔の直径で規定される面積と同程度になることが好ましい。
 第1導通部の大きさは、絶縁層貫通孔の大きさに依存する。そして、絶縁層貫通孔の大きさは、絶縁層の厚みに依存する。具体的には、絶縁層貫通孔の大きさは、絶縁層の厚みと同程度が実質的な下限となるため、絶縁層の厚みが薄いほど絶縁層貫通孔の大きさを小さくすることが可能である。そのため、絶縁層導通孔の大きさを小さくするには、絶縁層を薄くすることが望ましい。
 また、フォトリソグラフィー法により絶縁層貫通孔を形成する際に、非感光性のポリイミドを用いる場合は、絶縁層上に形成するレジスト層の厚みも絶縁層貫通孔の大きさに影響する。そのため、上述のように、径の小さい絶縁層貫通孔を形成するためには、感光性ポリイミドを用いることが好ましい。
 絶縁層貫通孔の中心位置は、導通部用金属部の中心位置と一致していてもよく一致していなくてもよい。
 絶縁層貫通孔の数は、本実施態様の電子素子用積層基板の用途に応じて適宜選択される。
 絶縁層貫通孔の配置としては、絶縁層貫通孔が金属層の開口部上に配置され、かつ導通部用金属部上に配置されていれば特に限定されるものではない。
 絶縁層貫通孔は、電子素子用積層基板の外周部に配置されていてもよい。例えば本実施態様の電子素子用積層基板を有機EL素子や電子ペーパーに用いた場合、図7に例示するように電子素子用積層基板1の外周部に絶縁層貫通孔12hが配置されていることにより、封止部26の外側に背面電極層用導通部7aおよび透明電極層用導通部7bを配置することができ、電子素子用積層基板によって素子への水分や酸素の浸入を効果的に防ぐことができるからである。
 図8に例示するように、絶縁層2は金属層3に対してパターン状に形成されており、金属層3の面に絶縁層2が存在せず、金属層3が露出している金属層露出領域11bが設けられていてもよい。なお、金属層露出領域については、後述する金属層の項に記載するので、ここでの説明は省略する。
 絶縁層の厚みは、上述の特性を満たすことができる厚みであれば特に限定されないが、具体的には、1μm~1000μmの範囲内であることが好ましく、より好ましくは1μm~200μmの範囲内、さらに好ましくは1μm~100μmの範囲内である。絶縁層の厚みが薄すぎると、絶縁性が維持できなかったり、金属層表面の凹凸を平坦化することが困難であったりするからである。また、絶縁層の厚みが厚すぎると、フレキシブル性が低下したり、過重になったり、製膜時の乾燥が困難になったり、材料使用量が増えるためにコストが高くなったりするからである。さらに、絶縁層の厚みが厚いとポリイミド等の樹脂は金属よりも熱伝導率が低いために熱伝導性が低下する。
 なお、絶縁層の形成方法および絶縁層貫通孔の形成方法については、後述の「E.電子素子用積層基板の製造方法」の項に記載するので、ここでの説明は省略する。
 (2)金属層
 本実施態様における金属層は、上記絶縁層上にパターン状に形成され、後述の第1導通部上に開口部を有するものであり、導通部と導通していないものである。
 金属層を構成する金属材料としては、例えば、アルミニウム、銅、銅合金、リン青銅、ステンレス鋼(SUS)、金、金合金、ニッケル、ニッケル合金、銀、銀合金、スズ、スズ合金、チタン、鉄、鉄合金、亜鉛、モリブデン、インバー材等が挙げられるが、特に限定されるものではない。これらは、後述する特性に合わせて適宜選択して用いられる。
 ここでいう金属材料とは、金属元素の単体もしくは合金のことであり、金属元素の定義は、シュライバー無機化学第3版(上)429pの記載にのっとり、シリコンは含まれない。(周期表で1~12族までの水素以外の全ての元素、13族のAl,Ga,In,Tl、14族のSn,Pb、15族のBiが金属元素である。)
 金属層は、寸法安定性の観点から、線熱膨張係数が0ppm/℃~25ppm/℃の範囲内であることが好ましい。、線熱膨張係数が大きすぎると、温度変化時に生じる伸び縮みが大きくなるため、寸法安定性に悪影響をおよぼすからである。
 また、金属層の線熱膨張係数は、寸法安定性の観点から、絶縁層の線熱膨張係数と近いことが好ましい。絶縁層と金属層との線熱膨張係数が近いほど、電子素子用積層基板の反りが抑制されるとともに、電子素子用積層基板の熱環境が変化した際に、絶縁層と金属層との界面の応力が小さくなり密着性が向上するからである。なお、金属層の線熱膨張係数と絶縁層の線熱膨張係数の差については、上記絶縁層の項に記載したので、ここでの説明は省略する。
 また、金属層の線熱膨張係数は、絶縁層に限らず、後述の第2金属層、第3金属層、電子素子部、密着層、電極および配線などの絶縁層上に形成される層の線熱膨張係数と近いことが望ましい。金属層の線熱膨張係数が絶縁層上に形成される層の線熱膨張係数と異なると、寸法安定性が低下するとともに反りやクラックの原因となるからである。絶縁層上に形成される層が、Zn、In、Ga、Cd、Ti、St、Sn、Te、Mg、W、Mo、Cu、Al、Fe、Sr、Ni、Ir、Mgなどの金属の酸化物や、Si、Ge、Bなどの非金属の酸化物、また上記元素の窒化物、硫化物、セレン化物、およびこれらの混合物(多元素からなるセラミックの様に原子レベルで混合されているものも含む)などの無機材料を主成分とする場合は、これらの無機材料には、線熱膨張係数が10ppm/℃以下のものも含まれることから、金属層の線熱膨張係数もより小さいことが望ましい。
 金属層の線熱膨張係数は、より好ましくは0ppm/℃~18ppm/℃の範囲内、さらに好ましくは0ppm/℃~12ppm/℃の範囲内、特に好ましくは0ppm/℃~7ppm/℃の範囲内である。
 なお、金属や合金の線熱膨張係数については、文献を参照することができる。例えば純金属の線熱膨張係数は、化学便覧 改訂4版 日本化学会編基礎編I542ページ、基礎編II17ページに記載されている。また、いくつかの合金や、酸化物の線熱膨張係数はMaterials Science and Engineering, an introduction, W. D. Callister Jr., John Wiley, 1985に記載されている。また、線熱膨張係数が未知のものについては、上記絶縁層の線熱膨張係数の測定と同様にして求めることができる。線熱膨張係数の測定方法については、金属層を幅5mm×長さ20mmに切断し、評価サンプルとする以外は、上記絶縁層の線熱膨張係数の測定方法と同様である。
 また、絶縁層上に形成される層が、上記のような酸化物を含有する酸化物層であり、本実施態様の電子素子用積層基板を用いて電子素子を作製する際に酸化プロセスを行う場合は、金属層は耐酸化性を有することが好ましい。本実施態様の電子素子用積層基板をTFT素子に用いた場合、通常、TFT素子の作製時に高温処理が施されるからである。特に、TFT素子が酸化物半導体層を有する場合には、酸素の存在下、高温でアニール処理が行なわれることから、金属層は耐酸化性を有することが好ましい。
 本実施態様の電子素子用積層基板を大型の電子素子に適用する場合や、微細加工が必要な電子素子に適用する場合など、高い寸法安定性が必要な場合は、金属層を構成する金属材料は、Fe(鉄)系合金であることが好ましく、特にSUSが好ましい。SUSは耐酸化性に優れ、また耐熱性にも優れている上、銅などに比べ線熱膨張係数が小さく寸法安定性に優れる。また、SUS304についてはSUS430よりも耐酸化性、耐食性が高いという利点があり、SUS430については、線熱膨張係数がSUS304より小さいという利点もある。一方、本実施態様の電子素子用積層基板をTFT素子に用いた場合、金属層およびTFT素子の線熱膨張係数を考慮すると、線熱膨張係数の観点からは、SUS430よりさらに低線熱膨張係数のチタンやインバーが好ましい。ただし、線熱膨張係数のみでなく、耐酸化性、耐熱性、金属箔の展性および延性などに起因する箔の加工性や、コストも考慮に入れて選択するのが望ましい。
 金属層の形態としては、特に限定されるものではなく、例えば、箔状や板状であってもよい。金属箔の場合、圧延箔であってもよく電解箔であってもよく、金属材料の種類に応じて適宜選択される。通常、合金からなる金属箔は圧延により作製される。
 金属層の厚みとしては、上述の特性を満たすことができる厚みであれば特に限定されないが、具体的には、1μm~1000μmの範囲内であることが好ましく、より好ましくは1μm~200μmの範囲内、さらに好ましくは1μm~100μmの範囲内である。金属層の厚みが薄すぎると、酸素や水蒸気に対するガスバリア性が低下したり、電子素子用積層基板の強度が低下したりするおそれがある。また、金属層の厚みが厚すぎると、フレキシブル性が低下したり、過重になったり、コスト高になったりする。
 金属層の表面粗さRaとしては、上記絶縁層の表面粗さRaよりも大きいものであり、例えば50nm~200nm程度である。なお、上記表面粗さの測定方法については、上記絶縁層の表面粗さの測定方法と同様である。
 金属層はパターン状に形成されるものであり、第1導通部上に開口部を有する。金属層の開口部の形状としては、後述する導通部用金属部を金属層の開口部内に配置できる形状であれば特に限定されるものではない。金属層の開口部の平面の形状は、例えば、円形状、楕円形状、多角形状、矩形状等の任意の形状とすることができる。
 金属層の開口部の大きさは、金属層の開口部内に導通部用金属部を配置し、かつ金属層の開口部上に絶縁層貫通孔を配置することができれば特に限定されるものではない。
 金属層の開口部の数は、本実施態様の電子素子用積層基板の用途に応じて適宜選択される。
 金属層の開口部の配置としては、導通部用金属部を金属層の開口部内に配置することができれば特に限定されるものではない。
 金属層の開口部は、上記絶縁層貫通孔と同様に、電子素子用積層基板の外周部に配置されていてもよい。
 金属層のパターンの端部は被覆層で絶縁されていることが好ましく、金属層の開口部内の導通部用金属部以外の部分は被覆層で充填されていることがより好ましい。これにより、金属層および導通部を絶縁することができるからである。中でも、金属層の開口部内の導通部用金属部以外の部分は、上記絶縁層または後述する第2絶縁層で充填されていることが好ましい。被覆層が絶縁層または第2絶縁層である場合には、電子素子用積層基板の製造工程を簡略化することができるからである。絶縁層および第2絶縁層のいずれが金属層の開口部内の導通部用金属部以外の部分に充填されるかは、本実施態様の電子素子用積層基板の製造方法に応じて適宜選択される。
 金属層が形成されている領域の面積としては、電子素子用積層基板に必要とされるバリア性を確保することができれば特に限定されるものではないが、電子素子用積層基板全体の面積を100%としたとき、金属層が形成されている領域全体の面積が80%以上であることが好ましく、90%以上であることがより好ましく、95%以上であることがさらに好ましい。金属層が形成されている領域全体の面積が上記範囲より小さいと、所望のバリア性が得られないおそれがあるからである。また、金属層が形成されている領域が少ないと、絶縁層および第2絶縁層の厚みにもよるが、電子素子用積層基板の強度が低下するおそれがあるからである。なお、金属層が形成されている領域全体の面積の上限は100%未満である。
 金属層は、金属層の少なくとも一方の面に絶縁層または第2絶縁層が存在せず、金属層が露出している金属層露出領域を有していてもよい。
 図9に例示するように、本実施態様の電子素子用積層基板1を有機EL素子21に用いた場合に、絶縁層2が金属層3の外縁部を除いて形成され、電子素子用積層基板1の素子が配置される面の金属層3の外縁部に金属層露出領域11bが設けられている場合には、電子素子用積層基板1の金属層3と透明封止基板25とを直に密着させることが可能となり、有機EL素子への水分や酸素の浸入をより強固に防ぐことができる。また、電子素子用積層基板の素子が配置される面に金属層露出領域が設けられている場合、封止部を金属層露出領域に選択的に配置することで、有機EL素子を面内で区分けしたり、多面付けした状態で封止したりすることが可能となり、高い生産性で素子を製造できるといった利点を有する。
 また、図7および図9に例示するように、本実施態様の電子素子用積層基板1を有機EL素子21に用いた場合に、第2絶縁層4が金属層3に対してパターン状に形成され、電子素子用積層基板1の素子が配置される面とは反対側の面に金属層露出領域11aが設けられている場合には、電子素子用積層基板の放熱性を高めることができる。これにより、有機EL素子の発熱による性能劣化を効果的に抑制することができる。
 金属層露出領域の形状、大きさ、配置、数等としては、特に限定されるものではなく、上述したような金属層露出領域を設ける目的に応じて適宜選択される。
 金属層の形成方法としては、一般的な方法を用いることができ、金属材料の種類や金属層の厚みなどに応じて適宜選択される。例えば、金属層単体を得る方法であってもよく、絶縁層上に金属材料を蒸着し、金属層と絶縁層との積層体を得る方法であってもよい。中でも、ガスバリア性の観点から、金属層単体を得る方法が好ましい。
 なお、金属層のパターニング方法については、後述の「E.電子素子用積層基板の製造方法」の項に記載するので、ここでの説明は省略する。
 (3)第1導通部
 本実施態様における第1導通部は、上記絶縁層貫通孔に充填されるものであり、導通部の一部を構成するものである。
 第1導通部の材料としては、絶縁層貫通孔に充填できるものであれば特に限定されるものではなく、通常、金属が用いられる。金属としては、例えば、アルミニウム(Al)、金(Au)、銀(Ag)、コバルト(Co)、ニッケル(Ni)、白金(Pt)、銅(Cu)、スズ(Sn)、亜鉛(Zn)、クロム(Cr)、鉄(Fe)およびこれら金属の合金等を挙げることができる。
 第1導通部は1種類の材料から形成されていてもよく、2種類以上の材料を用いて形成されていてもよい。
 また、電解めっきにより第1導通部を形成する際には、基本的に、上記金属の単体が用いられる。これら金属は、1種類単独で用いてもよく、複数の金属を用いてもよい。異なる金属を用いてめっきを行う場合には、順次めっきを施すことになる。
 電気伝導性の観点からは、第1導通部は電気抵抗率が低いことが望ましい。具体的には、室温における電気抵抗率が、1×10-4Ωcm以下であることが望ましく、5×10-5Ωcm以下であることがさらに望ましく、1×10-5Ωcm以下であることがことさらに望ましい。
 第1導通部の態様としては、電子素子用積層基板の厚み方向、すなわち絶縁層の厚み方向に形成されていれば特に限定されるものではない。中でも、絶縁層の厚み方向に対して平行に第1導通部が形成されていることが好ましい。
 また、第1導通部の形状は、上記絶縁層貫通孔の形状に応じて適宜決定されるものであり、本実施態様の電子素子用積層基板の用途等に応じて適宜決定することができるものであり、特に限定されるものではない。第1導通部の平面の形状としては、例えば、円形状、楕円形状、多角形状、矩形状等の任意の形状とすることができる。また、第1導通部の形状は絶縁層の表裏にて同一であってもよく異なっていてもよい。
 第1導通部の大きさは、上記絶縁層貫通孔の大きさに応じて適宜決定されるものである。第1導通部の平面の形状を円形状とする場合、第1導通部の直径は、上記絶縁層貫通孔の直径と同様とすることができる。また、第1導通部の平面の形状が円形状ではない場合においても、第1導通部の平面の面積が、上記の第1導通部の直径で規定される面積と同程度になることが好ましい。
 第1導通部の配置としては、第1導通部が絶縁層貫通孔に充填されていれば特に限定されるものではない。
 また、第1導通部は、上記絶縁層貫通孔と同様に、電子素子用積層基板の外周部に配置されていてもよい。
 第1導通部の数は、本実施態様の電子素子用積層基板の用途に応じて適宜選択される。また、第1導通部が複数配置されている場合、その配置としては本実施態様の電子素子用積層基板の用途に応じて適宜選択され、例えば図1(b)に示すように規則的に配列されていてもよい。
 なお、第1導通部の形成方法については、後述の「E.電子素子用積層基板の製造方法」の項に記載するので、ここでの説明は省略する。
 (4)導通部用金属部
 本実施態様における導通部用金属部は、上記金属層の開口部内に形成され、上記第1導通部上に配置され、上記金属層と同一材料からなるものであり、導通部の一部を構成するものである。
 導通部用金属部は、金属層と同一材料からなるものであれば特に限定されないが、金属層のパターニングと同時に形成されたものであることが好ましい。金属層をエッチングすることにより金属層の加工と導通部用金属部の形成が同時にできる、またパターニング前の金属層を給電層として電解めっきを行うことができる、など、導通部の形成プロセスを短縮することが可能となるからである。
 導通部用金属部の形状としては、金属層の開口部内に導通部用金属部を配置できる形状であればよく、本実施態様の電子素子用積層基板の用途等に応じて適宜決定することができるものであり、特に限定されるものではない。導通部用金属部の平面の形状としては、例えば、円形状、楕円形状、多角形状、矩形状等の任意の形状とすることができる。また、導通部用金属部の形状は表裏にて同一であってもよく異なっていてもよい。
 導通部用金属部の大きさは、金属層の開口部内に導通部用金属部が配置され、導通部用金属部が絶縁層と絶縁層貫通孔に充填された第1導通部とにより支持されており、導通部用金属部が第1導通部上に配置されていれば特に限定されるものではなく、導通部用金属部は第1導通部よりも小さくてもよく大きくてもよい。
 導通部用金属部の数は、本実施態様の電子素子用積層基板の用途に応じて適宜選択される。
 導通部用金属部の配置としては、金属層の開口部内に導通部用金属部が配置されていれば特に限定されるものではない。
 導通部用金属部は、上記絶縁層貫通孔と同様に、電子素子用積層基板の外周部に配置されていてもよい。
 導通部用金属部の形成方法としては、上記金属層のパターニング方法と同様とすることができる。
 (5)第2絶縁層
 本実施態様においては、上記金属層上に第2絶縁層が形成されていることが好ましい。金属層の両面に絶縁層および第2絶縁層がそれぞれ形成されていることにより、金属層および導通部を絶縁することができるとともに、第2絶縁層上に導通部と導通するように電極や配線等を形成することができるからである。
 本実施態様における第2絶縁層は、金属層上に形成され、上記導通部用金属部上に配置された第2絶縁層貫通孔を有するものである。
 なお、第2絶縁層の特性、材料、厚み、形成方法等については、上記絶縁層と同様であるので、ここでの説明は省略する。
 第2絶縁層は、金属層の開口部内の導通部用金属部以外の部分に充填されていてもよい。すなわち、金属層のパターンの端部が第2絶縁層で絶縁されていてもよい。これにより、金属層および導通部を絶縁することができるからである。
 第2絶縁層は、導通部用金属部上に配置された第2絶縁層貫通孔を有する。
 なお、第2絶縁層貫通孔の形状、中心位置、大きさ、数、配置、形成方法等については、上記絶縁層貫通孔と同様であるので、ここでの説明は省略する。
 第2絶縁層貫通孔の形状は、上記絶縁層貫通孔の形状と同じであってもよく異なっていてもよい。また、第2絶縁層貫通孔の中心位置は、上記絶縁層貫通孔の中心位置と一致していてもよく一致していなくてもよい。
 上述したように、第2絶縁層は金属層に対してパターン状に形成されており、金属層の面に第2絶縁層が存在せず、金属層が露出している金属層露出領域が設けられていてもよい。
 (6)第2導通部
 本実施態様においては、上記第2絶縁層貫通孔に第2導通部が充填されていてもよい。この第2導通部は、上記第2絶縁層貫通孔に充填されるものであり、導通部の一部を構成するものである。
 なお、第2導通部の材料、大きさ、配置、数、形成方法等については、上記第1導通部と同様であるので、ここでの説明は省略する。
 第2導通部の材料は、上記第1導通部の材料と同じであってもよく異なっていてもよい。
 (7)導通部
 本実施態様における導通部は、電子素子用積層基板の厚み方向に形成され、電子素子用積層基板の表裏を導通し、上記金属層と導通していないものであり、少なくとも上記第1導通部と上記導通部用金属部とを有するものである。また、導通部は、上記第2導通部をさらに有していてもよい。
 導通部は、通常、電子素子部の電極や配線に接続されている。なお、導通部が電極や配線に接続されているとは、少なくとも一部の導通部が電極や配線に接続されていることをいう。例えば、全ての導通部が電極や配線に接続されていてもよく、一部の導通部が電極や配線に接続されていてもよい。
 導通部の配置としては、導通部が電子素子用積層基板の厚み方向に形成され、電子素子用積層基板の表裏を導通していれば特に限定されるものではない。
 また、導通部は、上述したように、電子素子用積層基板の外周部に配置されていてもよい。
 導通部の数は、本実施態様の電子素子用積層基板の用途に応じて適宜選択される。また、導通部が複数配置されている場合、その配置としては本実施態様の電子素子用積層基板の用途に応じて適宜選択され、例えば図1(b)に示すように規則的に配列されていてもよい。
 本実施態様の電子素子用積層基板をアクティブマトリクス型の電子素子に用いる場合、図10(a)、(b)に例示するように、電子素子部30のゲート線32gに接続されたゲート線用導通部7gと、電子素子部30のソース線32sに接続されたソース線用導通部7sとを設けることができる。なお、図10(a)は電子素子用積層基板の絶縁層2側の面から見た平面図であり、図10(b)は電子素子用積層基板の第2絶縁層4側の面から見た平面図であり、図10(a)、(b)は配線を簡略に示した模式図である。図10(a)では、絶縁層2上に、すなわち電子素子用積層基板の絶縁層2側に電子素子部30が形成されている。図10(b)では、第2絶縁層4上に、すなわち電子素子用積層基板の第2絶縁層4側にドライバー(制御IC)35が形成され、ゲート線用導通部7gおよびソース線用導通部7sがドライバー(制御IC)35に配線33によって接続されている。
 アクティブマトリクス型の電子素子の配線方法については、公知の方法を採用することができる。
 本実施態様の電子素子用積層基板をパッシブマトリクス型の電子素子に用いる場合、図11に例示するように、電子素子部30の背面電極層に接続されたx配線32xに接続された背面電極層用導通部7aと、電子素子部30の透明電極層に接続されたy配線32yに接続された透明電極層用導通部7bとを設けることができる。なお、図11は電子素子用積層基板の絶縁層2側の面から見た平面図であり、配線を簡略に示した模式図である。図11では、絶縁層2上に、すなわち電子素子用積層基板の絶縁層2側に、電子素子部30、x配線32xおよびy配線32yが形成されている。
 また、本実施態様の電子素子用積層基板をパッシブマトリクス型の電子素子に用いる場合、図12に例示するように、電子素子部30毎に導通部7を設けることができる。なお、図12は電子素子用積層基板の絶縁層2側の面から見た平面図である。図12では、絶縁層2上に、すなわち電子素子用積層基板の絶縁層2側に電子素子部30が形成されている。また、図示しないが、第2絶縁層上に、すなわち電子素子用積層基板の第2絶縁層側に、電子素子部30の背面電極層に接続されたx配線、および、電子素子部30の透明電極層に接続されたy配線が形成されている。
 パッシブマトリクス型の電子素子の配線方法については、公知の方法を採用することができる。
 (8)第2金属層
 本実施態様の電子素子用積層基板は、図13に例示するように、絶縁層2の金属層3側とは反対側の面に形成され、金属層3の開口部13hを覆うように配置され、第1導通部6と導通する第2金属層16をさらに有することが好ましい。金属層の開口部を覆うように第2金属層が配置されていることで、電子素子用積層基板の厚み方向に、金属層、第2金属層、導通部用金属部、第1導通部、第2導通部がいずれも存在しない領域をなくすことができ、水分や酸素の透過を妨げることが可能となる。本実施態様の電子素子用積層基板を素子を上から封止する封止基板として用いる場合には、特に、この第2金属層が形成されていることが好ましい。
 第2金属層は電子素子部の電極や配線となり得るものであることから、第2金属層を構成する材料としては、本実施態様の電子素子用積層基板の用途に応じて適宜選択される。
 例えば本実施態様の電子素子用積層基板を有機EL素子や電子ペーパーに用いる場合、第2金属層は背面電極層となり得る。この場合、第2金属層の材料としては、導電体であれば特に限定されるものではなく、例えば、Au、Ta、W、Pt、Ni、Pd、Cr、Cu、Mo、アルカリ金属、アルカリ土類金属等の金属単体、これらの金属の酸化物、およびAlLi、AlCa、AlMg等のAl合金、MgAg等のMg合金、Ni合金、Cr合金、アルカリ金属の合金、アルカリ土類金属の合金等の合金などを挙げることができる。これらの導電体は、単独で用いてもよく、2種以上を組み合わせて用いてもよく、2種以上を用いて積層させてもよい。
 また、例えば本実施態様の電子素子用積層基板をTFT素子に用いる場合、第2金属層はゲート線、ソース線、TFTを構成するゲート電極、ソース電極、ドレイン電極となり得る。この場合、第2金属層は、導電性の観点から無機材料で構成されることが望ましい。第2金属層を構成する無機材料としては、所望の導電性を備えるものであれば特に限定されるものではなく、一般的にTFTに用いられる導電体を用いることができる。このような無機材料の例としては、Cu、Ta、Ti、Al、Zr、Cr、Nb、Hf、Mo、Au、Ag、Pt、Mo-Ta合金、W-Mo合金、ITO、IZO等を挙げることができる。
 第2金属層の形成位置としては、第2金属層が絶縁層の金属層側とは反対側の面に形成されていればよく、第2金属層が絶縁層の直上に形成されていてもよく、絶縁層の金属層側とは反対側の面に後述の密着層が形成されている場合には第2金属層が密着層の直上に形成されていてもよく、本実施態様の電子素子用積層基板をTFT素子に用いる場合には絶縁層および第2金属層の間に半導体層、ゲート絶縁膜等が形成されていてもよい。中でも、第2金属層が絶縁層の直上に形成されている、あるいは第2金属層が密着層の直上に形成されていることが好ましい。
 また、第2金属層の配置としては、第2金属層が金属層の開口部を覆うように配置され、かつ、電子素子用積層基板の厚み方向に、金属層、第2金属層、導通部用金属部、第1導通部、第2導通部がいずれも存在しない領域がないように配置されていればよく、本実施態様の電子素子用積層基板の用途に応じて適宜選択される。
 第2金属層の形成方法としては、電子素子における一般的な電極や配線の形成方法と同様とすることができる。
 また、第2金属層の厚みとしては、本実施態様の電子素子用積層基板の用途に応じて適宜選択されるものであり、電子素子における一般的な電極や配線の厚みと同様とすることができる。
 (9)第3金属層
 本実施態様の電子素子用積層基板は、図14に例示するように、第2絶縁層4上に形成され、金属層3の開口部13hを覆うように配置され、第2導通部10と導通する第3金属層17をさらに有することが好ましい。金属層の開口部を覆うように第3金属層が配置されていることで、電子素子用積層基板の厚み方向に、金属層、第3金属層、導通部用金属部、第1導通部、第2導通部がいずれも存在しない領域をなくすことができ、水分や酸素の透過を妨げることが可能となる。本実施態様の電子素子用積層基板を素子を上から封止する封止基板として用いる場合には、特に、この第3金属層が形成されていることが好ましい。
 第3金属層は電子素子部の電極や配線となり得るものであり、第3金属層の材料としては、上記第2金属層の材料と同様とすることができる。
 第3金属層の形成位置としては、第3金属層が第2絶縁層上に形成されていればよい。通常は、第3金属層が第2絶縁層の直上に形成される。
 また、第3金属層の配置としては、第3金属層が金属層の開口部を覆うように配置され、かつ、電子素子用積層基板の厚み方向に、金属層、第3金属層、導通部用金属部、第1導通部、第2導通部がいずれも存在しない領域がないように配置されていればよく、本実施態様の電子素子用積層基板の用途に応じて適宜選択される。
 第3金属層の形成方法および厚みとしては、上記第2金属層の形成方法および厚みと同様とすることができる。
 本実施態様においては、絶縁層の金属層側とは反対側の面に上記第2金属層が形成され、第2絶縁層上に第3金属層が形成され、すなわち電子素子用積層基板の両面にそれぞれ第2金属層および第3金属層が形成され、第2金属層および第3金属層が金属層の開口部を覆うように配置されていることが好ましい。電子素子用積層基板の両面にそれぞれ第2金属層および第3金属層が形成され、金属層の開口部を覆うように第2金属層および第3金属層が配置されていることで、水分や酸素の透過を効果的に妨げることが可能となる。本実施態様の電子素子用積層基板を封止基板として用いる場合には、特に、第2金属層および第3金属層が形成されていることが好ましい。
 (10)電極および配線
 本実施態様においては、上記絶縁層の上記金属層側とは反対側の面に電極および/または配線が形成されていてもよい。
 電極および配線を構成する材料としては、本実施態様の電子素子用積層基板の用途に応じて適宜選択されるものであり、上記第2金属層の材料を用いることができる。また、例えば本実施態様の電子素子用積層基板を有機EL素子に用いる場合であって、有機発光層上に電極や配線が配置される場合など、電極や配線に透明性が要求される場合には、酸化インジウム錫(ITO)、酸化インジウム亜鉛(IZO)、酸化錫、酸化亜鉛、酸化インジウム、酸化アルミニウム亜鉛(AZO)等の導電性酸化物や、ポリアニリン、ポリエチレンジオキシチオフェン等の導電性高分子材料を用いることができる。
 電極および配線の形成位置としては、電極や配線が絶縁層の金属層側とは反対側の面に形成されていればよく、電極や配線が絶縁層の直上に形成されていてもよく、絶縁層の金属層側とは反対側の面に後述の密着層が形成されている場合には電極や配線が密着層の直上に形成されていてもよく、本実施態様の電子素子用積層基板をTFT素子に用いる場合には絶縁層と電極や配線との間に半導体層、ゲート絶縁膜等が形成されていてもよい。中でも、電極や配線が絶縁層の直上に形成されている、あるいは電極や配線が密着層の直上に形成されていることが好ましい。
 また、電極および配線の配置としては、特に限定されるものではなく、本実施態様の電子素子用積層基板の用途に応じて適宜選択される。
 電極および配線の形成方法としては、電子素子における一般的な電極や配線の形成方法と同様とすることができる。
 また、電極および配線の厚みとしては、電極や配線の種類に応じて適宜選択されるものであり、電子素子における一般的な電極や配線の厚みと同様とすることができる。
 (11)密着層
 本実施態様においては、図15に例示するように、絶縁層2の金属層3側とは反対側の面に、無機化合物を含む密着層9が形成されていてもよい。密着層は、電子素子用積層基板および電子素子部の密着力を高めるために設けられる層である。
 密着層は平滑性を有することが好ましい。密着層の表面粗さRaは、金属層の表面粗さRaよりも小さければよく、具体的に、10nm以下であることが好ましく、5nm以下であることがさらに好ましい。密着層の表面粗さRaが大きすぎると、本実施態様の電子素子用積層基板をTFT素子に用いた場合、TFT素子の電気的性能が劣化するおそれがあるからである。なお、上記表面粗さの測定方法については、上記絶縁層の表面粗さの測定方法と同様である。
 また、密着層は耐熱性を有することが好ましい。本実施態様の電子素子用積層基板をTFT素子に用いた場合、TFT素子の作製時には通常、高温処理が施されるからである。密着層の耐熱性としては、密着層の5%重量減少温度が300℃以上であることが好ましい。
 なお、5%重量減少温度の測定については、熱分析装置(DTG-60((株)島津製作所製))を用いて、雰囲気:窒素雰囲気、温度範囲:30℃~600℃、昇温速度:10℃/minにて、熱重量・示差熱(TG-DTA)測定を行い、試料の重量が5%減る温度を5%重量減少温度(℃)とした。
 密着層上には電極や配線が形成される場合があるため、密着層は、通常、絶縁性を有する。
 また、本実施態様の電子素子用積層基板をTFT素子に用いる場合、密着層は、絶縁層に含まれる不純物イオンなどがTFT素子の半導体層に拡散するのを防ぐものであることが好ましい。具体的に、密着層のイオン透過性としては、鉄(Fe)イオン濃度が0.1ppm以下であることが好ましく、あるいはナトリウム(Na)イオン濃度が50ppb以下であることが好ましい。なお、Feイオン、Naイオンの濃度の測定方法としては、密着層上に形成された層をサンプリングして抽出した後、イオンクロマトグラフィー法により分析する方法が用いられる。
 密着層を構成する無機化合物としては、上述の特性を満たすものであれば特に限定されるものではなく、例えば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、酸化アルミニウム、窒化アルミニウム、酸窒化アルミニウム、酸化クロム、酸化チタンを挙げることができる。これらは1種であってもよく2種以上であってもよい。
 密着層は、単層であってもよく多層であってもよい。
 密着層が多層膜である場合、上述の無機化合物からなる層が複数層積層されていてもよく、上述の無機化合物からなる層と金属からなる層とが積層されていてもよい。この場合に用いられる金属としては、上述の特性を満たす密着層を得ることができれば特に限定されるものではなく、例えば、クロム、チタン、アルミニウム、ケイ素を挙げることができる。
 また、密着層が多層膜である場合、密着層の最表層は酸化ケイ素膜であることが好ましい。すなわち、本実施態様の電子素子用積層基板上にTFT素子を作製する際、酸化ケイ素膜上にTFT素子が作製されることが好ましい。酸化ケイ素膜は上述の特性を十分に満たすからである。この場合の酸化ケイ素はSiO(Xは1.5~2.0の範囲内)であることが好ましい。
 中でも、密着層は、絶縁層上に形成され、クロム、チタン、アルミニウム、ケイ素、窒化ケイ素、酸窒化ケイ素、酸化アルミニウム、窒化アルミニウム、酸窒化アルミニウム、酸化クロムおよび酸化チタンからなる群から選択される少なくとも1種からなる第1密着層と、第1密着層上に形成され、酸化ケイ素からなる第2密着層とを有することが好ましい。第1密着層により絶縁層と第2密着層との密着性を高めることができ、第2密着層により絶縁層と電子素子部との密着性を高めることができるからである。また、酸化ケイ素からなる第2密着層は上述の特性を十分に満たすからである。
 密着層の厚みは、上述の特性を満たすことができる厚みであれば特に限定されないが、具体的には、1nm~500nmの範囲内であることが好ましい。中でも、密着層が上述したように第1密着層および第2密着層を有する場合、第2密着層の厚みは第1密着層よりも厚く、第1密着層は比較的薄く、第2密着層は比較的厚いことが好ましい。この場合、第1密着層の厚みは、0.1nm~50nmの範囲内であることが好ましく、より好ましくは0.5nm~20nmの範囲内、さらに好ましくは1nm~10nmの範囲内である。また、第2密着層の厚みは、10nm~500nmの範囲内であることが好ましく、より好ましくは50nm~300nmの範囲内、さらに好ましくは80nm~120nmの範囲内である。厚みが薄すぎると、十分な密着性が得られないおそれがあり、厚みが厚すぎると、密着層にクラックが生じるおそれがあるからである。
 密着層上には電極や配線が形成され、電極や配線は導通部に接続されるため、図15に例示するように、密着層9は通常、パターン状に形成され、第1導通部6上に配置された開口部19hを有する。
 密着層の開口部の配置としては、導通部が密着層の開口部内に配置されていれば特に限定されるものではない。例えば、導通部毎に密着層の開口部が配置されていてもよく、複数の導通部が密着層の開口部内に配置されるように密着層の開口部が配置されていてもよい。
 密着層の開口部の形状としては、密着層の開口部内に導通部を配置できる形状であれば特に限定されるものではない。
 密着層の開口部の大きさは、密着層の開口部内に導通部を配置できれば特に限定されるものではない。
 密着層の開口部の数は、本実施態様の電子素子用積層基板の用途に応じて適宜選択される。
 絶縁層が金属層に対してパターン状に形成されている場合には、密着層も絶縁層と同様に金属層に対してパターン状に形成されていることが好ましい。金属層上に直に密着層が形成されていると、密着層にクラックなどが生じる場合があるからである。
 密着層の形成方法としては、上述の無機化合物からなる層や上述の金属からなる層を形成することができる方法であれば特に限定されるものではなく、例えば、DC(直流)スパッタリング法、RF(高周波)マグネトロンスパッタリング法、プラズマCVD(化学気相蒸着)法等を挙げることができる。中でも、上述の無機化合物からなる層を形成する場合であって、アルミニウムやケイ素を含む層を形成する場合には、反応性スパッタリング法を用いることが好ましい。絶縁層との密着性に優れる膜が得られるからである。
 密着層のパターニング方法としては、フォトリソグラフィー法、レーザー等で直接加工する方法、メタルマスクを介してスパッタもしくは蒸着することにより、位置選択的に密着層を形成する方法を用いることができる。
 また本実施態様においては、上記密着層が、絶縁層と金属層の間に形成されていてもよい。絶縁層と金属層の密着性を高めることが可能となるからである。例えば、後述の「E.電子素子用積層基板の製造方法」の項に記載するように、絶縁層および金属層を積層する際に絶縁層上に金属層を形成する場合には、絶縁層と金属層の密着性を高めるために、絶縁層上に密着層を形成し、密着層上に金属層を形成することができる。
 (12)被覆層
 本実施態様においては、金属層のパターンの端部が被覆層で絶縁されていてもよく、また金属層の開口部内の導通部用金属部以外の部分が被覆層で充填されていてもよい。
 被覆層としては、金属層のパターンの端部を覆い絶縁することができ、さらには金属層の開口部内の導通部用金属部以外の部分に充填することができるものであれば特に限定されるものではなく、上記の絶縁層または第2絶縁層であってもよく、絶縁層および第2絶縁層とは異なる絶縁膜であってもよい。被覆層の種類は、本実施態様の電子素子用積層基板の製造方法に応じて適宜選択される。中でも、被覆層は、絶縁層または第2絶縁層であることが好ましい。
 (13)その他の構成
 本実施態様においては、金属層と絶縁層および第2絶縁層との間に中間層が形成されていてもよい。例えば、金属層と絶縁層および第2絶縁層との間に、金属層を構成する金属が酸化された酸化膜からなる中間層が形成されていてもよい。これにより、金属層と絶縁層および第2絶縁層との密着性を高めることができる。この酸化膜は、金属層表面が酸化されることで形成される。
 (14)用途
 本実施態様の電子素子用積層基板は、水分や酸素の浸入防止が必要となる電子素子に用いられる。具体的には、有機EL素子、電子ペーパー、TFT素子、有機薄膜太陽電池、固体撮像素子などが挙げられる。本実施態様の電子素子用積層基板は、素子を支持する支持基板として用いてもよく、素子を上から封止する封止基板として用いてもよい。中でも、本実施態様の電子素子用積層基板は、有機EL素子、電子ペーパー、TFT素子を支持する支持基板として好適に用いられる。また、本実施態様の電子素子用積層基板は、例えば室内照明用途の全面発光の有機EL素子など、TFT素子を有さない有機EL素子を上部から封止する封止基板としても好適に用いられる。
 なお、有機EL素子、電子ペーパー、TFT素子については、後述の「B.電子素子」、「C.有機EL表示装置」および「D.電子ペーパー」の項に記載するので、ここでの説明は省略する。
 (15)電子素子用積層基板の製造方法
 本実施態様の電子素子用積層基板の製造方法としては、特に限定されるものではなく、種々の製造方法により作製することができる。
 なお、電子素子用積層基板の製造方法については、後述の「E.電子素子用積層基板の製造方法」の項に記載するので、ここでの説明は省略する。
 2.第2実施態様
 本実施態様の電子素子用積層基板は、絶縁層貫通孔を有する絶縁層と、上記絶縁層貫通孔に充填された第1導通部と、上記絶縁層上にパターン状に形成され、上記第1導通部上に開口部を有する金属層と、上記電子素子用積層基板の厚み方向に形成され、上記電子素子用積層基板の表裏を導通し、少なくとも上記第1導通部を有する導通部とを有することを特徴とするものである。
 本実施態様の電子素子用積層基板について、図面を参照しながら説明する。
 図2(a)~(c)は、本実施態様の電子素子用積層基板の一例を示す概略断面図および平面図であり、図2(a)は図2(b)、図2(c)のB-B線断面図であり、図2(b)、(c)は電子素子用積層基板1の金属層3側の面から見た平面図である。
 図2(a)~(c)に例示する電子素子用積層基板1は、絶縁層貫通孔12hを有する絶縁層2と、絶縁層貫通孔12hに充填された第1導通部6と、絶縁層2上にパターン状に形成され、第1導通部6上に開口部を有する金属層3とを有している。そして、絶縁層貫通孔12hに充填された第1導通部6により導通部7が構成されている。図2(b)においては金属層3の開口部13hが第1導通部6(絶縁層貫通孔12h)毎に設けられている。一方、図2(c)においては金属層3の開口部13hが、複数の第1導通部6(絶縁層貫通孔12h)が一つの金属層3の開口部13h内に配置されるように設けられている。
 この電子素子用積層基板1では、第1導通部6が金属層3の開口部13h上に配置されていることから、金属層3と導通部7とが導通していない。したがって、導通部7を介して表面から裏面に配線を取り出すことが可能となる。
 図16(a)、(b)は、本実施態様の電子素子用積層基板の他の例を示す概略断面図および平面図であり、図16(a)は図16(b)のE-E線断面図であり、図16(b)は電子素子用積層基板1の第2絶縁層4側の面から見た平面図である。
 図16(a)、(b)に例示する電子素子用積層基板1は、図2(a)、(b)に示す電子素子用積層基板1が、金属層3上に形成され、第1導通部6上に配置された第2絶縁層貫通孔14hを有する第2絶縁層4と、第2絶縁層貫通孔14hに充填された第2導通部10とをさらに有するものである。導通部7は、絶縁層貫通孔12hに充填された第1導通部6と、第2絶縁層貫通孔14hに充填された第2導通部10とにより構成されている。また、金属層3のパターンの端部13sが被覆層(図16(a)においては第2絶縁層4)で絶縁され、金属層3の開口部13h内の導通部7以外の部分が被覆層(図16(a)においては第2絶縁層4)で充填されている。
 この電子素子用積層基板1では、第1導通部6が金属層3の開口部13h上に配置され、第2導通部10が第1導通部6上に配置され、金属層3の開口部13h内の導通部7以外の部分が被覆層(図16(a)においては第2絶縁層4)で充填されていることから、金属層3と導通部7とが導通していない。したがって、導通部7を介して表面から裏面に配線を取り出すことが可能となる。
 図17は、本実施態様の電子素子用積層基板を備える有機EL素子の一例を示す概略断面図である。図17に例示する有機EL素子21は、図16(a)、(b)に例示する電子素子用積層基板1を備えるものである。有機EL素子21は、電子素子用積層基板1と、電子素子用積層基板1の絶縁層2上に形成された有機EL素子部20と、有機EL素子部20上に配置された透明封止基板25と、電子素子用積層基板1および透明封止基板25を接着させて素子を封止する封止部26とを有している。有機EL素子部20は、背面電極層22と、背面電極層22上に形成され、有機発光層を含むEL層23と、EL層23上に形成された透明電極層24とを有している。電子素子用積層基板1の2つの導通部7a、7bのうち、一方の背面電極層用導通部7aは背面電極層22に接続され、他方の透明電極層用導通部7bは透明電極層24に接続されている。この有機EL素子21は、透明封止基板25側から発光Lを取り出すトップエミッション型である。
 図18は、本実施態様の電子素子用積層基板を備える有機EL素子の他の例を示す概略断面図である。図18に例示する有機EL素子21において、電子素子用積層基板1は、図16(a)、(b)に例示する電子素子用積層基板1が、絶縁層2の金属層3側とは反対側の面に形成され、金属層3の開口部を覆うように配置され、第1導通部6と導通する第2金属層16と、第2絶縁層4上に形成され、金属層13の開口部を覆うように配置され、第2導通部10と導通する第3金属層17とをさらに有するものである。また、電子素子用積層基板1において、第2絶縁層4は金属層3に対してパターン状に形成されており、金属層3の面に第2絶縁層4が存在せず、金属層3が露出している金属層露出領域11aが設けられている。有機EL素子21は、透明基板27と、透明基板27上に形成された有機EL素子部20と、有機EL素子部20上に配置された電子素子用積層基板1と、有機EL素子部20が形成された透明基板27および電子素子用積層基板1を接着させて素子を封止する封止部26とを有している。有機EL素子部20は、透明電極層24と、透明電極層24上に形成され、有機発光層を含むEL層23と、EL層23上に形成された背面電極層22とを有している。電子素子用積層基板1の2つの導通部7a,7bのうち、一方の透明電極層用導通部7bは透明電極層24に接続され、他方の背面電極層用導通部7aは背面電極層22に接続されている。この有機EL素子21は、透明基板27側から発光Lを取り出すボトムエミッション型である。
 本実施態様によれば、上記第1実施態様と同様に、バリア性および狭額縁を同時に実現することが可能である。
 また本実施態様によれば、上記第1実施態様と同様に、放熱性を付与することができる。特に、図18に例示するように金属層露出領域11aが設けられている場合には、電子素子用積層基板の放熱性を高めることができる。
 さらに、図18に例示するように金属層3の開口部を覆うように第2金属層16および第3金属層17が配置されている場合には、電子素子用積層基板の厚み方向に、金属層、導通部、第2金属層および第3金属層がいずれも存在しない領域をなくすことができ、水分や酸素の透過を効果的に妨げることが可能となる。本実施態様の電子素子用積層基板を素子を上から封止する封止基板として用いる場合には、特に金属層の開口部を覆うように第2金属層および第3金属層が配置されていることが好ましい。
 また本実施態様においては、めっき法などにより第1導通部のみまたは第1導通部および第2導通部のみからなる導通部を形成することができるので、導通部の電気抵抗を小さくすることができる。さらに、金属層を給電層として電解めっき法により第1導通部や第2導通部を形成することができ、めっき適正が高いという利点を有する。また、銀ペーストなどの導電ペーストを用いて第1導通部や第2導通部を形成する場合には、プロセスの工程数を削減することができる。
 なお、絶縁層、金属層、第1導通部、第2絶縁層、第2導通部、第2金属層、第3金属層、電極および配線、密着層、被覆層、その他の構成、用途等については、上記第1実施態様と同様であるので、ここでの説明は省略する。以下、本実施態様の電子素子用積層基板の他の構成について説明する。
 (1)導通部
 本実施態様における導通部は、電子素子用積層基板の厚み方向に形成され、電子素子用積層基板の表裏を導通し、上記金属層と導通していないものであり、少なくとも第1導通部を有するものである。また、導通部は、第2導通部をさらに有していてもよい。
 なお、導通部のその他の点については、上記第1実施態様と同様であるので、ここでの説明は省略する。
 (2)電子素子用積層基板の製造方法
 本実施態様の電子素子用積層基板の製造方法としては、特に限定されるものではなく、種々の製造方法により作製することができる。
 図19は、本実施態様の電子素子用積層基板の製造方法の一例を示す工程図である。まず、金属層3と絶縁層2と金属膜55とが順に積層された三層材を準備する(図19(a)、積層体準備工程)。次いで、金属層3上にドライフィルムレジストをラミネートして、フォトリソグラフィー法により金属層3をパターニングして、開口部13hを形成する(図19(b)、金属層パターニング工程)。次に、金属層3上に感光性ポリイミドまたは感光性ポリイミド前駆体を用いて第2絶縁層4を形成する(図19(c)、第2絶縁層形成工程)。続いて、フォトリソグラフィー法により第2絶縁層4をパターニングして、第2絶縁層貫通孔14hを形成する(図19(d)、第2絶縁層貫通孔形成工程)。次いで、第2絶縁層4のパターンをマスクとして、ウェットエッチングにより絶縁層2をパターニングして、絶縁層貫通孔12hを形成する(図19(e)、絶縁層貫通孔形成工程)。この際、ポリイミド前駆体を用いて第2絶縁層4を形成し、第2絶縁層4上にドライフィルムレジストをラミネートして、フォトリソグラフィー法により第2絶縁層4をパターニングして、第2絶縁層貫通孔14hを形成した後、第2絶縁層4のパターンをマスクとして、ウェットエッチングにより絶縁層2をパターニングして、絶縁層貫通孔12hを形成してもよい。これらの場合、第2絶縁層4はウェットエッチングされず、絶縁層2はウェットエッチングできるものを用いる。また上記の際、レーザー加工で第2絶縁層4および絶縁層2を同時にパターニングして、第2絶縁層貫通孔14hおよび絶縁層貫通孔12hを形成してもよい。次に、金属膜55を給電層としてめっきを行い、絶縁層貫通孔12hおよび第2絶縁層貫通孔14hに第1導通部6および第2導通部10を充填し、導通部7を形成する(図19(f)、第1導通部形成工程および第2導通部形成工程)。この際、導電ペーストを用いて絶縁層貫通孔12hおよび第2絶縁層貫通孔14hに第1導通部6および第2導通部10を充填してもよい。次に、金属膜55をパターニングして第2金属層16を形成する(図19(g))。このようして、電子素子用積層基板を得ることができる。
 図20は、本実施態様の電子素子用積層基板の製造方法の他の例を示す工程図である。まず、金属層3と絶縁層4と金属膜55とが順に積層された三層材を準備する(図20(a)、積層体準備工程)。次いで、金属層3上にドライフィルムレジストをラミネートして、フォトリソグラフィー法により金属層3をパターニングして、開口部13hを形成する(図20(b)、金属層パターニング工程)。次に、絶縁層2上にドライフィルムレジストをラミネートして、フォトリソグラフィー法により絶縁層2をパターニングして、絶縁層貫通孔12hを形成する(図20(c)、絶縁層貫通孔形成工程)。この際、感光性ポリイミドまたは感光性ポリイミド前駆体を用いて絶縁層2を形成し、フォトリソグラフィー法により絶縁層2をパターニングして、絶縁層貫通孔12hを形成してもよい。またこの際、レーザー加工で絶縁層2をパターニングして、絶縁層貫通孔12hを形成してもよい。次に、金属膜55を給電層としてめっきを行い、絶縁層貫通孔12hに第1導通部6を充填し、導通部7を形成する(図20(d)、第1導通部形成工程)。この際、導電ペーストを用いて絶縁層貫通孔12hに第1導通部6を充填してもよい。次に、金属膜55をパターニングして第2金属層16を形成する(図20(e))。このようして、電子素子用積層基板を得ることができる。
 B.電子素子
 次に、本発明の電子素子について説明する。
 本発明の電子素子は、上述の電子素子用積層基板が支持基板であるか封止基板であるかにより、2つの態様に分けることができる。以下、各態様に分けて説明する。
 1.電子素子の第1態様
 本態様の電子素子は、上述の電子素子用積層基板と、上記電子素子用積層基板の絶縁層上に形成された電子素子部と、上記電子素子部上に配置された透明封止基板とを有することを特徴とするものである。
 本態様における電子素子部としては、水分や酸素の浸入防止が必要となるものであれば特に限定されるものではなく、例えば、TFT素子部、有機EL素子、電子ペーパー素子部、有機薄膜太陽電池素子部、固体撮像素子部などが挙げられる。中でも、電子素子部は、TFT素子部、有機EL素子部、電子ペーパー素子部であることが好ましい。以下、電子素子部が、TFT素子部、有機EL素子部、電子ペーパー素子部である場合に分けて説明する。
 (1)電子素子部がTFT素子部である場合
 本態様における電子素子部がTFT素子部である場合、本態様の電子素子は、上述の電子素子用積層基板と、上記電子素子用積層基板の絶縁層上に形成された電子素子部と、上記電子素子部上に配置された透明封止基板とを有する電子素子であって、上記電子素子部がTFT素子部であることを特徴とするものである。
 なお、電子素子用積層基板については、上記「A.電子素子用積層基板」の項に記載したので、ここでの説明は省略する。以下、電子素子部がTFT素子部である場合の電子素子の各構成について説明する。
 (a)TFT素子部
 本態様におけるTFT素子部は、電子素子用積層基板の絶縁層上に形成されるものである。
 電子素子用積層基板に電極や配線が形成されている場合、電子素子部はその電極や配線を有するものとなる。電極および配線は、TFT素子部を構成する電極や配線であれば特に限定されるものではなく、例えば、ゲート線、ソース線、TFTを構成するゲート電極、ソース電極、ドレイン電極が挙げられる。これらは、TFT素子部の構成やTFTの構造に応じて適宜選択される。
 TFTの構造としては、例えば、トップゲート構造(正スタガ型)、ボトムゲート構造(逆スタガ型)、コプレーナ型構造を挙げることができる。トップゲート構造(正スタガ型)およびボトムゲート構造(逆スタガ型)の場合には、さらにトップコンタクト構造、ボトムコンタクト構造を挙げることができる。これらの構造は、TFTを構成する半導体層の種類に応じて適宜選択される。
 TFTを構成する半導体層としては、電子素子用積層基板上に形成することができるものであれば特に限定されるものではなく、例えば、シリコン、酸化物半導体、有機半導体が用いられる。
 シリコンとしては、ポリシリコン、アモルファスシリコンを用いることができる。
 酸化物半導体としては、例えば、酸化亜鉛(ZnO)、酸化チタン(TiO)、酸化マグネシウム亜鉛(MgZn1-xO)、酸化カドミウム亜鉛(CdZn1-xO)、酸化カドミウム(CdO)、酸化インジウム(In)、酸化ガリウム(Ga)、酸化スズ(SnO)、酸化マグネシウム(MgO)、酸化タングステン(WO)、InGaZnO系、InGaSnO系、InGaZnMgO系、InAlZnO系、InFeZnO系、InGaO系、ZnGaO系、InZnO系を用いることができる。
 有機半導体としては、例えば、π電子共役系の芳香族化合物、鎖式化合物、有機顔料、有機ケイ素化合物等を挙げることができる。より具体的には、ペンタセン、テトラセン、チオフェンオリゴマ誘導体、フェニレン誘導体、フタロシアニン化合物、ポリアセチレン誘導体、ポリチオフェン誘導体、シアニン色素等が挙げられる。
 半導体層の形成方法および厚みとしては、一般的なものと同様とすることができる。
 ゲート線、ソース線、TFTを構成するゲート電極、ソース電極およびドレイン電極としては、所望の導電性を備えるものであれば特に限定されるものではなく、一般的にTFTに用いられる導電体を用いることができる。このような材料の例としては、Ta、Ti、Al、Zr、Cr、Nb、Hf、Mo、Au、Ag、Pt、Mo-Ta合金、W-Mo合金、ITO、IZO等の無機材料、および、PEDOT/PSS等の導電性を有する有機材料を挙げることができる。
 ゲート線、ソース線、TFTを構成するゲート電極、ソース電極およびドレイン電極の形成方法および厚みとしては、一般的なものと同様とすることができる。
 TFTを構成するゲート絶縁膜としては、一般的なTFTにおけるゲート絶縁膜と同様のものを用いることができ、例えば、酸化ケイ素、窒化ケイ素、酸化アルミニウム、酸化タンタル、チタン酸バリウムストロンチウム(BST)、チタン酸ジルコン酸鉛(PZT)等の絶縁性無機材料、および、アクリル系樹脂、フェノール系樹脂、フッ素系樹脂、エポキシ系樹脂、カルド系樹脂、ビニル系樹脂、イミド系樹脂、ノボラック系樹脂等の絶縁性有機材料を用いることができる。
 ゲート絶縁膜の形成方法および厚みとしては、一般的なものと同様とすることができる。
 TFT上には保護膜が形成されていてもよい。保護膜は、TFTを保護するために設けられるものである。例えば、半導体層が空気中に含有される水分等に曝露されることを防止することができる。保護膜が形成されていることにより、TFT性能の経時劣化を低減することができるのである。このような保護膜としては、例えば、酸化ケイ素、窒化ケイ素が用いられる。
 保護膜の形成方法および厚みとしては、一般的なものと同様とすることができる。
 (b)透明封止基板
 本態様に用いられる透明封止基板としては、TFT素子における一般的な透明封止基板と同様とすることができる。
 (c)封止部
 本態様においては、電子素子用積層基板および透明封止基板の間に、TFT素子部の外周部に封止部が形成されていてもよい。封止部によって素子が封止され、外部からの水分や酸素の浸入を防ぐことができる。
 封止部としては、TFT素子における一般的な封止部と同様とすることができる。
 (d)用途
 電子素子部がTFT素子部である場合、本態様の電子素子は、アクティブマトリクス駆動の有機EL表示装置、電子ペーパーなどの表示装置に用いることができる。この場合、電子素子の透明封止基板上に有機EL素子、電子ペーパーを作製してもよく、電子素子の電子素子用積層基板上に有機EL素子、電子ペーパーを作製してもよい。
 (2)電子素子部が有機EL素子部である場合
 本態様における電子素子部が有機EL素子部である場合、本態様の電子素子は、上述の電子素子用積層基板と、上記電子素子用積層基板の絶縁層上に形成された電子素子部と、上記電子素子部上に配置された透明封止基板とを有する電子素子であって、上記電子素子部が、上記絶縁層上に形成された背面電極層と、上記背面電極層上に形成され、少なくとも有機発光層を含むEL層と、上記EL層上に形成された透明電極層とを有する有機EL素子部であり、上記電子素子用積層基板の導通部が、上記透明電極層に接続された透明電極層用導通部と、上記背面電極層に接続された背面電極層用導通部とを有することを特徴とするものである。
 図6は、本態様の電子素子が有機EL素子である場合の一例を示す概略断面図であり、第1実施態様の電子素子用積層基板を備える例である。図17は、本態様の電子素子が有機EL素子である場合の他の例を示す概略断面図であり、第2実施態様の電子素子用積層基板を備える例である。図6および図17に例示する有機EL素子21はいずれも、電子素子用積層基板1と、電子素子用積層基板1の絶縁層2上に形成された有機EL素子部20と、有機EL素子部20上に配置された透明封止基板25と、電子素子用積層基板1および透明封止基板25を接着させて素子を封止する封止部26とを有している。有機EL素子部20は、背面電極層22と、背面電極層22上に形成され、有機発光層を含むEL層23と、EL層23上に形成された透明電極層24とを有している。電子素子用積層基板1の2つの導通部7a、7bのうち、一方の背面電極層用導通部7aは背面電極層22に接続され、他方の透明電極層用導通部7bは透明電極層24に接続されている。なお、電子素子用積層基板1については、上述したとおりである。この有機EL素子21は、透明封止基板25側から発光Lを取り出すトップエミッション型である。
 以下、電子素子部が有機EL素子部である場合の電子素子の各構成について説明する。
 (a)電子素子用積層基板
 本態様における電子素子用積層基板は、上述の電子素子用積層基板であり、電子素子用積層基板の導通部が、上記透明電極層に接続された透明電極層用導通部と、上記背面電極層に接続された背面電極層用導通部とを有するものである。
 なお、電子素子用積層基板については、上記「A.電子素子用積層基板」の項に記載したので、ここでの説明は省略する。
 透明電極層用導通部および背面電極層用導通部の配置としては、透明電極層用導通部が透明電極層に接続され、背面電極層用導通部が背面電極層に接続されていれば特に限定されるものではない。
 電子素子用積層基板が第1実施態様および第2実施態様の電子素子用積層基板である場合、例えば、図6および図17に示すように、背面電極層用導通部7aおよび透明電極層用導通部7bが電子素子用積層基板1の外周部に、すなわちEL層23が形成されていない領域に配置されていてもよく、図21および図22に示すように、背面電極層用導通部7aがEL層23が形成されている領域に配置されていてもよい。また、図6および図17に示すように、背面電極層用導通部7aおよび透明電極層用導通部7bが封止部26の外側に配置されていてもよく、図9に示すように、背面電極層用導通部7aおよび透明電極層用導通部7bが封止部26の内側に配置されていてもよい。
 中でも、図6および図17に示すように、背面電極層用導通部7aおよび透明電極層用導通部7bが封止部26の外側に配置されていることが好ましい。電子素子用積層基板によって素子への水分や酸素の浸入を効果的に防ぐことができるからである。
 (b)有機EL素子部
 本態様における有機EL素子部は、電子素子用積層基板の絶縁層上に形成された背面電極層と、上記背面電極層上に形成され、少なくとも有機発光層を含むEL層と、上記EL層上に形成された透明電極層とを有するものである。
 以下、有機EL素子部の各構成について説明する。
 (i)EL層
 本態様におけるEL層は、透明電極層および背面電極層の間に形成され、有機発光層を含むものであり、少なくとも有機発光層を含む1層もしくは複数層の有機層を有するものである。すなわち、EL層とは、少なくとも有機発光層を含む層であり、その層構成が有機層1層以上の層をいう。通常、塗布法でEL層を形成する場合は、溶媒との関係で多数の層を積層することが困難であることから、EL層は1層もしくは2層の有機層を有する場合が多いが、溶媒への溶解性が異なるように有機材料を工夫したり、真空蒸着法を組み合わせたりすることにより、さらに多数層とすることも可能である。
 有機発光層以外にEL層内に形成される層としては、正孔注入層、正孔輸送層、電子注入層および電子輸送層を挙げることができる。正孔注入層および正孔輸送層は一体化されている場合がある。同様に、電子注入層および電子輸送層は一体化されている場合がある。その他、EL層内に形成される層としては、キャリアブロック層のような正孔もしくは電子の突き抜けを防止し、さらに励起子の拡散を防止して発光層内に励起子を閉じ込めることにより、再結合効率を高めるための層等を挙げることができる。
 このようにEL層は種々の層を積層した積層構造を有することが多く、積層構造としては多くの種類がある。
 EL層を構成する各層としては、一般的な有機EL素子に用いられるものと同様とすることができる。
 (ii)透明電極層
 本態様における透明電極層は、EL層上に形成されるものである。本態様の有機EL素子においては透明封止基板側から光を取り出すため、透明電極層は透明性を有している。
 透明電極層の材料としては、透明電極を形成可能な導電体であれば特に限定されるものではなく、例えば、酸化インジウム錫(ITO)、酸化インジウム亜鉛(IZO)、酸化錫、酸化亜鉛、酸化インジウム、酸化アルミニウム亜鉛(AZO)等の導電性酸化物を用いることができる。
 透明電極層の形成方法および厚みとしては、一般的な有機EL素子における電極と同様とすることができる。
 (iii)背面電極層
 本態様における背面電極層は、電子素子用積層基板の絶縁層上に形成されるものである。
 なお、背面電極層については、上記「A.電子素子用積層基板」の電極および配線の項に記載したので、ここでの説明は省略する。
 (c)透明封止基板
 本態様に用いられる透明封止基板としては、有機EL素子における一般的な透明封止基板と同様とすることができる。
 (d)封止部
 本態様においては、電子素子用積層基板および透明封止基板の間に、有機EL素子部の外周部に封止部が形成されていてもよい。封止部によって素子が封止され、外部からの水分や酸素の浸入を防ぐことができる。
 封止部の構成材料としては、水分の浸入を防ぐ機能を有するものであれば特に限定されるものではなく、例えば、ポリイミド系樹脂、シリコーン系樹脂、エポキシ系樹脂、アクリル系樹脂などの熱硬化型樹脂、光硬化型樹脂を挙げることができる。
 封止部は、吸湿剤を含有していてもよい。封止部中の吸湿剤による吸湿によって、外部からの水分の浸入をより有効に防ぐことができるからである。
 吸湿剤としては、少なくとも水分を吸着する機能を有するものであれば特に限定されるものではないが、中でも、化学的に水分を吸着するとともに、吸湿しても固体状態を維持する化合物であることが好ましい。このような化合物としては、例えば、金属酸化物、金属の無機酸塩もしくは有機酸塩などを挙げることができる。特に、アルカリ土類金属酸化物および硫酸塩が好ましい。アルカリ土類金属酸化物としては、例えば、酸化カルシウム、酸化バリウム、酸化マグネシウム、酸化ストロンチウム等を挙げることができる。硫酸塩としては、例えば、硫酸リチウム、硫酸ナトリウム、硫酸ガリウム、硫酸チタン、硫酸ニッケル等を挙げることができる。また、シリカゲルや、ポリビニルアルコールなどの吸湿性を有する有機化合物も用いることができる。これらの中でも、酸化カルシウム、酸化バリウム、シリカゲルが特に好ましい。これらの吸湿剤は吸湿性が高いからである。
 吸湿剤の含有量は、特に限定されるものではないが、吸湿剤と樹脂の合計量100質量部に対して、5質量部~80質量部の範囲内であることが好ましく、より好ましくは5質量部~60質量部の範囲内、さらに好ましくは5質量部~50質量部の範囲内である。
 封止部の厚みおよび幅としては、外部からの水分の浸入を防ぐことができる厚みであれば特に限定されるものではなく、有機EL素子の用途に応じて適宜選択される。
 封止部の形成方法としては、電子素子用積層基板または透明封止基板上に樹脂組成物を塗布する方法を用いることができる。塗布方法としては、所定の部分に塗布することができる方法であれば特に限定されるものではなく、例えば、グラビア印刷法、スクリーン印刷法、ティスペンサー法などを用いることができる。
 (e)その他の構成
 電子素子部が有機EL素子部である場合、本態様の電子素子は、上述の構成の他に、必要に応じて、絶縁層、隔壁などを有していてもよい。
 (f)用途
 電子素子部が有機EL素子部である場合、本態様の電子素子は、パッシブマトリクス駆動の有機EL表示装置や、有機EL照明装置として用いることができる。
 (3)電子素子部が電子ペーパー素子部である場合
 本態様における電子素子部が電子ペーパー素子部である場合、本態様の電子素子は、上述の電子素子用積層基板と、上記電子素子用積層基板の絶縁層上に形成された電子素子部と、上記電子素子部上に配置された透明封止基板とを有する電子素子であって、上記電子素子部が、上記絶縁層上に形成された背面電極層と、上記背面電極層上に形成された表示層と、上記表示層上に形成された透明電極層とを有する電子ペーパー素子部であり、上記電子素子用積層基板の導通部が、上記透明電極層に接続された透明電極層用導通部と、上記背面電極層に接続された背面電極層用導通部とを有するものである。
 以下、電子素子部が電子ペーパー素子部である場合の電子素子の各構成について説明する。
 (a)電子素子用積層基板
 本態様における電子素子用積層基板は、上述の電子素子用積層基板であり、電子素子用積層基板の導通部が、上記透明電極層に接続された透明電極層用導通部と、上記背面電極層に接続された背面電極層用導通部とを有するものである。
 なお、電子素子用積層基板については、上記「A.電子素子用積層基板」の項に記載したので、ここでの説明は省略する。
 また、透明電極層用導通部および背面電極層用導通部の配置については、電子素子部が有機EL素子部である場合と同様とすることができるので、ここでの説明は省略する。
 (b)電子ペーパー素子部
 本態様における電子ペーパー素子部は、電子素子用積層基板の絶縁層上に形成された背面電極層と、上記背面電極層上に形成された表示層と、上記表示層上に形成された透明電極層とを有するものである。
 電子ペーパーの表示方式としては、公知のものを適用することができ、例えば、電気泳動方式、ツイストボール方式、粉体移動方式(電子粉流体方式、帯電トナー型方式)、液晶表示方式、サーマル方式(発色方式、光散乱方式)、エレクトロデポジション方式、可動フィルム方式、エレクトロクロミック方式、エレクトロウェッティング方式、磁気泳動方式などが挙げられる。
 電子ペーパーを構成する表示層としては、電子ペーパーの表示方式に応じて適宜選択される。
 なお、背面電極層および透明電極層については、電子素子部が有機EL素子部である場合と同様とすることができるので、ここでの説明は省略する。
 (c)透明封止基板
 本態様に用いられる透明封止基板としては、電子ペーパーにおける一般的な透明封止基板と同様とすることができる。
 (d)封止部
 本態様においては、電子素子用積層基板および透明封止基板の間に、電子ペーパー素子部の外周部に封止部が形成されていてもよい。封止部によって素子が封止され、外部からの水分や酸素の浸入を防ぎ、素子内の湿度を一定に保つことができる。
 なお、封止部については、電子素子部が有機EL素子部である場合と同様とすることができるので、ここでの説明は省略する。
 (e)用途
 電子素子部が電子ペーパー素子部である場合、本態様の電子素子は、パッシブマトリクス駆動の電子ペーパーとして用いることができる。
 2.電子素子の第2態様
 本態様の電子素子は、透明基板と、上記透明基板上に形成された電子素子部と、上記電子素子部上に配置された上述の電子素子用積層基板とを有することを特徴とするものである。本態様において、電子素子用積層基板は、絶縁層側が電子素子部に面するように配置される。
 本態様における電子素子部としては、水分や酸素の浸入防止が必要となるものであれば特に限定されるものではないが、中でも、有機EL素子部であることが好ましい。以下、電子素子部が有機EL素子部である場合について説明する。
 (電子素子部が有機EL素子部である場合)
 本態様における電子素子部が有機EL素子部である場合、本態様の電子素子は、透明基板と、上記透明基板上に形成された電子素子部と、上記電子素子部上に配置された上述の電子素子用積層基板とを有する電子素子であって、上記電子素子部が、上記透明基板上に形成された透明電極層と、上記透明電極層上に形成され、少なくとも有機発光層を含むEL層と、上記EL層上に形成された背面電極層とを有する有機EL素子部であり、上記電子素子用積層基板の導通部が、上記透明電極層に接続された透明電極層用導通部と、上記背面電極層に接続された背面電極層用導通部とを有することを特徴とするものである。
 図7は、本態様の電子素子が有機EL素子である場合の一例を示す概略断面図であり、第1実施態様の電子素子用積層基板を備える例である。図18は、本態様の電子素子が有機EL素子である場合の他の例を示す概略断面図であり、第2実施態様の電子素子用積層基板を備える例である。図7および図18に例示する有機EL素子21はいずれも、透明基板27と、透明基板27上に形成された形成された有機EL素子部20と、有機EL素子部20上に配置された電子素子用積層基板1と、透明基板27および電子素子用積層基板1を接着させて素子を封止する封止部26とを有している。有機EL素子部20は、透明電極層24と、透明電極層24上に形成され、有機発光層を含むEL層23と、EL層23上に形成された背面電極層22とを有している。電子素子用積層基板1の2つの導通部7a、7bのうち、一方の背面電極層用導通部7aは背面電極層22に接続され、他方の透明電極層用導通部7bは透明電極層24に接続されている。なお、電子素子用積層基板1については、上述したとおりである。この有機EL素子21は、透明基板27側から発光Lを取り出すボトムエミッション型である。
 なお、電子素子用積層基板、有機EL素子部、封止部、およびその他の構成については、上記第1態様において電子素子部が有機EL素子部である場合と同様であるので、ここでの説明は省略する。以下、電子素子部が有機EL素子部である場合の電子素子の他の構成について説明する。
 (a)透明基板
 本態様に用いられる透明基板としては、有機EL素子における一般的な透明基板と同様とすることができる。
 (b)用途
 電子素子部が有機EL素子部である場合、本態様の電子素子は、有機EL照明装置として用いることができる。
 C.有機EL表示装置
 次に、本発明の有機EL表示装置について説明する。
 本発明の有機EL表示装置は、上述の電子素子用積層基板が支持基板であるか封止基板であるかにより、2つの態様に分けることができる。以下、各態様に分けて説明する。
 1.有機EL表示装置の第1態様
 本態様の有機EL表示装置は、上述の電子素子用積層基板と、上記電子素子用積層基板の絶縁層上に形成されたTFT素子部と、上記電子素子用積層基板の絶縁層上に形成され、上記TFT素子部に接続された背面電極層、上記背面電極層上に形成され、少なくとも有機発光層を含むEL層、および、上記EL層上に形成された透明電極層を有する有機EL素子部と、上記有機EL素子部上に配置された透明封止基板とを有することを特徴とするものである。
 本態様によれば、上述の電子素子用積層基板を備えるので、電子素子用積層基板の素子が配置される面とは反対側の面に配線を取り出すことができ、狭額縁化を図ることが可能となる。また本態様によれば、電子素子用積層基板がガスバリア性に優れ、放熱性を有するので、素子性能を良好に維持するとともに、有機EL素子の発熱による性能劣化を抑制することができる。
 なお、電子素子用積層基板については、上記「A.電子素子用積層基板」の項に記載したので、ここでの説明は省略する。また、TFT素子部、有機EL素子部、透明封止基板については、上記「B.電子素子」の項に記載したので、ここでの説明は省略する。
 2.有機EL表示装置の第2態様
 本態様の有機EL表示装置は、透明基板と、上記透明基板上に形成された背面電極層、上記背面電極層上に形成され、少なくとも有機発光層を含むEL層、および、上記EL層上に形成された透明電極層を有する有機EL素子部と、上記有機EL素子部上に配置された上述の電子素子用積層基板とを有することを特徴とするものである。本態様において、電子素子用積層基板は、絶縁層側が有機EL素子部に面するように配置される。
 なお、電子素子用積層基板については、上記「A.電子素子用積層基板」の項に記載したので、ここでの説明は省略する。また、有機EL素子部、透明基板については、上記「B.電子素子」の項に記載したので、ここでの説明は省略する。
 本態様においては、電子素子用積層基板の有機EL素子部が配置される面とは反対側の面にTFT素子部が形成されていてもよい。なお、TFT素子部については、上記「B.電子素子」の項に記載したものと同様であるので、ここでの説明は省略する。
 D.電子ペーパー
 次に、本発明の電子ペーパーについて説明する。
 本発明の電子ペーパーは、上述の電子素子用積層基板と、上記電子素子用積層基板の絶縁層上に形成されたTFT素子部と、上記電子素子用積層基板の絶縁層上に形成され、上記TFT素子部に接続された背面電極層、上記背面電極層上に形成された表示層、および、上記表示層上に形成された透明電極層を有する電子ペーパー素子部と、上記電子ペーパー素子部上に配置された透明封止基板とを有することを特徴とするものである。
 本発明によれば、上述の電子素子用積層基板を備えるので、電子素子用積層基板の素子が配置される面とは反対側の面に配線を取り出すことができ、狭額縁化を図ることが可能となる。また本発明によれば、電子素子用積層基板がガスバリア性に優れているので、素子性能を良好に維持することができる。
 なお、電子素子用積層基板については、上記「A.電子素子用積層基板」の項に記載したので、ここでの説明は省略する。また、TFT素子部、電子ペーパー素子部、透明封止基板については、上記「B.電子素子」の項に記載したので、ここでの説明は省略する。
 E.電子素子用積層基板の製造方法
 本発明の電子素子用積層基板の製造方法は、少なくとも絶縁層および金属層が順に積層された積層体を準備する積層体準備工程と、上記絶縁層に絶縁層貫通孔を形成する絶縁層貫通孔形成工程と、上記金属層をパターニングして、上記絶縁層貫通孔上に開口部を有する金属層と、上記絶縁層貫通孔上に配置された導通部用金属部とを同時に形成する金属層パターニング工程とを有し、上記絶縁層貫通孔形成工程および上記金属層パターニング工程を順不同に行うことを特徴とする。本発明の電子素子用積層基板の製造方法は、上記「A.電子素子用積層基板」の項に記載した第1実施態様の電子素子用積層基板を製造する方法である。
 本発明の電子素子用積層基板の製造方法について図面を参照しながら説明する。
 図23(a)~(e)は、本発明の電子素子用積層基板の製造方法の一例を示す工程図である。まず、金属層53単体を準備し(図23(a))、金属層53上に絶縁層2を形成する(図23(b)、積層体準備工程)。次いで、絶縁層2上にドライフィルムレジストをラミネートして、フォトリソグラフィー法により絶縁層2をパターニングして、絶縁層貫通孔12hを形成する(図23(c)、絶縁層貫通孔形成工程)。この際、感光性ポリイミドまたは感光性ポリイミド前駆体を用いて絶縁層2を形成し、フォトリソグラフィー法により絶縁層2をパターニングすることで、絶縁層貫通孔12hを形成してもよい。次いで、金属層53を給電層としてめっきを行い、絶縁層貫通孔12hに第1導通部6を充填する(図23(d)、第1導通部形成工程)。この際、導電ペーストを用いて絶縁層貫通孔12hに第1導通部6を充填してもよい。次に、金属層53上にドライフィルムレジストをラミネートして、フォトリソグラフィー法により金属層33をパターニングして、開口部13hを有する金属層3と導通部用金属部8とを同時に形成する(図23(e)、金属層パターニング工程)。これにより、第1導通部6および導通部用金属部8からなる導通部7が得られる。
 図23(a)~(e)および図24(a)~(b)は、本発明の電子素子用積層基板の製造方法の他の例を示す工程図である。なお、図23(e)および図24(a)は同じ図である。図23(a)~(e)については、上述したので省略する。続いて、金属層3の開口部13h内の導通部用金属部8以外の部分に被覆層15を充填する(図24(b))。
 図25(a)~(e)は、本発明の電子素子用積層基板の製造方法の他の例を示す工程図である。なお、図25(a)は図23(e)と同じ図である。図23(a)~(e)については、上述したので省略する。続いて、金属層3上に第2絶縁層4を形成する(図25(b)、第2絶縁層形成工程)。次いで、第2絶縁層4上にドライフィルムレジストをラミネートして、フォトリソグラフィー法により第2絶縁層4をパターニングして、第2絶縁層貫通孔14hを形成する(図25(c)、第2絶縁層貫通孔形成工程)。この際、感光性ポリイミドまたは感光性ポリイミド前駆体を用いて第2絶縁層4を形成し、フォトリソグラフィー法により第2絶縁層4をパターニングすることで、第2絶縁層貫通孔14hを形成してもよい。次いで、無電解めっきにより第2絶縁層4の全面に金属膜55を形成する(図25(d))。その後、金属膜55上にドライフィルムレジストをラミネートして、フォトリソグラフィー法により金属膜55をパターニングすることにより、第2絶縁層貫通孔14hに充填された第2導通部10を形成する(図25(e)、第2導通部形成工程)。この際、無電解めっきにより第2絶縁層の全面に薄く金属膜を形成した後に、この金属膜を給電層として電解めっきを行い、第2導通部を形成してもよい。またこの際、導電ペーストを用いて第2絶縁層貫通孔14hに第2導通部10を充填してもよい。これにより、第1導通部6と導通部用金属部8と第2導通部10とからなる導通部7が得られる。この際、上記の金属膜55のパターニング時に、第2絶縁層4上に電極や配線を同時に形成してもよい。
 図26(a)~(g)は、本発明の電子素子用積層基板の製造方法の他の例を示す工程図である。まず、金属層53と絶縁層2と金属膜55とが順に積層された三層材を準備する(図26(a)、積層体準備工程)。次いで、金属層53上にドライフィルムレジストをラミネートして、フォトリソグラフィー法により金属層53をパターニングして、開口部13hを有する金属層3と導通部用金属部8とを同時に形成する(図26(b)、金属層パターニング工程)。同様に、金属膜55上にドライフィルムレジストをラミネートして、フォトリソグラフィー法により金属膜55をパターニングする(図26(b))。金属層53および金属膜55は同時に両面パターニングしてもよい。次に、金属層3上に第2絶縁層4を形成する(図26(c)、第2絶縁層形成工程)。続いて、第2絶縁層4上にドライフィルムレジストをラミネートして、フォトリソグラフィー法により第2絶縁層4をパターニングして、第2絶縁層貫通孔14hを形成する(図26(d)、第2絶縁層貫通孔形成工程)。この際、感光性ポリイミドまたは感光性ポリイミド前駆体を用いて第2絶縁層4を形成し、フォトリソグラフィー法により第2絶縁層4をパターニングすることで、第2絶縁層貫通孔14hを形成してもよい。次いで、金属膜55のパターンをマスクとして、絶縁層2をエッチングし、絶縁層貫通孔12hを形成する(図26(e)、絶縁層貫通孔形成工程)。この場合、金属膜55のパターンをマスクとしてエッチングを行うため、非感光性ポリイミドを用いた絶縁層2でもパターニングすることが可能となる。続いて、金属膜55をさらにパターニングし、絶縁層2上に電極・配線5を形成する(図26(f))。次に、導電ペーストを用いて絶縁層貫通孔12hおよび第2絶縁層貫通孔14hにそれぞれ第1導通部6および第2導通部10を充填する(図26(g)、第1導通部形成工程および第2導通部形成工程)。これにより、第1導通部6と導通部用金属部8と第2導通部10とからなる導通部7が得られる。このようして、電子素子用積層基板を得ることができる。
 図27(a)~(c)は、本発明の電子素子用積層基板の製造方法の他の例を示す工程図である。なお、図27(a)は図26(e)と同じ図である。図26(a)~(e)については、上述したので省略する。続いて、無電解めっきにより第2絶縁層4および金属膜55の全面にそれぞれ金属膜56、57をさらに形成する(図27(b))。その後、これらの金属膜56、57上にドライフィルムレジストをラミネートして、フォトリソグラフィー法により両面の金属膜56、57をパターニングすることにより、絶縁層貫通孔12hおよび第2絶縁層貫通孔14hにそれぞれ充填された第1導通部6および第2導通部10を形成する(図27(c)、第1導通部形成工程および第2導通部形成工程)。この際、無電解めっきにより第2絶縁層4および金属膜55の全面にそれぞれ薄く金属膜をさらに形成した後に、これらの金属膜を給電層として電解めっきを行い、第1導通部6および第2導通部10を形成してもよい。これにより、第1導通部6と導通部用金属部8と第2導通部10とからなる導通部7が得られる。この際、上記の金属膜56、57のパターニング時に、絶縁層2上に電極や配線を形成したり、第2絶縁層4上に配線を形成したりしてもよい。このようして、電子素子用積層基板を得ることができる。
 本発明によれば、金属層のパターニングと同時に導通部用金属部を形成するので、工程を短縮することが可能である。すなわち、金属層をエッチングすることにより、金属層の加工と導通部用金属部の形成を同時に行うことが可能であるとともに、パターニング前の金属層を給電層として電解めっきを行うことが可能であるため、プロセスが簡便であるという利点を有する。
 また、塗布により絶縁層や第2絶縁層を形成する場合には、平坦性が高い絶縁層および第2絶縁層を得ることができる。
 さらに、導電ペーストを用いて第1導通部や第2導通部を形成する場合には、プロセスの工程数をさらに短縮することができる。
 以下、本発明の電子素子用積層基板の製造方法における各工程について説明する。
 1.積層体準備工程
 本発明における積層体準備工程は、少なくとも絶縁層および金属層が順に積層された積層体を準備する工程である。
 積層体は、少なくとも絶縁層および金属層が順に積層されたものであればよく、例えば図14(b)に示すように絶縁層2および金属層53が順に積層されたものであってもよく、図17(a)に示すように金属層53と絶縁層2と金属膜55とが順に積層された三層材であってもよい。
 絶縁層および金属層を積層する際には、例えば、金属層上に絶縁層を形成してもよく、絶縁層上に金属層を形成してもよい。
 金属層上に絶縁層を形成する場合、絶縁層の形成方法としては、例えば、金属層上に塗工液を塗布する方法、金属層と絶縁層フィルムとを接着剤を介して貼り合せる方法、金属層と絶縁層フィルムとを加熱圧着する方法を用いることができる。中でも、塗工液を塗布する方法が好ましい。平滑性に優れる絶縁層が得られるからである。絶縁層がポリイミドを含有する場合には、塗工液を塗布する方法として、ポリイミド溶液またはポリイミド前駆体溶液を塗布する方法を用いることができる。特に、ポリイミド前駆体溶液を塗布する方法が好適である。一般にポリイミドは溶媒への溶解性に乏しいからである。また、溶媒への溶解性が高いポリイミドは、耐熱性、線熱膨張係数、吸湿膨張係数などの物性に劣るからである。
 塗布方法としては、平滑性の良好な絶縁層を得ることができる方法であることが好ましく、例えば、スピンコート法、ダイコート法、ディップコート法、バーコート法、グラビア印刷法、スクリーン印刷法などを用いることができる。
 ポリイミド溶液またはポリイミド前駆体溶液を塗布する場合、塗布後にポリイミドまたはポリイミド前駆体のガラス転移温度以上に加熱することで、膜の流動性を高め、平滑性を良くすることもできる。
 また、例えば、グラビア印刷法、スクリーン印刷法などの印刷法を用いて上記絶縁層をパターン状に形成することにより、後述の絶縁層貫通孔形成工程を同時に行ってもよい。
 また、絶縁層上に金属層を形成する場合、金属層の形成方法としては、例えばメタライズ法を用いることができる。上記絶縁層上にメタライズ法で金属層を設ける場合、条件については特に限定されず、蒸着、スパッタ、メッキのいずれの方法を用いてもよい。また、これらの方法を複数組み合わせる方法であってもよい。また、積層体が上記密着層を含む場合には、まず、上記絶縁層上にスパッタ法等により無機材料からなる密着層を形成した後、密着層上に蒸着法等により上記金属層を形成する方法を用いることができる。
 また、例えば、上記金属材料をマスクを介して蒸着する方法などを用いて上記金属層をパターン状に形成することにより、後述の金属層パターニング工程を同時に行ってもよい。
 また、あらかじめ、金属層をパターニングしたものに絶縁層を形成してもよく、絶縁層をパターニングしたものに金属層を形成してもよい。
 なお、絶縁層および金属層については、上記「A.電子素子用積層基板」の項に記載したので、ここでの説明は省略する。
 また、三層材における金属膜は、上記「A.電子素子用積層基板」の項に記載した第2金属層になり得る層であり、具体的には電極、配線等になり得る層である。
 2.絶縁層貫通孔形成工程
 本発明における絶縁層貫通孔形成工程は、上記絶縁層に絶縁層貫通孔を形成する工程であり、上記積層体準備工程後に行われる工程である。
 絶縁層貫通孔の形成方法としては、印刷法、フォトリソグラフィー法、レーザー等で直接加工する方法を用いることができる。フォトリソグラフィー法としては、例えば、金属層および絶縁層の積層体における絶縁層上にレジストパターンを形成し、そのパターンに沿って絶縁層をウェットエッチング法またはドライエッチング法によりエッチングした後、レジストパターンを除去する方法;金属層と絶縁層と金属膜とが積層された積層体における金属膜をパターニングし、そのパターンをマスクとして絶縁層をエッチングした後、金属膜のパターンを除去する方法;感光性ポリイミドまたは感光性ポリイミド前駆体などの感光性樹脂組成物を用いて、金属層上に直接、絶縁層のパターンを形成する方法が挙げられる。また、ポリイミド前駆体溶液を塗布する場合には、ポリイミド前駆体であるポリアミック酸を金属層上に製膜後、ポリアミック酸膜上にレジスト層を形成し、フォトリソグラフィー法によりレジストパターンを形成し、その後、そのパターンをマスクとして、パターン開口部のポリアミック酸膜を除去した後、レジストパターンを除去し、ポリアミック酸をイミド化する方法;上記レジストパターンの形成時に同時にポリアミック酸膜も現像し、その後、レジストパターンを除去し、ポリアミック酸をイミド化する方法を挙げることができる。印刷法としては、グラビア印刷やフレキソ印刷、スクリーン印刷、インクジェット法など公知の印刷技術を用いた方法を例示することができる。
 なお、絶縁層貫通孔については、上記「A.電子素子用積層基板」の項に記載したので、ここでの説明は省略する。
 3.金属層パターニング工程
 本発明における金属層パターニング工程は、上記金属層をパターニングして、上記絶縁層貫通孔上に開口部を有する金属層と、上記絶縁層貫通孔上に配置された導通部用金属部とを同時に形成する工程であり、上記積層体準備工程後に行われる工程である。
 金属層のパターニング方法としては、フォトリソグラフィー法、レーザー等で直接加工する方法やメタルマスクを介してスパッタもしくは蒸着することにより、位置選択的に金属層を形成する方法を用いることができる。フォトリソグラフィー法としては、例えば、上記積層体における金属層上にドライフィルムレジストをラミネートし、レジストパターンを形成し、そのパターンに沿って金属層をエッチングした後、レジストパターンを除去する方法が挙げられる。
 なお、開口部を有する金属層および導通部用金属部については、上記「A.電子素子用積層基板」の項に記載したので、ここでの説明は省略する。
 本発明においては、絶縁層貫通孔形成工程および金属層パターニング工程が順不同に行なわれる。例えば図14(a)~(e)に示すように絶縁層貫通孔形成工程後に金属層パターニング工程を行ってもよく、図17(a)~(g)に示すように金属層パターニング工程後に絶縁層貫通孔形成工程を行ってもよい。
 4.第1導通部形成工程
 本発明においては、上記絶縁層貫通孔形成工程後、上記金属層パターニング工程の前または後に、上記絶縁層貫通孔に第1導通部を充填する第1導通部形成工程を行うことが好ましい。
 第1導通部の形成方法としては、例えば、めっき法、銀ペーストなどの導電ペーストを塗布する方法、はんだを用いる方法などが挙げられる。
 めっき法としては、電解めっき法であってもよく無電解めっき法であってもよい。また、無電解めっき法および電解めっき法を組み合わせてもよい。例えば、無電解めっきにより薄い金属膜を形成した後、その薄い金属膜に電解めっきを施してもよい。電解めっきの場合、金属層を給電層としてめっきを行ってもよく、絶縁層または第2絶縁層上に金属膜を形成し、この金属膜を給電層としてめっきを行ってもよい。
 導電ペーストの塗布方法としては、導電ペーストを絶縁層貫通孔に充填することができる方法であれば特に限定されるものではなく、例えば、インクジェット法、ディスペンサー法などが挙げられる。
 なお、第1導通部については、上記「A.電子素子用積層基板」の項に記載したので、ここでの説明は省略する。
 5.第2絶縁層形成工程
 本発明においては、上記金属層パターニング形成工程後に、上記金属層上に第2絶縁層を形成する第2絶縁層形成工程を行うことが好ましい。
 なお、第2絶縁層の形成方法については、上記絶縁層の形成方法と同様であるので、ここでの説明は省略する。
 また、第2絶縁層については、上記「A.電子素子用積層基板」の項に記載したので、ここでの説明は省略する。
 第2絶縁層形成工程は、上記金属層パターニング形成工程後に行えばよく、上記絶縁層貫通孔形成工程前に行ってもよく、上記絶縁層貫通孔形成工程後に行ってもよい。また、第2絶縁層形成工程は、上記第1導通部形成工程前に行ってもよく、上記第1導通部形成工程後に行ってもよい。
 6.第2絶縁層貫通孔形成工程
 本発明においては、上記第2絶縁層形成工程後、上記絶縁層貫通孔形成工程の前、後または同時に、上記第2絶縁層に第2絶縁層貫通孔を形成する第2絶縁層貫通孔形成工程を行うことが好ましい。
 なお、第2絶縁層貫通孔の形成方法については、上記絶縁層貫通孔の形成方法と同様であるので、ここでの説明は省略する。
 また、第2絶縁層貫通孔については、上記「A.電子素子用積層基板」の項に記載したので、ここでの説明は省略する。
 第2絶縁層貫通孔形成工程は、上記第2絶縁層形成工程後に行えばよく、上記絶縁層貫通孔形成工程前に行ってもよく、上記絶縁層貫通孔形成工程後に行ってもよく、上記絶縁層貫通孔形成工程と同時に行ってもよい。また、第2絶縁層貫通孔形成工程は、上記第1導通部形成工程前に行ってもよく、上記第1導通部形成工程後に行ってもよい。
 7.第2導通部形成工程
 本発明においては、上記第2絶縁層貫通孔形成工程後、上記第1導通部形成工程の前、後または同時に、上記第2絶縁層貫通孔に第2導通部を充填する第2導通部形成工程を行うことが好ましい。
 なお、第2導通部の形成方法については、上記第1導通部の形成方法と同様であるので、ここでの説明は省略する。
 また、第2導通部については、上記「A.電子素子用積層基板」の項に記載したので、ここでの説明は省略する。
 第2導通部形成工程は、上記第2絶縁層貫通孔形成工程後に行えばよく、上記絶縁層貫通孔形成工程前に行ってもよく、上記絶縁層貫通孔形成工程後に行ってもよい。また、第2導通部形成工程は、上記第1導通部形成工程前に行ってもよく、上記第1導通部形成工程後に行ってもよく、上記第1導通部形成工程と同時に行ってもよい。
 本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
 以下、本発明について実施例および比較例を用いて具体的に説明する。
 [製造例]
 1.ポリミドワニス(ポリイミド前駆体溶液)の調製
 (1)製造例1
 4,4’-ジアミノジフェニルエーテル(ODA) 4.0g(20mmol)とパラフェニレンジアミン(PPD) 8.65g(80mmol)とを500mlのセパラブルフラスコに投入し、200gの脱水されたN-メチル-2-ピロリドン(NMP)に溶解させ、窒素気流下、オイルバスによって液温が50℃になるように熱電対でモニターし加熱しながら撹拌した。それらが完全に溶解したことを確認した後、そこへ、少しずつ30分かけて3,3’、4,4’-ビフェニルテトラカルボン酸2無水物(BPDA) 29.1g(99mmol)を添加し、添加終了後、50℃で5時間撹拌した。その後室温まで冷却し、ポリイミド前駆体溶液1を得た。
 (2)製造例2
 反応温度および溶液の濃度が、17重量%~19重量%になるようにNMPの量を調整した以外は、製造例1と同様の方法で、下記表1に示す配合比でポリイミド前駆体溶液2~17を合成した。
 酸二無水物としては、3,3’,4,4’-ビフェニルテトラカルボン酸二無水物(BPDA)またはピロメリット酸二無水物(PMDA)、p-フェニレンビストリメリット酸モノエステル酸二無水物(TAHQ)、p-ビフェニレンビストリメリット酸モノエステル酸二無水物(BPTME)を用いた。ジアミンとしては、4,4’-ジアミノジフェニルエーテル(ODA)、パラフェニレンジアミン(PPD)、1,4-Bis(4-aminophenoxy)benzene(4APB)、2,2′-Dimethyl-4,4′-diaminobiphenyl(TBHG)、2,2′-Bis(trifluoromethyl)-4,4′-diaminobiphenyl(TFMB)の1種または2種を用いた。
Figure JPOXMLDOC01-appb-T000009
 (3)線熱膨張係数および吸湿膨張係数の評価
 上記ポリイミド前駆体溶液1~17を、ガラス上に貼り付けた耐熱フィルム(ユーピレックスS 50S:宇部興産(株)製)に塗布し、80℃のホットプレート上で10分乾燥させた後、耐熱フィルムから剥離し、膜厚15μm~20μmのフィルムを得た。その後、そのフィルムを金属製の枠に固定し、窒素雰囲気下、350℃、1時間熱処理し(昇温速度 10℃/分、自然放冷)、膜厚9μm~15μmのポリイミド樹脂1~17のフィルムを得た。
 (a)線熱膨張係数
 上記の手法により作製したフィルムを幅5mm×長さ20mmに切断し、評価サンプルとして用いた。線熱膨張係数は、熱機械的分析装置Thermo Plus TMA8310(リガク社製)によって測定した。測定条件は、評価サンプルの観測長を15mm、昇温速度を10℃/min、評価サンプルの断面積当たりの加重が同じになるように引張り加重を1g/25000μm2とし、100℃~200℃の範囲の平均の線熱膨張係数を線熱膨張係数(C.T.E.)とした。
 (b)湿度膨張係数
 上記の手法により作製したフィルムを幅5mm×長さ20mmに切断し、評価サンプルとして用いた。湿度膨張係数は、湿度可変機械的分析装置Thermo Plus TMA8310改(リガク社製)によって測定した。温度を25℃で一定とし、まず、湿度を15%RHの環境下でサンプルが安定となった状態とし、概ね30分~2時間その状態を保持した後、測定部位の湿度を20%RHとし、さらにサンプルが安定になるまで30分~2時間その状態を保持した。その後、湿度を50%RHに変化させ、それが安定となった際のサンプル長と20%RHで安定となった状態でのサンプル長との違いを、湿度の変化(この場合50-20の30)で割り、その値をサンプル長で割った値を湿度膨張係数(C.H.E.)とした。この際、評価サンプルの断面積当たりの加重が同じになるように引張り加重を1g/25000μm2とした。
 (c)基板反り評価
 厚さ18μmのSUS304-HTA箔(東洋精箔製)上に、上記のポリイミド前駆体溶液1~17、イミド化後の膜厚が10μm±1μmになるように線熱膨張係数評価のサンプル作成と同様のプロセス条件で、ポリイミド樹脂1~17のポリイミド膜を形成した。その後、SUS304箔およびポリイミド膜の積層体を幅10mm×長さ50mmに切断し、基板反り評価用のサンプルとした。
 このサンプルを、SUS板表面にサンプルの短辺の片方のみをカプトンテープにより固定し、100℃のオーブンで1時間加熱した後、100℃に加熱されたオーブン内で、サンプルの反対側の短辺のSUS板からの距離を測定した。そのときの距離が、0mm以上0.5mm以下のサンプルを○、0.5mm超1.0mm以下のサンプルを△、1.0mm超のサンプルを×と判断した。
 同様にこのサンプルを、SUS板表面にサンプルの短辺の片方のみをカプトンテープにより固定し、23℃85%Rhの状態の恒温恒湿槽に1時間静置したときの、サンプルの反対側の短辺のSUS板からの距離を測定した。そのときの距離が、0mm以上0.5mm以下のサンプルを○、0.5mm超1.0mm以下のサンプルを△、1.0mm超のサンプルを×と判断した。
 これらの評価結果を表2に示す。
Figure JPOXMLDOC01-appb-T000010
 SUS304箔の線熱膨張係数は17ppm/℃であることから、ポリイミド膜と金属箔との線熱膨張係数の差が大きいと積層体の反りが大きいことが確認された。
 また、表2より、ポリイミド膜の吸湿膨張係数が小さいほど高湿環境下での積層体の反りが小さいことがわかる。
 2.光塩基発生剤の合成
 (光塩基発生剤1の合成)
 窒素雰囲気下、ディーン・スターク装置を装着した200mL三口フラスコ中、4,5-ジメトキシー2-ニトロベンズアルデヒド8.2g(39mmol)を脱水2-プロパノール100mLに溶解し、アルミニウムイソプロポキシド2.0g(10mmol,0.25eq.)を加え105℃で7時間加熱攪拌を行った。途中溶媒の蒸発減少に伴い、2-プロパノール40mLを4回追加した。0.2N塩酸150mLにて反応を停止した後、クロロホルムにより抽出を行い、溶媒を減圧留去することにより6-ニトロベラトリルアルコール7.2gを得た。
 窒素雰囲気下、200mL三口フラスコ中、6-ニトロベラトリルアルコール5.3g(25mmol)を脱水ジメチルアセトアミド100mLに溶解しトリエチルアミン7.0mL(50mmol,2.0eq)を加えた。氷浴下で、p-ニトロフェニルクロロフォルメイト5.5g(27mmol,1.1eq)を加えた後、室温で16時間攪拌した。反応液を水2Lに注ぎ込み、生じた沈殿をろ過した後、シリカゲルカラムクマトグラフィーにより精製することにより、4,5-ジメトキシ-2-ニトロベンジル-p-ニトロフェニルカルボネートを6.4gを得た。
 窒素雰囲気下、100mL三口フラスコ中、4,5-ジメトキシ-2-ニトロベンジル-p-ニトロフェニルカルボネート3.6g(9.5mmol)を脱水ジメチルアセトアミド50mLに溶解し、2,6-ジメチルピペリジン5mL(37mmol,3.9eq)、1-ヒドロキシベンゾトリアゾール0.36g(0.3eq)を加え90℃で18時間加熱攪拌した。反応溶液を1%炭酸水素ナトリウム水溶液1Lに注ぎ込み、生じた沈殿をろ過した後、水にて洗浄することにより、下記式で表される光塩基発生剤1N-{[(4,5-ジメトキシ-2-ニトロベンジル)オキシ]カルボニル}-2,6-ジメチルピペリジン2.7gを得た。
Figure JPOXMLDOC01-appb-C000011
 (光塩基発生剤2の合成)
 窒素雰囲気下、100mL三口フラスコ中、o-クマリン酸(東京化成工業(株)製)0.50g(3.1mmol)を脱水テトラヒドロキシフラン40mLに溶解し、1-エチル-3-(3-ジメチルアミノプロピル)カルボジイミド塩酸塩(東京化成工業(株)製)0.59g(3.1mmol,1.0eq)を加えた。氷浴下で、ピペリジン(東京化成(株)製)0.3ml(3.1mmol,1.0eq)を加えた後、室温で一晩攪拌した。反応液を濃縮し、クロロホルムで抽出、希塩酸、飽和炭酸水素ナトリウム水溶液、食塩水で洗浄し、ろ過することにより、下記式で表される光塩基発生剤2を450mg得た。
Figure JPOXMLDOC01-appb-C000012
 (光塩基発生剤3の合成)
 100mLフラスコ中、炭酸カリウム2.00gをメタノール15mLに加えた。50mLフラスコ中、エトキシカルボニルメチル(トリフェニル)ホスホニウムブロミド2.67g(6.2mmol)、2-ヒドロキシ-4-メトキシベンズアルデヒド945mg(6.2mmol)をメタノール10mLに溶解し、よく撹拌した炭酸カリウム溶液にゆっくり滴下した。3時間撹拌した後、TLCにより反応の終了を確認したうえでろ過を行い炭酸カリウムを除き、減圧濃縮した。濃縮後、1Nの水酸化ナトリウム水溶液を50mL加え1時間撹拌した。反応終了後、ろ過によりトリフェニルホスフィンオキシドを除いた後、濃塩酸を滴下し反応液を酸性にした。沈殿物をろ過により集め、少量のクロロホルムにより洗浄することで2-ヒドロキシ-4-メトキシ桂皮酸を1.00g得た。続いて、100mL三口フラスコ中、2-ヒドロキシ-4-メトキシ桂皮酸500mg(3.0mmol)を脱水テトラヒドロキシフラン40mLに溶解し、EDC0.586g(3.0mmol)を加えた。30分後、ピペリジン0.3ml(3.0mmol)を加えた。反応終了後、反応溶液を濃縮し、水に溶解した。ジエチルエーテルで抽出した後、飽和炭酸水素ナトリウム水溶液、1N塩酸、飽和食塩水で洗浄した。その後、シリカゲルカラムクマトグラフィー(展開溶媒:クロロホルム/メタノール100/1~10/1)により精製することにより、下記式で表される光塩基発生剤3を64mg得た。
Figure JPOXMLDOC01-appb-C000013
 (光塩基発生剤4の合成)
 光塩基発生剤3の合成において、ピペリジンの代わりに、シクロヘキシルアミンを用いた以外は、光塩基発生剤3の合成と同様にして、下記式で表される光塩基発生剤4を80mg得た。
Figure JPOXMLDOC01-appb-C000014
 (光塩基発生剤5の合成)
 光塩基発生剤3の合成において、2-ヒドロキシ-4-メトキシベンズアルデヒドの代わりに、1-ヒドロキシ-2-ナフトアルデヒドを用いた以外は、光塩基発生剤3の合成と同様にして、下記式で表される光塩基発生剤5を75mg得た。
Figure JPOXMLDOC01-appb-C000015
 (光塩基発生剤6の合成)
 光塩基発生剤3の合成において、2-ヒドロキシ-4-メトキシベンズアルデヒドの代わりに、2-ヒドロキシ-1-ナフトアルデヒドを用いた以外は、光塩基発生剤3の合成と同様にして、下記式で表される光塩基発生剤6を90mg得た。
Figure JPOXMLDOC01-appb-C000016
 [塩基発生剤の評価]
 合成した塩基発生剤1~6について、以下の測定を行い、評価した。モル吸光係数及び塩基発生能の結果を表3に示す。なお、表3において、光反応率とは、用いた塩基発生剤のモル数に対する光反応したモル数の百分率である。また、5%重量減少温度の結果を表4に示す。
 (1)モル吸光係数
 塩基発生剤1~6をそれぞれ、アセトニトリルに1×10-4mol/Lの濃度で溶解し、石英セル(光路長10mm)に溶液を満たし、吸光度を測定した。なお、モル吸光係数εは、溶液の吸光度を吸収層の厚さと溶質のモル濃度で割った値(L/(mol・cm))である。
 (2)光反応率評価
 塩基発生剤1~6についてそれぞれ、1mgの試料を3つ用意し、それぞれを石英製NMR菅中で重アセトニトリルに溶解させた。350nm以下の波長の光をカットし、i線を20%透過するフィルタと高圧水銀灯を用いて、1本には2J/cmで光照射を行い、他の1本には20J/cmで光照射を行った。残り1本には光照射を行わなかった。各サンプルの1H NMRを測定し、光反応の割合を求めた。
 なお、光反応率については、NMRにより、塩基発生剤と、光反応生成物をともに定量し、その割合から以下の式により光反応率(%)を算出した。
 光反応率=光反応生成物量/(未分解の塩基発生剤量+光反応生成物量)×100
Figure JPOXMLDOC01-appb-T000017
 表3より、塩基発生剤1~6は、20J/cm照射により光反応をすることが確認されたことから、i線に感度を有することが明らかとなった。塩基発生剤1は、2J/cmの照射では塩基の発生が確認されなかった。光塩基発生剤6が最も高い感度を示し、ついで、光塩基発生剤3が感度が高かった。
 (2)熱重量測定
 塩基発生剤1~6およびニフェジピン(東京化成製)の耐熱性を評価するために、それぞれについて、30℃時の重量を基準として、昇温速度10℃/minの条件で熱重量測定を行った。結果を表4に示す。
Figure JPOXMLDOC01-appb-T000018
 (調製例1)
 上記ポリイミド前駆体溶液1に光塩基発生剤1を溶液の固形分の15重量%添加し、感光性ポリイミド樹脂組成物1とした。
 (調製例2)
 上記ポリイミド前駆体溶液1に光塩基発生剤3を溶液の固形分の10重量%添加し、感光性ポリイミド樹脂組成物2とした。
 (調製例3)
 上記ポリイミド前駆体溶液11に光塩基発生剤3を溶液の固形分の15重量%添加し、感光性ポリイミド樹脂組成物3とした。
 (調製例4)
 上記ポリイミド前駆体溶液11に光塩基発生剤1を溶液の固形分の15重量%添加し、感光性ポリイミド樹脂組成物4とした。
 (調製例5)
 上記ポリイミド前駆体溶液11に光塩基発生剤2を溶液の固形分の15重量%添加し、感光性ポリイミド樹脂組成物5とした。
 (調製例6)
 上記ポリイミド前駆体溶液11に光塩基発生剤4を溶液の固形分の15重量%添加し、感光性ポリイミド樹脂組成物6とした。
 (調製例7)
 上記ポリイミド前駆体溶液11に光塩基発生剤5を溶液の固形分の15重量%添加し、感光性ポリイミド樹脂組成物7とした。
 (調製例8)
 上記ポリイミド前駆体溶液11に光塩基発生剤6を溶液の固形分の15重量%添加し、感光性ポリイミド樹脂組成物8とした。
 (調製例9)
 上記ポリイミド前駆体溶液11にニフェジピン(東京化成製)を溶液の固形分の30重量%添加し、感光性ポリイミド樹脂組成物9とした。
 3.感光性樹脂組成物の評価:パターン形成能評価
 調製例で調製した感光性ポリイミド樹脂組成物1、及び感光性ポリイミド樹脂組成物2を、それぞれ、クロムめっきされたガラス上に最終膜厚4μmになるようにスピンコートし、80℃のホットプレート上で15分間乾燥させて、感光性ポリイミド樹脂組成物1及び感光性ポリイミド樹脂組成物2の塗膜を作製した。フォトマスクを介して手動露光機を用いて高圧水銀灯により、パターン状に感光性ポリイミド樹脂組成物1の塗膜には2000mJ/cm、感光性ポリイミド樹脂組成物2の塗膜には100mJ/cm露光を行った。その後、それぞれの塗膜について、155℃で10分間加熱した。
 それぞれの塗膜について、テトラメチルアンモニウムハイドロオキサイド2.38重量%水溶液とイソプロパノールを9:1で混合した溶液に浸漬した。その結果、露光部が現像液に溶解せず残存したパターンを得ることができた。さらに、それを350℃で1時間加熱しイミド化を行った。このように上記感光性ポリイミド樹脂組成物1および2を用いることにより、良好なパターンを形成できることが明らかとなった。
 調製例で調製した感光性ポリイミド樹脂組成物3~8を、それぞれ、クロムめっきされたガラス上に最終膜厚4μmになるようにスピンコートし、100℃のホットプレート上で15分間乾燥させて、感光性ポリイミド樹脂組成物3~8の塗膜を作製した。フォトマスクを介して手動露光機を用いて高圧水銀灯により、パターン状に感光性ポリイミド樹脂組成物3は80mJ/cm、感光性ポリイミド樹脂組成物4は1500mJ/cm、感光性ポリイミド樹脂組成物5は500mJ/cm、感光性ポリイミド樹脂組成物6は400mJ/cm、感光性ポリイミド樹脂組成物7は200mJ/cm、感光性ポリイミド樹脂組成物8は80mJ/cm露光を行った。その後、それぞれの塗膜について、170℃で10分間加熱した。
 それぞれの塗膜について、テトラメチルアンモニウムハイドロオキサイド2.38重量%水溶液とイソプロパノールを8:2で混合した溶液に浸漬した。その結果、露光部が現像液に溶解せず残存したパターンを得ることができた。
 4.線熱膨張係数および吸湿膨張係数の評価
 また、上記感光性ポリイミド樹脂組成物1、2および3を、ガラス上に貼り付けた耐熱フィルム(ユーピレックスS 50S:宇部興産(株)製)に塗布し、100℃のホットプレート上で10分乾燥させた後、高圧水銀灯により365nmの波長の照度換算で2000mJ/cm露光後、ホットプレート上で170℃10分加熱した後、耐熱フィルムより剥離し、膜厚10μmのフィルムを得た。その後、そのフィルムを金属製の枠に固定し、窒素雰囲気下、350℃、1時間熱処理し(昇温速度 10℃/分、自然放冷)、膜厚6μmの感光性ポリイミド1、感光性ポリイミド2および感光性ポリイミド3のフィルムを得た。
 上記記載の方法と同様にして線熱膨張係数、吸湿膨張係数、基板反り評価を行った。結果を表5に示す。
Figure JPOXMLDOC01-appb-T000019
 表5に示すように、SUS304箔の線熱膨張係数は17ppm/℃であることから、ポリイミド膜と金属箔との線熱膨張係数の差が大きいと積層体の反りが大きいことが確認された。
 また、表5より、ポリイミド膜の吸湿膨張係数が小さいほど高湿環境下での積層体の反りが小さいことがわかった。
 5.アウトガス試験
 調製例で調製した感光性ポリイミド樹脂組成物3および感光性ポリイミド樹脂組成物4、を、それぞれ、ガラス上に最終膜厚10μmになるようにスピンコートし、100℃のホットプレート上で15分間乾燥させて、感光性ポリイミド樹脂組成物3、感光性ポリイミド樹脂組成物4の塗膜を作製した。フォトマスクを介して手動露光機を用いて高圧水銀灯により、感光性ポリイミド樹脂組成物3は500mJ/cm、感光性ポリイミド樹脂組成物4は2000mJ/cm、露光を行った。その後、それぞれの塗膜について、170℃で10分間加熱した。それぞれの塗膜について、350℃で1時間加熱しイミド化を行い、アウトガス測定サンプル1および2を得た。
 また、ポリイミド前駆体溶液11を、ガラス上に最終膜厚10μmになるようにスピンコートし、100℃のホットプレート上で15分間乾燥させて、ポリイミド溶液11の塗膜を作製した。それぞれの塗膜について、350℃で1時間加熱しイミド化を行い、アウトガス測定サンプル3を得た。
 調製例9で調製した感光性ポリイミド樹脂組成物9をガラス上に最終膜厚10μmになるようにスピンコートし、100℃のホットプレート上で15分間乾燥させて、比較感光性ポリイミド樹脂組成物1の塗膜を作製した。フォトマスクを介して手動露光機を用いて高圧水銀灯により、1000mJ/cm露光を行った。その後、185℃で10分間加熱した後、350℃で1時間加熱しイミド化を行い、アウトガス測定サンプル4を得た。
 UR-5100FX(東レ製)を、ガラス上に最終膜厚10μmになるようにスピンコートし、95℃のホットプレート上で8分間乾燥させて、UR-5100FXの塗膜を作製した。フォトマスクを介して手動露光機を用いて高圧水銀灯により、70mJ/cm露光を行った。その後、80℃で1分間加熱した後、140℃で30分、350℃で1時間加熱しイミド化を行い、アウトガス測定サンプル5を得た。
 XP-1530(HDマイクロシステムズ製)を、ガラス上に最終膜厚10μmになるようにスピンコートし、70℃のホットプレート上で2分間、85℃のホットプレート上で2分間乾燥させて、XP-1530の塗膜を作製した。フォトマスクを介して手動露光機を用いて高圧水銀灯により、300mJ/cm露光を行った。その後、105℃で1分間加熱した後、200℃で30分、350℃で1時間加熱しイミド化を行い、アウトガス測定サンプル6を得た。
 作製したアウトガス測定サンプル1~6について、ガラス上からサンプルを削り取り、窒素雰囲気下で、昇温速度10℃/minで100℃まで上昇させた後、100℃で60分加熱した後、15分以上窒素雰囲気下で放冷した後、昇温速度10℃/minで測定した際の放冷後の重量を基準とした際の、5%重量減少温度の測定を行った。結果を表6に示す。
Figure JPOXMLDOC01-appb-T000020
 表6に示すように、光塩基発生剤を用いたサンプル(アウトガス測定サンプル1、2)はともに450℃以上の5%重量減少温度を有していた。アウトガス測定サンプル1に関しては、ポリアミック酸単体(アウトガス測定サンプル3)と同程度の非常に低い低アウトガス性を有していた(光塩基発生剤の50%重量減少温度が低いため、感光性成分由来の残渣が少ないため)。その他の測定サンプルは、いずれも5%重量減少温度が450℃未満であった。
 [実施例1]
 SUSからなる金属基板、ポリイミドからなる絶縁層、並びに、Cuからなるシード層および導電層がこの順に積層された積層基板を準備した(図20(a))。
 次に、この積層基板のSUS面に対してメタルエッチング用レジストを製版した。具体的には、積層基板の両面にメタルエッチング用のドライフィルムレジストをラミネートし、SUS面側にはパターン露光を、Cu面側には全面露光し、炭酸ナトリウム水溶液を用いて現像し、SUS面上にレジストパターンを形成した。次に、エッチング液として塩化第2鉄水溶液を用い、レジストパターンを介して、SUS面にパターンエッチングを施した後、レジストパターンを剥離した(図20(b))。
 続いて、この積層基板のSUS面側の露出したポリイミド面に対してポリイミドウエットエッチング用レジストを製版した。具体的には、積層基板の両面にポリイミドウエットエッチング用のドライフィルムレジストをラミネートし、SUS面側にはパターン露光を、Cu面側には全面露光し、炭酸ナトリウム水溶液を用いて現像し、SUS面上にレジストパターンを形成した。次に、エッチング液としてTPE-3000(東レエンジニアリング社製)を用い、レジストパターンを介して、SUS面側の露出したポリイミド面にパターンエッチングを施し、導通部形成用の貫通孔を形成した後、レジストパターンを剥離した(図20(c))。
 作製した積層体に対して、圧力25~30Pa、プロセスガスNF3/O2=10/90%、周波数40kHzにてプラズマ処理を行った。その後、SUS面の露出部およびCu面をめっき用マスキングテープでマスキングした後、硫酸銅130g/L、硫酸160g/Lに添加剤(CU-BRITE(荏原ユージライト株式会社製))を添加した電解めっき浴を用いて、Cu面を給電層として、室温で、2A/dm2の条件で45分間めっきを行い、導通部を形成した(図20(d))。
 次に、この積層基板のCu面に対してメタルエッチング用レジストを製版した。具体的には、積層基板の両面にメタルエッチング用のドライフィルムレジストをラミネートし、Cu面側にはパターン露光を、SUS面側には全面露光し、炭酸ナトリウム水溶液を用いて現像し、Cu面上にレジストパターンを形成した。次に、エッチング液として塩化第2鉄水溶液を用い、レジストパターンを介して、ポリイミド上にCuからなる電極が残存するように、Cu面にパターンエッチングを施した(図20(e))。その後、レジストパターンを剥離した後、フラッシュエッチングによりシード層を除去することにより電子素子用積層基板を得た。
 [実施例2-1-1](非感光性ポリイミド前駆体パターニング)
 厚さ20μmのSUS304-HTA箔(東洋精箔製)上に、上記ポリイミド前駆体溶液1を硬化後膜厚10μmとなるように、ダイコーターでコーティングし、80℃のオーブン中、大気下で60分乾燥させた(図23(a)~(b))。その後、ポリイミド前駆体膜上に、ドライフィルムレジストを用いて、レジスト製版し現像と同時にポリイミド前駆体膜を現像した後、レジストパターンを剥離し、窒素雰囲気下、350℃1時間熱処理(昇温速度 10℃/分、自然放冷)することにより、貫通孔部分が除去されるようポリイミドからなる絶縁層がパターニングされたポリイミド-ステンレス積層体を得た(図23(c))。
 次に、このポリイミド-ステンレス積層体のSUS面に対してメタルエッチング用レジストを製版した。次に、エッチング液として塩化第2鉄水溶液を用い、レジストパターンを介して、SUS面にパターンエッチングを施した後、レジストパターンを剥離することにより電子素子用積層基板2-1-1を得た。
 [実施例2-1-2](非感光性ポリイミドイミド化後パターニング)
 厚さ20μmのSUS304-HTA箔(東洋精箔製)上に、上記ポリイミド前駆体溶液12を硬化後膜厚10μmとなるようにダイコーターでコーティングし、80℃のオーブン中、大気下で60分乾燥させた。その後、窒素雰囲気下、350℃、1時間熱処理し(昇温速度 10℃/分、自然放冷)、積層体を得た(図23(a)~(b))。上記積層体のポリイミドからなる絶縁層上に、レジストパターンを形成した。絶縁層が露出している部分を、ポリイミドエッチング液TPE-3000(東レエンジニアリング製)を用いて除去後、レジストパターンを剥離し、導通部形成用のが除去されるよう絶縁層がパターニングされたポリイミド-ステンレス積層体を得た(図23(c))。
 以降は、上記実施例2-1-1と同様にして電子素子用積層基板2-1-2を得た。
 [実施例2-1-3](感光性ポリイミドパターニング)
 厚さ20μmのSUS304-HTA箔(東洋精箔製)上に、調製例3で調製した感光性ポリイミド樹脂組成物3を硬化後膜厚10μmとなるようにダイコーターでコーティングし、80℃のオーブン中、大気下で60分乾燥させた(図23(a)~(b))。その後、フォトマスクを介して手動露光機を用いて高圧水銀灯により、パターン状に500mJ/cm露光を行った。その後、155℃で10分間加熱した。塗膜について、テトラメチルアンモニウムハイドロオキサイド2.38重量%水溶液とイソプロパノールを9:1で混合した溶液で現像後、窒素雰囲気下、350℃、1時間熱処理することにより(昇温速度 10℃/分、自然放冷)、貫通孔部分が除去されるようポリイミドからなる絶縁層がパターニングされたポリイミド-ステンレス積層体を得た(図23(c))。
 以降は、上記実施例2-1-1と同様にして電子素子用積層基板2-1-3を得た。
 [実施例2-2-1](非感光性ポリイミド前駆体パターニング)
 電子素子用積層基板2-1-1のSUS面側に、上記ポリイミド前駆体溶液1を硬化後膜厚がSUS上で10μmとなるように、ダイコーターでコーティングし、80℃のオーブン中、大気下で60分乾燥させた。その後、ポリイミド前駆体膜上に、ドライフィルムレジストを用いて、レジスト製版し現像と同時にポリイミド前駆体膜を現像した後、レジストパターンを剥離し、窒素雰囲気下、350℃1時間熱処理(昇温速度 10℃/分、自然放冷)することにより、貫通孔部分が除去されるようポリイミドからなる絶縁層(2層目)がパターニングされた電子素子用積層基板2-2-1を得た。
 [実施例2-2-2](非感光性ポリイミドイミド化後パターニング)
 電子素子用積層基板2-1-2のSUS面側に、上記ポリイミド前駆体溶液12を硬化後膜厚がSUS上で10μmとなるように、ダイコーターでコーティングし、80℃のオーブン中、大気下で60分乾燥させた。その後、窒素雰囲気下、350℃、1時間熱処理し(昇温速度 10℃/分、自然放冷)、積層体を得た。上記積層体のポリイミドからなる絶縁層(2層目)上に、レジストパターンを形成した。絶縁層(2層目)が露出している部分を、ポリイミドエッチング液TPE-3000(東レエンジニアリング製)を用いて除去後、レジストパターンを剥離することにより、貫通孔部分が除去されるよう絶縁層(2層目)がパターニングされた電子素子用積層基板2-2-2を得た。
 [実施例2-2-3](感光性ポリイミドパターニング)
 電子素子用積層基板2-1-2のSUS面側に、上記感光性ポリイミド樹脂組成物3を硬化後膜厚がSUS上で10μmとなるように、ダイコーターでコーティングし、80℃のオーブン中、大気下で60分乾燥させた。その後、フォトマスクを介して手動露光機を用いて高圧水銀灯により、パターン状に500mJ/cm露光を行った。その後、155℃で10分間加熱した。塗膜について、テトラメチルアンモニウムハイドロオキサイド2.38重量%水溶液とイソプロパノールを9:1で混合した溶液で現像後、窒素雰囲気下、350℃、1時間熱処理することにより(昇温速度 10℃/分、自然放冷)、貫通孔部分が除去されるようポリイミドからなる絶縁層(2層目)がパターニングされた電子素子用積層基板2-2-3を得た。
 [実施例3-1](非感光性ポリイミド前駆体パターニング)
 SUSからなる金属基板(厚み18μm)と、ポリイミドからなる絶縁層(1層目)(厚み10μm)と、Cuからなるシード層および電極層(厚み9μm)とがこの順に積層された積層基板を準備した(図26(a))。
 上記積層基板のSUS面に対してメタルエッチング用レジストを製版した。次に、エッチング液として塩化第2鉄水溶液を用い、レジストパターンを介して、SUS面にパターンエッチングを施した後、レジストパターンを剥離した。続いて、この積層基板のCu面に対してメタルエッチング用レジストを製版した。次に、エッチング液として塩化第2鉄水溶液を用い、レジストパターンを介して、Cu面にパターンエッチングを施した後、レジストパターンを剥離することにより、SUS面、Cu面が共にパターニングされた積層体を形成した(図26(b))。
 上記ポリイミド前駆体溶液1を硬化後膜厚がSUS上で10μmとなるように、ダイコーターでSUS面にコーティングし、80℃のオーブン中、大気下で60分乾燥させた(図26(c))。その後、ポリイミド前駆体膜上に、ドライフィルムレジストを用いて、レジスト製版し現像と同時にポリイミド前駆体膜を現像した後、レジストパターンを剥離し、窒素雰囲気下、350℃1時間熱処理(昇温速度 10℃/分、自然放冷)し、パターニングされたポリイミドからなる絶縁層(2層目)を形成した(図26(d))。続いて、パターニングされたCu層をマスクとして、ポリイミドエッチング液TPE-3000(東レエンジニアリング製)を用いて、絶縁層(1層目)をエッチングした(図26(e))。
 積層基板の両面にメタルエッチング用のドライフィルムレジストをラミネートし、SUS面側には全面露光し、炭酸ナトリウム水溶液を用いて現像した後、エッチング液として塩化第2鉄水溶液を用い、Cuからなる電極が残存するようにCu面のエッチングを行った(図26(f))。その後、フラッシュエッチングによりシード層を除去した。次いで、ディスペンサーにより、2層の絶縁層の貫通孔にそれぞれ銀ペーストを充填することにより、第1導通部および第2導通部を形成し、電子素子用積層基板3-1を得た(図26(g))。
 [実施例3-2](感光性ポリイミドパターニング)
 上記実施例3-1と同様にして、SUS面、Cu面が共にパターニングされた積層体を形成した(図26(b))。
 感光性ポリイミド樹脂組成物2を硬化後膜厚がSUS上で10μmとなるようにダイコーターでSUS面上にコーティングし、80℃のオーブン中、大気下で60分乾燥させた(図26(c))。その後、フォトマスクを介して手動露光機を用いて高圧水銀灯により、パターン状に500mJ/cm露光を行った。その後、155℃で10分間加熱した。それぞれの塗膜について、テトラメチルアンモニウムハイドロオキサイド2.38重量%水溶液とイソプロパノールを9:1で混合した溶液で現像後、窒素雰囲気下、350℃、1時間熱処理することにより(昇温速度 10℃/分、自然放冷)、パターニングされたポリイミドからなる絶縁層(2層目)を形成した(図26(d))。
 以降は、上記実施例3-1と同様にして電子素子用積層基板3-2を得た(図26(g))。
 [実施例4-1]
 SUSからなる金属基板(厚み18μm)と、ポリイミドからなる絶縁層(1層目)(厚み10μm)と、Cuからなる導電層(厚み9μm)とがこの順に積層された積層基板を準備した(図19(a))。
 上記積層基板のSUS面に対してメタルエッチング用レジストを製版した。次に、エッチング液として塩化第2鉄水溶液を用い、レジストパターンを介して、SUS面にパターンエッチングを施した後、レジストパターンを剥離した(図19(b))。
 続いて、上記感光性ポリイミド樹脂組成物3を硬化後膜厚がSUS上で10μmとなるようにダイコーターでコーティングし、80℃のオーブン中、大気下で60分乾燥させた(図19(c))。その後、フォトマスクを介して手動露光機を用いて高圧水銀灯により、パターン状に500mJ/cm露光を行った。その後、155℃で10分間加熱した。塗膜について、テトラメチルアンモニウムハイドロオキサイド2.38重量%水溶液とイソプロパノールを9:1で混合した溶液で現像後、窒素雰囲気下、350℃、1時間熱処理することにより(昇温速度 10℃/分、自然放冷)、導通部形成用の貫通孔部分が除去されるようポリイミドからなる絶縁層(2層目)がパターニングされたポリイミド-ステンレス積層体を得た(図19(d))。パターニングされた絶縁層(2層目)をマスクとして、ポリイミドエッチング液TPE-3000(東レエンジニアリング製)を用いて、絶縁層(1層目)をエッチングした(図19(e))。
 ディスペンサーを用いて、銀ペーストを2層の絶縁層の貫通孔に充填し導通部を形成した。
 次に、このポリイミド-ステンレス積層体のCu面に対してメタルエッチング用レジストを製版した。次に、エッチング液として塩化第2鉄水溶液を用い、レジストパターンを介して、Cuからなる電極が残存するようにCu面にパターンエッチングを施した後、レジストパターンを剥離した(図19(g))。
 [実施例4-2]
 上記実施例4-1と同様にして、SUS面がパターニングされた積層体を形成した(図19(b))。
 続いて、SUS面側に上記ポリイミド前駆体溶液1を硬化後膜厚10μmとなるように、ダイコーターでコーティングし、80℃のオーブン中、大気下で60分乾燥させた(図19(c))。その後、ポリイミド前駆体膜上に、ドライフィルムレジストを用いて、レジスト製版し現像と同時にポリイミド前駆体膜を現像した後、レジストパターンを剥離し、窒素雰囲気下、350℃1時間熱処理(昇温速度 10℃/分、自然放冷)することにより、導通部形成用の貫通孔部分が除去されるようポリイミドからなる絶縁層(2層目)がパターニングされたポリイミド-ステンレス積層体を得た(図19(d))。
 以降は、上記実施例4-1と同様にして電子素子用積層基板4-2を得た。
 [実施例4-3]
 上記実施例4-1と同様にして、SUS面がパターニングされた積層体を形成した(図19(b))。
 続いて、SUS面側に上記ポリイミド前駆体溶液12をダイコーターでコーティングし、80℃のオーブン中、大気下で60分乾燥させた。その後、窒素雰囲気下、350℃、1時間熱処理した(昇温速度 10℃/分、自然放冷)(図19(c))。次いで、ポリイミド面側からYAGレーザーを照射し、貫通孔を2層の絶縁層に形成することにより、導通部形成用の貫通孔部分が除去されるようポリイミドからなる2層の絶縁層がパターニングされたポリイミド-ステンレス積層体を得た(図19(e))。
 以降は、上記実施例4-1と同様にして電子素子用積層基板4-3を得た。
 [実施例5-1-1](非感光性ポリイミド前駆体パターニング)
 厚さ20μmのSUS304-HTA箔(東洋精箔製)上に、上記ポリイミド前駆体溶液1を硬化後膜厚10μmとなるように、ダイコーターでコーティングし、80℃のオーブン中、大気下で60分乾燥させた(図23(a)~(b))。その後、ポリイミド前駆体膜上に、ドライフィルムレジストを用いて、レジスト製版し現像と同時にポリイミド前駆体膜を現像した後、レジストパターンを剥離し、窒素雰囲気下、350℃1時間熱処理(昇温速度 10℃/分、自然放冷)することにより、貫通孔部分が除去されるようポリイミドからなる絶縁層がパターニングされたポリイミド-ステンレス積層体を得た(図23(c))。
 作製したポリイミド-ステンレス積層体に対して、圧力25Pa~30Pa、プロセスガスNF3/O2=10%/90%、周波数40kHzにてプラズマ処理を行った後、SUS面の露出部をめっき用マスキングテープでマスキングし、硫酸銅130g/L、硫酸160g/Lに添加剤(CU-BRITE(荏原ユージライト株式会社製))を添加した電解めっき浴を用いて、SUS面を給電層として、室温で、電流密度2A/dm2の条件で45分間めっきを行い、導通部を形成した(図23(d))。
 次に、このポリイミド-ステンレス積層体のSUS面に対してメタルエッチング用レジストを製版した。次に、エッチング液として塩化第2鉄水溶液を用い、レジストパターンを介して、SUS面にパターンエッチングを施した後、レジストパターンを剥離することにより電子素子用積層基板5-1-1(図23(e))を得た。
 [実施例5-1-2](非感光性ポリイミドイミド化後パターニング)
 厚さ20μmのSUS304-HTA箔(東洋精箔製)上に、上記ポリイミド前駆体溶液12を硬化後膜厚10μmとなるようにダイコーターでコーティングし、80℃のオーブン中、大気下で60分乾燥させた。その後、窒素雰囲気下、350℃、1時間熱処理し(昇温速度 10℃/分、自然放冷)、積層体を得た(図23(a)~(b))。上記積層体のポリイミドからなる絶縁層上に、レジストパターンを形成した。ポリイミド膜が露出している部分を、ポリイミドエッチング液TPE-3000(東レエンジニアリング製)を用いて除去後、レジストパターンを剥離し、導通部形成用のが除去されるようポリイミド膜がパターニングされたポリイミド-ステンレス積層体を得た(図23(c))。
 以降は、上記実施例5-1-1と同様にして電子素子用積層基板5-1-2を得た。
 [実施例5-1-3](感光性ポリイミドパターニング)
 厚さ20μmのSUS304-HTA箔(東洋精箔製)上に、調製例3で調製した感光性ポリイミド樹脂組成物3を硬化後膜厚10μmとなるようにダイコーターでコーティングし、80℃のオーブン中、大気下で60分乾燥させた(図23(a)~(b))。その後、フォトマスクを介して手動露光機を用いて高圧水銀灯により、パターン状に500mJ/cm露光を行った。その後、155℃で10分間加熱した。塗膜について、テトラメチルアンモニウムハイドロオキサイド2.38重量%水溶液とイソプロパノールを9:1で混合した溶液で現像後、窒素雰囲気下、350℃、1時間熱処理することにより(昇温速度 10℃/分、自然放冷)、貫通孔部分が除去されるようポリイミドからなる絶縁層がパターニングされたポリイミド-ステンレス積層体を得た(図23(c))。
 以降は、上記実施例5-1-1と同様にして電子素子用積層基板5-1-3を得た。
 [実施例5-2-1](非感光性ポリイミド前駆体パターニング)
 電子素子用積層基板5-1-1のSUS面側に、上記ポリイミド前駆体溶液1を硬化後膜厚がSUS上で10μmとなるように、ダイコーターでコーティングし、80℃のオーブン中、大気下で60分乾燥させた。その後、ポリイミド前駆体膜上に、ドライフィルムレジストを用いて、レジスト製版し現像と同時にポリイミド前駆体膜を現像した後、レジストパターンを剥離し、窒素雰囲気下、350℃1時間熱処理(昇温速度 10℃/分、自然放冷)することにより、貫通孔部分が除去されるようポリイミドからなる絶縁層がパターニングされた電子素子用積層基板5-2-1を得た。
 [実施例5-2-2](非感光性ポリイミドイミド化後パターニング)
 電子素子用積層基板5-1-2のSUS面側に、上記ポリイミド前駆体溶液12を硬化後膜厚がSUS上で10μmとなるように、ダイコーターでコーティングし、80℃のオーブン中、大気下で60分乾燥させた。その後、窒素雰囲気下、350℃、1時間熱処理し(昇温速度 10℃/分、自然放冷)、積層体を得た。上記積層体のポリイミドからなる絶縁層(2層目)上に、レジストパターンを形成した。絶縁層(2層目)が露出している部分を、ポリイミドエッチング液TPE-3000(東レエンジニアリング製)を用いて除去後、レジストパターンを剥離することにより、貫通孔部分が除去されるよう絶縁層(2層目)がパターニングされた電子素子用積層基板5-2-2を得た。
 [実施例5-2-3](感光性ポリイミドパターニング)
 電子素子用積層基板5-1-2のSUS面側に、上記感光性ポリイミド樹脂組成物3を硬化後膜厚がSUS上で10μmとなるように、ダイコーターでコーティングし、80℃のオーブン中、大気下で60分乾燥させた。その後、フォトマスクを介して手動露光機を用いて高圧水銀灯により、パターン状に500mJ/cm露光を行った。その後、155℃で10分間加熱した。塗膜について、テトラメチルアンモニウムハイドロオキサイド2.38重量%水溶液とイソプロパノールを9:1で混合した溶液で現像後、窒素雰囲気下、350℃、1時間熱処理することにより(昇温速度 10℃/分、自然放冷)、貫通孔部分が除去されるようポリイミドからなる絶縁層(2層目)がパターニングされた電子素子用積層基板5-2-3を得た。
 [実施例6-1]
 実施例2-1-1と同様にして、導通部形成用の貫通孔部分が除去されるようポリイミド膜がパターニングされたポリイミド-ステンレス積層体を得た(図23(c))。
 作製したポリイミド-ステンレス積層体に対して、圧力25Pa~30Pa、プロセスガスNF3/O2=10%/90%、周波数40kHzにてプラズマ処理を行った。SUS面の露出部をめっき用マスキングテープでマスキングし、S‐10X(上村工業製)、A‐10X(上村工業製)で各々3分間前処理を行った後、NPR‐4(上村工業製)を用いて1分間無電解めっきを行った。絶縁層上に形成した無電解めっき層を給電層として、硫酸銅70g/L、硫酸200g/L、塩酸0.5mL/Lに添加剤(スーパースロー2000(エンソンジャパン株式会社製))を添加した電解メッキ浴を用いて、室温で、電流密度4A/dm2、の条件で25分間めっきを行った。
 次に、無電解めっき層上に形成したCuの電解めっき層の面に対してメタルエッチング用レジストを製版した。次に、エッチング液として塩化第2鉄水溶液を用い、レジストパターンを介して、Cu面にCuからなる電極が後に形成するSUSの開口部を覆う形で残存するようにパターンエッチングを施した後、レジストパターンを剥離した。露出している無電解めっき層をニムデンリップC‐11にてソフトエッチングして剥離した後に、触媒を除去するために、マコー(株)製、ウェットブラスト装置にて、アルミナ砥石、0.5kg/m2の水圧、10m/minの処理速度で処理を行い、触媒を除去した。次いで、180℃、1hr、窒素雰囲気下で熱処理を行った。
 次に、この積層体のSUS面に対してメタルエッチング用レジストを製版した。次に、エッチング液として塩化第2鉄水溶液を用い、レジストパターンを介して、SUS面にパターンエッチングを施した後、レジストパターンを剥離することにより、電子素子用積層基板6-1を得た。
 [実施例6-2]
 実施例6-1において、ウェットブラストによる触媒除去工程の代わりに、マキュダイザー9204(日本マクダミッド株式会社製)にて、液温35℃で1分間浸漬し、水洗、マキュダイザー9275(日本マクダミッド株式会社製)にて、75℃2分間浸漬し、水洗、43℃のマキュダイザー9279(日本マクダミッド株式会社製)にて、1分間浸漬し、水洗後、乾燥することにより触媒を除去する工程を行ったこと以外は、実施例6-1と同様にして電子素子用積層基板6-2を作製した。 
 [実施例6-3]
 上記電子素子用積層基板6-1のSUS面側に、上記ポリイミド前駆体溶液1を硬化後膜厚がSUS上で10μmとなるように、ダイコーターでコーティングし、80℃のオーブン中、大気下で60分乾燥させた。その後、ポリイミド前駆体膜上に、ドライフィルムレジストを用いて、レジスト製版し現像と同時にポリイミド前駆体膜を現像した後、レジストパターンを剥離し、窒素雰囲気下、350℃1時間熱処理(昇温速度 10℃/分、自然放冷)することにより、貫通孔部分が除去されるようポリイミドからなる絶縁層(2層目)がパターニングされた電子素子用積層基板6-3を得た。
 [実施例6-4]
 上記電子素子用積層基板6-2のSUS面側に、上記ポリイミド前駆体溶液1を硬化後膜厚がSUS上で10μmとなるように、ダイコーターでコーティングし、80℃のオーブン中、大気下で60分乾燥させた。その後、ポリイミド前駆体膜上に、ドライフィルムレジストを用いて、レジスト製版し現像と同時にポリイミド前駆体膜を現像した後、レジストパターンを剥離し、窒素雰囲気下、350℃1時間熱処理(昇温速度 10℃/分、自然放冷)することにより、貫通孔部分が除去されるようポリイミドからなる絶縁層(2層目)がパターニングされた電子素子用積層基板6-4を得た。
 [実施例7-1]
 SUSからなる金属基板(厚み18μm)と、ポリイミドからなる絶縁層(1層目)(厚み10μm)と、Cuからなる導電層(厚み9μm)とがこの順に積層された積層基板を準備した(図19(a))。
 上記積層基板のSUS面に対してメタルエッチング用レジストを製版した。次に、エッチング液として塩化第2鉄水溶液を用い、レジストパターンを介して、SUS面にパターンエッチングを施した後、レジストパターンを剥離した(図19(b))。
 続いて、SUS面側に上記感光性ポリイミド樹脂組成物3をSUS上で硬化後膜厚10μmとなるようにダイコーターでコーティングし、80℃のオーブン中、大気下で60分乾燥させた(図19(c))。その後、フォトマスクを介して手動露光機を用いて高圧水銀灯により、パターン状に500mJ/cm露光を行った。その後、155℃で10分間加熱した。塗膜について、テトラメチルアンモニウムハイドロオキサイド2.38重量%水溶液とイソプロパノールを9:1で混合した溶液で現像後、窒素雰囲気下、350℃、1時間熱処理することにより(昇温速度 10℃/分、自然放冷)、導通部形成用の貫通孔部分が除去されるようポリイミドからなる絶縁層(2層目)がパターニングされたポリイミド-ステンレス積層体を得た(図19(d))。
 パターニングされた絶縁層(2層目)をマスクとして、ポリイミドエッチング液TPE-3000(東レエンジニアリング製)を用いて、絶縁層(1層目)をエッチングした(図19(e))。
 作製したポリイミド-ステンレス積層体に対して、圧力25Pa~30Pa、プロセスガスNF3/O2=10%/90%、周波数40kHzにてプラズマ処理を行った後、硫酸銅130g/L、硫酸160g/Lに添加剤(CU-BRITE(荏原ユージライト株式会社製))を添加した電解めっき浴を用いて、Cu面を給電層として、室温で、2A/dm2の条件で120分間めっきを行い、導通部を形成した(図19(f))。
 次に、このポリイミド-ステンレス積層体のCu面に対してメタルエッチング用レジストを製版した。次に、エッチング液として塩化第2鉄水溶液を用い、レジストパターンを介して、Cuからなる電極が残存するようにCu面にパターンエッチングを施した後、レジストパターンを剥離することにより、電子素子用積層基板7-1を得た(図19(g))。
 [実施例7-2]
 上記実施例7-1と同様にして、SUS面がパターニングされた積層体を形成した(図19(b))。
 続いて、SUS面側に上記ポリイミド前駆体溶液1をSUS上で硬化後膜厚10μmとなるように、ダイコーターでコーティングし、80℃のオーブン中、大気下で60分乾燥させた(図19(c))。その後、ポリイミド前駆体膜上に、ドライフィルムレジストを用いて、レジスト製版し現像と同時にポリイミド前駆体膜を現像した後、レジストパターンを剥離し、窒素雰囲気下、350℃1時間熱処理(昇温速度 10℃/分、自然放冷)することにより、導通部形成用の貫通孔部分が除去されるようポリイミドからなる絶縁層(2層目)がパターニングされたポリイミド-ステンレス積層体を得た(図19(d))。
 以降は、上記実施例8-1と同様にして電子素子用積層基板7-2を得た。
 [実施例7-3]
 上記実施例7-1と同様にして、SUS面がパターニングされた積層体を形成した(図19(b))。
 続いて、SUS面側に上記ポリイミド前駆体溶液12をダイコーターでコーティングし、80℃のオーブン中、大気下で60分乾燥させた。その後、窒素雰囲気下、350℃、1時間熱処理した(昇温速度 10℃/分、自然放冷)(図19(c))。次いで、ポリイミド面側からYAGレーザーを照射し、貫通孔を2層の絶縁層に形成することにより、導通部形成用の貫通孔部分が除去されるようポリイミドからなる2層の絶縁層がパターニングされたポリイミド-ステンレス積層体を得た(図19(e))。
 以降は、上記実施例7-1と同様にして電子素子用積層基板8-3を得た。
 [表面平坦性の評価]
 下記の3種類について表面平坦性を評価した。
1.塗布により形成したポリイミド(PI)面(実施例2-1-1~2-2-3、実施例3-1~3-2、実施例4-1~4-3、実施例5-1-1~5-2-3、実施例7-1~7-3)
2.PI-Cuの積層体からCuエッチングにより形成したPI面(実施例1、実施例6-1~6-4)
3.PI-SUSの積層体からSUSエッチングにより形成したPI面(比較例)
Figure JPOXMLDOC01-appb-T000021
 [有機EL表示装置の実施例]
 実施例4-1に記載の方法により、150mm×150mmの基板に、150μmφの導通部を225μm間隔で、縦240個、横320個形成し、裏面側に銅配線が形成された導通部を有する基板Aを準備した。
 次に、メタルマスクを用いて、導通部をマスクした上で、導通部を有する基板Aのポリイミド上に、第1密着層としてのアルミニウム膜をDCスパッタリング法(成膜圧力0.2Pa(アルゴン)、投入電力1kW、成膜時間10秒)により厚さ5nmで形成した。次いで、第2密着層としての酸化シリコン膜をRFマグネトロンスパッタリング法(成膜圧力0.3Pa(アルゴン:酸素=3:1)、投入電力2kW、成膜時間30分)により厚さ100nmで形成した。
 ボトムゲート・ボトムコンタクト構造のTFTを上記導通部を有する基板Aの中央部の120mm×120mmのエリアに作製した。まず、厚さ100nmのアルミニウム膜をゲート電極膜として成膜した後、レジストパターンをフォトリソグラフィー法で形成した後に燐酸溶液でウェットエッチングし、アルミニウム膜を所定パターンにパターニングしてゲート電極およびゲート配線を形成した。ゲート配線については、導通部とゲート電極を接続するように形成した。次に、そのゲート電極を覆うように厚さ300nmの酸化ケイ素をゲート絶縁膜として全面に形成した。このゲート絶縁膜は、RFマグネトロンスパッタリング装置を用い、6インチのSiOターゲットに投入電力:1.0kW(=3W/cm)、圧力:1.0Pa、ガス:アルゴン+O(50%)の成膜条件で形成した。この後、レジストパターンをフォトリソグラフィー法で形成した後にドライエッチングを施し、ゲート絶縁膜のパターニングを実施した。次に、ゲート絶縁膜上の全面に厚さ100nmのチタン膜、アルミニウム膜、IZO膜をソース電極、ソース配線及びドレイン電極とするために蒸着した後、レジストパターンをフォトリソグラフィー法で形成した後に過酸化水素水溶液、燐酸溶液で連続的にウェットエッチングし、チタン膜を所定パターンにパターニングしてソース電極、ソース配線及びドレイン電極を形成した。ソース配線については、導通部とソース電極を接続するように形成した。このとき、ソース電極及びドレイン電極は、ゲート絶縁膜上であってゲート電極の中央部直上以外に離間したパターンとなるように形成した。
 次に、ソース電極及びドレイン電極を覆うように、全面に、In:Ga:Znが1:1:1のInGaZnO系アモルファス酸化物薄膜(InGaZnO)を厚さ25nmとなるように形成した。アモルファス酸化物薄膜は、RFマグネトロンスパッタリング装置を用い、室温(25℃)、Ar:Oを30:50とした条件下で、4インチのInGaZnO(In:Ga:Zn=1:1:1)ターゲットを用いて形成した。その後、アモルファス酸化物薄膜上にレジストパターンをフォトリソグラフィーで形成した後、シュウ酸溶液でウェットエッチングし、そのアモルファス酸化物薄膜をパターニングし、所定パターンからなるアモルファス酸化物薄膜を形成した。こうして得られたアモルファス酸化物薄膜は、ゲート絶縁膜上であってソース電極及びドレイン電極に両側で接触するとともに該ソース電極及びドレイン電極を跨ぐように形成されていた。続いて全体を覆うように、厚さ100nmの酸化ケイ素を保護膜としてRFマグネトロンスパッタリング法で形成した後、レジストパターンをフォトリソグラフィー法で形成した後にドライエッチングを施した。大気中300℃1時間のアニールを施した後、アクリル系のポジ型レジストを用いてELの隔壁層を形成し、TFT基板を作製した。
 上記TFT基板上に白色となるようにEL層を蒸着した後、電極としてIZO膜を蒸着し、バリアフィルムを用いてELの封止を行うことにより、フレキシブルな対角5.9インチ、解像度68dpi、320×240のアクティブマトリックス駆動のモノクロELディスプレイを作製した。
 続いて、あらかじめ裏面に形成した配線部に、制御用のICを実装し、作製したモノクロELディスプレイについて、スキャン電圧15V、ベータ電圧10V、電源電圧10Vにて作動を確認した。作製したモノクロELディスプレイについて24時間の連続作動および作製後6ヶ月後における作動を確認したことから、基板のバリア性も確認された。
 [有機EL表示装置の比較例]
 縦200mm、横150mm、厚さ100μmのSUS304-HTA板(小山鋼材社製)上に、上記ポリイミド前駆体溶液1を用いて、イミド化後の膜厚が7μm±1μmになるようにスピンコーターでコーティングし、100℃のホットプレートオーブン中、大気下で60分乾燥させた後、窒素雰囲気下、350℃1時間、熱処理し(昇温速度 10℃/分、自然放冷)、ポリイミド層を形成した。次に、ポリイミド層上に、第1密着層としてのアルミニウム膜をDCスパッタリング法(成膜圧力0.2Pa(アルゴン)、投入電力1kW、成膜時間10秒)により厚さ5nmで形成した。次いで、第2密着層としての酸化シリコン膜をRFマグネトロンスパッタリング法(成膜圧力0.3Pa(アルゴン:酸素=3:1)、投入電力2kW、成膜時間30分)により厚さ100nmで形成した。
 以降は、基板の上部150mm×150mmのエリアに、各種配線を導通部に接続せず、基板の表面側に設けた基板の下部の残り縦50mm横150mmのエリアに形成した配線部に接続した以外は上記の素子の実施例と同様にして、アクティブマトリックス駆動のモノクロELディスプレイを作製した。
 続いて、表面に形成した配線部に、制御用のICを実装し、作製したモノクロELディスプレイについて、スキャン電圧15V、ベータ電圧10V、電源電圧10Vにて作動を確認した。作製したモノクロELディスプレイについて24時間の連続作動および作製後6ヶ月後における作動を確認した。
 [評価]
 素子が形成される電子素子用積層基板として、導通部が設けられた基板を用いることにより、制御ICを裏面に配置することが可能となり、デバイスの狭額縁化を実現した。
 [有機EL素子の実施例]
 実施例4-1に記載の方法により、図19(a)~(f)に示すように、400μmφの金属層の開口部13h内に、200μmφの絶縁層貫通孔12h、第2絶縁層貫通孔14hを形成し、これらの絶縁層貫通孔12hおよび第2絶縁層貫通孔14hに導通材料を充填することにより導通部7を形成した。さらに、Cu面にパターンエッチングする際に、銅配線を形成した。この銅配線は、図19(g)に示すように、400μmφの金属層の開口部13hを覆う形で1000μmφの部分(図中、第2金属層16で示される。)を有するものであった。このようにして、図28(a)、(b)に示すように、100mm×100mmの基板に、陽極接続用として10個の200μmφの透明電極層用導通部7b、陰極接続用として10個の200μmφの背面電極層用導通部7aを各々設け、裏面側(絶縁層2側)に銅配線(陽極接続用配線32b、陰極接続用配線32a)が形成された導通部を有する基板Bを準備した。図28(a)は基板の第2絶縁層4側(表面側)から見た平面図であり、図28(b)は基板の絶縁層2側(裏面側)から見た平面図である。図28(a)において、破線で示す領域E1は有機EL素子の発光部と接触する部分である。
 また、ガラス基板上に陽極としてITOが52mm幅のライン状にパターニングされたITO基板を準備した。次に、そのITO基板上に、ポジ型レジスト(東京応化社製TFRH)を乾燥膜厚が1μmになるようにスピンコート法にて塗布した後、120℃で2分ベーキングした。その後、発光エリアが50mm□になるよう、フォトマスクを介して365nmの紫外光を照射した。レジストを有機アルカリ現像液NMD3(東京応化社製)を用いて30秒現像した後、240℃で30分ベーキングすることによりEL用絶縁層を形成した。次いで、そのITO基板上に、α-NPD(N,N'-di[(1-naphthyl)-N,N'-diphenyl]-1,1'-biphenyl)-4,4'-diamine)とMoO3とを体積比4:1で真空度10-5Paの条件下、共蒸着により1.0Å/secの蒸着速度で膜厚40nmとなるように成膜し、正孔注入層を形成した。次に、α-NPDを真空度10-5Paの条件下、1.0Å/secの蒸着速度で膜厚20nmとなるように真空蒸着し、正孔輸送層を形成した。次に、ホスト材料としてAlq3(Tris-(8-hydroxyquinoline)aluminium)を用い、緑色発光ドーパントとしてC545tを用いて、上記正孔輸送層上に、Alq3およびC545tを、C545t濃度が3wt%となるように、真空度10-5Paの条件下、蒸着速度1Å/secで35nmの厚さに真空蒸着により成膜し、発光層を形成した。次に、Alq3を真空度10-5Paの条件下、1.0Å/secの蒸着速度で膜厚10nmとなるように真空蒸着し、電子輸送層を形成した。次に、Alq3およびLiFを共蒸着にて、真空度10-5Paの条件下、蒸着速度0.1Å/secで15nmの厚さに真空蒸着により成膜し、電子注入層を形成した。最後に、陰極としてAlを用いて、真空度10-5Paの条件下、5.0Å/secの蒸着速度で膜厚200nmとなるように真空蒸着した。
 陽極(透明電極層24)と陰極(背面電極層22)については、図28(c)に示すように、導通部を有する基板Bに設けた、透明電極層用導通部7bおよび背面電極層用導通部7aと対向するように形成した。図28(c)において、破線で示す領域E2は有機EL素子の発光部である。
 陰極の形成後、真空蒸着装置から水分濃度0.1ppm以下の窒素雰囲気下にしたグローブボックスへ有機EL素子を搬送した。また、上記導通部を有する基板Bを、グローブボックス中で加熱乾燥させた。その後、導通部を有する基板Bの表面側と有機EL素子の陰極側とが対向するように配置し、導通部を有する基板Bの陽極接続用の透明電極層用導通部と有機EL素子の陽極とが接し、導通部を有する基板Bの陰極接続用の背面電極層用導通部と有機EL素子の陰極とが接し、有機EL素子の発光部と導通部を有する基板Bの絶縁層とが接するように位置合わせし、導通部を有する基板Bと有機EL素子を導通させた後、貼り合わせた。導通部を有する基板Bの外縁部ならびに導通部について外側からエポキシ樹脂を塗布し、紫外線より硬化させ、有機EL素子を得た。
 1 … 電子素子用積層基板
 2 … 絶縁層
 3 … 金属層
 4 … 第2絶縁層
 5 … 電極・配線
 6 … 第1導通部
 7 … 導通部
 7a … 背面電極層用導通部
 7b … 透明電極層用導通部
 8 … 導通部用金属部
 9 … 密着層
 10 … 第2導通部
 12h … 絶縁層貫通孔
 13h … 金属層の開口部
 13s … 金属層のパターンの端部
 14h … 第2絶縁層貫通孔
 15 … 被覆層
 16 … 第2金属層
 17 … 第3金属層
 19h … 密着層の開口部
 20 … 有機EL素子部
 21 … 有機EL素子
 22 … 背面電極層
 23 … EL層
 24 … 透明電極層
 25 … 透明封止基板
 26 … 封止部
 L … 発光

Claims (29)

  1.  電子素子に用いられる電子素子用積層基板であって、
     絶縁層貫通孔を有する絶縁層と、
     前記絶縁層貫通孔に充填された第1導通部と、
     前記絶縁層上にパターン状に形成され、前記第1導通部上に開口部を有する金属層と、
     前記電子素子用積層基板の厚み方向に形成され、前記電子素子用積層基板の表裏を導通し、少なくとも前記第1導通部を有する導通部と
     を有し、前記導通部が前記金属層と導通していないことを特徴とする電子素子用積層基板。
  2.  前記絶縁層がポリイミドを含有することを特徴とする請求の範囲第1項に記載の電子素子用積層基板。
  3.  前記絶縁層がポリイミドを主成分とすることを特徴とする請求の範囲第2項に記載の電子素子用積層基板。
  4.  前記絶縁層の吸湿膨張係数が0ppm/%RH~15ppm/%RHの範囲内であることを特徴とする請求の範囲第1項から第3項までのいずれかに記載の電子素子用積層基板。
  5.  前記絶縁層の線熱膨張係数が0ppm/℃~30ppm/℃の範囲内であることを特徴とする請求の範囲第1項から第4項までのいずれかに記載の電子素子用積層基板。
  6.  前記絶縁層の線熱膨張係数と前記金属層の線熱膨張係数との差が15ppm/℃以下であることを特徴とする請求の範囲第1項から第5項までのいずれかに記載の電子素子用積層基板。
  7.  前記金属層の線熱膨張係数が0ppm/℃~25ppm/℃の範囲内であることを特徴とする請求の範囲第1項から第6項までのいずれかに記載の電子素子用積層基板。
  8.  前記金属層のパターンの端部が被覆層で絶縁されていることを特徴とする請求の範囲第1項から第7項までのいずれかに記載の電子素子用積層基板。
  9.  前記金属層が形成されている領域全体の面積が、前記電子素子用積層基板全体の面積を100%としたとき、80%以上100%未満であることを特徴とする請求の範囲第1項から第8項までのいずれかに記載の電子素子用積層基板。
  10.  前記金属層の開口部内に形成され、前記導通部上に配置され、前記金属層と同一材料からなる導通部用金属部をさらに有し、
     前記導通部が前記第1導通部と前記導通部用金属部とを有することを特徴とする請求の範囲第1項から第9項までのいずれかに記載の電子素子用積層基板。
  11.  前記金属層上に形成され、前記導通部用金属部上に配置された第2絶縁層貫通孔を有する第2絶縁層をさらに有することを特徴とする請求の範囲第10項に記載の電子素子用積層基板。
  12.  前記第2絶縁層貫通孔に充填された第2導通部をさらに有し、
     前記導通部が前記第1導通部と前記導通部用金属部と前記第2導通部とを有することを特徴とする請求の範囲第11項に記載の電子素子用積層基板。
  13.  前記金属層上に形成され、前記第1導通部上に配置された第2絶縁層貫通孔を有する第2絶縁層と、前記第2絶縁層貫通孔に充填された第2導通部とをさらに有し、
     前記導通部が前記第1導通部と前記第2導通部とを有することを特徴とする請求の範囲第1項から第9項までのいずれかに記載の電子素子用積層基板。
  14.  前記金属層のパターンの端部が前記絶縁層または前記第2絶縁層で絶縁されていることを特徴とする請求の範囲第11項から第13項までのいずれかに記載の電子素子用積層基板。
  15.  前記第2絶縁層上に形成され、前記金属層の開口部を覆うように配置され、前記第2導通部と導通する第3金属層をさらに有することを特徴とする請求の範囲第11項から第14項までのいずれかに記載の電子素子用積層基板。
  16.  前記絶縁層の前記金属層側とは反対側の面に形成され、前記金属層の開口部を覆うように配置され、前記第1導通部と導通する第2金属層をさらに有することを特徴とする請求の範囲第1項から第15項までのいずれかに記載の電子素子用積層基板。
  17.  前記第2絶縁層がポリイミドを含有することを特徴とする請求の範囲第11項から第15項までのいずれかに記載の電子素子用積層基板。
  18.  前記第2絶縁層がポリイミドを主成分とすることを特徴とする請求の範囲第17項に記載の電子素子用積層基板。
  19.  前記絶縁層の前記金属層側とは反対側の面に、無機化合物を含む密着層が形成されていることを特徴とする請求の範囲第1項から第18項までのいずれかに記載の電子素子用積層基板。
  20.  請求の範囲第1項から第19項までのいずれかに記載の電子素子用積層基板と、
     前記電子素子用積層基板の絶縁層上に形成された電子素子部と、
     前記電子素子部上に配置された透明封止基板と
     を有することを特徴とする電子素子。
  21.  前記電子素子部が薄膜トランジスタ素子部であることを特徴とする請求の範囲第20項に記載の電子素子。
  22.  前記電子素子部が、前記絶縁層上に形成された背面電極層と、前記背面電極層上に形成され、少なくとも有機発光層を含むエレクトロルミネッセンス層と、前記エレクトロルミネッセンス層上に形成された透明電極層とを有する有機エレクトロルミネッセンス素子部であり、
     前記電子素子用積層基板の導通部が、前記透明電極層に接続された透明電極層用導通部と、前記背面電極層に接続された背面電極層用導通部とを有することを特徴とする請求の範囲第20項に記載の電子素子。
  23.  前記電子素子部が、前記絶縁層上に形成された背面電極層と、前記背面電極層上に形成された表示層と、前記表示層上に形成された透明電極層とを有する電子ペーパー素子部であり、
     前記電子素子用積層基板の導通部が、前記透明電極層に接続された透明電極層用導通部と、前記背面電極層に接続された背面電極層用導通部とを有することを特徴とする請求の範囲第20項に記載の電子素子。
  24.  請求の範囲第1項から第19項までのいずれかに記載の電子素子用積層基板と、
     前記電子素子用積層基板の絶縁層上に形成された薄膜トランジスタ素子部と、
     前記電子素子用積層基板の絶縁層上に形成され、前記薄膜トランジスタ素子部に接続された背面電極層、前記背面電極層上に形成され、少なくとも有機発光層を含むエレクトロルミネッセンス層、および、前記エレクトロルミネッセンス層上に形成された透明電極層を有する有機エレクトロルミネッセンス素子部と、
     前記有機エレクトロルミネッセンス素子部上に配置された透明封止基板と
     を有することを特徴とする有機エレクトロルミネッセンス表示装置。
  25.  請求の範囲第1項から第19項までのいずれかに記載の電子素子用積層基板と、
     前記電子素子用積層基板の絶縁層上に形成された薄膜トランジスタ素子部と、
     前記電子素子用積層基板の絶縁層上に形成され、前記薄膜トランジスタ素子部に接続された背面電極層、前記背面電極層上に形成された表示層、および、前記表示層上に形成された透明電極層を有する電子ペーパー素子部と、
     前記電子ペーパー素子部上に配置された透明封止基板と
     を有することを特徴とする電子ペーパー。
  26.  少なくとも絶縁層および金属層が順に積層された積層体を準備する積層体準備工程と、
     前記絶縁層に絶縁層貫通孔を形成する絶縁層貫通孔形成工程と、
     前記金属層をパターニングして、前記絶縁層貫通孔上に開口部を有する金属層と、前記絶縁層貫通孔上に配置された導通部用金属部とを同時に形成する金属層パターニング工程と
     を有し、前記絶縁層貫通孔形成工程および前記金属層パターニング工程を順不同に行うことを特徴とする電子素子用積層基板の製造方法。
  27.  前記絶縁層貫通孔形成工程後であり、前記金属層パターニング工程の前または後に、前記絶縁層貫通孔に第1導通部を充填する第1導通部形成工程をさらに有することを特徴とする請求の範囲第26項に記載の電子素子用積層基板の製造方法。
  28.  前記金属層パターニング形成工程後に、前記金属層上に第2絶縁層を形成する第2絶縁層形成工程と、前記第2絶縁層に第2絶縁層貫通孔を形成する第2絶縁層貫通孔形成工程とをさらに有し、
     前記絶縁層貫通孔形成工程の前、後または同時に、前記第2絶縁層貫通孔形成工程を行うことを特徴とする請求の範囲第26項または第27項に記載の電子素子用積層基板の製造方法。
  29.  前記第2絶縁層貫通孔形成工程後に、前記第2絶縁層貫通孔に第2導通部を充填する第2導通部形成工程をさらに有し、
     前記第1導通部形成工程の前、後または同時に、前記第2導通部形成工程を行うことを特徴とする請求の範囲第28項に記載の電子素子用積層基板の製造方法。
PCT/JP2012/058644 2011-03-30 2012-03-30 電子素子用積層基板、電子素子、有機エレクトロルミネッセンス表示装置、電子ペーパー、および電子素子用積層基板の製造方法 WO2012133807A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011-076498 2011-03-30
JP2011076498A JP2012212522A (ja) 2011-03-30 2011-03-30 電子素子用積層基板、電子素子、有機エレクトロルミネッセンス表示装置、電子ペーパー、および電子素子用積層基板の製造方法

Publications (1)

Publication Number Publication Date
WO2012133807A1 true WO2012133807A1 (ja) 2012-10-04

Family

ID=46931501

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/058644 WO2012133807A1 (ja) 2011-03-30 2012-03-30 電子素子用積層基板、電子素子、有機エレクトロルミネッセンス表示装置、電子ペーパー、および電子素子用積層基板の製造方法

Country Status (3)

Country Link
JP (1) JP2012212522A (ja)
TW (1) TWI549200B (ja)
WO (1) WO2012133807A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015078914A1 (de) * 2013-11-28 2015-06-04 Osram Oled Gmbh Elektronisches bauteil
CN111816608A (zh) * 2020-07-09 2020-10-23 电子科技大学 玻璃盲孔加工方法
CN114333577A (zh) * 2021-12-17 2022-04-12 深圳市华星光电半导体显示技术有限公司 柔性显示面板和显示装置

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106410027B (zh) * 2013-09-24 2019-11-05 京东方科技集团股份有限公司 柔性显示基板及其制备方法、柔性显示装置
WO2016117534A1 (ja) * 2015-01-21 2016-07-28 富士フイルム株式会社 電子デバイスの製造方法および電子デバイス
JP5967282B2 (ja) * 2015-10-15 2016-08-10 大日本印刷株式会社 蒸着マスクの製造方法
KR102446889B1 (ko) * 2015-12-28 2022-09-26 삼성디스플레이 주식회사 플렉서블 기판 및 이를 포함하는 플렉서블 표시 장치
CN108428796B (zh) 2017-02-14 2021-10-15 元太科技工业股份有限公司 有机薄膜晶体管与显示装置
TWI607596B (zh) * 2017-02-14 2017-12-01 元太科技工業股份有限公司 有機薄膜電晶體與顯示裝置
KR102533660B1 (ko) * 2018-07-04 2023-05-17 삼성디스플레이 주식회사 표시 장치
TWI750549B (zh) * 2019-12-06 2021-12-21 國家中山科學研究院 一種製備氮化鋁-氧化鋅紫外光檢測電極之方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001203448A (ja) * 1999-11-11 2001-07-27 Ibiden Co Ltd 多層プリント配線板およびその製造方法
JP2002216953A (ja) * 2001-01-15 2002-08-02 Sony Corp 表示装置およびその製造方法
JP2006040581A (ja) * 2004-07-22 2006-02-09 Ams:Kk 有機el素子の基板
JP2006178489A (ja) * 2006-01-16 2006-07-06 Ibiden Co Ltd 光通信用デバイス
JP2009033199A (ja) * 2008-10-17 2009-02-12 Denka Agsp Kk 発光素子搭載用基板
JP2009205897A (ja) * 2008-02-27 2009-09-10 Rohm Co Ltd 有機発光装置及び有機発光装置の製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI278048B (en) * 2003-11-10 2007-04-01 Casio Computer Co Ltd Semiconductor device and its manufacturing method
JP4131243B2 (ja) * 2004-02-06 2008-08-13 セイコーエプソン株式会社 電気光学装置の製造方法、電気光学装置、及び電子機器

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001203448A (ja) * 1999-11-11 2001-07-27 Ibiden Co Ltd 多層プリント配線板およびその製造方法
JP2002216953A (ja) * 2001-01-15 2002-08-02 Sony Corp 表示装置およびその製造方法
JP2006040581A (ja) * 2004-07-22 2006-02-09 Ams:Kk 有機el素子の基板
JP2006178489A (ja) * 2006-01-16 2006-07-06 Ibiden Co Ltd 光通信用デバイス
JP2009205897A (ja) * 2008-02-27 2009-09-10 Rohm Co Ltd 有機発光装置及び有機発光装置の製造方法
JP2009033199A (ja) * 2008-10-17 2009-02-12 Denka Agsp Kk 発光素子搭載用基板

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015078914A1 (de) * 2013-11-28 2015-06-04 Osram Oled Gmbh Elektronisches bauteil
US10153453B2 (en) 2013-11-28 2018-12-11 Osram Oled Gmbh Electronic device
CN111816608A (zh) * 2020-07-09 2020-10-23 电子科技大学 玻璃盲孔加工方法
CN111816608B (zh) * 2020-07-09 2023-05-09 电子科技大学 玻璃盲孔加工方法
CN114333577A (zh) * 2021-12-17 2022-04-12 深圳市华星光电半导体显示技术有限公司 柔性显示面板和显示装置
CN114333577B (zh) * 2021-12-17 2024-03-15 深圳市华星光电半导体显示技术有限公司 柔性显示面板和显示装置

Also Published As

Publication number Publication date
TWI549200B (zh) 2016-09-11
TW201248740A (en) 2012-12-01
JP2012212522A (ja) 2012-11-01

Similar Documents

Publication Publication Date Title
JP5970865B2 (ja) 薄膜素子用基板、薄膜素子、有機エレクトロルミネッセンス表示装置、および電子ペーパー
WO2012133807A1 (ja) 電子素子用積層基板、電子素子、有機エレクトロルミネッセンス表示装置、電子ペーパー、および電子素子用積層基板の製造方法
JP5732740B2 (ja) フレキシブルデバイス用薄膜トランジスタ基板およびフレキシブルデバイス
TWI525833B (zh) 可撓性裝置用基板、可撓性裝置用薄膜電晶體基板、可撓性裝置、薄膜元件用基板、薄膜元件、薄膜電晶體、薄膜元件用基板之製造方法、薄膜元件之製造方法及薄膜電晶體之製造方法
JP6094044B2 (ja) 放熱基板およびそれを用いた素子
JP2011138683A (ja) 電子素子
JP5906574B2 (ja) フレキシブルデバイス用基板及びその製造方法
WO2011126076A1 (ja) 薄膜トランジスタ基板
WO2011040440A1 (ja) フレキシブルデバイス用基板、フレキシブルデバイス用薄膜トランジスタ基板、フレキシブルデバイス、薄膜素子用基板、薄膜素子、薄膜トランジスタ、薄膜素子用基板の製造方法、薄膜素子の製造方法および薄膜トランジスタの製造方法
JP6956501B2 (ja) フレキシブル基板の製造方法
JP2011222779A (ja) 薄膜素子用基板の製造方法、薄膜素子の製造方法および薄膜トランジスタの製造方法
JP2011222780A (ja) 薄膜トランジスタ基板および薄膜トランジスタの製造方法
JP2011222334A (ja) 熱伝導性封止部材および素子
JP2011222333A (ja) 熱伝導性封止部材およびそれにより封止された電子デバイス
JP6032254B2 (ja) パワーモジュール用金属配線付基板、パワーモジュール及びパワーモジュール用基板、並びにパワーモジュール用金属配線付基板の製造方法
JP5609224B2 (ja) 薄膜トランジスタ基板
JP2011222788A (ja) 薄膜トランジスタ基板
TW201819513A (zh) 組成物
JP2016105183A (ja) 薄膜素子用基板、薄膜素子、有機エレクトロルミネッセンス表示装置、および電子ペーパー
WO2019009360A1 (ja) 発光装置及び有機el装置、並びにこれらの製造方法
JP2013016596A (ja) 太陽電池用基材、それを用いた太陽電池および太陽電池の製造方法
JP5895789B2 (ja) 感放射線性樹脂組成物、ポリイミド膜、半導体素子および有機el素子
JP5961970B2 (ja) 積層体およびそれを用いた素子
JP2011233858A (ja) 薄膜素子用基板の製造方法、薄膜素子の製造方法、薄膜トランジスタの製造方法、薄膜素子、および薄膜トランジスタ
JP2015151358A (ja) 金属錯体溶液及び薄膜の製造方法、並びに、金属錯体、薄膜、電子素子、薄膜トランジスタ、表示装置、イメージセンサ及びx線センサ

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12764428

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 12764428

Country of ref document: EP

Kind code of ref document: A1