WO2012111393A1 - 半導体装置 - Google Patents

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drain electrode
gate electrode
source electrode
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大佑 栗田
吐田　真一
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    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device used as a high breakdown voltage power device.
  • a horizontal element typified by GaN
  • a vertical element typified by IGBT (Insulated Gate Bipolar Transistor) or SiC.
  • the horizontal element has a structure in which a source electrode, a drain electrode, and a gate electrode are provided on the same surface side on a semiconductor substrate.
  • a conventional lateral semiconductor device using GaN for example, an HFET in which electrons travel in a 2DEG (two-dimensional electron gas) formed at a heterojunction of an aluminum gallium nitride layer (AlGaN) and a gallium nitride layer (GaN) ( Hetero-junction Field Effect Transistor (see, for example, Japanese Patent Application Laid-Open No. 2008-177527 (Patent Document 1)).
  • AlGaN aluminum gallium nitride layer
  • GaN gallium nitride layer
  • a voltage difference of several hundred volts is applied to the drain electrode relative to the source electrode. Therefore, since a voltage of several hundred volts is applied to the drain electrode pad, it is important to ensure insulation around the drain electrode pad.
  • Patent Document 1 a pad-on-chip structure is proposed.
  • the pad-on-chip structure it is necessary to consider the breakdown voltage between the bonding pad and the active region, and an active layer is formed when wire bonding to the bonding pad.
  • Various ideas are necessary, such as the need to minimize the impact.
  • a bonding pad is provided outside the active region, there is an advantage that a highly reliable wire bonding technique can be used by using an existing technique.
  • FIG. 13 shows a structure of a bonding pad and a source electrode in a conventional GaN-based lateral semiconductor device.
  • 601 is an undoped GaN layer
  • 602 is an undoped AlGaN layer
  • 640 is an interlayer insulating film.
  • a surface protective film 630 is provided on the surface of the semiconductor layer from which 2DEG at the heterointerface has been removed outside the active region where the gate electrode 613 is provided between the source electrode 611 and the drain electrode 612, and a bonding electrode is formed thereon. It has become the composition.
  • the 2DEG under the bondable region 631a of the drain electrode pad 631 is removed even when the gate electrode 613 is turned off, the surface protective film 630 is removed from the source electrode 611 or the drain electrode 612. This is because there is a high possibility of leakage because it is insulated only through the gap. Further, among the bonding electrodes, in particular, several hundred volts are applied to the drain electrode pad 631, and therefore, between the drain electrode pad 631 and the source electrode 611 or between the drain electrode pad 631 and the 2DEG portion. It turns out that pressure resistance becomes a problem.
  • the drain electrode pad 631 and the source electrode 611 or the distance between the drain electrode pad 631 and the end of 2DEG is a distance that can be calculated, the drain electrode pad 631 and the source
  • the breakdown voltage between the electrode 611 or between the drain electrode pad 631 and the active region is lowered.
  • the present inventors have found that a large leak current flows between the drain electrode pad and the source electrode or between the drain electrode pad and the exposed portion of 2DEG via the semiconductor surface. It was estimated that the breakdown voltage was below the calculation.
  • An object of the present invention is to provide a semiconductor device capable of improving the breakdown voltage between a bondable region of a drain electrode pad formed on an insulating film without an interlayer insulating film and a source electrode without increasing the element size. There is to do.
  • a semiconductor device of the present invention is A substrate, A semiconductor layer formed on the substrate and including an active region; A switching element having a gate electrode, a source electrode, and a drain electrode formed on the active region of the semiconductor layer; A drain electrode pad having a bondable region connected to the drain electrode and formed on an area other than the active region of the semiconductor layer via an insulating film; A gate electrode extending portion formed on the semiconductor layer and at least between the bondable region of the source electrode and the drain electrode pad and connected to the gate electrode is provided.
  • the active region is a region of the semiconductor layer where carriers flow between the source electrode and the drain electrode by a voltage applied to the gate electrode disposed between the source electrode and the drain electrode on the semiconductor layer. is there.
  • the gate electrode extending portion connected to the gate electrode of the switching element is formed on the semiconductor layer and between the bondable region of the source electrode and the drain electrode pad of the switching element, thereby A depletion layer is formed in the semiconductor layer under the gate electrode extension between the source electrode of the switching element and the bondable region of the drain electrode pad by controlling the voltage applied to the electrode, that is, the voltage of the gate electrode extension.
  • the withstand voltage between the bondable region of the drain electrode pad formed on the insulating film without the interlayer insulating film and the source electrode can be improved without increasing the element size. That is, a high breakdown voltage between the source and drain of the switching element can be realized.
  • the switching element of the semiconductor device of the present invention includes a MOSFET (Metal Oxide Semiconductor Field Effect Transistor: Metal Oxide Semiconductor Field Effect Transistor), HFET (Hetero-junction Field Effect Transistor), JFET (Heterojunction Field Effect Transistor) Junction (Field) Effect (Transistor): junction type field effect transistor).
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor: Metal Oxide Semiconductor Field Effect Transistor
  • HFET Hetero-junction Field Effect Transistor
  • JFET Heterojunction Field Effect Transistor
  • Junction Field) Effect
  • Transistor junction type field effect transistor
  • the semiconductor layer includes a first semiconductor layer sequentially stacked on the substrate and a second semiconductor layer forming a heterointerface with the first semiconductor layer,
  • the switching element is a heterojunction field effect transistor using a two-dimensional electron gas formed at a heterointerface between the first semiconductor layer and the second semiconductor layer.
  • the voltage applied to the gate electrode that is, the voltage of the gate electrode extending portion is controlled, so that the lower side of the gate electrode extending portion between the source electrode of the switching element and the bondable region of the drain electrode pad is controlled. Due to the depletion layer formed in the semiconductor layer, the two-dimensional electron gas at the heterointerface between the first semiconductor layer and the second semiconductor layer disappears, and the breakdown voltage can be effectively suppressed and the breakdown voltage can be improved.
  • a heterointerface between the first semiconductor layer and the second semiconductor layer where the two-dimensional electron gas is formed is formed in a region on the substrate excluding at least a region below the bondable region of the drain electrode pad. ing.
  • the heterointerface between the first semiconductor layer and the second semiconductor layer is not formed at least in the region below the bondable region of the drain electrode pad, the two-dimensional electron gas is discharged from the drain electrode. Since it does not exist below the bondable region of the pad, the leakage current between the source electrode of the switching element and the bondable region of the drain electrode pad can be more effectively suppressed.
  • a recess is formed in a part of the upper side of the second semiconductor layer or in a part of the upper side of the first semiconductor layer penetrating the second semiconductor layer, At least a part of the gate electrode is embedded in the recess.
  • the gate electrode is embedded in the recess formed in part of the upper side of the second semiconductor layer, so that the gate is formed by the Schottky junction between the second semiconductor layer and the gate electrode. Since the two-dimensional electron gas does not exist under the electrode and the threshold voltage becomes high, the switching element can be normally off.
  • the first semiconductor layer and the second semiconductor are formed by the gate electrode by burying at least a part of the gate electrode in the recess formed in the upper part of the first semiconductor layer through the second semiconductor layer. Since the hetero interface with the layer is cut off, there is no two-dimensional electron gas, and the threshold voltage is increased, so that a normally-off operation of the switching element becomes possible.
  • the drain electrode pad bondable region and the semiconductor penetrate through the insulating film by the connection electrode formed in the region below the drain electrode pad bondable region and at least in the region facing the gate electrode extension.
  • An element isolation region formed in the region of the semiconductor layer between the gate electrode extension and the source electrode adjacent to the gate electrode extension was provided.
  • the pseudo transistor since the pseudo transistor may be formed and operated by the source electrode, the gate electrode extending portion, and the connection electrode of the switching element, the gate electrode extending portion and the source electrode adjacent to the gate electrode extending portion By forming an element isolation region in the region of the semiconductor layer between the source electrode and the gate electrode extending portion forming the pseudo transistor, the element isolation region is separated. Thereby, it is possible to reliably prevent malfunction of the pseudo transistor formed by the source electrode, the gate electrode extending portion, and the connection electrode of the switching element.
  • the gate electrode extending portion is formed on the semiconductor layer so as to surround a bondable region of the drain electrode pad.
  • the bondable region of the drain electrode pad is surrounded.
  • the gate electrode extending portion on the semiconductor layer it is possible to reliably suppress the leakage current between the source electrode of the switching element and the bondable region of the drain electrode pad.
  • the source electrode has a plurality of comb-like source electrode portions arranged substantially parallel to each other at intervals
  • the drain electrode has a plurality of comb-like drain electrode portions arranged alternately with a plurality of comb-like source electrode portions of the source electrode at intervals.
  • the breakdown voltage between the bondable region of the drain electrode pad and the source electrode of the switching element can be improved, and the element size can be reduced.
  • the switching element is plural, The drain electrodes of the plurality of switching elements are connected via the same drain electrode pad.
  • the element size can be reduced by sharing one drain electrode pad among a plurality of switching elements.
  • the semiconductor device of the present invention without increasing the element size, between the bondable region of the drain electrode pad formed on the insulating film without the interlayer insulating film and the source electrode.
  • a semiconductor device capable of improving the withstand voltage can be realized.
  • FIG. 1A is a schematic plan view of a semiconductor device according to a first embodiment of the present invention.
  • FIG. 1B is a schematic cross-sectional view of the main part viewed from the line IB-IB of 1A.
  • FIG. 1C is a schematic plan view showing dimensions of each part of the semiconductor device.
  • FIG. 1D is a schematic cross-sectional view showing the dimensions of the main part of the semiconductor device.
  • FIG. 1E is a schematic cross-sectional view of the main part viewed from the line IE-IE in FIG. 1A.
  • FIG. 2A is a schematic plan view of a semiconductor device according to a second embodiment of the present invention.
  • FIG. 2B is a schematic cross-sectional view of the main part viewed from the line IIB-IIB in FIG.
  • FIG. 3A is a schematic plan view of a semiconductor device according to a third embodiment of the present invention.
  • FIG. 3B is a schematic cross-sectional view of the main part viewed from the line IIIB-IIIB in FIG. 3A.
  • FIG. 4A is a schematic plan view of a semiconductor device according to a fourth embodiment of the present invention.
  • FIG. 4B is a schematic cross-sectional view of the main part viewed from the line IVB-IVB in FIG. 4A.
  • FIG. 5A is a schematic plan view of a semiconductor device according to a fifth embodiment of the present invention.
  • FIG. 5B is a schematic cross-sectional view of the main part seen from the line VB-VB in FIG. 5A.
  • FIG. 6A is a schematic plan view of a semiconductor device according to a sixth embodiment of the present invention.
  • FIG. 6B is a schematic cross-sectional view of the main part viewed from the VIB-VIB line in FIG. 6A.
  • FIG. 7A is a schematic plan view of a semiconductor device according to a seventh embodiment of the present invention.
  • FIG. 7B is a schematic cross-sectional view of the main part viewed from the line VIIB-VIIB in FIG. 7A.
  • FIG. 8 is a schematic plan view of a semiconductor device in which scribe lines are formed.
  • FIG. 9 is a cross-sectional view of a main part of a recess type semiconductor device.
  • FIG. 10 is a cross-sectional view of the main part of another recess type semiconductor device.
  • FIG. 9 is a cross-sectional view of a main part of a recess type semiconductor device.
  • FIG. 11 is a cross-sectional view of a lateral junction FET.
  • FIG. 12 is a cross-sectional view of a lateral power MOSFET.
  • FIG. 13 is a cross-sectional view of a conventional horizontal power device.
  • FIG. 14A is a schematic plan view of a semiconductor device according to an eighth embodiment of the present invention.
  • FIG. 14B is a schematic plan view when the gate electrode is connected between elements.
  • FIG. 14C is a schematic cross-sectional view of the main part viewed from the line XIVC-XIVC in FIG. 14A.
  • FIG. 15A is a schematic plan view of a semiconductor device according to the ninth embodiment of the present invention.
  • FIG. 15B is a schematic plan view when the gate electrode is connected between elements.
  • FIG. 15A is a schematic plan view of a semiconductor device according to the ninth embodiment of the present invention.
  • FIG. 15B is a schematic plan view when the gate electrode is connected between elements.
  • FIG. 15C is a schematic cross-sectional view of the main part viewed from the XVC-XVC line of FIG. 15A.
  • FIG. 16A is a schematic plan view of a semiconductor device according to a tenth embodiment of the present invention.
  • FIG. 16B is a schematic plan view when the gate electrode is connected between elements.
  • FIG. 16C is a schematic cross-sectional view of the main part viewed from the XVIC-XVIC line of FIG. 16A.
  • FIG. 17A is a schematic plan view of a semiconductor device according to an eleventh embodiment of the present invention.
  • FIG. 17B is a schematic plan view when the gate electrode is connected between elements.
  • FIG. 17C is a schematic cross-sectional view of the main part as viewed from line XVIIC-XVIIC in FIG. 17A.
  • FIG. 1A is a schematic plan view of a semiconductor device according to a first embodiment of the present invention, which is a GaN-based HFET as an example of the semiconductor device.
  • This semiconductor device includes an undoped GaN layer 1 (shown in FIG. 1B) as an example of a first semiconductor layer and an undoped AlGaN layer 2 (see FIG. 1B) as an example of a second semiconductor layer on a Si substrate (not shown).
  • 2DEG two-dimensional electron gas
  • the substrate is not limited to the Si substrate, and a sapphire substrate or an SiC substrate may be used, a nitride semiconductor layer may be grown on the sapphire substrate or the SiC substrate, or an AlGaN layer is grown on the GaN substrate.
  • a nitride semiconductor layer may be grown on a substrate made of a nitride semiconductor.
  • FIG. 1A As shown in FIG. 1A, on the AlGaN layer 2 (shown in FIG. 1B), four comb-like source electrode portions 11a to 11d and four comb-like source electrode portions 11a are arranged substantially parallel to each other at a distance from each other. A source electrode 11 having a connecting base portion 11e that connects one end of each of ⁇ 11d is formed. On the AlGaN layer 2, a drain electrode 12 comprising three comb drain electrode portions 12a, 12b and 12c arranged between the comb source electrode portions 11a to 11d is formed.
  • gate electrode portions 13a formed on the AlGaN layer 2 so as to surround the comb-shaped drain electrode portions 12a, 12b, and 12c so as to surround the comb-shaped drain electrode portions 12a, 12b, and 12c. , 13b, 13c is formed.
  • the region indicated by the alternate long and short dashed line) constitutes the switching element S1.
  • the active region A1 is a carrier between the source electrode 11 and the drain electrode 12 by a voltage applied to the gate electrode 13 disposed between the source electrode 11 and the drain electrode 12 on the AlGaN layer 2.
  • This is a region of the semiconductor layer (GaN layer 1, AlGaN layer 2) through which.
  • connection base portion 11 e of the source electrode 11 is connected to the AlGaN layer 2 via connection wirings 21, 22.
  • the source electrode 11 and the drain electrode 12 have a thickness of 550 nm and a width of 4 ⁇ m
  • the gate electrode 13 has a thickness of 200 nm and a width of 4.5 ⁇ m.
  • an insulating film 30 made of SiN and having a thickness of 200 nm (see FIG. 1B).
  • An interlayer insulating film 40 (shown in FIG. 1B) made of polyimide and having a thickness of 9 ⁇ m is formed on a Si substrate (not shown) on which the source electrode 11, the drain electrode 12, and the gate electrode 13 are formed. .
  • the insulating film 30 (shown in FIG. 1B) is formed at the bottom of the interlayer insulating film 40 outside the connecting base portion 11e of the source electrode 11 and in the region where the 2GaN is removed by removing a part of the AlGaN layer 2 and the GaN layer 1.
  • a drain electrode pad 31 (thickness: 3 ⁇ m) is formed so as to cover the recess 40a where the is exposed and to cover the recess 40a and the region of the source electrode 11 on the connection base 11e side.
  • the drain electrode pad 31 overlaps one end of the comb-shaped drain electrode portions 12a, 12b, and 12c, and the drain electrode pad 31 and the comb-shaped drain electrode portions 12a, 12b, and 12c are contact portions (not shown) in the overlapping region. ). Further, the region in contact with the insulating film 30 (shown in FIG. 2B) exposed at the bottom of the recess 40a of the drain electrode pad 31 is interposed on the GaN layer 1 outside the active region A1 where the switching element S1 is formed via the insulating film 30. This is a bondable region 31a formed in the above manner.
  • a concave portion 40b in which the insulating film 30 (shown in FIG.
  • the source electrode pad 32 (thickness 3 ⁇ m) is formed so as to cover the recess 40b and the region of the source electrode 11 on the side opposite to the connection base portion 11e.
  • the source electrode pad 32 overlaps the other ends of the comb-shaped source electrode portions 11a to 11d, and the source electrode pad 32 and the comb-shaped drain electrode portions 12a, 12b, and 12c are contact portions (not shown) in the overlapping region. Connected through.
  • a region in contact with the insulating film 30 (shown in FIG. 1B) exposed at the bottom of the recess 40b of the source electrode pad 32 is a bondable region 32a.
  • the gate electrode pad 33 is formed on the side of the bondable region 32a of the source electrode pad 32 and on the GaN layer 1 through the insulating film 30 (shown in FIG. 1B). In addition, the gate electrode pad 33 is connected to one end of the gate electrode portion 13 c to which the connection wiring 22 is connected through connection wirings 23 and 24. Further, the gate electrode extending portion 14 is formed between the source electrode 11 and the bondable region 31 a of the drain electrode pad 31 so as to surround the bondable region 31 a. The gate electrode extending portion 14 is connected to the connection point of the connection wirings 23 and 24 through the connection wiring 25.
  • Ti / Au, Hf / Al / Hf / Au, etc. are used for the source electrode 11 and the drain electrode 12, and the AlGaN layer 2 and the shot are formed for the gate electrode 13, the gate electrode extending portion 14 and the connection wirings 21 to 25.
  • WN or TiN is used as a material for key joining.
  • Ti / Au or Ti / Al is used for the drain electrode pad 31, the source electrode pad 32, and the gate electrode pad 33.
  • SiO 2 , Al 2 O 3 or the like is used for the insulating film 30.
  • SiO 2 , Al 2 O 3 or the like is used for the interlayer insulating film 40.
  • SOG Spin On Glass
  • BPSG BPSG
  • An insulating material such as Phosphor Silicate Glass (boron, phosphorus, silicate, glass) may be used.
  • the semiconductor device has one element pattern formed of a source electrode 11, a drain electrode 12, and a gate electrode 13 shown in FIG. 1A on a Si substrate on which a GaN layer 1 and an AlGaN layer 2 are formed. After a plurality of layers are formed, a part of the AlGaN layer 2 and the GaN layer 1 in the region corresponding to the electrode pad portion is removed, and the insulating film 30 and the interlayer insulating film 40 are formed in order, and the drain electrode pad 31 is formed in the removed region. After the source electrode pad 32 and the gate electrode pad 33 are formed, they are divided into a plurality of chips by dicing along a scribe line (not shown).
  • FIG. 1B is a schematic cross-sectional view of the main part viewed from the line IB-IB in FIG. 1A, and the Si substrate is omitted in FIG. 1B.
  • 2DEG two-dimensional electron gas formed at the interface between the GaN layer 1 and the AlGaN layer 2 is generated to form a channel layer.
  • the heterojunction field effect transistor having the source electrode 11, the drain electrode 12, and the gate electrode 13 is turned on and off.
  • a depletion layer is formed in the GaN layer 1 below the gate electrode portions 13a, 13b, and 13c (only 13c is shown in FIG. 1B).
  • the voltage of the gate electrode 13 is zero, the GaN layer 1 under the gate electrode portions 13a, 13b, and 13c (only 13c is shown in FIG. 1B) has no depletion layer and is normally turned on. It is an on-type transistor.
  • FIG. 1C is a schematic plan view showing dimensions of each part of the semiconductor device.
  • the same reference numerals as those of the semiconductor device shown in FIG. 1A are attached.
  • the horizontal dimension of the drain electrode pad 31 and the source electrode pad 32 in FIG. 1C varies depending on the number of fingers of the source electrode 11 and the drain electrode 12.
  • 1D is a schematic cross-sectional view showing the dimensions of the main part of the semiconductor device.
  • the distance between the connection base 11e of the source electrode 11 and the bondable region 31a of the drain electrode pad 31 is 53 ⁇ m. It is.
  • FIG. 1E is a schematic cross-sectional view of the main part viewed from the line IE-IE in FIG. 1A.
  • the thickness of the interlayer insulating film 40 is shown to be thinner than that in FIG. 1B.
  • a semiconductor layer 20 composed of an undoped GaN layer 1 and an undoped AlGaN layer 2 (shown in FIG. 1B) is formed on an Si substrate 10.
  • drain electrode pad 31 and the three comb-shaped drain electrode portions 12a, 12b, and 12c are connected through the via 45 as the contact portion.
  • the drain electrode and the drain electrode pad (and the source electrode and the source electrode pad) may be connected using an opening or the like provided in the insulating film.
  • the gate electrode 13 (only the gate electrode portion 13a is shown in FIG. 1E) is formed in a shape so as to have a field plate structure, and has a structure in which the drain side of the gate electrode 13 protrudes on the insulating film 30. Yes.
  • a field plate structure By adopting such a field plate structure, there is an effect that the collapse characteristic which is a problem of the GaN HFET can be suppressed.
  • the gate electrode extending portion 14 connected to the gate electrode 13 is formed between the source electrode 11 and the bondable region 31a of the drain electrode pad 31 to be applied to the gate electrode 13.
  • the depletion layer is formed in the GaN layer 1 below the gate electrode extension 14 between the source electrode 11 and the bondable region 31a of the drain electrode pad 31 by controlling the voltage to be applied, that is, the voltage of the gate electrode extension 14.
  • the withstand voltage between the bondable region 31a of the drain electrode pad 31 formed on the insulating film 30 without the interlayer insulating film 40 and the source electrode 11 can be improved without increasing the element size.
  • a leakage current between the source electrode 11 and the bondable region 31 a of the drain electrode pad 31 is formed. Can be reliably suppressed.
  • the bondable region 31a of the drain electrode pad 31 is formed on the insulating film 30 without the interlayer insulating film 40, the breakdown voltage between the bondable region 31a of the drain electrode pad 31 and the source electrode 11 can be improved, and the element The size can be reduced.
  • FIG. 2A is a schematic plan view of a semiconductor device according to the second embodiment of the present invention.
  • the semiconductor device of the second embodiment has the same configuration as that of the semiconductor device of the first embodiment except that a part of the semiconductor layer is not removed, and the same reference numerals are given to the same components. A description thereof will be omitted.
  • the bondable region 31a of the drain electrode pad 31 is formed on the AlGaN layer 2 without removing the AlGaN layer 2 outside the active region of the transistor.
  • a gate electrode extending portion 14 is provided on the AlGaN layer 2 so as to surround the bondable region 31a.
  • a negative voltage is also applied to 14 to form a depletion layer.
  • FIG. 3A is a schematic plan view of a semiconductor device according to a third embodiment of the present invention.
  • the semiconductor device according to the third embodiment has the same configuration as that of the semiconductor device according to the second embodiment except for the connection electrode that connects the bondable region of the drain electrode pad and the semiconductor layer.
  • connection electrode that connects the bondable region of the drain electrode pad and the semiconductor layer.
  • the semiconductor device according to the third embodiment includes a bondable region 31a and an AlGaN layer in a region in contact with the insulating film 30 (shown in FIG. 3B) exposed at the bottom of the recess 40a of the drain electrode pad 31. 2 is formed along the outer edge of the bondable region 31a.
  • FIG. 3B is a schematic cross-sectional view of the main part as viewed from line IIIB-IIIB in FIG. 3A.
  • FIG. 3B In the off state in which a negative voltage is applied to the gate electrode 13 and a depletion layer is formed in the GaN layer 1, FIG.
  • the gate electrode extending portion 14 existing between the bondable region 31a of the pad 31 and the active region of the transistor surrounded by the dotted line causes a gap between the connection base portion 11e of the source electrode 11 and the bondable region 31a of the drain electrode pad 31.
  • a depletion layer is formed in the GaN layer 1 region.
  • the insulating film 30 on the lower side of the bondable region 31 a of the drain electrode pad 31 is formed. An electric field is not applied, and the dielectric breakdown of the insulating film 30 can be prevented.
  • the semiconductor device of the third embodiment has the same effect as the semiconductor device of the second embodiment.
  • FIG. 4A is a schematic plan view of a semiconductor device according to the fourth embodiment of the present invention
  • FIG. 4B is a schematic cross-sectional view of the main part viewed from the line IVB-IVB in FIG. 4A.
  • the semiconductor device according to the fourth embodiment has the same configuration as that of the semiconductor device according to the third embodiment except for the element isolation region, and the same reference numerals are given to the same components and the description thereof is omitted.
  • the semiconductor device includes a GaN layer 1 between the gate electrode extending portion 14 and the connecting base portion 11e of the source electrode 11 adjacent to the gate electrode extending portion 14, In the region of the AlGaN layer 2, an element isolation region 60 penetrating the AlGaN layer 2 and embedded in a part of the upper side of the GaN layer 1 is formed.
  • the element isolation region 60 is made of an insulator and may be a silicon oxide film or a silicon nitride film.
  • the semiconductor device according to the fourth embodiment has the same effect as the semiconductor device according to the third embodiment.
  • the gate electrode extension portion 14 and the gate electrode extension portion 14 are adjacent to each other.
  • the connection base portion 11e of the source electrode 11 and the gate electrode extension portion 14 forming the pseudo transistor are formed. Are separated by the element isolation region 60, so that malfunction of the pseudo transistor can be reliably prevented.
  • FIG. 5A is a schematic plan view of a semiconductor device according to a fifth embodiment of the present invention, which is a GaN-based HFET as an example of the semiconductor device.
  • This semiconductor device includes an undoped GaN layer 101 (shown in FIG. 5B) as an example of a first semiconductor layer and an undoped AlGaN layer 102 (see FIG. 5B) as an example of a second semiconductor layer on a Si substrate (not shown).
  • an undoped GaN layer 101 shown in FIG. 5B
  • an undoped AlGaN layer 102 see FIG. 5B
  • 2DEG two-dimensional electron gas
  • the substrate is not limited to the Si substrate, and a sapphire substrate or an SiC substrate may be used, a nitride semiconductor layer may be grown on the sapphire substrate or the SiC substrate, or an AlGaN layer is grown on the GaN substrate. As described above, a nitride semiconductor layer may be grown on a substrate made of a nitride semiconductor.
  • a source electrode 111 having a connecting base 111e is formed.
  • the connection base 111e of the source electrode 111 is provided on the side opposite to the connection base 11e of the source electrode 11 of the semiconductor device shown in FIG. 1A of the first embodiment.
  • a drain electrode 112 composed of three comb drain electrode portions 112a, 112b and 112c arranged between the comb source electrode portions 111a to 111d is formed.
  • three gate electrode portions 113a formed on the AlGaN layer 102 so as to surround the comb drain electrode portions 112a, 112b, and 112c and spaced from the comb drain electrode portions 112a, 112b, and 112c. , 113b, 113c is formed.
  • Each of the gate electrode portions 113a, 113b, 113c has end portions a1, a2 on one side of the gate electrode portion 113a (the side opposite to the coupling base portion 111e of the source electrode 111) and one side of the gate electrode portion 113b (source electrode).
  • 111 having an end b1, b2 on the side opposite to the connecting base 111e) and an end c1, c2 on one side of the gate electrode 113c (the side opposite to the connecting base 111e of the source electrode 111). I am doing.
  • the gate electrodes 113a and 113b are connected at their open ends a2 and b1 adjacent to each other by a gate electrode extending portion 115, and the gate electrodes 113b and 113c are connected at their open ends b2 and c1 as gate electrodes. They are connected by the extending part 116.
  • the gate-shaped gate is formed so that the outer end a1 on the open side of the gate electrode portion 113a and the outer end c2 on the open side of the gate electrode portion 113c surround a part of the bondable region 131a.
  • the electrodes are connected by the electrode extending portion 114.
  • the source electrode 111 and the drain electrode 112 have a thickness of 550 nm and a width of 4 ⁇ m
  • the gate electrode 113 has a thickness of 200 nm and a width of 4.5 ⁇ m.
  • a 200 nm thick insulating film 130 (shown in FIG. 5B) is formed. Further, an interlayer insulating film 140 (shown in FIG. 5B) made of polyimide and having a thickness of 9 ⁇ m is formed on a Si substrate (not shown) on which the source electrode 111, the drain electrode 112, and the gate electrode 113 are formed. .
  • a recess 140a in which the insulating film 130 (shown in FIG. 5B) is exposed at the bottom is formed outside the gate electrode extending portions 115 and 116 with respect to the source electrode 111 and the drain electrode 112 of the interlayer insulating film 140.
  • a drain electrode pad 131 (thickness 3 ⁇ m) is formed so as to cover a region on the opposite side of the connection base 111e of the source electrode 111 in the vicinity of 140a and the recess 140a.
  • the drain electrode pad 131 overlaps one end of the comb-shaped drain electrode portions 112a, 112b, and 112c on the side opposite to the connection base portion 111e of the source electrode 111, and the drain electrode pad 131 and the comb-shaped drain electrode portion 112a overlap in the overlapping region.
  • 112b and 112c are connected to each other through a contact portion (not shown).
  • a region in contact with the insulating film 130 (shown in FIG. 5B) exposed at the bottom of the recess 140a of the drain electrode pad 131 is a bondable region 131a.
  • a recess 140b in which the insulating film 130 (shown in FIG. 5B) is exposed is formed at the bottom, and the recess 140b and A source electrode pad 132 (thickness 3 ⁇ m) is formed so as to cover the region of the source electrode 111 on the connection base 111e side.
  • the source electrode pad 132 overlaps one end of the comb-shaped source electrode portions 111a to 111d on the coupling base 111e side, and the source electrode pad 132 and the comb-shaped source electrode portions 111a to 111d are contact portions (not shown) in the overlapping region. )).
  • a region in contact with the insulating film 130 (shown in FIG. 5B) exposed at the bottom of the recess 140b of the source electrode pad 132 is a bondable region 132a.
  • the gate electrode pad 133 is formed on the AlGaN layer 102 and on the side of the bondable region 132a of the source electrode pad 132 through an insulating film 130 (shown in FIG. 5B).
  • the gate electrode pad 133 is connected to one end c2 of the gate electrode portion 113c via a connection wiring 121.
  • Ti / Au, Hf / Al / Hf / Au, etc. are used for the source electrode 111 and the drain electrode 112, and the AlGaN layer 102 and the Schottky junction are used for the gate electrode 113 and the gate electrode extending portions 114, 115, 116.
  • WN / W or TiN / Ti is used as the material to be formed.
  • Ti / Au or Ti / Al is used for the drain electrode pad 131, the source electrode pad 132, and the gate electrode pad 133.
  • SiO 2 , Al 2 O 3 or the like may be used for the insulating film 130, and an insulating material such as SOG or BPSG may be used for the interlayer insulating film 140 in addition to polyimide.
  • a plurality of one element patterns of the source electrode 111, the drain electrode 112, and the gate electrode 113 shown in FIG. 5A are formed on the Si substrate on which the GaN layer 101 and the AlGaN layer 102 are formed. Then, an insulating film 130 and an interlayer insulating film 140 are formed in order, and further, a drain electrode pad 131, a source electrode pad 132, and a gate electrode pad 133 corresponding to each element pattern are formed, and then along a scribe line (not shown). Then, it is divided into a plurality of chips by dicing.
  • FIG. 5B shows a schematic cross-sectional view of the main part seen from the line VB-VB in FIG. 5A, and the Si substrate is omitted in FIG. 5B.
  • 2DEG two-dimensional electron gas formed at the interface between the GaN layer 101 and the AlGaN layer 102 is generated to form a channel layer.
  • the heterojunction field effect transistor including the source electrode 111, the drain electrode 112, and the gate electrode 113 is turned on and off.
  • the gate electrode portions 113a, 113b, 113c and the gate electrode extending portions 114, 115, 116 are shown in FIG. 5B).
  • a depletion layer is formed in the lower GaN layer 101 to be turned off, while the GaN layer under the gate electrode portions 13a, 13b, 13c and the gate electrode extension portions 114, 115, 116 when the voltage of the gate electrode 13 is zero 101 is a normally-on type transistor in which a depletion layer disappears and is turned on.
  • gate electrode extension portions 115 which exist between the bondable region 131a of the drain electrode pad 131 and the active region of the transistor, 116 (only 116 is shown in FIG. 5B)
  • a depletion layer is formed in the region of the GaN layer 101 between the comb-like source electrode portion 111c of the source electrode 111 and the bondable region 131a of the drain electrode pad 131. This effectively suppresses the leakage current between the comb-like source electrode portion 111c of the source electrode 111 and the bondable region 131a of the drain electrode pad 131, thereby improving the breakdown voltage.
  • the semiconductor device of the fifth embodiment has the same effect as the semiconductor device of the first embodiment.
  • FIG. 6A is a schematic plan view of a semiconductor device according to a sixth embodiment of the present invention.
  • the semiconductor device according to the sixth embodiment has the same configuration as that of the semiconductor device according to the fifth embodiment except for the connection electrode that connects the bondable region of the drain electrode pad and the semiconductor layer.
  • connection electrode that connects the bondable region of the drain electrode pad and the semiconductor layer.
  • a bondable region 131a and an AlGaN layer are formed in a region in contact with the insulating film 130 (shown in FIG. 6B) exposed at the bottom of the recess 140a of the drain electrode pad 131.
  • a connection electrode 150 is formed along the outer edge of the bondable region 131a.
  • FIG. 6B is a schematic cross-sectional view of the main part viewed from the line VIB-VIB in FIG. 6A.
  • FIG. Gate electrode extension portions 115 and 116 (only 116 is shown in FIG. 6B) existing between the bondable region 131a of the pad 131 and the active region of the transistor, and the source electrode portion 111c of the source electrode 111 and the drain electrode pad.
  • a depletion layer is formed in the region of the GaN layer 101 between the bondable region 131a of 131.
  • the connection electrode 150 penetrating the insulating film 130, the insulating film 130 below the bondable region 131a of the drain electrode pad 131 is formed. An electric field is not applied, and the dielectric breakdown of the insulating film 130 can be prevented.
  • the semiconductor device according to the sixth embodiment has the same effect as the semiconductor device according to the first embodiment.
  • FIG. 7A is a schematic plan view of a semiconductor device according to a seventh embodiment of the present invention.
  • the semiconductor device of the seventh embodiment has the same configuration as that of the semiconductor device of the sixth embodiment except for the element isolation region, and the same reference numerals are given to the same components, and the description thereof is omitted.
  • FIG. 7B is a schematic cross-sectional view of the main part viewed from the line VIIB-VIIB in FIG. 7A.
  • the semiconductor device according to the seventh embodiment includes a gate electrode extension 114 and its gate electrode as shown in FIG. 7B.
  • an element isolation region 160 that penetrates the AlGaN layer 102 and is embedded in a part on the upper side of the GaN layer 101. Is forming.
  • the element isolation region 160 is made of an insulator and may be a silicon oxide film or a silicon nitride film.
  • the semiconductor device of the third embodiment has the same effect as the semiconductor device of the second embodiment.
  • FIG. 8 is a schematic plan view of a semiconductor device in which a scribe line 70 surrounding one element pattern formed by the electrode 12 and the gate electrode 13 is further formed.
  • the source electrode can be applied to the drain electrode under the condition of 0V and the gate electrode of ⁇ 10V.
  • the maximum voltage was 700V.
  • the maximum voltage that can be applied to the drain electrode is 900 V
  • the maximum voltage that can be applied to the drain electrode is 1200 V.
  • FIG. 14A and 14B are schematic plan views of the semiconductor device according to the eighth embodiment of the present invention.
  • the semiconductor device of the eighth embodiment two switching elements S1 and S2 having the same configuration as those of the semiconductor device of the second embodiment are connected by the drain electrode pad 31, and the same reference numerals are assigned to the same components. A description thereof will be omitted.
  • the semiconductor device in FIG. 14A is a configuration example in which the gate electrode pad 33 of the lower switching element S2 is not connected to the gate electrode extending portion 14, and the semiconductor device in FIG. 14B has the lower switching element S2.
  • the gate electrode 13 is connected to the gate electrode extending portion 14 via the connection wiring 25 without providing the gate electrode pad on the side.
  • FIG. 14C is a schematic cross-sectional view of the main part viewed from the XIVC-XIVC line in FIGS. 14A and 14B.
  • the drain electrode pad 31 is provided on the AlGaN layer 2 without removing the AlGaN layer 2 outside the active regions A1 and A2 of the switching elements S1 and S2. Further, the gate electrode extending portion 14 is provided on the AlGaN layer 2 so as to surround a region where the drain electrode pad 31 is in contact with the AlGaN layer 2.
  • the drain electrode pad 31 is in contact with the AlGaN layer and the active region A1 of the transistor in the off state in which a negative voltage is applied to the gate electrode 13 and the depletion layer is formed in the GaN layer 1.
  • A2 is also applied to the gate electrode extending portion 14 formed between the two and A2, and a depletion layer is formed.
  • the leakage current between the connection base portion 11e of the source electrode 11 and the region where the drain electrode pad 31 is in contact with the AlGaN layer 2 can be effectively suppressed.
  • 2DEG may exist under the drain electrode pad 31.
  • the semiconductor device of the eighth embodiment has the same effect as the semiconductor device of the second embodiment.
  • the element size can be reduced.
  • drain electrode pad 31 does not necessarily have to be bonded, and depending on the circuit, it may not be bonded.
  • the semiconductor device having two switching elements has been described.
  • the present invention may be applied to a semiconductor device having three or more switching elements.
  • FIGS. 15A and 15B are schematic plan views of the semiconductor device according to the ninth embodiment of the present invention.
  • the semiconductor device according to the ninth embodiment has the same configuration as that of the semiconductor device according to the eighth embodiment except for the connection electrode 50, and the same reference numerals are given to the same components and description thereof is omitted.
  • the semiconductor device of FIG. 15A is a configuration example in which the gate electrode pad 33 of the lower switching element S2 is not connected to the gate electrode extending portion 14, and the semiconductor device of FIG. In this configuration example, the gate electrode 13 is connected to the gate electrode extending portion 14 via the connection wiring 25 without providing the gate electrode pad on the side.
  • a bondable region 31a is formed in a region in contact with the insulating film 30 (shown in FIG. 15C) exposed at the bottom of the recess 40a of the drain electrode pad 31.
  • the AlGaN layer 2 are formed along the outer edge of the bondable region 31a.
  • FIG. 15C is a schematic cross-sectional view of the main part seen from the XVC-XVC line in FIGS. 15A and 15B.
  • a depletion layer is formed in the GaN layer 1.
  • the connection base 11e of the source electrode 11 and the drain electrode pad 31 are bonded by the gate electrode extending portion 14 existing between the bondable region 31a of the drain electrode pad 31 and the active regions A1 and A2 of the transistor surrounded by the dotted line.
  • a depletion layer is formed in the region of the GaN layer 1 between the possible region 31a.
  • the insulating film 30 on the lower side of the bondable region 31 a of the drain electrode pad 31 is formed. An electric field is not applied, and the dielectric breakdown of the insulating film 30 can be prevented.
  • the semiconductor device of the ninth embodiment has the same effect as the semiconductor device of the eighth embodiment.
  • [Tenth embodiment] 16A and 16B are schematic plan views of the semiconductor device according to the tenth embodiment of the present invention.
  • the semiconductor device according to the tenth embodiment has the same configuration as that of the semiconductor device according to the ninth embodiment except for the element isolation region 60, and the same reference numerals are given to the same components and the description thereof is omitted. .
  • the semiconductor device of FIG. 16A is a configuration example in which the gate electrode pad 33 of the lower switching element S2 is not connected to the gate electrode extending portion 14, and the semiconductor device of FIG. In this configuration example, the gate electrode 13 is connected to the gate electrode extending portion 14 via the connection wiring 25 without providing the gate electrode pad on the side.
  • the GaN between the gate electrode extending portion 14 and the connecting base portion 11e of the source electrode 11 adjacent to the gate electrode extending portion 14 is provided.
  • an element isolation region 60 penetrating the AlGaN layer 2 and embedded in a part on the upper side of the GaN layer 1 is formed.
  • the element isolation region 60 is made of an insulator and may be a silicon oxide film or a silicon nitride film.
  • the semiconductor device of the tenth embodiment has the same effect as the semiconductor device of the ninth embodiment.
  • the gate electrode extension portion 14 and the gate electrode extension portion 14 are adjacent to each other.
  • the connection base portion 11e of the source electrode 11 and the gate electrode extension portion 14 forming the pseudo transistor are formed. Are separated by the element isolation region 60, so that malfunction of the pseudo transistor can be reliably prevented.
  • FIGS. 17A and 17B are schematic plan views of the semiconductor device according to the eleventh embodiment of the present invention.
  • the semiconductor device according to the eleventh embodiment has the same configuration as that of the semiconductor device according to the ninth embodiment except that a part of the semiconductor layer is removed. A description thereof will be omitted.
  • the semiconductor device of FIG. 17A is a configuration example in which the gate electrode pad 33 of the lower switching element S2 is not connected to the gate electrode extending portion 14, and the semiconductor device of FIG. In this configuration example, the gate electrode 13 is connected to the gate electrode extending portion 14 via the connection wiring 25 without providing the gate electrode pad on the side.
  • An insulating film 30 (shown in FIG. 17C) at the bottom of the interlayer insulating film 40 outside the connecting base portion 11e of the source electrode 11 is removed from the AlGaN layer 2 and a part of the GaN layer 1 to remove 2DEG.
  • the drain electrode pad 31 is formed so as to cover the recessed portion 40a where is exposed and to cover the recessed portion 40a and the region of the source electrode 11 on the connection base portion 11e side.
  • the semiconductor device of the eleventh embodiment has the same effect as the semiconductor device of the ninth embodiment.
  • the probability of dielectric breakdown in the withstand voltage test between 2DEG (two-dimensional electron gas) and the electrode pad on the insulating film is the gate electrode extending portions 14, 114 to 116 and the connection electrodes 50,
  • the number of semiconductor devices having no 150 was significantly reduced to 0% compared to about 40%.
  • the heterojunction field effect transistor in which the GaN layers 1 and 101 and the AlGaN layers 2 and 102 are sequentially stacked on the substrate has been described.
  • a GaAs layer is used instead of the GaN layer and the AlGaN layer.
  • the present invention may be applied to a heterojunction field effect transistor in which an n-AlGaAs layer is sequentially laminated on a substrate.
  • the finger type heterojunction field effect transistor having a plurality of gate electrodes, source electrodes, and drain electrodes has been described.
  • the semiconductor device of the present invention is not limited to this, and the gate electrode The present invention may be applied to a semiconductor device including a switching element having a pair of a source electrode and a drain electrode.
  • the normally-on type heterojunction field effect transistor has been described.
  • the semiconductor device of the present invention is not limited to this, and the normally-off type heterojunction field effect transistor is not limited to this.
  • the invention may be applied.
  • FIG. 9 shows a cross-sectional view of the main part of a recess type semiconductor device, which is a GaN-based HFET as an example of the semiconductor device.
  • a recess type semiconductor device which is a GaN-based HFET as an example of the semiconductor device.
  • interlayer insulating films and electrode pads are omitted.
  • an undoped GaN layer 201 as an example of a first semiconductor layer and an undoped AlGaN layer 202 as an example of a second semiconductor layer are sequentially formed on a Si substrate (not shown).
  • 2DEG two-dimensional electron gas
  • the substrate is not limited to the Si substrate, and a sapphire substrate or SiC substrate may be used, and a nitride semiconductor layer may be grown on the sapphire substrate or SiC substrate.
  • a nitride semiconductor layer may be grown on a substrate made of a nitride semiconductor, such as by growing an AlGaN layer on a GaN substrate.
  • a source electrode 211 and a drain electrode 212 are formed on the AlGaN layer 202 with a predetermined interval.
  • a recess 200 is provided in the upper part of the AlGaN layer 202.
  • a first insulating film 230 is formed on the AlGaN layer 202 excluding the recess 200, the source electrode 211, and the drain electrode 212.
  • a second insulating film 240 is formed so as to cover the first insulating film 230 and the recess 200.
  • a gate electrode 213 is formed by a base portion 213a embedded in the concave portion 200 covered with the second insulating film 240 and a field plate portion 213b formed on the base portion 213a.
  • the base 213a of the gate electrode 213 is embedded in the recess 200 formed in a part of the upper side of the AlGaN layer 202, and the AlGaN layer 202 is interposed between the gate electrode 213 and the first insulating film 230.
  • 2DEG two-dimensional electron gas
  • FIG. 10 shows a cross-sectional view of the main part of another recess type semiconductor device, which is a GaN HFET as an example of the semiconductor device.
  • interlayer insulating films and electrode pads are omitted.
  • an undoped GaN layer 201 as an example of a first semiconductor layer and an undoped AlGaN layer 302 as an example of a second semiconductor layer are sequentially formed on a Si substrate (not shown).
  • 2DEG two-dimensional electron gas
  • a source electrode 311 and a drain electrode 312 are formed on the AlGaN layer 302 with a predetermined interval.
  • a recess 300 is provided in a part of the upper side of the GaN layer 301 through the AlGaN layer 302.
  • a first insulating film 330 is formed on the AlGaN layer 302 excluding the recess 300, the source electrode 311, and the drain electrode 312.
  • a second insulating film 340 is formed so as to cover the first insulating film 330 and the recess 300.
  • a gate electrode 313 is formed by a base portion 313a embedded in the recess 300 covered with the second insulating film 340 and a field plate portion 313b formed on the base portion 313a.
  • the base 313 a of the gate electrode 313 is embedded in the recess 300 formed in the upper part of the GaN layer 301 through the AlGaN layer 302, so that the GaN layer is formed by the gate electrode 313. Since the hetero interface between the 301 and the AlGaN layer 302 is cut off, 2DEG (two-dimensional electron gas) does not exist and the threshold voltage becomes high, the switching element can be normally off.
  • 2DEG two-dimensional electron gas
  • the gate electrode extending portion connected to the gate electrode of the switching element is formed on the semiconductor layer and at least a bondable region between the source electrode and the drain electrode pad.
  • the present invention can be applied by forming between the two. As a result, a normally-off type heterojunction field effect that can improve the breakdown voltage between the bondable region of the drain electrode pad formed on the insulating film without the interlayer insulating film and the source electrode without increasing the element size.
  • a transistor can be realized.
  • the semiconductor device according to the present invention is not limited to a heterojunction field effect transistor, and is not limited to a semiconductor device in which carriers such as a lateral junction FET shown in FIG. 11 and a lateral power MOSFET shown in FIG. 12 move laterally along the substrate surface.
  • the invention may be applied.
  • FIG. 11 showing a general configuration of a lateral junction FET
  • 401 is an n-type semiconductor substrate
  • 413 is a gate electrode
  • 421 is a source region
  • 422 is a drain region
  • 423 is a gate layer
  • 430 is an insulating film
  • 440 is an oxide film. It is.
  • FIG. 12 which shows a general configuration of a lateral power MOSFET
  • 501 is a p-type semiconductor substrate
  • 511 is a source electrode
  • 512 is a drain electrode
  • 513 is a gate electrode
  • 521 is a source region
  • 522 is a drain region
  • 530 is It is an insulating film.
  • the gate electrode extending portion connected to the gate electrode of the switching element is bonded to the semiconductor layer and at least the source electrode and drain electrode pad of the switching element.
  • the present invention can be applied by forming between the possible regions. This realizes a lateral junction FET and a lateral power MOSFET that can improve the breakdown voltage between the bondable region of the drain electrode pad formed on the insulating film without the interlayer insulating film and the source electrode without increasing the element size. can do.
  • Insulating film 440 Oxide film 501 ... P-type semiconductor substrate 511 ... Source electrode 512 ... Drain electrode 513 ... Gate electrode 521 ... Source region 522 ... Drain region 530 ... Insulating film A1, A2 ... Active region S1, S2, S101 ... Switching element

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  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

　基板上に順に積層されたＧaＮ層(１)とＡlＧaＮ層(２)と、基板上に形成されたゲート電極,ソース電極,ドレイン電極とＡlＧaＮ層(２)の活性領域でヘテロ接合電界効果トランジスタを形成する。そのヘテロ接合電界効果トランジスタの活性領域外のＡlＧaＮ層(２)上に絶縁膜(３０)を介して形成されたボンディング可能領域(３１a)を有するドレイン電極パッド(３１)をドレイン電極に接続する。ＡlＧaＮ層(２)上、かつ、ソース電極とドレイン電極パッド(３１)のボンディング可能領域(３１a)との間に、ゲート電極に接続されたゲート電極延伸部(１４)を形成する。素子サイズを大きくすることなく、層間絶縁膜のない絶縁膜上に形成されたドレイン電極パッドのボンディング可能領域とソース電極との間の耐圧を向上できる半導体装置を提供することにある。

Description

半導体装置
　この発明は、半導体装置に関し、特に高耐圧のパワーデバイスとして用いる半導体装置に関する。
　近年、二酸化炭素の削減などの環境対策が求められる中で、電源などで用いられるインバータやコンバータの高効率化が求められている。高効率化を行う上で、キーとなるパワーデバイスとして機能するトランジスタの改善や新規デバイスが研究されてきている。これらパワーデバイスには、民生機器用の電源でも３００～４００Vの耐圧が要求され、車載用になると１２００V程度の耐圧が要求されると見込まれている。このようなパワーデバイスでは、ＧaＮを代表とする横型素子とＩＧＢＴ(絶縁ゲートバイポーラトランジスタ)やＳiＣを代表する縦型素子が存在する。横型素子とは、半導体基板上に、ソース電極、ドレイン電極、ゲート電極を同一面側に設けている構造を有している。
　例えば、従来、ＧaＮを用いた横型半導体装置としては、窒化アルミニウムガリウム層(ＡlＧaＮ)と窒化ガリウム層(ＧaＮ)とのヘテロ接合に形成される２ＤＥＧ(２次元電子ガス)を電子が走行するＨＦＥＴ(Hetero-junction Field Effect Transistor；ヘテロ接合電界効果トランジスタ)がある(例えば、特開２００８－１７７５２７号公報(特許文献１)参照)。
　横型半導体素子を用いたパワーデバイスでは、ドレイン電極にソース電極に対して数百ボルトの電圧差が印加されることになる。従って、ドレイン電極パッドにも数百ボルトの電圧がかかることになるので、ドレイン電極パッドの周りの絶縁性を確保することは重要となる。
　特許文献１によると、パッドオンチップ構造が提案されているが、パッドオンチップ構造ではボンディングパッドと活性領域との耐圧を考慮する必要があり、また、ボンディングパッドにワイヤボンドする際に活性層に与える影響を最小限にする必要があるなど様々な工夫が必要となる。一方、活性領域外にボンディングパッドを設ける場合には既存の技術を用いることで信頼性の高いワイヤボンド技術が用いることができるメリットがある。
　従来、ＧａＮ系横型半導体装置におけるボンディングパッドとソース電極の構造を図１３に示す。図１３において、６０１はアンドープＧaＮ層、６０２はアンドープＡlＧaＮ層、６４０は層間絶縁膜である。ソース電極６１１とドレイン電極６１２との間にゲート電極６１３を設けた活性領域の外側に、ヘテロ界面の２ＤＥＧを除去した半導体層表面に、表面保護膜６３０を設け、その上に、ボンディング電極を形成した構成となっている。ここで、ドレイン電極パッド６３１のボンディング可能領域６３１a下の２ＤＥＧを除去しているのは、ゲート電極６１３にてオフにしているときにも、ソース電極６１１あるいはドレイン電極６１２からは表面保護膜６３０を介してのみ絶縁されることになるので、リークする可能性が大きいためである。また、ボンディング電極のうち、特にドレイン電極パッド６３１には数百ボルトが印加されることになるので、ドレイン電極パッド６３１とソース電極６１１との間あるいはドレイン電極パッド６３１と２ＤＥＧの部分との間の耐圧が問題になることが判った。
　つまり、上記半導体装置では、ドレイン電極パッド６３１とソース電極６１１との間あるいはドレイン電極パッド６３１と２ＤＥＧの端部との間の距離を計算上耐圧が取れる距離にしても、ドレイン電極パッド６３１とソース電極６１１との間あるいはドレイン電極パッド６３１と活性領域との間の耐圧が低くなるという問題があった。本発明者らは、この問題に対して鋭意検討した結果、ドレイン電極パッドとソース電極との間あるいはドレイン電極パッドと２ＤＥＧの露出部との間に半導体表面を介して大きなリーク電流が流れるため、耐圧が計算以下になるものと推定した。
　この問題を解決するために、半導体装置のドレイン電極パッドと活性領域の２ＤＥＧとの距離を十分に広げて耐圧を上げることは可能であるが、半導体素子の特性に寄与しない領域を広く取らざるを得ず、素子サイズが大きくなってしまうという問題がある。半導体素子のコストを考えると、少しでも素子特性に寄与しない無効領域をなるだけ小さくする必要がある。
特開２００８－１７７５２７号公報（図８）
　そこで、この発明の課題は、素子サイズを大きくすることなく、層間絶縁膜のない絶縁膜上に形成されたドレイン電極パッドのボンディング可能領域とソース電極との間の耐圧を向上できる半導体装置を提供することにある。
　上記課題を解決するため、この発明の半導体装置は、
　基板と、
　上記基板上に形成されると共に、活性領域を含む半導体層と、
　上記半導体層の上記活性領域上に形成されたゲート電極とソース電極とドレイン電極とを有するスイッチング素子と、
　上記ドレイン電極に接続され、上記半導体層の上記活性領域以外の領域上に絶縁膜を介して形成されたボンディング可能領域を有するドレイン電極パッドと、
　上記半導体層上、かつ、少なくとも上記ソース電極と上記ドレイン電極パッドのボンディング可能領域との間に形成され、上記ゲート電極に接続されたゲート電極延伸部と
を備えたことを特徴とする。
　ここで、活性領域とは、半導体層上のソース電極とドレイン電極との間に配置されたゲート電極に印加される電圧によって、ソース電極とドレイン電極との間でキャリアが流れる半導体層の領域である。
　上記構成によれば、半導体層上、かつ、スイッチング素子のソース電極とドレイン電極パッドのボンディング可能領域との間に、スイッチング素子のゲート電極に接続されたゲート電極延伸部を形成することによって、ゲート電極に印加する電圧すなわちゲート電極延伸部の電圧を制御して、スイッチング素子のソース電極とドレイン電極パッドのボンディング可能領域との間のゲート電極延伸部の下側の半導体層に空乏層を形成することで、リーク電流を効果的に抑制して耐圧を向上できる。したがって、素子サイズを大きくすることなく、層間絶縁膜のない絶縁膜上に形成されたドレイン電極パッドのボンディング可能領域とソース電極との間の耐圧を向上できる。すなわち、スイッチング素子のソース－ドレイン間の高耐圧化が実現できる。
　なお、この発明の半導体装置のスイッチング素子は、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor：メタル・オキサイド・セミコンダクタ・電界効果トランジスタ)、ＨＦＥＴ(Hetero-junction Field Effect Transistor；ヘテロ接合電界効果トランジスタ)やＪＦＥＴ(Junction Field Effect Transistor：接合型電界効果トランジスタ)等である。
　また、一実施形態の半導体装置では、
　上記半導体層は、上記基板上に順に積層された第１半導体層およびその第１半導体層とヘテロ界面を形成する第２半導体層を含み、
　上記スイッチング素子は、上記第１半導体層と上記第２半導体層とのヘテロ界面に形成された２次元電子ガスを利用するヘテロ接合電界効果トランジスタである。
　上記実施形態によれば、ゲート電極に印加する電圧すなわちゲート電極延伸部の電圧を制御して、スイッチング素子のソース電極とドレイン電極パッドのボンディング可能領域との間のゲート電極延伸部の下側の半導体層に形成される空乏層によって、第１半導体層と第２半導体層とのヘテロ界面の２次元電子ガスが消失し、リーク電流を効果的に抑制して耐圧を向上できる。
　また、一実施形態の半導体装置では、
　上記２次元電子ガスが形成される上記第１半導体層と上記第２半導体層とのヘテロ界面は、上記ドレイン電極パッドのボンディング可能領域の下側の領域を少なくとも除く上記基板上の領域に形成されている。
　上記実施形態によれば、第１半導体層と第２半導体層とのヘテロ界面が、ドレイン電極パッドのボンディング可能領域の下側の領域に少なくとも形成されていないことによって、２次元電子ガスがドレイン電極パッドのボンディング可能領域の下側に存在しないので、スイッチング素子のソース電極とドレイン電極パッドのボンディング可能領域との間のリーク電流をより効果的に抑制できる。
　また、一実施形態の半導体装置では、
　上記第２半導体層の上側の一部、または、上記第２半導体層を貫通して上記第１半導体層の上側の一部に凹部が形成され、
　上記凹部に上記ゲート電極の少なくとも一部が埋め込まれている。
　上記実施形態によれば、第２半導体層の上側の一部に形成された凹部にゲート電極の少なくとも一部が埋め込まれていることによって、第２半導体層とゲート電極とのショットキー接合によりゲート電極下に２次元電子ガスが存在せず、閾値電圧が高くなるので、スイッチング素子のノーマリーオフ動作が可能になる。
　あるいは、第２半導体層を貫通して第１半導体層の上側の一部に形成された凹部にゲート電極の少なくとも一部が埋め込まれていることによって、ゲート電極により第１半導体層と第２半導体層とのヘテロ界面が遮断されて２次元電子ガスが存在せず、閾値電圧が高くなるので、スイッチング素子のノーマリーオフ動作が可能になる。
　また、一実施形態の半導体装置では、
　上記ドレイン電極パッドのボンディング可能領域の下側かつ少なくとも上記ゲート電極延伸部に対向する領域に形成され、上記絶縁膜を貫通して上記ドレイン電極パッドのボンディング可能領域と上記半導体層とを接続する接続電極を備えた。
　上記実施形態によれば、ドレイン電極パッドのボンディング可能領域の下側かつ少なくともゲート電極延伸部に対向する領域に形成された接続電極により、絶縁膜を貫通してドレイン電極パッドのボンディング可能領域と半導体層とを接続することによって、ドレイン電極パッドのボンディング可能領域の下側の絶縁膜に電界がかからなくなり、絶縁膜の絶縁破壊を防止できる。
　また、一実施形態の半導体装置では、
　上記ゲート電極延伸部とそのゲート電極延伸部に隣接する上記ソース電極との間の上記半導体層の領域に形成された素子分離領域を備えた。
　上記実施形態によれば、スイッチング素子のソース電極とゲート電極延伸部および接続電極で擬似トランジスタが形成されて動作する恐れがあるため、ゲート電極延伸部とそのゲート電極延伸部に隣接するソース電極との間の半導体層の領域に素子分離領域を形成することによって、擬似トランジスタを形成するソース電極とゲート電極延伸部とを素子分離領域により分離する。これにより、スイッチング素子のソース電極とゲート電極延伸部および接続電極で形成される擬似トランジスタの誤動作を確実に防止できる。
　また、一実施形態の半導体装置では、
　上記ゲート電極延伸部は、上記ドレイン電極パッドのボンディング可能領域を囲むように上記半導体層上に形成されている。
　上記実施形態によれば、第１半導体層と第２半導体層とのヘテロ界面が、ドレイン電極パッドのボンディング可能領域の下側の領域に形成されていても、ドレイン電極パッドのボンディング可能領域を囲むようにゲート電極延伸部を半導体層上に形成することによって、スイッチング素子のソース電極とドレイン電極パッドのボンディング可能領域との間のリーク電流を確実に抑制できる。
　また、一実施形態の半導体装置では、
　上記ソース電極は、互いに間隔をあけて略平行に配列された複数のくし状ソース電極部を有すると共に、
　上記ドレイン電極は、上記ソース電極の複数のくし状ソース電極部と互いに間隔をあけて交互に配列された複数のくし状ドレイン電極部を有する。
　上記実施形態によれば、ソース電極の複数のくし状ソース電極部とドレイン電極の複数のくし状ドレイン電極部とが互いに間隔をあけて交互に配列されたスイッチング素子の活性領域の近傍において、層間絶縁膜のない絶縁膜上にドレイン電極パッドのボンディング可能領域を形成しても、ドレイン電極パッドのボンディング可能領域とスイッチング素子のソース電極との間の耐圧を向上でき、素子サイズを小さくできる。
　また、一実施形態の半導体装置では、
　上記スイッチング素子は複数であって、
　上記複数のスイッチング素子の上記ドレイン電極は、同一の上記ドレイン電極パッドを介して接続されている。
　上記実施形態によれば、複数のスイッチング素子で１つのドレイン電極パッドを共用することにより、素子サイズを小さくできる。
　以上より明らかなように、この発明の半導体装置によれば、素子サイズを大きくすることなく、層間絶縁膜のない絶縁膜上に形成されたドレイン電極パッドのボンディング可能領域とソース電極との間の耐圧を向上できる半導体装置を実現することができる。
図１Ａはこの発明の第１実施形態の半導体装置の平面模式図である。 図１Ｂは１ＡのＩB－ＩB線から見た要部の断面模式図である。 図１Ｃは上記半導体装置の各部の寸法を示す平面模式図である。 図１Ｄは上記半導体装置の要部の寸法を示す断面模式図である。 図１Ｅは図１ＡのＩE－ＩE線から見た要部の断面模式図である。 図２Ａはこの発明の第２実施形態の半導体装置の平面模式図である。 図２Ｂは図２ＡのIIB－IIB線から見た要部の断面模式図である。 図３Ａはこの発明の第３実施形態の半導体装置の平面模式図である。 図３Ｂは図３ＡのIIIB－IIIB線から見た要部の断面模式図である。 図４Ａはこの発明の第４実施形態の半導体装置の平面模式図である。 図４Ｂは図４ＡのIVB－IVB線から見た要部の断面模式図である。 図５Ａはこの発明の第５実施形態の半導体装置の平面模式図である。 図５Ｂは図５ＡのＶB－ＶB線から見た要部の断面模式図である。 図６Ａはこの発明の第６実施形態の半導体装置の平面模式図である。 図６Ｂは図６ＡのVIB－VIB線から見た要部の断面模式図である。 図７Ａはこの発明の第７実施形態の半導体装置の平面模式図である。 図７Ｂは図７ＡのVIIB－VIIB線から見た要部の断面模式図である。 図８はスクライブラインが形成された半導体装置の平面模式図である。 図９はリセス型の半導体装置の要部の断面図である。 図１０はリセス型の他の半導体装置の要部の断面図である。 図１１は横型ジャンクションＦＥＴの断面図である。 図１２は横型パワーＭＯＳＦＥＴの断面図である。 図１３は従来の横型パワーデバイスの断面図である。 図１４Ａはこの発明の第８実施形態の半導体装置の平面模式図である。 図１４Ｂは上記ゲート電極が素子間で接続されている場合の平面模式図である。 図１４Ｃは図１４ＡのXIVC－XIVC線から見た要部の断面模式図である。 図１５Ａはこの発明の第９実施形態の半導体装置の平面模式図である。 図１５Ｂは上記ゲート電極が素子間で接続されている場合の平面模式図である。 図１５Ｃは図１５ＡのXVC－XVC線から見た要部の断面模式図である。 図１６Ａはこの発明の第１０実施形態の半導体装置の平面模式図である。 図１６Ｂは上記ゲート電極が素子間で接続されている場合の平面模式図である。 図１６Ｃは図１６ＡのXVIC－XVIC線から見た要部の断面模式図である。 図１７Ａはこの発明の第１１実施形態の半導体装置の平面模式図である。 図１７Ｂは上記ゲート電極が素子間で接続されている場合の平面模式図である。 図１７Ｃは図１７ＡのXVIIC－XVIIC線から見た要部の断面模式図である。
　以下、この発明の半導体装置を図示の実施の形態により詳細に説明する。
　〔第１実施形態〕
　図１Ａはこの発明の第１実施形態の半導体装置の平面模式図を示しており、半導体装置の一例としてのＧaＮ系ＨＦＥＴである。
　この半導体装置は、Ｓi基板(図示せず)上に、第１半導体層の一例としてのアンドープＧaＮ層１(図１Ｂに示す)と、第２半導体層の一例としてのアンドープＡlＧaＮ層２(図１Ｂに示す)を順に形成している。このアンドープＧaＮ層１(厚さ３μｍ)とアンドープＡlＧaＮ層２(厚さ３０ｎｍ)との界面に２ＤＥＧ(２次元電子ガス)が発生する。ここで、基板は、Ｓi基板に限らず、サファイヤ基板やＳiＣ基板を用いてもよく、サファイヤ基板やＳiＣ基板上に窒化物半導体層を成長させてもよいし、ＧaＮ基板にＡlＧaＮ層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。
　図１Ａに示すように、ＡlＧaＮ層２(図１Ｂに示す)上に、互いに間隔をあけて略平行に配列された４つのくし状ソース電極部１１a～１１dとその４つのくし状ソース電極部１１a～１１dの一端を連結する連結基部１１eとを有するソース電極１１を形成している。また、ＡlＧaＮ層２上に、くし状ソース電極部１１a～１１d間に配列された３つのくし状ドレイン電極部１２a,１２b,１２cからなるドレイン電極１２を形成している。また、ＡlＧaＮ層２上に、くし状ドレイン電極部１２a,１２b,１２cの夫々を囲むようにくし状ドレイン電極部１２a,１２b,１２cに対して間隔をあけて形成された３つのゲート電極部１３a,１３b,１３cからなるゲート電極１３を形成している。上記ソース電極１１と、ドレイン電極１２と、ゲート電極１３と、そのソース電極１１,ドレイン電極１２,ゲート電極１３が形成された半導体層(ＧaＮ層１,ＡlＧaＮ層２)の活性領域Ａ１(図１Ａの一点鎖線で示す領域)でスイッチング素子Ｓ１を構成している。
　ここで、活性領域Ａ１とは、ＡlＧaＮ層２上のソース電極１１とドレイン電極１２との間に配置されたゲート電極１３に印加される電圧によって、ソース電極１１とドレイン電極１２との間でキャリアが流れる半導体層(ＧaＮ層１,ＡlＧaＮ層２)の領域である。
　そして、ＡlＧaＮ層２上に、ソース電極１１の連結基部１１eと反対の側の３つのゲート電極部１３a,１３b,１３cの一端を接続配線２１,２２を介して接続している。
　ここで、ソース電極１１とドレイン電極１２は、厚さ５５０ｎｍ、幅４μｍであり、ゲート電極１３は、厚さ２００ｎｍ、幅４.５μｍである。
　ソース電極１１とドレイン電極１２とゲート電極１３および接続配線２１～２５が形成された領域を除くＡlＧaＮ層２上に、ＡlＧaＮ層２を保護するため、ＳiＮからなる厚さ２００ｎｍの絶縁膜３０(図１Ｂに示す)を形成している。また、ソース電極１１とドレイン電極１２とゲート電極１３とが形成されたＳi基板(図示せず)上に、ポリイミドからなる厚さ９μｍの層間絶縁膜４０(図１Ｂに示す)を形成している。
　この層間絶縁膜４０のソース電極１１の連結基部１１eよりも外側で、ＡlＧaＮ層２およびＧaＮ層１の一部を除去して２ＤＥＧを除去した領域に、底部に絶縁膜３０(図１Ｂに示す)が露出した凹部４０aを形成し、その凹部４０aおよびソース電極１１の連結基部１１e側の領域を覆うように、ドレイン電極パッド３１(厚さ３μｍ)を形成している。このドレイン電極パッド３１は、くし状ドレイン電極部１２a,１２b,１２cの一端と重なっており、その重なり領域でドレイン電極パッド３１とくし状ドレイン電極部１２a,１２b,１２cとをコンタクト部(図示せず)を介して接続している。また、ドレイン電極パッド３１の凹部４０aの底部に露出した絶縁膜３０(図２Ｂに示す)に接する領域が、スイッチング素子Ｓ１が形成された活性領域Ａ１外のＧaＮ層1上に絶縁膜３０を介して形成されたボンディング可能領域３１aである。
　一方、上記層間絶縁膜４０のソース電極１１,ドレイン電極１２に対して凹部４０aと反対の側に、底部にＧａＮ層１上に絶縁膜３０(図１Ｂに示す)が露出した凹部４０bを形成し、その凹部４０bおよびソース電極１１の連結基部１１eと反対の側の領域を覆うように、ソース電極パッド３２(厚さ３μｍ)を形成している。このソース電極パッド３２は、くし状ソース電極部１１a～１１dの他端と重なっており、その重なり領域でソース電極パッド３２とくし状ドレイン電極部１２a,１２b,１２cとをコンタクト部(図示せず)を介して接続している。また、ソース電極パッド３２の凹部４０bの底部に露出した絶縁膜３０(図１Ｂに示す)に接する領域がボンディング可能領域３２aである。
　また、ソース電極パッド３２のボンディング可能領域３２aの側方かつＧaＮ層１上に、絶縁膜３０(図１Ｂに示す)を介してこのゲート電極パッド３３を形成している。また、このゲート電極パッド３３を、接続配線２２が接続されたゲート電極部１３cの一端と接続配線２３,２４を介して接続している。また、ソース電極１１とドレイン電極パッド３１のボンディング可能領域３１aとの間に、ボンディング可能領域３１aを囲むようにゲート電極延伸部１４を形成している。このゲート電極延伸部１４を、接続配線２５を介して接続配線２３,２４の接続点に接続している。
　また、ソース電極１１とドレイン電極１２には、Ｔi/Ａu,Ｈf/Ａl/Ｈf/Ａuなどを用い、ゲート電極１３とゲート電極延伸部１４および接続配線２１～２５には、ＡlＧaＮ層２とショットキー接合する材料として例えばＷＮやＴiＮなどを用いて形成する。さらに、ドレイン電極パッド３１とソース電極パッド３２とゲート電極パッド３３には、Ｔi/ＡuまたはＴi／Ａlなどを用いている。
　また、絶縁膜３０には、ＳiＮの他にＳiＯ２,Ａl２Ｏ３などを用い、層間絶縁膜４０には、ポリイミドの他にＳＯＧ(Spin On Glass；スピン・オン・グラス)やＢＰＳＧ(Boron Phosphor Silicate Glass；ホウ素・リン・シリケート・ガラス)などの絶縁材料を用いてもよい。
　この第１実施形態の半導体装置は、ＧaＮ層１とＡlＧaＮ層２とが形成されたＳｉ基板上に、図１Ａに示すソース電極１１とドレイン電極１２とゲート電極１３で形成された１つの素子パターンが複数形成された後、電極パッド部に対応する領域のＡlＧaＮ層２とＧaＮ層１の一部を除去し、絶縁膜３０と層間絶縁膜４０が順に形成され、除去した領域にドレイン電極パッド３１とソース電極パッド３２とゲート電極パッド３３が形成された後、図示しないスクライブラインに沿ってダイシングにより複数のチップに分割される。
　図１Ｂは図１ＡのＩB－ＩB線から見た要部の断面模式図を示しており、図１Ｂでは、Ｓi基板を省略している。
　図１Ｂに示すように、ＧaＮ層１とＡlＧaＮ層２との界面に形成された２ＤＥＧ(２次元電子ガス)が発生してチャネル層が形成される。このチャネル層をゲート電極１３に電圧を印加することにより、ソース電極１１とドレイン電極１２とゲート電極１３を有するヘテロ接合電界効果トランジスタをオンオフさせる。このヘテロ接合電界効果トランジスタは、ゲート電極１３に負電圧が印加されているときにゲート電極部１３a,１３b,１３c(図１Ｂでは１３cのみを示す)下のＧaＮ層１に空乏層が形成されてオフ状態となる一方、ゲート電極１３の電圧がゼロのときにゲート電極部１３a,１３b,１３c(図１Ｂでは１３cのみを示す)下のＧaＮ層１に空乏層がなくなってオン状態となるノーマリーオンタイプのトランジスタである。
　ゲート電極１３に負電圧が印加されてＧaＮ層１に空乏層が形成されたオフ状態において、ドレイン電極パッド３１のボンディング可能領域３１aと、図１Ａに示す一点鎖線で囲まれたトランジスタの活性領域Ａ１との間に存在するゲート電極延伸部１４によって、ソース電極１１の連結基部１１eとドレイン電極パッド３１のボンディング可能領域３１aとの間のＧaＮ層１の領域に空乏層が形成される。これにより、ソース電極１１の連結基部１１eとドレイン電極パッド３１のボンディング可能領域３１aとの間のリーク電流を効果的に抑制して耐圧を向上できる。
　図１Ｃは上記半導体装置の各部の寸法を示す平面模式図を示しており、図１Ｃにおいて、図１Ａに示す半導体装置と同一の参照番号を付している。
　図１Ｃでは、ドレイン電極パッド３１とソース電極パッド３２の図１Ｃの左右方向の寸法は、ソース電極１１とドレイン電極１２のフィンガー数により変わる。
　また、図１Ｄは上記半導体装置の要部の寸法を示す断面模式図を示しており、図１Ｄにおいて、ソース電極１１の連結基部１１eとドレイン電極パッド３１のボンディング可能領域３１aとの間隔は、５３μｍである。
　また、図１Ｅは図１ＡのＩE－ＩE線から見た要部の断面模式図を示している。なお、図１Ｅでは、図を見やすくするため、層間絶縁膜４０の厚さを図１Ｂよりも薄くして示している。
　図１Ｅに示すように、Ｓi基板１０上に、アンドープＧaＮ層１,アンドープＡlＧaＮ層２(図１Ｂに示す)からなる半導体層２０を形成している。
　また、ドレイン電極パッド３１と３つのくし状ドレイン電極部１２a,１２b,１２c(図１Ｅでは１２aのみ)とをコンタクト部としてのビア４５を介して接続したが、コンタクト部はこれに限らず、層間絶縁膜に設けた開口などを用いてドレイン電極とドレイン電極パッド(およびソース電極とソース電極パッド)とを接続してもよい。
　また、ゲート電極１３(図１Ｅではゲート電極部１３aのみを示す)は、フィールドプレート構造になるような形状に形成され、ゲート電極１３のドレイン側を絶縁膜３０上になるように張り出した構造としている。このようなフィールドプレート構造とすることによって、ＧaＮ系ＨＦＥＴの問題であるコラプス特性を抑制できる効果がある。
　上記構成の半導体装置によれば、ソース電極１１とドレイン電極パッド３１のボンディング可能領域３１aとの間に、ゲート電極１３に接続されたゲート電極延伸部１４を形成することによって、ゲート電極１３に印加する電圧すなわちゲート電極延伸部１４の電圧を制御して、ソース電極１１とドレイン電極パッド３１のボンディング可能領域３１aとの間のゲート電極延伸部１４の下側のＧaＮ層１に空乏層を形成することで、リーク電流を効果的に抑制して耐圧を向上できる。したがって、素子サイズを大きくすることなく、層間絶縁膜４０のない絶縁膜３０上に形成されたドレイン電極パッド３１のボンディング可能領域３１aとソース電極１１との間の耐圧を向上できる。
　また、ドレイン電極パッド３１のボンディング可能領域３１aを囲むようにゲート電極延伸部１４をＡlＧaＮ層２上に形成することによって、ソース電極１１とドレイン電極パッド３１のボンディング可能領域３１aとの間のリーク電流を確実に抑制できる。
　また、ソース電極１１の複数のくし状ソース電極部１１a～１１dとドレイン電極１２の複数のくし状ドレイン電極部１２a,１２b,１２cとが互いに間隔をあけて交互に配列された活性領域の近傍において、層間絶縁膜４０のない絶縁膜３０上にドレイン電極パッド３１のボンディング可能領域３１aを形成しても、ドレイン電極パッド３１のボンディング可能領域３１aとソース電極１１との間の耐圧を向上でき、素子サイズを小さくできる。
　〔第２実施形態〕
　図２Ａはこの発明の第２実施形態の半導体装置の平面模式図を示している。この第２実施形態の半導体装置は、半導体層の一部を除去していない点を除いて第１実施形態の半導体装置と同一の構成をしており、同一の構成部には同一参照番号を付して説明を省略する。
　上記第２実施形態の半導体装置は、図２Ａ,図２Ｂに示すように、トランジスタの活性領域外のＡlＧaＮ層２を除去することなく、ＡlＧaＮ層２上にドレイン電極パッド３１のボンディング可能領域３１aを設けている。また、ボンディング可能領域３１aを囲むように、ＡlＧaＮ層２上にゲート電極延伸部１４が設けられている。
　ゲート電極１３に負電圧が印加されてＧaＮ層１に空乏層が形成されたオフ状態において、ドレイン電極パッド３１のボンディング可能領域３１aとトランジスタの活性領域Ａ１との間に形成されたゲート電極延伸部１４にも負電圧が印加されて空乏層が形成される。これによりソース電極１１の連結基部１１eとドレイン電極パッド３１のボンディング可能領域３１aとの間のリーク電流を効果的に抑制することができる。このように、ゲート電極延伸部１４を設けることによって、ソース電極１１とドレイン電極パッド３１との耐圧を向上させることができるので、ドレイン電極パッドの下に２ＤＥＧが存在していても構わない。このような構成とすることによって、ＡlＧaＮ層２を除去する必要がなくなるので、製造コストを下げることができるという副次的な効果も奏することができる。
　〔第３実施形態〕
　図３Ａはこの発明の第３実施形態の半導体装置の平面模式図を示している。この第３実施形態の半導体装置は、ドレイン電極パッドのボンディング可能領域と半導体層とを接続する接続電極を除いて第２実施形態の半導体装置と同一の構成をしており、同一の構成部には同一参照番号を付して説明を省略する。
　この第３実施形態の半導体装置は、図３Ａに示すように、ドレイン電極パッド３１の凹部４０aの底部に露出した絶縁膜３０(図３Ｂに示す)に接する領域に、ボンディング可能領域３１aとＡlＧaＮ層２とを接続する接続電極５０をボンディング可能領域３１aの外縁に沿って形成している。
　図３Ｂは図３ＡのIIIB－IIIB線から見た要部の断面模式図を示しており、ゲート電極１３に負電圧が印加されてＧaＮ層１に空乏層が形成されたオフ状態において、ドレイン電極パッド３１のボンディング可能領域３１aと点線で囲まれたトランジスタの活性領域との間に存在するゲート電極延伸部１４によって、ソース電極１１の連結基部１１eとドレイン電極パッド３１のボンディング可能領域３１aとの間のＧaＮ層１の領域に空乏層が形成される。
　これにより、ソース電極１１の連結基部１１eとドレイン電極パッド３１のボンディング可能領域３１aとの間のリーク電流を効果的に抑制して耐圧を向上できる。
　さらに、絶縁膜３０を貫通する接続電極５０により、ドレイン電極パッド３１のボンディング可能領域３１aとＡlＧaＮ層２とを接続することによって、ドレイン電極パッド３１のボンディング可能領域３１aの下側の絶縁膜３０に電界がかからなくなり、絶縁膜３０の絶縁破壊を防止することができる。
　上記第３実施形態の半導体装置によれば、第２実施形態の半導体装置と同様の効果を有する。
　〔第４実施形態〕
　図４Ａはこの発明の第４実施形態の半導体装置の平面模式図を示しており、図４Ｂは図４ＡのIVB－IVB線から見た要部の断面模式図を示している。この第４実施形態の半導体装置は、素子分離領域を除いて第３実施形態の半導体装置と同一の構成をしており、同一の構成部には同一参照番号を付して説明を省略する。
　この第４実施形態の半導体装置は、図４Ａ,図４Ｂに示すように、ゲート電極延伸部１４とそのゲート電極延伸部１４に隣接するソース電極１１の連結基部１１eとの間のＧaＮ層１,ＡlＧaＮ層２の領域に、ＡlＧaＮ層２を貫通しＧaＮ層１の上側の一部に埋め込まれた素子分離領域６０を形成している。この素子分離領域６０は、絶縁体からなり、特にシリコン酸化膜やシリコン窒化膜であればよい。
　上記第４実施形態の半導体装置によれば、第３実施形態の半導体装置と同様の効果を有する。
　また、ソース電極１１の連結基部１１eとゲート電極延伸部１４および接続電極５０で擬似トランジスタ(点線で囲まれた部分)が形成されても、ゲート電極延伸部１４とそのゲート電極延伸部１４に隣接するソース電極１１との間の半導体層(ＧaＮ層１,ＡlＧaＮ層２)の領域に素子分離領域６０を形成することによって、擬似トランジスタを形成するソース電極１１の連結基部１１eとゲート電極延伸部１４とを素子分離領域６０により分離するので、擬似トランジスタの誤動作を確実に防止することができる。
　〔第５実施形態〕
　図５Ａはこの発明の第５実施形態の半導体装置の平面模式図を示しており、半導体装置の一例としてのＧaＮ系ＨＦＥＴである。
　この半導体装置は、Ｓi基板(図示せず)上に、第１半導体層の一例としてのアンドープＧaＮ層１０１(図５Ｂに示す)と、第２半導体層の一例としてのアンドープＡlＧaＮ層１０２(図５Ｂに示す)を順に形成している。このアンドープＧaＮ層１０１(厚さ３μｍ)とアンドープＡlＧaＮ層１０２(厚さ３０ｎｍ)との界面に２ＤＥＧ(２次元電子ガス)が発生する。ここで、基板は、Ｓi基板に限らず、サファイヤ基板やＳiＣ基板を用いてもよく、サファイヤ基板やＳiＣ基板上に窒化物半導体層を成長させてもよいし、ＧaＮ基板にＡlＧaＮ層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。
　図５Ａに示すように、ＡlＧaＮ層１０２上に、互いに間隔をあけて略平行に配列された４つのくし状ソース電極部１１１a～１１１dとその４つのくし状ソース電極部１１１a～１１１dの一端を連結する連結基部１１１eとを有するソース電極１１１を形成している。ここで、ソース電極１１１の連結基部１１１eは、第１実施形態の図１Ａに示す半導体装置のソース電極１１の連結基部１１eと反対の側に設けられている。
　また、ＡlＧaＮ層１０２上に、くし状ソース電極部１１１a～１１１d間に配列された３つのくし状ドレイン電極部１１２a,１１２b,１１２cからなるドレイン電極１１２を形成している。また、ＡlＧaＮ層１０２上に、くし状ドレイン電極部１１２a,１１２b,１１２cの夫々を囲むようにくし状ドレイン電極部１１２a,１１２b,１１２cに対して間隔をあけて形成された３つのゲート電極部１１３a,１１３b,１１３cからなるゲート電極１１３を形成している。各ゲート電極部１１３a,１１３b,１１３cは、ゲート電極部１１３aの一方の側(ソース電極１１１の連結基部１１１eと反対の側)に端部ａ1,ａ2、ゲート電極部１１３bの一方の側(ソース電極１１１の連結基部１１１eと反対の側)に端部ｂ1,ｂ2、ゲート電極部１１３cの一方の側(ソース電極１１１の連結基部１１１eと反対の側)に端部ｃ1,ｃ2を有するコの字形状をしている。上記ソース電極１１１と、ドレイン電極１１２と、ゲート電極１１３と、そのソース電極１１１,ドレイン電極１１２,ゲート電極１１３が形成された半導体層(ＧaＮ層１０１,ＡlＧaＮ層１０２)の活性領域でスイッチング素子Ｓ１０１を構成している。
　上記ゲート電極部１１３a,１１３bの開放側の互いに隣接する端部ａ2,ｂ1をゲート電極延伸部１１５で接続し、ゲート電極部１１３b,１１３cの開放側の互いに隣接する端部ｂ2,ｃ1をゲート電極延伸部１１６で接続している。そして、ゲート電極部１１３aの開放側の外側の端部ａ1と、ゲート電極部１１３cの開放側の外側の端部ｃ2とを、ボンディング可能領域１３１aの一部を囲むようにコの字形状のゲート電極延伸部１１４で接続している。
　ここで、ソース電極１１１とドレイン電極１１２は、厚さ５５０ｎｍ、幅４μｍであり、ゲート電極１１３は、厚さ２００ｎｍ、幅４．５μｍである。
　ソース電極１１１とドレイン電極１１２とゲート電極１１３と後述するゲート電極延伸部１４,１１５,１１６および接続配線１２１が形成された領域を除くＡlＧaＮ層１０２上に、ＡlＧaＮ層１０２を保護するため、ＳiＮからなる厚さ２００ｎｍの絶縁膜１３０(図５Ｂに示す)を形成している。また、ソース電極１１１とドレイン電極１１２とゲート電極１１３とが形成されたＳi基板(図示せず)上に、ポリイミドからなる厚さ９μｍの層間絶縁膜１４０(図５Ｂに示す)を形成している。
　この層間絶縁膜１４０のソース電極１１１,ドレイン電極１１２に対してゲート電極延伸部１１５,１１６よりも外側に、底部に絶縁膜１３０(図５Ｂに示す)が露出した凹部１４０aを形成し、その凹部１４０aおよび凹部１４０a近傍のソース電極１１１の連結基部１１１eと反対の側の領域を覆うように、ドレイン電極パッド１３１(厚さ３μｍ)を形成している。このドレイン電極パッド１３１は、くし状ドレイン電極部１１２a,１１２b,１１２cのソース電極１１１の連結基部１１１eと反対の側の一端と重なっており、その重なり領域でドレイン電極パッド１３１とくし状ドレイン電極部１１２a,１１２b,１１２cとをコンタクト部(図示せず)を介して接続している。また、ドレイン電極パッド１３１の凹部１４０aの底部に露出した絶縁膜１３０(図５Ｂに示す)に接する領域がボンディング可能領域１３１aである。
　一方、上記層間絶縁膜１４０のソース電極１１１,ドレイン電極１１２に対して凹部１４０aと反対の側に、底部に絶縁膜１３０(図５Ｂに示す)が露出した凹部１４０bを形成し、その凹部１４０bおよびソース電極１１１の連結基部１１１e側の領域を覆うように、ソース電極パッド１３２(厚さ３μｍ)を形成している。このソース電極パッド１３２は、くし状ソース電極部１１１a～１１１dの連結基部１１１e側の一端と重なっており、その重なり領域でソース電極パッド１３２とくし状ソース電極部１１１a～１１１dとをコンタクト部(図示せず)を介して接続している。また、ソース電極パッド１３２の凹部１４０bの底部に露出した絶縁膜１３０(図５Ｂに示す)に接する領域がボンディング可能領域１３２aである。
　また、ＡlＧaＮ層１０２上かつソース電極パッド１３２のボンディング可能領域１３２aの側方に、絶縁膜１３０(図５Ｂに示す)を介してこのゲート電極パッド１３３を形成している。また、このゲート電極パッド１３３は、ゲート電極部１１３cの一方の端部ｃ2と接続配線１２１を介して接続されている。
　また、ソース電極１１１とドレイン電極１１２には、Ｔi／Ａu、Ｈf／Ａl／Ｈf／Ａuなどを用い、ゲート電極１１３およびゲート電極延伸部１１４,１１５,１１６には、ＡlＧaＮ層１０２とショットキー接合する材料として例えばＷＮ/ＷやＴiＮ/Ｔiなどを用いて形成する。さらに、ドレイン電極パッド１３１とソース電極パッド１３２とゲート電極パッド１３３には、Ｔi／ＡuまたはＴi／Ａlなどを用いている。
　また、絶縁膜１３０には、ＳiＮの他にＳiＯ２,Ａl２Ｏ３などを用い、層間絶縁膜１４０には、ポリイミドの他にＳＯＧやＢＰＳＧなどの絶縁材料を用いてもよい。
　この第５実施形態の半導体装置は、ＧaＮ層１０１とＡlＧaＮ層１０２とが形成されたＳｉ基板上に、図５Ａに示すソース電極１１１とドレイン電極１１２とゲート電極１１３の１つの素子パターンが複数形成された後、絶縁膜１３０と層間絶縁膜１４０が順に形成され、さらに各素子パターンに対応するドレイン電極パッド１３１とソース電極パッド１３２とゲート電極パッド１３３が形成された後、図示しないスクライブラインに沿ってダイシングにより複数のチップに分割される。
　図５Ｂは図５ＡのＶB－ＶB線から見た要部の断面模式図を示しており、図５Ｂでは、Ｓi基板を省略している。
　図５Ｂに示すように、ＧaＮ層１０１とＡlＧaＮ層１０２との界面に形成された２ＤＥＧ(２次元電子ガス)が発生してチャネル層が形成される。このチャネル層をゲート電極１１３に電圧を印加することにより、ソース電極１１１とドレイン電極１１２とゲート電極１１３を有するヘテロ接合電界効果トランジスタをオンオフさせる。このヘテロ接合電界効果トランジスタは、ゲート電極１１３に負電圧が印加されているときにゲート電極部１１３a,１１３b,１１３cおよびゲート電極延伸部１１４,１１５,１１６(図５Ｂでは１１４,１１６のみを示す)下のＧaＮ層１０１に空乏層が形成されてオフ状態となる一方、ゲート電極１３の電圧がゼロのときにゲート電極部１３a,１３b,１３cおよびゲート電極延伸部１１４,１１５,１１６下のＧaＮ層１０１に空乏層がなくなってオン状態となるノーマリーオンタイプのトランジスタである。
　ゲート電極１１３に負電圧が印加されてＧaＮ層１に空乏層が形成されたオフ状態において、ドレイン電極パッド１３１のボンディング可能領域１３１aとトランジスタの活性領域との間に存在するゲート電極延伸部１１５,１１６(図５Ｂでは１１６のみを示す)によって、ソース電極１１１のくし状ソース電極部１１１cとドレイン電極パッド１３１のボンディング可能領域１３１aとの間のＧaＮ層１０１の領域に空乏層が形成される。これにより、ソース電極１１１のくし状ソース電極部１１１cとドレイン電極パッド１３１のボンディング可能領域１３１aとの間のリーク電流を効果的に抑制して耐圧を向上できる。
　上記第５実施形態の半導体装置によれば、第１実施形態の半導体装置と同様の効果を有する。
　〔第６実施形態〕
　図６Ａはこの発明の第６実施形態の半導体装置の平面模式図を示している。この第６実施形態の半導体装置は、ドレイン電極パッドのボンディング可能領域と半導体層とを接続する接続電極を除いて第５実施形態の半導体装置と同一の構成をしており、同一の構成部には同一参照番号を付して説明を省略する。
　この第６実施形態の半導体装置は、図６Ａに示すように、ドレイン電極パッド１３１の凹部１４０aの底部に露出した絶縁膜１３０(図６Ｂに示す)に接する領域に、ボンディング可能領域１３１aとＡlＧaＮ層１０２とを接続する接続電極１５０をボンディング可能領域１３１aの外縁に沿って形成している。
　図６Ｂは図６ＡのVIB－VIB線から見た要部の断面模式図を示しており、ゲート電極１１３に負電圧が印加されてＧaＮ層１０１に空乏層が形成されたオフ状態において、ドレイン電極パッド１３１のボンディング可能領域１３１aとトランジスタの活性領域との間に存在するゲート電極延伸部１１５,１１６(図６Ｂでは１１６のみを示す)によって、ソース電極１１１のくし状ソース電極部１１１cとドレイン電極パッド１３１のボンディング可能領域１３１aとの間のＧaＮ層１０１の領域に空乏層が形成される。
　これにより、ソース電極１１１のくし状ソース電極部１１１cとドレイン電極パッド１３１のボンディング可能領域１３１aとの間、すなわちソース電極１１１とドレイン電極１１２との間のリーク電流を効果的に抑制して耐圧を向上できる。
　さらに、絶縁膜１３０を貫通する接続電極１５０により、ドレイン電極パッド１３１のボンディング可能領域１３１aとＡlＧaＮ層１０２とを接続することによって、ドレイン電極パッド１３１のボンディング可能領域１３１aの下側の絶縁膜１３０に電界がかからなくなり、絶縁膜１３０の絶縁破壊を防止することができる。
　上記第６実施形態の半導体装置によれば、第１実施形態の半導体装置と同様の効果を有する。
　〔第７実施形態〕
　図７Ａはこの発明の第７実施形態の半導体装置の平面模式図を示している。この第７実施形態の半導体装置は、素子分離領域を除いて第６実施形態の半導体装置と同一の構成をしており、同一の構成部には同一参照番号を付して説明を省略する。
　図７Ｂは図７ＡのVIIB－VIIB線から見た要部の断面模式図を示しており、この第７実施形態の半導体装置は、図７Ｂに示すように、ゲート電極延伸部１１４とそのゲート電極延伸部１１４に隣接するソース電極１１１の連結基部１１１eとの間のＧaＮ層１０１,ＡlＧaＮ層１０２の領域に、ＡlＧaＮ層１０２を貫通しＧaＮ層１０１の上側の一部に埋め込まれた素子分離領域１６０を形成している。この素子分離領域１６０は、絶縁体からなり、特にシリコン酸化膜やシリコン窒化膜であればよい。
　上記第３実施形態の半導体装置によれば、第２実施形態の半導体装置と同様の効果を有する。
　また、ソース電極１１１のくし状ソース電極部１１１cとゲート電極延伸部１１５,１１６および接続電極１５０で擬似トランジスタ(点線で囲まれた部分)が形成されても、ゲート電極延伸部１１４とそのゲート電極延伸部１１４に隣接するソース電極１１１との間の半導体層(ＧaＮ層１０１,ＡlＧaＮ層１０２)の領域に素子分離領域１６０を形成することによって、擬似トランジスタを形成するソース電極１１１のくし状ソース電極部１１１cとゲート電極延伸部１１５,１１６とを素子分離領域１６０により分離するので、擬似トランジスタの誤動作を確実に防止することができる。
　なお、第１実施形態の半導体装置において、スクライブラインに沿ってダイシングにより複数のチップに分割することについて説明したが、第１実施形態の図１Ａに示す半導体装置の構成に、ソース電極１１とドレイン電極１２とゲート電極１３で形成された１つの素子パターンを囲むスクライブライン７０がさらに形成された半導体装置の平面模式図を図８に示す。
　図８では、ゲート電極延伸部１４と接続配線２５との接続点Ａにおいて、スクライブライン７０に対する最短距離ｘが７０μｍのとき、ソース電極が０Ｖ、ゲート電極が－１０Ｖの条件でドレイン電極に印加可能な電圧は最大で７００Ｖであった。
　また、同一の条件で最短距離ｘが１００μｍのとき、ドレイン電極に印加可能な電圧は最大で９００Ｖとなり、最短距離ｘが１５０μｍのとき、ドレイン電極に印加可能な電圧は最大で１２００Ｖとなった。
　このように、ゲート電極延伸部１４と接続配線２５との接続点Ａにおいて、スクライブライン７０に対する最短距離ｘについて所定距離を確保することにより、スクライブライン７０と接続点Ａとの間に生じる空気放電を抑制でき、耐圧を向上させることができた。
　〔第８実施形態〕
　図１４Ａ,図１４Ｂはこの発明の第８実施形態の半導体装置の平面模式図を示している。この第８実施形態の半導体装置は、第２実施形態の半導体装置と同一の構成の２つのスイッチング素子Ｓ１,Ｓ２をドレイン電極パッド３１で接続しており、同一の構成部には同一参照番号を付して説明を省略する。
　ここで、図１４Ａの半導体装置は、下側のスイッチング素子Ｓ２のゲート電極パッド３３がゲート電極延伸部１４に接続されていない構成例であり、図１４Ｂの半導体装置は、下側のスイッチング素子Ｓ２側にゲート電極パッドを設けずにゲート電極１３をゲート電極延伸部１４に接続配線２５を介して接続している構成例である。
　また、図１４Ｃは図１４Ａ,図１４ＢのXIVC－XIVC線から見た要部の断面模式図を示している。
　この半導体装置は、図１４Ｃに示すように、スイッチング素子Ｓ１,Ｓ２の活性領域Ａ１,Ａ２外のＡlＧaＮ層２を除去することなく、ＡlＧaＮ２層上にドレイン電極パッド３１を設けている。また、ドレイン電極パッド３１がＡlＧaＮ層２上に接触した領域を囲むように、ＡlＧaＮ層２上にゲート電極延伸部１４が設けられている。
　上記構成の半導体装置において、ゲート電極１３に負電圧が印加されて、ＧaＮ層１に空乏層が形成されたオフ状態において、ドレイン電極パッド３１がＡlＧaＮ２層上に接触した領域とトランジスタの活性領域Ａ１,Ａ２との間に形成されたゲート電極延伸部１４にも負電圧が印加されて、空乏層が形成される。これにより、ソース電極１１の連結基部１１eとドレイン電極パッド３１がＡlＧaＮ層２上に接触した領域との間のリーク電流を効果的に抑制することができる。このように、ゲート電極延伸部１４を設けることによって、ソース電極１１とドレイン電極パッド３１との耐圧を向上させることができるので、ドレイン電極パッド３１の下に２ＤＥＧが存在しても構わない。このような構成とすることによって、ＡlＧaＮを除去する必要がなくなるので、製造コストを下げることができるという副次的な効果も奏することができる。
　上記第８実施形態の半導体装置は、第２実施形態の半導体装置と同様の効果を有する。
　また、上記２つのスイッチング素子Ｓ１,Ｓ２で１つのドレイン電極パッド３１を共用することにより、素子サイズを小さくできる。
　なお、ドレイン電極パッド３１には、必ずしもボンディングされる必要があるわけではなく、回路によっては、ボンディングしない場合もあり得る。
　また、上記第８実施形態では、２つのスイッチング素子の構成の半導体装置について説明したが、スイッチング素子が３以上の構成の半導体装置にこの発明を適用してもよい。
　〔第９実施形態〕
　図１５Ａ,図１５Ｂはこの発明の第９実施形態の半導体装置の平面模式図を示している。この第９実施形態の半導体装置は、接続電極５０を除いて第８実施形態の半導体装置と同一の構成をしており、同一の構成部には同一参照番号を付して説明を省略する。
　ここで、図１５Ａの半導体装置は、下側のスイッチング素子Ｓ２のゲート電極パッド３３がゲート電極延伸部１４に接続されていない構成例であり、図１５Ｂの半導体装置は、下側のスイッチング素子Ｓ２側にゲート電極パッドを設けずにゲート電極１３をゲート電極延伸部１４に接続配線２５を介して接続している構成例である。
　この第9実施形態の半導体装置は、図１５Ａ,図１５Ｂに示すように、ドレイン電極パッド３１の凹部４０aの底部に露出した絶縁膜３０(図１５Ｃに示す)に接する領域に、ボンディング可能領域３１aとＡlＧaＮ層２とを接続する接続電極５０をボンディング可能領域３１aの外縁に沿って形成している。
　図１５Ｃは図１５Ａ,図１５ＢのXVC－XVC線から見た要部の断面模式図を示しており、ゲート電極１３に負電圧が印加されてＧaＮ層１に空乏層が形成されたオフ状態において、ドレイン電極パッド３１のボンディング可能領域３１aと点線で囲まれたトランジスタの活性領域Ａ１,Ａ２との間に存在するゲート電極延伸部１４によって、ソース電極１１の連結基部１１eとドレイン電極パッド３１のボンディング可能領域３１aとの間のＧaＮ層１の領域に空乏層が形成される。
　これにより、ソース電極１１の連結基部１１eとドレイン電極パッド３１のボンディング可能領域３１aとの間のリーク電流を効果的に抑制して耐圧を向上できる。
　さらに、絶縁膜３０を貫通する接続電極５０により、ドレイン電極パッド３１のボンディング可能領域３１aとＡlＧaＮ層２とを接続することによって、ドレイン電極パッド３１のボンディング可能領域３１aの下側の絶縁膜３０に電界がかからなくなり、絶縁膜３０の絶縁破壊を防止することができる。
　上記第９実施形態の半導体装置は、第８実施形態の半導体装置と同様の効果を有する。
　〔第１０実施形態〕
　図１６Ａ,図１６Ｂはこの発明の第１０実施形態の半導体装置の平面模式図を示している。この第１０実施形態の半導体装置は、素子分離領域６０を除いて第９実施形態の半導体装置と同一の構成をしており、同一の構成部には同一参照番号を付して説明を省略する。
　ここで、図１６Ａの半導体装置は、下側のスイッチング素子Ｓ２のゲート電極パッド３３がゲート電極延伸部１４に接続されていない構成例であり、図１６Ｂの半導体装置は、下側のスイッチング素子Ｓ２側にゲート電極パッドを設けずにゲート電極１３をゲート電極延伸部１４に接続配線２５を介して接続している構成例である。
　この第４実施形態の半導体装置は、図１６Ａ,図１６Ｂ,図１６Ｃに示すように、ゲート電極延伸部１４とそのゲート電極延伸部１４に隣接するソース電極１１の連結基部１１eとの間のＧaＮ層１,ＡlＧaＮ層２の領域に、ＡlＧaＮ層２を貫通しＧaＮ層１の上側の一部に埋め込まれた素子分離領域６０を形成している。この素子分離領域６０は、絶縁体からなり、特にシリコン酸化膜やシリコン窒化膜であればよい。
　上記第１０実施形態の半導体装置は、第９実施形態の半導体装置と同様の効果を有する。
　また、ソース電極１１の連結基部１１eとゲート電極延伸部１４および接続電極５０で擬似トランジスタ(点線で囲まれた部分)が形成されても、ゲート電極延伸部１４とそのゲート電極延伸部１４に隣接するソース電極１１との間の半導体層(ＧaＮ層１,ＡlＧaＮ層２)の領域に素子分離領域６０を形成することによって、擬似トランジスタを形成するソース電極１１の連結基部１１eとゲート電極延伸部１４とを素子分離領域６０により分離するので、擬似トランジスタの誤動作を確実に防止することができる。
　〔第１１実施形態〕
　図１７Ａ,図１７Ｂはこの発明の第１１実施形態の半導体装置の平面模式図を示している。この第１１実施形態の半導体装置は、半導体層の一部を除去している点を除いて第９実施形態の半導体装置と同一の構成をしており、同一の構成部には同一参照番号を付して説明を省略する。
　ここで、図１７Ａの半導体装置は、下側のスイッチング素子Ｓ２のゲート電極パッド３３がゲート電極延伸部１４に接続されていない構成例であり、図１７Ｂの半導体装置は、下側のスイッチング素子Ｓ２側にゲート電極パッドを設けずにゲート電極１３をゲート電極延伸部１４に接続配線２５を介して接続している構成例である。
　この層間絶縁膜４０のソース電極１１の連結基部１１eよりも外側で、ＡlＧaＮ層２およびＧaＮ層１の一部を除去して２ＤＥＧを除去した領域に、底部に絶縁膜３０(図１７Ｃに示す)が露出した凹部４０aを形成し、その凹部４０aおよびソース電極１１の連結基部１１e側の領域を覆うように、ドレイン電極パッド３１を形成している。
　また、上記第１１実施形態の半導体装置は、第９実施形態の半導体装置と同様の効果を有する。
　上記第１～第１１実施形態では、２ＤＥＧ(２次元電子ガス)と絶縁膜上の電極パッド間での耐圧試験における絶縁破壊の確率は、ゲート電極延伸部１４,１１４～１１６や接続電極５０,１５０のない構成の半導体装置が約４０％であったのに比べて０％に著しく減少した。
　また、上記第１～第１１実施形態では、ＧaＮ層１,１０１とＡlＧaＮ層２,１０２を基板上に順に積層したヘテロ接合電界効果トランジスタについて説明したが、ＧaＮ層,ＡlＧaＮ層の代わりにＧaＡs層とｎ－ＡlＧaＡs層を基板上に順に積層したヘテロ接合電界効果トランジスタにこの発明を適用してもよい。
　また、上記第１～第１１実施形態では、ゲート電極とソース電極とドレイン電極をそれぞれ複数有するフィンガータイプのヘテロ接合電界効果トランジスタについて説明したが、この発明の半導体装置はこれに限らず、ゲート電極とソース電極とドレイン電極とを１組有するスイッチング素子を備えた半導体装置にこの発明を適用してもよい。
　また、上記第１～第１１実施形態では、ノーマリーオンタイプのヘテロ接合電界効果トランジスタについて説明したが、この発明の半導体装置はこれに限らず、ノーマリーオフタイプのヘテロ接合電界効果トランジスタにこの発明を適用してもよい。
　例えば、図９はリセス型の半導体装置の要部の断面図を示しており、半導体装置の一例としてのＧaＮ系ＨＦＥＴである。図９では、層間絶縁膜や電極パッドは省略している。
　この半導体装置は、Ｓi基板(図示せず)上に、第１半導体層の一例としてのアンドープＧaＮ層２０１と、第２半導体層の一例としてのアンドープＡlＧaＮ層２０２を順に形成している。このアンドープＧaＮ層２０１とアンドープＡlＧaＮ層２０２との界面に２ＤＥＧ(２次元電子ガス)が発生する。上記第１～第１１実施形態と同様に、基板は、Ｓi基板に限らず、サファイヤ基板やＳiＣ基板を用いてもよく、サファイヤ基板やＳiＣ基板上に窒化物半導体層を成長させてもよいし、ＧaＮ基板にＡlＧaＮ層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。
　ＡlＧaＮ層２０２上に、所定の間隔をあけてソース電極２１１とドレイン電極２１２を形成している。ソース電極２１１とドレイン電極２１２との間のソース電極２１１側に、ＡlＧaＮ層２０２の上部に凹部２００を設けている。その凹部２００とソース電極２１１とドレイン電極２１２を除くＡlＧaＮ層２０２に第１絶縁膜２３０を形成している。第１絶縁膜２３０および凹部２００を覆うように第２絶縁膜２４０を形成している。そして、第２絶縁膜２４０で覆われた凹部２００内に埋め込まれた基部２１３aと、その基部２１３aの上部に形成されたフィールドプレート部２１３bでゲート電極２１３を形成している。
　図９に示す半導体装置では、ＡlＧaＮ層２０２の上側の一部に形成された凹部２００にゲート電極２１３の基部２１３aが埋め込まれて、ＡlＧaＮ層２０２がゲート電極２１３と第１絶縁膜２３０を介して接触することによって、ゲート電極２１３下のヘテロ界面に２ＤＥＧ(２次元電子ガス)が存在せず、閾値電圧が高くなるので、スイッチング素子のノーマリーオフ動作が可能になる。
　また、図１０はリセス型の他の半導体装置の要部の断面図を示しており、半導体装置の一例としてのＧaＮ系ＨＦＥＴである。図１０では、層間絶縁膜や電極パッドは省略している。
　この半導体装置は、Ｓi基板(図示せず)上に、第１半導体層の一例としてのアンドープＧaＮ層２０１と、第２半導体層の一例としてのアンドープＡlＧaＮ層３０２を順に形成している。このアンドープＧaＮ層３０１とアンドープＡlＧaＮ層３０２との界面に２ＤＥＧ(２次元電子ガス)が発生する。
　ＡlＧaＮ層３０２上に、所定の間隔をあけてソース電極３１１とドレイン電極３１２を形成している。ソース電極３１１とドレイン電極３１２との間のソース電極３１１側に、ＡlＧaＮ層３０２を貫通してＧaＮ層３０１の上側の一部に凹部３００を設けている。その凹部３００とソース電極３１１とドレイン電極３１２を除くＡlＧaＮ層３０２に第１絶縁膜３３０を形成している。第１絶縁膜３３０および凹部３００を覆うように第２絶縁膜３４０を形成している。そして、第２絶縁膜３４０で覆われた凹部３００内に埋め込まれた基部３１３aと、その基部３１３aの上部に形成されたフィールドプレート部３１３bでゲート電極３１３を形成している。
　図１０に示す半導体装置では、ＡlＧaＮ層３０２を貫通してＧaＮ層３０１の上側の一部に形成された凹部３００にゲート電極３１３の基部３１３aが埋め込まれていることによって、ゲート電極３１３によりＧaＮ層３０１と第ＡlＧaＮ層３０２とのヘテロ界面が遮断されて２ＤＥＧ(２次元電子ガス)が存在せず、閾値電圧が高くなるので、スイッチング素子のノーマリーオフ動作が可能になる。
　このような図９,図１０に示す構成の半導体装置においても、スイッチング素子のゲート電極に接続されたゲート電極延伸部を、半導体層上、かつ、少なくともソース電極とドレイン電極パッドのボンディング可能領域との間に形成することにより、この発明を適用することができる。これにより、素子サイズを大きくすることなく、層間絶縁膜のない絶縁膜上に形成されたドレイン電極パッドのボンディング可能領域とソース電極との間の耐圧を向上できるノーマリーオフタイプのヘテロ接合電界効果トランジスタを実現することができる。
　また、この発明の半導体装置はヘテロ接合電界効果トランジスタに限らず、図１１に示す横型ジャンクションＦＥＴや図１２に示す横型パワーＭＯＳＦＥＴなどのキャリアが基板面に沿って横方向に移動する半導体装置にこの発明を適用してもよい。
　横型ジャンクションＦＥＴの一般的な構成を示す図１１において、４０１はｎ型半導体基板、４１３はゲート電極、４２１はソース領域、４２２はドレイン領域、４２３はゲート層、４３０は絶縁膜、４４０は酸化膜である。
　また、横型パワーＭＯＳＦＥＴの一般的な構成を示す図１２において、５０１はｐ型半導体基板、５１１はソース電極、５１２はドレイン電極、５１３はゲート電極、５２１はソース領域、５２２はドレイン領域、５３０は絶縁膜である。
　このような図１１,図１２に示す構成の半導体装置においても、スイッチング素子のゲート電極に接続されたゲート電極延伸部を、半導体層上、かつ、少なくともスイッチング素子のソース電極とドレイン電極パッドのボンディング可能領域との間に形成することにより、この発明を適用することができる。これにより、素子サイズを大きくすることなく、層間絶縁膜のない絶縁膜上に形成されたドレイン電極パッドのボンディング可能領域とソース電極との間の耐圧を向上できる横型ジャンクションＦＥＴや横型パワーＭＯＳＦＥＴを実現することができる。
　この発明の具体的な実施の形態について説明したが、この発明は上記実施の形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。
　１,１０１…ＧaＮ層
　２,１０２…ＡlＧaＮ層
　１１,１１１…ソース電極
　１１a～１１d,１１１a～１１１d…くし状ソース電極部
　１１e,１１１e…連結基部
　１２,１１２…ドレイン電極
　１２a,１２b,１２c,１１２a,１１２b,１１２c…くし状ドレイン電極部
　１３,１１３…ゲート電極
　１３a,１３b,１３c,１１３a,１１３b,１１３c…ゲート電極部
　１４,１１４,１１５,１１６…ゲート電極延伸部
　２１～２５,１２１…接続配線
　３０,１３０…絶縁膜
　３１,１３１…ドレイン電極パッド
　３１a,１３１a…ボンディング可能領域
　３２,１３２…ソース電極パッド
　３２a,１３２a…ボンディング可能領域
　３３,１３３…ゲート電極パッド
　４０,１４０…層間絶縁膜
　４０a,４０b,１４０a,１４０b…凹部
　４５…ビア
　５０,１５０…接続電極
　６０,１６０…素子分離領域
　２００,３００…凹部
　２０１,３０１…ＧaＮ層
　２０２,３０２…ＡlＧaＮ層
　２１１,３１１…ソース電極
　２１２,３１２…ドレイン電極
　２１３,３１３…ゲート電極
　２１３a,３１３a…基部
　２１３b,３１３b…フィールドプレート部
　４０１…ｎ型半導体基板
　４１３…ゲート電極
　４２１…ソース領域
　４２２…ドレイン領域
　４２３…ゲート層
　４３０…絶縁膜
　４４０…酸化膜
　５０１…ｐ型半導体基板
　５１１…ソース電極
　５１２…ドレイン電極
　５１３…ゲート電極
　５２１…ソース領域
　５２２…ドレイン領域
　５３０…絶縁膜
　Ａ１,Ａ２…活性領域
　Ｓ１,Ｓ２,Ｓ１０１…スイッチング素子

Claims (9)

  1. 　基板と、
    　上記基板上に形成されると共に、活性領域を含む半導体層(１,２,１０１,１０２)と、
    　上記半導体層(１,２,１０１,１０２)の上記活性領域上に形成されたゲート電極(１３,１１３)とソース電極(１１,１１１)とドレイン電極(１２,１１２)とを有するスイッチング素子(Ｓ１,Ｓ２,Ｓ１０１)と、
    　上記ドレイン電極(１２,１１２)に接続され、上記半導体層(１,２,１０１,１０２)の上記活性領域以外の領域上に絶縁膜(３０,１３０)を介して形成されたボンディング可能領域を有するドレイン電極パッド(３１,１３１)と、
    　上記半導体層(１,２,１０１,１０２)上、かつ、少なくとも上記ソース電極(１１,１１１)と上記ドレイン電極パッド(３１,１３１)のボンディング可能領域との間に形成され、上記ゲート電極(１３,１１３)に接続されたゲート電極延伸部(１４,１１４,１１５,１１６)と
    を備えたことを特徴とする半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　上記半導体層(１,２,１０１,１０２)は、上記基板上に順に積層された第１半導体層(１,１０１)およびその第１半導体層(１,１０１)とヘテロ界面を形成する第２半導体層(２,１０２)を含み、
    　上記スイッチング素子(Ｓ１,Ｓ２,Ｓ１０１)は、上記第１半導体層(１,１０１)と上記第２半導体層(２,１０２)とのヘテロ界面に形成された２次元電子ガスを利用するヘテロ接合電界効果トランジスタであることを特徴とする半導体装置。
  3. 　請求項２に記載の半導体装置において、
    　上記２次元電子ガスが形成される上記第１半導体層(１,１０１)と上記第２半導体層(２,１０２)とのヘテロ界面は、上記ドレイン電極パッド(３１,１３１)のボンディング可能領域の下側の領域を少なくとも除く上記基板上の領域に形成されていることを特徴とする半導体装置。
  4. 　請求項２または３に記載の半導体装置において、
    　上記第２半導体層(２,１０２)の上側の一部、または、上記第２半導体層(２,１０２)を貫通して上記第１半導体層(１,１０１)の上側の一部に凹部(２００,３００)が形成され、
    　上記凹部(２００,３００)に上記ゲート電極(１３,１１３)の少なくとも一部が埋め込まれていることを特徴とする半導体装置。
  5. 　請求項１から４までのいずれか１つに記載の半導体装置において、
    　上記ドレイン電極パッド(３１,１３１)のボンディング可能領域の下側かつ少なくとも上記ゲート電極延伸部(１４,１１４,１１５,１１６)に対向する領域に形成され、上記絶縁膜(３０,１３０)を貫通して上記ドレイン電極パッド(３１,１３１)のボンディング可能領域と上記半導体層(１,２,１０１,１０２)とを接続する接続電極(５０,１５０)を備えたことを特徴とする半導体装置。
  6. 　請求項５に記載の半導体装置において、
    　上記ゲート電極延伸部(１４,１１４,１１５,１１６)とそのゲート電極延伸部(１４,１１４,１１５,１１６)に隣接する上記ソース電極(１１,１１１)との間の上記半導体層(１,２,１０１,１０２)の領域に形成された素子分離領域(６０,１６０)を備えたことを特徴とする半導体装置。
  7. 　請求項１から６までのいずれか１つに記載の半導体装置において、
    　上記ゲート電極延伸部(１４,１１４,１１５,１１６)は、上記ドレイン電極パッド(３１,１３１)のボンディング可能領域を囲むように上記半導体層(１,２,１０１,１０２)上に形成されていることを特徴とする半導体装置。
  8. 　請求項１から７までのいずれか１つに記載の半導体装置において、
    　上記ソース電極(１１,１１１)は、互いに間隔をあけて略平行に配列された複数のくし状ソース電極部(１１a～１１d,１１１a～１１１d)を有すると共に、
    　上記ドレイン電極(１２,１１２)は、上記ソース電極(１１,１１１)の複数のくし状ソース電極部(１１a～１１d,１１１a～１１１d)と互いに間隔をあけて交互に配列された複数のくし状ドレイン電極部(１２a,１２b,１２c,１１２a,１１２b,１１２c)を有することを特徴とする半導体装置。
  9. 　請求項１から８までのいずれか１つに記載の半導体装置において、
    　上記スイッチング素子(Ｓ１,Ｓ２)は複数であって、
    　上記複数のスイッチング素子(Ｓ１,Ｓ２)の上記ドレイン電極(１２)は、同一の上記ドレイン電極パッド(３１)を介して接続されていることを特徴とする半導体装置。
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