JPWO2012111393A1 - 半導体装置 - Google Patents
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Abstract
Description
基板と、
上記基板上に形成されると共に、活性領域を含む半導体層と、
上記半導体層の上記活性領域上に形成されたゲート電極とソース電極とドレイン電極とを有するスイッチング素子と、
上記ドレイン電極に接続され、上記半導体層の上記活性領域以外の領域上に絶縁膜を介して形成されたボンディング可能領域を有するドレイン電極パッドと、
上記半導体層上、かつ、少なくとも上記ソース電極と上記ドレイン電極パッドのボンディング可能領域との間に形成され、上記ゲート電極に接続されたゲート電極延伸部と
を備えたことを特徴とする。
ここで、活性領域とは、半導体層上のソース電極とドレイン電極との間に配置されたゲート電極に印加される電圧によって、ソース電極とドレイン電極との間でキャリアが流れる半導体層の領域である。
上記半導体層は、上記基板上に順に積層された第1半導体層およびその第1半導体層とヘテロ界面を形成する第2半導体層を含み、
上記スイッチング素子は、上記第1半導体層と上記第2半導体層とのヘテロ界面に形成された2次元電子ガスを利用するヘテロ接合電界効果トランジスタである。
上記2次元電子ガスが形成される上記第1半導体層と上記第2半導体層とのヘテロ界面は、上記ドレイン電極パッドのボンディング可能領域の下側の領域を少なくとも除く上記基板上の領域に形成されている。
上記第2半導体層の上側の一部、または、上記第2半導体層を貫通して上記第1半導体層の上側の一部に凹部が形成され、
上記凹部に上記ゲート電極の少なくとも一部が埋め込まれている。
上記ドレイン電極パッドのボンディング可能領域の下側かつ少なくとも上記ゲート電極延伸部に対向する領域に形成され、上記絶縁膜を貫通して上記ドレイン電極パッドのボンディング可能領域と上記半導体層とを接続する接続電極を備えた。
上記ゲート電極延伸部とそのゲート電極延伸部に隣接する上記ソース電極との間の上記半導体層の領域に形成された素子分離領域を備えた。
上記ゲート電極延伸部は、上記ドレイン電極パッドのボンディング可能領域を囲むように上記半導体層上に形成されている。
上記ソース電極は、互いに間隔をあけて略平行に配列された複数のくし状ソース電極部を有すると共に、
上記ドレイン電極は、上記ソース電極の複数のくし状ソース電極部と互いに間隔をあけて交互に配列された複数のくし状ドレイン電極部を有する。
上記スイッチング素子は複数であって、
上記複数のスイッチング素子の上記ドレイン電極は、同一の上記ドレイン電極パッドを介して接続されている。
図1Aはこの発明の第1実施形態の半導体装置の平面模式図を示しており、半導体装置の一例としてのGaN系HFETである。
ここで、活性領域A1とは、AlGaN層2上のソース電極11とドレイン電極12との間に配置されたゲート電極13に印加される電圧によって、ソース電極11とドレイン電極12との間でキャリアが流れる半導体層(GaN層1,AlGaN層2)の領域である。
図2Aはこの発明の第2実施形態の半導体装置の平面模式図を示している。この第2実施形態の半導体装置は、半導体層の一部を除去していない点を除いて第1実施形態の半導体装置と同一の構成をしており、同一の構成部には同一参照番号を付して説明を省略する。
図3Aはこの発明の第3実施形態の半導体装置の平面模式図を示している。この第3実施形態の半導体装置は、ドレイン電極パッドのボンディング可能領域と半導体層とを接続する接続電極を除いて第2実施形態の半導体装置と同一の構成をしており、同一の構成部には同一参照番号を付して説明を省略する。
図4Aはこの発明の第4実施形態の半導体装置の平面模式図を示しており、図4Bは図4AのIVB−IVB線から見た要部の断面模式図を示している。この第4実施形態の半導体装置は、素子分離領域を除いて第3実施形態の半導体装置と同一の構成をしており、同一の構成部には同一参照番号を付して説明を省略する。
図5Aはこの発明の第5実施形態の半導体装置の平面模式図を示しており、半導体装置の一例としてのGaN系HFETである。
図6Aはこの発明の第6実施形態の半導体装置の平面模式図を示している。この第6実施形態の半導体装置は、ドレイン電極パッドのボンディング可能領域と半導体層とを接続する接続電極を除いて第5実施形態の半導体装置と同一の構成をしており、同一の構成部には同一参照番号を付して説明を省略する。
図7Aはこの発明の第7実施形態の半導体装置の平面模式図を示している。この第7実施形態の半導体装置は、素子分離領域を除いて第6実施形態の半導体装置と同一の構成をしており、同一の構成部には同一参照番号を付して説明を省略する。
図14A,図14Bはこの発明の第8実施形態の半導体装置の平面模式図を示している。この第8実施形態の半導体装置は、第2実施形態の半導体装置と同一の構成の2つのスイッチング素子S1,S2をドレイン電極パッド31で接続しており、同一の構成部には同一参照番号を付して説明を省略する。
図15A,図15Bはこの発明の第9実施形態の半導体装置の平面模式図を示している。この第9実施形態の半導体装置は、接続電極50を除いて第8実施形態の半導体装置と同一の構成をしており、同一の構成部には同一参照番号を付して説明を省略する。
図16A,図16Bはこの発明の第10実施形態の半導体装置の平面模式図を示している。この第10実施形態の半導体装置は、素子分離領域60を除いて第9実施形態の半導体装置と同一の構成をしており、同一の構成部には同一参照番号を付して説明を省略する。
図17A,図17Bはこの発明の第11実施形態の半導体装置の平面模式図を示している。この第11実施形態の半導体装置は、半導体層の一部を除去している点を除いて第9実施形態の半導体装置と同一の構成をしており、同一の構成部には同一参照番号を付して説明を省略する。
2,102…AlGaN層
11,111…ソース電極
11a〜11d,111a〜111d…くし状ソース電極部
11e,111e…連結基部
12,112…ドレイン電極
12a,12b,12c,112a,112b,112c…くし状ドレイン電極部
13,113…ゲート電極
13a,13b,13c,113a,113b,113c…ゲート電極部
14,114,115,116…ゲート電極延伸部
21〜25,121…接続配線
30,130…絶縁膜
31,131…ドレイン電極パッド
31a,131a…ボンディング可能領域
32,132…ソース電極パッド
32a,132a…ボンディング可能領域
33,133…ゲート電極パッド
40,140…層間絶縁膜
40a,40b,140a,140b…凹部
45…ビア
50,150…接続電極
60,160…素子分離領域
200,300…凹部
201,301…GaN層
202,302…AlGaN層
211,311…ソース電極
212,312…ドレイン電極
213,313…ゲート電極
213a,313a…基部
213b,313b…フィールドプレート部
401…n型半導体基板
413…ゲート電極
421…ソース領域
422…ドレイン領域
423…ゲート層
430…絶縁膜
440…酸化膜
501…p型半導体基板
511…ソース電極
512…ドレイン電極
513…ゲート電極
521…ソース領域
522…ドレイン領域
530…絶縁膜
A1,A2…活性領域
S1,S2,S101…スイッチング素子
Claims (9)
- 基板と、
上記基板上に形成されると共に、活性領域を含む半導体層(1,2,101,102)と、
上記半導体層(1,2,101,102)の上記活性領域上に形成されたゲート電極(13,113)とソース電極(11,111)とドレイン電極(12,112)とを有するスイッチング素子(S1,S2,S101)と、
上記ドレイン電極(12,112)に接続され、上記半導体層(1,2,101,102)の上記活性領域以外の領域上に絶縁膜(30,130)を介して形成されたボンディング可能領域を有するドレイン電極パッド(31,131)と、
上記半導体層(1,2,101,102)上、かつ、少なくとも上記ソース電極(11,111)と上記ドレイン電極パッド(31,131)のボンディング可能領域との間に形成され、上記ゲート電極(13,113)に接続されたゲート電極延伸部(14,114,115,116)と
を備えたことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
上記半導体層(1,2,101,102)は、上記基板上に順に積層された第1半導体層(1,101)およびその第1半導体層(1,101)とヘテロ界面を形成する第2半導体層(2,102)を含み、
上記スイッチング素子(S1,S2,S101)は、上記第1半導体層(1,101)と上記第2半導体層(2,102)とのヘテロ界面に形成された2次元電子ガスを利用するヘテロ接合電界効果トランジスタであることを特徴とする半導体装置。 - 請求項2に記載の半導体装置において、
上記2次元電子ガスが形成される上記第1半導体層(1,101)と上記第2半導体層(2,102)とのヘテロ界面は、上記ドレイン電極パッド(31,131)のボンディング可能領域の下側の領域を少なくとも除く上記基板上の領域に形成されていることを特徴とする半導体装置。 - 請求項2または3に記載の半導体装置において、
上記第2半導体層(2,102)の上側の一部、または、上記第2半導体層(2,102)を貫通して上記第1半導体層(1,101)の上側の一部に凹部(200,300)が形成され、
上記凹部(200,300)に上記ゲート電極(13,113)の少なくとも一部が埋め込まれていることを特徴とする半導体装置。 - 請求項1から4までのいずれか1つに記載の半導体装置において、
上記ドレイン電極パッド(31,131)のボンディング可能領域の下側かつ少なくとも上記ゲート電極延伸部(14,114,115,116)に対向する領域に形成され、上記絶縁膜(30,130)を貫通して上記ドレイン電極パッド(31,131)のボンディング可能領域と上記半導体層(1,2,101,102)とを接続する接続電極(50,150)を備えたことを特徴とする半導体装置。 - 請求項5に記載の半導体装置において、
上記ゲート電極延伸部(14,114,115,116)とそのゲート電極延伸部(14,114,115,116)に隣接する上記ソース電極(11,111)との間の上記半導体層(1,2,101,102)の領域に形成された素子分離領域(60,160)を備えたことを特徴とする半導体装置。 - 請求項1から6までのいずれか1つに記載の半導体装置において、
上記ゲート電極延伸部(14,114,115,116)は、上記ドレイン電極パッド(31,131)のボンディング可能領域を囲むように上記半導体層(1,2,101,102)上に形成されていることを特徴とする半導体装置。 - 請求項1から7までのいずれか1つに記載の半導体装置において、
上記ソース電極(11,111)は、互いに間隔をあけて略平行に配列された複数のくし状ソース電極部(11a〜11d,111a〜111d)を有すると共に、
上記ドレイン電極(12,112)は、上記ソース電極(11,111)の複数のくし状ソース電極部(11a〜11d,111a〜111d)と互いに間隔をあけて交互に配列された複数のくし状ドレイン電極部(12a,12b,12c,112a,112b,112c)を有することを特徴とする半導体装置。 - 請求項1から8までのいずれか1つに記載の半導体装置において、
上記スイッチング素子(S1,S2)は複数であって、
上記複数のスイッチング素子(S1,S2)の上記ドレイン電極(12)は、同一の上記ドレイン電極パッド(31)を介して接続されていることを特徴とする半導体装置。
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