JP6007259B2 - 電界効果トランジスタ - Google Patents

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Description

この発明は、ＧａＮ系の電界効果トランジスタに関する。
従来、ＧａＮ系の電界効果トランジスタとしては、特許文献１(特開２０１２−２３０７４号公報)に示されるように、フィンガー状のソース電極およびドレイン電極上に形成した絶縁膜にビアホールを設け、このビアホールを通してソース電極に電気的に接続したソース電極パッドおよびドレイン電極に電気的に接続したドレイン電極パッドを形成し、パッドオンエレメント構造としてコンパクト化を図るものがある。
ところが、上記パッドオンエレメント構造の電界効果トランジスタでは、ソース‐ドレイン間の寄生容量が大きくなり易い。このソース‐ドレイン間の寄生容量が大きいと、スイッチング時のリンギング、スイッチング速度の低下、スイッチング損失の増大等の不具合を招くという問題がある。
一方、特許文献２(特開２０１１−２９３８６号公報)では、ノーマリーオン型のＧａＮ系の電界効果トランジスタとノーマリーオフ型のＳｉ系のＭＯＳ型電界効果トランジスタとをカスコード接続して、ノーマリーオフ動作を実現する半導体装置が示されている。
この半導体装置では、オンからオフにスイッチングした際に、上記ＧａＮ系の電界効果トランジスタのソースと上記Ｓｉ系の電界効果トランジスタのドレインとの接続点(カスコード接続点)の電位が瞬間的に上がり、カスコード接続点にサージ電圧が発生して、低耐圧のＳｉ系のＭＯＳ型電界効果トランジスタを劣化させ、破壊に至ることもあるという問題がある。このカスコード接続点に発生するサージ電圧は、上記ＧａＮ系の電界効果トランジスタのソース‐ドレイン間の寄生容量に起因していると考えられる。
特開２０１２−２３０７４号公報 特開２０１１−２９３８６号公報
そこで、この発明の課題は、ソース‐ドレイン間の寄生容量を低減できる電界効果トランジスタを提供することにある。
上記課題を解決するため、この発明の電界効果トランジスタは、
活性領域上に設けられたソース電極と、
上記活性領域上に設けられたドレイン電極と、
上記ソース電極と上記ドレイン電極との間に設けられたゲート電極と、
上記ソース電極上に形成されていると共に上記ソース電極に電気的に接続されたソース電極パッドと、
上記ドレイン電極上に形成されていると共に上記ドレイン電極に電気的に接続されたドレイン電極パッドと
を備え、
上記ソース電極とドレイン電極は、フィンガー状に延在しており、
上記ソース電極は、
上記ドレイン電極に対して、上記ドレイン電極がフィンガー状に延在している方向である長手方向と交差する方向に隣り合うように形成されていると共に上記長手方向に延在しており、
上記ドレイン電極およびソース電極およびゲート電極上に形成された絶縁層を備え、
上記ソース電極パッドは、
上記ドレイン電極を覆う領域の面積が、上記ソース電極を覆う領域の面積よりも小さく、
上記ドレイン電極パッドは、
上記ソース電極を覆う領域の面積が、上記ドレイン電極を覆う領域の面積よりも小さく、
上記フィンガー状のドレイン電極と上記フィンガー状のソース電極とが、上記長手方向と交差する方向に交互に複数配列されており、
上記ドレイン電極パッドは、
ボンディングのためのボンディング部と、
上記ドレイン電極に沿って長手方向に延在している複数の長手方向部と、
上記長手方向と交差する方向に延在して、上記複数の長手方向部に連なっている複数の連結部と
を有し、
上記複数の連結部は、それぞれ、隣接する２つの長手方向部から等距離にある線分から見て、
上記ボンディング部側に設けられた第１の部分と、
上記ボンディング部側とは反対側に設けられた第２の部分と
を有し、
上記第１の部分の面積が、上記第２の部分の面積よりも大きいことを特徴としている。
この発明の電界効果トランジスタでは、上記ソース電極パッドは、上記ドレイン電極を覆う領域の面積が、上記ソース電極を覆う領域の面積よりも小さいという構成によって、ソース‐ドレイン間の寄生容量を低減できる。また、上記ドレイン電極パッドは、上記ソース電極を覆う領域の面積が、上記ドレイン電極を覆う領域の面積よりも小さいという構成によって、ソース‐ドレイン間の寄生容量を低減できる。
また、上記ドレイン電極パッドのボンディング部に近い上記連結部の第１の部分の面積が、上記ドレイン電極パッドのボンディング部から遠い上記連結部の第２の部分の面積よりも大きいという構成によって、集電効率を向上できる。
この発明の電界効果トランジスタは、
活性領域上に設けられたソース電極と、
上記活性領域上に設けられたドレイン電極と、
上記ソース電極と上記ドレイン電極との間に設けられたゲート電極と、
上記ソース電極上に形成されていると共に上記ソース電極に電気的に接続されたソース電極パッドと、
上記ドレイン電極上に形成されていると共に上記ドレイン電極に電気的に接続されたドレイン電極パッドと
を備え、
上記ソース電極とドレイン電極は、フィンガー状に延在しており、
上記ソース電極は、
上記ドレイン電極に対して、上記ドレイン電極がフィンガー状に延在している方向である長手方向と交差する方向に隣り合うように形成されていると共に上記長手方向に延在しており、
上記ドレイン電極およびソース電極およびゲート電極上に形成された絶縁層を備え、
上記ソース電極パッドは、
上記ドレイン電極を覆う領域の面積が、上記ソース電極を覆う領域の面積よりも小さく、
上記ドレイン電極パッドは、
上記ソース電極を覆う領域の面積が、上記ドレイン電極を覆う領域の面積よりも小さく、
上記フィンガー状のドレイン電極と上記フィンガー状のソース電極とが、上記長手方向と交差する方向に交互に複数配列されており、
上記ソース電極パッドは、
ボンディングのためのボンディング部と、
上記ソース電極に沿って長手方向に延在している複数の長手方向部と、
上記長手方向と交差する方向に延在して、上記複数の長手方向部に連なっている複数の連結部と
を有し、
上記複数の連結部は、それぞれ、隣接する２つの長手方向部から等距離にある線分から見て、
上記ボンディング部側に設けられた第１の部分と、
上記ボンディング部側とは反対側に設けられた第２の部分と
を有し、
上記第１の部分の面積が、上記第２の部分の面積よりも大きいことを特徴としている。
この発明の電界効果トランジスタでは、上記ソース電極パッドは、上記ドレイン電極を覆う領域の面積が、上記ソース電極を覆う領域の面積よりも小さいという構成によって、ソース‐ドレイン間の寄生容量を低減できる。また、上記ドレイン電極パッドは、上記ソース電極を覆う領域の面積が、上記ドレイン電極を覆う領域の面積よりも小さいという構成によって、ソース‐ドレイン間の寄生容量を低減できる。
また、上記ソース電極パッドの連結部は、上記ボンディング部に近い第１の部分の面積が、上記ボンディング部から遠い第２の部分の面積よりも大きいという構成によって、集電効率を向上できる。
この発明の電界効果トランジスタは、
活性領域上に設けられたソース電極と、
上記活性領域上に設けられたドレイン電極と、
上記ソース電極と上記ドレイン電極との間に設けられたゲート電極と、
上記ソース電極上に形成されていると共に上記ソース電極に電気的に接続されたソース電極パッドと、
上記ドレイン電極上に形成されていると共に上記ドレイン電極に電気的に接続されたドレイン電極パッドと
を備え、
上記ソース電極とドレイン電極は、フィンガー状に延在しており、
上記ソース電極は、
上記ドレイン電極に対して、上記ドレイン電極がフィンガー状に延在している方向である長手方向と交差する方向に隣り合うように形成されていると共に上記長手方向に延在しており、
上記ドレイン電極およびソース電極およびゲート電極上に形成された絶縁層を備え、
上記ソース電極パッドは、
上記ドレイン電極を覆う領域の面積が、上記ソース電極を覆う領域の面積よりも小さく、
上記ドレイン電極パッドは、
上記ソース電極を覆う領域の面積が、上記ドレイン電極を覆う領域の面積よりも小さく、
上記フィンガー状のドレイン電極と上記フィンガー状のソース電極とが、上記長手方向と交差する方向に交互に複数配列されており、
上記ドレイン電極パッドは、
ボンディングのためのボンディング部と、
上記ドレイン電極に沿って長手方向に延在している複数の長手方向部と、
上記長手方向と交差する方向に延在して、上記複数の長手方向部に連なっていると共に上記ボンディング部に達している連結部と
を有し、
上記ボンディング部は上記ドレイン電極パッドの略中央に配置されていることを特徴としている。
この発明の電界効果トランジスタでは、上記ソース電極パッドは、上記ドレイン電極を覆う領域の面積が、上記ソース電極を覆う領域の面積よりも小さいという構成によって、ソース‐ドレイン間の寄生容量を低減できる。また、上記ドレイン電極パッドは、上記ソース電極を覆う領域の面積が、上記ドレイン電極を覆う領域の面積よりも小さいという構成によって、ソース‐ドレイン間の寄生容量を低減できる。
また、上記ボンディング部は上記ドレイン電極パッドの略中央に配置されているので、集電効率を向上できる。
この発明の電界効果トランジスタは、
活性領域上に設けられたソース電極と、
上記活性領域上に設けられたドレイン電極と、
上記ソース電極と上記ドレイン電極との間に設けられたゲート電極と、
上記ソース電極上に形成されていると共に上記ソース電極に電気的に接続されたソース電極パッドと、
上記ドレイン電極上に形成されていると共に上記ドレイン電極に電気的に接続されたドレイン電極パッドと
を備え、
上記ソース電極とドレイン電極は、フィンガー状に延在しており、
上記ソース電極は、
上記ドレイン電極に対して、上記ドレイン電極がフィンガー状に延在している方向である長手方向と交差する方向に隣り合うように形成されていると共に上記長手方向に延在しており、
上記ドレイン電極およびソース電極およびゲート電極上に形成された絶縁層を備え、
上記ソース電極パッドは、
上記ドレイン電極を覆う領域の面積が、上記ソース電極を覆う領域の面積よりも小さく、
上記ドレイン電極パッドは、
上記ソース電極を覆う領域の面積が、上記ドレイン電極を覆う領域の面積よりも小さく、
上記フィンガー状のドレイン電極と上記フィンガー状のソース電極とが、上記長手方向と交差する方向に交互に複数配列されており、
上記ソース電極パッドは、
ボンディングのためのボンディング部と、
上記ソース電極に沿って長手方向に延在している複数の長手方向部と、
上記長手方向と交差する方向に延在して、上記複数の長手方向部に連なっていると共に上記ボンディング部に達している連結部と
を有し、
上記ボンディング部は上記ソース電極パッドの略中央に配置されていることを特徴としている。
この発明の電界効果トランジスタでは、上記ソース電極パッドは、上記ドレイン電極を覆う領域の面積が、上記ソース電極を覆う領域の面積よりも小さいという構成によって、ソース‐ドレイン間の寄生容量を低減できる。また、上記ドレイン電極パッドは、上記ソース電極を覆う領域の面積が、上記ドレイン電極を覆う領域の面積よりも小さいという構成によって、ソース‐ドレイン間の寄生容量を低減できる。
また、上記ボンディング部は上記ソース電極パッドの略中央に配置されているので、集電効率を向上できる。
また、一実施形態の電界効果トランジスタは、ヘテロ接合を有するＧａＮ系積層体を備え、
上記ＧａＮ系積層体上に上記フィンガー状のソース電極と上記フィンガー状のドレイン電極および上記絶縁層が形成され、
上記ドレイン電極パッドは、上記絶縁層に形成されたビアホールを経由して上記ドレイン電極に電気的に接続され、
上記ソース電極パッドは、上記絶縁層に形成されたビアホールを経由して上記ソース電極に電気的に接続されている。
また、一実施形態の電界効果トランジスタでは、
上記ドレイン電極パッドを上記ドレイン電極に電気的に接続するためのビアホールは、上記絶縁層のうち、上記ドレイン電極パッドの長手方向の両端部に対応する箇所に形成されている。
この実施形態では、上記ドレイン電極パッドの長手方向の両端部に対応する箇所の絶縁層に形成したビアホールで、上記ドレイン電極パッドを上記ドレイン電極に電気的に接続するので、集電効率を向上できる。
また、一実施形態の電界効果トランジスタでは、
上記ソース電極パッドを上記ソース電極に電気的に接続するためのビアホールは、上記絶縁層のうち、上記ソース電極パッドの長手方向の両端部に対応する箇所に形成されている。
この実施形態では、上記ソース電極パッドの長手方向の両端部に対応する箇所の絶縁層に形成したビアホールで、上記ソース電極パッドを上記ソース電極に電気的に接続するので、集電効率を向上できる。
また、一実施形態の電界効果トランジスタでは、
上記ドレイン電極パッドの複数の連結部は、
上記複数の長手方向部に連なっている第１の連結部と、
上記複数の長手方向部に連なっていると共に上記ドレイン電極の長手方向の中央との間の長手方向の距離が上記第１の連結部と上記ドレイン電極の長手方向の中央との間の長手方向の距離よりも長い第２の連結部とを有し、
上記第１の連結部の面積が上記第２の連結部の面積よりも大きい。
この実施形態では、第２の連結部よりもドレイン電極の長手方向の中央に近い第１の連結部の面積を上記第２の連結部の面積よりも大きくしたことで、上記ドレイン電極パッドの集電効率を向上できると共に配線としての信頼性を向上できる。
また、一実施形態の電界効果トランジスタでは、
上記ソース電極パッドの複数の連結部は、
上記複数の長手方向部に連なっている第１の連結部と、
上記複数の長手方向部に連なっていると共に上記ソース電極の長手方向の中央との間の長手方向の距離が上記第１の連結部と上記ソース電極の長手方向の中央との間の長手方向の距離よりも長い第２の連結部とを有し、
上記第１の連結部の面積が上記第２の連結部の面積よりも大きい。
この実施形態では、第２の連結部よりもソース電極の長手方向の中央に近い第１の連結部の面積を上記第２の連結部の面積よりも大きくしたことで、上記ソース電極パッドの集電効率を向上できると共に配線としての信頼性を向上できる。
この発明の電界効果トランジスタは、
活性領域上に設けられたソース電極と、
上記活性領域上に設けられたドレイン電極と、
上記ソース電極と上記ドレイン電極との間に設けられたゲート電極と、
上記ソース電極上に形成されていると共に上記ソース電極に電気的に接続されたソース電極パッドと、
上記ドレイン電極上に形成されていると共に上記ドレイン電極に電気的に接続されたドレイン電極パッドと
を備え、
上記ソース電極とドレイン電極は、フィンガー状に延在しており、
上記ソース電極は、
上記ドレイン電極に対して、上記ドレイン電極がフィンガー状に延在している方向である長手方向と交差する方向に隣り合うように形成されていると共に上記長手方向に延在しており、
上記ソース電極パッドは、
上記ソース電極に沿って長手方向に延在している複数の長手方向部と、
上記長手方向と交差する方向に延在して、上記複数の長手方向部に連なっている連結部と
を有し、
上記ソース電極パッドは、上記長手方向における上記ソース電極パッドの中央を通る線に対して線対称になるように形成されていることを特徴としている。
この発明の電界効果トランジスタは、
活性領域上に設けられたソース電極と、
上記活性領域上に設けられたドレイン電極と、
上記ソース電極と上記ドレイン電極との間に設けられたゲート電極と、
上記ソース電極上に形成されていると共に上記ソース電極に電気的に接続されたソース電極パッドと、
上記ドレイン電極上に形成されていると共に上記ドレイン電極に電気的に接続されたドレイン電極パッドと
を備え、
上記ソース電極とドレイン電極は、フィンガー状に延在しており、
上記ソース電極は、
上記ドレイン電極に対して、上記ドレイン電極がフィンガー状に延在している方向である長手方向と交差する方向に隣り合うように形成されていると共に上記長手方向に延在しており、
上記ドレイン電極パッドは、
上記ドレイン電極に沿って長手方向に延在している複数の長手方向部と、
上記長手方向と交差する方向に延在して、上記複数の長手方向部に連なっている連結部と
を有し、
上記ドレイン電極パッドは、上記長手方向における上記ドレイン電極パッドの中央を通る線に対して線対称になるように形成されていることを特徴としている。
また、本発明のカスコード接続回路は、上述した電界効果トランジスタを備え、
上記電界効果トランジスタは、ノーマリーオン型の電界効果トランジスタであり、
さらに、上記ノーマリーオン型の電界効果トランジスタのソースにドレインが電気的に接続されたノーマリーオフ型のシリコン系のＭＯＳ型電界効果トランジスタと
を備え、
上記ノーマリーオン型の電界効果トランジスタのゲートと上記ノーマリーオフ型のシリコン系のＭＯＳ型電界効果トランジスタのソースとが電気的に接続され、上記ノーマリーオフ型のシリコン系のＭＯＳ型電界効果トランジスタのゲートに制御電圧を印加することによりオンオフ制御がなされる。
このカスコード接続回路によれば、上記ノーマリーオン型の電界効果トランジスタのソース‐ドレイン間の寄生容量を低減できるので、容量結合比を低減でき、オフ時のドレイン電圧の上昇を抑制でき、ゲート電圧の上昇を抑制できて、中点電位Ｖｍの上昇を抑制できる。これにより、耐圧の低いＳｉ系のＭＯＳ型の電界効果トランジスタが中点電位Ｖｍの上昇によって破損する(もしくは劣化する)ことを防止できる。
この発明の電界効果トランジスタによれば、ソース電極パッドは、切り欠きを有することにより、ドレイン電極との間の寄生容量を低減させることができ、ドレイン電極パッドは、切り欠きを有することにより、ソース電極との間の寄生容量を低減させることができる。
この発明の電界効果トランジスタの第１実施形態の平面図である。 図１のＡ‐Ａ線断面を示す断面図である。 この発明の電界効果トランジスタの第２実施形態の平面図である。 図３のＢ‐Ｂ線断面を示す断面図である。 この発明の電界効果トランジスタの第３実施形態の平面図である。 図５のＣ‐Ｃ線断面を示す断面図である。 比較例の電界効果トランジスタの平面図である。 上記第２実施形態のソース‐ドレイン間の寄生容量と上記比較例のソース‐ドレイン間の寄生容量とを示す特性図である。 この発明の実施形態のノーマリーオン型のＧａＮ系の電界効果トランジスタとノーマリーオフ型のＳｉ系のＭＯＳ型の電界効果トランジスタ２０２とをカスコード接続した半導体装置の回路を示す回路図である。 上記第２実施形態を用いたカスコード回路のオフ時の中点電位Ｖｍと上記第２実施形態の比較例を用いたカスコード回路のオフ時の中点電位Ｖｍとを示すグラフである。
以下、この発明を図示の実施の形態により詳細に説明する。
(第１実施形態)
図１は、この発明の第１実施形態であるＧａＮ ＨＦＥＴ(ヘテロ接合電界効果トランジスタ)の平面模式図である。また、図２は、図１のＡ−Ａ線断面を示す断面図である。
図２に示すように、この第１施形態は、Ｓｉ基板１上に、アンドープＧａＮ層２,アンドープＡｌＧａＮ層３を順に形成している。アンドープＧａＮ層２とアンドープＡｌＧａＮ層３がヘテロ接合を形成するＧａＮ系積層体を構成している。上記アンドープＧａＮ層２とアンドープＡｌＧａＮ層３との界面に２ＤＥＧ(２次元電子ガス)６が発生する。また、上記ＧａＮ系積層体上には、保護膜７、層間絶縁膜８が順次形成されている。上記保護膜７の材料としては、例えば、ここでは、ＳｉＮを用いたが、ＳｉＯ２、Ａｌ２Ｏ３などを用いてもよい。また、上記層間絶縁膜８の材料としては、例えば、ここでは、ポリイミドを用いたが、ＳＯＧ(Ｓpin Ｏn Ｇlass)やＢＰＳＧ(Ｂoron Ｐhosphorous Ｓilicate Ｇlass)などの絶縁材料を用いてもよい。また、上記ＳｉＮ保護膜７の膜厚は、ここでは、一例として、１５０ｎｍとしたが、２０ｎｍ〜２５０ｎｍの範囲で設定してもよい。
また、上記ＧａＮ系積層体には、アンドープＧａＮ層２に達するリセスが形成され、このリセスにオーミック電極をなすドレイン電極基部１１とソース電極基部１２が形成されている。このドレイン電極基部１１とソース電極基部１２は、一例として、Ｔｉ層,Ａｌ層,ＴｉＮ層が順に積層されたＴｉ/Ａｌ/ＴｉＮ電極とした。また、上記ドレイン電極基部１１上にはドレイン電極基部１１と同様の材料でドレイン電極配線３５が形成されている。また、上記ソース電極基部１２上にはソース電極基部１２と同様の材料でソース電極配線３６が形成されている。上記ドレイン電極基部１１とドレイン電極配線３５がドレイン電極３７を構成している。また、上記ソース電極基部１２とソース電極配線３６がソース電極３８を構成している。
また、上記保護膜７には開口が形成され、この開口にゲート電極１３が形成されている。このゲート電極１３は、例えば、ＴｉＮで作製され、アンドープＡｌＧａＮ層３とショットキー接合するショットキー電極として形成されている。
図１に示すように、この第１実施形態は、複数のフィンガー状のドレイン電極３７と、複数のフィンガー状のソース電極３８とを備える。上記ソース電極３８とドレイン電極３７は、上記ドレイン電極３７およびソース電極３８がフィンガー状に延在している方向である長手方向と交差する方向に交互に配列されている。
図１,図２に示すように、上記層間絶縁膜８上にドレイン電極パッド１５とソース電極パッド１６が形成されている。
上記ドレイン電極パッド１５は、上記ドレイン電極３７に沿って長手方向に延在している複数の長手方向部２２を有する。また、上記ドレイン電極パッド１５は、略中央部にボンディングのためのボンディング部２１を有する。また、上記ドレイン電極パッド１５は、上記長手方向と交差する方向に延在して、上記複数の長手方向部２２に連なっている連結部２３,２５を有する。この連結部２３と連結部２５は、互いに、上記長手方向に予め定められた寸法だけ離隔している。上記ドレイン電極パッド１５が有する各長手方向部２２の長手方向の両端部２２Ａ,２２Ｂに対応する箇所の層間絶縁膜８にビアホール２４が形成されている。このビアホール２４を介して上記ドレイン電極パッド１５の各長手方向部２２が、各ドレイン電極３７に電気的に接続されている。
また、上記ドレイン電極パッド１５の略中央部で隣接する２つの長手方向部２２は上記ボンディング部２１と一体になっており、上記ドレイン電極パッド１５の略中央部で隣接する２つの連結部２３,２５は上記ボンディング部２１と一体になっている。
また、ソース電極パッド１６は、上記ソース電極３８に沿って長手方向に延在している複数の長手方向部２６を有する。また、上記ソース電極パッド１６は、上記長手方向と交差する方向に延在して、上記複数の長手方向部２６に連なっている連結部２８,２９を有する。この連結部２８と連結部２９は、互いに、上記長手方向に予め定められた寸法だけ離隔している。上記ソース電極パッド１６が有する各長手方向部２６の長手方向の両端部２６Ａ,２６Ｂに対応する箇所の層間絶縁膜８にビアホール３０が形成されている。このビアホール３０を介して上記ソース電極パッド１６の各長手方向部２６が、各ソース電極３８に電気的に接続されている。また、上記ソース電極パッド１６は、略中央部にボンディングのためのボンディング部２７を有する。
上記ソース電極パッド１６の中央部の長手方向部２６は上記ボンディング部２７と一体になっており、このボンディング部２７に隣接する２つの長手方向部２６は上記ボンディング部２７と一体になっている。また、上記ソース電極パッド１６の略中央部で隣接する２つの連結部２８,２９は上記ボンディング部２７と一体になっている。
尚、図１には示していないが、上記ゲート電極１３は、ゲート電極接続配線でゲート電極パッドに接続されている。
上記構成の第１実施形態のＧａＮ ＨＦＥＴは、ノーマリーオンタイプであり、上記ゲート電極１３に負電圧を印加することで、オフされる。
図１に示すように、この第１実施形態の上記ソース電極パッド１６は、各連結部２８,２９がドレイン電極３７を覆う領域２８Ｃ,２９Ｃの面積(Ｓ２＋Ｓ３)が、各長手方向部２６がソース電極３８を覆う領域２６Ｃの面積Ｓ１よりも小さい。したがって、この第１実施形態では、上記ソース電極パッド１６は、上記ドレイン電極３７を覆う領域の面積が上記ソース電極３８を覆う領域の面積よりも小さい。したがって、ソース電極パッド１６とドレイン電極３７との間の寄生容量を低減できる。
また、この第１実施形態の上記ドレイン電極パッド１５は、各連結部２３,２５がソース電極３８を覆う領域２３Ｃ,２５Ｃの面積(Ｓ１２＋Ｓ１３)が、各長手方向部２２がドレイン電極３７を覆う領域２２Ｃの面積Ｓ１１よりも小さい。したがって、上記ドレイン電極パッド１５は、上記ソース電極３８を覆う領域の面積が上記ドレイン電極３７を覆う領域の面積よりも小さい。したがって、ドレイン電極パッド１５とソース電極３８との間の寄生容量を低減できる。
このようなソース電極パッド１６およびドレイン電極パッド１５の構成によって、この第１実施形態では、ソース‐ドレイン間の寄生容量を低減できる。したがって、この第１実施形態によれば、ソース‐ドレイン間の寄生容量とゲート‐ドレイン間の寄生容量の和である出力容量を低減できる。よって、スイッチング時のリンギングを防いで、スイッチング速度を向上でき、スイッチング損失を低減できる。また、出力容量が減るので、高周波利得が上がる。
また、この第１実施形態では、上記ドレイン電極パッド１５の長手方向の両端部２２Ａ,２２Ｂに対応する箇所の層間絶縁層８に形成したビアホール２４で、上記ドレイン電極パッド１５を上記ドレイン電極３７に電気的に接続するので、集電効率を向上できる。また、上記ソース電極パッド１６の長手方向の両端部２６Ａ,２６Ｂに対応する箇所の層間絶縁層８に形成したビアホール３０で、上記ソース電極パッド１６を上記ソース電極３８に電気的に接続するので、集電効率を向上できる。
(第２実施形態)
図３は、この発明の第２実施形態であるＧａＮ ＨＦＥＴ(ヘテロ接合電界効果トランジスタ)の平面模式図である。また、図４は、図３のＢ−Ｂ線断面を示す断面図である。
この第２実施形態のＧａＮ ＨＦＥＴは、前述の第１実施形態と同様、Ｓｉ基板５１上にアンドープＧａＮ層５２,アンドープＡｌＧａＮ層５３が順に積層され、このアンドープＧａＮ層５２とアンドープＡｌＧａＮ層５３がヘテロ接合を形成するＧａＮ系積層体を構成している。
上記アンドープＧａＮ層５２とアンドープＡｌＧａＮ層５３との界面に２ＤＥＧ(２次元電子ガス)５６が発生する。また、上記ＧａＮ系積層体上には、保護膜５７、層間絶縁膜５８が順次形成されている。上記保護膜５７の材料としては、例えば、ここでは、ＳｉＮを用いたが、ＳｉＯ２、Ａｌ２Ｏ３などを用いてもよい。また、上記層間絶縁膜５８の材料としては、例えば、ここでは、ポリイミドを用いたが、ＳＯＧ(Ｓpin Ｏn Ｇlass)やＢＰＳＧ(Ｂoron Ｐhosphorous Ｓilicate Ｇlass)などの絶縁材料を用いてもよい。また、上記ＳｉＮ保護膜５７の膜厚は、ここでは、一例として、１５０ｎｍとしたが、２０ｎｍ〜２５０ｎｍの範囲で設定してもよい。
また、上記ＧａＮ系積層体には、アンドープＧａＮ層５２に達するリセスが形成され、このリセスにオーミック電極をなすドレイン電極基部６１とソース電極基部６２が形成されている。このドレイン電極基部６１とソース電極基部６２は、一例として、Ｔｉ層,Ａｌ層,ＴｉＮ層が順に積層されたＴｉ/Ａｌ/ＴｉＮ電極とした。また、上記ドレイン電極基部６１上にはドレイン電極基部６１と同様の材料でドレイン電極配線８５が形成されている。また、上記ソース電極基部６２上にはソース電極基部６２と同様の材料でソース電極配線８６が形成されている。上記ドレイン電極基部６１とドレイン電極配線８５がドレイン電極８７を構成している。また、上記ソース電極基部６２とソース電極配線８６がソース電極８８を構成している。
また、上記保護膜５７には開口が形成され、この開口にゲート電極６３が形成されている。このゲート電極６３は、例えば、ＴｉＮで作製され、アンドープＡｌＧａＮ層５３とショットキー接合するショットキー電極として形成されている。
図３に示すように、この第２実施形態は、複数のフィンガー状のドレイン電極８７と、複数のフィンガー状のソース電極８８とを備える。上記ソース電極８８とドレイン電極８７は、上記ドレイン電極８７およびソース電極８８がフィンガー状に延在している方向である長手方向と交差する方向に交互に配列されている。
図３,図４に示すように、上記層間絶縁膜５８上にドレイン電極パッド６５とソース電極パッド６６が形成されている。
上記ドレイン電極パッド６５は、上記ドレイン電極８７に沿って長手方向に延在している複数の長手方向部７２を有する。また、上記ドレイン電極パッド６５は、略中央部にボンディングのためのボンディング部７１を有する。このボンディング部７１において、複数(図３では５つ)の長手方向部７２が上記ボンディング部７１に一体になっている。
また、上記ドレイン電極パッド６５は、上記長手方向と交差する方向に延在して、上記複数の長手方向部７２に連なっている第２の連結部７３Ａ,第１の連結部７３Ｂおよび第２の連結部７５Ａ,第１の連結部７５Ｂを有する。
上記第２の連結部７３Ａは、上記ドレイン電極８７の長手方向の中央との間の長手方向の距離が上記第１の連結部７３Ｂと上記ドレイン電極８７の長手方向の中央との間の長手方向の距離よりも長い。そして、上記第１の連結部７３Ｂの面積が上記第２の連結部７３Ａの面積よりも大きい。
また、上記第２の連結部７５Ａは、上記ドレイン電極８７の長手方向の中央との間の長手方向の距離が上記第１の連結部７５Ｂと上記ドレイン電極８７の長手方向の中央との間の長手方向の距離よりも長い。そして、上記第１の連結部７５Ｂの面積が上記第２の連結部７５Ａの面積よりも大きい。
このように、第２の連結部７３Ａ,７５Ａよりもドレイン電極８７の長手方向の中央に近い第１の連結部７３Ｂ,７５Ｂの面積を上記第２の連結部７３Ａ,７５Ａの面積よりも大きくしたことで、後述するように、上記ドレイン電極パッド６５の集電効率を向上できると共に配線としての信頼性を向上できる。
上記第２の連結部７３Ａと第１の連結部７３Ｂは、互いに、上記長手方向に予め定められた寸法だけ離隔している。上記第２の連結部７３Ａは、長手方向部７２の長手方向の中央よりも長手方向の端部７２Ｂに近い位置に設けられている。また、上記第１の連結部７３Ｂは、長手方向部７２の長手方向の中央よりも長手方向の端部７２Ａに近い位置に設けられている。また、上記第２の連結部７３Ａと第１の連結部７３Ｂは、上記ボンディング部７１に向かって長手方向の寸法が増大している。
つまり、上記連結部７３Ａは、上記ボンディング部７１に近い第１の部分７３Ａ‐１の面積が上記ボンディング部７１から遠い第２の部分７３Ａ‐２の面積よりも大きい。また、上記連結部７３Ｂは、上記ボンディング部７１に近い第１の部分７３Ｂ‐１の面積が上記ボンディング部７１から遠い第２の部分７３Ｂ‐２の面積よりも大きい。
また、上記連結部７３Ｂの上記ボンディング部７１側の端の長手方向の寸法は、上記連結部７３Ａの上記ボンディング部７１側の端の長手方向の寸法よりも長い。
上記連結部７５Ａと連結部７５Ｂは、互いに、上記長手方向に予め定められた寸法だけ離隔している。上記連結部７５Ａは、長手方向部７２の長手方向の中央よりも長手方向の端部７２Ｂに近い位置に設けられている。また、上記連結部７５Ｂは、長手方向部７２の長手方向の中央よりも長手方向の端部７２Ａに近い位置に設けられている。また、上記連結部７５Ａと連結部７５Ｂは、上記ボンディング部７１に向かって長手方向の寸法が増大している。
つまり、上記連結部７５Ａは、上記ボンディング部７１に近い第１の部分７５Ａ‐１の面積が上記ボンディング部７１から遠い第２の部分７５Ａ‐２の面積よりも大きい。また、上記連結部７５Ｂは、上記ボンディング部７１に近い第１の部分７５Ｂ‐１の面積が上記ボンディング部７１から遠い第２の部分７５Ｂ‐２の面積よりも大きい。
上記ドレイン電極パッド６５が有する各長手方向部７２の長手方向の両端部７２Ａ,７２Ｂに対応する箇所の層間絶縁膜５８にビアホール７４が形成されている。このビアホール７４を介して上記ドレイン電極パッド６５の各長手方向部７２が、各ドレイン電極８７に電気的に接続されている。
一方、上記ソース電極パッド６６は、上記ソース電極８８に沿って長手方向に延在している複数の長手方向部７６を有する。また、上記ソース電極パッド６６は、略中央部にボンディングのためのボンディング部７７を有する。このボンディング部７７において、複数(図３では６つ)の長手方向部７６が上記ボンディング部７７に一体になっている。
また、上記ソース電極パッド６６は、上記長手方向と交差する方向に延在して、上記複数の長手方向部７６に連なっている第２の連結部７９Ａ,第１の連結部７９Ｂおよび第２の連結部８０Ａ,第１の連結部８０Ｂを有する。
上記第２の連結部７９Ａは、上記ソース電極８８の長手方向の中央との間の長手方向の距離が上記第１の連結部７９Ｂと上記ソース電極８８の長手方向の中央との間の長手方向の距離よりも長い。そして、上記第１の連結部７９Ｂの面積が上記第２の連結部７９Ａの面積よりも大きい。
また、上記第２の連結部８０Ａは、上記ソース電極８８の長手方向の中央との間の長手方向の距離が上記第１の連結部８０Ｂと上記ソース電極８８の長手方向の中央との間の長手方向の距離よりも長い。そして、上記第１の連結部８０Ｂの面積が上記第２の連結部８０Ａの面積よりも大きい。
このように、第２の連結部７９Ａ,８０Ａよりもソース電極８８の長手方向の中央に近い第１の連結部７９Ｂ,８０Ｂの面積を上記第２の連結部７９Ａ,８０Ａの面積よりも大きくしたことで、後述するように、上記ソース電極パッド６６の集電効率を向上できると共に配線としての信頼性を向上できる。
上記第２の連結部７９Ａと第１の連結部７９Ｂは、互いに、上記長手方向に予め定められた寸法だけ離隔している。上記第２の連結部７９Ａは、長手方向部７６の長手方向の中央よりも長手方向の端部７６Ｂに近い位置に設けられている。また、上記第１の連結部７９Ｂは、長手方向部７６の長手方向の中央よりも長手方向の端部７６Ａに近い位置に設けられている。また、上記第２の連結部７９Ａと第１の連結部７９Ｂは、上記ボンディング部７１に向かって長手方向の寸法が増大している。
つまり、上記第２の連結部７９Ａは、上記ボンディング部７１に近い第１の部分７９Ａ‐１の面積が上記ボンディング部７１から遠い第２の部分７９Ａ‐２の面積よりも大きい。また、上記第１の連結部７９Ｂは、上記ボンディング部７１に近い第１の部分７９Ｂ‐１の面積が上記ボンディング部７１から遠い第２の部分７９Ｂ‐２の面積よりも大きい。
また、上記第１の連結部７９Ｂの上記ボンディング部７１側の端の長手方向の寸法は、上記第２の連結部７９Ａの上記ボンディング部７１側の端の長手方向の寸法よりも長い。
上記第２の連結部８０Ａと第１の連結部８０Ｂは、互いに、上記長手方向に予め定められた寸法だけ離隔している。上記第２の連結部８０Ａは、長手方向部７６の長手方向の中央よりも長手方向の端部７６Ｂに近い位置に設けられている。また、上記第１の連結部８０Ｂは、長手方向部７６の長手方向の中央よりも長手方向の端部７６Ａに近い位置に設けられている。また、上記第２の連結部８０Ａと第１の連結部８０Ｂは、上記ボンディング部７７に向かって長手方向の寸法が増大している。
つまり、上記第２の連結部８０Ａは、上記ボンディング部７７に近い第１の部分８０Ａ‐１の面積が上記ボンディング部７７から遠い第２の部分８０Ａ‐２の面積よりも大きい。また、上記第１の連結部８０Ｂは、上記ボンディング部７７に近い第１の部分８０Ｂ‐１の面積が上記ボンディング部７７から遠い第２の部分８０Ｂ‐２の面積よりも大きい。
尚、図３には示していないが、上記ゲート電極６３は、ゲート電極接続配線でゲート電極パッドに接続されている。
上記構成の第２実施形態のＧａＮ ＨＦＥＴは、ノーマリーオンタイプであり、上記ゲート電極６３に負電圧を印加することで、オフされる。
図３に示すように、この第２実施形態の上記ソース電極パッド６６は、各連結部７９Ａ,７９Ｂ,８０Ａ,８０Ｂがドレイン電極８７を覆う領域の面積が、各長手方向部７６がソース電極８８を覆う領域の面積よりも小さい。したがって、この第２実施形態では、上記ソース電極パッド６６は、上記ドレイン電極８７を覆う領域の面積が上記ソース電極８８を覆う領域の面積よりも小さい。したがって、ソース電極パッド６６とドレイン電極８７との間の寄生容量を低減できる。
また、この第２実施形態の上記ドレイン電極パッド６５は、各連結部７３Ａ,７３Ｂ,７５Ａ,７５Ｂがソース電極８８を覆う領域の面積が、各長手方向部７２がドレイン電極８７を覆う領域の面積よりも小さい。したがって、上記ドレイン電極パッド６５は、上記ソース電極８８を覆う領域の面積が上記ドレイン電極８７を覆う領域の面積よりも小さい。したがって、ドレイン電極パッド６５とソース電極８８との間の寄生容量を低減できる。
このようなソース電極パッド６６およびドレイン電極パッド６５の構成によって、この第２実施形態では、ソース‐ドレイン間の寄生容量を低減できる。したがって、この第２実施形態によれば、ソース‐ドレイン間の寄生容量とゲート‐ドレイン間の寄生容量の和である出力容量を低減できる。よって、スイッチング時のリンギングを防いで、スイッチング速度を向上でき、スイッチング損失を低減できる。また、出力容量が減るので、高周波利得が上がる。
また、この第２実施形態では、上記ドレイン電極パッド６５の長手方向の両端部７２Ａ,７２Ｂに対応する箇所の層間絶縁層５８に形成したビアホール７４で、上記ドレイン電極パッド６５を上記ドレイン電極８７に電気的に接続するので、ドレイン電極パッド６５の集電効率を向上できる。また、上記ソース電極パッド６６の長手方向の両端部７６Ａ,７６Ｂに対応する箇所の層間絶縁層５８に形成したビアホール８１で、上記ソース電極パッド６６を上記ソース電極８８に電気的に接続するので、ソース電極パッド６６の集電効率を向上できる。
さらに、この第２実施形態では、上記ドレイン電極パッド６５は、ボンディング部７１から遠い方から近い方へ向かって、連結部７３Ａの第２の部分７３Ａ‐２,第１の部分７３Ａ‐１,連結部７５Ａの第２の部分７５Ａ‐２,連結部７５Ａの第１の部分７５Ａ‐１の順に長手方向と直交する方向の単位寸法当たりの面積が増加しているという構成によって、ドレイン電極パッド６５の集電効率を向上できる。
また、この第２実施形態では、上記ドレイン電極パッド６５は、ボンディング部７１から遠い方から近い方へ向かって、連結部７３Ｂの第２の部分７３Ｂ‐２,第１の部分７３Ｂ‐１,連結部７５Ｂの第２の部分７５Ｂ‐２,第１の部分７５Ｂ‐１の順に長手方向と直交する方向の単位寸法当たりの面積が増加しているという構成によって、ドレイン電極パッド６５の集電効率を向上できる。
また、この第２実施形態では、上記ソース電極パッド６６は、ボンディング部７１から遠い方から近い方へ向かって、連結部７９Ａの第２の部分７９Ａ‐２,第１の部分７９Ａ‐１,連結部８０Ａの第２の部分８０Ａ‐２,第１の部分８０Ａ‐１の順に長手方向と直交する方向の単位寸法当たりの面積が増加しているという構成によって、ソース電極パッド６６の集電効率を向上できる。
また、この第２実施形態では、上記ソース電極パッド６６は、ボンディング部７１から遠い方から近い方へ向かって、連結部７９Ｂの第２の部分７９Ｂ‐２,第１の部分７９Ｂ‐１,連結部８０Ｂの第２の部分８０Ｂ‐２,第１の部分８０Ｂ‐１の順に長手方向と直交する方向の単位寸法当たりの面積が増加しているという構成によって、ソース電極パッド６６の集電効率を向上できる。
また、この第２実施形態では、上記ドレイン電極パッド６５は、上記ドレイン電極８７の長手方向の中央に近い部分を覆う長手方向部７２の端部７２Ａに近い位置に設けられた第１の連結部７３Ｂの面積が、長手方向部７２の端部７２Ｂに近い位置に設けられた第２の連結部７３Ａの面積よりも大きい。また、上記ドレイン電極８７の長手方向の中央に近い部分を覆う長手方向部７２の端部７２Ａに近い位置に設けられた第１の連結部７５Ｂの面積が、長手方向部７２の端部７２Ｂに近い位置に設けられた第２の連結部７５Ａの面積よりも大きい。これにより、ドレイン電極パッド６５の集電効率を向上できる。
すなわち、ドレイン電極パッド６５の長手方向部７２の周辺側の端部７２Ｂに位置しているビアホール７４に比べて、ドレイン電極パッド６５の長手方向部７２の中央側の端部７２Ａのビアホール７４により多くの電流が流れることになるため、素子の中央側の端部７２Ａに近い位置に設けられた第１の連結部７５Ｂを、素子の周辺側の端部７２Ｂに近い位置に設けられた第２の連結部７５Ａよりも太くすることで、連結部配線としての信頼性を向上させることができる。
また、この第２実施形態では、上記ソース電極パッド６６は、上記ソース電極８８の長手方向の中央に近い部分を覆う長手方向部７６の端部７６Ａに近い位置に設けられた第１の連結部７９Ｂの面積が、長手方向部７６の端部７６Ｂに近い位置に設けられた第２の連結部７９Ａの面積よりも大きい。また、上記ソース電極８８の長手方向の中央に近い部分を覆う長手方向部７６の端部７６Ａに近い位置に設けられた第１の連結部８０Ｂの面積が、長手方向部７６の端部７６Ｂに近い位置に設けられた第２の連結部８０Ａの面積よりも大きい。これにより、ソース電極パッド６６の集電効率を向上できる。
すなわち、ソース電極パッド６６の長手方向部７６の周辺側の端部７６Ｂに位置しているビアホール８１に比べて、ソース電極パッド６６の長手方向部７６の中央側の端部７６Ａのビアホール８１により多くの電流が流れることになるため、素子の中央側の端部７６Ａに近い位置に設けられた連結部８０Ｂを、素子の周辺側の端部７６Ｂに近い位置に設けられた連結部８０Ａよりも太くすることで、連結部配線としての信頼性を向上させることができる。
また、この第２実施形態では、上記ドレイン電極パッド６５の長手方向の両端部７２Ａ,７２Ｂに対応する箇所の層間絶縁層５８に形成したビアホール７４で、上記ドレイン電極パッド６５を上記ドレイン電極８７に電気的に接続するので、ドレイン電極パッド６５の集電効率を向上できる。また、上記ソース電極パッド６６の長手方向の両端部７６Ａ,７６Ｂに対応する箇所の層間絶縁層５８に形成したビアホール８１で、上記ソース電極パッド６６を上記ソース電極８８に電気的に接続するので、ソース電極パッド６６の集電効率を向上できる。
(第３実施形態)
図５は、この発明の第３実施形態であるＧａＮ ＨＦＥＴ(ヘテロ接合電界効果トランジスタ)の平面模式図である。また、図６は、図５のＣ−Ｃ線断面を示す断面図である。
この第３実施形態のＧａＮ ＨＦＥＴは、前述の第１実施形態と同様、Ｓｉ基板１０１上にアンドープＧａＮ層１０２,アンドープＡｌＧａＮ層１０３が順に積層され、このアンドープＧａＮ層１０２とアンドープＡｌＧａＮ層１０３がヘテロ接合を形成するＧａＮ系積層体を構成している。
上記アンドープＧａＮ層１０２とアンドープＡｌＧａＮ層１０３との界面に２ＤＥＧ(２次元電子ガス)１０６が発生する。また、上記ＧａＮ系積層体上には、保護膜１０７、層間絶縁膜１０８が順次形成されている。上記保護膜１０７の材料としては、例えば、ここでは、ＳｉＮを用いたが、ＳｉＯ２、Ａｌ２Ｏ３などを用いてもよい。また、上記層間絶縁膜１０８の材料としては、例えば、ここでは、ポリイミドを用いたが、ＳＯＧ(Ｓpin Ｏn Ｇlass)やＢＰＳＧ(Ｂoron Ｐhosphorous Ｓilicate Ｇlass)などの絶縁材料を用いてもよい。また、上記ＳｉＮ保護膜１０７の膜厚は、ここでは、一例として、１５０ｎｍとしたが、２０ｎｍ〜２５０ｎｍの範囲で設定してもよい。
また、上記ＧａＮ系積層体には、アンドープＧａＮ層１０２に達するリセスが形成され、このリセスにオーミック電極をなすドレイン電極基部１１１とソース電極基部１１２が形成されている。このドレイン電極基部１１１とソース電極基部１１２は、一例として、Ｔｉ層,Ａｌ層,ＴｉＮ層が順に積層されたＴｉ/Ａｌ/ＴｉＮ電極とした。また、上記ドレイン電極基部１１１上にはドレイン電極基部１１１と同様の材料でドレイン電極配線１３５が形成されている。また、上記ソース電極基部１１２上にはソース電極基部１１２と同様の材料でソース電極配線１３６が形成されている。上記ドレイン電極基部１１１とドレイン電極配線１３５がドレイン電極１３７を構成している。また、上記ソース電極基部１１２とソース電極配線１３６がソース電極１３８を構成している。
また、上記保護膜１０７には開口が形成され、この開口にゲート電極１１３が形成されている。このゲート電極１１３は、例えば、ＴｉＮで作製され、アンドープＡｌＧａＮ層１０３とショットキー接合するショットキー電極として形成されている。
図５に示すように、この第３実施形態は、複数のフィンガー状のドレイン電極１３７と、複数のフィンガー状のソース電極１３８とを備える。上記ソース電極１３８とドレイン電極１３７は、上記ドレイン電極１３７およびソース電極１３８がフィンガー状に延在している方向である長手方向と交差する方向に交互に配列されている。
図５,図６に示すように、上記層間絶縁膜１０８上にドレイン電極パッド１１５とソース電極パッド１１６が形成されている。
上記ドレイン電極パッド１１５は、上記ドレイン電極１３７に沿って長手方向に延在している複数の長手方向部１２２,１２３を有する。この長手方向部１２３は、長手方向と直交する方向の幅寸法が上記長手方向部１２２の幅寸法よりも大きく、この長手方向部１２３は、ボンディング部を兼ねている。上記長手方向部１２３は、幅方向の一端の長手方向部１２２と幅方向の他端の長手方向部１２２との間に位置しており、ドレイン電極パッド１１５のほぼ中央に位置している。
また、上記ドレイン電極パッド１１５は、上記長手方向と交差する方向に延在して、上記長手方向部１２２,１２３に連なっている連結部１２５を有する。この連結部１２５は、上記ドレイン電極１３７およびソース電極１３８の一端よりも長手方向外方に位置している。上記ドレイン電極パッド１１５が有する長手方向部１２２,１２３の長手方向の両端部１２２Ａ,１２２Ｂ,１２３Ａ,１２３Ｂに対応する箇所の層間絶縁膜１０８にビアホール１２４が形成されている。このビアホール１２４を介して上記ドレイン電極パッド１１５の各長手方向部１２２,１２３が、各ドレイン電極１３７に電気的に接続されている。
一方、上記ソース電極パッド１１６は、上記ソース電極１３８に沿って長手方向に延在している複数の長手方向部１２６,１２７を有する。この長手方向部１２７は、長手方向と直交する方向の幅寸法が上記長手方向部１２６の幅寸法よりも大きく、この長手方向部１２７は、ボンディング部を兼ねている。上記長手方向部１２７は、幅方向の一端の長手方向部１２６と幅方向の他端の長手方向部１２６との間に位置しており、ソース電極パッド１１６のほぼ中央に位置している。
また、上記ソース電極パッド１１６は、上記長手方向と交差する方向に延在して、上記長手方向部１２６,１２７に連なっている連結部１２８を有する。この連結部１２８は、上記ソース電極１３８およびドレイン電極１３７の一端よりも長手方向外方に位置している。上記ソース電極パッド１１６が有する長手方向部１２６,１２７の長手方向の両端部１２６Ａ,１２６Ｂ,１２７Ａ,１２７Ｂに対応する箇所の層間絶縁膜１０８にビアホール１３０が形成されている。このビアホール１３０を介して上記ソース電極パッド１１６の各長手方向部１２６,１２７が、各ソース電極１３８に電気的に接続されている。
尚、図５には示していないが、上記ゲート電極１１３は、ゲート電極接続配線でゲート電極パッドに接続されている。
上記構成の第３実施形態のＧａＮ ＨＦＥＴは、ノーマリーオンタイプであり、上記ゲート電極１１３に負電圧を印加することで、オフされる。
図５に示すように、この第３実施形態のソース電極パッド１１６は、中央の長手方向部１２７が１本のドレイン電極１２２と２本のソース電極１３８を部分的に覆っている。また、両端の２つの長手方向部１２６は、ソース電極１３８を部分的に覆っているがドレイン電極１３７を覆っていない。また、このソース電極パッド１１６の連結部１２８は、ドレイン電極１３７を覆っていない。したがって、ソース電極パッド１１６とドレイン電極１３７との間の寄生容量を低減できる。
また、この第３実施形態のドレイン電極パッド１１５は、中央の長手方向部１２３および両端の２つの長手方向部１２２は、ドレイン電極１３７を覆っているがソース電極１３８を覆っていない。また、このドレイン電極パッド１１５の連結部１２５は、ソース電極１３８を覆っていない。したがって、ドレイン電極パッド１１５とソース電極１３８との間の寄生容量を低減できる。
このようなソース電極パッド１１６およびドレイン電極パッド１１５の構成によって、この第３実施形態では、ソース‐ドレイン間の寄生容量を低減できる。したがって、この第３実施形態によれば、ソース‐ドレイン間の寄生容量とゲート‐ドレイン間の寄生容量の和である出力容量を低減できる。よって、スイッチング時のリンギングを防いで、スイッチング速度を向上でき、スイッチング損失を低減できる。また、出力容量が減るので、高周波利得が上がる。
また、この第３実施形態では、上記ドレイン電極パッド１１５の長手方向部１２２,１２３の長手方向の両端部１２２Ａ,１２２Ｂ,１２３Ａ,１２３Ｂに対応する箇所の層間絶縁層１０８に形成したビアホール１２４で、上記ドレイン電極パッド１１５を上記ドレイン電極１３７に電気的に接続するので、ドレイン電極パッド１１５の集電効率を向上できる。また、上記ソース電極パッド１１６の長手方向部１２６,１２７の長手方向の両端部１２６Ａ,１２６Ｂ,１２７Ａ,１２７Ｂに対応する箇所の層間絶縁層１０８に形成したビアホール１３０で、上記ソース電極パッド１１６を上記ソース電極１３８に電気的に接続するので、ソース電極パッド１１６の集電効率を向上できる。
(第２実施形態の比較例)
次に、図７に、前述の第２実施形態の比較例の平面模式図を示す。この比較例は、前述の第２実施形態のドレイン電極パッド６５とソース電極パッド６６に替えて、ドレイン電極パッド１６５とソース電極パッド１６６を備える点だけが、前述の第２実施形態と異なる。よって、この比較例では、前述の第２実施形態と同様の箇所には同様の符号を付して、前述の第２実施形態と異なる点を主に説明する。
図７に示すように、この比較例が備えるドレイン電極パッド１６５は、全体として四角形状であり、ドレイン電極８７を覆っている面積がソース電極８８を覆っている面積に比べて約１割だけ少ない。また、この比較例が備えるソース電極パッド１６６は、全体として四角形状であり、ソース電極８８を覆っている面積がドレイン電極８７を覆っている面積に比べて約１割だけ多い。
すなわち、この比較例では、ドレイン電極パッド１６５がドレイン電極８７を覆っている面積と、ソース電極パッド１６６がドレイン電極８７を覆っている面積とが略同じであると共に、ソース電極パッド１６６がソース電極８８を覆っている面積とドレイン電極パッド１６５がソース電極８８を覆っている面積とが略同じである。
したがって、この比較例の上記ソース電極パッド１６６とドレイン電極８７との間の寄生容量は、前述の第２実施形態のソース電極パッド６６とドレイン電極８７との間の寄生容量に比べて、大きくなる。
また、この比較例の上記ドレイン電極パッド１６５とソース電極８８との間の寄生容量は、前述の第２実施形態のドレイン電極パッド６５とソース電極８８との間の寄生容量に比べて、大きくなる。
したがって、この比較例では、前述の第２実施形態に比べて、ソース‐ドレイン間の寄生容量が大きくなるので、スイッチング時のリンギング、スイッチング速度の低下、スイッチング損失の増大等の不具合が生じ易くなる。
図８は、前述の第２実施形態による３つのサンプルのソース‐ドレイン間の寄生容量Ｃｄｓ(ｐＦ)と上記比較例による３つのサンプルのソース‐ドレイン間の寄生容量Ｃｄｓ(ｐＦ)の測定結果をプロットしたものである。図８の縦軸は、ソース‐ドレイン間の寄生容量Ｃｄｓ(ｐＦ)であり、図８の横軸は、ソース‐ドレイン間の電圧Ｖｄｓ(Ｖ)である。
図８において、白抜きの四角印□と白抜きの菱形印◇と白抜きの三角印△がそれぞれ上記第２実施形態による３つのサンプルのソース‐ドレイン間の寄生容量Ｃｄｓ(ｐＦ)の測定結果をプロットしたものである。また、図８において、白抜きの丸印〇とばつ印×と十字印＋がそれぞれ上記比較例による３つのサンプルのソース‐ドレイン間の寄生容量Ｃｄｓ(ｐＦ)の測定結果をプロットしたものである。
ソース‐ドレイン間の電圧Ｖｄｓ(Ｖ)を３００Ｖとしたときに、上記第２実施形態による３つのサンプルのソース‐ドレイン間の寄生容量Ｃｄｓ(ｐＦ)の３点メジアンは、２２.５ｐＦであった。これに対して、ソース‐ドレイン間の電圧Ｖｄｓ(Ｖ)を３００Ｖとしたときに、上記比較例による３つのサンプルのソース‐ドレイン間の寄生容量Ｃｄｓ(ｐＦ)の３点メジアンは、２９.０ｐＦであった。すなわち、上記第２実施形態のサンプルのソース‐ドレイン間の寄生容量Ｃｄｓ(ｐＦ)を、上記比較例のサンプルのソース‐ドレイン間の寄生容量Ｃｄｓ(ｐＦ)に比べて、約２３％低減できた。
このように、上記第２実施形態におけるソース-ドレイン間の寄生容量を２３％低減することにより、パワーデバイスとしての出力損失の指標の１つであるＣｏｓｓを、２１％低減することができる。よって、低損失のＧａＮ ＨＦＥTが実現できた。尚、上記Ｃｏｓｓとは、ソース‐ドレイン間の容量Ｃｄｓとゲート‐ドレイン間の容量Ｃｄｇとを加算したもので、出力容量と呼ばれる。
尚、上記第２実施形態では、層間絶縁膜の厚さを上記比較例の層間絶縁膜の厚さと同じにしたが、上記第２実施形態において、層間絶縁膜の厚さを上記比較例の層間絶縁膜の厚さよりも厚くすることで、ソース‐ドレイン間の寄生容量を比較例のソース‐ドレイン間の寄生容量の４０％まで低減できる。
(カスコード接続回路)
図９は、上記第１〜第３実施形態のうちのいずれかのノーマリーオン型のＧａＮ系のヘテロ接合電界効果トランジスタ２０１とノーマリーオフ型のＳｉ系のＭＯＳ型の電界効果トランジスタ２０２とをカスコード接続した半導体装置の回路を示す回路図である。
上記ノーマリーオン型のＧａＮ系のヘテロ接合電界効果トランジスタ２０１は、ドレインに電源電圧Ｖｄｄが供給され、ゲートに接地電圧が供給され、ソースが上記ノーマリーオフ型のＳｉ系のＭＯＳ型の電界効果トランジスタ２０２のドレインに電気的に接続されている。また、上記ノーマリーオフ型のＳｉ系のＭＯＳ型の電界効果トランジスタ２０２は、ゲートに制御電圧Ｖｇが印加され、ソースに接地電圧が供給される。
この半導体装置では、電源電圧Ｖｄｄの供給が開始されたとき、上記ノーマリーオン型のＧａＮ系のヘテロ接合電界効果トランジスタ２０１のゲート電圧は０Ｖであり、このヘテロ接合電界効果トランジスタ２０１はオン状態である。ここで、上記ノーマリーオフ型のＳｉ系のＭＯＳ型の電界効果トランジスタ２０２のゲートにしきい値を超える制御電圧Ｖｇを印加しているオン状態から０Ｖの制御電圧Ｖｇを印加して、ＭＯＳ型の電界効果トランジスタ２０２をオフ状態にする。
このとき、電源電圧Ｖｄｄによりオン状態のＧａＮ系のヘテロ接合電界効果トランジスタ２０１を介してＭＯＳ型の電界効果トランジスタ２０２のソース‐ドレイン間の寄生容量Ｃｄｓ２に電流が流れる。これにより、ＧａＮ系の電界効果トランジスタ２０１のソース電圧が上昇する。
そして、上記ＧａＮ系の電界効果トランジスタ２０１のソース電圧が、このＧａＮ系の電界効果トランジスタ２０１のしきい値の絶対値よりも大きくなると上記ＧａＮ系の電界効果トランジスタ２０１がオフする。すると、電源電圧Ｖｄｄにより、上記ＧａＮ系の電界効果トランジスタ２０１のソース‐ドレイン間の寄生容量Ｃｄｓ１へ電流が流れ、ＧａＮ系の電界効果トランジスタ２０１のドレイン電圧が上昇する。
上記ＧａＮ系の電界効果トランジスタ２０１のドレイン電圧が上昇すると、容量結合比に応じて、中点電位Ｖｍも上昇する。
ここで、上記実施形態のＧａＮ系の電界効果トランジスタ２０１によれば、ソース‐ドレイン間の寄生容量Ｃｄｓ１を低減できるので、容量結合比を低減でき、オフ時のドレイン電圧の上昇を抑制でき、ゲート電圧の上昇を抑制できて、中点電位Ｖｍの上昇を抑制できる。これにより、耐圧の低いＳｉ系のＭＯＳ型の電界効果トランジスタ２０２が中点電位Ｖｍの上昇によって破損する(もしくは劣化する)ことを防止できる。
(カスコード接続回路におけるオフ時電圧波形の測定結果)
図９のカスコード回路図において、上記第２実施形態のＧａＮ ＨＦＥＴ(図３)を上記ノーマリーオン型のＧａＮ系のヘテロ接合電界効果トランジスタ２０１とした実施例のカスコード接続回路におけるオフ時電圧波形の測定結果を、図１０に実線で示す。なお、図１０の横軸は、上記ノーマリーオン型のＧａＮ系のヘテロ接合電界効果トランジスタ２０１がオフしてからの経過時間を表す。
図１０に実線で示す曲線Ｖｍは、上記実施例の中点電位Ｖｍのオフ時波形を示す。また、実線で示す曲線Ｖｄｓは、上記電界効果トランジスタ２０１のドレイン‐ソース間の電圧のオフ時波形を示す。
また、図９のカスコード回路図において、上記第２実施形態の比較例(図７)をノーマリーオン型のＧａＮ系のヘテロ接合電界効果トランジスタ２０１とした比較例のカスコード接続回路におけるオフ時電圧波形の測定結果を、図１０に破線で示す。図１０に破線で示す曲線Ｖｍは、上記比較例の中点電位Ｖｍのオフ時波形を示す。
図１０の測定結果から分かるように、本実施例を用いたカスコード回路によれば中点電位Ｖｍの最大値を２４Ｖにでき、上記比較例を用いたカスコード回路の中点電位Ｖｍの最大値３２Ｖから２５％低減できることが判明した。
尚、上記実施形態では、ＧａＮ層とＡlＧａＮ層をＳｉ基板上に順に積層したヘテロ接合電界効果トランジスタについて説明したが、基板として、サファイヤ基板やＳｉＣ基板を用いてもよく、サファイヤ基板やＳｉＣ基板上に窒化物半導体層を成長させてもよいし、ＧａＮ基板にＡlＧａＮ層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。また、アンドープＧａＮ層とアンドープＡｌＧａＮ層との間に、ＡｌＮで作製したヘテロ改善層を形成してもよい。また、上記アンドープＡｌＧａＮ層上にＧａＮキャップ層を形成してもよい。
また、上記実施形態では、ソース電極とドレイン電極をそれぞれ複数有するフィンガータイプのＧａＮ系のヘテロ接合電界効果トランジスタについて説明したが、この発明の電界効果トランジスタはに限らず、ゲート電極とソース電極とドレイン電極とを１組有する電界効果トランジスタにこの発明を適用してもよい。また、この発明は、ＧａＮ系のヘテロ接合構造の電界効果トランジスタに限らず、Ｓｉ系の電界効果トランジスタにも適用できる。
また、上記第１実施形態(図１)では、上記ドレイン電極パッド１５が隣り合う長手方向部２２間にソース電極３８を露出させる切り欠き５０１,５０２および開口５０３を有し、上記ソース電極パッド１６が隣り合う長手方向部２６間にドレイン電極３７を露出させる切り欠き５０４,５０５および開口５０６を有したが、上記ドレイン電極パッド１５とソース電極パッド１６のいずれか一方だけが上記切り欠きおよび開口のうちの上記切り欠きだけを有していてもよい。上記ドレイン電極パッド１５が上記切り欠き５０１,５０２を有する構成によって、上記ドレイン電極パッド１５とソース電極３８との間の寄生容量を低減でき、上記ソース電極パッド１６が上記切り欠き５０４,５０５を有する構成によって、上記ソース電極パッド１６とドレイン電極３７との間の寄生容量を低減できる。
また、上記第２実施形態(図３)では、上記ドレイン電極パッド６５が隣り合う長手方向部７２間にソース電極８８を露出させる切り欠き６０１,６０２および開口６０３,６０４を有し、上記ソース電極パッド６６が隣り合う長手方向部７６間にドレイン電極８７を露出させる切り欠き６０５,６０６および開口６０７,６０８を有したが、上記ドレイン電極パッド６５とソース電極パッド６６のいずれか一方だけが上記切り欠きおよび開口のうちの上記切り欠きだけを有していてもよい。上記ドレイン電極パッド６５が上記切り欠き６０１,６０２を有する構成によって、上記ドレイン電極パッド６５とソース電極８８との間の寄生容量を低減でき、上記ソース電極パッド６６が上記切り欠き６０５,６０６を有する構成によって、上記ソース電極パッド６６とドレイン電極８７との間の寄生容量を低減できる。
また、上記第３実施形態(図５)では、上記ドレイン電極パッド１１５が隣り合う長手方向部１２２,１２３間にソース電極１３８を露出させる切り欠き７０１を有し、上記ソース電極パッド１１６が隣り合う長手方向部１２６,１２７間にドレイン電極１３７を露出させる切り欠き７０２を有したが、上記ドレイン電極パッド１１５とソース電極パッド１１６のいずれか一方だけが上記切り欠きを有していてもよい。上記ドレイン電極パッド１１５が上記切り欠き７０１を有する構成によって、上記ドレイン電極パッド１１５とソース電極１３８との間の寄生容量を低減でき、上記ソース電極パッド１１６が上記切り欠き７０２を有する構成によって、上記ソース電極パッド１１６とドレイン電極１３７との間の寄生容量を低減できる。
また、上記実施形態では、アンドープＧａＮ層に達するリセスを形成し、このリセスにドレイン電極とソース電極をオーミック電極として形成したが、上記リセスを形成せずに上記アンドープＧａＮ層上のアンドープＡlＧａＮ層上にドレイン電極とソース電極を形成し、アンドープＡlＧａＮ層の層厚を薄くすることでドレイン電極とソース電極がオーミック電極になるようにしてもよい。
また、上記実施形態では、ゲート電極をＴｉＮで作製したが、ＷＮで作製してもよい。また、ゲート電極をＴｉ/ＡｕやＮｉ/Ａｕで作製してもよい。また、上記実施形態では、このドレイン電極とソース電極は、一例として、Ｔｉ/Ａｌ/ＴｉＮ電極としたが、Ｔｉ/Ａｌ電極としてもよく、Ｈｆ/Ａｌ電極としてもよく、Ｔｉ/ＡｌＣｕ/ＴｉＮ電極としてもよい。また、上記ドレイン電極,ソース電極としては、Ｔｉ/ＡｌまたはＨｆ/Ａｌ上にＮｉ/Ａｕを積層したものとしてもよく、Ｔｉ/ＡｌまたはＨｆ/Ａｌ上にＰｔ/Ａｕを積層したものとしてもよく、Ｔｉ/ＡｌまたはＨｆ/Ａｌ上にＡｕを積層したものとしてもよい。
また、上記実施形態では、保護膜をＳｉＮで作製したが、ＳｉＯ２、Ａｌ２Ｏ３などで作製してもよく、ＳｉＮ膜上にＳｉＯ２膜を積層した積層膜としてもよい。
また、この発明の電界効果トランジスタにおけるＧａＮ系積層体は、ＡlＸＩｎＹＧａ１−Ｘ−ＹＮ(Ｘ≧０、Ｙ≧０、０≦Ｘ＋Ｙ＜１)で表されるＧａＮ系半導体層を含むものでもよい。すなわち、ＧａＮ系積層体は、ＡｌＧａＮ、ＧａＮ、ＩｎＧａＮ等を含むものでもよい。
また、上記実施形態では、ノーマリーオンタイプのヘテロ接合電界効果トランジスタについて説明したが、ノーマリーオフタイプのヘテロ接合電界効果トランジスタにこの発明を適用してもよい。また、この発明は、ヘテロ接合電界効果トランジスタに限らず、横型ジャンクションＦＥＴや横型パワーＭＯＳＦＥＴなどのキャリアが基板面に沿って横方向に移動する電界効果トランジスタに適用してもよい。
この発明の具体的な実施の形態について説明したが、この発明は上記実施形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。
１,５１,１０１ Ｓｉ基板
２,５２,１０２ アンドープＧａＮ層
３,５３,１０３ アンドープＡｌＧａＮ層
６,５６,１０６ ２次元電子ガス
７,５７,１０７ 保護膜
８,５８,１０８ 層間絶縁膜
１１,６１,１１１ ドレイン電極基部
１２,６２,１１２ ソース電極基部
１３,６３,１１３ ゲート電極
１５,６５,１１５ ドレイン電極パッド
１６,６６,１１６ ソース電極パッド
２１,２７,７１,７７ ボンディング部
２２,２６,７２,７６,１２２,１２３,１２６,１２７ 長手方向部
２３,２５,２８,２９ 連結部
７３Ｂ,７５Ｂ,７９Ｂ,８０Ｂ 第１の連結部
７３Ａ,７５Ａ,７９Ａ,８０Ａ 第２の連結部
２４,３０,７４,８１,１２４,１３０ ビアホール
３５,８５,１３５ ドレイン電極配線
３６,８６,１３６ ソース電極配線
３７,８７,１３７ ドレイン電極
３８,８８,１３８ ソース電極
７３Ａ‐１,７３Ｂ‐１,７５Ａ‐１,７５Ｂ‐１,７９Ａ‐１,７９Ｂ‐１,８０Ａ‐１,８０Ｂ‐１ 第１の部分
７３Ａ‐２,７３Ｂ‐２,７５Ａ‐２,７５Ｂ‐２,７９Ａ‐２,７９Ｂ‐２,８０Ａ‐２,８０Ｂ‐２ 第２の部分
２０１ ノーマリーオン型のＧａＮ系のヘテロ接合電界効果トランジスタ
２０２ ノーマリーオフ型のＳｉ系のＭＯＳ型の電界効果トランジスタ
５０１,５０２,５０４,５０５,６０１,６０２,６０５,６０６,７０１,７０２ 切り欠き
５０３,５０６,６０３,６０４,６０７,６０８ 開口

Claims (12)

  1. 活性領域上に設けられたソース電極(８８)と、
    上記活性領域上に設けられたドレイン電極(８７)と、
    上記ソース電極(８８)と上記ドレイン電極(８７)との間に設けられたゲート電極(６３)と、
    上記ソース電極(８８)上に形成されていると共に上記ソース電極(８８)に電気的に接続されたソース電極パッド(６６)と、
    上記ドレイン電極(８７)上に形成されていると共に上記ドレイン電極(８７)に電気的に接続されたドレイン電極パッド(６５)と
    を備え、
    上記ソース電極(８８)とドレイン電極(８７)は、フィンガー状に延在しており、
    上記ソース電極(８８)は、
    上記ドレイン電極(８７)に対して、上記ドレイン電極(８７)がフィンガー状に延在している方向である長手方向と交差する方向に隣り合うように形成されていると共に上記長手方向に延在しており、
    上記ドレイン電極(８７)およびソース電極(８８)およびゲート電極(６３)上に形成された絶縁層(５８)を備え、
    上記ソース電極パッド(６６)は、
    上記ドレイン電極(８７)を覆う領域の面積が、上記ソース電極(８８)を覆う領域の面積よりも小さく、
    上記ドレイン電極パッド(６５)は、
    上記ソース電極(８８)を覆う領域の面積が、上記ドレイン電極(８７)を覆う領域の面積よりも小さく、
    上記フィンガー状のドレイン電極(８７)と上記フィンガー状のソース電極(８８)とが、上記長手方向と交差する方向に交互に複数配列されており、
    上記ドレイン電極パッド(６５)は、
    ボンディングのためのボンディング部(７１)と、
    上記ドレイン電極(８７)に沿って長手方向に延在している複数の長手方向部(７２)と、
    上記長手方向と交差する方向に延在して、上記複数の長手方向部(７２)に連なっている複数の連結部(７３Ａ，７３Ｂ，７５Ａ，７５Ｂ)と
    を有し、
    上記複数の連結部(７３Ａ，７３Ｂ，７５Ａ，７５Ｂ)は、それぞれ、隣接する２つの長手方向部（７２）から等距離にある線分から見て、
    上記ボンディング部(７１)側に設けられた第１の部分(７３Ａ‐１，７３Ｂ‐１，７５Ａ‐１，７５Ｂ‐１)と、
    上記ボンディング部(７１)側とは反対側に設けられた第２の部分(７３Ａ‐１，７３Ｂ‐１，７５Ａ‐１，７５Ｂ‐１)と
    を有し、
    上記第１の部分(７３Ａ‐１，７３Ｂ‐１，７５Ａ‐１，７５Ｂ‐１)の面積が、上記第２の部分(７３Ａ‐２，７５Ａ‐２，７３Ｂ‐２，７５Ｂ‐２)の面積よりも大きいことを特徴とする電界効果トランジスタ。
  2. 活性領域上に設けられたソース電極(８８)と、
    上記活性領域上に設けられたドレイン電極(８７)と、
    上記ソース電極(８８)と上記ドレイン電極(８７)との間に設けられたゲート電極(６３)と、
    上記ソース電極(８８)上に形成されていると共に上記ソース電極(８８)に電気的に接続されたソース電極パッド(６６)と、
    上記ドレイン電極(８７)上に形成されていると共に上記ドレイン電極(８７)に電気的に接続されたドレイン電極パッド(６５)と
    を備え、
    上記ソース電極(８８)とドレイン電極(８７)は、フィンガー状に延在しており、
    上記ソース電極(８８)は、
    上記ドレイン電極(８７)に対して、上記ドレイン電極(８７)がフィンガー状に延在している方向である長手方向と交差する方向に隣り合うように形成されていると共に上記長手方向に延在しており、
    上記ドレイン電極(８７)およびソース電極(８８)およびゲート電極(６３)上に形成された絶縁層(５８)を備え、
    上記ソース電極パッド(６６)は、
    上記ドレイン電極(８７)を覆う領域の面積が、上記ソース電極(８８)を覆う領域の面積よりも小さく、
    上記ドレイン電極パッド(６５)は、
    上記ソース電極(８８)を覆う領域の面積が、上記ドレイン電極(８７)を覆う領域の面積よりも小さく、
    上記フィンガー状のドレイン電極(８７)と上記フィンガー状のソース電極(８８)とが、上記長手方向と交差する方向に交互に複数配列されており、
    上記ソース電極パッド(６６)は、
    ボンディングのためのボンディング部(７７)と、
    上記ソース電極(８８)に沿って長手方向に延在している複数の長手方向部(７６)と、
    上記長手方向と交差する方向に延在して、上記複数の長手方向部(７６)に連なっている複数の連結部(７９Ａ，８０Ａ，７９Ｂ，８０Ｂ)と
    を有し、
    上記複数の連結部(７９Ａ，８０Ａ，７９Ｂ，８０Ｂ)は、それぞれ、隣接する２つの長手方向部（７６）から等距離にある線分から見て、
    上記ボンディング部(７７)側に設けられた第１の部分(７９Ａ‐１，８０Ａ‐１，７９Ｂ‐１，８０Ｂ‐１)と、
    上記ボンディング部(７７)側とは反対側に設けられた第２の部分(７９Ａ‐２，７９Ｂ‐２，８０Ａ‐２，８０Ｂ‐２)と
    を有し、
    上記第１の部分(７９Ａ‐１，８０Ａ‐１，７９Ｂ‐１，８０Ｂ‐１)の面積が、上記第２の部分(７９Ａ‐２，７９Ｂ‐２，８０Ａ‐２，８０Ｂ‐２)の面積よりも大きいことを特徴とする電界効果トランジスタ。
  3. 活性領域上に設けられたソース電極(３８，８８，１３８)と、
    上記活性領域上に設けられたドレイン電極(３７，８７，１３７)と、
    上記ソース電極(３８，８８，１３８)と上記ドレイン電極(３７，８７，１３７)との間に設けられたゲート電極(１３，６３，１１３)と、
    上記ソース電極(３８，８８，１３８)上に形成されていると共に上記ソース電極(３８，８８，１３８)に電気的に接続されたソース電極パッド(１６，６６，１１６)と、
    上記ドレイン電極(３７，８７，１３７)上に形成されていると共に上記ドレイン電極(３７，８７，１３７)に電気的に接続されたドレイン電極パッド(１５，６５，１１５)と
    を備え、
    上記ソース電極(３８，８８，１３８)とドレイン電極(３７，８７，１３７)は、フィンガー状に延在しており、
    上記ソース電極(３８，８８，１３８)は、
    上記ドレイン電極(３７，８７，１３７)に対して、上記ドレイン電極(３７，８７，１３７)がフィンガー状に延在している方向である長手方向と交差する方向に隣り合うように形成されていると共に上記長手方向に延在しており、
    上記ドレイン電極(３７，８７，１３７)およびソース電極(３８，８８，１３８)およびゲート電極(１３，６３，１１３)上に形成された絶縁層(８，５８，１０８)を備え、
    上記ソース電極パッド(１６，６６，１１６)は、
    上記ドレイン電極(３７，８７，１３７)を覆う領域の面積が、上記ソース電極(３８，８８，１３８)を覆う領域の面積よりも小さく、
    上記ドレイン電極パッド(１５，６５，１１５)は、
    上記ソース電極(３８，８８，１３８)を覆う領域の面積が、上記ドレイン電極(３７，８７，１３７)を覆う領域の面積よりも小さく、
    上記フィンガー状のドレイン電極(３７，８７，１３７)と上記フィンガー状のソース電極(３８，８８，１３８)とが、上記長手方向と交差する方向に交互に複数配列されており、
    上記ドレイン電極パッド(１５，６５，１１５)は、
    ボンディングのためのボンディング部(２１，７１，１２３)と、
    上記ドレイン電極(３７，８７，１３７)に沿って長手方向に延在している複数の長手方向部(２２，７２，１２２，１２３)と、
    上記長手方向と交差する方向に延在して、上記複数の長手方向部(２２，７２，１２２)に連なっていると共に上記ボンディング部(２１，７１，１２３)に達している連結部(２３，２５，７５Ａ，７５Ｂ，１２５)と
    を有し、
    上記ボンディング部(２１，７１，１２３)は上記ドレイン電極パッド(１５，６５，１１５)の略中央に配置されていることを特徴とする電界効果トランジスタ。
  4. 活性領域上に設けられたソース電極(３８，８８，１３８)と、
    上記活性領域上に設けられたドレイン電極(３７，８７，１３７)と、
    上記ソース電極(３８，８８，１３８)と上記ドレイン電極(３７，８７，１３７)との間に設けられたゲート電極(１３，６３，１１３)と、
    上記ソース電極(３８，８８，１３８)上に形成されていると共に上記ソース電極(３８，８８，１３８)に電気的に接続されたソース電極パッド(１６，６６，１１６)と、
    上記ドレイン電極(３７，８７，１３７)上に形成されていると共に上記ドレイン電極(３７，８７，１３７)に電気的に接続されたドレイン電極パッド(１５，６５，１１５)と
    を備え、
    上記ソース電極(３８，８８，１３８)とドレイン電極(３７，８７，１３７)は、フィンガー状に延在しており、
    上記ソース電極(３８，８８，１３８)は、
    上記ドレイン電極(３７，８７，１３７)に対して、上記ドレイン電極(３７，８７，１３７)がフィンガー状に延在している方向である長手方向と交差する方向に隣り合うように形成されていると共に上記長手方向に延在しており、
    上記ドレイン電極(３７，８７，１３７)およびソース電極(３８，８８，１３８)およびゲート電極(１３，６３，１１３)上に形成された絶縁層(８，５８，１０８)を備え、
    上記ソース電極パッド(１６，６６，１１６)は、
    上記ドレイン電極(３７，８７，１３７)を覆う領域の面積が、上記ソース電極(３８，８８，１３８)を覆う領域の面積よりも小さく、
    上記ドレイン電極パッド(１５，６５，１１５)は、
    上記ソース電極(３８，８８，１３８)を覆う領域の面積が、上記ドレイン電極(３７，８７，１３７)を覆う領域の面積よりも小さく、
    上記フィンガー状のドレイン電極(３７，８７，１３７)と上記フィンガー状のソース電極(３８，８８，１３８)とが、上記長手方向と交差する方向に交互に複数配列されており、
    上記ソース電極パッド(１６，６６，１１６)は、
    ボンディングのためのボンディング部(２７，７７，１２７)と、
    上記ソース電極(３８，８８，１３８)に沿って長手方向に延在している複数の長手方向部(２６，７６，１２６，１２７)と、
    上記長手方向と交差する方向に延在して、上記複数の長手方向部(２６，７６，１２６)に連なっていると共に上記ボンディング部(２７，７７，１２７)に達している連結部(２８，２９，８０Ａ，８０Ｂ，１２８)と
    を有し、
    上記ボンディング部(２７，７７，１２７)は上記ソース電極パッド(１６，６６，１１６)の略中央に配置されていることを特徴とする電界効果トランジスタ。
  5. 請求項１から４のいずれか１つに記載の電界効果トランジスタにおいて、
    ヘテロ接合を有するＧａＮ系積層体(２，３，５２，５３，１０２，１０３)を備え、
    上記ＧａＮ系積層体(２，３，５２，５３，１０２，１０３)上に上記フィンガー状のソース電極(３８，８８，１３８)と上記フィンガー状のドレイン電極(３７，８７，１３７)および上記絶縁層(８，５８，１０８)が形成され、
    上記ドレイン電極パッド(１５，６５，１１５)は、上記絶縁層(８，５８，１０８)に形成されたビアホール(２４，７４，１２４)を経由して上記ドレイン電極(３７，８７，１３７)に電気的に接続され、
    上記ソース電極パッド(１６，６６，１１６)は、上記絶縁層(８，５８，１０８)に形成されたビアホール(３０，８１，１３０)を経由して上記ソース電極(３８，８８，１３８)に電気的に接続されていることを特徴とする電界効果トランジスタ。
  6. 請求項１から５のいずれか１つに記載の電界効果トランジスタにおいて、
    上記ドレイン電極パッド(１５，６５)を上記ドレイン電極(３７，８７)に電気的に接続するためのビアホール(２４，７４)は、上記絶縁層(８，５８)のうち、上記ドレイン電極パッド(１５，６５)の長手方向の両端部(２２Ａ，２２Ｂ，７２Ａ，７２Ｂ)に対応する箇所に形成されていることを特徴とする電界効果トランジスタ。
  7. 請求項１から６のいずれか１つに記載の電界効果トランジスタにおいて、
    上記ソース電極パッド(１６，６６)を上記ソース電極(３８，８８)に電気的に接続するためのビアホール(３０，８１)は、上記絶縁層(８，５８)のうち、上記ソース電極パッド(１６，６６)の長手方向の両端部(２６Ａ，２６Ｂ，７６Ａ，７６Ｂ)に対応する箇所に形成されていることを特徴とする電界効果トランジスタ。
  8. 請求項１に記載の電界効果トランジスタにおいて、
    上記ドレイン電極パッド(６５)の複数の連結部(７３Ａ，７３Ｂ，７５Ａ，７５Ｂ)は、
    上記複数の長手方向部(７２)に連なっている第１の連結部(７３Ｂ，７５Ｂ)と、
    上記複数の長手方向部(７２)に連なっていると共に上記ドレイン電極(３７，８７，１３７)の長手方向の中央との間の長手方向の距離が上記第１の連結部(７３Ｂ，７５Ｂ)と上記ドレイン電極(３７，８７，１３７)の長手方向の中央との間の長手方向の距離よりも長い第２の連結部(７３Ａ，７５Ａ)とを有し、
    上記第１の連結部(７３Ｂ，７５Ｂ)の面積が上記第２の連結部(７３Ａ，７５Ａ)の面積よりも大きいことを特徴とする電界効果トランジスタ。
  9. 請求項２に記載の電界効果トランジスタにおいて、
    上記ソース電極パッド(６６)の複数の連結部(７９Ａ，８０Ａ，７９Ｂ，８０Ｂ)は、
    上記複数の長手方向部(７６)に連なっている第１の連結部(７９Ｂ，８０Ｂ)と、
    上記複数の長手方向部(７６)に連なっていると共に上記ソース電極(８８)の長手方向の中央との間の長手方向の距離が上記第１の連結部(７９Ｂ，８０Ｂ)と上記ソース電極(８８)の長手方向の中央との間の長手方向の距離よりも長い第２の連結部(７９Ａ，８０Ａ)とを有し、
    上記第１の連結部(７９Ｂ，８０Ｂ)の面積が上記第２の連結部(７９Ａ，８０Ａ)の面積よりも大きいことを特徴とする電界効果トランジスタ。
  10. 活性領域上に設けられたソース電極(３８，８８，１３８)と、
    上記活性領域上に設けられたドレイン電極(３７，８７，１３７)と、
    上記ソース電極(３８，８８，１３８)と上記ドレイン電極(３７，８７，１３７)との間に設けられたゲート電極(１３，６３，１１３)と、
    上記ソース電極(３８，８８，１３８)上に形成されていると共に上記ソース電極(３８，８８，１３８)に電気的に接続されたソース電極パッド(１６，６６，１１６)と、
    上記ドレイン電極(３７，８７，１３７)上に形成されていると共に上記ドレイン電極(３７，８７，１３７)に電気的に接続されたドレイン電極パッド(１５，６５，１１５)と
    を備え、
    上記ソース電極(３８，８８，１３８)とドレイン電極(３７，８７，１３７)は、フィンガー状に延在しており、
    上記ソース電極(３８，８８，１３８)は、
    上記ドレイン電極(３７，８７，１３７)に対して、上記ドレイン電極(３７，８７，１３７)がフィンガー状に延在している方向である長手方向と交差する方向に隣り合うように形成されていると共に上記長手方向に延在しており、
    上記ソース電極パッド(１６，６６，１１６)は、
    上記ソース電極(３８，８８，１３８)に沿って長手方向に延在している複数の長手方向部(２６，７６，１２６，１２７)と、
    上記長手方向と交差する方向に延在して、上記複数の長手方向部(２６，７６，１２６，１２７)に連なっている連結部(２８，２９，７９Ａ，８０Ａ，７９Ｂ，８０Ｂ，１２８)と
    を有し、
    上記ソース電極パッド(１６，６６，１１６)は、上記長手方向における上記ソース電極パッド(１６，６６，１１６)の中央を通る線に対して線対称になるように形成されていることを特徴とする電界効果トランジスタ。
  11. 活性領域上に設けられたソース電極(３８，８８，１３８)と、
    上記活性領域上に設けられたドレイン電極(３７，８７，１３７)と、
    上記ソース電極(３８，８８，１３８)と上記ドレイン電極(３７，８７，１３７)との間に設けられたゲート電極(１３，６３，１１３)と、
    上記ソース電極(３８，８８，１３８)上に形成されていると共に上記ソース電極(３８，８８，１３８)に電気的に接続されたソース電極パッド(１６，６６，１１６)と、
    上記ドレイン電極(３７，８７，１３７)上に形成されていると共に上記ドレイン電極(３７，８７，１３７)に電気的に接続されたドレイン電極パッド(１５，６５，１１５)と
    を備え、
    上記ソース電極(３８，８８，１３８)とドレイン電極(３７，８７，１３７)は、フィンガー状に延在しており、
    上記ソース電極(３８，８８，１３８)は、
    上記ドレイン電極(３７，８７，１３７)に対して、上記ドレイン電極(３７，８７，１３７)がフィンガー状に延在している方向である長手方向と交差する方向に隣り合うように形成されていると共に上記長手方向に延在しており、
    上記ドレイン電極パッド(１５，６５，１１５)は、
    上記ドレイン電極(３７，８７，１３７)に沿って長手方向に延在している複数の長手方向部(２２，７２，１２２，１２３)と、
    上記長手方向と交差する方向に延在して、上記複数の長手方向部(２２，７２，１２２，１２３)に連なっている連結部(２３，２５，７３Ａ，７３Ｂ，７５Ａ，７５Ｂ，１２５)と
    を有し、
    上記ドレイン電極パッド(１５，６５，１１５)は、上記長手方向における上記ドレイン電極パッド(１５，６５，１１５)の中央を通る線に対して線対称になるように形成されていることを特徴とする電界効果トランジスタ。
  12. 請求項１から１１のいずれか１つに記載の電界効果トランジスタを備え、
    上記電界効果トランジスタは、ノーマリーオン型の電界効果トランジスタ(２０１)であり、
    さらに、上記ノーマリーオン型の電界効果トランジスタ(２０１)のソースにドレインが電気的に接続されたノーマリーオフ型のシリコン系のＭＯＳ型電界効果トランジスタ(２０２)と
    を備え、
    上記ノーマリーオン型の電界効果トランジスタ(２０１)のゲートと上記ノーマリーオフ型のシリコン系のＭＯＳ型電界効果トランジスタ(２０２)のソースとが電気的に接続され、上記ノーマリーオフ型のシリコン系のＭＯＳ型電界効果トランジスタ(２０２)のゲートに制御電圧を印加することによりオンオフ制御がなされることを特徴とするカスコード接続回路。
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