WO2012077585A1 - 積層セラミック電子部品 - Google Patents

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Definitions

  • the present invention relates to a multilayer ceramic electronic component, and more particularly to an improvement for improving the thermal shock resistance of the multilayer ceramic electronic component.
  • Patent Document 1 Japanese Unexamined Patent Application Publication No. 2005-136132 describes a technique for making a multilayer ceramic capacitor resistant to thermal stress.
  • dielectric layers are arranged in layers between a plurality of internal electrodes, and these are laminated along the laminating direction, and a dielectric is arranged on the outer peripheral side of the plurality of internal electrodes.
  • the laminated body formed as described above is a multilayer ceramic capacitor having a main body portion, and is the most on the end face (main surface) located in the lamination direction of the laminate and the end face (main surface) located in the lamination direction.
  • a pair of upper and lower margin portions (outer layer portions) in which no internal electrode exists are respectively disposed between the inner electrode and the inner electrode, and an end surface (side surface) positioned in a direction intersecting the stacking direction of the stacked body and the inner electrode
  • a pair of left and right margin portions (width direction gap portions) in which no internal electrode is present are respectively disposed between the end portions, the dimensions of the upper and lower margin portions (outer layer portions), and the left and right margin portions (width direction gap portions).
  • Dimensions are The difference between the dimensions of the upper and lower margin parts (outer layer part) and the left and right margin parts (width direction gap part) is within 20% of the dimensions of the upper and lower margin parts (outer layer part).
  • a multilayer ceramic capacitor that is resistant to thermal stress can be obtained even when a large number of internal electrodes are stacked.
  • a thermal shock is applied to the multilayer ceramic capacitor, for example, during solder reflow mounting.
  • a thermal stress test at 280 ° C. is performed. If it can withstand, it can withstand thermal shock during solder reflow mounting.
  • the multilayer ceramic capacitor has been described above, but the same problem can be encountered with multilayer ceramic electronic components other than the multilayer ceramic capacitor.
  • an object of the present invention is to provide a multilayer ceramic electronic component capable of realizing a higher level of thermal shock resistance.
  • the present invention includes a laminated body including a plurality of laminated ceramic layers and a plurality of internal electrodes located between the ceramic layers, and the laminated body extends in the extending direction of the ceramic layers and faces a pair of main surfaces, And a pair of opposite side surfaces and a pair of opposite end surfaces respectively extending in a direction orthogonal to the main surface, and the internal electrode is drawn out to any one of the pair of end surfaces, Laminations distributed in regions located across the gap in the width direction with respect to each of the pair of side surfaces, and distributed in regions located through the outer layer thickness with respect to each of the pair of main surfaces Directed to ceramic electronic components.
  • the present invention provides a first condition that the thickness of the internal electrode is 0.4 ⁇ m or less, and a width.
  • the second condition is that the directional gap is 30 ⁇ m or less, or the outer layer thickness is 35 ⁇ m or less.
  • the first condition that the thickness of the internal electrode is 0.4 ⁇ m or less is the same as in the case of the first aspect, but the second condition is that the width direction gap is 30 ⁇ m or less.
  • the outer layer thickness is 35 ⁇ m or less.
  • the third condition in addition to the first and second conditions in the first or second aspect, the third condition further satisfies the third condition that the coverage of the internal electrode is 75% or more. To be done.
  • the multilayer ceramic electronic component according to the present invention is used, for example, in the vicinity of an engine room of an automobile, or when a substrate after mounting the multilayer ceramic electronic component is further joined to some base material by welding or the like. Can withstand well.
  • the thermal shock of a higher load can be endured than when the condition according to the first aspect is satisfied, and further, the third aspect described above.
  • the condition by is satisfied, it is possible to withstand a higher thermal shock than when the condition by the second aspect is satisfied.
  • the size of the upper and lower margin portions (outer layer portion) and the size of the left and right margin portions (width direction gap portion) should be larger than 50 ⁇ m. Therefore, even if a crack due to thermal stress occurs, the idea of preventing it from reaching the capacitance forming portion appears.
  • the present invention by reducing the thickness of the internal electrode to 0.4 ⁇ m or less, suppressing the generation of stress due to the difference in the thermal expansion coefficient described above, the width direction gap and / or the outer layer thickness, Contrary to the case of Patent Document 1, the occurrence of structural defects such as cracks during thermal shock is suppressed by reducing the size. That is, the idea is to reduce the stress itself generated due to thermal stress and suppress the generation of cracks as much as possible.
  • FIG. 1 is a cross-sectional view illustrating a multilayer ceramic capacitor as an example of a multilayer ceramic electronic component according to an embodiment of the present invention.
  • FIG. 2 is an enlarged sectional view taken along line II-II in FIG. While showing the distribution of the gap in the width direction and the thickness of the outer layer of the samples prepared in Experimental Example 1 with the thickness of the internal electrode of 0.4 ⁇ m, the evaluation results of defect occurrence for each sample are It is the figure displayed with the symbol. While showing the distribution of the gap in the width direction and the thickness of the outer layer of the samples prepared in Experimental Example 1 with the internal electrode thickness of 0.2 ⁇ m, the evaluation results of defect occurrence for each sample are It is the figure displayed with the symbol.
  • the multilayer ceramic capacitor 1 includes a multilayer body 2 as a component body.
  • the multilayer body 2 includes a plurality of laminated ceramic layers 3 and a plurality of internal electrodes 4 and 5 positioned between the ceramic layers 3.
  • the internal electrodes 4 and the internal electrodes 5 are alternately arranged in the stacking direction.
  • the laminate 2 extends in the extending direction of the ceramic layer 3 and faces a pair of main surfaces 6 and 7 and a pair of side surfaces facing each other extending in a direction perpendicular to the main surfaces 6 and 7. It has a rectangular parallelepiped shape or a substantially rectangular parallelepiped shape having 8 and 9 and a pair of end faces 10 and 11 facing each other.
  • a plurality of internal electrodes 4 and 5 are drawn out from the end faces 10 and 11 of the laminate 2, respectively, and the respective end portions are exposed. The respective end portions of the internal electrodes 4 and the respective end portions of the internal electrode 5 are exposed.
  • the external electrodes 12 and 13 are formed so as to be electrically connected to each other.
  • the internal electrodes 4 and 5 are distributed in a region located via a predetermined width direction gap A with respect to each of the pair of side surfaces 8 and 9, and a pair of main surfaces
  • Each of 6 and 7 is distributed in a region located through a predetermined outer layer thickness B.
  • the second condition that the thickness B is 35 ⁇ m or less is satisfied.
  • both the width direction gap A is 30 ⁇ m or less and the outer layer thickness B is 35 ⁇ m or less.
  • the third condition that the coverage of the internal electrodes 4 and 5 is 75% or more is satisfied.
  • the lower limit of the thickness C of each of the internal electrodes 4 and 5 is about 0.05 ⁇ m
  • the outer layer thickness B is about 5 ⁇ m
  • the width direction gap A is about 5 ⁇ m.
  • a ceramic green sheet to be the ceramic layer 3 is prepared, and a conductive paste film to be the internal electrodes 4 and 5 is formed on the ceramic green sheet by printing. Is done.
  • a plurality of ceramic green sheets are laminated to produce a green laminate that is to be a laminate 2 including a plurality of green ceramic layers and a conductive paste film positioned between the green ceramic layers.
  • the thickness C of the internal electrodes 4 and 5 is made as thin as 0.4 ⁇ m or less in order to satisfy the first condition described above, it is not easy to satisfy the third condition that the coverage is maintained at 75% or more. For example, if the firing temperature is lowered, the coverage can be easily maintained at 75% or more, but on the other hand, the ceramic is not sufficiently sintered.
  • a heat treatment step to which an average temperature rising rate up to the maximum temperature is applied is 40 ° C./second or more, preferably 100 ° C./second or more is applied.
  • it is effective to cool without maintaining the temperature after reaching the maximum temperature.
  • the unfired laminate is degreased before the above-described heat treatment step.
  • the heat treatment step may be performed in an atmosphere in which an atmosphere gas on the oxidation side is supplied with respect to the equilibrium oxygen partial pressure of the base metal.
  • the ceramic layer 3 is made of a dielectric ceramic.
  • the present invention is not limited to a multilayer ceramic capacitor, but may be an inductor, a thermistor, a piezoelectric component, or the like. Therefore, according to the function of the multilayer ceramic electronic component, the ceramic layer may be composed of a dielectric ceramic, a magnetic ceramic, a semiconductor ceramic, a piezoelectric ceramic, or the like.
  • the multilayer ceramic capacitor 1 shown in FIG. 1 is a two-terminal type having two external terminals 12 and 13, but the present invention can also be applied to a multi-terminal type multilayer ceramic electronic component. it can.
  • Example 1 (1) Preparation of Sample A ceramic green sheet containing a ceramic powder mainly composed of barium titanate and an organic binder was formed on a base film so that the thickness after firing was 1 ⁇ m. Next, a conductive paste film to be an internal electrode was formed on the ceramic green sheet by screen printing so that the thickness shown in the column of “Internal electrode thickness” in Tables 1 and 2 was obtained after firing.
  • the internal electrode has a width as shown in the column of “width direction gap” in Table 1 and Table 2. The dimensions were adjusted to be distributed in the region located through the directional gap.
  • a predetermined number of green sheets on which the conductive paste film is formed are stacked so that the side where the conductive paste film is drawn is staggered, and further, the conductive paste film is formed so as to sandwich them.
  • a predetermined number of green sheets for the outer layer portion that were not stacked were stacked and heated / pressurized to produce a laminate block.
  • the number of laminated green sheets for the outer layer portion was adjusted so that the “outer layer thickness” in Tables 1 and 2 was obtained after firing.
  • the laminated body block was cut with a dicing saw to obtain an unfired laminated body.
  • the obtained unfired laminate was degreased by heat treatment at a maximum temperature of 240 ° C. in an N 2 airflow. Subsequently, firing was performed at a maximum temperature of 1180 ° C. in an N 2 —H 2 O—H 2 gas stream in an atmosphere having an oxygen partial pressure of 10 ⁇ 9.5 MPa.
  • the external electrode was formed on the end surface portion from which the internal electrode was drawn out of the sintered laminate thus obtained. More specifically, a conductive paste mainly composed of copper was applied and baked at 800 ° C. to form a base layer, and a Ni plating film and a Sn plating film were formed thereon by wet plating.
  • the obtained multilayer ceramic capacitor was confirmed to have the values of “internal electrode thickness”, “outer layer thickness”, and “width gap” shown in Tables 1 and 2 as follows.
  • the group of internal electrodes was divided into three equal parts with respect to the thickness direction of the sample, and was classified into three regions: an upper region, a middle region, and a lower region.
  • a perpendicular line was drawn perpendicular to the internal electrode and dividing the internal electrode into two in the width direction.
  • 25 layers of internal electrodes were selected from the center of each of the three regions, and the thicknesses of these internal electrodes on the perpendicular were measured.
  • the thickness of the internal electrode was measured at 75 locations for one sample, the thickness of the internal electrode was determined at a total of 225 locations of the three samples, and the average value thereof was determined. However, no count was made for locations where the internal electrodes were missing.
  • multilayer ceramic capacitors were prepared for each sample.
  • the resin was hardened so that the side surfaces were upright, and the side surfaces were polished along the width direction of the multilayer ceramic capacitors to obtain a polished cross section at half the width direction.
  • ion milling was performed on the polished cross section to remove sagging due to polishing. In this way, a second cross section for observation was obtained.
  • the average value of the outer layer thicknesses at a total of 60 locations for a total of six samples was obtained.
  • the outer layer thickness of each sample was a value as shown in the column of “outer layer thickness” in Tables 1 and 2 as intended.
  • FIG. 3 and 4 show the distribution state of the gap in the width direction and the outer layer thickness for a specific sample, and the evaluation results of the occurrence of defects are indicated by symbols ⁇ and ⁇ .
  • FIG. 3 shows the samples 37 to 55 shown in Table 2 in which the thickness of the internal electrode is 0.4 ⁇ m.
  • FIG. 4 shows the samples 56 to 65 shown in Table 2 with the internal electrode thickness of 0.2 ⁇ m.
  • FIGS. 3 and 4 when the defect occurrence rate is not 0% (particularly, when the defect occurrence rate is 100% in FIG. 3), it is indicated by ⁇ , and when it is 0%, it is indicated by ⁇ . Comparing FIG. 3 and FIG. 4, it can be seen that the same tendency appears as when the thickness of the internal electrode is 0.4 ⁇ m even when the thickness of the internal electrode is 0.4 ⁇ m.
  • the multilayer ceramic capacitor according to each sample having the outer dimensions shown in “Lengthwise dimension”, “Widthwise dimension”, and “Thickness direction dimension” in Table 3 through basically the same steps as in Experimental Example 1 Got. All the multilayer ceramic capacitors according to each sample had an internal electrode thickness of 0.4 ⁇ m, a width direction gap of 30 ⁇ m, and an outer layer thickness of 35 ⁇ m. Then, by controlling the maximum temperature in the firing step between 1100 ° C. and 1300 ° C., the coverage of the internal electrodes was changed as shown in the “Coverage” column of Table 3.
  • the “coverage” is higher. More specifically, when the “solder bath temperature” is 450 ° C., the “coverage” is 76% or more, and the “defect occurrence rate” When the “solder bath temperature” is 500 ° C., the “coverage” is 79% or more and the “defect occurrence rate” is 0%.

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Abstract

　たとえば５００℃といった高い温度による熱衝撃にも耐え得る積層セラミックコンデンサを提供する。　積層された複数のセラミック層（３）とセラミック層（３）間に位置する内部電極（４，５）とを含む積層体（２）を備え、積層体（２）は、セラミック層（３）の延びる方向に延びかつ互いに対向する１対の主面（６，７）、ならびに、主面（６，７）に対して直交する方向にそれぞれ延びる、互いに対向する１対の側面（８，９）および互いに対向する１対の端面を有する。内部電極（４，５）は、その厚み（Ｃ）が０．４μｍ以下であり、１対の側面（８，９）の各々に対して３０μｍ以下の幅方向ギャップ（Ａ）を介して位置しており、かつ１対の主面（６，７）の各々に対して３５μｍ以下の外層厚み（Ｂ）を介して位置する領域に分布している。

Description

積層セラミック電子部品
　この発明は、積層セラミック電子部品に関するもので、特に、積層セラミック電子部品の耐熱衝撃性の向上を図るための改良に関するものである。
　たとえば特開２００５－１３６１３２号公報（特許文献１）に、積層セラミックコンデンサを熱ストレスに強くするための技術が記載されている。
　より詳細には、特許文献１には、複数の内部電極間に層状に誘電体層がそれぞれ配置されてこれらが積層方向に沿って積層されるとともに複数の内部電極の外周側に誘電体が配置されることで形成された積層体が、本体部分とされた積層セラミックコンデンサであって、積層体の積層方向に位置する端面（主面）とこれら積層方向に位置する端面（主面）に最も近い内部電極との間に、内部電極が存在しない１対の上下マージン部（外層部）がそれぞれ配置され、積層体の積層方向に対して交差する方向に位置する端面（側面）と内部電極の端部との間に、内部電極が存在しない１対の左右マージン部（幅方向ギャップ部）がそれぞれ配置され、これら上下マージン部（外層部）の寸法および左右マージン部（幅方向ギャップ部）の寸法がそれぞれ５０～２００μｍとされ、上下マージン部（外層部）の寸法と左右マージン部（幅方向ギャップ部）の寸法との間の差が、上下マージン部（外層部）の寸法の２０％以内とされることを特徴とする積層セラミックコンデンサが記載されている。
　上記特許文献１によれば、内部電極を多数積層しても、熱ストレスに強い積層セラミックコンデンサが得られるとされている。積層セラミックコンデンサには、たとえばはんだリフロー実装の際などにおいて熱衝撃が加わるが、特許文献１に記載の実施例では、２８０℃での熱ストレス試験を実施しており、したがって、この熱ストレス試験に耐えることができれば、はんだリフロー実装時の熱衝撃に耐えることができる。
　しかし、近年、さらに高水準な耐熱衝撃性が求められつつある。たとえば、積層セラミックコンデンサが、自動車のエンジンルーム付近において使用される場合や、積層セラミックコンデンサを実装した後の基板を、さらに溶接等で何らかの基材と接合するような場合などにおいては、さらに高水準な耐熱衝撃性が求められる。このような場合には、特許文献１に記載の技術では対応できないことがあり、熱衝撃の結果、積層セラミックコンデンサにクラック等の構造欠陥がもたらされることがある。
　以上、積層セラミックコンデンサについて説明したが、同様の問題は、積層セラミックコンデンサ以外の積層セラミック電子部品についても遭遇し得る。
特開２００５－１３６１３２号公報
　そこで、この発明の目的は、より高水準な耐熱衝撃性を実現し得る積層セラミック電子部品を提供しようとすることである。
　この発明は、積層された複数のセラミック層とセラミック層間に位置する複数の内部電極とを含む積層体を備え、積層体は、セラミック層の延びる方向に延びかつ互いに対向する１対の主面、ならびに、主面に対して直交する方向にそれぞれ延びる、互いに対向する１対の側面および互いに対向する１対の端面を有し、内部電極は、１対の端面のいずれか一方にまで引き出され、１対の側面の各々に対して幅方向ギャップを介して位置する領域に分布しており、かつ１対の主面の各々に対して外層厚みを介して位置する領域に分布している、積層セラミック電子部品に向けられる。
　上記のような積層セラミック電子部品において、この発明は、前述した技術的課題を解決するため、第１の局面では、内部電極の厚みが０．４μｍ以下である、という第１の条件と、幅方向ギャップが３０μｍ以下である、または外層厚みが３５μｍ以下である、という第２の条件とを満たすことを特徴としている。
　この発明は、第２の局面では、上記第１の局面の場合よりも厳しい条件が要求される。すなわち、内部電極の厚みが０．４μｍ以下である、という第１の条件については、第１の局面の場合と同様であるが、第２の条件は、幅方向ギャップが３０μｍ以下であることと、外層厚みが３５μｍ以下であることとの双方とされる。
　この発明は、第３の局面では、上記第１または第２の局面における第１および第２の条件に加えて、さらに、内部電極のカバレッジが７５％以上である、という第３の条件を満たすようにされる。
　この発明によれば、後述する実験例から明らかになるように、たとえば５００℃といった高負荷の熱衝撃に耐えることが可能となる。したがって、この発明に係る積層セラミック電子部品は、たとえば、自動車のエンジンルーム付近において使用される場合や、これを実装した後の基板を、さらに溶接等で何らかの基材と接合するような場合などにおいても、十分に耐えることができる。
　前述した第２の局面による条件を満たす場合には、第１の局面による条件を満たす場合に比べて、より高負荷の熱衝撃に耐えるようにすることができ、さらに、前述した第３の局面による条件を満たす場合には、第２の局面による条件を満たす場合に比べて、より高負荷の熱衝撃に耐えるようにすることができる。
　一般的に、積層セラミック電子部品に対して熱衝撃が加わると、セラミック部分と内部電極の金属部分との熱膨張係数の違いによって応力が生じ、クラック等の構造欠陥が生じ得る。そして、構造欠陥が特定の起点から伸展して、内部電極が存在する内層部にまで達すると、ショート不良や耐湿性悪化を引き起こす。
　前述した特許文献１に記載の技術には、概略的に言えば、上下マージン部（外層部）の寸法および左右マージン部（幅方向ギャップ部）の寸法を５０μｍ以上というように、より大きくすることによって、熱ストレスによるクラックが発生しても、容量形成部に到達しないようにする思想が現れている。
　これに対して、この発明では、内部電極の厚みを０．４μｍ以下と薄くすることによって、前述した熱膨張係数の違いによる応力の発生を抑制しながら、幅方向ギャップおよび／または外層厚みを、特許文献１の場合とは逆に小さくすることによって、熱衝撃時のクラック等の構造欠陥の発生を抑制している。すなわち、熱ストレスに起因して発生する応力自体を減少させ、クラックの発生をできる限り抑える、という思想である。
この発明の一実施形態による積層セラミック電子部品の一例としての積層セラミックコンデンサを示す断面図である。 図１の線II－IIに沿う拡大断面図である。 実験例１において作製された試料のうち、内部電極の厚みが０．４μｍのものについての幅方向ギャップおよび外層厚みの分布状態を示しながら、各試料についての欠陥発生の評価結果を●および○の記号で表示した図である。 実験例１において作製された試料のうち、内部電極の厚みが０．２μｍのものについての幅方向ギャップおよび外層厚みの分布状態を示しながら、各試料についての欠陥発生の評価結果を●および○の記号で表示した図である。
　図１および図２を参照して、この発明が適用される積層セラミック電子部品の一例としての積層セラミックコンデンサ１の構造について説明する。
　積層セラミックコンデンサ１は、部品本体としての積層体２を備えている。積層体２は、積層された複数のセラミック層３とセラミック層３間に位置する複数の内部電極４および５とを備えている。内部電極４と内部電極５とは積層方向に交互に配置されている。
　積層体２は、セラミック層３の延びる方向に延びかつ互いに対向する１対の主面６および７、ならびに、主面６および７に対して直交する方向にそれぞれ延びる、互いに対向する１対の側面８および９および互いに対向する１対の端面１０および１１を有する、直方体状またはほぼ直方体状をなしている。
　積層体２の端面１０および１１には、それぞれ、複数の内部電極４および５が引き出され、各々の端部が露出していて、これら内部電極４の各端部および内部電極５の各端部を、それぞれ、互いに電気的に接続するように、外部電極１２および１３が形成されている。
　内部電極４および５は、図２に示すように、１対の側面８および９の各々に対して所定の幅方向ギャップＡを介して位置する領域に分布しており、かつ１対の主面６および７の各々に対して所定の外層厚みＢを介して位置する領域に分布している。
　このような積層セラミックコンデンサ１において、この発明では、内部電極４および５の各々の厚みＣが０．４μｍ以下である、という第１の条件と、幅方向ギャップＡが３０μｍ以下である、または外層厚みＢが３５μｍ以下である、という第２の条件とが満たされる。
　より好ましくは、上記第２の条件に関して、幅方向ギャップＡが３０μｍ以下であることと、外層厚みＢが３５μｍ以下であることとの双方を満たすようにされる。この好ましい実施態様において、さらに好ましくは、内部電極４および５のカバレッジが７５％以上である、という第３の条件を満たすようにされる。
　なお、現実の製造上の問題から、内部電極４および５の各厚みＣは０．０５μｍ程度が下限であり、外層厚みＢは５μｍ程度が下限であり、幅方向ギャップＡは５μｍ程度が下限であると見込むことができる。
　このような積層セラミックコンデンサ１を製造するにあたっては、まず、セラミック層３となるべきセラミックグリーンシートが用意され、セラミックグリーンシート上に、内部電極４および５となるべき導電性ペースト膜が印刷により形成される。次に、複数のセラミックグリーンシートが積層されることによって、複数の未焼成セラミック層と未焼成セラミック層間に位置する導電性ペースト膜とを備える、積層体２となるべき未焼成積層体が作製される。
　次いで、未焼成積層体を焼結させるための焼成工程が実施される。次いで、焼結した積層体２の端面１０および１１上に、それぞれ、外部電極１２および１３が形成され、積層セラミックコンデンサ１が完成される。
　前述した第１の条件を満たすようにするため、内部電極４および５の厚みＣを０．４μｍ以下と薄くすると、カバレッジを７５％以上に保つという第３の条件を満たすことが容易ではない。たとえば焼成温度を低くすれば、カバレッジを７５％以上に保ちやすいが、一方でセラミックの焼結が不足気味になる。
　この問題を解決するには、焼成工程において、最高温度までの平均昇温速度を４０℃／秒以上、好ましくは１００℃／秒以上とする温度プロファイルが適用された熱処理工程が実施され、さらに望ましくは、熱量を少なくするために、最高温度到達後、温度保持することなく冷却することが有効である。このような条件で焼成工程を実施すると、セラミックを十分に焼結させつつ、内部電極４および５のカバレッジを高く保つことができる。
　また、焼成工程において、上述の熱処理工程の前に、未焼成積層体は脱脂処理されることが好ましい。
　内部電極４および５が導電成分としてＮｉのような卑金属を含むとき、熱処理工程は、卑金属の平衡酸素分圧に対して酸化側の雰囲気ガスを供給した雰囲気中で実施されてもよい。
　この発明が、上述したように、図１に示した積層セラミックコンデンサ１に向けられるとき、セラミック層３は、誘電体セラミックから構成される。しかしながら、この発明が適用されるのは、積層セラミックコンデンサに限らず、その他、インダクタ、サーミスタ、圧電部品などであってもよい。したがって、積層セラミック電子部品の機能に応じて、セラミック層は、誘電体セラミックのほか、磁性体セラミック、半導体セラミック、圧電体セラミックなどから構成されてもよい。
　また、図１に示した積層セラミックコンデンサ１は、２個の外部端子１２および１３を備える２端子型のものであったが、多端子型の積層セラミック電子部品にもこの発明を適用することができる。
　以下に、この発明による効果を確認するために実施した実験例について説明する。
　［実験例１］
　（１）試料の作製
　チタン酸バリウムを主成分とするセラミック粉末と有機バインダとを含むセラミックグリーンシートを、焼成後の厚みが１μｍとなるようにベースフィルム上に成形した。次いで、上記セラミックグリーンシート上に、表１および表２の「内部電極の厚み」の欄に示す厚みが焼成後に得られるように、内部電極となるべき導電性ペースト膜をスクリーン印刷によって形成した。ここで、導電性ペースト膜の印刷パターンについては、後のカット工程および焼成工程を経て得られた積層体において、内部電極が表１および表２の「幅方向ギャップ」の欄に示すような幅方向ギャップを介して位置する領域に分布するように、その寸法を調整した。
　次に、導電性ペースト膜が形成されたグリーンシートを、導電性ペースト膜の引き出されている側が互い違いになるように所定の枚数積層し、さらにこれらを挟み込むように、導電性ペースト膜が形成されていない外層部用グリーンシートを所定の枚数積み重ね、加熱・加圧することによって、積層体ブロックを作製した。ここで、外層部用グリーンシートの積層枚数については、表１および表２の「外層厚み」が焼成後において得られるように調整した。
　次に、積層体ブロックをダイシングソーにてカットし、未焼成積層体を得た。
　次に、得られた未焼成積層体を、Ｎ２気流中において、最高温度２４０℃で熱処理することによって脱脂した。引き続き、Ｎ２－Ｈ２Ｏ－Ｈ２気流中、酸素分圧１０-9.5ＭＰａの雰囲気下において、最高温度１１８０℃にて焼成した。
　このようにして得られた焼結後の積層体に対し、内部電極が引き出された端面部に外部電極を形成した。より詳細には、銅を主成分とする導電性ペーストを塗布して、８００℃で焼き付けることで下地層を形成し、その上に、湿式めっきによって、Ｎｉめっき膜およびＳｎめっき膜を形成した。
　以上のようにして、各試料に係る積層セラミックコンデンサを得た。得られた積層セラミックコンデンサの外部電極を含む外形寸法は、表１および表２の「長さ方向寸法」、「幅方向寸法」および「厚み方向寸法」に示すとおりとなった。
　次に、得られた積層セラミックコンデンサについて、表１および表２に示した「内部電極の厚み」、「外層厚み」、「幅方向ギャップ」の値となることを以下のようにして確認した。
　（１）内部電極の厚み
　各試料において、３つの積層セラミックコンデンサを用意した。これら積層セラミックコンデンサの端面が立つように樹脂固めを行ない、端面を積層セラミックコンデンサの長さ方向に沿って研磨し、長さ方向の１／２の時点における研磨断面を得た。次に、この研磨断面に対しイオンミリングを行ない、研磨によるダレを除去した。このようにして、観察用の断面を得た。
　次に、内部電極の群を、試料の厚み方向に対して３等分し、上領域、中領域および下領域の３領域に分類した。また、断面において、内部電極に直交しかつ内部電極を幅方向に２分割する垂線を引いた。そして、上記３領域のそれぞれ中央部から２５層の内部電極を選択し、これら内部電極の、上記垂線上における厚みを測定した。
　以上より、１つの試料について７５箇所で内部電極の厚みを測定し、計３つの試料の合計２２５箇所で内部電極の厚みを求め、これらの平均値を求めた。ただし、内部電極が欠損している箇所についてはカウントしなかった。
　結果として、各試料の内部電極の厚みの平均値は、ほぼ狙いどおりの表１および表２の「内部電極の厚み」の欄に示すような値となることを確認した。
　（２）幅方向ギャップ
　幅方向ギャップを求めるため、上記（１）で得た観察用の断面を用いた。内部電極の存在する領域を試料の厚み方向に対して６等分に分割する位置にある７層の内部電極を特定した。これら７層の内部電極のうち、最上層の内部電極と最下層の内部電極とを除いた５層の内部電極が位置する箇所において、幅方向ギャップを、右側および左側の両方において、計１０箇所測定した。そして、計３つの試料の合計３０箇所の幅方向ギャップの値を求め、これらの平均値を求めた。
　結果として、各試料の幅方向ギャップの平均値は、ほぼ狙いどおりの表１および表２の「幅方向ギャップ」の欄に示すような値となることを確認した。
　（３）外層厚み
　外層厚みを求めるため、第１に、上記（１）で得た観察用の断面を用いた。内部電極に直交しかつ内部電極を幅方向に６等分する７本の垂線を引いた。これら７本の垂線のうち、両側２本の垂線を除いた５本の垂線上において、外層厚みを上側と下側の両側において、計１０箇所測定した。そして、計３つの試料の合計３０箇所の外層厚みをまず求めた。
　第２に、各試料において、さらに３つの積層セラミックコンデンサを用意した。これらの積層セラミックコンデンサについては、側面が立つように樹脂固めを行ない、側面を積層セラミックコンデンサの幅方向に沿って研磨し、幅方向の１／２の時点における研磨断面を得た。次に、この研磨断面に対しイオンミリングを行ない、研磨によるダレを除去した。このようにして、観察用の第２の断面を得た。
　この第２の断面において、内部電極に直交しかつ内部電極の重なり領域（長さ方向ギャップを除いた領域）を長さ方向に６等分する垂線を引いた。この７本の垂線のうち、両側２本の垂線を除いた５本の垂線上において、外層厚みを上側と下側の両側において、計１０箇所測定した。そして、計３つの試料の合計３０か所の外層厚みをさらに求めた。
　以上、合計６つの試料の計６０か所の外層厚みの平均値を求めた。結果として、各試料の外層厚みは、ほぼ狙いどおりの表１および表２の「外層厚み」の欄に示すような値となることを確認した。
　なお、表１および表２に示した試料１～７４では、すべて、内部電極のカバレッジは約８０％であった。カバレッジは、積層体を剥離した後、剥離面における内部電極パターンの中央付近の表面を光学顕微鏡で観察し、内部電極の存在している面積率を求め、これをカバレッジとした。
　（２）評価
　各試料に係る積層セラミックコンデンサに対して、以下のように熱衝撃試験を実施した。
　温度５００℃のはんだ槽に、各試料に係る積層セラミックコンデンサを２秒間浸漬する熱衝撃試験を実施し、光学顕微鏡観察により、構造欠陥発生の有無を評価した。この評価を１００個の試料について実施し、構造欠陥が発生した試料数の比率を求めた。その結果が、表１および表２の「欠陥発生率」の欄に示されている。
Figure JPOXMLDOC01-appb-T000001
Figure JPOXMLDOC01-appb-T000002
　図３および図４には、特定の試料について、幅方向ギャップおよび外層厚みの分布状態が示され、併せて、欠陥発生の評価結果が●および○の記号で表わされている。ここで、図３は、表２に示された、内部電極の厚みが０．４μｍの試料３７～５５について示したものである。図４は、表２に示された、内部電極の厚みが０．２μｍの試料５６～６５について示したものである。
　図３および図４では、欠陥発生率が０％でないとき（特に図３では、欠陥発生率が１００％であるとき）、●で表示され、０％であるとき、○で表示されている。図３と図４とを対比すれば、内部電極の厚みが０．４μｍの場合も、内部電極の厚みが０．２μｍの場合と同様の傾向が現れていることがわかる。
　表１ならびに図３および図４から、内部電極の厚みが０．４μｍ以下であり、かつ、外層厚みが３５μｍ以下であるか、幅方向ギャップが３０μｍ以下であるかの条件を満たせば、欠陥発生率を０％にできることがわかる。
　［実験例２］
　実験例２では、内部電極のカバレッジと熱衝撃試験による欠陥発生率との関係を評価した。
　実験例１の場合と基本的に同様の工程を経て、表３の「長さ方向寸法」、「幅方向寸法」および「厚み方向寸法」に示す外形寸法を有する、各試料に係る積層セラミックコンデンサを得た。各試料に係る積層セラミックコンデンサは、すべて、内部電極の厚みを０．４μｍ、幅方向ギャップを３０μｍ、外層厚みを３５μｍとした。そして、焼成工程における最高温度を、１１００℃～１３００℃の間で制御することにより、内部電極のカバレッジを、表３の「カバレッジ」の欄に示すように変化させた。
　得られた各試料において、実験例１と同様の方法にて、「内部電極の厚み」、「幅方向ギャップ」、「外層厚み」を測定したところ、上述のように、ほぼ狙いどおりの値となることを確認した。
　また、内部電極のカバレッジも、ほぼ狙いどおりの値となった。
　得られた各試料について、はんだ槽の温度を、表３の「はんだ槽温度」の欄に示すように設定したことを除いて、実験例１の場合と同様の要領で、熱衝撃試験を実施し、構造欠陥が発生した試料数の比率を求めた。その結果が表３の「欠陥発生率」の欄に示されている。
Figure JPOXMLDOC01-appb-T000003
　表３から、内部電極のカバレッジが７５％以上である条件を満たす方が欠陥発生率の低減により効果があることが確認できる。
　すなわち、表３において、「欠陥発生率」が０％となった試料について、「カバレッジ」に注目すると、「はんだ槽温度」が４００℃のとき、「カバレッジ」が７５％以上で、「欠陥発生率」が０％となっている。このことから、まず、少なくとも４００℃の熱衝撃に対しては、「カバレッジ」が７５％以上であることが好ましいことがわかる。
　より高温の熱衝撃に対しては、「カバレッジ」がより高いことが好ましく、より具体的には、「はんだ槽温度」が４５０℃のとき、「カバレッジ」が７６％以上で、「欠陥発生率」が０％となり、「はんだ槽温度」が５００℃のとき、「カバレッジ」が７９％以上で、「欠陥発生率」が０％となっている。
１　積層セラミックコンデンサ
２　積層体
３　セラミック層
４，５　内部電極
６，７　主面
８，９　側面
１０，１１　端面

Claims (3)

  1. 　積層された複数のセラミック層と前記セラミック層間に位置する複数の内部電極とを含む積層体を備え、
    　前記積層体は、前記セラミック層の延びる方向に延びかつ互いに対向する１対の主面、ならびに、前記主面に対して直交する方向にそれぞれ延びる、互いに対向する１対の側面および互いに対向する１対の端面を有し、
    　前記内部電極は、１対の前記端面のいずれか一方にまで引き出され、１対の前記側面の各々に対して幅方向ギャップを介して位置する領域に分布しており、かつ１対の前記主面の各々に対して外層厚みを介して位置する領域に分布している、
    積層セラミック電子部品であって、
    　前記内部電極の厚みが０．４μｍ以下である、という第１の条件と、
    　前記幅方向ギャップが３０μｍ以下である、または前記外層厚みが３５μｍ以下である、という第２の条件と
    を満たす、積層セラミック電子部品。
  2. 　積層された複数のセラミック層と前記セラミック層間に位置する内部電極とを含む積層体を備え、
    　前記積層体は、前記セラミック層の延びる方向に延びかつ互いに対向する１対の主面、ならびに、前記主面に対して直交する方向にそれぞれ延びる、互いに対向する１対の側面および互いに対向する１対の端面を有し、
    　前記内部電極は、１対の前記端面のいずれか一方にまで引き出され、１対の前記側面の各々に対して幅方向ギャップを介して位置する領域に分布しており、かつ１対の前記主面の各々に対して外層厚みを介して位置する領域に分布している、
    積層セラミック電子部品であって、
    　前記内部電極の厚みが０．４μｍ以下である、という第１の条件と、
    　前記幅方向ギャップが３０μｍ以下である、および前記外層厚みが３５μｍ以下である、という第２の条件と
    を満たす、積層セラミック電子部品。
  3. 　さらに、前記内部電極のカバレッジが７５％以上である、という第３の条件を満たす、請求項１または２に記載の積層セラミック電子部品。
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