JP2015133470A - 積層セラミックキャパシタ及びその実装基板 - Google Patents

Abstract

【課題】本発明は、積層セラミックキャパシタ及びその実装基板に関する。
【解決手段】本発明は、複数の誘電体層が積層されたセラミック本体と、上記誘電体層を介して上記セラミック本体の両端面に交互に露出するように形成された複数の第１及び第２内部電極を含む活性層と、上記活性層の上下側に形成された上部及び下部カバー層と、上記セラミック本体の両端面をそれぞれ覆うように形成された第１及び第２外部電極と、を含み、上記上部または下部カバー層の厚さをＣ、上記活性層の幅方向マージンをＭ、上記セラミック本体の幅−厚さ方向の断面積をＡｃ、上記活性層において上記第１及び第２内部電極が厚さ方向に重なる部分の幅−厚さ方向の断面積をＡａと規定するとき、１．８２６≦Ｃ／Ｍ≦４．６８６及び０．２１４２≦Ａａ／Ａｃ≦０．４９１１である積層セラミックキャパシタを提供する。
【選択図】図１

Description

本発明は、積層セラミックキャパシタ（ＭＬＣＣ、Ｍｕｌｔｉ−Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）及びその実装基板に関する。

積層チップ電子部品の一つである積層セラミックキャパシタは、液晶表示装置（ＬＣＤ、Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）及びプラズマ表示装置パネル（ＰＤＰ、Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの映像機器、コンピュータ、個人携帯用端末機（ＰＤＡ、Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）及び携帯電話などの多様な電子製品の基板に装着されて電気を充填または放電させる役割をするチップ形態のコンデンサである。

このような積層セラミックキャパシタは、小型でありながら、高容量が保障され、実装が容易であるという長所により、多様な電子装置の部品として用いられることができる。

上記積層セラミックキャパシタは、複数の誘電体層と、上記誘電体層の間に異なる極性を有する内部電極と、が交互に積層された構造を有することができる。

このとき、上記誘電体層は圧電性及び電歪性を有するため、積層セラミックキャパシタに直流または交流電圧が印加されると、上記内部電極の間で圧電現象が生じて振動が発生する可能性がある。

このような振動は、積層セラミックキャパシタの外部電極を通じて上記積層セラミックキャパシタが実装された基板に伝達され、上記基板全体が音響反射面となり、雑音となる振動音を発生させる。

上記振動音は、人に不快感を与える２０〜２０，０００Ｈｚ領域の可聴周波数に該当し、このように人に不快感を与える振動音をアコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）という。

最近、積層セラミックキャパシタにおいて、上記アコースティックノイズの度合いが品質を決定する主な要素の一つとして位置づけられている。

また、積層セラミックキャパシタの高容量化に伴い、誘電体の機械的変形量が増加することは必要不可欠な現象であるため、これを解決するための多様な試みが行われていた。

このうち、基板と積層セラミックキャパシタを接合するために用いられるはんだ（ｓｏｌｄｅｒ）の量を制御してアコースティックノイズを調節する方法が開示された。

しかし、この場合、はんだの量を減らすほど基板と積層セラミックキャパシタの固着高度が低下し、また、はんだの量を減らしてもアコースティックノイズの大きな減少を期待することは困難であった。

他の方法としては、積層セラミックキャパシタの内部構造を変化させる方法があった。

しかし、一般に、上記積層セラミックキャパシタの内部構造を変化させる方法としては、製品のサイズまたは形態そのものを変化する場合が多かったため、適切な実装方法を別に導入せねばならないという課題が残った。

さらに他の方法としては、積層セラミックキャパシタの実装方向を制御する方法がある。

しかし、上記積層セラミックキャパシタの実装方向を制御する方法は、実装方向を整列する必要があるため、別に先行工程が必要になるという短所があった。

特開１９９４−２１５９７８号公報

当技術分野では、一般に、規格化された積層セラミックキャパシタの形態で製作され、水平または垂直の実装方向の区分なく同一形態で実装されても、最小限のアコースティックノイズのみを発生させることができる新たな方案が求められてきた。

本発明の一側面は、複数の誘電体層が積層されたセラミック本体と、上記誘電体層を介して上記セラミック本体の両端面に交互に露出するように形成された複数の第１及び第２内部電極を含む活性層と、上記活性層の上下側に形成された上部及び下部カバー層と、上記セラミック本体の両端面それぞれ覆うように形成された第１及び第２外部電極と、を含み、上記上部または下部カバー層の厚さをＣ、上記活性層の幅方向マージンをＭ、上記セラミック本体の幅−厚さ方向の断面積をＡｃ、上記活性層において上記第１及び第２内部電極が厚さ方向に重なる部分の幅−厚さ方向の断面積をＡａと規定するとき、１．８２６≦Ｃ／Ｍ≦４．６８６及び０．２１４２≦Ａａ／Ａｃ≦０．４９１１である積層セラミックキャパシタを提供する。

本発明の一実施形態において、上記積層セラミックキャパシタは、１０ｕＦ以上の容量を有することができる。

本発明の一実施形態において、上記セラミック本体の幅と厚さの差は、１５％以下であることができる。

上記誘電体層の厚さは、０．９〜１．７５μｍであることができる。

上記活性層の幅方向マージンは、９０μｍ以上であることができる。

本発明の他の側面は、上部に第１及び第２電極パッドを有する基板と、上記基板上に設置された積層セラミックキャパシタと、を含み、上記積層セラミックキャパシタは、複数の誘電体層が積層されたセラミック本体、上記誘電体層を介して上記セラミック本体の両端面に交互に露出するように形成され、実装面に対して水平に配置された複数の第１及び第２内部電極を含む活性層、上記活性層の上下側に形成された上部及び下部カバー層、及び上記セラミック本体の両端面をそれぞれ覆うように形成された第１及び第２外部電極を含み、上記上部または下部カバー層の厚さをＣ、上記活性層の幅方向マージンをＭ、上記セラミック本体の幅−厚さ方向の断面積をＡｃ、上記活性層において上記第１及び第２内部電極が厚さ方向に重なる部分の幅−厚さ方向の断面積をＡａと規定するとき、１．８２６≦Ｃ／Ｍ≦４．６８６及び０．２１４２≦Ａａ／Ａｃ≦０．４９１１である積層セラミックキャパシタの実装基板を提供する。

本発明のさらに他の側面は、上部に第１及び第２電極パッドを有する基板と、上記基板上に設置された積層セラミックキャパシタと、を含み、上記積層セラミックキャパシタは、複数の誘電体層が積層されたセラミック本体、上記誘電体層を介して上記セラミック本体の両端面に交互に露出するように形成され、実装面に対して垂直に配置された複数の第１及び第２内部電極を含む活性層、上記活性層の上下側に形成された上部及び下部カバー層、及び上記セラミック本体の両端面をそれぞれ覆うように形成された第１及び第２外部電極を含み、上記上部または下部カバー層の厚さをＣ、上記活性層の幅方向マージンをＭ、上記セラミック本体の幅−厚さ方向の断面積をＡｃ、上記活性層において上記第１及び第２内部電極が厚さ方向に重なる部分の幅−厚さ方向の断面積をＡａと規定するとき、１．８２６≦Ｃ／Ｍ≦４．６８６及び０．２１４２≦Ａａ／Ａｃ≦０．４９１１である積層セラミックキャパシタの実装基板を提供する。

本発明のさらに他の側面は、複数のセラミックグリーンシートを設ける段階と、上記複数のセラミックグリーンシートに導電性ペーストを印刷して複数の第１及び第２内部電極を形成する段階と、上記第１及び第２内部電極が交互に配置されるように上記複数のセラミックグリーンシートを積層して積層セラミック本体を形成する段階と、上記積層セラミック本体の上下面に上部及び下部カバー層をそれぞれ形成する段階と、を含み、上記上部または下部カバー層の厚さをＣ、上記第１及び第２内部電極と上記セラミック本体との幅方向マージンをＭ、上記セラミック本体の幅−厚さ方向の断面積をＡｃ、上記活性層において上記第１及び第２内部電極が厚さ方向に重なる部分の幅−厚さ方向の断面積をＡａと規定するとき、１．８２６≦Ｃ／Ｍ≦４．６８６及び０．２１４２≦Ａａ／Ａｃ≦０．４９１１である積層セラミックキャパシタの製造方法を提供する。

本発明の一実施形態において、上記積層セラミック本体を約８５℃において約１，０００ｋｇ・ｆ／ｃｍ^２の圧力条件で等圧圧縮成形（ｉｓｏｓｔａｔｉｃ ｐｒｅｓｓｉｎｇ）する段階をさらに含むことができる。

本発明の一実施形態において、上記積層セラミック本体を個別のチップ状に切断し、切断されたチップを大気雰囲気において約２３０℃、約６０時間維持して脱バインダーを行う段階をさらに含むことができる。

本発明の一実施形態において、上記チップを、約１２００℃において第１及び第２内部電極が酸化しないようにＮｉ／ＮｉＯ平衡酸素分圧より低い１０^−１１から１０^−１０ａｔｍの酸素分圧下の還元雰囲気で焼成する段階をさらに含むことができる。

本発明の一実施形態によると、積層セラミックキャパシタを垂直実装または水平実装するときに発生するアコースティックノイズが両場合において大差のない最小限のサイズを有するようにすることにより、チップの実装方向性をなくすという効果がある。

本発明の一実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。 図１の積層セラミックキャパシタを垂直実装方向に回転させた後、積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。 図１のＡ−Ａ’線に沿った断面図である。 図１の積層セラミックキャパシタが基板に実装された形状を示した斜視図である。 図２の積層セラミックキャパシタが基板に実装された形状を示した断面図である。 図４及び図５の実装基板のアコースティックノイズを測定した後、比較したグラフである。 焼結前のチタン酸バリウム（ＢＴ）粉末の平均粒径及びセラミックグリーンシートの厚さによる耐電圧特性の変化を示したグラフである。

以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

また、明細書全体において、ある構成要素を「含む」とは、特に反対される記載がない限り、他の構成要素を除外するのではなく、他の構成要素をさらに含むことができることを意味する。

また、本発明の実施形態を明確に説明するために六面体の方向を定義すると、図面に示されたＬ、Ｗ及びＴはそれぞれ長さ方向、幅方向及び厚さ方向を示す。

積層セラミックキャパシタ

図１は本発明の一実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図であり、図２は図１の積層セラミックキャパシタを垂直実装方向に回転させた後、積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。

図１及び図２を参照すると、本発明の一実施形態による積層セラミックキャパシタ１００は、セラミック本体１１０と、第１及び第２内部電極１２１、１２２を含む活性層１１５と、上部及び下部カバー層１１２、１１３と、第１及び第２外部電極１３１、１３２と、を含む。

セラミック本体１１０は、複数の誘電体層１１１を積層してから焼成することで形成されるが、このようなセラミック本体１１０の形状、寸法及び誘電体層１１１の積層数は本実施形態に示されるものに限定されない。

このとき、セラミック本体１１０の長さと幅の差は、１５％以下であることが好ましいが、本発明はこれに限定されない。

また、セラミック本体１１０を形成する複数の誘電体層１１１は、焼結された状態で、隣接する誘電体層１１１間の境界が走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには確認できないほど一体化されていることができる。

なお、セラミック本体１１０は、六面体状を有することができる。

本実施形態では、説明の便宜のために、セラミック本体１１０の対向する厚さ方向の面を第１及び第２主面１、２、第１及び第２主面１、２を連結し、対向する長さ方向の面を第１及び第２端面３、４、及び第１及び第２端面３、４と直交する対向する幅方向の面を第１及び第２側面５、６と定義する。

このようなセラミック本体１１０は、キャパシタの容量形成に寄与する部分である活性層１１５と、上下マージン部として活性層１１５の上下部にそれぞれ形成された上部及び下部カバー層１１２、１１３と、を含むことができる。

活性層１１５は、誘電体層１１１を介して複数の第１及び第２内部電極１２１、１２２を繰り返し積層して形成されることができる。

上部及び下部カバー層１１２、１１３は、内部電極を含まないことを除いては、誘電体層１１１と同一の材質及び構成を有することができるが、本発明はこれに限定されない。

上部及び下部カバー層１１２、１１３は、単一または二つ以上の誘電体層を活性層１１５の上下面にそれぞれ厚さ方向に積層して形成することができ、基本的には物理的または化学的ストレスによる第１及び第２内部電極１２１、１２２の損傷を防止する役割をすることができる。

また、誘電体層１１１は、高誘電率を有するセラミック材料、例えば、チタン酸バリウム（ＢａＴｉＯ_３）系またはチタン酸ストロンチウム（ＳｒＴｉＯ_３）系粉末を含むことができるが、十分な静電容量が得られるものであれば、本発明はこれに限定されない。

また、誘電体層１１１には、上記セラミック粉末とともに、必要に応じて、セラミック添加剤や有機溶剤、可塑剤、結合剤、分散剤などがさらに添加されることができる。

上記セラミック添加剤は、遷移金属酸化物または炭化物、希土類元素、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）などであることができるが、本発明はこれに限定されない。

このとき、誘電体層１１１の厚さは、積層セラミックキャパシタ１００の容量設計に応じて任意に変更することができ、１層の厚さが０．９μｍ、好ましくは０．９〜１．７５μｍになるように構成することができるが、本発明はこれに限定されない。

誘電体層１１１の厚さが０．９μｍ未満の場合は、耐電圧特性が劣化する可能性があり、１．７５μｍを超過すると、容量具現率が基準値に比べて低く示されるおそれがある。

本実施形態では、従来の積層セラミックキャパシタに比べて上下に隣接する内部電極の間隔を減らすことにより、同一のチップサイズにおいて相対的に少ない内部電極の積層数で同一容量を具現することができ、上部及び下部カバー層を一定の厚さに確保できることから、内部電極のクラックを防止でき、アコースティックノイズを低減させることができる。

第１及び第２内部電極１２１、１２２は、異なる極性を有する電極で、誘電体層１１１の一面に所定の厚さで導電性金属を含む導電性ペーストを印刷して誘電体層１１１の積層方向に沿って両端面に交互に露出するように形成されることができ、その間に配置された誘電体層１１１によって電気的に絶縁されることができる。

第１及び第２内部電極１２１、１２２は、セラミック本体１１０の両端面に交互に露出する部分によって第１及び第２外部電極１３１、１３２とそれぞれ電気的に連結されることができる。

これにより、第１及び第２外部電極１３１、１３２に電圧が印加されると、対向する第１及び第２内部電極１２１、１２２の間に電荷が蓄積され、このとき、積層セラミックキャパシタ１００の静電容量は活性層１１５において第１及び第２内部電極１２１、１２２が重なる領域の面積に比例するようになる。

このとき、第１及び第２内部電極は、積層セラミックキャパシタの容量が１０ｕＦ以上になるように積層することができる。

このような第１または第２内部電極１２１、１２２の厚さは、用途に応じて決定されることができる。例えば、セラミック本体１１０のサイズを考慮して０．２〜１．０μｍの範囲内にあるように決定されることができるが、本発明はこれに限定されない。

例えば、第１または第２内部電極１２１、１２２の厚さが０．２μｍ未満の場合、電極連結性及び耐電圧特性が低下する可能性がある。また、第１または第２内部電極１２１、１２２の厚さが１．０μｍを超過すると、活性層１１５とマージンの段差によってデラミネーション（ｄｅｌａｍｉｎａｔｉｏｎ）が激しくなるおそれがある。

また、第１及び第２内部電極１２１、１２２を形成する導電性ペーストに含まれる導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）またはこれらの合金であることができるが、本発明はこれに限定されない。

なお、上記導電性ペーストの印刷方法としては、スクリーン印刷法やグラビア印刷法などを用いることができるが、本発明はこれに限定されない。

第１及び第２外部電極１３１、１３２は、セラミック本体１１０の第１及び第２端面３、４をそれぞれ覆うように形成される。

また、第１及び第２外部電極１３１、１３２は、セラミック本体１１０の第１及び第２端面３、４から第１及び第２主面１、２の一部と第１及び第２側面５、６の一部まで伸びるように形成されることができる。

このような第１及び第２外部電極１３１、１３２は、導電性金属を含む導電性ペーストによって形成されることができる。

また、上記導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）またはこれらの合金であることができるが、本発明はこれに限定されない。

以下では、本実施形態による積層セラミックキャパシタに含まれる構成要素の寸法と電気的特性及びアコースティックノイズとの関係について説明する。

図３は積層セラミックキャパシタに含まれる構成要素の寸法関係について説明すべく、図１の積層セラミックキャパシタをＡ−Ａ’線に沿って切断して概略的に示した断面図である。

図３では、それぞれの上部及び下部カバー層１１２、１１３の厚さをＣ、活性層１１５の幅方向マージンをＭ、セラミック本体１１０の幅−厚さ方向の断面積をＡｃ、活性層１１５の幅−厚さ方向の断面積をＡａと規定する。

ここで、活性層１１５の幅方向マージンＭは、第１及び第２内部電極１２１、１２２が重なる部分の端部からセラミック本体１１０の一側面までの距離を意味する。

一方、従来の積層セラミックキャパシタでは、誘電材料の圧電特性により、電源が印加されると、活性層にアコースティックノイズが発生した。特に、高容量の積層セラミックキャパシタでは、このような圧電特性が増加してアコースティックノイズの発生が激しくなる可能性があった。

上記アコースティックノイズは、フィールド（ｆｉｅｌｄ）の印加方向に発生するストレイン（ｓｔｒａｉｎ）が主因であるため、活性層の上下側にマージン部を拡大することでアコースティックノイズを減らすことができる。

また、アコースティックノイズは、積層セラミックキャパシタが垂直に実装されているか、それとも水平に実装されているかによってそのサイズが異なるため、積層セラミックキャパシタを基板へ実装するとき、実装方向を正確に確認してから実装する必要があり、実装方向を誤った場合にはアコースティックノイズが設計より大きく発生するという問題点もあった。

これに対し、本実施形態では、Ｃ／Ｍが１．８２６≦Ｃ／Ｍ≦４．６８６、Ａａ／Ａｃが０．２１４２≦Ａａ／Ａｃ≦０．４９１１の範囲を満たすと、積層セラミックキャパシタを垂直実装または水平実装した両場合において発生するアコースティックノイズの差異を最小限にすることができる。即ち、積層セラミックキャパシタを垂直実装または水平実装した両場合のアコースティックノイズ値は殆ど同一である。

上記Ｃ／Ｍが１．８２６未満の場合は、アコースティックノイズの減少効果がなく、積層セラミックキャパシタを水平実装するとき、垂直実装の場合に比べてアコースティックノイズが大きく発生する可能性がある。

また、上記Ｃ／Ｍが４．６８６を超過すると、誘電体層のマージンが狭すぎて積層体を一つのチップに切断する過程で切断不良が発生する可能性が高くなる。

なお、上記Ａａ／Ａｃ値が０．２１４２未満の場合は、容量が設計要求値に比べて不足し、上記Ａａ／Ａｃ値が０．４９１１を超過すると、水平実装と垂直実装のアコースティックノイズ比が１．１を超過してアコースティックノイズが異なるという問題点があり得る。

したがって、積層セラミックキャパシタが１．８２６≦Ｃ／Ｍ≦４．６８６及び０．２１４２≦Ａａ／Ａｃ≦０．４９１１の範囲を満たす場合、容量を確保しながら、チップの実装方向性をなくして積層セラミックキャパシタが基板に間違った方向に実装されてアコースティックノイズが大きく発生することを防止でき、積層体を一つのチップに切断する過程で切断不良を発生するおそれを防止することができる。

積層セラミックキャパシタの実装基板

図４は図１の積層セラミックキャパシタが基板に実装された形状を示した斜視図であり、図５は図２の積層セラミックキャパシタが基板に実装された形状を示した断面図である。

図４及び図５を参照すると、本実施形態による積層セラミックキャパシタ１００の実装基板２００は、積層セラミックキャパシタ１００の第１及び第２内部電極１２１、１２２が実装面に対して水平または垂直に実装される基板２１０と、基板２１０の上面に離れるように形成された第１及び第２電極パッド２２１、２２２と、を含む。

このとき、積層セラミックキャパシタ１００は、下部カバー層１１３が基板２１０に向かって配置され、第１及び第２外部電極１３１、１３２がそれぞれ第１及び第２電極パッド２２１、２２２上に接触されるように位置した状態で、はんだ２３１、２３２によって基板２１０と電気的に連結されることができる。

上記のように積層セラミックキャパシタ１００が基板２１０に実装された状態で、電圧が印加されると、アコースティックノイズが発生するようになる。

このとき、第１及び第２電極パッド２２１、２２２のサイズは、積層セラミックキャパシタ１００の第１及び第２外部電極１３１、１３２と第１及び第２電極パッド２２１、２２２を連結するはんだ２３０の量を決定する指標になり得る。また、このようなはんだ２３０の量によってアコースティックノイズのサイズが調節されることができるが、本発明はこれに限定されない。

一般に、積層セラミックキャパシタ１００において、アコースティックノイズが発生する理由は、積層セラミックキャパシタ１００に電界が印加されると、誘電体層１１１の逆圧電特性によって積層セラミックキャパシタ１００の活性層で電界を受けた誘電物質が物理的な変形を起こして積層セラミックキャパシタ１００の表面上に変位を発生させるためである。

このとき、積層セラミックキャパシタ１００の表面に変位が発生するのは、誘電体層１１１の変形によって発生する力により上部またはカバー層１１２、１１３が変形されるためであると判断される。

即ち、上部または下部カバー層１１２、１１３が曲がると理解されてもよい。また、このような上部または下部カバー層１１２、１１３の変形量は、（上部または下部カバー層の長さ／上部または下部カバー層の厚さ）^３に比例するようになる。

したがって、積層セラミックキャパシタ１００は、規格化されたサイズを有することから、積層セラミックキャパシタ１００そのものの変形量を抑えてアコースティックノイズを減らすためには、上部または下部カバー層１１２、１１３の厚さを増加させることができる。

一方、上記電界による誘電体層１１１の変形は、ポアソン効果（Ｐｏｉｓｓｏｎ Ｅｆｆｅｃｔ）による厚さ方向の変形にとどまらず、幅方向の変形ももたらす。

このとき、発生する変形量は、（セラミック本体の長さＴ／活性層の幅方向マージンＭ）^３に比例するようになる。

一般に、積層セラミックキャパシタ１００において厚さ方向の変位が幅方向の変位に比べて大きく発生するため、垂直実装型のアコースティックノイズが水平実装型のアコースティックノイズに比べてさらに低減されることができる。

図６は本実施形態による積層セラミックキャパシタを図４及び図５のように実装基板に実装した後、それぞれのアコースティックノイズを測定してから比較した示したグラフである。

図６を参照すると、積層セラミックキャパシタの長さ×幅が１．６ｍｍ×０．８ｍｍである実施例１の場合、垂直実装型ではアコースティックノイズが約３８ｄＢ、水平実装型ではアコースティックノイズが４０ｄＢであった。

また、積層セラミックキャパシタの長さ×幅が１．０ｍｍ×０．５ｍｍである実施例２の場合、垂直実装型ではアコースティックノイズが約３１ｄＢ、水平実装型ではアコースティックノイズが約３４ｄＢであった。

したがって、実装方向に関係なく同一水準のアコースティックノイズを具現するためには、一般の積層セラミックキャパシタに比べて上部及び下部カバー層の厚さをさらに厚く形成する必要がある。但し、上記上部及び下部カバー層の厚さが厚くなりすぎると、むしろ幅方向の変位が厚さ方向の変位に比べて大きくなるため適正範囲にする必要がある。

実験例

本発明の実施例及び比較例による積層セラミックキャパシタは以下のように製作された。

まず、チタン酸バリウム（ＢａＴｉＯ_３）などのパウダーを含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥して複数のセラミックグリーンシートを設けた。

次に、上記セラミックグリーンシート上にスクリーンなどを用いて導電性ペーストを塗布し、上記セラミックグリーンシートの両端面に交互に露出するように第１または第２内部電極を形成した。

その後、上記セラミックグリーンシートを上記第１及び第２内部電極が交互に配置されるように複数個積層して積層体を製作した。

このとき、上記第１及び第２内部電極が形成されていないセラミックグリーンシートを上記積層体の上面及び下面にそれぞれ積層して上部及び下部カバー層を形成した。

続いて、上記上部及び下部カバー層が形成された積層体を約８５℃において約１，０００ｋｇ・ｆ／ｃｍ^２の圧力条件で等圧圧縮成形（ｉｓｏｓｔａｔｉｃ ｐｒｅｓｓｉｎｇ）した。

その後、圧着されたセラミック積層体を個別のチップ状に切断し、切断されたチップを大気雰囲気において約２３０℃、約６０時間維持して脱バインダーを行った。

次いで、約１２００℃において第１及び第２内部電極が酸化しないようにＮｉ／ＮｉＯ平衡酸素分圧より低い１０^−１１から１０^−１０ａｔｍの酸素分圧下の還元雰囲気で焼成してセラミック本体を製作した。

ここで、製造工程上の条件は一つの例示に過ぎず、本発明の積層セラミックキャパシタを製造する細部条件は場合によって多様に変更される。

このとき、焼成後の上記セラミック本体１１０の長さ×幅×厚さ（Ｌ×Ｗ×Ｔ）は、約２．０ｍｍ×１．２ｍｍ×１．２ｍｍであった。

次に、上記セラミック本体の第１及び第２端面に第１及び第２外部電極をそれぞれ形成する工程を経て積層セラミックキャパシタを完成させた。

ここで、上記積層セラミックキャパシタの長さ×幅×厚さの製作公差は±０．１ｍｍ内の範囲に設定し、これを満たす場合、実装しようとする基板に垂直または水平に実装した。

下記実験に用いられた積層セラミックキャパシタは同一の活性層を有しており、上部または下部カバー層の厚さ及びセラミック本体の幅方向マージンのみを調節してからアコースティックノイズを測定した。

このとき、アコースティックノイズは、誘電特性に起因する値であるため、実験に用いられる積層セラミックキャパシタの誘電容量はすべて約１０ｕＦの値を有するようにし、少なくとも１０．３ｕＦを超過しないように調節した。

下記表１では、ＨＮは積層セラミックキャパシタが基板に水平実装された場合のアコースティックノイズ値、ＶＮは積層セラミックキャパシタが基板に垂直実装された場合のアコースティックノイズ値をそれぞれ示す。

上記表１を参照すると、Ｃ／Ｍ値の範囲が１．８２６〜４．６８６である試料８、１５〜２２、２８〜３１、３４〜４０及び４７〜５２において、積層セラミックキャパシタが水平実装された場合のアコースティックノイズＨＮと積層セラミックキャパシタが垂直実装された場合のアコースティックノイズＶＮの比ＨＮ／ＶＮは０．９〜１．１の範囲とわずかであることが確認できた。

したがって、水平または垂直の実装方向に関係なく、積層セラミックキャパシタの一定のアコースティックノイズを具現するための上記Ｃ／Ｍの値は、１．８２６≦Ｃ／Ｍ≦４．６８６の範囲であることが分かる。

また、上記ＣＭ値が１．８２６≦Ｃ／Ｍ≦４．６８６の範囲を満たすと、セラミック本体の幅Ｗと厚さＴの差が１５％以下であることが確認できた。

一方、活性層の幅方向マージンＭのサイズが９０μｍ未満である試料３２〜５５では切断不良が確認できた。

したがって、製品の切断不良を防止できる活性層の幅方向マージンＭは、９０μｍ以上であることが分かる。

また、カバー層の厚さＣを過度に増加させた試料１７〜２３、３１、３９〜４５及び５３〜５５では、完成されたチップのサイズが大きくなりすぎて規格化された積層セラミックキャパシタのサイズを満たせないことが分かる。

下記表２は、セラミック本体の幅−厚さ方向の断面積Ａｃと活性層において第１及び第２内部電極が厚さ方向に重なる部分の幅−厚さ方向の断面積Ａａの比Ａａ／Ａｃを示したものである。

上記Ａａ／Ａｃは、積層セラミックキャパシタのセラミック本体の幅方向中心部から厚さ方向に切開した断面を走査電子顕微鏡で撮った写真を基準にそれぞれの寸法を測定して得られたものである。

上記表２を参照すると、すべての試料で耐電圧は殆ど類似しており、Ａａ／Ａｃ値の範囲が０．２１４２〜０．４９１１である試料４〜１０では容量具現率が１００％以上、水平実装垂直実装のアコースティックノイズが類似していることが確認できた。

上記Ａａ／Ａｃ値が０．２１４２未満である試料１１及び１２では容量具現率が１００％未満になるという問題点が発生した。また、上記Ａａ／Ａｃ値が０．４９１１を超過する試料１〜３では水平実装及び垂直実装におけるアコースティックノイズの比が１．１を超過するという問題点が発生した。

一方、積層セラミックキャパシタの静電容量は、内部電極間の距離に反比例するため、誘電体層の厚さを減少させると静電容量を増加させることができる。

また、積層セラミックキャパシタの耐電圧特性は、内部電極間に電位差が印加されるときに発生する電場（Ｅｌｅｃｔｒｉｃ Ｆｉｅｌｄ、Ｅ）＝Ｖ／ｄの式を満たすため、内部電極間の距離が近くなるほど増加するようになる。

なお、材料の固有物性である絶縁耐力（Ｄｉｅｌｅｃｔｒｉｃ Ｓｔｒｅｎｇｔｈ）より大きい電場が印加されると破壊（Ｂｒｅａｋ Ｄｏｗｎ）されることから、誘電体層の厚さが減少する場合に同一電位が印加されると、印加される電場の強さが増加するようになって耐電圧特性は弱くなる。

即ち、同一の静電容量を具現するためには、誘電体層の厚さを減少させるときに発生する劣化現象を制御できれば、静電容量密度（ｃａｐａｃｉｔａｎｃｅ ｄｅｎｓｉｔｙ）をさらに増加させることができる。

図７は焼結前のチタン酸バリウム（ＢＴ）粉末の平均粒径及びセラミックグリーンシートの厚さによる耐電圧特性の変化を示したグラフである。

本実施形態では１２０〜３００ｎｍ級のＢＴ粉末を用いることができる。

実施例１では１２０ｎｍ級のＢＴ粉末、実施例２では１８０ｎｍ級のＢＴ粉末、及び実施例３では３００ｎｍ級のＢＴ粉末が適用された。

図７によると、セラミックグリーンシートの厚さが３μｍ以上の領域では３００ｎｍ級のＢＴ粉末が適用された実施例３の場合に最も優れた耐電圧特性が具現できたことが分かる。

また、セラミックグリーンシートの厚さが１．５〜３μｍの領域では、１８０ｎｍ級のＢＴ粉末が適用された実施例２の場合に最も優れた耐電圧特性が具現できた。

なお、セラミックグリーンシートの厚さが１．５μｍ以下の領域では、１２０ｎｍ級のＢＴ粉末が適用された実施例１の場合に最も優れた耐電圧特性が具現できた。

即ち、セラミックグリーンシートの厚さ領域によって最適の耐電圧特性を具現するための最適のＢＴ粉末のサイズが存在し、小さいサイズの粉末を用いるほど、薄いグリーンシートへの適用時の耐電圧特性の具現にさらに効果的であることが確認できた。

小さいサイズのＢＴ粉末が適用される場合、分散性及び膜特性を具現するために大きいサイズのＢＴ粉末に比べてさらに多い有機物を使用せねばならなくなることから、均一なグリーンシートの物性を具現するためにはさらに多くの有機物が必要となる。

また、小さいサイズのＢＴ粉末の場合、グリーンシートの表面粗度（粗度、Ｒｏｕｇｈｎｅｓｓ、粗さ）の具現に有利で、焼成後にグリーンシートの均一度が増加するようになるため、平均的に同一厚さを具現しても、最小厚さがさらに増加し、耐電圧特性が改善できる。

このような微粒子のＢＴ粉末は、例えば、水熱合成法によって製造されることができる。

水熱合成法について説明すると、水酸化バリウム八水和物（Ｂａ（ＯＨ）_２８Ｈ_２Ｏ）と水酸化バリウムに対して約１ｍｏｌ％含量のテトラヒドロキシシラン（ｔｅｔｒａｈｙｄｒｏｘｙ ｓｉｌａｎｅ）を反応器に入れて窒素でパージングした後、１００℃以上で攪拌してから溶かし、酸化チタン（ＴｉＯ_２）ゾルも約６０℃以上に加温した後、バリウム（Ｂａ）溶液と酸化チタン（ＴｉＯ_２）ゾルを急速に投入してから混合し、１１０℃において３００ｒｐｍ以上で高速攪拌を行い、これを１０分間反応させ、チタン酸バリウムに全て転移させてシードを形成した後、純水を入れて混合液の濃度及びｐＨを約１１．５ｐＨに減らし、２５０℃に昇温して２０時間の間チタン酸バリウムを粒成長させてＢＴ粉末を製造する方法である。

下記表３は誘電体層の厚さを調節して測定した積層セラミックキャパシタの容量具現率及び耐電圧特性を示したものである。

上記表３では、誘電体層の厚さが減少すると、耐電圧が減少し、静電容量が増加することが確認できた。

また、誘電体層の厚さが０．５μｍ未満に減少する試料１の場合、急激に耐電圧特性が劣化することが確認できた。

このような急激な耐電圧特性の劣化は、ＢＴ粉末サイズが減少するにつれ、さらに薄いセラミックグリーンシートの領域に発生するようになる。

上記表３によると、誘電体層の厚さが０．９μｍ以上の試料４〜７では積層数が５００未満であっても耐電圧が１００Ｖ以上であることが分かる。

これに対し、誘電体層の厚さが１．７５を超過する試料６及び７の場合、容量具現率が１００％より低く示された。

したがって、耐電圧及び容量具現率の基準値をともに満たす誘電体層の厚さは、０．９〜１．７５μｍであることが確認できる。

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。

１００ 積層セラミックキャパシタ
１１０ セラミック本体
１１１ 誘電体層
１１２ 上部カバー層
１１３ 下部カバー層
１１５ 活性層
１２１、１２２ 第１及び第２内部電極
１３１、１３２ 第１及び第２外部電極
２００ 実装基板
２１０ 基板
２２１、２２２ 第１及び第２電極パッド
２３１、２３２ はんだ

Claims (19)

1. 複数の誘電体層が積層されたセラミック本体と、
   前記誘電体層を介して前記セラミック本体の両端面に交互に露出するように形成された複数の第１及び第２内部電極を含む活性層と、
   前記活性層の上下側に形成された上部及び下部カバー層と、
   前記セラミック本体の両端面をそれぞれ覆うように形成された第１及び第２外部電極と、を含み、
   前記上部または下部カバー層の厚さをＣ、前記活性層の幅方向マージンをＭ、前記セラミック本体の幅−厚さ方向の断面積をＡｃ、前記活性層において前記第１及び第２内部電極が厚さ方向に重なる部分の幅−厚さ方向の断面積をＡａと規定するとき、１．８２６≦Ｃ／Ｍ≦４．６８６及び０．２１４２≦Ａａ／Ａｃ≦０．４９１１である、積層セラミックキャパシタ。
2. 積層セラミックキャパシタは１０ｕＦ以上の容量を有する、請求項１に記載の積層セラミックキャパシタ。
3. 前記セラミック本体の幅と厚さの差は１５％以下である、請求項１に記載の積層セラミックキャパシタ。
4. 前記誘電体層の厚さは０．９〜１．７５μｍである、請求項１に記載の積層セラミックキャパシタ。
5. 前記活性層の幅方向マージンは９０μｍ以上である、請求項１に記載の積層セラミックキャパシタ。
6. 上部に第１及び第２電極パッドを有する基板と、
   前記基板上に設置された積層セラミックキャパシタと、を含み、
   前記積層セラミックキャパシタは、複数の誘電体層が積層されたセラミック本体、前記誘電体層を介して前記セラミック本体の両端面に交互に露出するように形成され、実装面に対して水平に配置された複数の第１及び第２内部電極を含む活性層、前記活性層の上下側に形成された上部及び下部カバー層、及び前記セラミック本体の両端面をそれぞれ覆うように形成された第１及び第２外部電極を含み、前記上部または下部カバー層の厚さをＣ、前記活性層の幅方向マージンをＭ、前記セラミック本体の幅−厚さ方向の断面積をＡｃ、前記活性層において前記第１及び第２内部電極が厚さ方向に重なる部分の幅−厚さ方向の断面積をＡａと規定するとき、１．８２６≦Ｃ／Ｍ≦４．６８６及び０．２１４２≦Ａａ／Ａｃ≦０．４９１１である、積層セラミックキャパシタの実装基板。
7. 前記積層セラミックキャパシタは１０ｕＦ以上の容量を有する、請求項６に記載の積層セラミックキャパシタの実装基板。
8. 前記セラミック本体の幅と厚さの差は１５％以下である、請求項６に記載の積層セラミックキャパシタの実装基板。
9. 前記誘電体層の厚さは０．９〜１．７５μｍである、請求項６に記載の積層セラミックキャパシタの実装基板。
10. 前記活性層の幅方向マージンは９０μｍ以上である、請求項６に記載の積層セラミックキャパシタの実装基板。
11. 上部に第１及び第２電極パッドを有する基板と、
    前記基板上に設置された積層セラミックキャパシタと、を含み、
    前記積層セラミックキャパシタは、複数の誘電体層が積層されたセラミック本体、前記誘電体層を介して前記セラミック本体の両端面に交互に露出するように形成され、実装面に対して垂直に配置された複数の第１及び第２内部電極を含む活性層、前記活性層の上下側に形成された上部及び下部カバー層、及び前記セラミック本体の両端面をそれぞれ覆うように形成された第１及び第２外部電極を含み、前記上部または下部カバー層の厚さをＣ、前記活性層の幅方向マージンをＭ、前記セラミック本体の幅−厚さ方向の断面積をＡｃ、前記活性層において前記第１及び第２内部電極が厚さ方向に重なる部分の幅−厚さ方向の断面積をＡａと規定するとき、１．８２６≦Ｃ／Ｍ≦４．６８６及び０．２１４２≦Ａａ／Ａｃ≦０．４９１１である、積層セラミックキャパシタの実装基板。
12. 前記積層セラミックキャパシタは１０ｕＦ以上の容量を有する、請求項１１に記載の積層セラミックキャパシタの実装基板。
13. 前記セラミック本体の幅と厚さの差は１５％以下である、請求項１１に記載の積層セラミックキャパシタの実装基板。
14. 前記誘電体層の厚さは０．９〜１．７５μｍである、請求項１１に記載の積層セラミックキャパシタの実装基板。
15. 前記活性層の幅方向マージンは９０μｍ以上である、請求項１１に記載の積層セラミックキャパシタの実装基板。
16. 複数のセラミックグリーンシートを設ける段階と、
    前記複数のセラミックグリーンシートに導電性ペーストを印刷して複数の第１及び第２内部電極を形成する段階と、
    前記第１及び第２内部電極が交互に配置されるように前記複数のセラミックグリーンシートを積層して積層セラミック本体を形成する段階と、
    前記積層セラミック本体の上下面に上部及び下部カバー層をそれぞれ形成する段階と、を含み、
    前記上部または下部カバー層の厚さをＣ、前記第１及び第２内部電極と前記セラミック本体との幅方向マージンをＭ、前記セラミック本体の幅−厚さ方向の断面積をＡｃ、前記活性層において前記第１及び第２内部電極が厚さ方向に重なる部分の幅−厚さ方向の断面積をＡａと規定するとき、１．８２６≦Ｃ／Ｍ≦４．６８６及び０．２１４２≦Ａａ／Ａｃ≦０．４９１１である、積層セラミックキャパシタの製造方法。
17. 前記積層セラミック本体を約８５℃において約１，０００ｋｇ・ｆ／ｃｍ^２の圧力条件で等圧圧縮成形（ｉｓｏｓｔａｔｉｃ ｐｒｅｓｓｉｎｇ）する段階をさらに含む、請求項１６に記載の積層セラミックキャパシタの製造方法。
18. 前記積層セラミック本体を個別のチップ状に切断し、切断されたチップを大気雰囲気において約２３０℃、約６０時間維持して脱バインダーを行う段階をさらに含む、請求項１７に記載の積層セラミックキャパシタの製造方法。
19. 前記チップを、約１２００℃において第１及び第２内部電極が酸化しないようにＮｉ／ＮｉＯ平衡酸素分圧より低い１０^−１１から１０^−１０ａｔｍの酸素分圧下の還元雰囲気で焼成する段階をさらに含む、請求項１８に記載の積層セラミックキャパシタの製造方法。

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