WO2012017909A1 - プリント配線板の製造方法及びプリント配線板 - Google Patents

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浩人 飯田
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三井金属鉱業株式会社
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Definitions

  • the present invention relates to a printed wiring board manufacturing method and a printed wiring board that employ filled vias as an interlayer connection method, and more particularly to a printed wiring board manufacturing method and a printed wiring board in which a wiring pattern is formed by a subtractive method.
  • semiconductor integrated circuit elements used as computer microprocessors and the like have become increasingly faster and more multifunctional.
  • semiconductor elements used as computer microprocessors and the like have become increasingly faster and more multifunctional.
  • the pitch between terminals of the semiconductor elements tends to become narrower.
  • a package substrate or the like (hereinafter referred to as a “package substrate or the like”) that is a printed wiring board on which a semiconductor element is mounted has a finer wiring pattern due to a narrow pitch between terminals of the semiconductor element. It has been demanded.
  • an outer layer circuit (surface layer circuit) on which a semiconductor element is mounted and an inner layer circuit are connected to each other through blind via holes (non-through holes) or through holes (through holes).
  • an insulating layer and a copper foil as an outer layer are stacked on an inner layer substrate on which an inner layer circuit is formed, and non-through holes for interlayer connection are formed. And forming an electroless copper plating layer and an electrolytic copper plating layer on the copper foil in the non-through hole, in the through hole, and on the outer layer, and the outer layer and the inner layer are formed by the non-through hole and the through hole.
  • a method for performing interlayer connection is described. At this time, a filled via filling the inside of the hole is formed in the non-through hole by electroless copper plating and electrolytic copper plating. Further, a copper plating layer having a predetermined thickness composed of an electroless copper plating layer and an electrolytic copper plating layer is formed on the inner wall of the through hole. Then, an outer layer circuit is formed by the subtractive method.
  • the outer layer circuit has, for example, a wiring pattern pitch width of 40 ⁇ m or less, a line / space. There is a demand for a fine wiring pattern (hereinafter, L / S) of 20 ⁇ m / 20 ⁇ m or less.
  • Patent Document 1 a copper plating layer having a thickness of about 35 ⁇ m is formed on the inner wall of the through hole in order to ensure interlayer connection.
  • vacuum etching, anisotropic etching, and the like are known as methods for forming such a fine level circuit by the subtractive method. It becomes necessary.
  • the semi-additive method if a semi-additive method is applied, it is possible to form such a fine circuit.
  • the semi-additive method generally has a higher manufacturing cost and a lower yield than the subtractive method.
  • a plating thickness of 20 ⁇ m or more is required.
  • the present inventor has conceived a printed wiring board manufacturing method and a printed wiring board according to the present invention, and has achieved the above object.
  • the printed wiring board manufacturing method has a surface roughness (Rzjis) of an adhesive surface (lamination surface) of 2 ⁇ m or less and a thickness of 5 ⁇ m or less via an insulating layer.
  • a blind hole forming step of forming a blind hole with the conductor layer as a bottom, and an electroless copper plating layer on the surface of the copper foil layer and the inner wall surface of the blind hole Forming an electrolytic copper plating layer on the surface of the electroless copper plating layer so that the total thickness of the copper layer provided on the insulating layer and the plating step is 15 ⁇ m or less; Fill blind holes to the same position Panel plating step, etching resist forming step for forming an etching resist layer having a thickness of 15 ⁇ m or less on the surface of the copper layer, and etching step for etching the copper layer after the etching resist layer is formed to form a wiring pattern It is characterized by providing.
  • the layer thickness of the copper foil layer after the electroless copper plating and the layer thickness of the electroless copper plating layer are totaled.
  • the thickness is preferably 3 ⁇ m or less.
  • a copper foil with a primer resin layer provided with a primer resin layer for ensuring adhesion to the insulating layer on the adhesive surface.
  • the printed wiring board according to the present invention is a printed wiring board in which a copper layer and a conductor layer are interlayer-connected by a filled via having the conductor layer as a bottom portion through an insulating layer, and the copper layer is an adhesive surface
  • stacked the copper foil layer, the electroless copper plating layer, and the electrolytic copper plating layer which were formed using the non-roughening copper foil whose surface roughness (Rzjis) is 2 micrometers or less and whose thickness is 5 micrometers or less in order
  • the electrolytic copper plating layer is formed on the surface of the electroless copper plating layer by a panel plating method so that the total thickness (D) of the copper layer provided on the insulating layer is 15 ⁇ m or less.
  • the filled via is characterized in that the electrolytic copper plating layer is formed and filling by electrolytic copper plating is completed to the same position as the surface of the electrolytic copper plating layer.
  • the total thickness of the non-roughened copper foil layer and the layer thickness of the electroless copper plating layer may be 3 ⁇ m or less. preferable.
  • a wiring pattern of L / S 20 ⁇ m / 20 ⁇ m or less is formed on the copper layer.
  • the filling plating inside the blind via is completed as compared with the case where the interlayer connection is made using the through hole.
  • the thickness of the electrolytic copper plating layer formed up to this can be reduced.
  • the electrolytic copper plating layer can be formed on the surface of the electroless copper plating layer, and the blind hole can be filled to the same position as the surface of the electrolytic copper plating layer.
  • a thin copper layer of 15 ⁇ m or less can be formed.
  • the copper foil layer is formed using the non-roughened copper foil having an extremely smooth adhesive surface, it is not necessary to perform over-etching for dissolving the roughened portion. For this reason, a reduction in the top width can be suppressed as compared with the case where overetching is required, and a finer wiring pattern can be formed.
  • the copper foil layer is formed using an ultrathin copper foil having a thickness of 5 ⁇ m or less, the half etching step before forming the electroless copper plating layer can be eliminated.
  • the electrolytic copper plating layer is formed so that the total thickness of the copper layer formed on the insulating layer is 15 ⁇ m or less, the half-etching step after the formation of the electrolytic copper plating layer is unnecessary. it can. Therefore, according to the present invention, it is possible to prevent the in-plane variation of the thickness of the copper layer due to half etching, to increase the circuit formation accuracy, and to increase the reliability of the obtained circuit.
  • the printed wiring board 100 according to the present invention is a double-sided printed wiring board or a multilayer printed wiring board having three or more conductor patterns. Since the printed wiring board according to the present invention can form a fine wiring pattern, it can be suitably used as a printed wiring board for mounting a semiconductor element called a package substrate, an interposer, or the like. Moreover, it may be used not only as a printed wiring board for mounting a semiconductor element, but also as a mother board or an inner layer circuit, and the use of the printed wiring board is not particularly limited. In the following, in order to distinguish between the conductor pattern constituting the copper layer 10 shown in FIG. 1 and the conductor pattern constituting the conductor layer 30, the conductor pattern constituting the copper layer 10 is referred to as a wiring pattern (not shown). The conductor pattern constituting the conductor layer 30 is referred to as a circuit pattern 31.
  • the printed wiring board 100 according to the present invention has a configuration in which a copper layer 10 and a conductor layer 30 are interlayer-connected via an insulating layer 20 by a filled via 40 having the conductor layer 30 as a bottom.
  • the copper connection between the copper layer 10 and the conductor layer 30 means that the wiring pattern constituting the copper layer 10 and the line pattern 31 constituting the conductor layer 30 are electrically connected. That means.
  • the copper layer 10 has the structure by which the copper foil layer 11, the electroless copper plating layer 12, and the electrolytic copper plating layer 13 were laminated
  • the filled via 40 has the conductor layer 30 as a bottom, and an inner wall surface of a through hole (hereinafter referred to as a blind hole 41) penetrating the copper layer 10 and the insulating layer 20 is covered with the electroless copper plating layer 12. Furthermore, the interior of the blind hole 41 is filled to the same position as the surface of the electrolytic copper plating layer 13.
  • the inside of the blind hole 41 is filled up to the same position as the surface of the electrolytic copper plating layer 13” means that the surface position of the electrolytic copper plating filled in the blind hole 41 and the insulating layer
  • the surface position of the electrolytic copper plating layer 13 formed on the electroless copper plating layer 12 on the substrate 20 substantially coincides with each other, and the deviation in the depth (thickness) direction of both surface positions is within 5 ⁇ m.
  • the printed wiring board 100 according to the present invention will be described mainly by taking the multilayer printed wiring board 100 further including an insulating layer 20 and a conductor layer (not shown) below the conductor layer 30 as an example.
  • the wiring board 100 may be a double-sided printed wiring board.
  • the configuration of each layer and the configuration of the filled via 40 will be described.
  • the copper layer 10 is an outer conductor layer on which a semiconductor element is mounted. As described above, the copper foil layer 11, the electroless copper plating layer 12, and the electrolytic copper plating layer 13 are laminated in order. Have a configuration.
  • the total thickness (D) of the copper layer 10 is 15 ⁇ m or less.
  • the total thickness (D) of the copper layer 10 refers to the layer thickness (D 1 ) of the copper foil layer 11, the layer thickness (D 2 ) of the electroless copper plating layer 12, and the electrolytic copper plating layer 13.
  • the total thickness (D D 1 + D 2 + D 3 ) obtained by adding the layer thickness (D 3 ).
  • the pitch width is 40 ⁇ m by the subtractive method, or the line / space width of the wiring pattern (hereinafter, A fine wiring pattern with L / S) of 20 ⁇ m / 20 ⁇ m or less can be formed.
  • the total thickness (D) of the copper layer 10 is preferably 13 ⁇ m or less, and more preferably 10 ⁇ m or less. According to the method for manufacturing a printed wiring board according to the present invention to be described later, the total thickness (D) of the copper layer 10 can be 10 ⁇ m or less, and a finer wiring pattern can be formed.
  • the copper foil layer 11 is formed using a non-roughened copper foil having a surface roughness (Rzjis) of an adhesive surface of 2 ⁇ m or less and a thickness of 5 ⁇ m or less.
  • a smooth adhesive surface having a surface roughness (Rzjis) of 2 ⁇ m or less is laminated on the insulating layer 20.
  • a half etching process can be made unnecessary by using the non-roughened copper foil of 5 micrometers or less.
  • a copper foil having a thickness exceeding 5 ⁇ m it is necessary to reduce the thickness of the copper foil layer 11 by a half etching process. In this case, the in-plane variation of the copper foil layer increases, which affects the circuit formation accuracy, which is not preferable.
  • Layer thickness (D 1 ) of copper foil layer 11 is not particularly defined.
  • the layer thickness of the copper foil layer 11 (D 1), it is preferred thickness of the electroless copper plating layer 12 (D 1) and the total thickness of (D 1 + D 2) is 3 ⁇ m or less.
  • the thickness (D 1 + D 2 ) when the electroless copper plating layer 12 is laminated on the copper foil layer 11 exceeds 3 ⁇ m, it is difficult to form the total thickness (D) of the copper layer 10 to 15 ⁇ m or less. Because there is.
  • non-roughened copper foil When using an extremely thin non-roughened copper foil in this way, use a non-roughened copper foil with a carrier in which the support (carrier) is peelably laminated on the other side of the bonding surface of the ultrathin non-roughened copper foil. It is preferable to do.
  • the handleability when the non-roughened copper foil is laminated on the insulating layer 20 is improved.
  • an ultrathin copper foil having a layer thickness of 3 ⁇ m or less is also preferably used. be able to
  • Primer resin layer In order to ensure good adhesion between the copper foil layer 11 and the insulating layer 20, a primer resin layer is interposed between the copper foil layer 11 and the insulating layer 20 in the laminate. It is preferable.
  • the primer resin layer referred to in the present invention is a layer having a thickness of 1 ⁇ m to 5 ⁇ m made of a resin composition having an insulating property and having good adhesion to the insulating layer 20.
  • a primer resin film is prepared, a non-roughened copper foil is laminated on the insulating layer 20 via the primer resin film, and hot pressing or the like is performed.
  • a primer resin layer can be formed between the insulating layer 20 and the copper foil layer 11.
  • a method is adopted in which a primer resin composition is applied to the surface of the insulating layer 20 to form a primer resin layer, a copper foil is laminated on the primer resin layer, and hot pressing or the like is performed. May be.
  • a non-roughened copper foil with a primer resin layer in which these layers are provided in advance on the bonding surface of the non-roughened copper foil. Since the primer resin layer is provided in advance on the adhesive surface of the non-roughened copper foil, a step for forming these layers can be omitted when forming the laminate.
  • a non-roughened copper foil with a primer resin layer include “MultiFoil (registered trademark) G (abbreviation: MFG)” manufactured by Mitsui Mining & Smelting Co., Ltd., “PF-E” manufactured by Hitachi Chemical Co., Ltd., and the like. Can be used.
  • non-roughened copper foils with a primer resin layer are provided with a primer resin layer on the bonding surface of the non-roughened copper foil having a thickness of 5 ⁇ m or less, and the surface opposite to the bonding surface of the non-roughened copper foil Has a carrier. Therefore, the handleability of the non-roughened copper foil is good, and a non-roughened copper foil with an appropriate thickness can be selected according to the layer thickness (D 1 ) of the copper foil layer 11 to be formed.
  • the electroless copper plating layer 12 is a copper plating layer formed on the surface of the copper foil layer 11 and the inner wall surface of the blind hole 41 by an electroless plating method. By forming the electroless copper plating layer 12 on the inner wall surface of the blind hole 41, the blind hole 41 can be filled by electrolytic copper plating.
  • the layer thickness (D 2 ) of the electroless copper plating layer 12 itself is not particularly defined, as described above, the layer thickness (D 1 ) of the copper foil layer 11 and the layer thickness of the electroless copper plating layer 12 ( D 2) the thickness of when the the sum of the (D 1 + D 2) it is preferable to form an electroless copper plating layer 12 so as to 3 ⁇ m or less.
  • the layer thickness (D 2 ) of the electroless copper plating layer is sufficient as a base layer for electrolytic plating. A thickness is sufficient, and a thickness of about 0.5 ⁇ m is sufficient.
  • the electrolytic copper plating layer 13 is a layer formed on the electroless copper plating layer 12 so that the total thickness (D) of the copper layer 10 provided on the insulating layer 20 is 15 ⁇ m or less. Moreover, the filling plating of the blind hole 41 is completed with the formation of the electrolytic copper plating layer 13.
  • the layer thickness (D 3 ) of the electrolytic copper plating layer 13 itself is not particularly specified.
  • the electrolytic copper plating layer 13 is a layer formed on the electroless copper plating layer 12 so that the total thickness (D) of the copper layer 10 provided on the insulating layer 20 is 15 ⁇ m or less. "refers to the thickness of the copper foil layer 11 (D 1), in consideration of the thickness of the electroless copper plating layer 12 (D 2), the layer thickness of the electroless copper plating layer 12 (D 3) The electrolytic copper plating layer 13 is formed so that D 3 ⁇ 15 ⁇ (D 1 + D 2 ) or less.
  • the copper layer 10 according to the present invention is not adjusted to have a thickness of 15 ⁇ m or less afterwards by a half-etching process or the like, but the total thickness of the copper layer 10 immediately after the formation of the electrolytic copper plating layer 13. It means that each layer was formed so that (D) was 15 ⁇ m or less.
  • the filled via 40 is a non-through hole that penetrates the copper layer 10 and the insulating layer 20 and has the circuit pattern 31 constituting the conductor layer 30 as a bottom, and is formed on the insulating layer 20 by electrolytic copper plating. Further, it is filled up to the same position as the surface of the electrolytic copper plating layer 13.
  • the filling plating in the blind hole 41 is performed on the surface of the electroless copper plating layer 12 so that the total thickness of the copper layer 10 provided on the insulating layer 20 is 15 ⁇ m or less. And completed.
  • the hole diameter of the blind hole 41 is preferably about 20 ⁇ m to 120 ⁇ m, and the aspect ratio is preferably about 0.5 to 1.
  • the filling of the blind hole 41 is completed to the same position as the surface of the electrolytic copper plating layer until the electrolytic copper plating layer 13 is formed to a predetermined thickness. It becomes difficult to let you. As a result, the total thickness (D) of the copper layer 10 formed on the insulating layer 20 needs to be increased.
  • the copper layer 10 formed on the insulating layer 20 is a layer having a thickness of 15 ⁇ m or less.
  • the blind hole 41 is formed between the wiring pattern constituting the copper layer 10 and the circuit pattern 31 constituting the conductor layer 30. Since a configuration in which electrical connection is made by electrolytic copper plating filled in the hole is adopted, interlayer connection between the copper layer 10 and the conductor layer 30 can be ensured. In other words, the interlayer connection between the copper layer 10 and the conductor layer 30 is performed by the filled via 40, so that the electrical connection between the wiring pattern constituting the copper layer 10 and the circuit pattern 31 constituting the conductor layer 30 is ensured. In addition, the total thickness (D) of the copper layer 10 formed on the insulating layer 20 can be reduced.
  • the material for forming the insulating layer 20 is not particularly specified.
  • a film-like adhesive sheet having an insulating resin such as an epoxy resin, a polyimide resin, a cyanate resin, a BT resin, or a thermosetting PPE resin as a main component can be used.
  • the insulating resin may contain an inorganic filler.
  • the inorganic filler By including the inorganic filler, rigidity is imparted to the insulating layer 20, and the component mountability is improved, and the laser processability is improved. Moreover, when laminating the insulating layer 20 and the copper foil layer 11 on the conductive layer 30, a non-roughened copper foil with resin in which a resin layer is provided in advance on the bonding surface of the non-roughened copper foil is used. May be. Furthermore, even if the varnish etc. which have the said insulating resin as a main component are applied, the varnish is apply
  • the layer thickness of the insulating layer 20 is within a predetermined range determined in accordance with the layer thickness (D 3 ) of the electrolytic copper plating layer 13 to be formed, the hole diameter of the blind hole 41, etc., from the viewpoint of performing filling plating on the blind hole 41.
  • the blind hole 41 is formed until the thickness (D 3 ) of the electrolytic copper plating layer 13 is deposited on the electroless copper plating layer 12 in the range of D 3 ⁇ 15 ⁇ (D 1 + D 2 ). It is sufficient that the layer thickness is in a range where the filling plating can be completed.
  • the conductor layer 30 is a layer configured by the circuit pattern 31 and is a layer connected to the copper layer 10 as described above.
  • the inner circuit layer of the multilayer printed wiring board 100 on which the circuit pattern 31 is formed corresponds.
  • the circuit pattern 31 which comprises the conductor layer 30 should just be formed using electroconductive materials, such as copper or a copper alloy, and there is no prescription
  • a portion that is electrically connected to the wiring pattern constituting the copper layer 10 is simply referred to as a circuit pattern 31.
  • the formation method of the circuit pattern 31 and the pitch width of the circuit pattern 31 are not particularly limited.
  • the printed wiring board 100 according to the present invention may be a double-sided printed wiring board.
  • the conductor layer 30 corresponds to a layer constituted by a circuit pattern 31 formed on the other surface side of the copper layer 10.
  • the method for manufacturing a printed wiring board according to the present invention includes a laminate forming step, a blind hole forming step, an electroless copper plating step, a panel plating step, an etching resist forming step, and an etching step.
  • the printed wiring board 100 according to the present invention described above can be manufactured.
  • it demonstrates in order of a process.
  • the laminated body forming process according to the present invention is a non-rough type in which the surface roughness (Rzjis) of the conductor layer 30, the insulating layer 20, and the adhesive surface is 2 ⁇ m or less and the thickness is 5 ⁇ m or less. It is the process of forming the laminated body which laminated
  • the conductor layer 30 is an inner circuit layer of a multilayer printed wiring board will be described first.
  • the adhesive sheet or prepreg and the non-roughened copper foil are formed on the upper surface of the conductor layer 30.
  • the conductor layer 30 and the non-roughened copper foil are bonded to the insulating layer 20 by laminating the layers and performing hot press processing, vacuum lamination processing, or the like, so that the stacked body can be formed.
  • the insulating layer 20 is formed on the conductor layer 30 by applying a varnish mainly composed of an insulating resin to form a coating film, followed by drying, heat treatment, and the like, the insulating layer 20 is formed on the insulating layer 20.
  • the laminated body can be formed by laminating the non-roughened copper foil and performing hot pressing.
  • the method for laminating the insulating layer and the non-roughened copper foil is not particularly limited, and may be appropriately performed by an appropriate method.
  • the surface roughness (bonding surface) of the adhesive surface (bonding surface) is formed on at least one surface of the insulating substrate using a known copper-clad laminate manufacturing method.
  • Rzjis is 2 ⁇ m or less and a non-roughened copper foil having a thickness of 5 ⁇ m or less is laminated, and an arbitrary copper foil is suitably laminated to the other surface side, whereby the copper foil layer 11 and The laminated body having a configuration in which the conductor layer 30 is laminated can be formed.
  • the circuit pattern 31 can be formed on the conductor layer 30 by the same method. That is, the circuit pattern 31 can be formed on the conductor layer 30 using a known method for manufacturing a double-sided printed wiring board.
  • the conductor layer 30 may be one in which a circuit pattern 31 is formed by a transfer method.
  • the circuit pattern 31 is formed by electrolytic copper plating on a support made of a stainless steel plate or the like, or the copper foil laminated on the support made of a special sheet is etched. 31 may be formed. In this case, the support may be removed at an appropriate stage as appropriate.
  • the above-described primer resin layer having a layer thickness of 1 ⁇ m to 5 ⁇ m is not roughened copper. It is preferable to use a non-roughened copper foil with a primer resin layer laminated on the adhesive surface of the foil. Moreover, in order to improve the handleability at the time of laminating
  • the copper foil layer 11 is subjected to various pretreatments (blackening treatment, soft etching treatment, etc.) on the surface before reaching the electroless copper plating step.
  • pretreatments blackening treatment, soft etching treatment, etc.
  • the thickness of the non-roughened copper foil used when forming the copper foil layer 11 may be selected as appropriate in consideration of the fact that the thickness of the copper foil layer 11 is reduced in a very small amount.
  • the blind hole forming step is a step of forming a blind hole 41 having the conductor layer 30 as a bottom portion from the copper foil layer 11 side with respect to the laminated body formed in the laminated body forming step.
  • the blind hole 41 is formed by laser processing.
  • the copper foil layer 11 may be blackened before the holes are formed in order to facilitate the formation of the blind holes 41 by laser.
  • a blind hole 41 having a bottom 31 can be formed.
  • a desmear process for removing the resin smear remaining in the blind hole 41 and a soft etching for removing the oxide on the surface of the copper foil layer 11 are performed prior to the next electroless copper plating step. Processing may be performed.
  • the electroless copper plating step is a step of forming the electroless copper plating layer 12 on the surface of the copper foil layer 11 laminated on the insulating layer 20 and the inner wall surface of the blind hole 41. is there.
  • a catalyst Pd-Sn
  • tin is removed from the accelerator liquid, and palladium for electroless copper plating is nucleated on the surface of the copper foil layer 11 and the inner wall surface of the blind hole 41.
  • a known electroless copper plating solution such as a Rochelle salt type electroless copper plating solution or an EDTA type electroless copper plating solution is appropriately prepared, and the surface of the copper foil layer 11 and the inner wall surface of the blind hole 41 are electrolessly formed.
  • a copper plating layer 12 is formed.
  • the layer thickness (D 2 ) of the electroless copper plating layer 12 deposited at this time is as described above.
  • the electrolytic copper plating layer 13 is formed on the surface of the electroless copper plating layer 12 so that the total thickness (D) of the copper layer 10 provided on the insulating layer 20 is 15 ⁇ m or less. And the filling plating of the blind hole 41 is completed to the same position as the surface of the electrolytic copper plating layer 13.
  • the total thickness (D) of the copper layer 10 provided on the insulating layer 20 is the layer thickness (D 1 ) of the copper foil layer 11 provided on the insulating layer 20 and the copper foil as described above.
  • the layer thickness (D 2 ) of the electroless copper plating layer 12 formed on the layer 11 and the layer thickness (D 3 ) of the electrolytic copper plating layer 13 formed on the electroless copper plating layer 12 were totaled.
  • the total thickness (D) of the copper layer 10 is indicated. Therefore, in the panel plating step, the electrolytic copper plating is deposited on the electroless copper plating layer 12 so that the layer thickness (D 3 ) of the electrolytic copper plating layer 13 is D 3 ⁇ 15 ⁇ (D 1 + D 2 ). .
  • the electrolytic copper plating layer 13 is deposited on the electroless copper plating layer 12 so that the thickness (D 3 ) of the electrolytic copper plating layer 13 is D 3 ⁇ 15 ⁇ (D 1 + D 2 ). Then, the filling plating of the blind hole 41 is completed.
  • panel plating is performed using an electrolytic copper plating solution with improved filling properties.
  • the panel plating step it is necessary to fill the blind hole 41 and to form the electrolytic copper plating layer 13 thinly on the insulating layer 20 via the electroless copper plating layer 12. Therefore, by adopting an electrolytic copper plating solution having a high filling property, copper plating is performed until the thickness (D 3 ) of the electrolytic copper plating layer 13 becomes D 3 ⁇ 15 ⁇ (D 1 + D 2 ), As shown in FIG. 2, the blind hole 41 can be filled up to the same position as the surface of the electrolytic copper plating layer 13. However, FIG.
  • the copper foil layer 11 has a layer thickness (D 1 ) of 1.5 ⁇ m, and the electroless copper plating layer 12 has a layer thickness (D 2 ) of about 0.5 ⁇ m.
  • the layer thickness (D 3 ) of the plating layer 13 is 10 ⁇ m.
  • the electrolytic copper it is possible to employ an electrolytic copper plating solution that reduces the throwing power of the plating solution and specializes in filling properties. Thereby, even if it is a case where the layer thickness of the electrolytic copper plating layer 13 is formed thinly, the blind hole 41 can be filled up to at least the same position as the surface of the electrolytic copper plating layer 13. Thereby, while ensuring the interlayer connection of the copper layer 10 and the conductor layer 30, the copper layer 10 on the insulating layer 20 can be formed in 15 micrometers or less.
  • the half etching step after the formation of the electrolytic copper plating layer 13 can be eliminated, the in-plane variation of the layer thickness of the copper layer 10 caused by the half etching is prevented, and the circuit formation accuracy is increased. Therefore, the reliability of the obtained circuit can be increased.
  • FIG. 3 shows a panel plating process in which the thickness of the electrolytic copper plating layer 13 is 10 ⁇ m on the electroless copper plating layer 12 by using an ordinary electrolytic copper plating solution for via fill.
  • the state of filling plating in the blind hole when performed is shown.
  • FIG. 3 is manufactured in the same manner as the printed wiring board 100 shown in FIG. 2 except that the electrolytic copper plating solution is changed.
  • the filling plating of the blind hole 41 is insufficient, and the upper surface of the filled via is larger than the surface position of the electrolytic copper plating layer 13. It can be seen that the dent does not reach the upper surface position of the insulating layer 20.
  • FIG. 4 shows an electrolytic copper plating layer 13 and a blind hole 41 when the blind hole 41 is filled to the extent that there is no problem in interlayer connection using an ordinary electrolytic copper plating solution for via fill.
  • the state of filling plating applied to is shown.
  • the thickness of the electrolytic copper plating layer 13 was 25 ⁇ m.
  • the copper foil layer 11 is formed using a general-purpose electrolytic copper foil having a thickness of 12 ⁇ m.
  • the above range (D 3 ⁇ 15 ⁇ (D 1 + D) is formed on the electroless copper plating layer 12 by employing an electrolytic copper plating solution with improved filling properties in the panel plating step. 2 )), the electrolytic copper plating layer 13 can be deposited, and the filling of the blind hole 41 by electrolytic copper plating can be completed to the same position as the surface of the electrolytic copper plating layer 13.
  • An example of the electrolytic copper plating solution is a copper sulfate plating solution.
  • a polymeric surfactant or the like for suppressing an electrodeposition reaction is added to copper sulfate and sulfuric acid.
  • the additive amount for suppressing the electrodeposition reaction is reduced, the additive for promoting the electrodeposition rate, the leveling agent, etc.
  • the etching resist formation step is a step of forming an etching resist layer having a thickness of 15 ⁇ m or less on the surface of the copper layer 10 formed as described above.
  • the thickness of the etching resist layer is more preferably 10 ⁇ m or less.
  • an etching resist layer can be formed according to the wiring pattern formed in the outer layer circuit using a dry film.
  • a dry film By using a dry film, the etching resist layer can be easily formed, and the cost can be reduced.
  • the etching resist layer may be formed using a liquid resist. By using a liquid resist, it is possible to reduce the thickness of the etching resist layer and to form a finer wiring pattern.
  • a dry film is used. Is preferred.
  • the copper layer 10 is etched to form a wiring pattern that forms an outer layer circuit.
  • L / S 20 ⁇ m / 20 ⁇ m

Abstract

　特殊な設備を導入することなく、微細な回路形成を行うことが可能なプリント配線板を低コストで、且つ、高歩留まりで製造するためのプリント配線板の製造方法及び、このような方法で製造されたプリント配線板を提供する。この課題を解決するため、絶縁層を介して、接着面の表面粗さ（Ｒｚｊｉｓ）が２μｍ以下であり且つ厚さが５μｍ以下の無粗化銅箔を用いて形成された銅箔層と、導体層とを積層した構成を備える積層体を形成し、銅箔層側からブラインドビアを形成し、銅箔層上に無電解銅めっき層を形成し、当該絶縁層上に設けられる銅層の合計厚さが１５μｍ以下となるように、電解銅めっき層を形成すると共に、ブラインドビアの充填めっきを完了し、厚さが１５μｍ以下のエッチングレジスト層を形成し、エッチング処理を施し、配線パターンを形成する方法を採用した。

Description

プリント配線板の製造方法及びプリント配線板
　本件発明は、層間接続方式としてフィルドビアを採用したプリント配線板の製造方法及びプリント配線板に関し、特に、サブトラクティブ法により配線パターンが形成されるプリント配線板の製造方法及びプリント配線板に関する。
　コンピュータのマイクロプロセッサ等として使用される半導体集積回路素子（以下、「半導体素子」と称する。）は、近年、益々、高速化、多機能化している。このような半導体素子の高速化、多機能化に付随して、半導体素子の端子間ピッチは益々狭くなる傾向にある。このため、半導体素子が搭載されるプリント配線板であるパッケージ基板等（以下、「パッケージ基板等」と称する。）には、半導体素子の端子間の狭ピッチ化に伴い、より微細な配線パターンが求められている。
　ところで、パッケージ基板等では、半導体素子が搭載される外層回路（表層回路）と内層回路とは、ブラインドビアホール（非貫通孔）やスルーホール（貫通孔）により層間接続が行われる。例えば、特許文献１には、パッケージ基板等を製造する方法として、内層回路を形成した内層基板の上に、絶縁層と外層となる銅箔とを積層し、層間接続のための非貫通孔と貫通孔とを形成し、非貫通孔内、貫通孔内、および外層の銅箔上に無電解銅めっき層と電気銅めっき層とを形成し、非貫通孔及び貫通孔により外層と内層との層間接続を行う方法が記載されている。このとき、非貫通孔内には、無電解銅めっきと電気銅めっきとにより、孔内部を充填したフィルドビアが形成されている。また、貫通孔の内壁上には、無電解銅めっき層と電解銅めっき層とからなる所定の厚みの銅めっき層が形成されている。そして、サブトラクティブ法により、外層回路が形成される。一方、現在、市場で流通しているパッケージ基板等には、半導体素子の端子間の狭ピッチ化に対応するために、外層回路には、例えば、配線パターンのピッチ幅が４０μｍ以下、ライン／スペース（以下、Ｌ／Ｓ）が２０μｍ／２０μｍ以下の微細な配線パターンが求められている。
特開２００９－２３９１８８号公報
　ところで、上記特許文献１では、層間接続を確実なものとするために、貫通孔の内壁上に約３５μｍの厚みの銅めっき層を形成している。この場合、銅箔層の表面にも約３５μｍの厚みの銅めっき層が形成されることになる。従って、特許文献１に記載の方法を用いて、サブトラクティブ法で、Ｌ／Ｓ＝２０μｍ／２０μ以下の微細な配線パターンを形成することは非常に困難となる。当該銅層の厚みが厚すぎるためである。
　また、特許文献１に記載の方法では、粗化処理を施した銅箔を使用している。仮に、特許文献１に記載の銅層を、更に、ハーフエッチングにより厚みを削減した場合であっても、粗化処理部分を完全に溶解するためにはオーバーエッチングを必要とするため、Ｌ／Ｓ＝２０μｍ／２０μ以下の微細な配線パターンを形成することは困難である。
　さらに、特許文献１に記載の方法では、銅箔をハーフエッチングした後、銅めっきを行い、さらに銅めっき層形成後にハーフエッチングを施している。このようにハーフエッチングの回数が増加し、エッチング除去する際の銅層の厚みが増加するにつれて、銅層厚みの面内バラツキも大きくなり、設計通りのパターン形成が行えず、回路の形成精度の低下を招く。
　一方、サブトラクティブ法により、この様な微細なレベルの回路形成を行う方法として、バキュームエッチング、異方性エッチング等が知られているが、いずれの方法も特殊な設備やエッチング液の管理等が必要になってしまう。
　また、セミアディティブ法を適用すれば、このような微細な回路形成を行うことが可能である。しかしながら、セミアディティブ法は、サブトラクティブ法と比して、一般に製造コストが高くなり、歩留まりも低くなる。また、セミアディティブ法により、配線パターンを形成すると共に、例えば、層間接続を行うためのブラインド孔を電解銅めっきで充填するとすれば、２０μｍ以上のめっき厚が必要になる。
　以上のことから、市場では、特殊な設備を導入することなく、半導体素子の端子間の狭ピッチ化に応じた微細な回路形成を低コストで、且つ、高歩留まりで製造することが可能なプリント配線板の製造方法及び、このような方法で製造されたプリント配線板が求められていた。
　そこで、本発明者は、鋭意研究を行った結果、本件発明に係るプリント配線板の製造方法及びプリント配線板に想到し、上記目的を達成するに到った。
　上記目的を達成するために、本件発明に係るプリント配線板の製造方法は、絶縁層を介して、接着面（張り合わせ面）の表面粗さ（Ｒｚｊｉｓ）が２μｍ以下であり且つ厚さが５μｍ以下の無粗化銅箔を用いて形成された銅箔層と、導体層とを積層した構成を備える積層体を形成する積層体形成工程と、当該積層体に対して、当該銅箔層と絶縁層とを貫通し、前記導体層を底部とするブラインド孔を形成するブラインド孔形成工程と、当該銅箔層の表面及び当該ブラインド孔の内壁面上に無電解銅めっき層を形成する無電解銅めっき工程と、絶縁層上に設けられる銅層の合計厚さが１５μｍ以下になるように、前記無電解銅めっき層の表面に電解銅めっき層を形成すると共に、当該電解銅めっき層の表面と同位置程度までブラインド孔を充填するパネルめっき工程と、当該銅層の表面に、厚さが１５μｍ以下のエッチングレジスト層を形成するエッチングレジスト形成工程と、エッチングレジスト層形成後の銅層をエッチングし、配線パターンを形成するエッチング工程とを備えることを特徴とする。
　本件発明に係るプリント配線板の製造方法では、前記無電解銅めっき工程において、前記無電解銅めっき後の前記銅箔層の層厚と前記無電解銅めっき層の層厚とを合計したときの厚さが３μｍ以下であることが好ましい。
　本件発明に係るプリント配線板の製造方法では、前記エッチング工程において形成する配線パターンがＬ／Ｓ＝２０μｍ／２０μｍ以下であることが好ましい。
　本件発明に係るプリント配線板の製造方法では、前記積層体形成工程において、前記絶縁層を介して、前記無粗化銅箔と前記導体層とを積層する際に、前記無粗化銅箔の接着面に、前記絶縁層との接着性を確保するためのプライマ樹脂層を備えたプライマ樹脂層付銅箔を用いることが好ましい。
　本件発明に係るプリント配線板は、絶縁層を介して、銅層と、導体層とが、当該導体層を底部とするフィルドビアにより層間接続されたプリント配線板であって、当該銅層は接着面の表面粗さ（Ｒｚｊｉｓ）が２μｍ以下であり且つ厚さが５μｍ以下の無粗化銅箔を用いて形成された銅箔層、無電解銅めっき層及び電解銅めっき層を順に積層した構成を備えるものであり、前記電解銅めっき層は、パネルめっき法により、絶縁層上に設けられる銅層の合計厚さ（Ｄ）が１５μｍ以下になるように、前記無電解銅めっき層の表面に形成されたものであり、前記フィルドビアは、前記電解銅めっき層が形成されると共に、前記電解銅めっき層の表面と同位置程度まで電解銅めっきによる充填が完了したものであることを特徴とする。
　本件発明に係るプリント配線板では、前記銅層において、前記無粗化銅箔層の層厚と、前記無電解銅めっき層の層厚とを合計したときの厚さが３μｍ以下であることが好ましい。
　本件発明に係るプリント配線板では、前記銅層には、Ｌ／Ｓ＝２０μｍ／２０μｍ以下の配線パターンが形成されることが好ましい。
　本件発明によれば、外層回路と内層回路との層間接続構造として、フィルドビアのみを採用することにより、スルーホールを用いて層間接続を行う場合に比して、ブラインドビアの内部の充填めっきを完了するまでに形成される電解銅めっき層の厚さを低減することができる。その結果、パネルめっき工程において、無電解銅めっき層の表面に電解銅めっき層を形成すると共に、当該電解銅めっき層の表面と同位置程度までブラインド孔を充填することができ、絶縁層上に１５μｍ以下の薄い銅層を形成することができる。従って、無電解銅めっき層および電解銅めっき層形成後に、銅層の厚みを削減することなく、サブトラクティブ法により、Ｌ／Ｓ＝２０μｍ／２０μｍ以下の微細な配線パターンを形成することが可能になる。
　また、本件発明では、接着面が極めて平滑な無粗化銅箔を用いて銅箔層を形成しているため、粗化処理部分を溶解するためのオーバーエッチングを行う必要がない。このため、オーバーエッチングを要する場合に比してトップ幅の減少を抑えることができ、より微細な配線パターンを形成することができる。
　さらに、本件発明では、厚さが５μｍ以下の極薄銅箔を用いて銅箔層を形成しているため、無電解銅めっき層形成前のハーフエッチング工程を不要にすることができる。また、本件発明では、絶縁層上に形成する銅層の合計厚さが１５μｍ以下になるように電解銅めっき層を形成するため、電解銅めっき層形成後のハーフエッチング工程を不要にすることができる。従って、本件発明によれば、ハーフエッチングによる銅層の層厚の面内バラツキが大きくなるのを防止し、回路の形成精度を高く、得られる回路の信頼性を高くすることができる。
　以上のことから、本件発明によれば、サブトラクティブ法により、特殊な設備等を導入することなく、Ｌ／Ｓ＝２０μｍ／２０μ以下の微細な配線パターンを低コストで、且つ、歩留良く生産することができる。
本件発明に係るプリント配線板の層構成を模式的に示す側面図である。 本件発明に係るプリント配線板の層構成及びブラインドビアの充填めっきの状態を示す光学金属顕微鏡写真である。 比較のためのプリント配線板の層構成及びブラインドビアの充填めっきの状態を示す光学金属顕微鏡写真である。 比較のためのプリント配線板の層構成及びブラインドビアの充填めっきの状態を示す光学金属顕微鏡写真である。
　以下、本発明に係るプリント配線板及びプリント配線板の製造方法についての実施の形態を順に説明する。
１．プリント配線板
　まず、本件発明に係るプリント配線板１００について説明する。本件発明に係るプリント配線板１００は、両面プリント配線板、或いは、導体パターンを３層以上有する多層プリント配線板である。本件発明に係るプリント配線板は、微細な配線パターンの形成が可能であるため、例えば、パッケージ基板、インターポーザ等と称される半導体素子搭載用のプリント配線板として好適に用いることができる。また、半導体素子搭載用のプリント配線板だけではなく、マザーボードや内層回路として用いてもよく、当該プリント配線板の用途に特に限定はない。また、以下において、図１に示す銅層１０を構成する導体パターンと、導体層３０を構成する導体パターンとを区別するために、銅層１０を構成する導体パターンを配線パターン（図示略）と称し、導体層３０を構成する導体パターンを回路パターン３１と称する。
　まず、本件発明に係るプリント配線板１００の構成を説明する。本件発明に係るプリント配線板１００は、図１に示す通り、絶縁層２０を介して、銅層１０と導体層３０とが、当該導体層３０を底部とするフィルドビア４０により層間接続された構成を有する。ここで、銅層１０と導体層３０とが層間接続されるとは、具体的には、銅層１０を構成する配線パターンと、導体層３０を構成する回線パターン３１とが電気的に接続されることをいう。ここで、銅層１０は、銅箔層１１と、無電解銅めっき層１２と、電解銅めっき層１３とが順に積層された構成を有する。また、フィルドビア４０は、導体層３０を底部とし、銅層１０と絶縁層２０とを貫通する貫通孔（以下、ブラインド孔４１という）の内壁面が無電解銅めっき層１２により被覆されており、更に、ブラインド孔４１の内部は、電解銅めっき層１３の表面と同位置程度まで充填されている。ここで、「ブラインド孔４１の内部は、電解銅めっき層１３の表面と同位置程度まで充填されている」とは、ブラインド孔４１の内部に充填された電解銅めっきの表面位置と、絶縁層２０上に無電解銅めっき層１２を介して形成された電解銅めっき層１３の表面位置とが略一致し、両表面位置の深さ（厚さ）方向のズレが５μｍ以内であることをいう。本件発明に係るプリント配線板１００は、主として、上記導体層３０の下層に図示しない絶縁層２０及び導体層を更に備えた多層プリント配線板１００を例に挙げて説明するが、本件発明に係るプリント配線板１００は両面プリント配線板であってもよいのは勿論である。以下、各層の構成及びフィルドビア４０の構成について説明する。
１－１　銅層
　銅層１０は、半導体素子が搭載される外層導体層であり、上述した通り、銅箔層１１と、無電解銅めっき層１２と、電解銅めっき層１３とが順に積層された構成を有する。当該銅層１０の合計厚さ（Ｄ）は、１５μｍ以下に形成されている。ここで、銅層１０の合計厚さ（Ｄ）とは、銅箔層１１の層厚（Ｄ１）と、無電解銅めっき層１２の層厚（Ｄ２）と、電解銅めっき層１３の層厚（Ｄ３）とを合計した合計厚さ（Ｄ＝Ｄ１＋Ｄ２＋Ｄ３）をいう。絶縁層２０上に形成されたこれら各層から成る銅層１０の合計厚さ（Ｄ）を１５μｍ以下とすることにより、サブトラクティブ法によりピッチ幅４０μｍ、或いは、配線パターンのライン／スペース幅（以下、Ｌ／Ｓ）が２０μｍ／２０μｍ以下の微細な配線パターンを形成することができる。微細な配線パターンを形成可能とするため、銅層１０の合計厚さ（Ｄ）は、１３μｍ以下であることが好ましく、１０μｍ以下であることが更に好ましい。後述する本件発明に係るプリント配線板の製造方法によれば、銅層１０の合計厚さ（Ｄ）を１０μｍ以下にすることが可能であり、より微細な配線パターンの形成が可能である。但し、本件発明に係るプリント配線板１００において、ピッチ幅４０μｍ、或いは、Ｌ／Ｓ＝２０μｍ／２０μｍを超える配線パターンを形成してもよいのは勿論である。以下、銅層１０を構成する各層について説明する。
〈銅箔層〉
　銅箔層１１は、接着面の表面粗さ（Ｒｚｊｉｓ）が２μｍ以下であり、且つ、厚さが５μｍ以下の無粗化銅箔を用いて形成されたものである。この無粗化銅箔を絶縁層２０上に積層する際は、表面粗さ（Ｒｚｊｉｓ）が２μｍ以下の平滑な接着面を絶縁層２０上に積層する。このように、平滑な接着面を有する無粗化銅箔を絶縁層２０に積層することにより、粗化処理部分を完全に溶解するためのオーバーエッチングを不要にすることができ、トップ幅の減少を防止することができる。また、５μｍ以下の無粗化銅箔を用いることにより、ハーフエッチング工程を不要にすることができる。一方、５μｍを超える厚さの銅箔を用いると、ハーフエッチング工程により、銅箔層１１の厚みを削減する必要が生じる。この場合、銅箔層の面内バラツキが大きくなり、回路形成精度に影響を与えるため好ましくない。
銅箔層１１の層厚（Ｄ１）：　ここで、本件発明において、銅箔層１１の層厚（Ｄ１）は特に規定しない。しかしながら、銅箔層１１の層厚（Ｄ１）と、無電解銅めっき層１２の層厚（Ｄ１）とを合計した厚さ（Ｄ１＋Ｄ２）が３μｍ以下であることが好ましい。銅箔層１１に無電解銅めっき層１２を積層したときの厚み（Ｄ１＋Ｄ２）が３μｍを超える場合、銅層１０の全厚み（Ｄ）を１５μｍ以下に形成することが困難になる場合があるためである。このように極めて薄い無粗化銅箔を用いる場合、支持体（キャリア）が極薄無粗化銅箔の接着面の他面側に剥離可能に積層されたキャリア付無粗化銅箔を使用することが好ましい。キャリア付無粗化銅箔を用いることにより、絶縁層２０上に無粗化銅箔を積層する際の取り扱い性が向上し、例えば、層厚が３μｍ以下の極薄銅箔についても好適に用いることができる
プライマ樹脂層：　また、当該銅箔層１１と絶縁層２０との良好な接着性を確保するために、上記積層体において、銅箔層１１と絶縁層２０との間にプライマ樹脂層を介在させることが好ましい。本件発明にいうプライマ樹脂層とは、絶縁性を有する樹脂組成物から成り、絶縁層２０との良好な接着性を有する１μｍ～５μｍの厚さの層である。
　ここで、プライマ樹脂層の形成方法としては、プライマ樹脂フィルムを用意して、絶縁層２０上にプライマ樹脂フィルムを介して無粗化銅箔を積層し、熱間プレス加工等を行うことにより、絶縁層２０と銅箔層１１との間にプライマ樹脂層を形成することができる。当該方法に代えて、プライマ樹脂組成物を絶縁層２０の表面に塗布してプライマ樹脂層を形成し、プライマ樹脂層上に銅箔を積層して、熱間プレス加工等を行う方法を採用してもよい。
　しかしながら、無粗化銅箔の接着面にこれらの層が予め設けられたプライマ樹脂層付無粗化銅箔を用いることがより好ましい。プライマ樹脂層が予め無粗化銅箔の接着面に設けられていることにより、上記積層体を形成する際にこれらの層を形成するための工程を省くことができる。このようなプライマ樹脂層付無粗化銅箔として、例えば、三井金属鉱業株式会社製の「ＭｕｌｔｉＦｏｉｌ（登録商標）Ｇ（略称：ＭＦＧ）」、日立化成工業株式会社製の「ＰＦ－Ｅ」等を用いることができる。これらのプライマ樹脂層付無粗化銅箔は、５μｍ以下の厚さの無粗化銅箔の接着面にプライマ樹脂層が設けられており、無粗化銅箔の接着面と反対側の面にはキャリアが設けられている。従って、無粗化銅箔の取り扱い性も良好であるほか、形成する銅箔層１１の層厚（Ｄ１）に応じて、適切な厚さの無粗化銅箔を選定することができる。
〈無電解銅めっき層〉
　無電解銅めっき層１２は、銅箔層１１の表面及び上記ブラインド孔４１の内壁面に、無電解めっき法により形成された銅めっき層である。ブラインド孔４１の内壁面に無電解銅めっき層１２を形成することにより、ブラインド孔４１を電解銅めっきにより充填することが可能になる。当該無電解銅めっき層１２自体の層厚（Ｄ２）は特に規定しないが、上述した通り、上記銅箔層１１の層厚（Ｄ１）と、当該無電解銅めっき層１２の層厚（Ｄ２）とを合計したときの厚さ（Ｄ１＋Ｄ２）が３μｍ以下になるように無電解銅めっき層１２を形成することが好ましい。無電解銅めっき層１２は、ブラインド孔４１の内壁面に導通性を与える目的で設けられる層であるため、無電解銅めっき層の層厚（Ｄ２）は、電解めっきの下地層として十分な厚みがあれば足り、０．５μｍ程度の厚みがあれば十分である。
〈電解銅めっき層）
　電解銅めっき層１３は、絶縁層２０上に設けられる銅層１０の合計厚さ（Ｄ）が１５μｍ以下となるように、無電解銅めっき層１２上に形成された層である。また、当該電解銅めっき層１３の形成とともに、ブラインド孔４１の充填めっきが完了される。本件発明において、電解銅めっき層１３自体の層厚（Ｄ３）は特に規定していない。銅箔層１１の層厚（Ｄ１）と、無電解銅めっき層１２の層厚（Ｄ２）とに基づいて、銅層１０の合計厚さ（Ｄ）が１５μｍ以下になるように電解銅めっき層１３を形成することで、上述した通り、サブトラクティブ法によりＬ／Ｓ＝２０μｍ／２０μｍ以下の微細な配線パターンを形成することができるためである。
　ここで、「電解銅めっき層１３は、絶縁層２０上に設けられる銅層１０の合計厚さ（Ｄ）が１５μｍ以下となるように、無電解銅めっき層１２上に形成された層である」とは、銅箔層１１の層厚（Ｄ１）と、無電解銅めっき層１２の層厚（Ｄ２）とを考慮した上で、無電解銅めっき層１２の層厚（Ｄ３）がＤ３≦１５－（Ｄ１＋Ｄ２）以下になるように形成された電解銅めっき層１３をいう。すなわち、本件発明に係る銅層１０は、ハーフエッチング処理等により事後的に厚さが１５μｍ以下になるように調整されたものではなく、電解銅めっき層１３形成直後における銅層１０の合計厚さ（Ｄ）が１５μｍ以下となるように各層が形成されたことを意味する。ハーフエッチング処理等を不要にすることで、層厚の面内バラツキが大きくなるのを防止し、回路の形成精度を高く、得られる回路の信頼性を高くすることができ、歩留まりを向上することができる。
〈フィルドビア）
　フィルドビア４０は、上述した通り、銅層１０及び絶縁層２０を貫通し、導体層３０を構成する回路パターン３１を底部とする非貫通孔であり、電解銅めっきにより、絶縁層２０上に形成された電解銅めっき層１３の表面と同位置程度まで充填されたものである。本件発明において、ブラインド孔４１内の充填めっきは、絶縁層２０上に設けられる銅層１０の合計厚さが１５μｍ以下となるように、前記無電解銅めっき層１２の表面に電解銅めっき層１３を形成すると共に完了されたものである。ブラインド孔４１の孔径は、２０μｍ～１２０μｍ程度であることが好ましく、アスペクト比は、０．５～１程度であることが好ましい。ブラインド孔４１の孔径及びアスペクト比が上記範囲を逸脱すると、電解銅めっき層１３を所定の厚さまで形成するまでの間に、電解銅めっき層の表面と同位置程度までブラインド孔４１の充填を完了させにくくなる。その結果、絶縁層２０上に形成する銅層１０の合計厚さ（Ｄ）を厚くする必要性が生じる。
　本件発明では、絶縁層２０上に形成される銅層１０を１５μｍ以下の層としているが、銅層１０を構成する配線パターンと導体層３０を構成する回路パターン３１との間をブラインド孔４１の孔内部に充填された電解銅めっきで電気的に接続する構成を採用しているため、銅層１０と導体層３０との間の層間接続を確実なものとすることができる。換言すれば、銅層１０と導体層３０との層間接続をフィルドビア４０により行うことで、銅層１０を構成する配線パターンと導体層３０を構成する回路パターン３１との間の電気的接続を確実にした上で、絶縁層２０上に形成する銅層１０の合計厚さ（Ｄ）を薄くすることが可能になる。これにより、サブトラクティブ法により回路を形成する場合でも、絶縁層２０上に積層すべき銅層１０の全厚みを薄くすることができるため、Ｌ／Ｓ＝２０μｍ／２０μｍ以下の微細な配線パターンを形成することができる。
１－２　絶縁層
　次に、絶縁層２０について説明する。本件発明において、絶縁層２０を形成する材料について、特に規定はない。エポキシ樹脂、ポリイミド樹脂、シアネート樹脂、ＢＴ樹脂、熱硬化性ＰＰＥ樹脂等の絶縁性樹脂を主成分とするフィルム状の接着シート等を用いることができる。また、上記絶縁性樹脂をガラスクロスやアラミド樹脂の繊維からなる不織布等に含浸させたプリプレグ等を用いてもよい。さらに絶縁性樹脂は、無機フィラーを含むものであってもよい。無機フィラーを含むことにより、絶縁層２０に剛性を与え、部品実装性を高めると共に、レーザーの加工性が向上する。また、導電層３０上に、絶縁層２０と、銅箔層１１とを積層する際に、上記無粗化銅箔の接着面に樹脂層が予め設けられた樹脂付無粗化銅箔を用いてもよい。さらに、当該絶縁性樹脂を主成分とするワニス等を用いて、導体層３０上にワニスを塗布して、塗布膜を形成し、乾燥、熱処理等の工程を経て形成されたものであってもよい。
　絶縁層２０の層厚は、ブラインド孔４１に充填めっきを行う観点から、形成する電解銅めっき層１３の層厚（Ｄ３）や、ブラインド孔４１の孔径等に応じて定まる所定の範囲内であることが好ましい。具体的には、無電解銅めっき層１２上に電解銅めっき層１３の層厚（Ｄ３）をＤ３≦１５－（Ｄ１＋Ｄ２）の範囲で析出させるまでの間に、ブラインド孔４１の充填めっきが完了可能な範囲の層厚であればよい。
１－３　導体層
　導体層３０は、回路パターン３１により構成された層であり、上述した通り、銅層１０と層間接続される層である。例えば、回路パターン３１が形成された、多層プリント配線板１００の内層回路層が相当する。また、導体層３０を構成する回路パターン３１は、銅又は銅合金等の導電性材料を用いて形成されていればよく、その材料や層厚等について特に規定はない。なお、本件明細書においては、説明が複雑化することを防止するため、銅層１０を構成する配線パターンと電気的に接続される部分を単に回路パターン３１と称している。また、回路パターン３１の形成方法や、回路パターン３１のピッチ幅等についても、特に限定されるものではない。また、上述した通り、本件発明に係るプリント配線板１００は、両面プリント配線板であってもよい。この場合、当該導体層３０は、銅層１０の他面側に形成された回路パターン３１により構成された層に相当する。
２．　プリント配線板の製造方法
　次に、本件発明に係るプリント配線板の製造方法について説明する。本件発明に係るプリント配線板の製造方法は、積層体形成工程と、ブラインド孔形成工程と、無電解銅めっき工程と、パネルめっき工程と、エッチングレジスト形成工程と、エッチング工程とを備えている。当該各工程を経ることにより、上述した本件発明に係るプリント配線板１００を製造することができる。以下、工程順に説明する。
２－１　積層体形成工程
　本件発明に係る積層体形成工程は、導体層３０と、絶縁層２０と、接着面の表面粗さ（Ｒｚｊｉｓ）が２μｍ以下であり且つ厚さが５μｍ以下の無粗化銅箔を用いて形成された銅箔層１１とを積層した積層体を形成する工程である。ここでは、まず、導体層３０が多層プリント配線板の内層回路層である場合について説明する。
　絶縁層２０の形成に上記絶縁性樹脂を主成分とする接着シート、或いは、プリプレグを使用する場合、上記導体層３０の上面に、当該接着シート、或いは、プリプレグと、上記無粗化銅箔とを積層して、熱間プレス加工、或いは真空ラミネート加工等を行うことにより、導体層３０と無粗化銅箔とが絶縁層２０に接着され、上記積層体を形成することができる。また、導体層３０上に、絶縁性樹脂を主成分とするワニスを塗布して、塗布膜を形成し、乾燥、熱処理等の工程を経て絶縁層２０を形成する場合、この絶縁層２０上に上記無粗化銅箔を積層して、熱間プレス加工を行うことにより、上記積層体を形成することができる。但し、絶縁層と無粗化銅箔との積層方法について、特に限定はなく、適宜、適切な方法により行えばよい。
　また、当該プリント配線板１００が両面プリント配線板である場合、公知の銅張積層板の製造方法を用いて、絶縁性基板の少なくとも一方の面に、接着面（張り合わせ面）の表面粗さ（Ｒｚｊｉｓ）が２μｍ以下であり且つ厚さが５μｍ以下の無粗化銅箔を張り合わせて、他面側には適宜任意の銅箔を張り合わせることにより、絶縁層２０を介して銅箔層１１と導体層３０とが積層した構成を有する上記積層体を形成することができる。その後、銅箔層１１に配線パターンを形成する際に、導体層３０についても同様の手法で回路パターン３１を形成することができる。すなわち、公知の両面プリント配線板の製造方法を用いて、導体層３０に回路パターン３１を形成することができる。
　また、当該導体層３０は、転写法により回路パターン３１が形成されたものでもよい。この場合、例えば、ステンレス板などから成る支持体の上に電解銅めっき法により回路パターン３１を形成、あるいは、特殊なシートなどから成る支持体に積層された銅箔をエッチングするなどして回路パターン３１を形成したものであってもよい。この場合、支持体は、適宜、適切な段階で除去すればよい。
　上記いずれの方法を採用する場合であっても、絶縁層２０と、銅箔層１１との良好な密着性を得るために、上述した層厚が１μｍ～５μｍのプライマ樹脂層が無粗化銅箔の接着面に積層されたプライマ樹脂層付無粗化銅箔を用いることが好ましい。また、極薄無粗化銅箔を絶縁層２０上に積層する際の取り扱い性を向上するため、キャリア付無粗化銅箔を用いることが好ましい。
　また、銅箔層１１は、無電解銅めっき工程に到るまでの間に、その表面に対して各種の前処理（黒化処理、ソフトエッチング処理等）が施される。これらの前処理において、銅箔層１１の厚みが微量に削減されることを考慮した上で、適宜、銅箔層１１形成時に用いる無粗化銅箔の厚さを選定すればよい。
２－２　ブラインド孔形成工程
　次に、ブラインド孔形成工程について説明する。ブラインド孔形成工程は、上記積層体形成工程において形成された積層体に対して、銅箔層１１側から、導体層３０を底部とするブラインド孔４１を形成する工程である。ブラインド孔４１は、レーザー加工により形成する。このとき、必要に応じて、レーザーによるブラインド孔４１の形成を容易にするため、孔開け前に銅箔層１１に黒化処理を施してもよい。例えば、上記積層体の銅箔層１１側から、炭酸ガスレーザー、ＹＡＧレーザー、エキシマレーザー等を照射することにより、銅箔層１１及び絶縁層２０を貫通し、導体層３０に形成された回路パターン３１を底部とするブラインド孔４１を形成することができる。なお、次の無電解銅めっき工程に先立って、ブラインド孔４１を形成した後、ブラインド孔４１内に残留した樹脂スミアを除去するデスミア処理や、銅箔層１１表面の酸化物を除去するソフトエッチング処理を行ってもよい。
２－３　無電解銅めっき工程
　無電解銅めっき工程は、絶縁層２０上に積層された銅箔層１１の表面及び上記ブラインド孔４１の内壁面上に無電解銅めっき層１２を形成する工程である。無電解銅めっき工程では、まず、前処理として、例えば、プリディップし、パラジウム（Ｐｄ）、すず（Ｓｎ）コロイド溶液からなるキャタリストで触媒（Ｐｄ－Ｓｎ）を銅箔層１１の表面及びブラインド孔４１の内壁面に付着させる。そして、アクセレータ液ですずを除去し、銅箔層１１の表面及びブラインド孔４１の内壁面に無電解銅めっきを行うためのパラジウムを核付けする。そして、ロシェル塩タイプの無電解銅めっき液、ＥＤＴＡタイプの無電解銅めっき液等、公知の無電解銅めっき液を適宜調製し、銅箔層１１の表面及びブラインド孔４１の内壁面に無電解銅めっき層１２を形成する。このときに析出させる無電解銅めっき層１２の層厚（Ｄ２）は上述した通りである。当該無電解銅めっき工程により、ブラインド孔４１の内壁面に導通性を与えることができ、次工程である電解銅めっき法によるブラインド孔４１の充填めっきが可能になる。
２－４　パネルめっき工程
　パネルめっき工程は、絶縁層２０上に設けられる銅層１０の合計厚さ（Ｄ）が１５μｍ以下となるように、無電解銅めっき層１２の表面に電解銅めっき層１３を形成すると共に、当該電解銅めっき層１３の表面と同位置程度までブラインド孔４１の充填めっきを完了する工程である。ここで、絶縁層２０上に設けられる銅層１０の合計厚さ（Ｄ）とは、上述した通り、絶縁層２０上に設けられる銅箔層１１の層厚（Ｄ１）と、この銅箔層１１上に形成された無電解銅めっき層１２の層厚（Ｄ２）と、この無電解銅めっき層１２上に形成される電解銅めっき層１３の層厚（Ｄ３）とを合計した銅層１０の合計厚さ（Ｄ）を指す。従って、パネルめっき工程において、電解銅めっき層１３の層厚（Ｄ３）が、Ｄ３≦１５－（Ｄ１＋Ｄ２）になるように電解銅めっきを無電解銅めっき層１２上に析出させる。パネルめっき工程においては、電解銅めっき層１３の層厚（Ｄ３）が、Ｄ３≦１５－（Ｄ１＋Ｄ２）になるように電解銅めっきを無電解銅めっき層１２上に析出させると共に、ブラインド孔４１の充填めっきを完了させる。
　パネルめっき工程では、フィリング性を高めた電解銅めっき液を用いて、パネルめっきを行う。本件発明では、パネルめっき工程において、ブラインド孔４１の充填を行うとともに、絶縁層２０上に無電解銅めっき層１２を介して電解銅めっき層１３を薄く形成する必要がある。従って、フィリング性の高い電解銅めっき液を採用することにより、電解銅めっき層１３の層厚（Ｄ３）が、Ｄ３≦１５－（Ｄ１＋Ｄ２）になるまで銅めっき析出させると共に、図２に示すように電解銅めっき層１３の表面と同位置程度までブラインド孔４１を充填することができる。但し、図２は、光学金属顕微鏡を用いて本件発明に係るプリント配線板１００の層構造の断面を撮影した写真である。図２示す積層体では、銅箔層１１の層厚（Ｄ１）は、１．５μｍであり、無電解銅めっき層１２の層厚（Ｄ２）は、０．５μｍ程度であり、電解銅めっき層１３の層厚（Ｄ３）は１０μｍである。このとき銅箔層１１は、プライマ樹脂層付銅箔（Ｒｚｊｉｓ＝１．３μｍ）（三井金属鉱業株式会社製のＭＦＧ－ＭＴ）を用いて形成した。
　本件発明では、層間接続構造として、フィルドビア４０のみを採用することにより、層間接続構造としてスルーホールを採用した場合、或いは、層間接続構造としてフィルドビアと共にスルーホールを併用する場合と比して、電解銅めっき液の均一電着性（スローイングパワー）を低下させ、フィリング性に特化した電解銅めっき液を採用することができる。これにより、電解銅めっき層１３の層厚を薄く形成する場合であっても、ブラインド孔４１を電解銅めっき層１３の表面と少なくとも同位置程度まで充填を完了させることができる。これにより、銅層１０と、導体層３０との層間接続を確実なものとすると共に、絶縁層２０上の銅層１０を１５μｍ以下に形成することができる。従って、電解銅めっき層１３形成後のハーフエッチング工程を不要にすることができるため、ハーフエッチングにより生じる銅層１０の層厚の面内バラツキが大きくなるのを防止し、回路の形成精度を高く、得られる回路の信頼性を高くすることができる。
　ここで、比較のために、図３に、通常のビアフィル用の電解銅めっき液により、無電解銅めっき層１２上に電解銅めっき層１３の層厚が１０μｍになるようにしてパネルめっき工程を行ったときのブラインド孔内の充填めっきの状態を示す。図３は、電解銅めっき液を変えた以外は、図２に示すプリント配線板１００と同様にして製造されたものである。図３に示すように、通常のビアフィル用の電解銅めっき液を採用した場合は、ブラインド孔４１の充填めっきが不十分であり、当該フィルドビアの上面は電解銅めっき層１３の表面位置よりも大きく凹み、絶縁層２０の上面位置にも達していないことが分かる。
　また、比較のために、図４に、通常のビアフィル用の電解銅めっき液を用いて、層間接続に問題の無い程度までブラインド孔４１を充填したときの、電解銅めっき層１３及びブラインド孔４１に施された充填めっきの状態を示す。このとき、電解銅めっき層１３の層厚は２５μｍであった。なお、図４に示すプリント配線板１００では、銅箔層１１を厚さが１２μｍの汎用の電解銅箔を用いて形成したものである。
　以上の様に、本件発明では、パネルめっき工程において、フィリング性を高めた電解銅めっき液を採用することにより、無電解銅めっき層１２上に上述の範囲（Ｄ３≦１５－（Ｄ１＋Ｄ２））で電解銅めっき層１３を析出させると共に、当該電解銅めっき層１３の表面と同位置程度までブラインド孔４１の電解銅めっきによる充填を完了することができる。なお、電解銅めっき液として、例えば、硫酸銅めっき液が挙げられる。ここで、通常の電解銅めっき液では、スローイングパワーを得るために、硫酸銅及び硫酸に、電着反応を抑制するための高分子界面活性剤などが添加されている。しかしながら、本件発明では、スローイングパワーよりもフィリング性を重視するため、例えば、電着反応を抑制するための添加剤の添加量を減らし、電着速度を促進するための添加剤や、レベリング剤などのレベリング性を向上するための添加剤等のフィリング性を向上するための添加剤の量を増加させる等、電解銅めっき液の配合を調整することによりフィリング性を高めた電解銅めっき液を採用する。
２－５　エッチングレジスト形成工程
　エッチングレジスト形成工程は、以上の様にして形成された銅層１０の表面に厚さが１５μｍ以下のエッチングレジスト層を形成する工程である。銅層１０の表面に形成するエッチングレジスト層の厚さが１５μｍを超えると、銅層１０の厚みが１５μｍ以下であっても、Ｌ／Ｓ＝２０μｍ／２０μｍ以下の微細な配線パターンをエッチング処理により形成するのが困難になる。解像度が悪くなり、エッチング液の液回りが悪くなるためである。また、配線パターンを良好なエッチングファクターで形成するためには、エッチングレジスト層の厚さは１０μｍ以下であることがより好ましい。
　当該エッチングレジスト形成工程において、ドライフィルムを用いて外層回路に形成される配線パターンに応じてエッチングレジスト層を形成することができる。ドライフィルムを用いることにより、エッチングレジスト層を簡易に形成することができ、コストを低減することができる。但し、液状レジストを用いて当該エッチングレジスト層を形成してもよいのは勿論である。液状レジストを用いることにより、エッチングレジスト層の厚みを低減することができ、更に高精細な配線パターンの形成を行うことも可能であるが、新たな設備を必要とするため、ドライフィルムを用いることが好ましい。
２－６　エッチング工程
　エッチング工程では、上記銅層１０に対してエッチング処理を施し、外層回路を成す配線パターンを形成する。このとき、銅層１０を上述のように形成することにより、Ｌ／Ｓ＝２０μｍ／２０μｍ以下の配線パターンを形成することが可能となる。但し、Ｌ／Ｓ＝２０μｍ／２０μｍを超える配線パターンの形成が可能であるのは勿論である。
　以上、説明したように、本件発明によれば、サブトラクティブ法により、特殊な設備等を導入することなく、Ｌ／Ｓ＝２０μｍ／２０μ以下の微細な配線パターンを低コストで、且つ、歩留良く生産することができる。
　本件発明によれば、サブトラクティブ法により、特殊な設備等を導入することなく、Ｌ／Ｓ＝２０μｍ／２０μ以下の微細な配線パターンを低コストで、且つ、歩留良く生産することができる。従って、半導体が搭載されるパッケージ基板等の軽薄短小化をより進行することができる。また、特殊な設備等を導入することなく、パッケージ基板の製造を行うことができるため、当該分野への新規参入が容易になり、技術の裾野を広げることができる。
　１０・・・銅層
　１１・・・銅箔層
　１２・・・無電解銅めっき層
　１３・・・電解銅めっき層
　２０・・・絶縁層
　３０・・・導体層
１００・・・プリント配線板

Claims (7)

  1. 　絶縁層を介して、接着面の表面粗さ（Ｒｚｊｉｓ）が２μｍ以下であり且つ厚さが５μｍ以下の無粗化銅箔を用いて形成された銅箔層と、導体層とを積層した構成を備える積層体を形成する積層体形成工程と、
    　当該積層体に対して、当該銅箔層と絶縁層とを貫通し、前記導体層を底部とするブラインド孔を形成するブラインド孔形成工程と、
    　当該銅箔層の表面及び当該ブラインド孔の内壁面上に無電解銅めっき層を形成する無電解銅めっき工程と、
    　絶縁層上に設けられる銅層の合計厚さが１５μｍ以下になるように、前記無電解銅めっき層の表面に電解銅めっき層を形成すると共に、当該電解銅めっき層の表面と同位置程度までブラインド孔を充填するパネルめっき工程と、
    　当該銅層の表面に、厚さが１５μｍ以下のエッチングレジスト層を形成するエッチングレジスト形成工程と、
    　エッチングレジスト層形成後の銅層をエッチングし、配線パターンを形成するエッチング工程と、
    　を備えることを特徴とするプリント配線板の製造方法。
  2. 　前記無電解銅めっき工程において、前記無電解銅めっき後の前記無粗化銅箔層の層厚と前記無電解銅めっき層の層厚とを合計したときの厚さが３μｍ以下である請求項１に記載のプリント配線板の製造方法。
  3. 　前記エッチング工程において形成する配線パターンがＬ／Ｓ＝２０μｍ／２０μｍ以下である請求項１に記載のプリント配線板の製造方法。
  4. 　前記積層体形成工程において、前記絶縁層を介して、前記無粗化銅箔と前記導体層とを積層する際に、前記無粗化銅箔の接着面に、前記絶縁層との接着性を確保するためのプライマ樹脂層を備えたプライマ樹脂層付無粗化銅箔を用いる請求項１に記載のプリント配線板の製造方法。
  5. 　絶縁層を介して、銅層と、導体層とが、当該導体層を底部とするフィルドビアにより層間接続されたプリント配線板であって、
    　当該銅層は接着面の表面粗さ（Ｒｚｊｉｓ）が２μｍ以下であり且つ厚さが５μｍ以下の無粗化銅箔を用いて形成された銅箔層、無電解銅めっき層及び電解銅めっき層を順に積層した構成を備えるものであり、
    　前記電解銅めっき層は、パネルめっき法により、絶縁層上に設けられる銅層の合計厚さ（Ｄ）が１５μｍ以下になるように、前記無電解銅めっき層の表面に形成されたものであり、
    　前記フィルドビアは、前記電解銅めっき層が形成されると共に、前記電解銅めっき層の表面と同位置程度まで電解銅めっきによる充填が完了したものであることを特徴とするプリント配線板。
  6. 　前記銅層において、前記無粗化銅箔層の層厚と、前記無電解銅めっき層の層厚とを合計したときの厚さが３μｍ以下である請求項５に記載のプリント配線板。
  7. 　前記銅層に形成された配線パターンは、Ｌ／Ｓ＝２０μｍ／２０μｍ以下である請求項５に記載のプリント配線板。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014208480A (ja) * 2013-03-28 2014-11-06 Jx日鉱日石金属株式会社 キャリア付銅箔、プリント配線板、プリント回路板、銅張積層板及びプリント配線板の製造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102149800B1 (ko) * 2013-08-08 2020-08-31 삼성전기주식회사 인쇄회로기판용 적층재, 이를 이용한 인쇄회로기판 및 그 제조 방법
CN106954343B (zh) * 2017-04-14 2019-02-01 深圳市牧泰莱电路技术有限公司 一种厚导体层的母排电路板的制作方法
US10381322B1 (en) 2018-04-23 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device containing self-aligned interlocking bonded structure and method of making the same
CN110650587A (zh) * 2018-06-26 2020-01-03 宏启胜精密电子(秦皇岛)有限公司 柔性线路板及所述柔性线路板的制作方法
US10879260B2 (en) 2019-02-28 2020-12-29 Sandisk Technologies Llc Bonded assembly of a support die and plural memory dies containing laterally shifted vertical interconnections and methods for making the same
WO2021016961A1 (zh) * 2019-07-31 2021-02-04 深南电路股份有限公司 线路板及其制作方法
CN110499501B (zh) * 2019-10-08 2022-03-15 上海天承化学有限公司 一种化学镀铜液及其制备方法和盲孔处理方法
TWI723835B (zh) * 2020-04-07 2021-04-01 健鼎科技股份有限公司 任意層高密度連接板的製造方法
KR20230125209A (ko) * 2020-12-25 2023-08-29 가부시끼가이샤 레조낙 적층판 및 배선 기판의 제조 방법
CN113747669A (zh) * 2021-09-02 2021-12-03 大同共聚(西安)科技有限公司 一种布线板间通孔的制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003133726A (ja) * 2001-10-29 2003-05-09 Ngk Spark Plug Co Ltd 配線基板の製造方法
JP2005064333A (ja) * 2003-08-18 2005-03-10 Mitsubishi Gas Chem Co Inc Ｕｖレーザーによる貫通孔の形成方法
WO2009001850A1 (ja) * 2007-06-25 2008-12-31 Mitsui Mining & Smelting Co., Ltd. 樹脂組成物及びその樹脂組成物を用いて得られる樹脂付銅箔
WO2009084533A1 (ja) * 2007-12-28 2009-07-09 Mitsui Mining & Smelting Co., Ltd. 樹脂付銅箔および樹脂付銅箔の製造方法
JP2010153628A (ja) * 2008-12-25 2010-07-08 Hitachi Chem Co Ltd 多層配線基板の製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2259812B (en) * 1991-09-06 1996-04-24 Toa Gosei Chem Ind Method for making multilayer printed circuit board having blind holes and resin-coated copper foil used for the method
US6884944B1 (en) * 1998-01-14 2005-04-26 Mitsui Mining & Smelting Co., Ltd. Multi-layer printed wiring boards having blind vias
TW469228B (en) * 1998-01-14 2001-12-21 Mitsui Mining & Smelting Co Method for producing multi-layer printed wiring boards having blind vias
US6300244B1 (en) * 1998-05-25 2001-10-09 Hitachi, Ltd. Semiconductor device and method of manufacturing the same
KR20010088796A (ko) * 1998-09-03 2001-09-28 엔도 마사루 다층프린트배선판 및 그 제조방법
KR100882173B1 (ko) * 1998-12-16 2009-02-06 이비덴 가부시키가이샤 도전성접속핀 및 패키지기판
EP2086299A1 (en) * 1999-06-02 2009-08-05 Ibiden Co., Ltd. Multi-layer printed circuit board and method of manufacturing multi-layer printed circuit board
KR100659544B1 (ko) * 1999-11-12 2006-12-19 에바라 유지라이토 코포레이션 리미티드 비아 필링 방법
WO2003071843A1 (fr) * 2002-02-22 2003-08-28 Fujikura Ltd. Tableau de connexions multicouche, base pour tableau de connexions multicouche, tableau de connexions imprime et son procede de production
TWI262041B (en) * 2003-11-14 2006-09-11 Hitachi Chemical Co Ltd Formation method of metal layer on resin layer, printed wiring board, and production method thereof
JP3925523B2 (ja) * 2004-08-30 2007-06-06 三菱電機株式会社 温風暖房機
KR100601465B1 (ko) * 2004-10-05 2006-07-18 삼성전기주식회사 인쇄회로기판 및 그 제조방법
JP2006339365A (ja) * 2005-06-01 2006-12-14 Mitsui Mining & Smelting Co Ltd 配線基板およびその製造方法、多層積層配線基板の製造方法並びにビアホールの形成方法
EP1741804B1 (en) * 2005-07-08 2016-04-27 Rohm and Haas Electronic Materials, L.L.C. Electrolytic copper plating method
JP2007129180A (ja) * 2005-10-03 2007-05-24 Cmk Corp プリント配線板、多層プリント配線板及びその製造方法
JP2007134364A (ja) * 2005-11-08 2007-05-31 Hitachi Cable Ltd 多層配線基板の製造方法及び多層配線基板並びにそれを用いた電子装置
JP5188816B2 (ja) * 2005-12-16 2013-04-24 イビデン株式会社 多層プリント配線板およびその製造方法
JP5636159B2 (ja) 2007-12-28 2014-12-03 三井金属鉱業株式会社 樹脂付銅箔および樹脂付銅箔の製造方法
JP2009239188A (ja) * 2008-03-28 2009-10-15 Hitachi Aic Inc プリント配線板の製造方法
TWI434965B (zh) 2008-05-28 2014-04-21 Mitsui Mining & Smelting Co A roughening method for copper foil, and a copper foil for a printed wiring board which is obtained by the roughening method

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003133726A (ja) * 2001-10-29 2003-05-09 Ngk Spark Plug Co Ltd 配線基板の製造方法
JP2005064333A (ja) * 2003-08-18 2005-03-10 Mitsubishi Gas Chem Co Inc Ｕｖレーザーによる貫通孔の形成方法
WO2009001850A1 (ja) * 2007-06-25 2008-12-31 Mitsui Mining & Smelting Co., Ltd. 樹脂組成物及びその樹脂組成物を用いて得られる樹脂付銅箔
WO2009084533A1 (ja) * 2007-12-28 2009-07-09 Mitsui Mining & Smelting Co., Ltd. 樹脂付銅箔および樹脂付銅箔の製造方法
JP2010153628A (ja) * 2008-12-25 2010-07-08 Hitachi Chem Co Ltd 多層配線基板の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014208480A (ja) * 2013-03-28 2014-11-06 Jx日鉱日石金属株式会社 キャリア付銅箔、プリント配線板、プリント回路板、銅張積層板及びプリント配線板の製造方法

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