WO2011122408A1 - 多層セラミック基板およびその製造方法 - Google Patents

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resistor
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裕介 大塚
裕一 飯田
岸田 和雄
高田 隆裕
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株式会社村田製作所
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Definitions

  • FIG. 6 is a cross-sectional view showing a part of the multilayer ceramic substrate 51.
  • the ceramic laminate 52 provided in the multilayer ceramic substrate 51, the resistor 54, the resistance connection conductor 55 having a portion overlapping with the resistor 54, and the resistor 54 formed on the main surface 53 are covered.
  • An overcoat layer 56 is shown.
  • the overcoat layer 56 is formed thin, due to differences in sintering behavior, thermal expansion coefficient, etc., between the ceramic laminate 52, the resistance connection conductor 55 and the resistor 54 and the overcoat layer 55 during firing. Cracks are likely to occur in the overcoat layer 56 due to the generated stress. In particular, cracks are likely to occur at portions where interfaces of different materials exist, such as portions 57 and 58 surrounded by a broken line in FIG. As described above, when a crack is generated, the plating solution that is carried out thereafter infiltrates below the overcoat layer 56 and the resistance value of the resistor 54 fluctuates, resulting in a decrease in reliability. cause.
  • a multilayer ceramic substrate according to the present invention includes a ceramic laminate formed by laminating a plurality of ceramic layers, a resistor formed on at least one main surface of the ceramic laminate, and a resistance connection having a portion overlapping the resistor
  • An overcoat layer covering the conductor and the resistor is provided, and a region of the overcoat layer that covers a portion where the resistor and the resistance connection conductor overlap is thicker than a region that covers the other portion.
  • the region covering the other portion is typically a region where a trimming groove is to be formed when trimming is performed.
  • the method for producing a multilayer ceramic substrate since the method includes a step of reducing the thickness of the overcoat layer by physically scraping the surface of the overcoat layer after the firing step, the overcoat layer is fired. Sometimes it is thicker, while on the other hand it can be thinned during trimming. Therefore, even when the resistor and the overcoat layer are formed by simultaneous firing with the ceramic green laminate, the overcoat layer is hardly cracked and the trimming property can be improved.
  • the region covering the portion where the resistor and the resistance connection conductor overlap in the overcoat layer is made thicker than the region covering the other portion.
  • the overcoat layer is thinned in the region covering the substrate, ie, the region to be trimmed to improve the trimming property, the resistor is damaged by, for example, thermal shock after firing and at the stage of becoming a product. Can be difficult. This is because stress is easily generated at the end portion of the portion where the resistor and the resistance connection conductor overlap, and therefore the resistor in this portion is easily damaged not only during firing but also after the above.
  • the content of the glass component in the inorganic material component contained as a starting material in the overcoat layer is 50% by weight or more based on the total of the inorganic material components, The layer becomes easier to scrape, and the thickness adjustment of the overcoat layer becomes easier. This is because, in an inorganic material, it is easier to cut if it contains more glass components than a ceramic material.
  • the multilayer ceramic substrate to be obtained includes the surface exposed conductor exposed from the overcoat layer, and further includes the step of plating the surface exposed conductor, as described above.
  • the step of reducing the thickness of the overcoat layer is performed after the step of performing plating, the plating solution resistance decreases due to the decrease in the thickness of the overcoat layer, compared to the case of performing before the step of performing plating. Therefore, the thickness of the overcoat layer can be further reduced. This leads to an improvement in trimming properties.
  • FIG. 1 is an enlarged cross-sectional view showing a portion where an overcoat layer is formed in a conventional multilayer ceramic substrate for explaining a problem to be solved by the present invention.
  • the multilayer ceramic substrate 1 includes a ceramic laminate 3 formed by laminating a plurality of ceramic layers 2, a resistor 5 made of a thick film, formed on one main surface 4 a of the ceramic laminate 3, and a resistance A resistance connection conductor 6 having a portion overlapping the body 5 and an overcoat layer 7 covering the resistance body 5 are provided.
  • the ceramic laminate 3 includes various wiring conductors.
  • the wiring conductor is for forming a passive element such as a capacitor or an inductor, or for connecting wiring such as electrical connection between elements.
  • the wiring conductor includes several in-plane wiring conductors 8 and interlayer connection conductors 9 formed inside the ceramic laminate 3. Some wiring conductors are formed on the outer surface of the ceramic laminate 3.
  • the resistance connecting conductor 6 described above is covered with the overcoat layer 7 but is a kind of wiring conductor formed on the outer surface of the ceramic laminate 3. Further, as a wiring conductor formed on the outer surface of the ceramic laminate 3 and exposed from the overcoat layer 7, there is also a surface exposed conductor 10.
  • the surface exposed conductor 10 is formed on both the one main surface 4 a and the other main surface 4 b of the ceramic laminate 3.
  • the region 7 a that covers the portion where the resistor 5 and the resistance connection conductor 6 overlap in the overcoat layer 7 is preferably other portions, that is, typically, trimming is performed. It is preferable to make it thicker than the region 7b covering the portion to be applied. As a result, it is possible to prevent cracks due to thermal shock from being generated in the overcoat layer 7 after firing and further at the stage of becoming a product, while improving trimming properties.
  • the multilayer ceramic substrate 1 shown in FIG. 3 is obtained through a step of firing the unfired composite laminate 11 shown in FIG.
  • the unfired composite laminate 11 includes an unfired ceramic layer 12 corresponding to the ceramic layer 2, an unfired ceramic green laminate 13 corresponding to the ceramic laminate 3, and an unfired resistor 15 corresponding to the resistor 5.
  • the unfired resistive connection conductor 16 corresponding to the resistance connection conductor 6, the unfired overcoat layer 17 corresponding to the overcoat layer 7, the unfired in-plane wiring conductor 18 corresponding to the in-plane wiring conductor 8, the interlayer connection
  • An unfired interlayer connection conductor 19 corresponding to the conductor 9 and an unfired surface exposed conductor 20 corresponding to the surface exposed conductor 10 are provided.
  • the unfired composite laminate 11 includes constraining green sheets 21 and 22 disposed on the main surfaces 14a and 14b, respectively.
  • the constraining green sheets 21 and 22 include inorganic material powders that are not substantially sintered under the firing conditions in the firing step described below.
  • the restraining green sheet 22 disposed on the main surface 14b on the side where the resistor 15 is not formed may be omitted.
  • an unfired ceramic green laminate 13 formed by laminating a plurality of unfired ceramic layers 12 is first prepared.
  • unfired resistance connection conductor 16 In-plane wiring conductor 18, interlayer connection conductor 19 and surface exposed conductor 20 are formed.
  • an unfired resistor 15 is formed on one main surface 14a of the ceramic green laminate 13 described above, and an unfired overcoat layer 16 is formed thereon.
  • the unfired resistor 15 is formed so as to partially overlap the unfired resistor connection conductor 16.
  • the unfired resistance connection conductor 16 may be formed after the unfired resistor 15 is formed.
  • the restraining green sheets 21 and 22 are arranged so as to sandwich the ceramic green laminate 13 on which the unfired resistor 15 and the overcoat layer 17 are formed in the laminating direction. In this way, an unfired composite laminate 11 is obtained.
  • a ceramic green sheet to be the unfired ceramic layer 12 a resistor paste for forming the unfired resistor 15, an unfired Overcoat paste for forming overcoat layer 16, conductive paste for forming unfired resistance connection conductor 16, in-plane wiring conductor 18, interlayer connection conductor 19, and surface exposed conductor 20, respectively, and restraint Green sheets 21 and 22 are prepared.
  • these ceramic green sheets are laminated in a predetermined order, thereby producing a ceramic green laminate 13 in which a plurality of unfired ceramic layers 12 are laminated.
  • the constraining layer green sheets 21 and 22 are laminated so as to sandwich the ceramic green laminate 13 in the laminating direction.
  • the overcoat green sheet a sheet having the same planar dimensions as the ceramic green sheet to be the unfired ceramic layer 12 may be used.
  • the constraining layer derived from the constraining green sheets 21 and 22 is removed, whereby the multilayer ceramic substrate 1 in the state shown in FIG. 2 is taken out.
  • the constraining layer is in a porous state, and thus can be easily removed.
  • a step of plating the surface exposed conductor 10 is performed.
  • a step of reducing the thickness of the overcoat layer 7 is performed.
  • the step of reducing the thickness of the overcoat layer 7 is performed after the step of performing plating.
  • a step of reducing the thickness of the overcoat layer 7 is performed. This step is intended to increase the efficiency of a trimming step that can be performed thereafter. Specifically, steps such as wet blasting, sand blasting, chemical blasting, and polishing are performed to physically scrape the surface of the overcoat layer.
  • the plating step is interposed between the constraining layer removing step and the step of reducing the thickness of the overcoat layer.
  • the thickness of the overcoat layer is subsequently reduced. You may implement a process. In the latter case, there is an advantage that the surface of the overcoat layer can be scraped off continuously using the same equipment as the constraining layer removing step.
  • the region 7a covering the portion where the resistor 5 and the resistance connection conductor 6 overlap in the overcoat layer 7 is more than the other portion, that is, the region 7b typically covering the portion to be trimmed. Also thickened.
  • the overcoat layer 7 includes an inorganic material component as a starting material
  • the inorganic material component includes a glass component
  • the content of the glass component is 50% by weight or more based on the total of the inorganic material components
  • a step of trimming the resistor 5 is performed as necessary.
  • the laser beam 25 is applied to the resistor 5 through the overcoat layer 7.
  • trimming can be efficiently performed.
  • region 7a covering the portion where the resistor 5 and the resistance connection conductor 6 overlap in the overcoat layer 7 is thicker than the region 7b covering the other portion may be as shown in FIG. .
  • a more limited region 7 a that covers a portion where the resistor 5 and the resistance connection conductor 6 overlap is made thicker than a region 7 b that covers the other portion.
  • the overcoat layer 7 having such a form is formed in a region 7 b other than the region 7 a covering the portion where the resistor 5 and the resistance connection conductor 6 overlap in the overcoat layer 7. It can be easily formed by blasting the surface of the overcoat layer 7 through the mask 31 having the facing opening 32.
  • a region covering a portion where the unfired resistor 15 and the resistance connection conductor 16 overlap is set as another region. If the thickness of the overcoat layer 7 is reduced over the entire thickness of the overcoat layer 7 after being formed thicker in advance, the region covering the portion of the overcoat layer 7 where the resistor 5 and the resistance connection conductor 6 overlap. 7a can be easily made thicker than the region 7b covering the other part.
  • the unfired resistor 15 and the resistance connection conductor are increased by increasing the number of times of printing.
  • a region covering a portion overlapping with 16 can be formed thicker.
  • the mask 31 as described above may be used, or the region 7a may be formed thicker in advance.
  • Example 1 A SiO 2 —CaO—B 2 O 3 —Al 2 O 3 based crystallized glass powder was prepared as a glass material, and an alumina powder was prepared as a ceramic material.
  • the glass powder, the alumina powder, and the acrylic binder and dispersant are weighed so that the weight ratio is 55: 45: 10: 2, and a solvent is added to them and mixed in a ball mill. Then, a slurry was prepared, and then the slurry was formed into a sheet shape by a doctor blade method to obtain a ceramic green sheet having a thickness of 200 ⁇ m.
  • This ceramic green sheet is for forming a ceramic layer provided in a ceramic laminate, and for these ceramic green sheets, an in-plane wiring conductor is suitably formed by screen printing using a silver paste, and a surface layer and Similarly, the silver paste was used for the ceramic green sheet to be formed, and a resistance connection conductor and a surface exposed conductor were formed by screen printing.
  • RuO 2 30 parts by weight
  • SiO 2 —CaO—Al 2 O 3 —B 2 O 3 —K 2 O glass 70 parts by weight
  • Ag 5 parts by weight
  • resin 6 parts by weight
  • a resistor paste containing 1 part by weight of a dispersant and 50 parts by weight of a solvent is prepared, and this resistor paste is screen-printed on a ceramic green sheet to be a surface layer, whereby the above-mentioned resistor connecting conductor and A partially overlapping resistor was formed.
  • inorganic material component 100 parts by weight, resin: 6 parts by weight, and dispersion including the above-mentioned glass powder and alumina powder in a weight ratio shown in “Glass / alumina weight ratio of overcoat material” in Table 1
  • the overcoat layer is formed by preparing an overcoat paste containing 1 part by weight of the agent and 50 parts by weight of the solvent and applying the overcoat paste by screen printing so as to cover the entire resistor. did.
  • the overcoat layer was made to have the thickness shown in the column of “overcoat thickness after firing” in Table 1 after firing.
  • the “post-firing overcoat thickness” shown in Table 1 is a thickness in a region covering the resistor in a portion that does not overlap the resistance connection conductor.
  • alumina powder, dispersant, and butyral binder are weighed so as to have a weight ratio of 100: 2: 8, and a solvent is added thereto and mixed in a ball mill to prepare a slurry.
  • the slurry was formed into a sheet by a doctor blade method to obtain a restraining green sheet having a thickness of 200 ⁇ m.
  • This firing condition is a condition in which the constraining green sheet is not sintered, but the ceramic green sheet, the overcoat layer, the resistor, and the conductor can be sufficiently sintered.
  • the resistor was laser trimmed, the resistance value was adjusted, and the trimming speed was obtained as shown in the “Trimming speed” column of Table 1. .
  • the multilayer ceramic substrate according to each sample was evaluated for the presence or absence of cracks in the overcoat layer and the plating solution resistance, as shown in the “crack” and “anti-plating” columns of Table 1, respectively.
  • the “crack” is a part to be evaluated is diced and hardened with a cured resin, a sample cross section is polished, this cross section is observed with an SEM, and the presence or absence of cracks is evaluated. Evaluation was performed.
  • Platinum resistance is a comparison between the resistance values of the resistors covered by the overcoat layer before and after the plating treatment, and if the resistance value variation of all the resistors is less than ⁇ 0.5%, It was determined that the plating solution was good, and if there was one or more resistors whose resistance value exceeded ⁇ 0.5%, it was determined that the plating solution resistance was poor. The number of evaluations was 135 for each sample. In “Plating Resistance” in Table 1, “G” indicates that the plating solution resistance was good, and “NG” indicates that the plating solution resistance was inferior.
  • Samples 4 and 5 which are within the scope of the present invention, have the same crack thickness as the above-mentioned Samples 2 and 1, but the “overcoat thickness after thickness reduction” is the same.
  • the plating solution resistance was good and the trimming speed was almost the same.
  • the same is true between samples 9 and 10 and samples 7 and 6, between samples 14 and 15 and samples 12 and 11, and between samples 19 and 20 and samples 17 and 16. This can also be said in the comparison.
  • the overcoat layer during plating that is, the “overcoat thickness after firing” is 10 ⁇ m as in sample 1, the plating solution resistance is poor. Yes, as in Samples 2 and 3, when the thickness is 12 ⁇ m or more, the plating solution resistance is good. That is, under the conditions of Samples 1 to 5, there is a restriction that the thickness of the overcoat layer must be 12 ⁇ m or more at the time of plating in order to ensure good plating solution resistance. Therefore, in the sample 4 whose “thickness reduction timing” is “before plating”, in order to ensure good plating solution resistance, the overcoat layer can be used only until the “overcoat thickness after thickness reduction” becomes 12 ⁇ m. The thickness of can not be reduced. On the other hand, in Sample 5, the “thickening timing” is “after plating”, so that the thickness of the overcoat layer can be reduced to 10 ⁇ m or less, which is less than 12 ⁇ m. it can.
  • the “post-baking overcoat thickness” is both “8 ⁇ m”
  • the “glass / alumina weight ratio of the overcoat material” is In Example 6, “70/30” and Sample 13 “50/50”
  • the content of alumina is higher in this order.
  • the “post-baking overcoat thickness” is “7 ⁇ m” thinner than that in the sample 6, but the “glass / alumina weight ratio of the overcoat material” is “40 / 60 ”and so on.
  • the sample 17 is considered to be good although the “post-baking overcoat thickness” is the thinnest.
  • the fired composite laminate was wet blasted to remove the constraining layer derived from the constraining green sheet on the surface, and the sintered multilayer ceramic substrate according to each sample was taken out. Thereafter, the multilayer ceramic substrate according to each sample was subjected to a plating process on the surface-exposed conductor, followed by a wet blasting process to reduce the thickness of the overcoat layer.
  • the thickness was uniformly reduced over the entire overcoat layer, but for sample 22, a portion where the resistor and the resistance connection conductor overlap from the middle of the step. The thickness was reduced through a mask having an opening facing an area other than the covered area.
  • the minimum thickness in the region covering the portion where the resistor and the resistance connection conductor overlap in the overcoat layer and the average thickness in the other region were determined.
  • Table 2 the former is shown in the “resistance + conductor overcoat minimum thickness” column, and the latter is shown in the “resistance overcoat average thickness” column.
  • the resistor was laser trimmed and the resistance value was adjusted, as shown in the “Trimming speed” column of Table 2.
  • the trimming speed was determined, and as shown in the “crack” column of Table 2, the presence or absence of cracks in the overcoat layer was evaluated.
  • the plating solution resistance was evaluated.
  • a “heat cycle test” in which 2000 cycles of a heat cycle from ⁇ 40 ° C. to 250 ° C. was applied to the multilayer ceramic substrate according to each sample. Then, in the evaluation number of 135, when there was one or more resistors whose resistance value fluctuated by ⁇ 0.5% or more compared to the resistance value before the “heat cycle test”, it was determined as defective.
  • the “heat cycle test” of Table 1 “G” indicates that it was not determined to be defective, and “NG” indicates that it was determined to be defective.
  • the sample 21 shown in Table 2 corresponds to the sample 5 shown in Table 1 as can be seen from the above description.
  • the sample 22 When compared with the sample 21, the sample 22 has the same “average overcoat thickness on resistance”, and shows the same results in terms of “crack”, “plating resistance” and “trimming speed”. However, when compared in terms of the “heat cycle test”, the sample 21 was “NG” while the sample 22 was “G”.

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Abstract

 複数のセラミック層を積層してなるセラミック積層体と、セラミック積層体の主面にそれぞれ形成された、抵抗体、抵抗体と重なる部分を有する抵抗接続導体、および抵抗体を覆うオーバーコート層とを備え、同時焼成により得られる、多層セラミック基板において、抵抗体に対するトリミング時間を短縮するため、オーバーコート層を薄くすると、焼成時にクラックが生じやすい。 上記課題を解決するため、焼成時には、オーバーコート層(7)を比較的厚くしておき、クラックが生じにくくしておき、焼成工程の後に、オーバーコート層(7)の表面を物理的に削り取ることによりオーバーコート層(7)の厚みを減じ、トリミング時間が短縮されるようにする。特に、オーバーコート層(7)における、抵抗体(5)と抵抗接続導体(6)とが重なる部分を覆う領域(7a)が、その他の部分を覆う領域(7b)よりも厚くなるようにされることが好ましい。

Description

多層セラミック基板およびその製造方法
 この発明は、多層セラミック基板およびその製造方法に関するもので、特に、少なくとも一方主面に抵抗体が形成され、さらにその上にオーバーコート層が形成された、多層セラミック基板およびその製造方法に関するものである。
 多層セラミック基板の主面に厚膜からなる抵抗体が形成される場合、この抵抗体の保護や耐候性の向上を目的として、抵抗体をガラス系材料でオーバーコートすることが行なわれている。また、抵抗体は、通常、焼成後にトリミングされ、抵抗値が調整される。
 たとえば、特開平5-234726号公報(特許文献1)には、基板上に抵抗体を印刷して焼き付ける工程と、抵抗体上の所定の位置に導体を印刷して焼き付ける工程と、抵抗体上にオーバーコート層を形成する工程と、オーバーコート層上から抵抗体をレーザートリミングして抵抗値調整を行なう工程とを備える、厚膜抵抗回路の形成方法が開示されている。
 しかし、特許文献1に記載の技術によれば、基板、抵抗体、導体、オーバーコート層を別々に焼成または焼き付けして形成するため、度々の焼成または焼き付けによって基板や抵抗体、導体の焼結が進行して過焼結な状態となってしまい、特性が悪くなるという問題がある。
 そこで、基板、抵抗体、導体およびオーバーコート層を同時焼成して得る技術が知られている。たとえば、特開2005-39164号公報(特許文献2)には、複数のガラスセラミックグリーンシートを積層してなる未焼成のセラミックグリーン積層体を作製する工程と、このセラミックグリーン積層体の一方主面に、抵抗体、導体およびオーバーコート層を形成する工程と、次いで、セラミックグリーン積層体の両主面に沿って拘束用グリーンシートを積層することによって、未焼成の複合積層体を作製する工程と、未焼成の複合積層体を焼成する工程と、その後、拘束用グリーンシートに由来する拘束層を除去する工程とを含む、ガラスセラミック配線基板の製造方法が開示されている。
 ところが、上記特許文献2に記載の技術のように、抵抗体やオーバーコート層をセラミックグリーン積層体と同時焼成によって形成した後、抵抗体にトリミングを行なう場合、次のような問題が生じることがわかった。
 図6は、多層セラミック基板51の一部を示す断面図である。図6には、多層セラミック基板51に備えるセラミック積層体52と、その主面53にそれぞれ形成された、抵抗体54、抵抗体54と重なる部分を有する抵抗接続導体55、および抵抗体54を覆うオーバーコート層56が図示されている。
 図6を参照して説明すると、焼成後のトリミング時間を短縮するために、オーバーコート層56をできるだけ薄く形成したいという要請がある。しかし、オーバーコート層56を薄く形成すると、膜厚ばらつきが生じやすく、そのため、オーバーコート層56を一定の厚みに形成することが難しい。
 また、オーバーコート層56を薄く形成すると、焼成時のセラミック積層体52、抵抗接続導体55および抵抗体54の各々とオーバーコート層55との間での焼結挙動や熱膨張係数の違い等によって発生する応力により、オーバーコート層56にクラックが生じやすくなる。特に、図6において破線で囲んだ部分57および58のように、異種材料の界面が存在する部分において、クラックが生じやすい。このように、クラックが生じると、その後に実施されるめっき工程において、めっき液がオーバーコート層56の下方へ浸入して、抵抗体54の抵抗値が変動するなど、信頼性が低下するという問題を引き起こす。
特開平5-234726号公報 特開2005-39164号公報
 そこで、この発明の目的は、抵抗体やオーバーコート層をセラミックグリーン積層体と同時焼成によって形成した場合でも、オーバーコート層にクラックが生じにくく、しかも、トリミング性を向上させることができる、多層セラミック基板の製造方法および多層セラミック基板を提供しようとすることである。
 この発明は、複数のセラミックグリーン層を積層してなるセラミックグリーン積層体を備えるとともに、セラミックグリーン積層体の少なくとも一方の主面にそれぞれ形成された、抵抗体、抵抗体と重なる部分を有する抵抗接続導体、および抵抗体を覆うオーバーコート層を備える、未焼成の多層セラミック基板を作製する工程と、未焼成の多層セラミック基板を焼成する工程とを有する、多層セラミック基板の製造方法にまず向けられるものであって、上述した技術的課題を解決するため、焼成工程の後に、たとえばブラスト処理を施すなどして、オーバーコート層の表面を物理的に削り取ることによりオーバーコート層の厚みを減じる工程をさらに備えることを特徴としている。
 この発明は、また、多層セラミック基板にも向けられる。この発明に係る多層セラミック基板は、複数のセラミック層を積層してなるセラミック積層体と、セラミック積層体の少なくとも一方の主面にそれぞれ形成された、抵抗体、抵抗体と重なる部分を有する抵抗接続導体、および抵抗体を覆うオーバーコート層とを備え、オーバーコート層における、抵抗体と抵抗接続導体とが重なる部分を覆う領域は、その他の部分を覆う領域よりも厚いことを特徴としている。なお、上記その他の部分を覆う領域とは、典型的には、トリミングを実施する場合にトリミング溝を形成すべき領域である。
 この発明に係る多層セラミック基板の製造方法によれば、焼成工程の後にオーバーコート層の表面を物理的に削り取ることによりオーバーコート層の厚みを減じる工程を備えているので、オーバーコート層を、焼成時には厚く、他方、トリミング時には薄くすることができる。よって、抵抗体やオーバーコート層をセラミックグリーン積層体と同時焼成によって形成した場合でも、オーバーコート層にクラックが生じにくく、しかも、トリミング性を向上させることができる。
 他方、この発明に係る多層セラミック基板によれば、オーバーコート層における、抵抗体と抵抗接続導体とが重なる部分を覆う領域が、その他の部分を覆う領域よりも厚くされるので、後者のその他の部分を覆う領域、すなわちトリミングを施すべき領域において、オーバーコート層を薄くして、トリミング性を高めながらも、焼成後において、さらには製品となった段階において、たとえば熱衝撃による抵抗体の損傷を生じにくくすることができる。なぜなら、抵抗体と抵抗接続導体とが重なる部分の端部には、応力が生じやすく、そのため、この部分にある抵抗体には、焼成時だけでなく、その後においても損傷が生じやすいが、上記のように、オーバーコート層における、抵抗体と抵抗接続導体とが重なる部分を覆う領域が厚くされると、オーバーコート層による抵抗体に対する保護機能を高めることができ、その結果、抵抗体において損傷を生じにくくすることができるためである。
 この発明に係る多層セラミック基板の製造方法において、オーバーコート層に出発原料として含まれる無機材料成分中のガラス成分の含有量が無機材料成分の合計に対して50重量%以上であると、オーバーコート層がより削り取りやすくなり、オーバーコート層の厚み調整がより容易になる。なぜなら、無機材料において、セラミック材料よりもガラス成分が多く含まれる方が削れやすいためである。
 また、この発明に係る多層セラミック基板の製造方法において、得ようとする多層セラミック基板が、オーバーコート層から露出する表面露出導体を備え、表面露出導体にめっきを施す工程をさらに備える場合、前述したオーバーコート層の厚みを減じる工程が、めっきを施す工程の後に実施されると、めっきを施す工程の前に実施される場合に比べて、オーバーコート層の厚みの減少による耐めっき液性の低下を懸念する必要がないため、オーバーコート層の厚みをより薄くすることが可能となる。このことは、トリミング性の向上につながる。
 オーバーコート層の厚みを減じる工程において、オーバーコート層における、抵抗体と抵抗接続導体とが重なる部分を覆う領域以外の領域に向く開口を有するマスクを介して、オーバーコート層の表面をブラスト処理したり、未焼成の多層セラミック基板を作製する工程において、オーバーコート層が、抵抗体と抵抗接続導体とが重なる部分を覆う領域が他の領域に比べて予め厚く形成されたりすると、オーバーコート層における、抵抗体と抵抗接続導体とが重なる部分を覆う領域が、その他の部分を覆う領域よりも厚くすることが容易である。
 この発明に係る多層セラミック基板の製造方法が、焼成工程における焼成条件では実質的に焼結しない無機材料粉末を含む拘束用グリーンシートを用意する工程をさらに備え、上述した未焼成の多層セラミック基板を作製する工程が、セラミックグリーン積層体の、上記抵抗体が形成された主面を含む少なくとも一方の主面に沿って拘束用グリーンシートを積層してなる未焼成の複合積層体を作製する工程を含み、上述した焼成工程が、未焼成の複合積層体に対して実施され、焼成工程の後に拘束用グリーンシートに由来する拘束層を除去する工程をさらに備える場合、オーバーコート層の表面を削り取る工程を、拘束層を除去する工程と同じ設備を用いて実施することができる。よって、オーバーコート層の厚みを減じるための新たな設備や工程を必要としない。
この発明の一実施形態による多層セラミック基板の製造方法において作製される未焼成の複合積層体を示す断面図である。 図1に示した複合積層体を焼成し、次いで拘束層を除去した後の多層セラミック基板の状態を示す断面図である。 図2に示した多層セラミック基板に対して、オーバーコート層の厚みを減じる工程を実施した後の状態を示す断面図である。 図3に示した状態にあるオーバーコート層を拡大して示す断面図である。 この発明の他の実施形態を説明するための図4に対応する図である。 この発明が解決しようとする課題を説明するためのもので、従来の多層セラミック基板におけるオーバーコート層が形成された部分を拡大して示す断面図である。
 まず、図3を参照して、この発明の一実施形態による製造方法を実施して得られた多層セラミック基板1の構造について説明する。
 多層セラミック基板1は、複数のセラミック層2を積層してなるセラミック積層体3を備えるとともに、セラミック積層体3の一方主面4a上にそれぞれ形成された、厚膜からなる抵抗体5と、抵抗体5と重なる部分を有する抵抗接続導体6と、抵抗体5を覆うオーバーコート層7とを備えている。
 セラミック積層体3は、種々の配線導体を備えている。配線導体は、たとえばコンデンサまたはインダクタのような受動素子を構成したり、あるいは素子間の電気的接続のような接続配線を行なったりするためのものである。配線導体には、セラミック積層体3の内部に形成されるいくつかの面内配線導体8および層間接続導体9がある。また、配線導体には、セラミック積層体3の外表面上に形成されるものもある。前述した抵抗接続導体6は、オーバーコート層7によって覆われているが、セラミック積層体3の外表面上に形成される配線導体の一種である。また、セラミック積層体3の外表面上に形成されかつオーバーコート層7から露出する配線導体として、表面露出導体10もある。表面露出導体10は、セラミック積層体3の一方主面4a上および他方主面4b上の双方に形成されている。
 図3および図4に示すように、好ましくは、オーバーコート層7における、抵抗体5と抵抗接続導体6とが重なる部分を覆う領域7aは、その他の部分、すなわち、典型的には、トリミングを施すべき部分を覆う領域7bよりも厚くされることが好ましい。これによって、トリミング性を高めながらも、焼成後において、さらには製品となった段階において、熱衝撃によるクラックがオーバーコート層7において生じにくくすることができる。
 上述した多層セラミック基板1の製造方法について、図1および図2を参照して説明する。図3に示した多層セラミック基板1は、図1に示した未焼成の複合積層体11を焼成する工程を経て得られるものである。
 未焼成の複合積層体11は、セラミック層2に対応する未焼成のセラミック層12、セラミック積層体3に対応する未焼成のセラミックグリーン積層体13、抵抗体5に対応する未焼成の抵抗体15、抵抗接続導体6に対応する未焼成の抵抗接続導体16、オーバーコート層7に対応する未焼成のオーバーコート層17、面内配線導体8に対応する未焼成の面内配線導体18、層間接続導体9に対応する未焼成の層間接続導体19、および表面露出導体10に対応する未焼成の表面露出導体20を備えている。
 未焼成の複合積層体11は、その主面14aおよび14b上にそれぞれ配置される拘束用グリーンシート21および22を備えている。拘束用グリーンシート21および22は、後述する焼成工程における焼成条件では実質的に焼結しない無機材料粉末を含んでいる。なお、拘束用グリーンシート21および22のうち、抵抗体15が形成されない側の主面14b上に配置される拘束用グリーンシート22は省略されてもよい。
 図1に示した未焼成の複合積層体11を製造するため、複数の未焼成のセラミック層12を積層してなる未焼成のセラミックグリーン積層体13がまず用意される。セラミックグリーン積層体13には、各々未焼成の抵抗接続導体16、面内配線導体18、層間接続導体19および表面露出導体20が形成されている。
 次に、上述したセラミックグリーン積層体13の一方主面14a上に、未焼成の抵抗体15、さらにその上に未焼成のオーバーコート層16が形成される。未焼成の抵抗体15は、未焼成の抵抗接続導体16と一部が重なるように形成される。なお、未焼成の抵抗接続導体16は、未焼成の抵抗体15が形成された後に形成されてもよい。さらに、未焼成の抵抗体15およびオーバーコート層17が形成されたセラミックグリーン積層体13を積層方向に挟むように、拘束用グリーンシート21および22が配置される。このようにして、未焼成の複合積層体11が得られる。
 上述した未焼成の複合積層体11の作製工程において、典型的には、未焼成のセラミック層12となるべきセラミックグリーンシート、未焼成の抵抗体15を形成するための抵抗体ペースト、未焼成のオーバーコート層16を形成するためのオーバーコート用ペースト、各々未焼成の抵抗接続導体16、面内配線導体18、層間接続導体19および表面露出導体20を形成するための導電性ペースト、ならびに拘束用グリーンシート21および22が用意される。
 そして、未焼成の層間接続導体19を形成するため、特定のセラミックグリーンシートに貫通孔が設けられ、そこに導電性ペーストが充填される。また、各々未焼成の抵抗接続導体16、面内配線導体18および表面露出導体20をそれぞれ形成するため、特定のセラミックグリーンシート上に導電性ペーストが印刷される。また、未焼成の抵抗体15を形成するため、特定のセラミックグリーンシート上に抵抗体ペーストが印刷される。さらに、未焼成のオーバーコート層17を形成するため、特定のセラミックグリーンシート上にオーバーコート用ペーストが印刷される。
 次に、これらセラミックグリーンシートが所定の順序で積層され、それによって、複数の未焼成のセラミック層12を積層してなるセラミックグリーン積層体13が作製される。また、セラミックグリーン積層体13を積層方向に挟むように、拘束層用グリーンシート21および22が積層される。
 なお、未焼成のオーバーコート層17を形成するにあたっては、オーバーコート用ペーストと同一の無機成分を含むグリーンシートを積層する方法を採用してもよい。この場合、オーバーコート用グリーンシートとしては、未焼成のセラミック層12となるべきセラミックグリーンシートと同じ平面寸法のものを用いてもよい。
 次に、上述のようにして得られたセラミックグリーン積層体13、未焼成の抵抗体15、抵抗接続導体16およびオーバーコート層17ならびに未焼成の面内配線導体18、層間接続導体19および表面露出導体20が同時に焼結するように、未焼成の複合積層体11が焼成される。この焼成工程において、拘束用グリーンシート21および22は、実質的に焼結しないため、セラミックグリーン積層体13等の主面方向での収縮を抑制するように作用する。その結果、得られた多層セラミック基板1の寸法精度が高められる。
 上述の焼成工程の後、拘束用グリーンシート21および22に由来する拘束層が除去されることによって、図2に示した状態にある多層セラミック基板1が取り出される。焼成工程を終えたとき、拘束層はポーラスな状態となっているので、これを容易に除去することができる。
 次に、必要に応じて、表面露出導体10にめっきを施す工程が実施される。このめっき工程の後、後述するように、オーバーコート層7の厚みを減じる工程が実施されるが、このように、オーバーコート層7の厚みを減じる工程が、めっきを施す工程の後に実施されると、めっきを施す工程を実施する際には、オーバーコート層7は、厚みを減じる前であって、比較的厚い状態であるので、めっき液の浸入をより確実に防ぐことができ、また、オーバーコート層7の厚みを減じる工程においては、オーバーコート層7の厚みの減少による耐めっき液性の低下を懸念する必要がないため、オーバーコート層7の厚みをより薄くすることが可能となる。
 次に、オーバーコート層7の厚みを減じる工程を実施される。この工程は、その後に実施され得るトリミング工程の能率性を高めるためのものである。具体的には、ウェットブラスト、サンドブラスト、ケミカルブラスト、研磨等の工程が実施され、オーバーコート層の表面を物理的に削り取るようにされる。
 なお、上述した説明では、拘束層除去工程とオーバーコート層の厚みを減じる工程との間に、めっき工程を介在させたが、拘束層除去工程の後、引き続いて、オーバーコート層の厚みを減じる工程を実施してもよい。後者の場合には、オーバーコート層の表面を削り取ることを、拘束層除去工程と同じ設備を用いて連続的に実施することができるという利点がある。
 前述したように、オーバーコート層7における、抵抗体5と抵抗接続導体6とが重なる部分を覆う領域7aは、その他の部分、すなわち、典型的には、トリミングを施すべき部分を覆う領域7bよりも厚くされる。
 一方、オーバーコート層7が出発原料として無機材料成分を含み、無機材料成分がガラス成分を含み、ガラス成分の含有量が無機材料成分の合計に対して50重量%以上であると、オーバーコート層7がより削り取りやすくなる。したがって、オーバーコート層7の厚みを減じる工程を能率的に進めることができる。
 次に、必要に応じて、抵抗体5をトリミングする工程が実施される。トリミングにあたっては、図4において想像線で示すように、レーザ光25が、オーバーコート層7を介して抵抗体5に照射される。このとき、レーザ光25は、オーバーコート層7における比較的薄い領域7bに照射されることになるので、トリミングを能率的に進めることができる。
 オーバーコート層7における、抵抗体5と抵抗接続導体6とが重なる部分を覆う領域7aが、その他の部分を覆う領域7bよりも厚くされる形態は、図5に示すようなものであってもよい。図5では、抵抗体5と抵抗接続導体6とが重なる部分を覆う、より限定的な領域7aが、その他の部分を覆う領域7bよりも厚くされる。
 このような形態のオーバーコート層7は、たとえば、図5において想像線で示すように、オーバーコート層7における、抵抗体5と抵抗接続導体6とが重なる部分を覆う領域7a以外の領域7bに向く開口32を有するマスク31を介して、オーバーコート層7の表面をブラスト処理することによって、容易に形成することができる。
 あるいは、未焼成の複合積層体11を作製する工程において、未焼成のオーバーコート層17を形成するにあたって、未焼成の抵抗体15と抵抗接続導体16とが重なる部分を覆う領域を他の領域に比べて予め厚く形成するようにしながら、焼成後において、オーバーコート層7の全体にわたって厚みを減じるようにすれば、オーバーコート層7における、抵抗体5と抵抗接続導体6とが重なる部分を覆う領域7aが、その他の部分を覆う領域7bよりも容易に厚くすることができる。
 上述の実施形態において、未焼成のオーバーコート層17の形成のために、オーバーコート用ペーストの印刷が適用される場合には、印刷回数を増やすことにより、未焼成の抵抗体15と抵抗接続導体16とが重なる部分を覆う領域をより厚く形成することができる。
 なお、図4に示した形態のオーバーコート層7を得る場合であっても、上述したようなマスク31を用いても、あるいは、領域7aを予めより厚く形成するようにしてもよい。
 次に、この発明に従って実施した実験例について説明する。
 [実験例1]
 ガラス材料として、SiO-CaO-B-Al系結晶化ガラス粉末を用意するとともに、セラミック材料として、アルミナ粉末を用意した。
 まず、上記ガラス粉末、上記アルミナ粉末、さらには、アクリル系バインダおよび分散剤を、重量比で55:45:10:2となるように秤量し、これらに溶剤を加えてボールミルにて混合することによって、スラリーを作製し、次いで、このスラリーをドクターブレード法にてシート状に成形することによって、厚み200μmのセラミックグリーンシートを得た。
 このセラミックグリーンシートは、セラミック積層体に備えるセラミック層を形成するためのもので、これらセラミックグリーンシートには、銀ペーストを用いて、適宜、面内配線導体をスクリーン印刷により形成するとともに、表層となるべきセラミックグリーンシートには、同じく銀ペーストを用いて、抵抗接続導体および表面露出導体をスクリーン印刷により形成した。
 次に、RuO:30重量部と、SiO-CaO-Al-B-KO系ガラス:70重量部と、Ag:5重量部と、レジン:6重量部と、分散剤:1重量部と、溶剤:50重量部とを含む抵抗体ペーストを用意し、この抵抗体ペーストを、表層となるべきセラミックグリーンシートにスクリーン印刷することによって、上述の抵抗接続導体と一部重なる抵抗体を形成した。
 次に、前述のガラス粉末とアルミナ粉末とを表1の「オーバーコート材料のガラス/アルミナ重量比率」に示す重量比率で配合した無機材料成分:100重量部と、レジン:6重量部と、分散剤:1重量部と、溶剤:50重量部とを含有するオーバーコート用ペーストを用意し、上記抵抗体全体を覆うようにオーバーコート用ペーストをスクリーン印刷により塗布することによって、オーバーコート層を形成した。ここで、オーバーコート層は、焼成後において、表1の「焼成後オーバーコート厚み」の欄に示す厚みとなるようにした。なお、表1に示した「焼成後オーバーコート厚み」は、抵抗接続導体とは重ならない部分での抵抗体を覆う領域での厚みである。
 次に、前述のアルミナ粉末と分散剤とブチラール系バインダとを、重量比で100:2:8となるように秤量し、これらに溶剤を加えてボールミルにて混合することによって、スラリーを作製し、このスラリーをドクターブレード法によりシート状に成形することによって、厚み200μmの拘束用グリーンシートを得た。
 次に、前述したセラミックグリーンシートを5枚積層するとともに、これらを積層方向に挟むように、前述した拘束用グリーンシートを積層し、次いで圧着することによって、未焼成の複合積層体を得た。
 次に、トップ温度900℃にて複合積層体を焼成した。この焼成条件は、拘束用グリーンシートを焼結させないが、セラミックグリーンシート、オーバーコート層、抵抗体および導体については、十分に焼結させ得る条件である。
 次に、焼成後の複合積層体をウェットブラスト処理し、表面の拘束用グリーンシートに由来する拘束層を除去し、各試料に係る焼結した多層セラミック基板を取り出した。
 次に、各試料に係る多層セラミック基板に対して、表面露出導体にめっき処理を施す工程およびオーバーコート層の厚みをウェットブラストにより減じる(減厚)工程を実施することになるが、後者の減厚工程については、表1に示すように、特定の試料についてのみ、実施した。そして、表1の「減厚のタイミング」の欄に示すように、減厚工程を実施した試料については、この工程を「めっき前」に実施したものと「めっき後」に実施したものとがあり、いずれの場合も、オーバーコート層が、表1の「減厚後オーバーコート厚み」に示す厚みとなるまで、表1の「減厚時間」に示す時間実施した。
 以上のようにして得られた各試料に係る多層セラミック基板について、抵抗体をレーザートリミングし、抵抗値の調整を行ない、表1の「トリミング速度」の欄に示すように、トリミング速度を求めた。
 また、各試料に係る多層セラミック基板について、表1の「クラック」および「耐めっき」の欄にそれぞれ示すように、オーバーコート層でのクラックの発生の有無、および耐めっき液性を評価した。
 「クラック」は、評価対象箇所をダイシングして硬化樹脂で固めた上で、試料断面を研磨し、この断面をSEMで観察し、クラック発生の有無を評価したもので、各試料につき、4箇所で評価を行なった。
 「耐めっき」は、オーバーコート層によって覆われている抵抗体の抵抗値を、めっき処理の前後で比較し、すべての抵抗体の抵抗値の変動が±0.5%を下回るならば、耐めっき液性が良好であると判定し、抵抗値の変動が±0.5%を上回る抵抗体が1個以上あるならば、耐めっき液性が劣っていると判定した。なお、各試料につき、評価個数を135個とした。表1の「耐めっき」において、「G」は耐めっき液性が良好であったことを示し、「NG」は耐めっき液性が劣っていたことを示している。
Figure JPOXMLDOC01-appb-T000001
 表1において、試料番号に*を付したものは、この発明の範囲外の比較例である。
 この発明の範囲外の比較例である、試料1~3の間、試料6~8の間、試料11~13の間、ならびに試料16~18の間でそれぞれ比較すると、「焼成後オーバーコート厚み」が比較的薄いものにおいて、クラックが発生し、また、耐めっき液性が劣っている。また、同じく試料1~3の間、試料6~8の間、試料11~13の間、ならびに試料16~18の間でそれぞれ比較すると、「焼成後オーバーコート厚み」がより厚くなるほど、トリミング速度が低下している。
 これらに対して、この発明の範囲内にある、試料4および5では、それぞれ、クラックが発生した前述の試料2および1と「減厚後オーバーコート厚み」が同じであるにも関わらず、クラックが発生せず、耐めっき液性が良好であり、トリミング速度についてはほぼ同等であった。同様のことが、試料9および10と試料7および6との間での比較、試料14および15と試料12および11との間での比較、ならびに試料19および20と試料17および16との間での比較においても言える。
 上記のことから、この発明の範囲内にある試料4、5、9、10、14、1519および20によれば、「焼成後オーバーコート厚み」を厚くしながら、「減厚後オーバーコート厚み」を比較的薄くしたため、焼成時のオーバーコート層のクラックを防ぎつつ、良好なトリミング性を確保できることがわかる。
 また、「減厚タイミング」が「めっき前」である場合と「めっき後」である場合とで比較すると、次のことがわかる。
 例として、試料1~5の場合を見ると、めっき時のオーバーコート層の厚み、すなわち「焼成後オーバーコート厚み」が、試料1のように、10μmであれば、耐めっき液性が不良であり、試料2および3のように、12μm以上であれば、耐めっき液性が良好となっている。つまり、試料1~5の条件では、良好な耐めっき液性を確保するためには、めっき時において、オーバーコート層の厚みが12μm以上でなければならない、という制約がある。そのため、「減厚のタイミング」が「めっき前」である試料4では、良好な耐めっき液性を確保するためには、「減厚後オーバーコート厚み」が12μmとなるまでしか、オーバーコート層の厚みを減じることができない。これに対し、試料5では、「減厚のタイミング」が「めっき後」であるため、「減厚後オーバーコート厚み」を12μmより薄い10μmあるいはそれ以下まで、オーバーコート層の厚みを減じることができる。
 同様のことが、試料6~10の場合、試料11~15の場合、ならびに試料16~20の場合にも言える。
 また、この発明の範囲内にある、試料4および5と、試料9および10と、試料14および15と、試料19および20との間で比較すると、「オーバーコート材料のガラス/アルミナ重量比率」がより高いものほど、すなわち、ガラスの含有率がより高いものほど、オーバーコート層が削れやすく、よって、「減厚時間」の短縮を図り得ることがわかる。逆に、アルミナの含有率がより高いものほど、「減厚時間」がより長くなるのは、アルミナをより多く含むと、硬度の高いアノーサイト結晶をより多く析出するためであると推測される。
 他方、「オーバーコート材料のガラス/アルミナ重量比率」がより低いものほど、すなわち、アルミナの含有率がより高いものほど、耐めっき液性がより良好になる傾向が現れている。たとえば、試料6および13の間で比較すると、これら試料6および13では、「焼成後オーバーコート厚み」がいずれも「8μm」であるが、「オーバーコート材料のガラス/アルミナ重量比率」が、試料6では「70/30」、試料13では「50/50」というように、アルミナの含有率がこの順でより高くなっている。そして、耐めっき液性に注目すると、アルミナの含有率がより低い試料6において不良とされたが、アルミナの含有率がより高い試料13では良好とされている。さらに、試料17を見ると、試料17では、「焼成後オーバーコート厚み」が、上記試料6の場合より薄い「7μm」であるが、「オーバーコート材料のガラス/アルミナ重量比率」が「40/60」というように、さらに高くなっている。そして、耐めっき液性に注目すると、試料17では、「焼成後オーバーコート厚み」が最も薄いにも関わらず、良好とされている。これらの傾向は、ガラスよりセラミックの方が耐めっき液性に優れているという点と、アルミナ比率が高くなることで結晶相が析出しやすくなっている点が原因であると推測される。
 また、表1には、「オーバーコート材料のガラス/アルミナ重量比率」が「55/45」である場合のデータがないが、「オーバーコート材料のガラス/アルミナ重量比率」が「55/45」により近づくほど、「焼成後オーバーコート厚み」が薄くても、クラックが発生しにくくなる傾向が現れている。たとえば、試料6と試料13とを比較すると、これら試料6および13では、「焼成後オーバーコート厚み」がいずれも「8μm」であるが、「オーバーコート材料のガラス/アルミナ重量比率」が「55/45」からより離れた試料6ではクラックが発生したが、「55/45」により近い「50/50」である試料13ではクラックが発生していない。これは、「オーバーコート材料のガラス/アルミナ重量比率」が「55/45」により近づくほど、オーバーコート材料とセラミック層の材料とがより近くなるため、収縮挙動がマッチングしやすくなったためであると推測される。
 [実験例2]
 実験例2では、オーバーコート層における、抵抗体と抵抗接続導体とが重なる部分を覆う領域が、その他の部分を覆う領域よりも厚くした場合の影響を調査した。
 まず、実験例1の場合と同様の操作を経て、試料となる焼成後の複合積層体を得た。ただし、実験例2では、「オーバーコート材料のガラス/アルミナ重量比率」は「100/0」とし、「焼成後オーバーコート厚み」は「14μm」とした。
 次に、焼成後の複合積層体をウェットブラスト処理し、表面の拘束用グリーンシートに由来する拘束層を除去し、各試料に係る焼結した多層セラミック基板を取り出した。その後、各試料に係る多層セラミック基板に対して、表面露出導体にめっき処理を施し、引き続き、ウェットブラスト処理を実施し、オーバーコート層の厚みを減じる工程を実施した。オーバーコート層の厚みを減じる工程において、試料21では、オーバーコート層の全体にわたって厚みを均一に減じたが、試料22については、当該工程の途中から、抵抗体と抵抗接続導体とが重なる部分を覆う領域以外の領域に向く開口を有するマスクを介して厚みを減じるようにした。そして、この厚みを減じる工程の後、オーバーコート層における、抵抗体と抵抗接続導体とが重なる部分を覆う領域での最小厚みとそれ以外の領域での平均厚みとを求めた。表2において、前者が「抵抗+導体上オーバーコート最小厚み」の欄に、後者が「抵抗上オーバーコート平均厚み」の欄にそれぞれ示されている。
 次に、実験例1の場合と同様の要領で、各試料に係る多層セラミック基板について、抵抗体をレーザートリミングし、抵抗値の調整を行ない、表2の「トリミング速度」の欄に示すように、トリミング速度を求めるとともに、表2の「クラック」の欄に示すように、オーバーコート層でのクラックの発生の有無を評価した。また、表2の「耐めっき」の欄に示すように、耐めっき液性を評価した。
 さらに、各試料に係る多層セラミック基板について、-40℃から250℃のヒートサイクルを2000サイクル付与する「ヒートサイクル試験」を実施した。そして、評価個数135個中で、「ヒートサイクル試験」前の抵抗値と比較して抵抗値が±0.5%以上変動した抵抗体が1個以上ある場合は、不良と判定した。表1の「ヒートサイクル試験」において、「G」は不良と判定されなかったことを示し、「NG」は不良と判定されたことを示している。
Figure JPOXMLDOC01-appb-T000002
 なお、表2に示した試料21は、上述した説明からわかるように、表1に示した試料5に相当する。
 試料21と比較したとき、試料22は、「抵抗上オーバーコート平均厚み」が同じであり、「クラック」、「耐めっき」および「トリミング速度」の各点で、同様の結果を示している。しかしながら、「ヒートサイクル試験」の点で比較すると、試料21では「NG」となったのに対し、試料22では「G」となった。
 このことからわかるように、試料22のように、「抵抗上オーバーコート平均厚み」に比べて「抵抗+導体上オーバーコート最小厚み」をより厚くすることにより、良好なトリミング性を維持しながら、耐熱衝撃性を高めることができる。
1 多層セラミック基板
2 セラミック層
3 セラミック積層体
5 抵抗体
6 抵抗接続導体
7 オーバーコート層
10 表面露出導体
11 未焼成の複合積層体
12 未焼成のセラミック層
13 セラミックグリーン積層体
15 未焼成の抵抗体
16 未焼成の抵抗接続導体
17 未焼成のオーバーコート層
20 未焼成の表面露出導体
21,22 拘束用グリーンシート
25 レーザ光
31 マスク
32 開口

Claims (8)

  1.  複数のセラミックグリーン層を積層してなるセラミックグリーン積層体を備えるとともに、前記セラミックグリーン積層体の少なくとも一方の主面にそれぞれ形成された、抵抗体、前記抵抗体と重なる部分を有する抵抗接続導体、および前記抵抗体を覆うオーバーコート層を備える、未焼成の多層セラミック基板を作製する工程と、
     前記未焼成の多層セラミック基板を焼成する工程と
    を有する、多層セラミック基板の製造方法であって、
     前記焼成工程の後に前記オーバーコート層の表面を物理的に削り取ることにより前記オーバーコート層の厚みを減じる工程をさらに備える、多層セラミック基板の製造方法。
  2.  前記オーバーコート層は出発原料として無機材料成分を含み、前記無機材料成分はガラス成分を含み、前記ガラス成分の含有量は前記無機材料成分の合計に対して50重量%以上である、請求項1に記載の多層セラミック基板の製造方法。
  3.  得ようとする多層セラミック基板は、前記オーバーコート層から露出する表面露出導体を備え、
     前記表面露出導体にめっきを施す工程をさらに備え、
     前記オーバーコート層の厚みを減じる工程は、前記めっきを施す工程の後に実施される、
    請求項1または2に記載の多層セラミック基板の製造方法。
  4.  前記オーバーコート層の厚みを減じる工程において、前記オーバーコート層における、前記抵抗体と前記抵抗接続導体とが重なる部分を覆う領域は、その他の部分を覆う領域よりも厚くなるようにされる、請求項1ないし3のいずれかに記載の多層セラミック基板の製造方法。
  5.  前記オーバーコート層の厚みを減じる工程は、前記オーバーコート層における、前記抵抗体と前記抵抗接続導体とが重なる部分を覆う領域以外の領域に向く開口を有するマスクを介して、前記オーバーコート層の表面をブラスト処理する工程を備える、請求項4に記載の多層セラミック基板の製造方法。
  6.  未焼成の多層セラミック基板を作製する工程において、前記オーバーコート層は、前記抵抗体と前記抵抗接続導体とが重なる部分を覆う領域が他の領域に比べて予め厚く形成される、請求項4に記載の多層セラミック基板の製造方法。
  7.  前記焼成工程における焼成条件では実質的に焼結しない無機材料粉末を含む拘束用グリーンシートを用意する工程をさらに備え、
     前記未焼成の多層セラミック基板を作製する工程は、前記セラミックグリーン積層体の、前記抵抗体が形成された主面を含む少なくとも一方の前記主面に沿って前記拘束用グリーンシートを積層してなる未焼成の複合積層体を作製する工程を含み、
     前記焼成工程は、前記未焼成の複合積層体に対して実施され、
     焼成工程の後に前記拘束用グリーンシートに由来する拘束層を除去する工程をさらに備える、
    請求項1ないし6のいずれかに記載の多層セラミック基板の製造方法。
  8.  複数のセラミック層を積層してなるセラミック積層体と、
     前記セラミック積層体の少なくとも一方の主面にそれぞれ形成された、抵抗体、前記抵抗体と重なる部分を有する抵抗接続導体、および前記抵抗体を覆うオーバーコート層と
    を備え、
     前記オーバーコート層における、前記抵抗体と前記抵抗接続導体とが重なる部分を覆う領域は、その他の部分を覆う領域よりも厚い、
    多層セラミック基板。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104204780B (zh) * 2012-03-30 2017-06-16 庄信万丰股份有限公司 示踪剂和标记产品中示踪剂的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01147897A (ja) * 1987-12-03 1989-06-09 Nec Corp 多層複合セラミック基板の製造方法
JP2001168500A (ja) * 1999-12-08 2001-06-22 Yamaichi Electronics Co Ltd 配線基板
JP2008277628A (ja) * 2007-05-01 2008-11-13 Murata Mfg Co Ltd セラミック基板の製造方法、セラミック基板、および電子装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4650923A (en) * 1984-06-01 1987-03-17 Narumi China Corporation Ceramic article having a high moisture proof
JPS6165464A (ja) * 1984-09-07 1986-04-04 Toshiba Corp 厚膜多層基板における膜抵抗体の製造方法
JPS63141301A (ja) * 1986-12-03 1988-06-13 富士通テン株式会社 厚膜回路製造方法
JPH05234726A (ja) 1992-02-20 1993-09-10 Murata Mfg Co Ltd 厚膜抵抗回路の形成方法
US5396397A (en) * 1992-09-24 1995-03-07 Hughes Aircraft Company Field control and stability enhancement in multi-layer, 3-dimensional structures
US6205032B1 (en) * 1999-03-16 2001-03-20 Cts Corporation Low temperature co-fired ceramic with improved registration
JP3687443B2 (ja) * 1999-10-12 2005-08-24 株式会社村田製作所 低温焼成セラミック組成物及びセラミック多層基板
JP2002368420A (ja) * 2001-06-05 2002-12-20 Murata Mfg Co Ltd ガラスセラミック多層基板の製造方法およびガラスセラミック多層基板
US6893710B2 (en) * 2003-04-18 2005-05-17 Yageo Corporation Multilayer ceramic composition
JP2005039164A (ja) 2003-06-25 2005-02-10 Kyocera Corp ガラスセラミック配線基板の製造方法
TWI266568B (en) * 2004-03-08 2006-11-11 Brain Power Co Method for manufacturing embedded thin film resistor on printed circuit board
JP3928665B2 (ja) * 2004-09-13 2007-06-13 株式会社村田製作所 チップ型電子部品内蔵型多層基板及びその製造方法
JP5071559B2 (ja) * 2009-01-20 2012-11-14 株式会社村田製作所 積層型セラミック電子部品およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01147897A (ja) * 1987-12-03 1989-06-09 Nec Corp 多層複合セラミック基板の製造方法
JP2001168500A (ja) * 1999-12-08 2001-06-22 Yamaichi Electronics Co Ltd 配線基板
JP2008277628A (ja) * 2007-05-01 2008-11-13 Murata Mfg Co Ltd セラミック基板の製造方法、セラミック基板、および電子装置

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