WO2011086972A1 - 電子回路及びその形成方法並びに電子回路形成用銅張積層板 - Google Patents

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敬亮 山西
亮 福地
賢吾 神永
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Jx日鉱日石金属株式会社
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Definitions

  • the present invention relates to an electronic circuit for forming a circuit by etching, a method for forming the same, and a copper-clad laminate for forming an electronic circuit.
  • Copper foil for printed circuits is widely used in electronic and electrical equipment, but this copper foil for printed circuits is generally used with a base material such as a synthetic resin board or film with or without an adhesive. Bonding under high temperature and high pressure to produce a copper clad laminate, then printing the circuit by resist coating and exposure process to form the desired circuit, and further through an etching process to remove unnecessary portions of the copper foil Further, various elements are soldered to form a printed circuit for an electro device.
  • Copper foils used in such printed circuits are broadly divided into electrolytic copper foils and rolled copper foils depending on the type of manufacturing method, both of which are used according to the types of printed circuit boards and quality requirements. Yes. These copper foils have a surface to be bonded to the resin base material and a non-bonded surface, and are each subjected to a special surface treatment (treating treatment). In some cases, the copper foil used for the inner layer of the multilayer printed wiring board has a function of adhering to the resin on both sides (double treatment).
  • electrolytic copper foil is produced by electrodepositing copper onto a rotating drum and continuously peeling it to produce a copper foil.
  • the surface that contacts the rotating drum is a glossy surface and the opposite surface. Has many irregularities (rough surface).
  • a thin plating layer may be formed in order to prevent the copper particles from falling off. A series of these steps is called roughening treatment.
  • Such a roughening treatment is required not only for the electrolytic copper foil but also for the rolled copper foil, and the same roughening treatment is also carried out for the rolled copper foil.
  • a copper-clad laminate is produced by a hot press method or a continuous method.
  • this laminated plate is produced by synthesize epoxy resin, impregnate paper substrate with phenol resin, and dry it to produce a prepreg, and further combine this prepreg and copper foil with a combination press. It is manufactured through processes such as hot pressing.
  • the copper-clad laminate produced in this way is printed by a resist coating and exposure process to form the target circuit, and further undergoes an etching process to remove unnecessary portions of the copper layer.
  • an etching process to remove unnecessary portions of the copper layer.
  • Such “sag” needs to be made as small as possible.
  • the “sag” is reduced by extending the etching time and increasing the etching time.
  • the circuit width will be reduced accordingly, and the uniform line width (circuit width) that is intended for circuit design will be reduced.
  • the uniform line width (circuit width) that is intended for circuit design will be reduced.
  • the present inventors have proposed a copper foil in which a metal or alloy layer (hereinafter referred to as an EF layer) having a slower etching rate than copper is formed on a copper foil on the etching surface side (Patent Literature). 1).
  • the metal or alloy is nickel, cobalt, or an alloy thereof.
  • a step of forming a “surface coating layer” such as tin plating or nickel plating on the EF layer is included as a pre-process of circuit formation.
  • the present invention when performing circuit formation by etching the copper layer of the copper-clad laminate, prevents sagging due to etching, can form a uniform circuit of the desired circuit width, and further improve the etchability by pattern etching,
  • An electronic circuit capable of preventing the occurrence of a short circuit and a defective circuit width, a method for forming the electronic circuit, and a copper-clad laminate for forming an electronic circuit, especially when a plating layer is formed on the upper part of the circuit, are formed on the EF layer. It is an object of the present invention to enable a copper or copper alloy layer to form a uniform circuit width without hindering the adhesion of the surface coating layer.
  • the present inventors have obtained knowledge that the problem can be solved by forming a copper or copper alloy layer having an appropriate thickness on the EF layer after forming the EF layer. This is shown below.
  • plating used in the present invention below includes wet plating methods such as electroplating and electroless plating or chemical plating methods, or physical plating methods such as vapor deposition and sputtering. As long as there is no particular hindrance, these methods can be arbitrarily selected and used.
  • the present invention is based on this finding, 1) A copper or copper alloy layer (A) formed on one surface or both surfaces of a resin substrate, a copper or copper alloy plating layer (B) formed on a part or the entire surface of the (A) layer, B) A plating layer (C) having an etching rate slower than that of copper with respect to a copper etching solution formed on a part or the entire surface of the layer, and 0.05 ⁇ m or more and less than 1 ⁇ m formed on the layer (C).
  • a laminate comprising a plated layer (D) of copper or a copper alloy, wherein a part of the laminate of the (A) layer, (B) layer, (C) layer and (D) layer is formed on the surface of the resin substrate
  • an electronic circuit comprising a copper circuit formed by etching and removing.
  • the present invention 2) Copper or copper alloy layer (A) formed on one or both sides of a resin substrate, and an etching rate slower than copper with respect to a copper etching solution formed on a part or the entire surface of the (A) layer A laminate comprising a plating layer (C) and a plating layer (D) of copper or copper alloy of 0.05 ⁇ m or more and less than 1 ⁇ m formed on the layer (C), the layer (A),
  • an electronic circuit comprising a copper circuit formed by etching and removing a part of a laminated portion of a layer (C) and a layer (D) to the surface of a resin substrate.
  • the layer (C) having an etching rate slower than that of copper with respect to the copper etching solution is nickel, cobalt, or a nickel alloy, according to any one of 1) to 2) above Electronic circuit.
  • deposition of the layer (C) is to provide an electronic circuit according to the above 1) any one of 1-3), which is a 100 ⁇ g / dm 2 ⁇ 3000 ⁇ g / dm 2.
  • the surface of the copper or copper alloy layer (A) opposite to the surface in contact with the resin is a surface treated by at least one of pickling treatment, soft etching, or surface roughening treatment.
  • An electronic circuit according to any one of 1) to 4) above is provided.
  • the surface of the copper or copper alloy layer (A) that is opposite to the surface in contact with the resin is a surface that has been reduced by one or more pickling, soft etching, or one or more treatments that roughen the surface.
  • An electronic circuit as described in any one of 1) to 5) above is provided.
  • the copper or copper alloy layer (D) is a copper or copper alloy layer of 0.05 ⁇ m or more and 0.8 ⁇ m or less, according to any one of 1) to 6) above Electronic circuit.
  • the copper or copper alloy layer (D) is a copper or copper alloy layer of 0.1 ⁇ m or more and 0.5 ⁇ m or less, according to any one of 1) to 6) above Electronic circuit.
  • the present invention 9) The electronic circuit according to any one of 1) to 8) above, further comprising a heat-resistant layer and / or a chromate or organic rust-proof layer on the copper or copper alloy layer (D). ,I will provide a.
  • the present invention 10
  • An electronic circuit according to any one of 1) to 9) above is provided.
  • the present invention 11 A copper or copper alloy layer (A) on one or both surfaces of a resin substrate, a copper or copper alloy plating layer (B) on a part or the entire surface of the (A) layer, and the (B) layer A plating layer (C) whose etching rate is slower than that of copper with respect to the copper etching solution is further formed on a part of or the entire surface of the film, and a plating layer of copper or copper alloy of 0.05 ⁇ m or more and less than 1 ⁇ m is further formed on the layer (C) (D) is formed to produce a copper-clad laminate, and then one of the laminates of the copper-clad laminate comprising the (A) layer, (B) layer, (C) layer, and (D) layer.
  • a method for forming an electronic circuit comprising a step of forming a copper circuit by etching and removing a portion to the surface of a resin substrate.
  • a copper or copper alloy layer (A) is formed on one or both sides of a resin substrate to produce a copper clad laminate, a through hole is formed in the copper clad laminate, and further on the layer (A).
  • a plating layer made of a copper or copper alloy layer (B) is formed in a part or the entire surface and in the through hole, a part or the entire surface of the (B) layer is more than copper for the copper etching solution.
  • the layer (A) Forming an electronic circuit comprising a step of forming a copper circuit by etching and removing a part of a laminated portion composed of the (B) layer, the (C) layer, and the (D) layer to the surface of the resin substrate Method.
  • An electron comprising a step of forming a copper circuit by etching and removing a part of a laminated portion composed of the (A) layer, (C) layer and (D) layer of the plate to the resin substrate surface.
  • a copper or copper alloy layer (A) on one side or both sides of the resin substrate has a slower etching rate than copper on the copper foil surface in advance with respect to the copper etchant as a copper foil used when forming the layer.
  • the present invention 15 The method for forming an electronic circuit as described in any one of 11) to 14) above, wherein a heat-resistant layer and / or a rust-proof layer is formed on the layer (C) or (C ′). ,I will provide a.
  • the present invention 16 Any one of 11) to 15) above, wherein nickel, cobalt, or a nickel alloy is used as the layer (C) or the layer (C ′) having a slower etching rate than copper with respect to the copper etching solution.
  • a method for forming an electronic circuit according to claim 1 is provided.
  • the present invention 17) according to deposition of the layer (C) or layer (C'), above 11) any one of to 16), characterized in that to adjust the 100 ⁇ g / dm 2 ⁇ 3000 ⁇ g / dm 2
  • An electronic circuit forming method is provided.
  • the copper or copper alloy layer (A) is treated with one or more of pickling treatment, soft etching, or surface roughening treatment.
  • An electronic circuit forming method is provided.
  • the present invention 19) Any one of the above 11) to 17), wherein the thickness of the copper or copper alloy layer (A) is reduced by one or more of pickling treatment, soft etching or surface roughening treatment.
  • pickling treatment soft etching or surface roughening treatment.
  • the present invention 20 The method for forming an electronic circuit according to any one of 15) to 17) above, which comprises a step of removing the heat-resistant layer and / or the rust-preventing layer by pickling or soft etching. I will provide a.
  • the present invention 21 The electronic circuit according to any one of 11) to 20) above, wherein the copper or copper alloy layer (D) is formed to a thickness of 0.05 ⁇ m or more and 0.8 ⁇ m or less. Forming method.
  • the present invention 22 The electronic circuit according to any one of 11) to 20) above, wherein the copper or copper alloy layer (D) is formed to a thickness of 0.1 ⁇ m or more and 0.5 ⁇ m or less. Forming method.
  • the present invention 23 Tin, nickel, gold, an alloy based on these, or a solder plating layer is formed on the copper or copper alloy layer (D) or on the heat-resistant layer and / or the chromate or organic rust preventive layer.
  • the method for forming an electronic circuit as described in any one of 11) to 22) above is provided.
  • the present invention 24) A copper or copper alloy layer (A) formed on one or both surfaces of a resin substrate, a copper or copper alloy plating layer (B) formed on a part or the entire surface of the (A) layer, B) A plating layer (C) having an etching rate slower than that of copper with respect to a copper etching solution formed on a part or the entire surface of the layer, and 0.05 ⁇ m or more and less than 1 ⁇ m formed on the layer (C).
  • a copper-clad laminate for forming an electronic circuit comprising a plated layer (D) of copper or a copper alloy.
  • the present invention 25) A copper or copper alloy layer (A) formed on one or both sides of a resin substrate, and an etching rate slower than copper with respect to a copper etching solution formed on a part or the entire surface of the (A) layer.
  • a copper-clad laminate for forming an electronic circuit comprising a plating layer (C) and a plating layer (D) of copper or copper alloy having a thickness of 0.05 ⁇ m or more and less than 1 ⁇ m formed on the layer (C). Board, provide.
  • the layer (C) having an etching rate slower than that of copper with respect to the copper etchant is nickel, cobalt, or a nickel alloy, according to any one of 24) to 25) above Provided is a copper clad laminate for forming an electronic circuit.
  • the present invention 27) deposition of the layer (C) is, 100 ⁇ g / dm 2 ⁇ the 23 characterized in that it is a 3000 ⁇ g / dm 2) an electronic circuit for forming a copper-clad laminate according to any one of 15) Board, provide.
  • the surface of the copper or copper alloy layer (A) opposite to the surface in contact with the resin is a surface treated by at least one of pickling treatment, soft etching, or surface roughening treatment.
  • the copper-clad laminate for forming an electronic circuit according to any one of 24) to 27) above is provided.
  • the surface of the copper or copper alloy layer (A) layer that is opposite to the surface in contact with the resin is a surface that is reduced by pickling, soft etching, or one or more treatments that roughen the surface.
  • the copper-clad laminate for forming an electronic circuit is provided as described in any one of the above items 24) to 28).
  • the copper or copper alloy layer (D) is a copper or copper alloy layer of 0.05 ⁇ m to 0.8 ⁇ m, according to any one of 24) to 29) above Provided is a copper clad laminate for forming an electronic circuit.
  • the copper or copper alloy layer (D) is a copper or copper alloy layer having a thickness of 0.1 ⁇ m or more and 0.5 ⁇ m or less, according to any one of 24) to 29) above.
  • a copper clad laminate for forming an electronic circuit is provided.
  • the present invention 32 The electronic circuit according to any one of 24) to 31) above, further comprising a heat-resistant layer and / or a chromate or organic rust preventive layer on the copper or copper alloy layer (D).
  • a copper clad laminate for forming is provided.
  • the present invention 33 It is characterized by comprising tin, nickel, gold, an alloy based on these, or a solder plating layer on the copper or copper alloy layer (D) or on the heat-resistant layer and / or chromate or organic rust preventive layer.
  • the copper-clad laminate for forming an electronic circuit according to any one of the above 24) to 32) is provided.
  • a copper or copper alloy layer (A) is formed on one side or both sides of a resin substrate to produce a copper clad laminate, a through hole is formed in the copper clad laminate, and further on the layer (A).
  • a copper or copper alloy layer (A) is formed on one side or both sides of a resin substrate to produce a copper clad laminate, a through hole is formed in the copper clad laminate, and further on the layer (A).
  • the present invention 35 A plating layer (through-hole plating layer) composed of a copper or copper alloy layer (A) and a copper or copper alloy layer (B) formed thereafter on one side or both sides of the resin substrate before through-hole formation
  • the etching of the copper circuit as an electronic circuit on the copper-clad laminate is taken as an example.
  • a copper bump which is one form of the electronic circuit It can be applied to all related technologies such as formation.
  • the present invention has an effect that when a circuit is formed by etching a copper layer of a copper clad laminate, a circuit having a more uniform circuit width can be formed. Further, there is an effect that the occurrence of sagging due to etching can be prevented.
  • the copper or copper alloy layer formed on the EF layer has a uniform circuit width without obstructing the adhesion of the “surface coating layer”. It becomes possible to form. This has the remarkable effect that it is possible to provide an excellent method for forming an electronic circuit capable of improving the etching property by pattern etching and preventing the occurrence of a short circuit or a defective circuit width.
  • FIG. 6 is a diagram showing a cross section of etching of a circuit shown in Example 4.
  • FIG. 10 is a diagram showing a cross section of etching of a circuit shown in Comparative Example 3.
  • FIG. 10 is a diagram showing a cross section of etching of a circuit shown in Comparative Example 3.
  • the present invention relates to an electronic circuit, a method of forming the circuit by etching, and a copper-clad laminate for forming an electronic circuit used in the electronic circuit.
  • a copper or copper alloy layer (B) layer is formed on a copper or copper alloy layer (A) formed on a resin substrate. That is, this copper layer (B) is a copper layer newly formed on the copper-clad laminate by through-hole plating or the like.
  • the thickness of the layer (A) is reduced by soft etching or the like.
  • the copper or copper alloy layer (A) may be a plating layer directly formed on a resin substrate or a copper or copper alloy layer made of an adhered foil. That is, for the layer (A), a copper clad laminate in which a copper layer is directly formed after a surface treatment such as a plasma treatment on a resin film such as polyimide can be used without using a copper foil. . In this case, as in the case where the foil to be bonded is a foil not previously provided with an EF layer, the surface does not have an EF layer at this stage.
  • the (A) layer reduced in thickness by soft etching, or the (A) layer using the copper foil in which the EF layer is not formed in advance copper is added to the copper etching solution.
  • a layer (C) layer having a slower etching rate is formed.
  • a material having a slower etching rate than copper is selected for the copper etchant.
  • nickel, cobalt, or nickel alloy is suitable. In particular, nickel or a nickel alloy is desirable.
  • the nickel or nickel alloy layer will be specifically described by way of example.
  • the nickel or nickel alloy layer is close to the resist portion on the copper foil, and the etching rate of the copper foil on the resist side is suppressed by the nickel or nickel alloy layer.
  • the copper etching proceeds at a normal rate as the distance from the nickel alloy layer increases.
  • etching proceeds substantially vertically from the resist side of the side surface of the copper circuit toward the resin substrate side, and a rectangular copper foil circuit is formed.
  • the nickel or nickel alloy layer or the like mainly suppresses the occurrence of sagging and forms a circuit with a uniform circuit width.
  • etching solution with a ferric chloride aqueous solution having a high etching rate. This is because there is a problem that the etching rate decreases due to circuit miniaturization.
  • An etching solution using a ferric chloride aqueous solution is an effective means for preventing this. However, this does not prevent the use of other etchants.
  • the etching solution can be changed as necessary.
  • tin, nickel, gold, an alloy based on these, or a solder plating layer is often formed.
  • Nickel, cobalt used as a material for the layer (C) Alternatively, the nickel alloy is difficult to have a “surface coating layer”. For this reason, it is good to form the plating layer (D) layer of copper or a copper alloy beforehand on the (C) layer of the laminate.
  • the problem here is that the copper circuit can be removed by etching and removing a part of the laminated portion composed of the layers (A), (B), (C) and (D) to the surface of the resin substrate.
  • the (D) layer is too thick, it becomes an obstacle during etching, and a uniform circuit width cannot be formed. That is, the function of the (C) layer, which is an EF layer formed to form a uniform circuit width, is suppressed.
  • forming a copper or copper alloy plating layer (D) layer on the (C) layer of the laminate in advance forms a “surface coating layer” thereon. In order to be necessary.
  • the thickness of the plated layer (D) of copper or copper alloy formed on the (C) layer which is the EF layer is 0.05 ⁇ m or more and less than 1 ⁇ m.
  • the plating layer (D) is a copper alloy, for example, copper alloys such as brass plating (Zn 10 to 40%), bronze plating (Sn to 10%), and white copper plating (Ni 10 to 30%) can be used.
  • it is preferably 0.05 ⁇ m or more and 0.8 ⁇ m or less, more preferably 0.1 ⁇ m or more and 0.5 ⁇ m or less.
  • the lower limit is 0.05 ⁇ m as described above, and this is the minimum thickness necessary for forming the “surface coating layer” thereon. On the other hand, increasing the thickness becomes an obstacle to etching, and a uniform circuit width cannot be formed. The reason will be described in detail in Examples.
  • an organic rust prevention layer such as a chromium layer or a chromate layer and / or a silane treatment can be further formed.
  • an organic rust prevention layer such as a chromium layer or a chromate layer and / or a silane treatment.
  • this amount oxidation of the surface of the (D) layer can be similarly suppressed, so that the stability is further stabilized.
  • a circuit width pattern can be formed.
  • the nickel contained in the (C) layer 100 ⁇ g / dm 2 ⁇ 3000 ⁇ g / dm 2, preferably from 2250 ⁇ g / dm 2 or less, it is desirable to further 1500 [mu] g / dm 2 or less. This is an amount necessary to suppress the occurrence of sagging during circuit etching and to etch a uniform circuit. If it is less than 100 ⁇ g / dm 2 , the effect decreases. Preferably it is 200 ⁇ g / dm 2 or more, more preferably 300 ⁇ g / dm 2 or more.
  • chromium amount when providing the said chromium layer or chromate layer, chromium amount shall be 100 microgram / dm ⁇ 2 > or less in conversion of metal chromium. Moreover, when forming the said silane treatment layer, it is desirable that it is 20 microgram / dm ⁇ 2 > or less in conversion of silicon simple substance. This is to suppress the difference in etching rate with respect to the pattern etching solution. However, an appropriate amount is effective to prevent oxidation of the (C) layer and (D) layer.
  • Ni 50 to 100 g / L P: 1-25g / L HBO 3 : 0 to 30 g / L pH: 0.5-2.5 Temperature: normal temperature to 95 ° C Current density Dk: 5 to 40 A / dm 2 Time: 1-10 seconds
  • Ni 5-25g / L Mo: 0.01-5 g / L Na 2 P 2 O 7 : 160 g / L pH: 8-9 Temperature: normal temperature to 40 ° C Current density Dk: 1 to 5 A / dm 2 Time: 1-10 seconds
  • Ni 1-10g / L W: 20-50g / L Citric acid: 60 g / L pH: 8-9 Temperature: normal temperature to 50 ° C Current density Dk: 0.1 to 5 A / dm 2 Time: 1-10 seconds
  • silane treatment Select from various series of silanes such as: Silane dissolved in alcohol is diluted with water to a predetermined concentration and applied to the copper foil surface. Concentration: 0.01 wt% to 2 wt% Type: Olefin silane, Epoxy silane, Acrylic silane, Amino silane, Mercapto silane
  • Chromium adhesion analysis method In order to analyze the treated surface, the opposite surface is pressed with FR-4 resin and masked. The sample is boiled in hydrochloric acid having a concentration of 10% for 3 minutes to dissolve the treatment layer, and the solution is quantitatively analyzed for zinc and chromium by atomic absorption analysis.
  • a resist pattern for circuit formation is formed on the layer (D), and an etching solution made of a cupric chloride solution or a ferric chloride solution is used, and the portion other than the portion to which the resist pattern is attached Unnecessary portions of the laminated portion of the (A) layer, (B) layer, (C) layer, and (D) layer on the resin substrate are removed to the surface of the resin substrate. Next, the resist is removed.
  • the above can be realized by the combination of the (A) layer, (B) layer, (C) layer, and (D) layer described above, and is one of the excellent features of the present invention.
  • More preferable implementation conditions are as follows: (A) layer of copper or copper alloy is formed by plating or pasting copper foil as described above, and then (B) exposed surface of layer A, which is a copper foil, before layer formation. It is desirable to remove the layer applied to protect the upper copper foil by etching or the like in advance. This is to improve the subsequent plating adhesion.
  • copper foil When copper foil is used as the copper or copper alloy layer formed on the resin substrate, it can be similarly applied to the roughened surface (M surface) or glossy surface (S surface) of the electrolytic copper foil, but the surface to be etched is Usually use the glossy side.
  • a rolled copper foil When using a rolled copper foil, a high purity rolled copper foil or a rolled alloy copper foil with improved strength can also be used.
  • the present invention includes all of these copper foils.
  • a present Example is an example for making an understanding easy, and is not restrict
  • the copper plating solution and conditions used are those described in Japanese Patent Application Laid-Open No. 2004-107786 ([0062]), but other copper plating solutions and conditions may be used. I do not care.
  • Example 1 An electrolytic copper foil having a foil thickness of 18 ⁇ m was used. This electrolytic copper foil was bonded to a polyimide resin substrate to obtain a copper-clad laminate. Next, a copper plating layer of 20 ⁇ m was formed on this copper clad laminate. The copper plating was performed as described above. As a result, the total thickness of the electrolytic copper foil and the copper plating layer on the resin substrate was 38 ⁇ m. Next, a nickel-tungsten plating layer having an adhesion amount of 400 ⁇ g / dm 2 is formed on the copper plating layer under the above-mentioned nickel-tungsten plating conditions. A copper plating layer (D) was formed, and a chromate layer was further formed under the above chromate conditions.
  • D copper plating layer
  • Example 2 In Example 2, a rolled copper foil having a thickness of 12 ⁇ m was used, and the rolled copper foil was bonded to a polyimide resin substrate to obtain a copper-clad laminate. Next, this copper clad laminate was soft etched to remove a portion of the copper layer. This resulted in a copper thickness of 5 ⁇ m.
  • a nickel-molybdenum plating layer having an adhesion amount of 600 ⁇ g / dm 2 was formed on the copper-clad laminate under the above nickel-molybdenum plating conditions. And on this, the 0.2 micrometer copper plating layer was formed on the said copper plating conditions. Next, ten circuits were printed by the resist coating and exposure process, and an etching process for removing unnecessary portions of the copper foil was performed.
  • Example 3 In this example, a 12 ⁇ m-rolled copper alloy (Cu-0.2 wt% Cr-0.1 wt% Zr) foil in which a Ni plating layer having a Ni adhesion amount of 700 ⁇ g / dm 2 is formed in advance is bonded to a resin substrate (polyimide resin). Thus, a copper-clad laminate was produced. After forming a through hole in this copper clad laminate, a total of 26 ⁇ m of copper was plated by combining electroless plating and electroplating. The total thickness of the copper alloy and the copper plating layer was 38 ⁇ m.
  • a nickel-phosphorus plating layer having an adhesion amount of 700 ⁇ g / dm 2 was formed on the copper-clad laminate on which the copper plating layer was formed under the above nickel-phosphorus plating conditions. Further, a 0.5 ⁇ m copper layer was formed thereon under the above copper plating conditions. Next, 10 circuits were printed thereon by a resist coating and exposure process, and an etching process for removing unnecessary portions of the copper foil was performed.
  • Example 4 In this example, a 9 ⁇ m-rolled copper foil on which a Ni plating layer having a Ni adhesion amount of 700 ⁇ g / dm 2 was previously formed was bonded to a resin substrate (polyimide resin) to produce a copper-clad laminate. Furthermore, the copper plating layer used as (D) layer was formed on this on 0.3 micrometer on the said copper plating conditions.
  • FIG. 1 A cross-section of circuit etching is shown in FIG. As shown in FIG. 1, it can be seen that a 0.3 ⁇ m copper layer is formed on the uppermost portion of the circuit cross section under copper plating conditions. Further, it can be confirmed that the cross-sectional width of the circuit is etched to a substantially uniform thickness from top to bottom.
  • the layer (D) was made to have a thickness of 0.6 ⁇ m, 0.7 ⁇ m, 0.8 ⁇ m, and 0.9 ⁇ m. However, as the layer thickness increased, the cross-section tended to be slightly trapezoidal. However, it was almost negligible. However, since the (D) layer is thin, there is no waste. Therefore, it is desirable that the (D) layer be as thin as possible if the “surface coating layer” formed thereon can be formed.
  • Comparative Example 3 a 9 ⁇ m rolled copper foil in which a Ni plating layer having a Ni adhesion amount of 700 ⁇ g / dm 2 was previously formed was adhered to a resin substrate (polyimide resin) under the same conditions as in Example 4 to form a copper-clad laminate. Produced. Furthermore, the copper plating layer used as (D) layer was formed on this on 4.5 micrometer on the said copper plating conditions. This condition deviates from less than 1 ⁇ m of the present invention.
  • FIG. 2 The result of observing the inclination angle of the circuit is shown in FIG. As shown in FIG. 2, it can be seen that a thick copper layer is formed at the top of the cross section of the circuit. And the inclination angle of the circuit was lowered to exhibit a trapezoid. Moreover, the etching property deteriorated. Further, it can be seen that the part below the (C) layer is set back and a step is formed. This was judged as a result of the (D) layer being too thick. It was considered that the balance of the function of the (C) layer for suppressing the etching was lost because the (D) layer was thick. Therefore, it was confirmed that excessive (D) layer thickness, particularly formation of a copper layer of 1 ⁇ m or more should be avoided.
  • the present invention is a copper-clad laminate, and by adding a step of forming a thin layer having a slower etching rate than copper to a series of steps of forming a circuit by etching a copper foil, the intended circuit width is made more uniform. This has the effect that a simple circuit can be formed, there is no processing residue due to etching, the occurrence of sagging is prevented, and the time for circuit formation by etching can be shortened. Furthermore, when forming a plating layer on the upper part of the circuit, the copper or copper alloy layer formed on the EF layer can form a uniform circuit width without obstructing the etching. It has an excellent effect.

Abstract

樹脂基板の片面または両面に形成された銅又は銅合金の箔からなる層（Ａ）、該（Ａ）層上の一部または全面に形成された銅又は銅合金のめっき層（Ｂ）、前記（Ｂ）層上の一部又は全面に形成された銅エッチング液に対して銅よりもエッチング速度が遅いめっき層（Ｃ）、さらに該層（Ｃ）上に形成した０．０５μｍ以上、１μｍ未満の銅又は銅合金のめっき層（Ｄ）から構成される積層体であって、前記（Ａ）層、（Ｂ）層、（Ｃ）層及び（Ｄ）層の積層部の一部を樹脂基板表面までエッチングして除去することにより形成された銅回路からなることを特徴とする電子回路。回路幅の均一な回路を形成でき、パターンエッチングでのエッチング性の向上、ショートや回路幅の不良の発生を防止することを課題とする。

Description

電子回路及びその形成方法並びに電子回路形成用銅張積層板
　本発明は、エッチングにより回路形成を行う電子回路及びその形成方法並びに電子回路形成用銅張積層板に関する。
　電子・電気機器に印刷回路用銅箔が広く使用されているが、この印刷回路用銅箔は、一般に合成樹脂ボードやフイルム等の基材に接着剤を介して、あるいは接着剤を用いずに高温高圧下で接着して銅張積層板を製造し、その後、目的とする回路を形成するためにレジスト塗布及び露光工程により回路を印刷し、さらに銅箔の不要部分を除去するエッチング処理を経て、また、さらに各種の素子が半田付けされてエレクトロデバイス用の印刷回路が形成されている。
　このような印刷回路に使用する銅箔は、その製造方法の種類の違いにより電解銅箔及び圧延銅箔に大別されるが、いずれも印刷回路板の種類や品質要求に応じて使用されている。
　これらの銅箔は、樹脂基材と接着される面と非接着面があり、それぞれ特殊な表面処理（トリート処理）が施されている。また、多層プリント配線板の内層に使用する銅箔のように両面に樹脂との接着機能をもつようにされる（ダブルトリート処理）場合もある。
　電解銅箔は一般に回転ドラムに銅を電着させ、それを連続的に剥がして銅箔を製造しているが、この製造時点で回転ドラムに接触する面は光沢面で、その反対側の面は多数の凹凸を有している（粗面）。しかし、このような粗面でも樹脂基板との接着性を一層向上させるために、０．２～３μｍ程度の銅粒子を付着させるのが一般的である。
　さらに、このような凹凸を増強した上に銅粒子の脱落を防止するために薄いめっき層を形成する場合もある。これらの一連の工程を粗化処理と呼んでいる。このような粗化処理は、電解銅箔に限らず圧延銅箔でも要求されることであり、同様な粗化処理が圧延銅箔においても実施されている。
　以上のような銅箔を使用してホットプレス法や連続法により銅張り積層板が製造される。この積層板は、例えばホットプレス法を例にとると、エポキシ樹脂の合成、紙基材へのフェノール樹脂の含浸、乾燥を行ってプリプレグを製造し、さらにこのプリプレグと銅箔を組合せプレス機により熱圧成形を行う等の工程を経て製造されている。これ以外にも、銅箔にポリイミド前駆体溶液を乾燥及び固化させて、前記銅箔上にポリイミド樹脂層を形成する方法がある。
 また、ポリイミド等の樹脂フイルムにプラズマ処理等の表面処理をした後、必要に応じてＮｉ－Ｃｒなどの接着層を介して銅箔と同等の厚みの銅層を直接形成する方法もある。本発明は、以上のような、樹脂層に銅層が形成されたものを「銅張り積層板」と総称して説明する。
 このようにして製造された銅張り積層板は、目的とする回路を形成するためにレジスト塗布及び露光工程により回路を印刷し、さらに銅層の不要部分を除去するエッチング処理を経るが、エッチングして回路を形成する際に、その回路が予め表面に形成されたマスクパターン通りの幅にならないという問題がある。
　それは、エッチングすることにより形成される銅回路が、銅層の表面から下に向かって、すなわち樹脂層に向かって、末広がりにエッチングされる（ダレを発生する）ことによる。大きな「ダレ」が発生した場合には、樹脂基板近傍で銅回路が短絡し、不良品となる場合もある。
　このような「ダレ」は極力小さくすることが必要である。例えば、樹脂基板近傍での銅回路の短絡を防止するために、エッチング時間を延長し、エッチングをより多くして、この「ダレ」を減少させることも考えられた。
　しかし、この場合は、すでに所定の幅寸法に至っている箇所があると、そこがさらにエッチングされることになるので、回路幅がそれだけ狭くなり、回路設計上目的とする均一な線幅（回路幅）が得られず、特にその部分（細線化された部分）で発熱し、場合によっては断線するという問題が発生する。
　電子回路のファインパターン化がさらに進行する中で、現在もなお、このようなエッチング不良による問題がより強く現れ、回路形成上で、大きな問題となっている。
　本発明者らは、これらを改善するために、エッチング面側の銅箔に銅よりもエッチング速度が遅い金属又は合金層（以下、ＥＦ層と呼ぶ）を形成した銅箔を提案した（特許文献１参照）。この場合の金属又は合金としては、ニッケル、コバルト及びこれらの合金であり、銅回路厚みよりも十分に薄い厚みで形成することにより、形成された回路が痩せ過ぎることなくダレの小さいエッチングが可能である。
 すなわち、回路設計に際しては、マスクパターンとなるレジスト塗布側、すなわち銅箔の表面からエッチング液が浸透するので、レジスト直下にＥＦ層を所定の付着量の範囲で形成することにより、その近傍の銅箔部分のエッチングが抑制され、他の銅箔部分のエッチングが進行するので、「ダレ」が減少し、より均一な幅の回路が形成できるという効果をもたらした。この結果は、従来技術から見ると、大きな進歩があった。
 ここで、さらに改良を進める段階で、問題がいくつか浮上した。ひとつは、回路形成の前工程として、上記のＥＦ層の上に、さらに錫めっきやニッケルめっきといった「表面被覆層」を形成する工程を含む場合に、ＥＦ層の上に形成されるめっき層とＥＦ層との密着性が低いという問題があった。
 このため、回路形成後にソフトエッチング等により、ＥＦ層を除去する必要があった。すなわち、ソフトエッチング等により回路形状の改善効果が低くなるという問題がある。
特開２００２－１７６２４２号公報
　本発明は、銅張り積層板の銅層をエッチングにより回路形成を行うに際し、エッチングによるダレを防止し、目的とする回路幅の均一な回路を形成でき、さらにパターンエッチングでのエッチング性の向上、ショートや回路幅の不良の発生を防止できる電子回路及びその形成方法並びに電子回路形成用銅張積層板を得ること、特に回路の上部にめっき層を形成する場合に、ＥＦ層の上に形成した銅又は銅合金層が、表面被覆層の密着性への障害とならずに、均一な回路幅を形成することができるようにすることを課題とする。
　本発明者らは、前記のＥＦ層を形成した後、さらにその上に適度な厚みの銅または銅合金層を設けることで問題を解決できるとの知見を得た。以下に、それを示す。なお、下記の本発明において使用する用語の「めっき」は、電気めっき、無電解めっきなどの湿式めっき法若しくは化学的めっき法、又は蒸着、スパッタリング法などの物理的めっき法を包含するものであり、特に支障が無い限り、これらの手法を任意に選択して使用することができる。
　本発明はこの知見に基づいて、
１）樹脂基板の片面または両面に形成された銅又は銅合金の層（Ａ）、該（Ａ）層上の一部または全面に形成された銅又は銅合金のめっき層（Ｂ）、前記（Ｂ）層上の一部又は全面に形成された銅エッチング液に対して銅よりもエッチング速度が遅いめっき層（Ｃ）、さらに該層（Ｃ）上に形成した０．０５μｍ以上、１μｍ未満の銅又は銅合金のめっき層（Ｄ）から構成される積層体であって、前記（Ａ）層、（Ｂ）層、（Ｃ）層及び（Ｄ）層の積層部の一部を樹脂基板表面までエッチングして除去することにより形成された銅回路からなることを特徴とする電子回路、を提供する。
　また、本願発明は、
２）樹脂基板の片面または両面に形成された銅又は銅合金の層（Ａ）、該（Ａ）層上の一部又は全面に形成された銅エッチング液に対して銅よりもエッチング速度が遅いめっき層（Ｃ）、さらに該層（Ｃ）上に形成した０．０５μｍ以上、１μｍ未満の銅又は銅合金のめっき層（Ｄ）から構成される積層体であって、前記（Ａ）層、（Ｃ）層及び（Ｄ）層の積層部の一部を樹脂基板表面までエッチングして除去することにより形成された銅回路からなることを特徴とする電子回路、を提供する。
　また、本願発明は、
３）前記銅エッチング液に対して銅よりもエッチング速度が遅い層（Ｃ）が、ニッケル、コバルト、若しくはニッケル合金であることを特徴とする上記１）～２）のいずれか一項に記載の電子回路、を提供する。
４）前記層（Ｃ）の被着量が、１００μｇ／ｄｍ２～３０００μｇ／ｄｍ２であることを特徴とする上記１）～３）のいずれか一項に記載の電子回路を提供する。
 また、本願発明は、
５）銅又は銅合金の層（Ａ）層の樹脂に接する面の逆側の面が、酸洗処理、ソフトエッチング又は表面を荒らす処理の一以上で処理された面であることを特徴とする上記１）～４）のいずれか一項に記載の電子回路、を提供する。
 また、本願発明は、
６）銅又は銅合金の層（Ａ）層の樹脂に接する面の逆側の面が、酸洗処理、ソフトエッチング又は表面を荒らす処理の一以上の処理により減厚された面であることを特徴とする上記１）～５）のいずれか一項に記載の電子回路、を提供する。
 また、本願発明は、
７）前記銅又は銅合金の層（Ｄ）が０．０５μｍ以上、０．８μｍ以下の銅又は銅合金の層であることを特徴とする上記１）～６）のいずれか一項に記載の電子回路、を提供する。
 また、本願発明は、
８）前記銅又は銅合金の層（Ｄ）が０．１μｍ以上、０．５μｍ以下の銅又は銅合金の層であることを特徴とする上記１）～６）のいずれか一項に記載の電子回路、を提供する。
 また、本願発明は、
９）前記銅又は銅合金の層（Ｄ）上に、さらに耐熱層及び／又はクロメート若しくは有機防錆層を有することを特徴とする上記１）～８）のいずれか一項に記載の電子回路、を提供する。
 また、本願発明は、
１０）前記銅又は銅合金の層（Ｄ）上に又は前記耐熱層及び／又はクロメート若しくは有機防錆層上に、錫、ニッケル、金若しくはこれらを基とする合金若しくは半田めっき層を備えることを特徴とする上記１）～９）のいずれか一項に記載の電子回路、を提供する。
 また、本願発明は、
１１）樹脂基板の片面または両面に銅又は銅合金の層（Ａ）を、該（Ａ）層上の一部または全面に銅又は銅合金のめっき層（Ｂ）を、該（Ｂ）層上の一部又は全面に、銅エッチング液に対して銅よりもエッチング速度が遅いめっき層（Ｃ）を、さらに該層（Ｃ）上に０．０５μｍ以上、１μｍ未満の銅又は銅合金のめっき層（Ｄ）を形成して銅張積層板を作製し、次に、この銅張積層板の前記（Ａ）層、（Ｂ）層、（Ｃ）層及び（Ｄ）層からなる積層部の一部を樹脂基板表面までエッチングして除去することにより銅回路を形成する工程からなることを特徴とする電子回路の形成方法、を提供する。
 また、本願発明は、
１２）樹脂基板の片面または両面に銅又は銅合金の層（Ａ）を形成して銅張積層板を作製し、この銅張積層板にスルーホールを形成し、さらに前記（Ａ）層上の一部又は全面及びスルーホール内に、銅又は銅合金の層（Ｂ）からなるめっき層を形成した後、該（Ｂ）層上の一部又は全面に、銅エッチング液に対して銅よりもエッチング速度が遅いめっき層（Ｃ）を形成し、さらに該層（Ｃ）上に０．０５μｍ以上、１μｍ未満の銅又は銅合金のめっき層（Ｄ）を形成した後、前記（Ａ）層と（Ｂ）層、（Ｃ）層及び（Ｄ）層からなる積層部の一部を樹脂基板表面までエッチングして除去することにより銅回路を形成する工程からなることを特徴とする電子回路の形成方法、を提供する。
 また、本願発明は、
１３）樹脂基板の片面または両面に銅又は銅合金の層（Ａ）を、次いで、該（Ａ）層上の一部または全面に、銅エッチング液に対して銅よりもエッチング速度が遅いめっき層（Ｃ）を、さらに該層（Ｃ）上に０．０５μｍ以上、１μｍ未満の銅又は銅合金のめっき層（Ｄ）を形成して銅張積層板を作製し、次に、この銅張積層板の前記（Ａ）層、（Ｃ）層及び（Ｄ）層からなる積層部の一部を樹脂基板表面までエッチングして除去することにより銅回路を形成する工程からなることを特徴とする電子回路の形成方法、を提供する。
 また、本願発明は、
１４）前記樹脂基板の片面または両面に銅又は銅合金の層（Ａ）が、層を形成するときに用いる銅箔として、予め銅箔表面に銅エッチング液に対して銅よりもエッチング速度が遅いめっき層（Ｃ´）を備える銅箔を用いることを特徴とする上記１１）～１３）のいずれか一項に記載の電子回路の形成方法、を提供する。
 また、本願発明は、
１５）前記（Ｃ）又は（Ｃ´）層上に、耐熱層及び／又は防錆層を形成することを特徴とする上記１１）～１４）のいずれか一項に記載の電子回路の形成方法、を提供する。
 また、本願発明は、
１６）前記銅エッチング液に対して銅よりもエッチング速度が遅い層（Ｃ）又は層（Ｃ´）として、ニッケル、コバルト、若しくはニッケル合金を用いることを特徴とする上記１１）～１５）のいずれか一項に記載の電子回路の形成方法、を提供する。
 また、本願発明は、
１７）前記層（Ｃ）又は層（Ｃ´）の被着量を、１００μｇ／ｄｍ２～３０００μｇ／ｄｍ２に調節することを特徴とする上記１１）～１６）のいずれか一項に記載の電子回路の形成方法、を提供する。
 また、本願発明は、
１８）銅又は銅合金の層（Ａ）層を、酸洗処理、ソフトエッチング又は表面を荒らす処理の一以上で処理することを特徴とする上記１１）～１７）のいずれか一項に記載の電子回路の形成方法、を提供する。
 また、本願発明は、
１９）銅又は銅合金の層（Ａ）層を、酸洗処理、ソフトエッチング又は表面を荒らす処理の一以上の処理により減厚することを特徴とする上記１１）～１７）のいずれか一項に記載の電子回路の形成方法、を提供する。
 また、本願発明は、
２０）前記耐熱層及び／又は防錆層を、酸洗処理又はソフトエッチングにより除去する工程を含むことを特徴とする上記１５）～１７）のいずれか一項に記載の電子回路の形成方法、を提供する。
 また、本願発明は、
２１）前記銅又は銅合金の層（Ｄ）を０．０５μｍ以上、０．８μｍ以下の厚さに形成することを特徴とする上記１１）～２０）のいずれか一項に記載の電子回路の形成方法、を提供する。
 また、本願発明は、
２２）前記銅又は銅合金の層（Ｄ）が０．１μｍ以上、０．５μｍ以下の厚さに形成することを特徴とする上記１１）～２０）のいずれか一項に記載の電子回路の形成方法、を提供する。
 また、本願発明は、
２３）前記銅又は銅合金の層（Ｄ）上に、又は前記耐熱層及び／又はクロメート若しくは有機防錆層上に、錫、ニッケル、金若しくはこれらを基とする合金若しくは半田めっき層を形成することを特徴とする上記１１）～２２）のいずれか一項に記載の電子回路の形成方法、を提供する。
 また、本願発明は、
２４）樹脂基板の片面または両面に形成された銅又は銅合金の層（Ａ）、該（Ａ）層上の一部または全面に形成された銅又は銅合金のめっき層（Ｂ）、前記（Ｂ）層上の一部又は全面に形成された銅エッチング液に対して銅よりもエッチング速度が遅いめっき層（Ｃ）、さらに該層（Ｃ）上に形成した０．０５μｍ以上、１μｍ未満の銅又は銅合金のめっき層（Ｄ）から構成されることを特徴とする電子回路形成用銅張積層板、を提供する。
 また、本願発明は、
２５）樹脂基板の片面または両面に形成された銅又は銅合金の層（Ａ）、該（Ａ）層上の一部又は全面に形成された銅エッチング液に対して銅よりもエッチング速度が遅いめっき層（Ｃ）、さらに該層（Ｃ）上に形成した０．０５μｍ以上、１μｍ未満の銅又は銅合金のめっき層（Ｄ）から構成されることを特徴とする電子回路形成用銅張積層板、を提供する。
 また、本願発明は、
２６）前記銅エッチング液に対して銅よりもエッチング速度が遅い層（Ｃ）が、ニッケル、コバルト、若しくはニッケル合金であることを特徴とする上記２４）～２５）のいずれか一項に記載の電子回路形成用銅張積層板、を提供する。
 また、本願発明は、
２７）前記層（Ｃ）の被着量が、１００μｇ／ｄｍ２～３０００μｇ／ｄｍ２であることを特徴とする上記２３）～２５）のいずれか一項に記載の電子回路形成用銅張積層板、を提供する。
 また、本願発明は、
２８）銅又は銅合金の層（Ａ）層の樹脂に接する面の逆側の面が、酸洗処理、ソフトエッチング又は表面を荒らす処理の一以上で処理された面であることを特徴とする上記２４）～２７）のいずれか一項に記載の電子回路形成用銅張積層板、を提供する。
 また、本願発明は、
２９）銅又は銅合金の層（Ａ）層の樹脂に接する面の逆側の面が、酸洗処理、ソフトエッチング又は表面を荒らす処理の一以上の処理により減厚された面であることを特徴とする上記２４）～２８）のいずれか一項に電子回路形成用銅張積層板、を提供する。
 また、本願発明は、
３０）前記銅又は銅合金の層（Ｄ）が０．０５μｍ以上、０．８μｍ以下の銅又は銅合金の層であることを特徴とする上記２４）～２９）のいずれか一項に記載の電子回路形成用銅張積層板、を提供する。
 また、本願発明は、
３１）前記銅又は銅合金の層（Ｄ）が０．１μｍ以上、０．５μｍ以下の銅又は銅合金の層であることを特徴とする上記２４）～２９）のいずれか一項に記載の電子回路形成用銅張積層板、を提供する。
 また、本願発明は、
３２）前記銅又は銅合金の層（Ｄ）上に、さらに耐熱層及び／又はクロメート若しくは有機防錆層を有することを特徴とする上記２４）～３１）のいずれか一項に記載の電子回路形成用銅張積層板、を提供する。
 また、本願発明は、
３３）前記銅又は銅合金の層（Ｄ）上又は前記耐熱層及び／又はクロメート若しくは有機防錆層上に、錫、ニッケル、金若しくはこれらを基とする合金若しくは半田めっき層を備えることを特徴とする上記２４）～３２）のいずれか一項に記載の電子回路形成用銅張積層板、を提供する。
 また、本願発明は、
３４）樹脂基板の片面または両面に銅又は銅合金の層（Ａ）を形成して銅張積層板を作製し、この銅張積層板にスルーホールを形成し、さらに前記（Ａ）層上の一部又は全面及びスルーホール内に、銅又は銅合金の層（Ｂ）からなるめっき層を形成することを特徴とする上記２４）～３３）のいずれか一項に記載の電子回路形成用銅張積層板、を提供する。
 また、本願発明は、
３５）スルーホール形成前の樹脂基板の片面または両面に銅又は銅合金の層（Ａ）および、その後に形成される銅又は銅合金の層（Ｂ）からなるめっき層（スルーホールめっき層）の少なくとも一方を、酸洗又は／及びソフトエッチングにより減厚処理されていることを特徴とする上記３４）に記載の電子回路形成用銅張積層板、を提供する。
 上記において、銅張積層板上の電子回路としての銅回路のエッチングを例としたが、エッチングでより切り立った形状を得ることを目的とするものであれば、電子回路の一形態である銅バンプ形成等、あらゆる関連技術への適用が可能である。
 本発明は、銅張積層板の銅層をエッチングにより回路形成を行うに際し、目的とする回路幅のより均一な回路を形成できるという効果を有する。また、エッチングによるダレの発生を防止することができるという効果を有する。
 特に、特に回路の上部にめっき層を形成する場合に、ＥＦ層の上に形成した銅又は銅合金層が、「表面被覆層」の密着性への障害とならずに、均一な回路幅を形成することが可能となる。
 これによってパターンエッチングでのエッチング性の向上、ショートや回路幅の不良の発生を防止できる優れた電子回路の形成方法を提供することができるという著しい効果を有する。
実施例４に示す回路のエッチングの断面を示す図である。 比較例３に示す回路のエッチングの断面を示す図である。
　本発明は、エッチングによって電子回路及び同回路を形成する方法並びにこれらに使用する電子回路形成用銅張積層板である。
 本願発明の目的を達成するための一つの形態としては、まず、樹脂基板に形成された銅又は銅合金の層（Ａ）上に銅又は銅合金の層（Ｂ）層を形成する。すなわち、この銅層（Ｂ）は、銅張積層板に、スルーホールめっきなどによって新たに形成された銅層である。また、別の形態としては（Ａ）層をソフトエッチングなどにより減厚する。
 ここで、前記銅又は銅合金の層（Ａ）は、樹脂基板に直接形成されためっき層又は接着された箔からなる銅又は銅合金の層のいずれでもよい。すなわち、上記（Ａ）層については、銅箔を使用せずに、ポリイミド等の樹脂フイルムにプラズマ処理等の表面処理をした後、直接銅層を形成した銅張積層板を使用することもできる。この場合は接着されるべき箔が予めＥＦ層を備えない箔である場合と同じく、この段階では表面にＥＦ層を有しない。
 次に、この（Ｂ）層、又はソフトエッチングにより減厚された（Ａ）層、又は予めＥＦ層が形成されていない銅箔を用いた（Ａ）層上に、銅エッチング液に対して銅よりもエッチング速度が遅い層（Ｃ）層を形成する。
 この（Ｃ）層としては、銅エッチング液に対して銅よりもエッチング速度が遅い材料を選択する。この材料としては、ニッケル、コバルト、若しくはニッケル合金が適当である。
 特に、ニッケル、又はニッケル合金が望ましい。
 ニッケル又はニッケル合金層を、例にとって具体的に説明すると、銅箔上のレジスト部分に近い位置にあり、レジスト側の銅箔のエッチング速度は、このニッケル又はニッケル合金層により抑制され、逆にニッケル又はニッケル合金層から遠ざかるに従い、銅のエッチングは通常の速度で進行する。
 これによって、銅回路の側面のレジスト側から樹脂基板側に向かってほぼ垂直にエッチングが進行し、矩形の銅箔回路が形成される。
 ニッケル又はニッケル合金層等は、主としてダレの発生を抑制し、目的とする回路幅の均一な回路を形成することである。
 微細回路形成においては、エッチング速度が速い、塩化第二鉄水溶液によるエッチング液を用いることが好ましい。これは、回路の微細化によりエッチング速度が下がるという問題があるからである。塩化第二鉄水溶液によるエッチング液は、これを防止する有効な手段である。しかし、他のエッチング液の使用を妨げるものではない。必要に応じて、エッチング液を替えることが可能である。　　
 電子回路を形成する場合に、錫、ニッケル、金若しくはこれらを基とする合金若しくは半田めっき層を形成することが、しばしば行われるが、前記（Ｃ）層の材料として使用される、ニッケル、コバルト、若しくはニッケル合金は「表面被覆層」が付きにくい。このため、積層体の前記（Ｃ）層の上に、予め銅又は銅合金のめっき層（Ｄ）層を形成しておくのが良い。
 ここで問題となるのは、前記（Ａ）層と（Ｂ）層、（Ｃ）層及び（Ｄ）層からなる積層部の一部を樹脂基板表面までエッチングして除去することにより銅回路を形成することになるが、前記（Ｄ）層が厚すぎる場合、エッチングの際の障害となり、均一な回路幅を形成することができなくなることである。
 すなわち、均一な回路幅を形成するために形成したＥＦ層である前記（Ｃ）層の機能を抑制することである。しかしながら、上記の通り、積層体の前記（Ｃ）層の上に、予め銅又は銅合金のめっき層（Ｄ）層を形成しておくことは、その上にさらに「表面被覆層」を形成するために、必要な場合がある。
 この点、実験を繰り返し、最適な条件を見出すことが可能となった。それは、ＥＦ層である（Ｃ）層の上に形成する銅又は銅合金のめっき層（Ｄ）の厚さを０．０５μｍ以上、１μｍ未満とすることである。めっき層（Ｄ）が銅合金の場合は、例えば、黄銅めっき（Ｚｎ１０～４０％）、青銅めっき（Ｓｎ～１０％）、白銅めっき（Ｎｉ１０～３０％）などの銅合金を使用することができる。
 実験の結果、好ましくは０．０５μｍ以上、０．８μｍ以下、さらに好ましくは０．１μｍ以上、０．５μｍ以下である。
 下限値は、上記の通り０．０５μｍであり、これはその上に「表面被覆層」を形成するために、最低限必要な厚さである。一方、これを厚くすることは、エッチングの障害となり、均一な回路幅を形成することができなくなるからである。その理由を実施例において、詳しく説明する。
 前記（Ｄ）層上には、さらにクロム層若しくはクロメート層及び又はシラン処理などの有機防錆層を形成することができる。この場合は、パターンエッチング液に対するエッチング速度の相異が生ずる可能性はあるが、この量を適宜選択することにより、同様に（Ｄ）層の表面の酸化を押さえることができるので、さらに安定した回路幅のパターンの形成が可能となる。
 また、前記（Ｃ）層に含まれるニッケルは、１００μｇ／ｄｍ２～３０００μｇ／ｄｍ２、好ましくは２２５０μｇ／ｄｍ２以下、さらに１５００μｇ／ｄｍ２以下することが望ましい。これは回路エッチングの際に、ダレを生ずるのを抑制し、均一な回路のエッチングに必要な量である。
 １００μｇ／ｄｍ２未満では、その効果が低下する。好ましくは２００μｇ／ｄｍ２以上、より好ましくは３００μｇ／ｄｍ２以上である。
 一方、多すぎる場合には、エッチングの際に、工程の負荷（エッチング時間）が大きくなり、銅回路の設計上支障となる。したがって、上記の範囲とすることが必要である。
　また、本発明の電子回路用の圧延銅箔又は電解銅箔において、前記クロム層若しくはクロメート層を設ける場合には、クロム量を金属クロム換算で、１００μｇ／ｄｍ２以下とする。また、前記シラン処理層を形成する場合には、シリコン単体換算で、２０μｇ／ｄｍ２以下であることが望ましい。これは、パターンエッチング液に対するエッチング速度の相異が生ずるのを抑制するためである。しかしながら、適度な量は、（Ｃ）層及び（Ｄ）層の酸化を防止するのに有効である。
　下記に代表的かつ好適なめっき条件の例を示す。
　（銅めっき）
　　 Ｃｕ：　　　９０ｇ／Ｌ
　　 Ｈ２ＳＯ４：　８０ｇ／Ｌ
　　 Ｃｌ：　　　６０ｐｐｍ
　　 液温：　　　５５～５７℃
　　 添加剤：ビス（３－スルフォプロピル）ジスルファイド２ナトリウム（ＲＡＳＣＨＩＧ社製　ＣＰＳ）、ジベンジルアミン変性物
　（ニッケルめっき）
　　　Ｎｉ：１０～４０ｇ／Ｌ
　　　ｐＨ：２．５～３．５
　　　温度：常温～６０°Ｃ
　　　電流密度Ｄｋ：２～５０Ａ／ｄｍ２
　　　時間：１～４秒
 （ニッケル－燐合金めっき）
　　　Ｎｉ：５０～１００ｇ／Ｌ
　　　Ｐ：１～２５ｇ／Ｌ
　　　ＨＢＯ３：０～３０ｇ／Ｌ
　　　ｐＨ：０．５～２．５
　　　温度：常温～９５°Ｃ
　　　電流密度Ｄｋ：５～４０Ａ／ｄｍ２
　　　時間：１～１０秒
 （ニッケル－モリブデン合金めっき）
　　　Ｎｉ：５～２５ｇ／Ｌ
　　　Ｍｏ：０．０１～５ｇ／Ｌ
　　　Ｎａ２Ｐ２Ｏ７：１６０ｇ／Ｌ
　　　ｐＨ：８～９
　　　温度：常温～４０°Ｃ
　　　電流密度Ｄｋ：１～５Ａ／ｄｍ２
　　　時間：１～１０秒
 （ニッケル－タングステン合金めっき）
　　　Ｎｉ：１～１０ｇ／Ｌ
　　　Ｗ：２０～５０ｇ／Ｌ
　　　クエン酸：６０ｇ／Ｌ
　　　ｐＨ：８～９
　　　温度：常温～５０°Ｃ
　　　電流密度Ｄｋ：０．１～５Ａ／ｄｍ２
　　　時間：１～１０秒
　（コバルトめっき）
　　　Ｃｏ：１０～４０ｇ／Ｌ
　　　ｐＨ：２．５～３．５
　　　温度：常温～６０°Ｃ
　　　電流密度Ｄｋ：２～５０Ａ／ｄｍ２
　　　時間：１～４秒
 （クロメート処理の条件）
　　 （Ａ）浸漬クロメート処理
　　 Ｋ２Ｃｒ２Ｏ７（Ｎａ２Ｃｒ２Ｏ７或いはＣｒＯ３）：０．１～５g/リットル
　　 ｐＨ ：２～１３
　　 温度 ：常温～６０℃
　　 時間 ：５～３０秒
　　 （Ｂ）電解クロメート処理
　　 Ｋ２Ｃｒ２Ｏ７（Ｎａ２Ｃｒ２Ｏ７或いはＣｒＯ３）：２～１０ｇ／リットル
　　 ＮａＯＨ或いはＫＯＨ ：１０～５０ｇ／リットル
　　 ｐＨ：７～１３
　　 浴温：２０～８０°Ｃ
　　 電流密度Ｄk ：０．０５～５Ａ／ｄｍ２
　　 時間：５～３０秒
　　 アノード：Pt-Ti 板、鉛板等
 （シラン処理の条件）
 下記のような色々な系列のシランから選択。アルコールに溶解したシランを所定の濃度まで水で希釈し、銅箔表面へ塗布する。
　　 濃度：０．０１ｗｔ％～２ｗｔ％
　　 種類：オレフィン系シラン、エポキシ系シラン、アクリル系シラン、アミノ系シラン、メルカプト系シラン
 （ニッケル等の付着量分析方法）
　ニッケル処理面を分析するため、反対面をＦＲ－４樹脂でプレス作製し、マスキングする。そのサンプルを濃度３０％の硝酸にて表面処理被膜が溶けるまで溶解させ、ビーカー中の溶解液を１０倍に稀釈し、原子吸光分析によりニッケルの定量分析を行う。
 （クロムの付着量分析方法）
　処理面を分析するため、反対面をＦＲ－４樹脂でプレス作製し、マスキングする。そのサンプルを濃度１０％の塩酸にて３分間煮沸して処理層を溶解させ、その溶液を原子吸光分析により亜鉛、クロムの定量分析を行う。
 上記の通り、（Ｄ）層上に回路形成用のレジストパターンを形成し、さらに塩化第二銅溶液または塩化第二鉄溶液からなるエッチング液を用いて、前記レジストパターンが付された部分以外の樹脂基板上の前記（Ａ）層、（Ｂ）層、（Ｃ）層及び（Ｄ）層の積層部の不必要部分を樹脂基板表面まで除去する。次にレジスト除去を行う。
 以上については、上記に説明した（Ａ）層、（Ｂ）層、（Ｃ）層、（Ｄ）層の組み合わせにより実現できるものであり、優れた本願発明の特徴の一つである。
 さらに好適な実施条件を示すと、上記の通り銅又は銅合金の（Ａ）層をめっき又は銅箔を張り付けて形成した後、（Ｂ）層形成前に、銅箔であるＡ層の露出面上の該銅箔を保護するために施されている層を、予めエッチングなどにより除去することが望ましい。これは、後続のめっきの付着を良好にするためである。
 樹脂基板に形成する銅又は銅合金層として、銅箔を使用する場合、電解銅箔の粗化面（Ｍ面）又は光沢面（Ｓ面）にも同様に適用できるが、エッチングされる面は、通常光沢面側を使用する。圧延銅箔を使用する場合は、高純度圧延銅箔又は強度を向上させた圧延合金銅箔を使用することもできる。本件発明はこれらの銅箔の全てを包含する。
　次に、本発明の実施例及び比較例について説明する。なお、本実施例は理解を容易にするための例であり、下記の例に制限されるものではない。すなわち、本発明は、本明細書に記載する技術思想の範囲内で、下記に示す実施例以外の態様あるいは変形を全て包含するものである。
また、これらの例では、銅めっき液・条件は、出願人が特開2004-107786で示した液・条件（［００６２］）を用いたが、これ以外の銅めっき液・条件であっても構わない。
（実施例１）
　箔厚１８μｍの電解銅箔を用いた。この電解銅箔をポリイミド樹脂基板に接着し銅張積層板とした。次に、この銅張積層板に２０μｍの銅めっき層を形成した。銅めっきは上記の条件とした。この結果、樹脂基板上の電解銅箔及び銅めっき層の合計厚みは３８μｍとなった。
　次に、該銅めっき層の上に、上記ニッケル－タングステンめっき条件で、付着量４００μｇ／ｄｍ２のニッケル－タングステンめっき層を形成し、この上に、上記銅めっき条件で、０．１μｍ厚の銅めっき層（Ｄ）を形成し、さらに上記クロメート条件によりクロメート層を形成した。
　このニッケル－タングステンめっき層を形成した銅張積層板に、レジスト塗布及び露光工程により１０本の４００μmピッチ回路を印刷し、さらに銅箔の不要部分を除去するエッチング後に表面被覆層を形成した。
　（無電解錫めっき条件）
　ロームアンドバース　ＬＴ－３４
　液温：７５℃
　浸漬時間：５分
　（無電解ニッケルめっき条件）
　荏原ユージライト　ＡＣ－ＤＸ
　液温：９０℃
　浸漬時間：２０分
　前記（Ｄ）層上に、さらに無電解錫めっき層を形成したが、接着性の高い良好な無電解錫めっき層を形成することができた。
（実施例２）
　本実施例２では、厚み１２μｍの圧延銅箔を用い、この圧延銅箔をポリイミド樹脂基板に接着し銅張積層板とした。次に、この銅張積層板をソフトエッチングし、銅層の一部を除去した。これによって銅の厚みは５μｍとなった。
　（ソフトエッチング条件）
　硫酸－過酸化水素混合溶液（硫酸１６５ｇ／Ｌ、過酸化水素水２１ｇ／Ｌ）、３５°Ｃ、浸漬・攪拌し、銅層の減厚を実施した。
　この銅張積層板に、上記ニッケル－モリブデンめっき条件で付着量６００μｇ／ｄｍ２のニッケル－モリブデンめっき層を形成した。そしてこの上に、上記銅めっき条件で０．２μｍの銅めっき層を形成した。
　次に、レジスト塗布及び露光工程により１０本の回路を印刷し、さらに銅箔の不要部分を除去するエッチング処理を実施した。
　前記（Ｄ）層上に、さらに無電解ニッケルめっき層を形成したが、接着性の高い良好な無電解ニッケルめっき層を形成することができた。
（実施例３）
　本実施例では、樹脂基板（ポリイミド系樹脂）に予めＮｉ付着量７００μｇ／ｄｍ２のＮｉめっき層を形成した１２μｍ圧延銅合金（Ｃｕ－０．２ｗｔ％Ｃｒ－０．１ｗｔ％Ｚｒ）箔を接着して銅張積層板を作製した。この銅張積層板にスルーホール形成後、さらに無電解めっきと電気めっきを合わせ計２６μｍの銅をめっきした。銅合金と銅めっき層の合計厚さは３８μｍとなった。
　この銅めっき層を形成した銅張積層板に、上記ニッケル－燐めっき条件で、付着量７００μｇ／ｄｍ２のニッケル－燐めっき層を形成した。そして、さらにこの上に、上記銅めっき条件で、０．５μｍの銅層を形成した。次に、この上にレジスト塗布及び露光工程により１０本の回路を印刷し、さらに銅箔の不要部分を除去するエッチング処理を実施した。
　前記（Ｄ）層上に、さらに無電解錫めっき層を形成したが、接着性の高い良好な無電解錫めっき層を形成することができた。
（実施例４）
　本実施例では、樹脂基板（ポリイミド系樹脂）に予めＮｉ付着量７００μｇ／ｄｍ２のＮｉめっき層を形成した９μｍ圧延銅箔を接着して銅張積層板を作製した。さらに、この上に（Ｄ）層となる銅めっき層を、上記銅めっき条件で０．３μｍ形成した。
　次に、この上にレジスト塗布及び露光工程により１０本の回路を印刷し、さらに銅箔の不要部分を除去するエッチング処理を実施した。
　前記（Ｄ）層上に、さらに無電解ニッケルめっき層を形成したが、接着性の高い良好な無電解ニッケルめっき層を形成することができた。
　回路のエッチングの断面を図１に示す。この図１に示すように、回路の断面の最上部に銅めっき条件で０．３μｍの銅層が形成されていることが分かる。また、回路の断面幅は上から下までほぼ均等な厚みにエッチングされていることが確認できる。
　なお、この（Ｄ）層については、０．６μｍ、０．７μｍ、０．８μｍ、０．９μｍの厚みまで実施したが、層の厚さが増加するに従って、若干断面が台形になる傾向が見られたが、殆ど無視できる影響であった。しかしながら、（Ｄ）層が薄い分だけ、無駄がなくなるので、その上に形成する「表面被覆層」の形成が可能であれば、できるだけ（Ｄ）層は薄い方が望ましいと云える。
（比較例１）
　箔厚１８μｍの電解銅箔を用い、樹脂基板に接着した。次に、この銅張積層板に２０μｍの銅めっき層を形成した。銅めっきの条件は、上記の銅めっき条件とした。この結果、樹脂基板上の電解銅箔及び銅めっき層の合計厚みは３８μｍとなった。さらに、この上に（Ｄ）層となる銅めっき層を、上記銅めっき条件で０．０１μｍ形成した。この条件は、本願発明の０．０５μｍ以上を逸脱するものである。
　次に、この上にレジスト塗布及び露光工程により１０本の回路を印刷し、さらに銅箔の不要部分を除去するエッチング処理を実施した。
　前記（Ｄ）層上に、さらに無電解ニッケルめっき層を形成したが、接着性の高い良好な無電解ニッケルめっき層を形成することができなかった。
（比較例２）
　箔厚１２μｍの圧延銅箔を用い、樹脂基板に接着した。次に、この銅張積層板をエッチングし、銅層の一部を除去した。これによって銅の厚みは５μｍとなった。
　この銅張積層板に、上記Ｎｉめっき条件で、付着量２５μｇ／ｄｍ２のＮｉめっき層、すなわち（Ｃ）層を形成した。
　次に、レジスト塗布及び露光工程により１０本の回路を印刷し、さらに銅箔の不要部分を除去するエッチング処理を実施した。
　前記（Ｃ）層上に、さらに無電解錫めっき層を形成しようとしたが、同無電解錫めっき層を形成することができなかった。これは、ＥＦ層である（Ｃ）層が無電解めっきを妨害していると考えられる。
（比較例３）
　本比較例３は実施例４と同様の条件で、樹脂基板（ポリイミド系樹脂）に予めＮｉ付着量７００μｇ／ｄｍ２のＮｉめっき層を形成した９μｍ圧延銅箔を接着して銅張積層板を作製した。
　さらに、この上に（Ｄ）層となる銅めっき層を、上記銅めっき条件で４．５μｍ形成した。この条件は、本願発明の１μｍ未満を逸脱するものである。
　次に、この上にレジスト塗布及び露光工程により１０本の回路を印刷し、さらに銅箔の不要部分を除去するエッチング処理を実施した。
　前記（Ｄ）層上に、さらに無電解ニッケルめっき層を形成したが、接着性の高い良好な無電解ニッケルめっき層を形成することができた。しかしながら、エッチング性は問題が生じた。
　回路の傾斜角を観察した結果を図２に示す。この図２に示すように、回路の断面の最上部に厚い銅層が形成されているのが分かる。そして回路の傾斜角が低下して台形を呈した。また、エッチング性が悪くなった。また、（Ｃ）層よりも下の部分がセットバックし、段差ができているのが分かる。
　これは、（Ｄ）層が厚すぎた結果と判断された。（Ｄ）層が厚いために、エッチングを抑制するための（Ｃ）層の機能のバランスが崩れた結果と考えられた。したがって、過度な（Ｄ）層の厚さ、特に１μｍ以上の銅層の形成は、避けるべきであることが確認できた。
 本発明は、銅張積層板で、銅箔のエッチングにより回路形成を行う一連の工程に、銅よりもエッチング速度が遅い層を薄く形成する工程を加えることにより、目的とする回路幅のより均一な回路を形成できるという効果を有し、エッチングによる処理残りがなく、ダレの発生を防止し、エッチングによる回路形成の時間を短縮することが可能になるという効果を有する。
 さらに、回路の上部にめっき層を形成する場合に、ＥＦ層の上に形成した銅又は銅合金層が、エッチングの際の障害とならずに、均一な回路幅を形成することが可能となるという優れた効果を有する。
 これによって、パターンエッチングでのエッチング性の向上、ショートや回路幅の不良の発生を防止でき、さらに回路へのめっきが可能となるので、銅張り積層板（リジッド及びフレキ用）としての利用、プリント基板の電子回路の形成に有用である。

Claims (35)

  1.  樹脂基板の片面または両面に形成された銅又は銅合金の層（Ａ）、該（Ａ）層上の一部または全面に形成された銅又は銅合金のめっき層（Ｂ）、前記（Ｂ）層上の一部又は全面に形成された銅エッチング液に対して銅よりもエッチング速度が遅いめっき層（Ｃ）、さらに該層（Ｃ）上に形成した０．０５μｍ以上、１μｍ未満の銅又は銅合金のめっき層（Ｄ）から構成される積層体であって、前記（Ａ）層、（Ｂ）層、（Ｃ）層及び（Ｄ）層の積層部の一部を樹脂基板表面までエッチングして除去することにより形成された銅回路からなることを特徴とする電子回路。
  2.  樹脂基板の片面または両面に形成された銅又は銅合金の層（Ａ）、該（Ａ）層上の一部又は全面に形成された銅エッチング液に対して銅よりもエッチング速度が遅いめっき層（Ｃ）、さらに該層（Ｃ）上に形成した０．０５μｍ以上、１μｍ未満の銅又は銅合金のめっき層（Ｄ）から構成される積層体であって、前記（Ａ）層、（Ｃ）層及び（Ｄ）層の積層部の一部を樹脂基板表面までエッチングして除去することにより形成された銅回路からなることを特徴とする電子回路。
  3.  前記銅エッチング液に対して銅よりもエッチング速度が遅い層（Ｃ）が、ニッケル、コバルト又はニッケル合金であることを特徴とする請求項１～２のいずれか一項に記載の電子回路。
  4.  前記層（Ｃ）の被着量が、１００μｇ／ｄｍ２～３０００μｇ／ｄｍ２であることを特徴とする請求項１～３のいずれか一項に記載の電子回路。
  5.  銅又は銅合金の層（Ａ）層の樹脂に接する面の逆側の面が、酸洗処理、ソフトエッチング又は表面を荒らす処理の一以上で処理された面であることを特徴とする請求項１～４のいずれか一項に記載の電子回路。
  6.  銅又は銅合金の層（Ａ）層の樹脂に接する面の逆側の面が、酸洗処理、ソフトエッチング又は表面を荒らす処理の一以上の処理により減厚された面であることを特徴とする請求項１～５のいずれか一項に記載の電子回路。
  7.  前記銅又は銅合金の層（Ｄ）が０．０５μｍ以上、０．８μｍ以下の銅又は銅合金の層であることを特徴とする請求項１～６のいずれか一項に記載の電子回路。
  8.  前記銅又は銅合金の層（Ｄ）が０．１μｍ以上、０．５μｍ以下の銅又は銅合金の層であることを特徴とする請求項１～６のいずれか一項に記載の電子回路。
  9. 　前記銅又は銅合金の層（Ｄ）上に、さらに耐熱層及び／又はクロメート若しくは有機防錆層を有することを特徴とする請求項１～８のいずれか一項に記載の電子回路。
  10.  前記銅又は銅合金の層（Ｄ）上に又は前記耐熱層及び／又はクロメート若しくは有機防錆層上に、錫、ニッケル、金若しくはこれらを基とする合金若しくは半田めっき層を備えることを特徴とする請求項１～９のいずれか一項に記載の電子回路。
  11.  樹脂基板の片面または両面に銅又は銅合金の層（Ａ）を、該（Ａ）層上の一部または全面に銅又は銅合金のめっき層（Ｂ）を、該（Ｂ）層上の一部又は全面に、銅エッチング液に対して銅よりもエッチング速度が遅いめっき層（Ｃ）を、さらに該層（Ｃ）上に０．０５μｍ以上、１μｍ未満の銅又は銅合金のめっき層（Ｄ）を形成して銅張積層板を作製し、次に、この銅張積層板の前記（Ａ）層、（Ｂ）層、（Ｃ）層及び（Ｄ）層からなる積層部の一部を樹脂基板表面までエッチングして除去することにより銅回路を形成する工程からなることを特徴とする電子回路の形成方法。
  12.  樹脂基板の片面または両面に銅又は銅合金の層（Ａ）を形成して銅張積層板を作製し、この銅張積層板にスルーホールを形成し、さらに前記（Ａ）層上の一部又は全面及びスルーホール内に、銅又は銅合金の層（Ｂ）からなるめっき層を形成した後、該（Ｂ）層上の一部又は全面に、銅エッチング液に対して銅よりもエッチング速度が遅いめっき層（Ｃ）を形成し、さらに該層（Ｃ）上に０．０５μｍ以上、１μｍ未満の銅又は銅合金のめっき層（Ｄ）を形成した後、前記（Ａ）層と（Ｂ）層、（Ｃ）層及び（Ｄ）層からなる積層部の一部を樹脂基板表面までエッチングして除去することにより銅回路を形成する工程からなることを特徴とする電子回路の形成方法。
  13.  樹脂基板の片面または両面に銅又は銅合金の層（Ａ）を、次いで、該（Ａ）層上の一部または全面に、銅エッチング液に対して銅よりもエッチング速度が遅いめっき層（Ｃ）を、さらに該層（Ｃ）上に０．０５μｍ以上、１μｍ未満の銅又は銅合金のめっき層（Ｄ）を形成して銅張積層板を作製し、次に、この銅張積層板の前記（Ａ）層、（Ｃ）層及び（Ｄ）層からなる積層部の一部を樹脂基板表面までエッチングして除去することにより銅回路を形成する工程からなることを特徴とする電子回路の形成方法。
  14.  前記樹脂基板の片面または両面に銅又は銅合金の層（Ａ）を形成するときに用いる銅箔として、予め銅箔表面に銅エッチング液に対して銅よりもエッチング速度が遅いめっき層（Ｃ´）を備える銅箔を用いることを特徴とする請求項１１～１３のいずれか一項に記載の電子回路の形成方法。
  15.  前記（Ｃ）又は（Ｃ´）層上に、耐熱層及び／又は防錆層を形成することを特徴とする請求項１１～１４のいずれか一項に記載の電子回路の形成方法。
  16.  前記銅エッチング液に対して銅よりもエッチング速度が遅い層（Ｃ）又は層（Ｃ´）として、ニッケル、コバルト、若しくはニッケル合金を用いることを特徴とする請求項１１～１５のいずれか一項に記載の電子回路の形成方法。
  17.  前記層（Ｃ）又は層（Ｃ´）の被着量を、１００μｇ／ｄｍ２～３０００μｇ／ｄｍ２に調節することを特徴とする請求項１１～１６のいずれか一項に記載の電子回路の形成方法。
  18.  銅又は銅合金の層（Ａ）層を、酸洗処理、ソフトエッチング又は表面を荒らす処理の一以上で処理することを特徴とする請求項１１～１７のいずれか一項に記載の電子回路の形成方法。
  19.  銅又は銅合金の層（Ａ）層を、酸洗処理、ソフトエッチング又は表面を荒らす処理の一以上の処理により減厚することを特徴とする請求項１１～１８のいずれか一項に記載の電子回路の形成方法。
  20.  前記耐熱層及び／又は防錆層を、酸洗処理又はソフトエッチングにより除去する工程を含むことを特徴とする請求項１１～１９のいずれか一項に記載の電子回路の形成方法。
  21.  前記銅又は銅合金の層（Ｄ）を０．０５μｍ以上、０．８μｍ以下の厚さに形成することを特徴とする請求項１１～２０のいずれか一項に記載の電子回路の形成方法。
  22.  前記銅又は銅合金の層（Ｄ）が０．１μｍ以上、０．５μｍ以下の厚さに形成することを特徴とする請求項１１～２１のいずれか一項に記載の電子回路の形成方法。
  23.  前記銅又は銅合金の層（Ｄ）上に、又は前記耐熱層及び／又はクロメート若しくは有機防錆層上に、錫、ニッケル、金若しくはこれらを基とする合金又は半田めっき層を形成することを特徴とする請求項１１～２２のいずれか一項に記載の電子回路の形成方法。
  24.  樹脂基板の片面または両面に形成された銅又は銅合金の層（Ａ）、該（Ａ）層上の一部または全面に形成された銅又は銅合金のめっき層（Ｂ）、前記（Ｂ）層上の一部又は全面に形成された銅エッチング液に対して銅よりもエッチング速度が遅いめっき層（Ｃ）、さらに該層（Ｃ）上に形成した０．０５μｍ以上、１μｍ未満の銅又は銅合金のめっき層（Ｄ）から構成されることを特徴とする電子回路形成用銅張積層板。
  25.  樹脂基板の片面または両面に形成された銅又は銅合金の層（Ａ）、該（Ａ）層上の一部又は全面に形成された銅エッチング液に対して銅よりもエッチング速度が遅いめっき層（Ｃ）、さらに該層（Ｃ）上に形成した０．０５μｍ以上、１μｍ未満の銅又は銅合金のめっき層（Ｄ）から構成されることを特徴とする電子回路形成用銅張積層板。
  26.  前記銅エッチング液に対して銅よりもエッチング速度が遅い層（Ｃ）が、ニッケル、コバルト、若しくはニッケル合金であることを特徴とする請求項２４又は２５に記載の電子回路形成用銅張積層板。
  27.  前記層（Ｃ）の被着量が、１００μｇ／ｄｍ２～３０００μｇ／ｄｍ２であることを特徴とする請求項２４～２６のいずれか一項に記載の電子回路形成用銅張積層板。
  28.  銅又は銅合金の層（Ａ）層の樹脂に接する面の逆側の面が、酸洗処理、ソフトエッチング又は表面を荒らす処理の一以上で処理された面であることを特徴とする請求項２４～２７のいずれか一項に記載の電子回路形成用銅張積層板。
  29.  銅又は銅合金の層（Ａ）層の樹脂に接する面の逆側の面が、酸洗処理、ソフトエッチング又は表面を荒らす処理の一以上の処理により減厚された面であることを特徴とする請求項２４～２８のいずれか一項に記載の電子回路形成用銅張積層板。
  30.  前記銅又は銅合金の層（Ｄ）が０．０５μｍ以上、０．８μｍ以下の銅又は銅合金の層であることを特徴とする請求項２４～２９のいずれか一項に記載の電子回路形成用銅張積層板。
  31.  前記銅又は銅合金の層（Ｄ）が０．１μｍ以上、０．５μｍ以下の銅又は銅合金の層であることを特徴とする請求項２４～３０のいずれか一項に記載の電子回路形成用銅張積層板。
  32. 前記銅又は銅合金の層（Ｄ）上に、さらに耐熱層及び／又はクロメート若しくは有機防錆層を有することを特徴とする請求項２４～３１のいずれか一項に記載の電子回路形成用銅張積層板。
  33. 　前記銅又は銅合金の層（Ｄ）上又は前記耐熱層及び／又はクロメート若しくは有機防錆層上に、錫、ニッケル、金若しくはこれらを基とする合金若しくは半田めっき層を備えることを特徴とする請求項２４～３２のいずれか一項に記載の電子回路形成用銅張積層板。
  34.  樹脂基板の片面または両面に銅又は銅合金の層（Ａ）を形成して銅張積層板を作製し、この銅張積層板にスルーホールを形成し、さらに前記（Ａ）層上の一部又は全面及びスルーホール内に、銅又は銅合金の層（Ｂ）からなるめっき層を形成することを特徴とする請求項２４～３３のいずれか一項に記載の電子回路形成用銅張積層板。
  35.  スルーホール形成前の樹脂基板の片面または両面に銅又は銅合金の層（Ａ）および、その後に形成される銅又は銅合金の層（Ｂ）からなるめっき層（スルーホールめっき層）の少なくとも一方を、酸洗又は／及びソフトエッチングにより減厚処理されていることを特徴とする請求項３４に記載の電子回路形成用銅張積層板。
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