WO2011002031A1 - 素子搭載用基板および半導体モジュール - Google Patents

素子搭載用基板および半導体モジュール Download PDF

Info

Publication number
WO2011002031A1
WO2011002031A1 PCT/JP2010/061172 JP2010061172W WO2011002031A1 WO 2011002031 A1 WO2011002031 A1 WO 2011002031A1 JP 2010061172 W JP2010061172 W JP 2010061172W WO 2011002031 A1 WO2011002031 A1 WO 2011002031A1
Authority
WO
WIPO (PCT)
Prior art keywords
metal core
metal
element mounting
mounting substrate
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2010/061172
Other languages
English (en)
French (fr)
Inventor
臼井　良輔
五十嵐　優助
井上　恭典
中里　真弓
正幸 長松
泰浩 小原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to US13/381,299 priority Critical patent/US9024446B2/en
Priority to JP2010550967A priority patent/JPWO2011002031A1/ja
Publication of WO2011002031A1 publication Critical patent/WO2011002031A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/44—Manufacturing insulated metal core circuits or other insulated electrically conductive core circuits
    • H05K3/445—Manufacturing insulated metal core circuits or other insulated electrically conductive core circuits having insulated holes or insulated via connections through the metal core
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/05—Insulated conductive substrates, e.g. insulated metal substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W40/00—Arrangements for thermal protection or thermal control
    • H10W40/20—Arrangements for cooling
    • H10W40/25—Arrangements for cooling characterised by their materials
    • H10W40/255—Arrangements for cooling characterised by their materials having a laminate or multilayered structure, e.g. direct bond copper [DBC] ceramic substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/05—Insulated conductive substrates, e.g. insulated metal substrate
    • H05K1/053—Insulated conductive substrates, e.g. insulated metal substrate the metal substrate being covered by an inorganic insulating layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/05—Insulated conductive substrates, e.g. insulated metal substrate
    • H05K1/056—Insulated conductive substrates, e.g. insulated metal substrate the metal substrate being covered by an organic insulating layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in printed circuit boards [PCB], e.g. insert-mounted components [IMC]
    • H05K1/185—Printed circuits structurally associated with non-printed electric components associated with components mounted in printed circuit boards [PCB], e.g. insert-mounted components [IMC] associated with components encapsulated in the insulating substrate of the PCBs; associated with components incorporated in internal layers of multilayer circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0183—Dielectric layers
    • H05K2201/0195—Dielectric or adhesive layers comprising a plurality of layers, e.g. in a multilayer structure
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/06—Thermal details
    • H05K2201/068—Thermal details wherein the coefficient of thermal expansion is important
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/551—Materials of bond wires
    • H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL

Definitions

  • the present invention relates to an element mounting substrate and a semiconductor module in which a semiconductor element is mounted on the element mounting substrate.
  • FIG. 7 illustrates a semiconductor device 100 that employs an element mounting substrate having a metal core.
  • 7A is a plan view of the semiconductor device
  • FIG. 7B is a cross-sectional view of the semiconductor device along the line A-A ′.
  • This element mounting substrate employs a metal core 101 at the center of the core, the front side is covered with an insulating resin 102A, and the back side is covered with an insulating resin 102B.
  • Conductive patterns 103A and 103B are provided.
  • the insulating resin layers 102A and 102B and the conductive patterns 103A and 103B are formed on the front and back surfaces, respectively, but the conductive patterns may be further laminated with four layers, six layers, and so on.
  • a semiconductor element 104 such as an LSI is fixed to the element mounting board via solder balls 106 formed corresponding to the conductive pattern 103A, and covers the semiconductor element 104 leaving the periphery of the element mounting board.
  • the semiconductor device 100 is formed by being sealed with the insulating resin film 105.
  • the heat generated from the semiconductor element 104 is diffused through the metal core 101, so that the temperature of the semiconductor element 04 is reduced.
  • the semiconductor element 104 is mounted face down in order to reduce the thickness of the entire semiconductor device 100 as much as possible.
  • the heat generated from the semiconductor element 104 is Since it is discharged to the metal core 101 through the solder ball 106 and the conductive pattern 103A, the temperature of the semiconductor element 104 is unlikely to decrease. That is, since the heat flow from the semiconductor element 104 is restricted by the solder ball 106 that is the neck portion, the temperature of the semiconductor element 104 is unlikely to decrease.
  • FIG. 8 shows a semiconductor device (semiconductor module) on which a semiconductor element is mounted.
  • FIG. 8A shows the structure of a semiconductor module 100A in which the semiconductor element 104 is mounted face up. Because of the face-up mounting, the semiconductor module 100A itself becomes thicker by the height of the thin metal wire 107. However, since the back surface of the semiconductor element 104 is fixed in a large area as compared with the case where the back surface of the semiconductor element 104 is connected to the element mounting substrate with solder balls, the temperature of the semiconductor element 104 is higher than that in the case of mounting the semiconductor element in FIG. Decrease significantly.
  • FIG. 8B shows the semiconductor module 100B not covered with the insulating resin film 105, and a passive element such as a semiconductor element or a chip capacitor is mounted on the element mounting substrate.
  • the semiconductor element 104 uses a thin metal wire, but it may be fixed via a bump as shown in FIG.
  • a metal core substrate As described above, in a thin package or module that employs a substrate, when heat dissipation is required, it is preferable to employ a metal core substrate.
  • Cu is mainly used as the metal core, and its thickness is about 250 ⁇ m to 500 ⁇ m. Therefore, even if the conductive pattern has two layers or four layers, since the thickness is about 1 mm, the metal core is easily plastically deformed. Further, once the metal is plastically deformed, it cannot be restored unless it is deformed again in the opposite direction, which leads to a decrease in yield in the manufacturing process. Further, in the finished product, the reliability is lowered. Furthermore, the difference in the thermal expansion coefficient ⁇ between the insulating resin and Cu also causes warping. In FIG.
  • the respective thermal expansion coefficients of the insulating resin film are 10 to 15 ppm
  • the substrate is 13 to 15 ppm in the X and Y directions
  • the Z direction is 23 to 33 ppm
  • Si is 2.5 ppm.
  • the reliability of the semiconductor element itself is reduced. Therefore, it is desirable that the substrate be as flat as possible.
  • the present invention has been made in view of the above problems, and includes a metal core mainly composed of metal, a first ceramic film formed on one main surface of the metal core, and another main core of the metal core.
  • a second ceramic film formed on the surface, a first insulating resin film formed on the surface of the first ceramic film, and a second insulating resin film formed on the surface of the second ceramic film And a first conductive pattern provided on the surface of the first insulating resin film, and a second conductive pattern provided on the surface of the second insulating resin film.
  • the first ceramic film and the second ceramic film are element mounting substrates characterized by having a smaller coefficient of thermal expansion and higher rigidity than the metal core.
  • the ductility of the metal core substrate is prevented, Protecting the brittleness of the ceramic film by providing the first insulating resin film and the second insulating resin film coated over substantially the entire surface of the front side of the first ceramic film and the back side of the second ceramic film Can do.
  • the ceramic and insulating resin are substantially formed on the front and back, centering on the metal core, warpage of the element mounting substrate can be suppressed.
  • the semiconductor module and the semiconductor device mounted on the element mounting substrate can improve flatness and at the same time improve heat dissipation.
  • FIG. 1 is a drawing of an element mounting substrate and a semiconductor module according to an embodiment of the present invention.
  • 1 is a drawing of an element mounting substrate and a semiconductor module according to an embodiment of the present invention.
  • 1 is a drawing of an element mounting substrate and a semiconductor module according to an embodiment of the present invention.
  • 1 is a drawing of an element mounting substrate and a semiconductor module according to an embodiment of the present invention.
  • It is a figure of the conventional semiconductor device. It is a figure of the conventional semiconductor device. It is a figure of the conventional semiconductor device. It is a figure of the conventional semiconductor device. It is a figure explaining the manufacturing method of this invention. It is a figure explaining the manufacturing method of this invention.
  • the element mounting substrate 1 has a metal core substrate M including a metal core 2, a ceramic film CEa formed on the surface of the metal core 2, and a ceramic film CEb formed on the back surface.
  • the ceramic film CE may be formed by attaching a ceramic material to the metal core 2 or formed by chemically treating the metal core 2.
  • An insulating resin film 4A is formed on the surface of the ceramic film CEa, and an insulating resin film 4B is formed on the surface of the ceramic film CEb. Further, a conductive pattern 5A is formed on the surface of the insulating resin film 4A, and a conductive pattern 5B is formed on the surface of the insulating resin film 4B.
  • the element mounting substrate shown here has a two-layered conductive pattern structure including the front and back, but is a multilayer substrate of 4, 6 layers, etc. in which the insulating resin film and the conductive pattern are repeatedly laminated. May be.
  • the ceramic films CE are arranged on both sides. Since the ceramic film CE has high rigidity and is difficult to be deformed, warpage due to plastic deformation of the metal core can be prevented. On the other hand, the unique vulnerability of ceramics is solved by arranging insulating resin films on the front and back sides.
  • the element mounting substrate has a ceramic film and an insulating resin layer with the same material and the same film thickness symmetrically on the front and back surfaces with the metal core as the center. For this reason, the front and back sides extend in the same way, and from this point, it is possible to prevent warping.
  • the metal used as the core material for example, a material mainly composed of Cu or Al can be cited. Since Cu as the main material is excellent in heat dissipation, it is suitable for a power system module that handles a large current. On the other hand, although Al is the main material, it is inferior to Cu, but has excellent heat dissipation. In particular, in the case of Al, a film that is lighter than Cu and that is formed by self-oxidation and self-generation (aluminum oxide, alumina film) is excellent in resistance and rigidity, and therefore requires flatness and heat dissipation at once. Is preferable.
  • An alumina film is desirable as the ceramic film.
  • an alumina film can be formed in a self-generated manner, for example, by an anodic oxidation method.
  • the alumina film formed by the anodic oxidation method is generally an amorphous film.
  • ⁇ -alumina is further desirable.
  • ⁇ -Alumina is excellent in chemical stability and mechanical strength due to its crystal structure, and has a large electrical insulation resistance.
  • One of the methods for forming alumina is a submerged plasma method.
  • the alumina film formed by the in-liquid plasma method has a fine crystal structure and thus is not brittle.
  • a porous layer formed in the alumina film when formed by the anodic oxidation method does not occur, so that it is very small at the time of cutting. Alumina pieces are not easily generated. Therefore, by using alumina without a porous layer as the ceramic film formed on the surface of the metal material, it is possible to suppress the scattering of the ceramic pieces during the formation of through-holes or individualization in the subsequent steps. Manufacturing yield can be increased.
  • the thickness of the ceramic film is greater than the thickness of the metal material used as the core material.
  • the metal material of the inner layer is desirably 50 ⁇ m or more, and if it is thinner than this, impact resistance cannot be obtained.
  • the inner layer metal material is desirably 500 ⁇ m or less. If it is thicker than this, the entire thickness of the element mounting substrate increases, which is not desirable.
  • a through hole 3 is formed in the element mounting substrate 1.
  • the ceramic film CE is formed by the above-described self-generated means, the ceramic film CE can be easily formed on the side wall of the through hole 3.
  • FIG. 1A is a first embodiment of an element mounting substrate of the present invention, and is for explaining the configuration of the element mounting substrate when viewed from the cross section along the line AA in FIG.
  • FIG. 1B is a perspective view of the element mounting substrate of the present invention as seen in a plan view.
  • FIG. 2 shows a second embodiment of the element mounting substrate of the present invention
  • FIG. 2 (A) is a sectional view of the element mounting substrate of the present invention taken along line AA in FIG. 2 (B).
  • FIG. 2B is a perspective view of the element mounting substrate of the present invention as seen in a plan view.
  • a single metal core substrate M is provided over the entire region of the element mounting substrate 1 or substantially the entire region except for a slight margin MG.
  • the upper and lower contacts are provided with a through hole 3 in a part of one metal core substrate M, and are in contact with each other through the part. Details will be described later with reference to FIG.
  • the metal core substrate M is provided except for the whole area or the margin MG, and the metal core substrate M is not a single piece as shown in FIG. It consists of a plurality of pieces of metal core substrates MA, MB.
  • the plurality of metal core substrates are separated into island shapes and arranged on substantially the same plane.
  • the lead-out of the front and back electrodes of the element mounting substrate is connected through a through hole 3 between the two metal cores MA and MB. Details will be described later with reference to FIG.
  • the metal core 2 is made of metal or metal alloy, and has a thickness of about 50 ⁇ m to 500 ⁇ m.
  • the metal core is made of Cu or Cu as a main material, or Al or Al as a main material.
  • “metal is the main material” means that most of the metal material contains impurities in the order of ppm and has improved properties.
  • the material of the metal core 2 is preferably Al or Al. This is because although the thermal conductivity is slightly worse than Cu, the Al material is lightweight, and the Al material can form a hard and rigid ceramic film in a self-generated manner.
  • the ceramic film formed in a self-generated manner is a reaction product of a metal material formed by chemical treatment, and is, for example, an alumina film formed by anodizing treatment.
  • the alumina film has high hardness, and the rigidity can be increased by the film thickness.
  • the insulating resin film 4A is formed on the surface of the ceramic film CEa formed on the surface of the metal core 2, and the insulating resin film 4B is formed on the surface of the ceramic film CEb formed on the back surface of the metal core 2. Since the ceramic film CE is brittle and chipped, its surface is covered with the insulating resin film 4 to solve the drawbacks. Since the element mounting substrate 1 has increased rigidity by the ceramic film CE, the insulating resin film 4 may not be mixed with a filler. If glass fiber or the like is woven into the insulating resin film 4 or a filler is mixed in, there is a risk of generation as dust during dicing.
  • a square (frame) indicated by a dotted line on the outermost periphery shown in FIGS. 1 and 2 is an outer shape of the element mounting substrate 1 and corresponds to the dicing line DC1 shown in FIGS. 4 (A) and 6 (C). To do.
  • the ceramic film CE is arranged inside the dicing line DC1, and the metal core 2 is not exposed directly to the end face of the element mounting substrate 1, thereby improving the withstand voltage.
  • the thick dashed line shown in FIG. Dicing is performed in a region indicated by (DC2).
  • the metal core substrate M is directly exposed on the end face of the element mounting substrate 1.
  • heat dissipation is excellent.
  • a conductive pattern 5A is formed on the surface of the insulating resin film 4A, and a conductive pattern 5B is formed on the surface of the insulating resin film 4B.
  • the conductive pattern 5A includes an island on which a semiconductor element is placed, an electrode connected to the semiconductor element, a passive element, or the like, an island, or a wiring extending integrally with the electrode.
  • the conductive pattern 5B is mainly an external electrode, but the island, electrode, wiring, and the like may be provided.
  • FIG. 1 shows a two-layer metal wiring structure in which the wiring layer excluding the metal core is a wiring layer 5A and a wiring layer 5B.
  • the insulating resin film and the conductive pattern are repeated on the front and back sides, respectively.
  • FIG. 3 illustrates an example of the structure shown in FIGS. 1A and 1B more specifically.
  • 3A is a perspective view
  • FIG. 3B is a cross-sectional view taken along the line AA of FIG. 3A
  • FIGS. 4A and 4B illustrate the state of the metal core substrate when dicing is performed.
  • FIG. 5A is a cross-sectional view showing a state in which the element EL is embedded in the element mounting substrate.
  • the conductive pattern has four layers as shown in FIG. 3 (B).
  • FIG. 3 (A) for example, four through holes 3 are formed in one metal core substrate M.
  • One is provided.
  • An element EL is embedded in the opening OP in the element mounting substrate.
  • the element EL may be a semiconductor bare chip, or may be a SIP in which a plurality of semiconductor elements and passive elements are included in one package.
  • SIP since the number of terminals to be connected to the electrodes of the metal core substrate is reduced, the reliability is improved. For example, when an IC bare chip and a transistor are buried with each bare, the number of IC terminals and the three terminals of the transistor are required for connection.
  • the embedded element EL is arranged with a slight shift from the center.
  • An alternate long and short dash line provided with an arrow at the tip shown in FIG. 3A and perpendicular to each other is a vertical and horizontal center line of the element mounting substrate, and the intersection is the center.
  • the element EL is arranged so as to be shifted from the intersection which is the center.
  • FIG. 4 (A) shows the separation method.
  • Each metal core 2 is composed of one plate-like substrate, and the metal cores are arranged in a matrix.
  • the solid line arrows arranged in the vertical direction are dicing lines.
  • the metal core 2 is not directly diced, and the insulating resin film 4 existing between the metal cores 2 is diced and separated. By doing so, the cross section of the metal core 2 is not exposed to the side surface of the element mounting substrate 1 as shown in FIG. 1A and FIG. Since the ceramic film is formed, the withstand voltage characteristics are improved.
  • FIG. 4 (B) shows a separation method of an embodiment different from FIG. 4 (A).
  • the outer solid line indicates one metal core substrate M.
  • An area where originally four element mounting substrates can be realized is prepared in advance with one metal substrate, and the metal core substrate M itself is directly diced later. In this case, it is not necessary to separate the metal core substrate M in advance as in the embodiment of FIG. Further, the metal core 2 is exposed on the side surface of the element mounting substrate 1 after dicing, and the heat dissipation is excellent.
  • FIG. 6 shows another embodiment of the present invention.
  • 6A is a perspective view
  • FIG. 6B is a cross-sectional view taken along the line AA of FIG. 6A
  • FIG. 6C is a diagram showing a state of the metal core substrate during dicing
  • FIG. ) Is a cross-sectional view showing a state in which the element EL is embedded in the element mounting substrate.
  • the ceramic film which is the point of the present invention, is embedded between the separated metal core substrates with the insulating resin layer 4 and covers all of the front surface, the back surface, and the side surfaces.
  • the rigidity of the core substrate M is increased.
  • the space between the adjacent metal core substrates M is composed of the insulating resin layer 4, the metal core substrate M is easily bent at that portion. Therefore, in the present invention, the insulating resin film 4 between the metal core substrates M adjacent to each other does not extend from one side of the element mounting substrate to the opposite side, and the metal core substrate M is formed in the middle. Arranged and configured to be blocked there.
  • the insulating resin film 4 between the metal core substrate MA and the metal core substrate MB is blocked by the metal core substrate MC as indicated by an arrow A in FIG.
  • the insulating resin film 4 between the metal core substrate MA and the metal core substrate MC is blocked by the metal core substrate MB as indicated by an arrow B.
  • the insulating resin film 4 between the metal core substrate MC and the metal core substrate MD and the insulating resin film 4 between the metal core substrate MB and the metal core substrate MD are also indicated by arrows C and D, respectively. It is blocked by another metal core substrate M.
  • the weak part of the element mounting substrate as shown in FIG.
  • 6A is the extending direction of the arrow where the metal core substrate M does not exist, but halfway from one side of the element mounting substrate to the opposite side. Since the metal core substrate M is contained in the substrate, it is possible to prevent the substrate from being cracked or bent all at once from one side of the element mounting substrate to the opposite side.
  • the metal core substrate MC is removed, and an element EL made of a bare chip or SIP is embedded in the element mounting substrate as shown in FIG. 6D. It is.
  • the three metal core substrates MA, MC, and MD have the metal core 2 exposed at a portion indicated by a dotted circle (a contact hole in which an insulating resin is opened), and as shown in FIG. The wiring on the substrate and the metal core 2 are in contact.
  • a thick arrow in FIG. 6C indicates a dicing line, and indicates that the metal core substrate is disposed so as to recede inward from the side of the element mounting substrate.
  • the metal core substrate M is not exposed on the side surface of the element mounting substrate 1, and a ceramic film that is a self-generated film is formed including the side surface, so that the withstand voltage characteristics are improved. Since the structure described in FIG. 2 described above separates the metal core substrate, forms a through hole in the separation portion, and forms a via there, it is not necessary to form a hole penetrating the metal core substrate.
  • the metal core substrate is used as a relay for the via, so that the metal core is electrically separated from the portion where electrical separation is required. Since the substrate can be separated, there is no need to form a hole penetrating the metal core substrate, and a fine via can be easily formed because the depth of the via becomes shallow.
  • FIG. 9A is a plan view of the metal core substrate M in the element mounting substrate manufacturing method
  • FIG. 9B is a cross-sectional view taken along the line AA of FIG. 9A
  • FIG. 9C is FIG. It is BB sectional drawing of (A).
  • plate-like metal core substrates M provided on one element mounting substrate 1 are arranged vertically and horizontally in a plane, and are integrally formed by connecting pieces 30A and 30B extending vertically and horizontally.
  • the metal core substrate M shown in FIG. 9A is formed as follows. First, the metal core 2 is formed by pressing or etching a metal sheet or metal foil. Next, as shown in FIG. 9B and FIG. 9C, a ceramic film is formed on the front surface, the back surface, and the side surface of the metal core 2 in a self-generated manner. Thus, the metal core substrate M shown in FIG. 9A is formed. At this time, the through hole 3 is formed as shown in FIG. 9C (cross section BB in FIG.
  • the ceramic film CE is also formed on the inner side wall of the through hole 3.
  • a self-generated film is not formed on the connecting piece corresponding to the separation line. Is preferable.
  • FIG. 10A shows a state in which the insulating resin film 4 is formed on the cross section shown in FIG. 9B
  • FIG. 10B shows the insulating resin film on the cross section shown in FIG. 9C
  • 4 shows a state in which 4 is formed.
  • the front and back surfaces of the metal core substrate are flat and covered with a ceramic film and an insulating resin film.
  • the side wall of the through hole 3 is covered with a ceramic film and an insulating resin film.
  • FIG. 11A is a plan view
  • FIG. 11B is a cross-sectional view taken along the line AA in FIG. 11A
  • FIG. 11C is a cross-sectional view taken along the line BB in FIG. 11A.
  • This through hole is formed by forming the second through hole 3A having a diameter smaller than that of the through hole 3 while leaving the ceramic film and the insulating resin film 4 formed on the side wall of the through hole 3. Since the area where the second through-hole 3A is formed is composed only of an insulating resin film, it can be easily formed by laser, drilling or punching.
  • the side wall of the through-hole 3 and the side wall of the metal core substrate are covered with the ceramic film and the insulating resin film in a double manner on the outside of the metal core substrate.
  • a conductive material is embedded in the second through hole 3A by plating, conductive paste, solder, or the like.
  • the conductive pattern 5A on the front surface and the conductive pattern 5B on the back surface of the element mounting substrate to be formed later are electrically connected.
  • the electrical connection between the conductive pattern 5A and the conductive pattern 5B may be made by forming a conductive film on the side wall of the second through-hole 3A, or a conductive paste such as Ag or plating may be used for the second penetration.
  • the holes 3A may be filled.
  • FIG. 13 corresponds to the portion indicated by the dotted line in FIG. 9 (A) and FIG. 11 (A).
  • the insulating resin layer 4 is exposed at the end face of the completed element mounting substrate, the side walls of the connecting pieces 30A and 30B are exposed at a part thereof.
  • the metal material is only a narrow connecting piece portion, so that the load on the blade and the like is small, and it can be easily separated.
  • a semiconductor element is mounted on the element mounting substrate to form a semiconductor module. Furthermore, the semiconductor element of the semiconductor module is sealed with an insulating resin to form a semiconductor device.
  • adopted in this application is shown.
  • FIG. 14 is a perspective view for explaining a method for observing the film structure of an alumina film in a plane having a perpendicular direction to the film thickness direction of an alumina film which is an example of a ceramic film
  • FIG. 15 is an SEM photograph observing the film structure.
  • FIG. 14A a sample in which an alumina (Al 2 O 3) film is formed on an aluminum (Al) film is prepared.
  • the alumina film is cut out using FIB (Focused Ion Beam), and a plane with the film thickness direction in the alumina film as a perpendicular is exposed to the surface.
  • FIG. 14B an SEM photograph of the surface is taken from the direction of the arrow.
  • FIG. 15 is an SEM photograph thereof.
  • FIGS. 15A and 15B are SEM photographs of an alumina film formed by using a submerged plasma method
  • FIG. 15C shows an alumina film formed by an anodization method taken for comparison. It is a SEM photograph.
  • FIG. 15B is a photograph taken at a larger magnification (10,000 times) of the photograph of FIG. 15A, and FIG. 15B and FIG. 15C are the same magnification (100,000 times).
  • the alumina film formed by using the anodic oxidation method has a porous layer in which a large number of holes are formed on the entire surface, whereas the submerged plasma method is used. It can be seen that the alumina film formed in this manner does not have a porous layer having fine pores formed on the entire surface. From this, it can be seen that the alumina film formed by using the in-liquid plasma method is denser, has higher rigidity, and is less likely to produce minute alumina pieces. Therefore, since the alumina film formed by the submerged plasma method has high rigidity, the film thickness can be reduced, and the overall thickness of the element mounting substrate can be reduced.
  • the present invention is a device mounting board that uses a core film made of a ceramic film formed on the front and back surfaces of a metal substrate, it will be mounted in a light, thin and small set in the future, realizing both high rigidity and heat dissipation. it can.
  • Element mounting substrate 2 Metal core 3: Through hole 4: Insulating resin 5: Conductive pattern M: Metal core substrate MG: Margin DC: Dicing line

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Structure Of Printed Boards (AREA)
  • Insulated Metal Substrates For Printed Circuits (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)

Abstract

　従来のプリント基板は、放熱性に劣り、放熱性を向上させるために採用されたメタルコアのプリント基板は、剛性が小さく、反ってしまうという課題があった。　金属を主材料とする金属コアの表および裏の実質全域に、前記金属コアの延性を阻止する第１のセラミック膜および第２のセラミック膜を被覆し、このセラミックの脆弱性をカバーするためにそれぞれ絶縁樹脂膜を被覆することにより、金属の延性及び保護をすることができる。

Description

素子搭載用基板および半導体モジュール
　本発明は素子搭載用基板および素子搭載用基板に半導体素子を搭載した半導体モジュールに関するものである。
　近年、携帯電話、小型コンピュータ等は、より小型が求められ、それに伴って半導体装置や半導体モジュールは、軽薄短小になっている。そしてそれらの半導体装置や半導体モジュールを組み込んだセットは、限られた小さな体積の中に沢山のＩＣが組み込められることから、放熱の問題が発生している。更には、半導体装置や半導体モジュールも小さな体積の中で、より多くの機能、より大電流を目指しているため、放熱の問題が発生している。
　以下に、図７を参照しながら従来の構造について説明する。
　図７は、金属コアを備えた素子搭載用基板を採用した半導体装置１００を図示したものである。図７（Ａ）は半導体装置の平面図であり、図７（Ｂ）はその半導体装置のＡ－Ａ’線に沿った断面図である。この素子搭載用基板は、核となる中心に金属コア１０１を採用し、その表面側は絶縁樹脂１０２Ａにより、裏面側は絶縁樹脂１０２Ｂにより被覆されており、さらにその絶縁樹脂１０２Ａ、１０２Ｂ上にそれぞれ導電パターン１０３Ａ、１０３Ｂが設けられたものである。この場合、表裏にそれぞれ絶縁樹脂層１０２Ａ、１０２Ｂと導電パターン１０３Ａ，１０３Ｂが形成された２層構造であるが、更に４層、６層・・・と導電パターンを積層する場合もある。
　そしてこの素子搭載用基板には、導電パターン１０３Ａに対応して形成された半田ボール１０６を介してＬＳＩ等の半導体素子１０４が固着され、素子搭載用基板の周囲を残して、半導体素子１０４を覆うように絶縁樹脂膜１０５により封止されることで半導体装置１００が形成される。このように、金属コアを備えた素子搭載用基板を採用した半導体装置１００では、半導体素子１０４から発せられる熱が金属コア１０１を通して拡散することにより、半導体素子０４の温度を低下させる効果がある。
　図７は、半導体装置１００全体の厚みを極力薄くするために、半導体素子１０４をフェイスダウンして実装している。この場合、半導体素子１０４から発せられる熱は、
半田ボール１０６と導電パターン１０３Ａを介して金属コア１０１へと放出されることになるので、半導体素子１０４の温度は低下しにくい。つまり、半導体素子１０４からの熱流が、ネック部分である半田ボール１０６で規制されてしまうため、半導体素子１０４の温度は低下しにくいのである。
　ここで、図８に半導体素子を実装した半導体装置（半導体モジュール）を示す。
　図８（Ａ）は、半導体素子１０４がフェイスアップで実装された半導体モジュール１００Ａの構造を示している。フェイスアップ実装であるため、半導体モジュール１００Ａ自体は、金属細線１０７の高さ分だけ厚くなってしまう。しかし半導体素子１０４の裏面が素子搭載用基板に半田ボールで接続される場合と比較して大面積で固着されるため、半導体素子１０４の温度は、図７の半導体素子の実装の場合に比べると大幅に低下する。
　図８（Ｂ）は、絶縁樹脂膜１０５で覆われていない半導体モジュール１００Ｂを示し、素子搭載用基板の上には、半導体素子やチップコンデンサ等の受動素子等が実装されている。本図では、半導体素子１０４は、金属細線を用いているが、図７の如く、バンプを介して固着されても良い。
　ＷＯ２００８／０６９２６０
　　　　　　　特開２００４－３１７３２号公報
　　　　　　　特開昭６３－７２１８０号公報
　前述したように、基板を採用する薄型パッケージやモジュールに於いて、放熱性が求められる場合、金属コア基板を採用することが好ましい。しかし金属コアとしては、主にＣｕが採用され、しかもその厚みが２５０μｍ～５００μｍ程度である。よって２層、４層の導電パターンにしても厚みが、１ｍｍ程度であるため、容易に金属コアが塑性変形してしまう。また金属は、一旦、塑性変形すると、再度逆方向に変形を加えないと元に戻ることができないため、製造工程での歩留りの低下を招く。また完成品にあっては、信頼性の低下を招くことになる。更に絶縁樹脂とＣｕの熱膨張係数αの違いが、反りの原因とも成る。図８において曲線的な矢印で示すような方向に反りを生じてしまう。しかも、それぞれの熱膨張係数は、絶縁性樹脂膜が１０～１５ｐｐｍ、基板は、Ｘ，Ｙ方向が１３～１５ｐｐｍ、Ｚ方向が２３～３３ｐｐｍ、Ｓｉは２．５ｐｐｍと材料によって夫々が違うため、半導体素子自体の信頼性が低下する。よって基板は、できる限り平坦性を維持できるものが望まれる。
　本発明は上記課題に鑑みてなされたものであり、金属を主材料とする金属コアと、前記金属コアの一方の主表面に形成された第１のセラミック膜と、前記金属コアの他の主表面に形成された第２のセラミック膜と、前記第１のセラミック膜の表面に形成された第１の絶縁樹脂膜と、前記第２のセラミック膜の表面に形成された第２の絶縁樹脂膜と、前記第１の絶縁樹脂膜の表面に設けられた第１の導電パターンと、前記第２の絶縁樹脂膜の表面に設けられた第２の導電パターンと、を備えた素子搭載用基板であって、
　前記第１のセラミック膜および前記第２のセラミック膜は、前記金属コアよりも熱膨張係数が小さくかつ、剛性が高いことを特徴とする素子搭載用基板である。
　前述したように、金属を主材料とする金属コアの表および裏の実質全域に形成される第１のセラミック膜および第２のセラミック膜を設けることで、金属コア基板の延性を阻止するとともに、第１のセラミック膜の表側および第２のセラミック膜の裏側の実質全域に被覆された第１の絶縁樹脂膜および第２の絶縁樹脂膜を設けることにより、このセラミック膜の脆弱性を保護することができる。
　また金属コアを中心にセラミックスと絶縁性樹脂が表と裏に、実質対象的に形成されているので、素子搭載用基板の反りも抑制できる。
　よってこの素子搭載用基板に実装されてなる半導体モジュール、半導体装置は、フラット性が向上されると同時に、放熱性の向上が実現できる。
本発明の第１の実施形態に係る素子搭載用基板の図面である。 本発明の第２の実施形態に係る素子搭載用基板の図面である。 本発明の一実施形態に係る素子搭載用基板および半導体モジュールの図面である。 本発明の一実施形態に係る素子搭載用基板および半導体モジュールの図面である。 本発明の一実施形態に係る素子搭載用基板および半導体モジュールの図面である。 本発明の一実施形態に係る素子搭載用基板および半導体モジュールの図面である。 従来の半導体装置の図である。 従来の半導体装置の図である。 本発明の製造方法を説明する図である。 本発明の製造方法を説明する図である。 本発明の製造方法を説明する図である。 本発明の製造方法を説明する図である。 本発明の一実施形態に係る素子搭載用基板の図面である。 アルミナ膜の表面を観察する方法を説明する斜視図である。 アルミナ膜の表面を観察したＳＥＭ写真である。
　以下、本発明について説明するが、まず、本願の概要について説明する。
　素子搭載用基板１は、金属コア２と、金属コア２の表面に形成されたセラミック膜ＣＥａおよび裏面に形成されたセラミック膜ＣＥｂとからなる金属コア基板Ｍを有する。セラミック膜ＣＥは、金属コア２にセラミック材料を貼り付けたものでも、金属コア２を化学処理することにより形成されたものでも良い。セラミック膜ＣＥａの表面には絶縁樹脂膜４Ａが、セラミック膜ＣＥｂの表面には絶縁樹脂膜４Ｂが形成される。更に絶縁樹脂膜４Ａの表面には導電パターン５Ａが、絶縁樹脂膜４Ｂの表面には導電パターン５Ｂが形成される。
　ここで示した素子搭載用基板は、表裏を含めて２層の導電パターンの構造であるが、前記絶縁樹脂膜と導電パターンを繰り返し積層される、４、６層・・・の多層基板であっても良い。
　金属は、塑性変形が生じたら元に戻らない性質がある。そのため、金属コアとして金属を採用しフラット性を向上させるために、本発明では、両側にセラミック膜ＣＥを配置している。セラミック膜ＣＥは剛性が高く変形が生じにくいため、金属コアの塑性変形による反りを防止できる。一方で、セラミックス独自の脆弱性は、絶縁樹脂膜を表側と裏側に配置することで解決している。
　更に、断面から見ると、素子搭載用基板は、金属コアを中心にして、表面と裏面に対称的に、同一材料、同一膜厚でセラミック膜および絶縁樹脂層を配置している。そのため、表側と裏側の延び方が同一となり、この点からも、反りの防止を可能としている。
　コア材料として用いられる金属としては、例えばＣｕまたはＡｌを主材料とするものが挙げられる。Ｃｕを主材料としたものは放熱性に優れるため、大電流を扱うパワー系モジュールに好適である。一方、Ａｌを主材料としたものも、Ｃｕには劣るが、放熱性に優れる。特にＡｌの場合、Ｃｕよりも重量が軽く、しかも自己酸化、自己生成で成膜する膜（酸化アルミニウム、アルミナ膜）は、耐性、剛性に優れるため、フラット性と放熱性を一度に求められる場合、好適である。
　セラミック膜としてはアルミナ膜が望ましい。金属材料としてＡｌを主原料としたものを用いた場合は、例えば陽極酸化法などで自己生成的にアルミナ膜を形成することができる。陽極酸化法で形成したアルミナ膜は、一般的にγアルミナは非晶質膜である。アルミナ膜としては、さらには、αアルミナが望ましい。αアルミナはその結晶構造から、化学的安定性・機械的強度に優れ、電気絶縁抵抗が大きい。アルミナを形成する方法の１つとして液中プラズマ法がある。その液中プラズマ法で形成したアルミナ膜は微細結晶構造であるため脆性が低く、また、例えば陽極酸化法で形成した場合のアルミナ膜に形成されるような多孔層が生じないため、切断時に微小アルミナ片が発生しにくい。そこで、金属材料の表面に形成するセラミック膜として、多孔層の無いアルミナを用いることにより、この後の工程での貫通孔の形成または個片化の際にセラミック片の散在を抑制することができ、製造歩留まりを上げることが出来る。
　さらに望ましくは、セラミック膜の膜厚はコア材料として用いられる金属材料の膜厚よりも厚いことが望ましい。セラミック膜の膜厚を大きくすることにより、セラミック基板の特徴である良好な高周波特性を享受することができることに加えて、セラミック膜間にセラミック膜よりも薄い金属材料を存在させることにより、耐衝撃性に優れた基板を供給することができる。内層の金属材料は５０μｍ以上であることが望ましい、これよりも薄いと、耐衝撃性を得ることができない。また、内層の金属材料は５００μm以下であることが望ましい。これよりも厚くなると、素子搭載用基板全体の厚みが大きくなるため望ましくない。
　素子搭載用基板１には貫通孔３が形成されている。セラミック膜ＣＥを前述した自己生成的な手段で形成する場合には、貫通孔３の側壁にセラミック膜ＣＥを容易に形成することが可能である。
　具体的な構造について、図１を用いて説明する。
　図１（Ａ）は本発明の素子搭載用基板の第１の実施形態であり図１（Ｂ）のＡ－Ａ線に沿った断面から見たときの素子搭載用基板の構成を説明するための分解断面図であり、図１（Ｂ）は本発明の素子搭載用基板を平面的に見た透視図である。また、図２は本発明の素子搭載用基板の第２の実施形態であり、図２（Ａ）は本発明の素子搭載用基板の図２（Ｂ）Ａ－Ａ線に沿った断面から見たときの素子搭載用基板の構成を説明するための分解断面図であり、図２（Ｂ）は本発明の素子搭載用基板を平面的に見た透視図である。
　図１に示した第１の実施形態と図２に示した第２の実施形態との違いについて述べる。図１に示した第１の実施形態では、素子搭載用基板１の全域または若干のマージンＭＧを除いて実質全域に渡り一枚の金属コア基板Ｍが設けられている。そして、上下のコンタクトは一枚の金属コア基板Ｍの一部に貫通孔３が設けられ、その部分を介してコンタクトされている。詳細は、図３を参照して後述する。
　一方、図２に示した第２の実施形態では、全域またはマージンＭＧを除いて金属コア基板Ｍが設けられており、前記金属コア基板Ｍは、図１に示したような一枚ではなく、複数片の金属コア基板ＭＡ、ＭＢ・・・から成る。この複数の金属コア基板は、アイランド状に分離されて、実質同一平面に配置されている。そして素子搭載用基板の表と裏の電極の引き出しは、２つの金属コアＭＡ、ＭＢの間の貫通孔３を介して接続されている。詳細は、図６を参照して後述する。
　図１および図２に示したどちらの構造であっても、真ん中には金属コア２がある。この金属コア２は、金属もしくは金属合金等で、厚さは、５０μm～５００μm程度である。金属コアは、ＣｕまたはＣｕを主材料としたもの、もしくはＡｌまたはＡｌを主材料としたものである。（ここで「金属を主材料とする」とは、殆どが金属材料で、その中にｐｐｍオーダーで不純物が入っており、特性を改良したものである。）
　軽薄短小で放熱性が求められるセットに使われる際は、金属コア２の材料としてはＡｌまたはＡｌを主材料とするものが良い。Ｃｕと比較して熱伝導性は若干悪いが、Ａｌ材料は軽量であり、またＡｌ材料は硬質、剛性を持つセラミック膜を自己生成的に形成することが可能であるからである。この自己生成的に形成されるセラミック膜とは、化学的処理により形成される金属材料の反応生成物であり、例えば、陽極酸化処理により形成されるアルミナ膜である。アルミナ膜は、硬度が高く、その膜厚により剛性を高めることができる。
　金属コア２の表面に形成されたセラミック膜ＣＥａの表面に絶縁樹脂膜４Ａが、金属コア２の裏面に形成されたセラミック膜ＣＥｂの表面には絶縁樹脂膜４Ｂが形成される。セラミック膜ＣＥは、脆く欠けたりするため、絶縁樹脂膜４でその表面を被覆し、その欠点を解決している。素子搭載用基板１はセラミック膜ＣＥで剛性を高めたため、この絶縁樹脂膜４には、フィラーが混入されなくても良い。絶縁樹脂膜４にガラス繊維等が織り込まれたり、フィラーが混入されたりすると、ダイシングの際にごみとして発生する恐れがある。
　図１および図２に図示されている最外周に点線で示された四角（枠）は素子搭載用基板１の外形で、図４（Ａ）および図６（Ｃ）に示すダイシングラインＤＣ１に相当する。前記セラミック膜ＣＥは、ダイシングラインＤＣ１の内側に配置され、素子搭載用基板１の端面に直接に金属コア２が露出しないことで、絶縁耐圧を向上させている。
　図４（Ｂ）に示すように、素子搭載用基板の個片の側面にセラミック膜ＣＥを形成することなく、金属コア基板を直接ダイシングする場合には、図１（Ｂ）に示す太い一点鎖線（ＤＣ２）で示された領域でダイシングされる。この場合には、素子搭載用基板１の端面に直接金属コア基板Ｍが露出する構造になる。この構造では、素子搭載用基板の端面に直接金属コア基板が露出しているので、放熱性に優れる。
上述の絶縁樹脂膜４Ａの表面には導電パターン５Ａが形成され、絶縁樹脂膜４Ｂの表面には、導電パターン５Ｂが形成される。導電パターン５Ａは、半導体素子を載せるアイランド、半導体素子や受動素子等と接続される電極、アイランドまたは電極と一体で延在される配線等から成る。また導電パターン５Ｂは、メインは外部電極であるが、前記アイランド、電極、配線等が設けられても良い。
　尚、図１には、金属コアを除いた配線層は配線層５Ａと配線層５Ｂである２層メタル配線構造が示されているが、絶縁樹脂膜と導電パターンを表と裏に夫々繰り返して積層し、４層、６層、８層・・・と形成した構造であっても良い。
　図３は図１（Ａ）および図１（Ｂ）で示した構造の一例をさらに具体的に説明したものである。図３（Ａ）は透視図、図３（Ｂ）は図３（Ａ）のＡ－Ａ断面図、図４（Ａ）および図４（Ｂ）はダイシングする際の金属コア基板の状態を説明する図、図５（Ａ）は、素子搭載用基板内に素子ＥＬが埋め込まれた様子を示した断面図である。
　図３で示す実施例では、図３（Ｂ）に示すように、導電パターンは４層で、図３（Ａ）に示すように、一枚の金属コア基板Ｍに、例えば貫通孔３が４つ設けられている。素子搭載用基板には開口部ＯＰに素子ＥＬが埋め込まれている。この素子ＥＬは、半導体ベアチップでも良いし、複数の半導体素子、受動素子が１パッケージと成ったＳＩＰでも良い。特にＳＩＰでは、金属コア基板の電極と接続すべき端子数が減少するため、信頼性が向上する。例えばＩＣベアチップとトランジスタが夫々ベアで埋め込まれると、ＩＣの端子の数とトランジスタの３端子が接続として必要になる。しかし図５（Ｂ）のように複数の素子が１パッケージで封止されたものを埋め込めば、そのパッケージと金属コア基板との接続すべき端子数は減少する。この埋め込まれた素子ＥＬは、図３（Ａ）に示すように、センターから少しずらして配置される。図３（Ａ）中に示した先端に矢印を備え互いに直交した一点鎖線は、素子搭載用基板の縦横のセンターラインであり、交点がそのセンターである。図からも判るように、素子ＥＬはセンターである交点からずらして配置されている。
　図４（Ａ）は、分離方法を示すものである。各金属コア２は、板状の基板１枚からなり、この金属コアがマトリックス状に並べられている。そして縦方向に配置された実線の矢印がダイシングラインであり、ここでは、金属コア２が直接ダイシングされず、金属コア２の間に在る絶縁樹脂膜４がダイシングされて分離されている。こうすることで、金属コア２は、例えばその断面は、図１（Ａ）及び図２（Ｂ）に示すように素子搭載用基板１の側面に露出せず、しかも側面も含めて自己生成膜であるセラミック膜が形成されているため、耐電圧特性が向上する。
　図４（Ｂ）は、図４（Ａ）とは別の実施例の分離方法を示すものである。本実施例では、外側の実線が１枚の金属コア基板Ｍを示す。本来４枚の素子搭載用基板が実現できるエリアを予め１枚の金属基板で用意し、金属コア基板Ｍ自体を後から直接ダイシングする。この場合、図４（Ａ）の実施例のようにあらかじめ金属コア基板Ｍを分離しておく必要がないため製造方法として簡略できる。また、ダイシング後の素子搭載用基板１の側面には金属コア２が露出しており、放熱性に優れる。
　図６は本発明の他の実施例を示すものである。図６（Ａ）は透視図、図６（Ｂ）は図６（Ａ）のＡ－Ａ断面図、図６（Ｃ）はダイシングする際の金属コア基板の状態を示す図、図６（Ｄ）は、素子搭載用基板内に素子ＥＬが埋め込まれた様子を示した断面図である。
　図６（Ａ）に示すように、一枚の素子搭載用基板１の中に大小４枚の金属コア基板ＭＡ～ＭＤが埋め込まれている。個片化された金属コア基板の間は、絶縁樹脂層４で埋め込まれている、本発明のポイントであるセラミック膜は、表面、裏面および側面を全て被覆しており、一枚一枚の金属コア基板Ｍの剛性を高めている。しかし隣接する金属コア基板Ｍの間は絶縁樹脂層４からなるため、どうしてもその部分で折れ曲がりやすい。そのため本発明では、お互い隣接する金属コア基板Ｍの間の絶縁樹脂膜４は、素子搭載用基板の一側辺から対向する側辺に到るまで延在されず、途中に金属コア基板Ｍが配置され、そこで遮断されるように構成されている。例えば金属コア基板ＭＡと金属コア基板ＭＢの間の絶縁樹脂膜４は、図６（Ａ）内の矢印Ａで示されるように金属コア基板ＭＣで遮断される。同様に、金属コア基板ＭＡと金属コア基板ＭＣとの間の絶縁樹脂膜４は、矢印Ｂで示されるように金属コア基板ＭＢで遮断される。金属コア基板ＭＣと金属コア基板ＭＤとの間の絶縁樹脂膜４、および、金属コア基板ＭＢと金属コア基板ＭＤとの間の絶縁樹脂膜４についても、それぞれ矢印Ｃおよび矢印Ｄで示されるように別の金属コア基板Ｍで遮断されている。図６（Ａ）に示されるような素子搭載用基板の弱い部分は、金属コア基板Ｍの存在しない矢印の延在方向であるが、素子搭載基板の一側辺から対向する側辺までの途中に金属コア基板Ｍが入っているので、素子搭載用基板の一側辺から対向側辺まで一気に基板が割れたり、曲がったりすることが抑制される。
　図６（Ａ）に示される素子搭載用基板には、金属コア基板ＭＣの一部が削除され、ベアチップまたはＳＩＰから成る素子ＥＬが、図６（Ｄ）に示されるように、その中に埋め込まれている。また３つの金属コア基板ＭＡ、ＭＣ、ＭＤは、点丸で示す部分（絶縁樹脂を開口したコンタクトホール）で金属コア２が露出され、図６（Ｂ）に示すように、この孔を介して、基板上の配線と金属コア２とがコンタクトしている。
　図６（Ｃ）の太い矢印は、ダイシングラインを示し、金属コア基板が、素子搭載用基板の側辺から内側に後退して配置されている事を示している。こうすることで、金属コア基板Ｍは、素子搭載用基板１の側面に露出せず、しかも側面も含めて自己生成膜であるセラミック膜が形成されているため、耐電圧特性が向上する。
　上述の図２において説明した構造が、金属コア基板を分離し、その分離部に貫通孔を形成してそこにビアを形成することにより、金属コア基板を貫通する孔を形成する必要が無いため、貫通孔の形成が容易であったのに対して、上述のように、本実施例によれば、金属コア基板をビアの中継として利用するため、電気的に分離が必要な箇所で金属コア基板を分離することが出来ることから、金属コア基板を貫通する孔を形成する必要がなく、またビアの深さが浅くなることから微細なビアが形成しやすくなる。
　次に、図１（Ｂ）に示した素子搭載用基板の製造方法を図９から図１３を用いて説明する。
　図９（Ａ）は素子搭載用基板の製造方法における金属コア基板Ｍの平面図であり、図９（Ｂ）は図９（Ａ）のＡ－Ａ断面図、図９（Ｃ）は図９（Ａ）のＢ－Ｂ断面図である。
　まず一つの素子搭載用基板１に設けられる板状の金属コア基板Ｍが、平面的に縦横に並べられ、夫々が縦と横に延在する連結片３０Ａ、３０Ｂで一体と成っている。図９（Ａ）に示した金属コア基板Ｍは次のように形成される。まず、金属シートまたは金属箔をプレスまたはエッチングすることにより金属コア２を形成する。次に、金属コア２の表面、裏面および側面に、図９（Ｂ）および図９（Ｃ）に示すように自己生成的にセラミック膜を形成する。以上によって、図９（Ａ）に示す金属コア基板Ｍが形成される。このとき、図９（Ｃ）（図９（Ａ）のＢ－Ｂ断面）に示すように貫通孔３が形成され、貫通孔３の内側側壁にもセラミック膜ＣＥが形成されている。尚、後の回転ブレードによるダイシングまたはレーザのダイシング、プレスカット等で夫々の素子搭載用基板１に分離することを考えると、分離ラインに相当する連結片の部分には、自己生成膜が形成されない方が望ましい。
　続いてセラミック膜の表面に絶縁樹脂膜を形成する。図１０（Ａ）は図９（Ｂ）に示した断面に絶縁樹脂膜４を形成した様子を示したものであり、図１０（Ｂ）は図９（Ｃ）に示した断面に絶縁樹脂膜４を形成した様子を示したものである。
　図１０（Ａ）および図１０（Ｂ）でも示されているように、金属コア基板の表面と裏面は、フラットな状態となってセラミック膜および絶縁樹脂膜によってカバーされ、金属コア基板の側面および貫通孔３の側壁も同様にセラミック膜および絶縁樹脂膜によって被覆されている。
　続いて、図１１に示すように、スルーホールを形成する。図１１（Ａ）は平面図、図１１（Ｂ）は図１１（Ａ）のＡ－Ａ断面図、図１１（Ｃ）は図１１（Ａ）のＢ－Ｂ断面図である。このスルーホールは、貫通孔３の側壁に形成されたセラミック膜および絶縁樹脂膜４を残して、貫通孔３よりも径の小さな第２の貫通孔３Ａを形成することにより形成される。第2の貫通孔３Ａを形成するエリアは絶縁樹脂膜だけで構成されているので、レーザ、ドリルまたはパンチングで簡単に形成できる。貫通孔３の側壁および金属コア基板の側壁は、金属コア基板の外側を、セラミック膜および絶縁樹脂膜とで２重で被覆されることになる。
　更に、図１２に示すように、第２の貫通孔３Ａには、メッキ、導電ペーストまたははんだ等により導電性材料が埋め込まれる。こうすることでこの後形成する素子搭載用基板の表面の導電パターン５Ａと裏面の導電パターン５Ｂが電気的に接続されることになる。導電パターン５Ａと導電パターン５Ｂとの電気的接続は、第２の貫通孔３Ａの側壁に導電膜が形成されることによりなされても良いし、Ａｇ等の導電ペーストやめっき等が第２の貫通孔３Ａ内に充填されても良い。
　そして最後に、図示していないが、連結片に相当する部分で分離される。プレス、レーザダイス、または回転したブレードによるダイシングで行われる。完成した素子搭載用基板は図１３に示されるとおりで、これは図９（Ａ）および図１１（Ａ）に点線で示された部分に相当する。完成した素子搭載用基板の端面は絶縁樹脂層４が露出しているが、その一部に連結片３０Ａおよび３０Ｂの側壁が顔を出す。素子搭載用基板の個片化時には、金属材料としては幅の狭い連結片部だけであるため、ブレード等の負荷も少なく、簡単に分離できる。
　素子搭載用基板の上には半導体素子が実装され、半導体モジュールとなる。更には、半導体モジュールの半導体素子が絶縁樹脂で封止されて半導体装置となる。
　ここで、本願において採用するセラミック膜の膜構造の評価を行った結果を示す。
　まず、セラミック膜の一例であるアルミナ膜の膜厚方向を垂線とする平面におけるセラミック膜の膜構造を観察する方法を説明する。
　図１４は、セラミック膜の一例であるアルミナ膜の膜厚方向を垂線とする平面におけるアルミナ膜の膜構造を観察する方法を説明する斜視図であり、図１５は、膜構造を観察したＳＥＭ写真である。
　図１４（Ａ）に示すように、アルミニウム（Ａｌ）膜上にアルミナ（Ａｌ２Ｏ３）膜を形成したサンプルを用意する。そのサンプルのうち、アルミナ膜をＦＩＢ（Focused Ion Beam：集束イオンビーム）を用いて切り出し、アルミナ膜中の膜厚方向を垂線とする平面を表面に露出させる。そして、図１４（Ｂ）に示すように、その表面を矢印方向からＳＥＭ写真を撮影する。
　図１５が、そのＳＥＭ写真である。図１５（Ａ）及び（Ｂ）は、液中プラズマ法を用いて形成したアルミナ膜のＳＥＭ写真であり、図１５（Ｃ）はその比較のために撮影した陽極酸化法によって形成したアルミナ膜のＳＥＭ写真である。なお、図１５（Ｂ）は図１５（Ａ）の写真の倍率（１万倍）を大きくして撮影したものであり、図１５（Ｂ）と図１５（Ｃ）は同じ倍率（１０万倍）で撮影したものである。
　図１５（Ｃ）に示すように、陽極酸化法を用いて形成したアルミナ膜には多数の孔が全面に形成されている多孔層が存在しているのに対して、液中プラズマ法を用いて形成したアルミナ膜には、全面に微細孔が形成されている多孔層が存在していないことがわかる。このことから、液中プラズマ法を用いて形成したアルミナ膜の方が緻密な膜であり剛性が高く、かつ、微小なアルミナ片が出にくいことがわかる。
　よって、液中プラズマ法によって形成したアルミナ膜は剛性が高いことから、膜厚を小さくすることができ、よって素子搭載用基板の全体的な厚みを薄くすることができる。
　本発明は、金属製の基板の表裏面にセラミック膜を形成した材料をコア材料とした素子搭載用基板であるため、今後軽薄短小のセットに実装されて、高剛性と放熱性の両立を実現できる。
１：素子搭載用基板
２：金属コア
３：貫通孔
４：絶縁樹脂
５：導電パターン
Ｍ：金属コア基板
ＭＧ：マージン
ＤＣ：ダイシングライン

Claims (12)

  1. 金属を主材料とする金属コアと、
    　前記金属コアの一方の主表面に形成された第１のセラミック膜と、
    　前記金属コアの他の主表面に形成された第２のセラミック膜と、
    　前記第１のセラミック膜の表面に形成された第１の絶縁樹脂膜と、
    　前記第２のセラミック膜の表面に形成された第２の絶縁樹脂膜と、
    　前記第１の絶縁樹脂膜の表面に設けられた第１の導電パターンと、
    　前記第２の絶縁樹脂膜の表面に設けられた第２の導電パターンと、を備えた素子搭載用基板であって、
    　前記第１のセラミック膜および前記第２のセラミック膜は、前記金属コアよりも熱膨張係数が小さいことを特徴とする素子搭載用基板。
  2. 前記第１のセラミック膜の厚みが、前記金属コアの厚みよりも厚いことを特徴とする請求項１に記載の素子搭載用基板。
  3. 前記第２のセラミック膜の厚みが、前記金属コアの厚みよりも厚いことを特徴とする請求項１または２に記載の素子搭載用基板。
  4. 前記金属コアはＡｌを主原料とする金属から成り、前記第１のセラミック膜および前記第２のセラミック膜はＡｌの酸化膜を主成分とすることを特徴とする請求項１～３のうちいずれか１項に記載の素子搭載用基板。
  5. 前記金属コアには貫通孔が設けられ、前記貫通孔の内壁が前記第１のセラミック膜または前記第２のセラミック膜と同一組成のセラミック膜で被覆されていることを特徴とする請求項１～４のうちいずれか１項に記載の素子搭載用基板。
  6. 表面、裏面および前記表面と前記裏面の周囲に位置する側面を有する金属シートから成る金属コアと、
    　前記金属コアの一部に設けられた第１の貫通孔と、
    　前記金属コアの表面および裏面を被覆するとともに前記第１の貫通孔を充填する絶縁樹脂と、
    　前記金属コアの表面を被覆する絶縁樹脂表面に設けられた第１の導電パターンと、
    　前記金属コアの裏面を被覆する絶縁樹脂表面に設けられた第２の導電パターンと、
    　前記第１の貫通孔の内側に設けられ、前記第１の貫通孔を埋めた前記絶縁樹脂の一部に設けられた第２の貫通孔と、
    　前記第２の貫通孔に設けられ前記第１の導電パターンと前記第２の導電パターンとを電気的に接続する埋め込み部とを有する素子搭載用基板であって、
    　前記金属コアの前記表面、前記裏面および前記第１の貫通孔の内壁には、前記金属コアの主成分を一成分とし、前記素子搭載用基板全体の剛性を向上させる生成膜を有することを特徴とした素子搭載用基板。
  7. 表面、裏面および前記表面と前記裏面の周囲に位置する側面を有する金属シートが同一平面に複数枚配置されてなる金属コアと、
    　前記金属コアの表面および裏面を被覆する絶縁樹脂と、
    　前記金属コアの表側を被覆する絶縁樹脂の一部に設けられ、前記金属コアを形成する少なくとも一つの前記金属シートの表面が露出する第１のコンタクト孔と、
    　前記第１のコンタクト孔を介して前記金属シートと電気的に接続する、前記金属コアの表側を被覆する絶縁樹脂の表面側に設けられた第１の導電パターンと、
    　前記金属コアの裏面を被覆する絶縁樹脂の一部に設けられ、前記金属コアを形成する少なくとも一つの前記金属シートの裏面が露出する第２のコンタクト孔と、
    　前記第２のコンタクト孔を介して前記金属シートと電気的に接続され、前記金属コアの裏面を被覆する絶縁樹脂の裏面側に設けられた第２の導電パターンとを有する素子搭載用基板であって、
    　前記金属シートの表面および裏面には、前記金属シートの主成分を一成分とし、前記素子搭載用基板の剛性を向上させる生成膜を有する事を特徴とした素子搭載用基板。
  8. 前記生成膜の厚みが、前記金属シートの厚みよりも厚いことを特徴とする請求項７に記載の素子搭載用基板。
  9. 前記金属シートはＡｌを主原料とする金属からなり、前記生成膜は、Ａｌの酸化膜を主成分とすることを特徴とする請求項７または８に記載の素子搭載用基板。
  10. 前記金属コアには、貫通孔が設けられ、前記貫通孔には、ディスクリート素子またはＩＣ素子が埋め込まれていることを特徴とする請求項９に記載の素子搭載用基板。
  11. 前記貫通孔には、複数の半導体素子が封止されたＳＩＰ（ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）が埋め込まれることを特徴とする請求項９に記載の素子搭載用基板。
  12. 請求項１～１１のうちいずれか１項に記載の素子搭載用基板と、
    前記第１の導電パターンに電気的に接続されて実装された半導体素子とを備えることを特徴とする半導体モジュール。
PCT/JP2010/061172 2009-06-30 2010-06-30 素子搭載用基板および半導体モジュール Ceased WO2011002031A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US13/381,299 US9024446B2 (en) 2009-06-30 2010-06-30 Element mounting substrate and semiconductor module
JP2010550967A JPWO2011002031A1 (ja) 2009-06-30 2010-06-30 素子搭載用基板および半導体モジュール

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009-155751 2009-06-30
JP2009155751 2009-06-30

Publications (1)

Publication Number Publication Date
WO2011002031A1 true WO2011002031A1 (ja) 2011-01-06

Family

ID=43411101

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2010/061172 Ceased WO2011002031A1 (ja) 2009-06-30 2010-06-30 素子搭載用基板および半導体モジュール

Country Status (3)

Country Link
US (1) US9024446B2 (ja)
JP (1) JPWO2011002031A1 (ja)
WO (1) WO2011002031A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013124241A1 (de) * 2012-02-20 2013-08-29 Osram Gmbh Mehrschichtige leiterplatte

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8780576B2 (en) 2011-09-14 2014-07-15 Invensas Corporation Low CTE interposer
US9452570B2 (en) 2012-11-07 2016-09-27 Dell Products L.P. Information handling system ceramic chassis
US9400524B2 (en) * 2012-11-07 2016-07-26 Dell Products L.P. Metal ceramic chassis for portable devices
WO2016208674A1 (ja) * 2015-06-25 2016-12-29 京セラ株式会社 配線基板、電子装置および電子モジュール
US11024572B2 (en) * 2015-11-28 2021-06-01 Kyocera Corporation Wiring board, electronic device, and electronic module
KR102041661B1 (ko) * 2016-12-06 2019-11-07 삼성전기주식회사 팬-아웃 반도체 패키지
CN106653819B (zh) * 2017-02-17 2020-02-14 京东方科技集团股份有限公司 阵列基板和显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5519853A (en) * 1978-07-29 1980-02-12 Akai Electric Method of manufacturing circuit board
JPH06318782A (ja) * 1993-04-30 1994-11-15 Cmk Corp 金属ベース多層プリント配線板とその製造方法
JP2007180083A (ja) * 2005-12-27 2007-07-12 Fujitsu Ltd 半導体チップ搭載用基板およびその製造方法
JP2009081423A (ja) * 2007-09-05 2009-04-16 Taiyo Yuden Co Ltd 電子部品内蔵型多層基板およびその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6372180A (ja) 1986-09-12 1988-04-01 ティーディーケイ株式会社 電子部品及びその製造方法
JPH0823145A (ja) * 1994-07-06 1996-01-23 Mitsubishi Materials Corp ハイブリッドｉｃ用基板
JP3688397B2 (ja) * 1996-06-19 2005-08-24 日本アビオニクス株式会社 メタルコアプリント配線板およびその製造方法
US5847327A (en) * 1996-11-08 1998-12-08 W.L. Gore & Associates, Inc. Dimensionally stable core for use in high density chip packages
JP3953900B2 (ja) 2002-06-27 2007-08-08 日本特殊陶業株式会社 積層樹脂配線基板及びその製造方法
KR100726240B1 (ko) * 2005-10-04 2007-06-11 삼성전기주식회사 전자소자 내장 인쇄회로기판 및 그 제조방법
JP2008060372A (ja) * 2006-08-31 2008-03-13 Sanyo Electric Co Ltd 回路装置およびその製造方法、配線基板およびその製造方法
WO2008069260A1 (ja) 2006-11-30 2008-06-12 Sanyo Electric Co., Ltd. 回路素子実装用の基板、これを用いた回路装置およびエアコンディショナ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5519853A (en) * 1978-07-29 1980-02-12 Akai Electric Method of manufacturing circuit board
JPH06318782A (ja) * 1993-04-30 1994-11-15 Cmk Corp 金属ベース多層プリント配線板とその製造方法
JP2007180083A (ja) * 2005-12-27 2007-07-12 Fujitsu Ltd 半導体チップ搭載用基板およびその製造方法
JP2009081423A (ja) * 2007-09-05 2009-04-16 Taiyo Yuden Co Ltd 電子部品内蔵型多層基板およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013124241A1 (de) * 2012-02-20 2013-08-29 Osram Gmbh Mehrschichtige leiterplatte

Also Published As

Publication number Publication date
US20120098137A1 (en) 2012-04-26
US9024446B2 (en) 2015-05-05
JPWO2011002031A1 (ja) 2012-12-13

Similar Documents

Publication Publication Date Title
US10790209B2 (en) Wiring circuit substrate, semiconductor device, method of producing the wiring circuit substrate, and method of producing the semiconductor device
TWI508196B (zh) 具有內建加強層之凹穴基板之製造方法
JPWO2011002031A1 (ja) 素子搭載用基板および半導体モジュール
JP4730426B2 (ja) 実装基板及び半導体モジュール
JP5219276B2 (ja) 電子素子内蔵型印刷回路基板の製造方法
CN104247584B (zh) 印刷电路板及其制造方法
US9107313B2 (en) Method of manufacturing a hybrid heat-radiating substrate
JP2016072433A (ja) 貫通電極基板及びその製造方法
JP2008085089A (ja) 樹脂配線基板および半導体装置
TW200304346A (en) Wiring board and method for producing the same
JP5660462B2 (ja) プリント配線板
JP2009246100A (ja) 電子部品及び電子部品モジュール
JP5442192B2 (ja) 素子搭載用基板、半導体モジュール、および、素子搭載用基板の製造方法
JP2008053430A (ja) 半導体装置およびその製造方法
JP2016219646A (ja) 半導体装置及びその製造方法
JP2016029681A (ja) 多層配線板及びその製造方法
KR101162506B1 (ko) 반도체 패키지 제조용 인쇄회로기판 및 그 제조 방법
JP2006261382A (ja) 多層配線板及びその製造方法
JP2006100546A (ja) 多数個取り配線基板、電子部品収納用パッケージおよび電子装置
JP2023160444A (ja) 配線基板及び配線基板の製造方法
JP2008084998A (ja) 板状体およびそれを用いた回路装置の製造方法
JP6506132B2 (ja) 多数個取り配線基板および配線基板
KR100941656B1 (ko) 반도체 장치 및 그 제조 방법
JP2005223153A (ja) 積層基板、及びその製造方法
JP2016213422A (ja) プリント配線板及びその製造方法

Legal Events

Date Code Title Description
ENP Entry into the national phase

Ref document number: 2010550967

Country of ref document: JP

Kind code of ref document: A

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 10794199

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 13381299

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 10794199

Country of ref document: EP

Kind code of ref document: A1