WO2010146865A1 - 発光デバイスおよび発光デバイスの製造方法 - Google Patents

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WO2010146865A1
WO2010146865A1 PCT/JP2010/004050 JP2010004050W WO2010146865A1 WO 2010146865 A1 WO2010146865 A1 WO 2010146865A1 JP 2010004050 W JP2010004050 W JP 2010004050W WO 2010146865 A1 WO2010146865 A1 WO 2010146865A1
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light emitting
emitting device
group
semiconductor
base substrate
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PCT/JP2010/004050
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雅彦 秦
洋幸 佐沢
貞則 山中
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住友化学株式会社
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    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H—ELECTRICITY
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    • B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
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    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays

Definitions

  • the present invention relates to a light emitting device and a method for manufacturing the light emitting device.
  • Patent Document 1 Japanese Patent Laid-Open No. 5-16423
  • LED arrays are used in printer heads, for example.
  • an LED drive circuit for driving an LED array is provided by an IC chip provided on a semiconductor substrate different from the LED. While miniaturization of high-quality and high-resolution printers is required, miniaturization of LED array chips and LED drive circuits is expected.
  • the LED array chip and the LED drive circuit can be reduced in size by forming the LED array and the LED drive circuit on the same GaAs substrate.
  • the thermal conductivity of GaAs is not so high that the heat generated in the LED driving circuit can be sufficiently discharged. Therefore, when forming the LED drive circuit on the GaAs substrate, it is difficult to suppress the temperature rise of the LED drive circuit or the like. When the temperature of the LED drive circuit rises, the printer head thermally expands, so that the image quality of the image printed by the printer head deteriorates.
  • a base substrate containing silicon, a plurality of seed bodies formed in contact with the base substrate, and lattice matching or pseudo-lattice to each corresponding seed body A plurality of matching Group 3-5 compound semiconductors, and at least one of the plurality of Group 3-5 compound semiconductors is formed with a light emitting element that emits light in response to a supplied current.
  • the group 3-5 compound semiconductors at least one group 3-5 compound semiconductor other than the group 3-5 compound semiconductor on which the light emitting element is formed has a current limiting element that limits a current supplied to the light emitting element.
  • a formed light emitting device is provided.
  • the light-emitting device further includes an inhibitor that is formed above the base substrate, has a plurality of openings that expose at least a portion of the base substrate, and inhibits crystal growth, and the plurality of seed bodies includes a plurality of seed bodies. It may be formed inside the opening.
  • the composition of the plurality of seed bodies is C x1 Si y1 Ge z1 Sn 1-x1-y1-z1 (0 ⁇ x1 ⁇ 1, 0 ⁇ y1 ⁇ 1, 0 ⁇ z1 ⁇ 1, and 0 ⁇ x1 + y1 + z1 ⁇ 1) .
  • the light emitting device is in contact with the interface between the base substrate and the seed body and has a composition of C x2 Si y2 Ge z2 Sn 1-x2-y2-z2 (0 ⁇ x2 ⁇ 1, 0 ⁇ y2 ⁇ 1) in the base substrate. , 0 ⁇ z2 ⁇ 1 and 0 ⁇ x2 + y2 + z2 ⁇ 1) may be further included.
  • X1 in the seed body and x2 in the region are in a relationship of x1> x2, and y1 in the seed body and y2 in the region are in a relationship of y1 ⁇ y2, and z1 in the seed body and z2 in the region are Is a relationship of z1> z2, and (1-x1-y1-z1) in the seed body and (1-x2-y2-z2) in the region are (1-x1-y1-z1)> (1 -X2-y2-z2).
  • the base substrate has a well region in contact with the plurality of seed bodies, and the light emitting element is electrically coupled to the current limiting element through the plurality of seed bodies and the well region.
  • the current limiting element may be a resistance element that limits a current supplied to the light emitting element.
  • the resistance element includes a carrier trap that traps carriers.
  • the current limiting element may be a thyristor that switches a current supplied to the light emitting element.
  • the thyristor includes a stacked body in which a P-type semiconductor, an N-type semiconductor, a P-type semiconductor, and an N-type semiconductor are stacked in this order. Silicon has the same conductivity type as that of a plurality of Group 3-5 compound semiconductors in contact with a plurality of seed bodies.
  • the light-emitting device further includes a silicon element formed in a region containing silicon on the base substrate, and the silicon element supplies a current to the light-emitting element. A plurality of openings may be arranged at equal intervals in the inhibitor.
  • a step of forming a plurality of seed bodies in contact with a base substrate whose surface is silicon, and a plurality of group 3-5 compounds that are lattice-matched or pseudo-lattice-matched to the corresponding seed bodies, respectively A step of crystal-growing a semiconductor, a step of forming a light emitting element that emits light in response to a supplied current in at least one of the plurality of Group 3-5 compound semiconductors, A step of forming a current limiting element for controlling a current supplied to the light emitting element on at least one group 3-5 compound semiconductor other than the group 3-5 compound semiconductor on which the light emitting element is formed.
  • a manufacturing method is provided.
  • the method for manufacturing the light emitting device may further include a step of heating the plurality of seed bodies between the step of forming the plurality of seed bodies and the step of crystal growth of the plurality of Group 3-5 compound semiconductors.
  • the method for manufacturing the light emitting device includes a plurality of openings exposing at least a part of a region of the base substrate above the base substrate before the step of forming the plurality of seed bodies, and inhibiting the crystal growth.
  • the method may further include forming a body, and in the step of forming the plurality of seed bodies, the plurality of seed bodies may be formed inside the plurality of openings.
  • An example of the cross section of the light-emitting device 100 is shown.
  • An example of a cross section of the manufacturing process of the light emitting device 100 is shown.
  • An example of a cross section of the manufacturing process of the light emitting device 100 is shown.
  • An example of a cross section of the manufacturing process of the light emitting device 100 is shown.
  • An example of the cross section of the light-emitting device 200 is shown.
  • a cross-sectional example of a manufacturing process of the light-emitting device 200 is shown.
  • a cross-sectional example of a manufacturing process of the light-emitting device 200 is shown.
  • An example of a cross section of the light emitting device 300 is shown.
  • An example of a cross section of the light emitting device 300 is shown.
  • An example of a cross section of a manufacturing process of the light emitting device 300 is shown.
  • An example of a cross section of a manufacturing process of the light emitting device 300 is shown.
  • An example of a cross section of a manufacturing process of the light emitting device 300 is shown.
  • An example of a cross section of the light emitting device 400 is shown.
  • An example of a cross section of the light emitting device 500 is shown.
  • An example of a cross section of the light emitting device 600 is shown.
  • An example of a cross section of a manufacturing process of the light emitting device 600 is shown.
  • An example of a cross section of a manufacturing process of the light emitting device 600 is shown.
  • An example of a cross section of a manufacturing process of the light emitting device 600 is shown.
  • An example of a cross section of a manufacturing process of the light emitting device 600 is shown.
  • An example of a cross section of a manufacturing process of the light emitting device 600 is shown.
  • An example of a cross section of a manufacturing process of the light emitting device 600 is shown.
  • An example of a cross section of a manufacturing process of the light emitting device 600 is shown.
  • An example of a cross section of a manufacturing process of the light emitting device 600 is shown.
  • 2 shows an example of a cross section of a light-emitting device 700.
  • FIG. 1 shows a cross section of a light emitting device 100 according to an embodiment.
  • the light emitting device 100 includes a base substrate 102, an inhibitor 106, a seed body 112, a light emitting diode 120, an electrode 132, and an electrode 134.
  • the surface of the base substrate 102 is silicon.
  • the surface is silicon means that at least the surface of the substrate has a region composed of silicon element.
  • the base substrate 102 may be composed of a silicon element as a whole, such as a Si wafer, or may have a structure having a silicon layer on an insulating layer, such as a SOI (silicon-on-insulator) wafer.
  • the base substrate 102 may be a substrate in which a silicon layer is formed over a substrate made of an element different from silicon, such as a sapphire substrate or a glass substrate.
  • the silicon of the base substrate 102 may contain impurities.
  • an extremely thin silicon oxide layer such as a natural oxide layer or a silicon nitride layer may be formed on the silicon layer on the surface of the base substrate 102.
  • the base substrate 102 is a single substrate.
  • the base substrate 102 may include a high resistance silicon portion.
  • the base substrate 102 shown in FIG. 1 is a high resistance Si substrate.
  • a plurality of seed bodies 112 are formed on the base substrate 102.
  • a light emitting diode 120 may be formed on each seed body 112.
  • “high resistance” refers to resistance in a resistance range of 100 ⁇ ⁇ cm or more.
  • the inhibitor 106 inhibits crystal growth.
  • a semiconductor crystal is grown by an epitaxial growth method
  • the epitaxial growth of the semiconductor crystal is inhibited on the surface of the inhibitor 106.
  • the semiconductor crystal is selectively epitaxially grown in the opening 108.
  • the inhibitor 106 is formed on the base substrate 102.
  • the inhibitor 106 is formed with a plurality of openings 108 that expose at least a partial region of the base substrate 102.
  • the plurality of openings 108 are regularly arranged, for example.
  • the seed body 112 may be formed inside at least one of the plurality of openings 108.
  • the inhibitor 106 is, for example, a silicon oxide layer, a silicon nitride layer, a silicon oxynitride layer, or a layer in which these are stacked.
  • the thickness of the inhibitor 106 is 0.05 ⁇ m or more and 5 ⁇ m or less.
  • the inhibitor 106 is formed by, for example, a thermal oxidation method, a CVD method, or the like.
  • the seed body 112 is formed on the base substrate 102. Specifically, each of the plurality of seed bodies 112 is formed in contact with the base substrate 102 inside each of the openings 108 of the inhibitor 106. The plurality of seed bodies 112 are lattice-matched or pseudo-lattice-matched with the base substrate 102.
  • “pseudo-lattice matching” is not perfect lattice matching, but is in contact with each other within a range where the difference in lattice constant between two semiconductors in contact with each other is small and defects due to lattice mismatch are not significant.
  • the stacked state of Ge and GaAs or Ge and InGaP within the lattice relaxation limit thickness is called pseudo-lattice matching.
  • the composition of the seed body 112 is C x1 Si y1 Ge z1 Sn 1-x1-y1-z1 (0 ⁇ x1 ⁇ 1, 0 ⁇ y1 ⁇ 1, 0 ⁇ z1 ⁇ 1, and 0 ⁇ x1 + y1 + z1 ⁇ 1).
  • the seed body 112 is a Ge crystal, a SiGe crystal, or a GeSn crystal.
  • the seed body 112 may be a stacked body including a plurality of semiconductor layers having different compositions, doping concentrations, and semiconductor layer thicknesses.
  • the composition in the base substrate 102 is C x2 Si y2 Ge z2 Sn 1-x2-y2-z2 (0 ⁇ x2 ⁇ 1, 0 ⁇ y2 ⁇ 1 , 0 ⁇ z2 ⁇ 1 and 0 ⁇ x2 + y2 + z2 ⁇ 1) may be further included.
  • X1 in the seed body 112 and x2 in the region are in a relationship of x1> x2, and y1 in the seed body 112 and y2 in the region are in a relationship of y1 ⁇ y2, and z1 in the seed body 112 and the region are in the relationship Z2 in the relation is z1> z2, and (1-x1-y1-z1) in the seed body 112 and (1-x2-y2-z2) in the region are (1-x1-y1- z1)> (1-x2-y2-z2).
  • the seed body 112 is a semiconductor that provides a seed surface suitable for crystal growth of the light emitting diode 120 formed thereon.
  • the seed body 112 may be a semiconductor that prevents impurities existing on the surface of the base substrate 102 from adversely affecting the crystallinity of the light emitting diode 120.
  • the seed body 112 is formed by, for example, an epitaxial growth method.
  • Epitaxial growth methods include chemical vapor deposition (sometimes referred to as CVD), metal organic chemical vapor deposition (sometimes referred to as MOCVD), molecular beam epitaxy (sometimes referred to as MBE), and An atomic layer growth method (sometimes referred to as an ALD method) is included.
  • the island-shaped seed body 112 may be formed by forming a film of the seed body 112 on the base substrate 102 and patterning the seed body 112 by a photolithography method such as etching. In this case, the plurality of island-shaped seed bodies 112 are formed apart from each other.
  • the seed body 112 is preferably heated.
  • lattice defects such as dislocation may occur due to a difference in lattice constant between the base substrate 102 and the seed body 112, or the like.
  • the lattice defect moves inside the seed body 112 by, for example, heating the seed body 112.
  • the lattice defect moves inside the seed body 112 and is captured by an interface of the seed body 112 or a gettering sink or the like inside the seed body 112. By heating the seed body 112, defects in the seed body 112 are reduced, and the crystallinity of the seed body 112 is improved.
  • the seed body 112 is amorphous or polycrystalline C x1 Si y1 Ge z1 Sn 1-x1-y1-z1 (0 ⁇ x1 ⁇ 1, 0 ⁇ y1 ⁇ 1, 0 ⁇ z1 ⁇ 1, and 0 ⁇ x1 + y1 + z1 ⁇ It may be formed by heating 1).
  • the light emitting diode 120 is formed in contact with the seed body 112.
  • the plurality of light emitting diodes 120 are formed in contact with each of the plurality of seed bodies 112.
  • the plurality of light emitting diodes 120 are regularly arranged.
  • the light emitting device 100 may include another semiconductor layer between the light emitting diode 120 and the seed body 112.
  • the light emitting diode 120 is lattice-matched or pseudo-lattice-matched with the seed body 112.
  • the light emitting diode 120 is, for example, an electronic element having two terminals having a rectifying action, a semiconductor PN junction element, or a semiconductor element having two terminals of a cathode and an anode.
  • the light emitting diode 120 includes an N-type semiconductor 122 and a P-type semiconductor 124.
  • the light emitting diode 120 emits light according to the supplied current. Specifically, the light emitting diode 120 emits light when a current flows from the P-type semiconductor 124 to the N-type semiconductor 122 by applying a forward bias voltage higher than that of the N-type semiconductor 122 to the P-type semiconductor 124, for example.
  • the N-type semiconductor 122 and the P-type semiconductor 124 are, for example, group 3-5 compound semiconductors.
  • the group 3-5 compound semiconductor is, for example, GaP, GaAs, GaAsP, AlGaAs, InGaP, InGaAsP, AlInGaP, GaN, InGaN, AlGaN, AlInGaN, or InP.
  • the light emitting diode 120 may include a PN junction formed between the group 3-5 compound semiconductor and another compound semiconductor.
  • the N-type semiconductor 122 and the P-type semiconductor 124 may each be a stacked body composed of a plurality of semiconductor layers having different compositions, doping concentrations, and thicknesses.
  • a PN junction is formed at the interface between the N-type semiconductor 122 and the P-type semiconductor 124. In the PN junction, when a forward bias is applied to the light emitting diode 120, electrons from the N-type semiconductor and holes from the P-type semiconductor move to the depletion layer near the PN junction, and the electrons and holes recombine. It is a light emission part which emits light by doing.
  • the light emitting diode 120 is formed by, for example, an epitaxial growth method. Epitaxial growth methods include CVD, MOCVD, MBE, and ALD methods.
  • the electrode 132 is formed in contact with the P-type semiconductor 124.
  • the electrode 132 functions as an anode electrode of the light emitting diode 120.
  • the electrode 134 is formed in contact with the N-type semiconductor 122.
  • the electrode 134 functions as a cathode electrode of the light emitting diode.
  • Electrode 132 and electrode 134 connect light emitting diode 120 to an external circuit.
  • the electrode 132 and the electrode 134 are formed of a conductive material.
  • the electrode 132 and the electrode 134 are made of metal, for example.
  • the material of the electrode 132 when the P-type semiconductor 124 is a GaAs-based semiconductor is, for example, AuZn / Au in order from the P-type semiconductor 124 side.
  • the material of the electrode 132 when the P-type semiconductor 124 is a GaN-based semiconductor is, for example, Ni / Au in order from the P-type semiconductor 124 side.
  • the material of the electrode 134 when the N-type semiconductor 122 is a GaAs-based semiconductor is, for example, AuGe / Ni / Au in order from the N-type semiconductor 122 side.
  • the material of the electrode 134 when the N-type semiconductor 122 is a GaN-based semiconductor is, for example, Ti / Au in order from the N-type semiconductor 122 side.
  • the electrode 132 and the electrode 134 are formed by a sputtering method, a vacuum evaporation method, or the like.
  • the light emitting diode 120 is formed by sequentially stacking an N-type semiconductor 122 and a P-type semiconductor 124 from the base substrate 102 side.
  • the light emitting diode 120 may be formed by sequentially stacking a P-type semiconductor and an N-type semiconductor from the base substrate 102 side.
  • the method for manufacturing the light emitting device 100 includes a step of forming an inhibitor, a step of forming a seed body, and a step of forming the light emitting diode 120.
  • a step of heating the seed body may be further included between the step of forming the seed body and the step of forming the light emitting diode 120.
  • an inhibitor 106 that inhibits crystal growth is formed on the base substrate 102, and an opening 108 that exposes at least a partial region of the base substrate 102 is formed in the inhibitor 106.
  • a silicon oxide film to be an inhibitor 106 is formed on the entire surface of the base substrate 102 by a thermal oxidation method, and the silicon oxide film is formed on the base substrate 102 by a photolithography method such as etching.
  • a plurality of openings 108 may be formed.
  • the seed body 112 is formed inside the opening 108 in contact with the base substrate 102 at the bottom of the opening 108.
  • a seed body 112 is formed in the opening 108 in contact with the base substrate 102 by a selective epitaxial method.
  • the epitaxial growth method includes a CVD method, an MOCVD method, an MBE method, and an ALD method.
  • the seed body 112 is formed by epitaxially growing a Ge crystal, a SiGe crystal, or a GeSn crystal by a CVD method.
  • the inhibitor 106 having the plurality of openings 108 is formed, the seed body 112 is formed in each of the plurality of openings 108.
  • the seed body 112 may be heated in a plurality of stages.
  • the heating includes a step of performing high temperature heating at a temperature that does not reach the melting point of the seed body 112 and a step of performing low temperature heating at a temperature lower than the temperature of the high temperature heating. Such two-stage heating may be repeated a plurality of times.
  • the temperature and time of the high temperature heating are, for example, not less than 850 ° C. and not more than 900 ° C. for not less than 2 minutes and not more than 10 minutes.
  • the temperature and time of low temperature heating are 650 degreeC or more and 780 degrees C or less, for example, for 2 minutes or more and 10 minutes or less. Such two-stage heating is repeated, for example, 10 times.
  • an N-type semiconductor 122 and a P-type semiconductor 124 that are in lattice matching or pseudo-lattice matching with the seed body 112 are formed in contact with the heated seed body 112.
  • the N-type semiconductor 122 and the P-type semiconductor 124 are sequentially epitaxially grown on the seed body 112.
  • the N-type semiconductor 122 and the P-type semiconductor 124 may be formed on each of the plurality of seed bodies 112.
  • the epitaxial growth method includes a CVD method, an MOCVD method, an MBE method, and an ALD method.
  • the light emitting diode 120 is formed, for example, by epitaxially growing a Group 3-5 compound semiconductor such as GaAs, AlGaAs, InGaP, or GaN by MOCVD.
  • Epitaxial growth is performed as follows. First, after the inside of the MOCVD furnace is sufficiently replaced with high-purity hydrogen, heating of the base substrate 102 having the seed body 112 is started. The substrate temperature during crystal growth is, for example, 450 ° C. to 800 ° C.
  • an arsenic raw material, a phosphorus raw material, or a nitrogen raw material is introduced into the furnace.
  • a gallium material, an aluminum material, or an indium material is introduced, and the N-type semiconductor 122 and the P-type semiconductor 124 are epitaxially grown sequentially.
  • TMG trimethylgallium
  • TMA trimethylaluminum
  • TMI trimethylindium
  • group 5 element source gas arsine (AsH 3 ), tertiary butyl arsine ((CH 3 ) 3 CAsH 2 ), phosphine (PH 3 ), tertiary butyl phosphine ((CH 3 ) 3 CPH 2 ), ammonia (NH 3 ) etc.
  • High purity hydrogen can be used as a carrier gas for the raw material.
  • N-type impurity elements include Si, S, Se, and Te.
  • P-type impurity elements include C, Ge, Be, Mg, Zn, and Cd.
  • the epitaxial growth conditions are, for example, a reactor internal pressure of 0.1 atm, a growth temperature of 650 ° C., and a growth rate of 0.1 ⁇ m / hr to 3 ⁇ m / hr.
  • the epitaxial growth can be performed as follows. First, GaAs of about 30 nm is epitaxially grown at a reactor pressure of 0.1 atm, a growth temperature of 550 ° C. and a growth rate of 0.1 ⁇ m / hr to 1 ⁇ m / hr, and then the growth is temporarily interrupted.
  • the temperature is raised to 650 ° C., and epitaxial growth is again performed at a reactor pressure of 0.1 atm, a growth temperature of 650 ° C., and a growth rate of 0.1 ⁇ m / hr to 3 ⁇ m / hr.
  • the electrode 132 and the electrode 134 are formed, and the light emitting device 100 is completed.
  • These electrodes can be formed as follows. First, a resist mask pattern having openings at positions where these electrodes are to be formed is formed. Next, a metal to be an electrode is deposited by sputtering, for example.
  • the light emitting diode 120 is formed of a GaAs-based semiconductor, AuZn / Au is formed in order from the base substrate 102 side as the electrode 132, and AuGe / Ni / Au is formed in order from the base substrate 102 side as the electrode 134.
  • the light emitting diode 120 is formed of a GaN-based semiconductor
  • Ni / Au is formed as the electrode 132 in order from the base substrate 102 side
  • Ti / Au is formed as the electrode 134 from the base substrate 102 side.
  • the resist is lifted off, whereby the electrode 132 and the electrode 134 are completed.
  • FIG. 5 shows a cross-sectional view of a light emitting device 200 according to another embodiment.
  • the light emitting device 200 includes a base substrate 102, an inhibitor 106, a seed body 112, a thyristor 220, a gate electrode 232, a cathode electrode 234, and an anode electrode 236.
  • the base substrate 102, the inhibitor 106, and the seed body 112 have already been described with reference to FIG.
  • the thyristor 220 is a switching element that can be switched on and off with a configuration of three or more PN junctions, or an element that has a PNPN structure and performs a switching operation.
  • the stacked body represented by P-type semiconductor / N-type semiconductor / P-type semiconductor / N-type semiconductor is a stacked body in which a P-type semiconductor, an N-type semiconductor, a P-type semiconductor, and an N-type semiconductor are stacked in this order, or an N-type semiconductor. , P-type semiconductor, N-type semiconductor, and P-type semiconductor are stacked in this order. For example, in FIG.
  • the thyristor 220 is formed by sequentially stacking a P-type semiconductor 222, an N-type semiconductor 224, a P-type semiconductor 226, and an N-type semiconductor 228 from the base substrate 102 side.
  • the thyristor 220 may be formed by sequentially stacking an N-type semiconductor, a P-type semiconductor, an N-type semiconductor, and a P-type semiconductor from the base substrate 102 side.
  • the thyristor 220 is a current limiting element that limits a current supplied to the light emitting element by switching between a conductive state and a nonconductive state according to a control signal input to the gate electrode 232.
  • the thyristor 220 is formed in contact with the seed body 112.
  • the lowermost P-type semiconductor 222 of the thyristor 220 may be formed in contact with the seed body 112, and then the N-type semiconductor 224, the P-type semiconductor 226, and the N-type semiconductor 228 may be sequentially formed.
  • the plurality of thyristors 220 may be formed in contact with each of the plurality of seed bodies 112.
  • the plurality of thyristors 220 may be regularly arranged.
  • the thyristor 220 may be formed on the seed body 112 through another semiconductor layer.
  • the thyristor 220 is lattice-matched or pseudo-lattice-matched with the seed body 112.
  • the thyristor 220 may include a group 3-5 compound semiconductor.
  • the group 3-5 compound semiconductor is, for example, GaP, GaAs, GaAsP, AlGaAs, InGaP, InGaAsP, AlInGaP, GaN, InGaN, or InP.
  • the P-type semiconductor 222, the N-type semiconductor 224, the P-type semiconductor 226, and the N-type semiconductor 228 may each be a stacked body composed of a plurality of semiconductor layers having different compositions, doping concentrations, and thicknesses.
  • the thyristor 220 is formed by, for example, an epitaxial growth method. Epitaxial growth methods include CVD, MOCVD, MBE, and ALD methods.
  • the gate electrode 232 is formed in contact with the P-type semiconductor 226 that becomes the gate of the thyristor 220.
  • the gate electrode 232 connects the P-type semiconductor 226 to an external circuit and receives a gate control signal.
  • the gate electrode 232 is formed of a conductive material.
  • the gate electrode 232 is made of, for example, metal.
  • the material of the gate electrode 232 is, for example, AuZn / Au in order from the semiconductor side.
  • the material of the gate electrode 232 is, for example, Ni / Au in order from the semiconductor side when the thyristor 220 includes a GaN-based semiconductor.
  • the gate electrode 232 is formed by a sputtering method, a vacuum evaporation method, or the like.
  • the cathode electrode 234 is formed in contact with the N-type semiconductor 228.
  • the cathode electrode 234 connects the thyristor 220 to an external circuit to which a drive current is to be supplied.
  • the cathode electrode 234 outputs a drive current to an external circuit.
  • the cathode electrode 234 is formed of a conductive material.
  • the cathode electrode 234 is made of, for example, metal.
  • the material of the cathode electrode 234 is, for example, AuGe / Ni / Au in order from the semiconductor side when the thyristor 220 includes a GaAs-based semiconductor.
  • the cathode electrode 234 is, for example, Ti / Au in order from the semiconductor side when the thyristor 220 includes a GaN-based semiconductor.
  • the cathode electrode 234 is formed by sputtering, vacuum deposition, or the like.
  • the anode electrode 236 is formed in contact with the P-type semiconductor 222.
  • the anode electrode 236 connects the thyristor 220 to a power source, for example.
  • the anode electrode 236 receives a drive current that the cathode electrode 234 should supply to the external circuit from the power source.
  • the anode electrode 236 is formed of a conductive material.
  • the anode electrode 236 is made of, for example, metal.
  • the material of the anode electrode 236 is, for example, AuZn / Au in order from the semiconductor side when the thyristor 220 includes a GaAs-based semiconductor.
  • the anode electrode 236 is, for example, Ni / Au in order from the semiconductor side when the thyristor 220 includes a GaN-based semiconductor.
  • the anode electrode 236 is formed by sputtering, vacuum deposition, or the like.
  • the method for manufacturing the light emitting device 200 includes a step of forming an inhibitor, a step of forming a seed body, and a step of forming a thyristor 220.
  • the method may further include heating the seed body between the step of forming the seed body and the step of forming the thyristor 220. Similar to the light emitting device 100, the semiconductor substrate shown in FIG. 3 is obtained through the step of forming the inhibitor, the step of forming the seed body, and the step of heating the seed body.
  • a P-type semiconductor 222, an N-type semiconductor 224, and a P-type semiconductor 226 that are in contact with the heated seed body 112 and lattice-matched or pseudo-lattice-matched with the seed body 112.
  • an N-type semiconductor 228 are formed.
  • a P-type semiconductor 222, an N-type semiconductor 224, a P-type semiconductor 226, and an N-type semiconductor 228 are sequentially formed on the seed body 112 by selective epitaxial growth.
  • a P-type semiconductor 222, an N-type semiconductor 224, a P-type semiconductor 226, and an N-type semiconductor 228 are formed in each of the plurality of seed bodies 112.
  • Epitaxial growth can be performed using the same method, conditions, source gas, and the like as the method for manufacturing the light emitting device 100.
  • a cathode mesa and a gate mesa are formed by a photolithography method such as etching, and a gate electrode 232, a cathode electrode 234, and an anode electrode 236 are formed as shown in FIG. Complete.
  • the gate electrode 232, the cathode electrode 234, and the anode electrode 236 are formed by forming a resist mask pattern having an opening at a position where the gate electrode 232, the cathode electrode 234, and the anode electrode 236 are to be formed, and forming an electrode thereon by sputtering. After the material metal is deposited, the resist is lifted off to complete the process.
  • the light emitting device 200 since the light emitting device 200 includes the thyristor 220 that performs the switching operation, the magnitude of the drive current flowing through the light emitting device 200 can be limited. As a result, the temperature of the light emitting device 200 can be prevented from rising excessively.
  • FIG. 8A shows a cross section of a light emitting device 300 according to another embodiment.
  • the light emitting device 300 includes a base substrate 102, an inhibitor 106, a seed body 112, a light emitting diode 120, an electrode 132, a resistance element 320, and an electrode 332. Since the base substrate 102, the inhibitor 106, the seed body 112, the light emitting diode 120, and the electrode 132 have already been described with reference to FIG.
  • the resistance element 320 is an example of a current limiting element that limits a current supplied to the light emitting diode 120.
  • the resistance element 320 is an element included in a circuit that drives the light emitting diode 120, for example.
  • the resistance element 320 is formed in contact with the seed body 112.
  • a plurality of resistance elements 320 may be formed in contact with each of the plurality of seed bodies 112.
  • the plurality of resistance elements 320 are regularly arranged, for example.
  • the light emitting device 300 may have another semiconductor layer between the resistance element 320 and the seed body 112.
  • the resistance element 320 is, for example, a group 3-5 compound semiconductor.
  • the group 3-5 compound semiconductor is, for example, GaP, GaAs, GaAsP, AlGaAs, InGaP, InGaAsP, AlInGaP, GaN, InGaN, AlGaN, AlInGaN, or InP.
  • the resistance element 320 may be a stacked body including a plurality of semiconductor layers having different compositions, doping concentrations, and thicknesses.
  • the resistance element 320 is formed by, for example, a CVD method, an MOCVD method, an MBE method, or an ALD method.
  • the resistance value of the resistance element 320 can be adjusted by the composition, doping concentration, cross-sectional area, thickness (length), and the like.
  • the resistance value of the resistance element 320 can be adjusted by the internal structure of the resistance element 320.
  • the resistance element 320 can be formed by adding an element that forms a deep trap level to a semiconductor and providing a carrier trap.
  • the resistance value may be adjusted by adjusting the amount of the element added.
  • the electrode 332 is formed in contact with the resistance element 320 and connects the resistance element 320 to an external circuit.
  • the electrode 332 is formed of a conductive material.
  • the electrode 332 is made of, for example, metal.
  • the material of the electrode 332 is, for example, AuGe / Ni / Au in order from the resistance element side.
  • the electrode 332 is formed by a sputtering method, a vacuum evaporation method, or the like.
  • FIG. 8B shows a cross section of a light emitting device 300 according to another embodiment.
  • the light-emitting device 300 in the figure includes the thyristor 220 described in FIG. 5 instead of the resistance element 320 in the light-emitting device 300 illustrated in FIG. 8A.
  • the thyristor 220 is formed by sequentially stacking a P-type semiconductor 222, an N-type semiconductor 224, a P-type semiconductor 226, and an N-type semiconductor 228 from the base substrate 102 side.
  • the thyristor 220 limits the current supplied to the light emitting diode 120 by switching between a conductive state and a non-conductive state in accordance with a control signal input to the gate electrode 232.
  • the thyristor 220 has a control signal voltage input to the gate electrode 232 in a state where the cathode electrode 234 of the thyristor 220 is connected to the power source and the cathode electrode 234 of the thyristor 220 is connected to the electrode 132 of the light emitting diode 120. Accordingly, the drive current supplied to the light emitting diode 120 via the thyristor 220 is limited.
  • the thyristor 220 emits light in accordance with the voltage of the control voltage input to the gate electrode 232 with the anode electrode 236 of the thyristor 220 connected to the electrode 134 of the light emitting diode 120 and the cathode electrode 234 of the thyristor 220 grounded.
  • the drive current output from the diode 120 may be limited.
  • the light emitting device 300 may include two of a thyristor 220 and a resistance element 320.
  • the resistance element 320 may limit the current supplied to the light emitting diode 120, and the thyristor 220 may control the current supplied to the light emitting diode 120.
  • the method for manufacturing the light emitting device 300 includes the step of forming the inhibitor 106, the step of forming the seed body 112, and the step of forming the resistance element 320.
  • the method may further include heating the seed body between the step of forming the seed body and the step of forming the resistance element 320. Similar to the light emitting device 100, the semiconductor substrate shown in FIG. 3 is obtained through the step of forming the inhibitor, the step of forming the seed body, and the step of heating the seed body.
  • the resistance element 320 is formed in contact with the heated seed body 112.
  • the resistance element 320 is formed by, for example, a CVD method, an MOCVD method, an MBE method, or an ALD method.
  • the resistance element 320 may be formed on each of the plurality of seed bodies 112.
  • the resistance element 320 of the group 3-5 compound semiconductor is formed by the MOCVD method, the above method, conditions, source gas, and the like are used.
  • the resistance value of the resistance element 320 can be adjusted by controlling the amount of the impurity element added. Further, by adjusting the molar supply ratio of the Group 5 material to the Group 3 material, the carrier concentration introduced into the resistance element 320 can be adjusted, so that the resistance value can be adjusted.
  • the resistance element 320 at the site where the light emitting diode is to be formed is removed by photolithography such as etching.
  • photolithography such as etching.
  • a resist mask covering a portion other than the portion can be formed, and the resistance element 320 at the portion can be removed by etching.
  • the resistance element 320 is removed, and the light emitting diode 120 is formed in contact with the exposed seed body 112.
  • the method for forming the light emitting diode 120 may be the same as the method for manufacturing the light emitting device 100.
  • the light emitting device 300 is completed by forming the electrode 132 and the electrode 332.
  • the electrode is formed by depositing a metal as an electrode material on the mask pattern by sputtering and then lifting off the mask.
  • the light emitting device 300 includes the resistance element 320 or the thyristor 220 that limits the current, whereby the magnitude of the current supplied to the light emitting diode 120 can be limited. As a result, the temperature of the light emitting device 300 can be prevented from rising excessively.
  • FIG. 12 shows a cross section of a light emitting device 400 according to another embodiment.
  • the light emitting device 400 includes a base substrate 402, a well region 404, an inhibitor 106, a seed body 112, a light emitting diode 120, and an electrode 132.
  • the light emitting device 400 is different from the light emitting device 100 shown in FIG. 1 in that a well region 404 exists in the base substrate 402.
  • the inhibitor 106, the seed body 112, the light emitting diode 120, and the electrode 132 have already been described with reference to FIG.
  • the surface of the base substrate 402 is silicon.
  • the base substrate 402 has a well region 404.
  • the base substrate 102 is, for example, a high resistance Si substrate including a high resistance silicon portion.
  • the base substrate 402 is, for example, a medium resistance or low resistance Si substrate including a middle resistance or low resistance silicon portion.
  • the base substrate 402 is a single substrate.
  • “medium resistance” refers to resistance in a resistance range of 1 to several tens of ⁇ ⁇ cm
  • “low resistance” refers to resistance in a resistance range of 0.001 to 0.2 ⁇ ⁇ cm.
  • the well region 404 is in contact with the seed body 112 and is electrically separated from the silicon.
  • the well region 404 has a conductivity type different from that of the base substrate 402, and a PN junction is formed at the interface between the well region 404 and the base substrate 402.
  • the well region 404 and the base substrate 402 are electrically separated by the PN junction.
  • a seed body 112 is formed in contact with the well region 404.
  • the light emitting diode 120 is electrically coupled to the well region 404 through the seed body 112.
  • a thyristor or a resistance element may be provided instead of the light emitting diode 120.
  • FIG. 13 shows a cross-sectional view of a light emitting device 500 according to another embodiment.
  • the light emitting device 500 includes a base substrate 502, an inhibitor 106, a seed body 112, a light emitting diode 120, and an electrode 132.
  • the light emitting device 500 is different from the light emitting device 100 shown in FIG.
  • the inhibitor 106, the seed body 112, the light emitting diode 120, and the electrode 132 have already been described with reference to FIG.
  • the surface of the base substrate 502 is silicon.
  • the base substrate 502 includes a middle resistance or low resistance silicon portion.
  • the base substrate 502 shown in FIG. 13 may be a medium resistance or low resistance Si substrate.
  • the conductivity type of the base substrate 502 is the same as the conductivity type of the N-type semiconductor 122 in contact with the seed body 112.
  • the plurality of light emitting diodes 120 are electrically connected in parallel via the seed body 112 and the base substrate 502.
  • FIG. 14 shows a cross section of a light emitting device 600 according to another embodiment.
  • the light emitting device 600 includes a base substrate 102, an inhibitor 106, a seed body 112, a light emitting diode 120, an electrode 132, a well region 603, a resistance element 642, a drain 652, a gate insulating layer 654, a gate electrode 656, and a source 658.
  • the base substrate 102, the inhibitor 106, the seed body 112, the light emitting diode 120, and the electrode 132 have already been described with reference to FIG.
  • the well region 603, the drain 652, the gate insulating layer 654, the gate electrode 656 and the source 658 constitute an FET (Field Effect Transistor) formed in the silicon portion of the base substrate 102.
  • the FET drain 652 is electrically connected to the light emitting diode 120 via the resistance element 642, the well region 404, and the seed body 112.
  • the FET is included in a drive circuit that drives the light emitting diode 120.
  • the resistance element 642 is formed in the silicon portion of the base substrate 102.
  • the resistance element 642 is included in a drive circuit that drives the light emitting diode 120.
  • the resistance value of the resistance element 642 can be adjusted by the composition, doping concentration, cross-sectional area, length, and the like.
  • the method for manufacturing the light emitting device 600 includes a step of forming a silicon element, a step of forming the inhibitor 106, a step of forming the seed body 112, and a step of forming the light emitting diode 120.
  • a mask pattern 672 is formed on the high resistance Si base substrate 102, and a well region 603 is formed by ion implantation.
  • the mask pattern 672 is, for example, a photoresist mask.
  • the mask pattern 672 may be a mask made of silicon oxide, silicon nitride, or a stacked body thereof.
  • a silicon oxide film opening 674 is formed in a portion where the well region 603 is to be formed by a photolithography method such as etching.
  • a pattern 672 can be formed.
  • group 5 element ions such as phosphorus (P) are implanted.
  • group III element ions such as boron (B) are implanted.
  • diffusion heating for heating the base substrate 102 may be performed to diffuse the implanted ions.
  • the mask pattern 672 is removed, and a silicon oxide film 675 constituting a gate insulating layer and a polysilicon film 676 constituting a gate electrode are sequentially deposited.
  • the silicon oxide film 675 and the polysilicon film 676 can be formed by a CVD method.
  • An opening 677 is formed in the silicon oxide film 675 and the polysilicon film 676 where the drain 652 and the source 658 are to be formed by photolithography such as etching, and ion implantation is performed.
  • the conductivity type of the drain 652 and the source 658 is opposite to that of the well region 603. After ion implantation, diffusion heating may be performed.
  • the silicon oxide film 675 and the polysilicon film 676 other than the portions where the gate insulating layer 654 and the gate electrode 656 are to be formed are removed by a photolithography method such as etching. Subsequently, a mask pattern 678 used for forming a resistance element is formed.
  • the mask pattern 678 is, for example, a photoresist mask.
  • the mask pattern 678 may be a mask made of silicon oxide, silicon nitride, or a stacked body thereof.
  • an opening 682 is formed in a partial region of the mask pattern 678 corresponding to the position where the resistance element is to be formed.
  • Mask pattern 678 may be formed by a method similar to mask pattern 672.
  • the resistance element 642 is formed by ion implantation into the base substrate 102 through the opening 682.
  • Resistance element 642 has the same conductivity type as drain 652 and source 658. The resistance value of the resistance element 642 can be adjusted by the shape of the opening 682 and the ion implantation amount.
  • the inhibitor 106 covering the FET and the resistance element 642 formed in the silicon portion of the base substrate 102 is formed, and the inhibitor 106 is formed on the base substrate 102.
  • a reaching opening 108 is formed.
  • a silicon oxide film serving as the inhibitor 106 is formed on the entire surface of the base substrate 102 by a CVD method, and an opening reaching the base substrate 102 at a site where the seed body 112 is to be formed by a photolithography method such as etching. 108 is formed.
  • ion implantation is performed to form a well region 404 as shown in FIG.
  • the conductivity type of the well region 404 is the same as that of the drain 652 and the source 658.
  • composition C x1 Si y1 Ge z1 Sn 1 -x1-y1-z1 (0 ⁇ x1 ⁇ 1, A seed body 112 that satisfies 0 ⁇ y1 ⁇ 1, 0 ⁇ z1 ⁇ 1, and 0 ⁇ x1 + y1 + z1 ⁇ 1) is formed.
  • the epitaxial growth method includes, for example, a CVD method, an MOCVD method, an MBE method, and an ALD method.
  • a SiGe crystal may be formed as the seed body 112 by a CVD method. Since the epitaxial growth of the seed body 112 is inhibited on the surface of the inhibitor 106, the seed body 112 is selectively epitaxially grown inside the opening 108.
  • the seed body 112 may be heated.
  • an N-type semiconductor 122 and a P-type semiconductor 124 that are in lattice matching or pseudo-lattice matching with the seed body 112 are formed in contact with the seed body 112.
  • an electrode 132 is formed. Since the formation method of the electrode 132 is the same as that of the light emitting device 100, description is abbreviate
  • the silicon element may be formed after completing the step of forming the inhibitor 106, the step of forming the seed body 112, and the step of forming the light emitting diode 120.
  • FIG. 22 shows an example of a cross section of a light emitting device 700 according to another embodiment.
  • the light emitting device 700 includes a base substrate 102, an inhibitor 106, a seed body 112, a light emitting diode 120, and an electrode 132.
  • the light-emitting device 700 includes the same components as the light-emitting device 100 illustrated in FIG. 1, but includes more light-emitting diodes 120 than the light-emitting device 100, and is different in the following points.
  • a plurality of openings 108 are regularly arranged in the inhibitor 106.
  • a seed body 112 is formed in each of some of the openings 108.
  • a light emitting diode 120 may be formed on the seed body 112.
  • the plurality of light emitting diodes 120 may be regularly arranged.
  • FIG. 22 shows an example in which a plurality of light emitting diodes 120 are arranged in a horizontal row.
  • an LED array can be configured by arranging the light emitting diodes 120 in this way. The LED array is used for a printer head, for example.
  • “regularly arranged” means arranging according to a certain rule. For example, arranging in a line at regular intervals in the x-axis direction, arranging in a line at regular intervals in the y-axis direction, arranging in a grid pattern at regular intervals in the x-axis and y-axis, or staggered This includes arranging in a grid pattern.
  • a plurality of openings may be regularly arranged in a lattice pattern, and cells may be provided in some of the openings. The cells may be provided in a different arrangement for each adjacent column, regularly in a staggered pattern. At least some or all of these cells may function as light emitting cells.
  • the regularity of the arrangement of the openings and the regularity of the arrangement of the cells may be the same or different.
  • Each light emitting diode 120 may have a circuit for driving the light emitting diode 120.
  • the drive circuit includes, for example, the resistance element 320 shown in FIG. 8A or the thyristor 220 shown in FIG. 8B.
  • the drive circuit may include the silicon element shown in FIG.
  • the driver circuit includes a transistor, a resistance element, and the like formed in silicon included in the base substrate 102.
  • the light emitting device 700 includes a plurality of light emitting diodes 120
  • the light emitting device 700 may include a plurality of thyristors.
  • the seed body 112 may be formed in each of some of the plurality of openings 108, and the resistance element 320 illustrated in FIG. 8A may be formed.
  • the plurality of resistance elements 320 may be regularly arranged.

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Abstract

　シリコンを含むベース基板と、ベース基板に接して形成された複数のシード体と、各々対応するシード体に格子整合または擬格子整合する複数の３－５族化合物半導体とを備え、複数の３－５族化合物半導体のうちの少なくとも１つには、供給される電流に応じて発光する発光素子が形成されており、複数の３－５族化合物半導体のうち、発光素子が形成された３－５族化合物半導体以外の少なくとも１つの３－５族化合物半導体には、前記発光素子に供給される電流を制限する電流制限素子が形成されている発光デバイスを提供する。

Description

発光デバイスおよび発光デバイスの製造方法
　本発明は、発光デバイスおよび発光デバイスの製造方法に関する。
　従来、複数のＬＥＤ（発光ダイオード）を配列したＬＥＤアレイチップ、およびＬＥＤアレイチップを駆動するＬＥＤ駆動回路が知られている（例えば、特許文献１）。
　特許文献１　特開平５－１６４２３号公報
　ＬＥＤアレイは、例えばプリンタヘッドにおいて使用されている。一般に、ＬＥＤアレイを駆動するＬＥＤ駆動回路は、ＬＥＤとは異なる半導体基板上に設けられたＩＣチップにより提供される。高画質、高解像度なプリンタの小型化が求められる中、ＬＥＤアレイチップおよびＬＥＤ駆動回路の小型化が期待されている。
　ＬＥＤの材料としては、例えばＧａＡｓのような発光効率のよい３－５族化合物半導体が使用される。そこで、同一のＧａＡｓ基板にＬＥＤアレイおよびＬＥＤ駆動回路を形成することによって、ＬＥＤアレイチップおよびＬＥＤ駆動回路の小型化を図ることができる。しかし、ＧａＡｓの熱伝導率は、ＬＥＤ駆動回路で発生した熱を十分に排出することができるほどに高くない。従って、ＧａＡｓ基板にＬＥＤ駆動回路を形成する場合には、ＬＥＤ駆動回路等の温度上昇を抑制することが難しい。ＬＥＤ駆動回路の温度が上昇すると、プリンタヘッドが熱膨張するので、プリンタヘッドで印刷する画像の画質が劣化する。
　上記課題を解決するために、本発明の第１の態様においては、シリコンを含むベース基板と、ベース基板に接して形成された複数のシード体と、各々対応するシード体に格子整合または擬格子整合する複数の３－５族化合物半導体とを備え、複数の３－５族化合物半導体のうちの少なくとも１つには、供給される電流に応じて発光する発光素子が形成されており、複数の３－５族化合物半導体のうち、発光素子が形成された３－５族化合物半導体以外の少なくとも１つの３－５族化合物半導体には、前記発光素子に供給される電流を制限する電流制限素子が形成されている発光デバイスが提供される。
　当該発光デバイスは、ベース基板の上方に形成され、ベース基板の少なくとも一部の領域を露出する複数の開口を有し、結晶成長を阻害する阻害体をさらに備え、複数のシード体が、複数の開口の内部に形成されてよい。複数のシード体の組成は、Ｃｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１－ｘ１－ｙ１－ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）である。
　当該発光デバイスは、ベース基板とシード体との界面に接して、ベース基板内に、組成がＣｘ２Ｓｉｙ２Ｇｅｚ２Ｓｎ１－ｘ２－ｙ２－ｚ２（０≦ｘ２＜１、０＜ｙ２≦１、０≦ｚ２≦１、かつ０＜ｘ２＋ｙ２＋ｚ２≦１）である界面領域をさらに含んでもよい。シード体におけるｘ１と当該領域におけるｘ２とが、ｘ１＞ｘ２の関係であり、シード体におけるｙ１と当該領域におけるｙ２とが、ｙ１＜ｙ２の関係であり、シード体におけるｚ１と当該領域におけるｚ２とが、ｚ１＞ｚ２の関係であり、シード体における（１－ｘ１－ｙ１－ｚ１）と当該領域における（１－ｘ２－ｙ２－ｚ２）とが、（１－ｘ１－ｙ１－ｚ１）＞（１－ｘ２－ｙ２－ｚ２）の関係である。
　ベース基板が、複数のシード体と接するウェル領域を有し、発光素子は、複数のシード体およびウェル領域を介して電流制限素子と電気的に結合される。電流制限素子は、発光素子に供給される電流を制限する抵抗素子であってよい。抵抗素子は、キャリアをトラップするキャリアトラップを含む。
　電流制限素子は、発光素子に供給される電流をスイッチングするサイリスタであってよい。サイリスタは、Ｐ型半導体、Ｎ型半導体、Ｐ型半導体、およびＮ型半導体がこの順に積層された積層体を含む。シリコンは、複数のシード体に接する複数の３－５族化合物半導体の伝導型と同じ伝導型を有する。当該発光デバイスは、ベース基板のシリコンを含む領域に形成されたシリコン素子をさらに備え、シリコン素子が、発光素子に電流を供給する。阻害体に、複数の開口が等間隔で配列されてよい。
　本発明の第２の態様においては、表面がシリコンであるベース基板に接して複数のシード体を形成する段階と、各々対応するシード体に格子整合または擬格子整合する複数の３－５族化合物半導体を結晶成長させる段階と、複数の３－５族化合物半導体のうちの少なくとも１つに、供給される電流に応じて発光する発光素子を形成する段階と、複数の３－５族化合物半導体のうち、発光素子が形成された３－５族化合物半導体以外の少なくとも１つの３－５族化合物半導体に、発光素子に供給される電流を制御する電流制限素子を形成する段階とを備える発光デバイスの製造方法が提供される。
　当該発光デバイスの製造方法は、複数のシード体を形成する段階と、複数の３－５族化合物半導体を結晶成長させる段階との間に、複数のシード体を加熱する段階をさらに備えてよい。当該発光デバイスの製造方法は、複数のシード体を形成する段階の前に、ベース基板の上方に、ベース基板の少なくとも一部の領域を露出する複数の開口を有し、結晶成長を阻害する阻害体を形成する段階をさらに備え、複数のシード体を形成する段階において、複数のシード体を、複数の開口の内部に形成してよい。
発光デバイス１００の断面の一例を示す。 発光デバイス１００の製造過程の断面例を示す。 発光デバイス１００の製造過程の断面例を示す。 発光デバイス１００の製造過程の断面例を示す。 発光デバイス２００の断面の一例を示す。 発光デバイス２００の製造過程の断面例を示す。 発光デバイス２００の製造過程の断面例を示す。 発光デバイス３００の断面の一例を示す。 発光デバイス３００の断面の一例を示す。 発光デバイス３００の製造過程の断面例を示す。 発光デバイス３００の製造過程の断面例を示す。 発光デバイス３００の製造過程の断面例を示す。 発光デバイス４００の断面の一例を示す。 発光デバイス５００の断面の一例を示す。 発光デバイス６００の断面の一例を示す。 発光デバイス６００の製造過程の断面例を示す。 発光デバイス６００の製造過程の断面例を示す。 発光デバイス６００の製造過程の断面例を示す。 発光デバイス６００の製造過程の断面例を示す。 発光デバイス６００の製造過程の断面例を示す。 発光デバイス６００の製造過程の断面例を示す。 発光デバイス６００の製造過程の断面例を示す。 発光デバイス７００の断面の一例を示す。
　図１は、一実施形態にかかる発光デバイス１００の断面を示す。発光デバイス１００は、ベース基板１０２、阻害体１０６、シード体１１２、発光ダイオード１２０、電極１３２、および電極１３４を備える。
　ベース基板１０２は、表面がシリコンである。ここで、「表面がシリコン」とは、少なくとも基板の表面がシリコン元素で構成される領域を有することを意味する。たとえばベース基板１０２は、Ｓｉウェハのように基板全体がシリコン元素で構成されてよく、ＳＯＩ（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）ウェハのように絶縁層の上にシリコン層を有する構造であってもよい。なお、ベース基板１０２は、サファイア基板、ガラス基板等、シリコンと異なる元素からなる基板上にシリコン層が形成されたものでもよい。ベース基板１０２のシリコンは不純物を含んでよい。また、ベース基板１０２の表面のシリコン層に、自然酸化層等の極薄い酸化シリコン層あるいは窒化シリコン層が形成されていてもよい。
　ベース基板１０２は、単一の基板である。ベース基板１０２は、高抵抗のシリコン部を含んでよい。例えば、図１に示すベース基板１０２は、高抵抗Ｓｉ基板である。ベース基板１０２の上に、複数のシード体１１２が形成されている。シード体１１２のそれぞれに、発光ダイオード１２０が形成されていてもよい。ここで、「高抵抗」とは、１００Ω・ｃｍ以上の抵抗範囲の抵抗をいう。
　阻害体１０６は、結晶成長を阻害する。例えば、エピタキシャル成長法により半導体の結晶が成長する場合において、阻害体１０６の表面では、半導体の結晶がエピタキシャル成長することが阻害される。その結果、半導体の結晶は開口１０８において選択的にエピタキシャル成長する。
　阻害体１０６は、ベース基板１０２の上に形成されている。阻害体１０６には、ベース基板１０２の少なくとも一部の領域を露出する複数の開口１０８が形成されている。複数の開口１０８は、例えば規則的に配列している。シード体１１２は、複数の開口１０８のうち少なくとも１つの開口の内部に形成されていてよい。
　阻害体１０６は、例えば、酸化シリコン層、窒化シリコン層、酸窒化シリコン層またはこれらを積層した層である。阻害体１０６の厚みは、０．０５μｍ以上５μｍ以下である。阻害体１０６は、例えば、熱酸化法、ＣＶＤ法等により形成される。
　シード体１１２は、ベース基板１０２の上に形成される。具体的には、複数のシード体１１２のそれぞれは、阻害体１０６の開口１０８のそれぞれの内部において、ベース基板１０２に接して形成される。複数のシード体１１２は、ベース基板１０２と格子整合または擬格子整合する。
　本明細書において、「擬格子整合」とは、完全な格子整合ではないが、互いに接する２つの半導体の格子定数の差が小さく、格子不整合による欠陥の発生が顕著でない範囲で、互いに接する２つの半導体を積層できる状態を指す。このとき、各半導体の結晶格子が、弾性変形できる範囲内で変形することで、上記格子定数の差が吸収される。例えば、ＧｅとＧａＡｓとの、またはＧｅとＩｎＧａＰとの格子緩和限界厚さ内での積層状態は、擬格子整合と呼ばれる。
　シード体１１２の組成は、Ｃｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１－ｘ１－ｙ１－ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）である。例えば、シード体１１２は、Ｇｅ結晶、ＳｉＧｅ結晶、またはＧｅＳｎ結晶である。シード体１１２は、組成、ドーピング濃度、半導体層厚の異なる複数の半導体層から構成される積層体であってもよい。
　ベース基板１０２とシード体１１２との界面に接して、ベース基板１０２内に、例えば、組成がＣｘ２Ｓｉｙ２Ｇｅｚ２Ｓｎ１－ｘ２－ｙ２－ｚ２（０≦ｘ２＜１、０＜ｙ２≦１、０≦ｚ２≦１、かつ０＜ｘ２＋ｙ２＋ｚ２≦１）である界面領域をさらに含んでもよい。シード体１１２におけるｘ１と上記領域におけるｘ２とが、ｘ１＞ｘ２の関係であり、シード体１１２におけるｙ１と上記領域におけるｙ２とが、ｙ１＜ｙ２の関係であり、シード体１１２におけるｚ１と上記領域におけるｚ２とが、ｚ１＞ｚ２の関係であり、シード体１１２における（１－ｘ１－ｙ１－ｚ１）と、上記領域における（１－ｘ２－ｙ２－ｚ２）とが、（１－ｘ１－ｙ１－ｚ１）＞（１－ｘ２－ｙ２－ｚ２）の関係である。
　シード体１１２は、その上に形成される発光ダイオード１２０の結晶成長に適したシード面を提供する半導体である。シード体１１２は、ベース基板１０２の表面に存在する不純物が、発光ダイオード１２０の結晶性に悪影響を及ぼすことを抑制する半導体であってもよい。
　シード体１１２は、例えば、エピタキシャル成長法により形成される。エピタキシャル成長法は、化学気相成長法（ＣＶＤ法と称する場合がある）、有機金属気相成長法（ＭＯＣＶＤ法と称する場合がある）、分子線エピタキシ法（ＭＢＥ法と称する場合がある）、および原子層成長法（ＡＬＤ法と称する場合がある）を含む。島状のシード体１１２は、ベース基板１０２の上にシード体１１２の膜を形成して、エッチング等のフォトリソグラフィ法によって、シード体１１２をパターニングすることにより形成されてよい。この場合に、複数の島状のシード体１１２は、互いに離れて形成される。
　シード体１１２は、加熱されることが好ましい。シード体１１２の内部において、ベース基板１０２とシード体１１２との格子定数の違い等により、転位等の格子欠陥が発生する場合がある。当該格子欠陥は、例えば、シード体１１２を加熱することにより、シード体１１２の内部を移動する。当該格子欠陥は、シード体１１２の内部を移動して、シード体１１２の界面またはシード体１１２の内部にあるゲッタリングシンク等に捕捉される。シード体１１２を加熱することにより、シード体１１２の欠陥が低減され、シード体１１２の結晶性が向上する。シード体１１２は、非晶質または多結晶のＣｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１－ｘ１－ｙ１－ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）を加熱することにより形成されてもよい。
　発光ダイオード１２０は、シード体１１２に接して形成される。複数の発光ダイオード１２０は、複数のシード体１１２の各々に接して形成される。複数の発光ダイオード１２０は規則的に配列される。発光デバイス１００は、発光ダイオード１２０とシード体１１２との間に、他の半導体層を備えてもよい。発光ダイオード１２０は、シード体１１２と格子整合または擬格子整合する。
　発光ダイオード１２０は、例えば、整流作用をもつ２つの端子からなる電子素子、半導体ＰＮ接合素子、または、カソードおよびアノードの２端子からなる半導体素子である。例えば、発光ダイオード１２０は、Ｎ型半導体１２２およびＰ型半導体１２４を有する。発光ダイオード１２０は、供給される電流に応じて発光する。具体的には、発光ダイオード１２０は、例えばＰ型半導体１２４にＮ型半導体１２２よりも高い順バイアス電圧が印加されることにより、Ｐ型半導体１２４からＮ型半導体１２２に電流が流れると発光する。
　Ｎ型半導体１２２およびＰ型半導体１２４は、例えば３－５族化合物半導体である。３－５族化合物半導体は、例えば、ＧａＰ、ＧａＡｓ、ＧａＡｓＰ、ＡｌＧａＡｓ、ＩｎＧａＰ、ＩｎＧａＡｓＰ、ＡｌＩｎＧａＰ、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ、またはＩｎＰである。発光ダイオード１２０は、３－５族化合物半導体と他の化合物半導体との間に形成されるＰＮ接合を含んでもよい。
　Ｎ型半導体１２２およびＰ型半導体１２４は、それぞれ、組成、ドーピング濃度、厚さの異なる複数の半導体層から構成される積層体であってもよい。Ｎ型半導体１２２とＰ型半導体１２４との間の界面におけるＰＮ接合が形成される。当該ＰＮ接合は、発光ダイオード１２０に順バイアスが印加される場合に、Ｎ型半導体から電子が、Ｐ型半導体から正孔がＰＮ接合近傍の空乏層に移動して、電子と正孔が再結合することによって光を発する発光部である。発光ダイオード１２０は、例えば、エピタキシャル成長法により形成される。エピタキシャル成長法は、ＣＶＤ法、ＭＯＣＶＤ法、ＭＢＥ法、およびＡＬＤ法を含む。
　電極１３２は、Ｐ型半導体１２４に接して形成されている。電極１３２は、発光ダイオード１２０のアノード電極として機能する。電極１３４は、Ｎ型半導体１２２に接して形成されている。電極１３４は発光ダイオードのカソード電極として機能する。電極１３２および電極１３４は、発光ダイオード１２０を外部回路に接続する。電極１３２および電極１３４は、伝導性のある材料によって形成される。電極１３２および電極１３４は、例えば、金属により形成される。
　Ｐ型半導体１２４がＧａＡｓ系半導体の場合の電極１３２の材料は、例えばＰ型半導体１２４側から順にＡｕＺｎ／Ａｕである。Ｐ型半導体１２４がＧａＮ系半導体の場合の電極１３２の材料は、例えばＰ型半導体１２４側から順にＮｉ／Ａｕである。同様に、Ｎ型半導体１２２がＧａＡｓ系半導体の場合の電極１３４の材料は、例えばＮ型半導体１２２側から順にＡｕＧｅ／Ｎｉ／Ａｕである。Ｎ型半導体１２２がＧａＮ系半導体の場合の電極１３４の材料は、例えばＮ型半導体１２２側から順にＴｉ／Ａｕである。電極１３２および電極１３４は、スパッタ法、真空蒸着法等により形成される。
　図１において、発光ダイオード１２０は、ベース基板１０２側から順次Ｎ型半導体１２２とＰ型半導体１２４とを積層して形成される。発光ダイオード１２０は、ベース基板１０２側から順次Ｐ型半導体とＮ型半導体とを積層して形成されてもよい。
　図２から図４は、発光デバイス１００の製造過程における断面図を示す。以下、図面を用いて発光デバイス１００の製造方法を説明する。発光デバイス１００の製造方法は、阻害体を形成する段階、シード体を形成する段階、および発光ダイオード１２０を形成する段階を備える。シード体を形成する段階と、発光ダイオード１２０を形成する段階との間に、シード体を加熱する段階をさらに含んでもよい。
　阻害体を形成する段階において、ベース基板１０２の上に、結晶の成長を阻害する阻害体１０６を形成し、当該阻害体１０６に、ベース基板１０２の少なくとも一部の領域を露出する開口１０８を形成する。例えば、図２に示すように、熱酸化法によって、ベース基板１０２の全面に阻害体１０６となる酸化シリコン膜を形成して、エッチング等フォトリソグラフィ法により、当該酸化シリコン膜に、ベース基板１０２に達する複数の開口１０８を形成してよい。
　シード体を形成する段階において、開口１０８の底部のベース基板１０２に接して、開口１０８の内部にシード体１１２を形成する。例えば、図３に示すように、開口１０８の内部に、ベース基板１０２に接して、選択エピタキシャル法によりシード体１１２を形成する。エピタキシャル成長法は、ＣＶＤ法、ＭＯＣＶＤ法、ＭＢＥ法、ＡＬＤ法を含む。シード体１１２は、ＣＶＤ法によりＧｅ結晶、ＳｉＧｅ結晶、またはＧｅＳｎ結晶をエピタキシャル成長させて形成される。複数の開口１０８を有する阻害体１０６を形成した場合に、複数の開口１０８のそれぞれの内部に、シード体１１２が形成される。
　シード体を加熱する段階において、シード体１１２を加熱することにより、シード体１１２の内部において、ベース基板１０２とシード体１１２との格子定数の違い等により発生した転位等の格子欠陥が低減し、シード体１１２の結晶性が向上する。シード体を加熱する段階において、複数段階に分けてシード体１１２を加熱してもよい。例えば、加熱は、シード体１１２の融点に達しない温度で高温加熱を実施する段階と、高温加熱の温度より低い温度で低温加熱を実施する段階とを含む。このような二段階の加熱を、複数回繰り返してもよい。
　高温加熱の温度および時間は、シード体１１２がＳｉｘＧｅ１－ｘ（０≦ｘ＜１）の組成を有する場合には、例えば、８５０℃以上９００℃以下で２分間以上１０分間以下である。低温加熱の温度および時間は、例えば、６５０℃以上７８０℃以下で２分間以上１０分間以下である。このような二段階の加熱を、例えば、１０回繰り返す。
　発光ダイオード１２０を形成する段階において、加熱されたシード体１１２に接して、シード体１１２と格子整合または擬格子整合するＮ型半導体１２２およびＰ型半導体１２４を形成する。例えば、図４に示すように、シード体１１２の上に順次Ｎ型半導体１２２およびＰ型半導体１２４を選択エピタキシャル成長させる。複数のシード体１１２が形成された場合に、複数のシード体１１２のそれぞれに、Ｎ型半導体１２２およびＰ型半導体１２４を形成してよい。
　エピタキシャル成長法は、ＣＶＤ法、ＭＯＣＶＤ法、ＭＢＥ法、およびＡＬＤ法を含む。発光ダイオード１２０は、例えば、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＰ、ＧａＮ等の３－５族化合物半導体をＭＯＣＶＤ法によりエピタキシャル成長させて形成される。エピタキシャル成長は次のようにして行う。まずＭＯＣＶＤ炉内を高純度水素で十分に置換した後、シード体１１２を有するベース基板１０２の加熱を開始する。結晶成長時の基板温度は、例えば４５０℃から８００℃である。ベース基板１０２が適切な温度に安定したところで炉内に砒素原料、燐原料または窒素原料を導入する。続いてガリウム原料、アルミニウム原料またはインジウム原料を導入して、順次Ｎ型半導体１２２およびＰ型半導体１２４をエピタキシャル成長させる。
　３族元素原料として、トリメチルガリウム（ＴＭＧ）およびトリメチルアルミニウム（ＴＭＡ）、トリメチルインジウム（ＴＭＩ）等を用いることができる。５族元素原料ガスとして、アルシン（ＡｓＨ３）、ターシャリブチルアルシン（（ＣＨ３）３ＣＡｓＨ２）、ホスフィン（ＰＨ３）、ターシャリブチルホスフィン（（ＣＨ３）３ＣＰＨ２）、アンモニア（ＮＨ３）等を用いることができる。原料のキャリアガスとして、高純度水素を用いることができる。Ｎ型不純物元素は、Ｓｉ、Ｓ、Ｓｅ、およびＴｅを含む。Ｐ型不純物元素は、Ｃ、Ｇｅ、Ｂｅ、Ｍｇ、Ｚｎ、およびＣｄを含む。
　エピタキシャル成長条件は、例えば、反応炉内圧力０．１ａｔｍ、成長温度６５０℃、成長速度０．１μｍ／ｈｒ以上３μｍ／ｈｒ以下である。他にエピタキシャル成長は次のように行うこともできる。まず反応炉内圧力０．１ａｔｍ、成長温度５５０℃、成長速度０．１μｍ／ｈｒ以上１μｍ／ｈｒ以下で、３０ｎｍ程度のＧａＡｓをエピタキシャル成長させ、その後いったん成長を中断する。砒素原料雰囲気を維持しつつ６５０℃まで昇温し、再び反応炉内圧力０．１ａｔｍ、成長温度６５０℃、成長速度０．１μｍ／ｈｒ以上３μｍ／ｈｒ以下でエピタキシャル成長を行う。
　電極１３２および電極１３４を形成して、発光デバイス１００が完成する。これらの電極は次のようにして形成することができる。まず、これらの電極が形成されるべき位置に開口を有するレジストマスクパターンを形成する。次に、例えば、スパッタ法により、電極となる金属を蒸着する。発光ダイオード１２０がＧａＡｓ系半導体から形成される場合、電極１３２としてベース基板１０２側から順にＡｕＺｎ／Ａｕを形成し、電極１３４としてベース基板１０２側から順にＡｕＧｅ／Ｎｉ／Ａｕを形成する。発光ダイオード１２０がＧａＮ系半導体から形成される場合、電極１３２としてベース基板１０２側から順にＮｉ／Ａｕを形成し、電極１３４としてベース基板１０２側から順にＴｉ／Ａｕを形成する。最後にレジストをリフトオフすることにより、電極１３２および電極１３４が完成する。
　図５は、他の実施形態にかかる発光デバイス２００の断面図を示す。発光デバイス２００は、ベース基板１０２、阻害体１０６、シード体１１２、サイリスタ２２０、ゲート電極２３２、カソード電極２３４、およびアノード電極２３６を備える。ベース基板１０２、阻害体１０６、およびシード体１１２は、図１において既に説明したので、その説明を省略する。
　ここで、サイリスタ２２０は、３つ以上のＰＮ接合の構成でＯＮ－ＯＦＦの切り替えができるスイッチング素子、または、ＰＮＰＮ構造を有しスイッチング動作をする素子である。Ｐ型半導体／Ｎ型半導体／Ｐ型半導体／Ｎ型半導体で表される積層体は、Ｐ型半導体、Ｎ型半導体、Ｐ型半導体、Ｎ型半導体の順に積層された積層体、またはＮ型半導体、Ｐ型半導体、Ｎ型半導体、Ｐ型半導体の順に積層された積層体を指す。例えば、図５において、サイリスタ２２０は、ベース基板１０２側から順次Ｐ型半導体２２２、Ｎ型半導体２２４、Ｐ型半導体２２６、およびＮ型半導体２２８を積層して形成される。サイリスタ２２０は、ベース基板１０２側から順次Ｎ型半導体、Ｐ型半導体、Ｎ型半導体およびＰ型半導体を積層して形成されてもよい。
　サイリスタ２２０は、ゲート電極２３２に入力される制御信号に応じて導通状態および非導通状態をスイッチングすることにより、発光素子に供給される電流を制限する電流制限素子である。サイリスタ２２０は、シード体１１２に接して形成される。サイリスタ２２０において、例えば、サイリスタ２２０の最下層のＰ型半導体２２２がシード体１１２に接して形成され、その後順次Ｎ型半導体２２４、Ｐ型半導体２２６、およびＮ型半導体２２８が順次形成してよい。
　複数のサイリスタ２２０は、複数のシード体１１２の各々に接して形成されてよい。複数のサイリスタ２２０は規則的に配列されてよい。サイリスタ２２０は、他の半導体層を介してシード体１１２の上に形成されてもよい。サイリスタ２２０は、シード体１１２と格子整合または擬格子整合する。
　サイリスタ２２０は、３－５族化合物半導体を有してよい。３－５族化合物半導体は、例えば、ＧａＰ、ＧａＡｓ、ＧａＡｓＰ、ＡｌＧａＡｓ、ＩｎＧａＰ、ＩｎＧａＡｓＰ、ＡｌＩｎＧａＰ、ＧａＮ、ＩｎＧａＮ、またはＩｎＰである。
　Ｐ型半導体２２２、Ｎ型半導体２２４、Ｐ型半導体２２６、およびＮ型半導体２２８は、それぞれ、組成、ドーピング濃度、厚さの異なる複数の半導体層から構成される積層体であってもよい。サイリスタ２２０は、例えば、エピタキシャル成長法により形成される。エピタキシャル成長法は、ＣＶＤ法、ＭＯＣＶＤ法、ＭＢＥ法、およびＡＬＤ法を含む。
　ゲート電極２３２は、サイリスタ２２０のゲートとなるＰ型半導体２２６に接して形成される。ゲート電極２３２は、Ｐ型半導体２２６を外部回路に接続して、ゲート制御信号の入力を受ける。ゲート電極２３２は、伝導性のある材料によって形成される。ゲート電極２３２は、例えば金属で形成される。ゲート電極２３２の材料は、サイリスタ２２０がＧａＡｓ系半導体を有する場合に、例えば半導体側から順にＡｕＺｎ／Ａｕである。ゲート電極２３２の材料は、サイリスタ２２０がＧａＮ系半導体を有する場合に、例えば半導体側から順にＮｉ／Ａｕである。ゲート電極２３２は、スパッタ法、真空蒸着法等により形成される。
　カソード電極２３４は、Ｎ型半導体２２８に接して形成される。カソード電極２３４は、駆動電流を供給すべき外部回路にサイリスタ２２０を接続する。カソード電極２３４は、例えば、外部回路に対して駆動電流を出力する。カソード電極２３４は、伝導性のある材料によって形成される。カソード電極２３４は、例えば金属によって形成される。カソード電極２３４の材料は、サイリスタ２２０がＧａＡｓ系半導体を有する場合に、例えば半導体側から順にＡｕＧｅ／Ｎｉ／Ａｕである。カソード電極２３４は、サイリスタ２２０がＧａＮ系半導体を有する場合に、例えば半導体側から順にＴｉ／Ａｕである。カソード電極２３４は、スパッタ法、真空蒸着法等により形成される。
　アノード電極２３６は、Ｐ型半導体２２２に接して形成される。アノード電極２３６は、例えば、サイリスタ２２０を電源に接続する。アノード電極２３６は、当該電源から、カソード電極２３４が外部回路に供給すべき駆動電流を受ける。アノード電極２３６は、伝導性のある材料によって形成される。アノード電極２３６は、例えば金属によって形成される。アノード電極２３６の材料は、サイリスタ２２０がＧａＡｓ系半導体を有する場合に、例えば半導体側から順にＡｕＺｎ／Ａｕである。アノード電極２３６は、サイリスタ２２０がＧａＮ系半導体を有する場合に、例えば半導体側から順にＮｉ／Ａｕである。アノード電極２３６は、スパッタ法、真空蒸着法等により形成される。
　図６および図７は、発光デバイス２００の製造過程における断面図を示す。以下、図面を用いて発光デバイス２００の製造方法を説明する。発光デバイス２００の製造方法は、阻害体を形成する段階、シード体を形成する段階、およびサイリスタ２２０を形成する段階を備える。また、シード体を形成する段階と、サイリスタ２２０を形成する段階との間に、シード体を加熱する段階をさらに含んでよい。発光デバイス１００と同様に、阻害体を形成する段階、シード体を形成する段階およびシード体を加熱する段階を通じて、図３に示す半導体基板が得られる。
　図６に示すように、サイリスタ２２０を形成する段階において、加熱されたシード体１１２に接して、シード体１１２と格子整合または擬格子整合するＰ型半導体２２２、Ｎ型半導体２２４、Ｐ型半導体２２６、およびＮ型半導体２２８を形成する。例えば、選択エピタキシャル成長法によって、シード体１１２の上に、順次Ｐ型半導体２２２、Ｎ型半導体２２４、Ｐ型半導体２２６およびＮ型半導体２２８を形成する。複数のシード体１１２が形成された場合に、複数のシード体１１２のそれぞれに、Ｐ型半導体２２２、Ｎ型半導体２２４、Ｐ型半導体２２６、およびＮ型半導体２２８を形成する。エピタキシャル成長は、発光デバイス１００の製造方法と同一の方法、条件、および原料ガス等を用いて実施することができる。
　図７に示すように、エッチング等フォトリソグラフィ法により、カソードメサおよびゲートメサを形成して、図５に示すように、ゲート電極２３２、カソード電極２３４およびアノード電極２３６を形成することにより、発光デバイス２００が完成する。ゲート電極２３２、カソード電極２３４およびアノード電極２３６は、ゲート電極２３２、カソード電極２３４およびアノード電極２３６が形成されるべき位置に開口を有するレジストマスクパターンを形成して、その上に、スパッタ法により電極材料である金属を堆積してから、レジストをリフトオフすることにより完成する。
　以上説明したように、発光デバイス２００が、スイッチング動作をするサイリスタ２２０を有することにより、発光デバイス２００を流れる駆動電流の大きさを制限することができる。その結果、発光デバイス２００の温度が過度に上昇することを防止することができる。
　図８Ａは、他の実施形態にかかる発光デバイス３００の断面を示す。発光デバイス３００は、ベース基板１０２、阻害体１０６、シード体１１２、発光ダイオード１２０、電極１３２、抵抗素子３２０、および電極３３２を備える。ベース基板１０２、阻害体１０６、シード体１１２、発光ダイオード１２０および電極１３２は、図１において既に説明したので、その説明を省略する。
　抵抗素子３２０は、発光ダイオード１２０に供給される電流を制限する電流制限素子の一例である。抵抗素子３２０は、例えば、発光ダイオード１２０を駆動する回路に含まれる素子である。抵抗素子３２０は、シード体１１２に接して形成される。複数の抵抗素子３２０が、複数のシード体１１２の各々に接して形成されてもよい。複数の抵抗素子３２０は、例えば規則的に配列される。発光デバイス３００は、抵抗素子３２０とシード体１１２との間に、他の半導体層を有してもよい。
　抵抗素子３２０は、例えば３－５族化合物半導体である。３－５族化合物半導体は、例えば、ＧａＰ、ＧａＡｓ、ＧａＡｓＰ、ＡｌＧａＡｓ、ＩｎＧａＰ、ＩｎＧａＡｓＰ、ＡｌＩｎＧａＰ、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ、またはＩｎＰである。抵抗素子３２０は、組成、ドーピング濃度、厚さの異なる複数の半導体層から構成される積層体であってもよい。抵抗素子３２０は、例えば、ＣＶＤ法、ＭＯＣＶＤ法、ＭＢＥ法、またはＡＬＤ法により形成される。
　抵抗素子３２０の抵抗値は、組成、ドーピング濃度、断面積、厚さ（長さ）等によって調整できる。抵抗素子３２０の抵抗値は、抵抗素子３２０の内部構造によって調整できる。例えば、半導体に深いトラップ準位を形成する元素を添加してキャリアトラップを設けることにより、抵抗素子３２０を形成することができる。当該元素の添加量を調整することによって、抵抗値を調整してもよい。
　電極３３２は、抵抗素子３２０に接して形成され、抵抗素子３２０を外部回路に接続する。電極３３２は、伝導性のある材料によって形成される。電極３３２は、例えば金属によって形成される。電極３３２の材料は、例えば、抵抗素子側から順にＡｕＧｅ／Ｎｉ／Ａｕである。電極３３２は、スパッタ法、真空蒸着法等により形成される。
　図８Ｂは、他の実施形態にかかる発光デバイス３００の断面を示す。同図における発光デバイス３００は、図８Ａに示した発光デバイス３００における抵抗素子３２０の代わりに、図５において説明したサイリスタ２２０を有する。サイリスタ２２０は、ベース基板１０２側から順次Ｐ型半導体２２２、Ｎ型半導体２２４、Ｐ型半導体２２６、およびＮ型半導体２２８を積層して形成されている。
　サイリスタ２２０は、ゲート電極２３２に入力される制御信号に応じて導通状態および非導通状態をスイッチングすることにより、発光ダイオード１２０に供給される電流を制限する。例えば、サイリスタ２２０は、サイリスタ２２０のカソード電極２３４が電源に接続され、サイリスタ２２０のカソード電極２３４が発光ダイオード１２０の電極１３２に接続された状態で、ゲート電極２３２に入力される制御信号の電圧に応じて、サイリスタ２２０を介して発光ダイオード１２０に供給される駆動電流を制限する。サイリスタ２２０は、発光ダイオード１２０の電極１３４にサイリスタ２２０のアノード電極２３６が接続され、サイリスタ２２０のカソード電極２３４が接地された状態で、ゲート電極２３２に入力される制御電圧の電圧に応じて、発光ダイオード１２０が出力する駆動電流を制限してもよい。
　発光デバイス３００は、サイリスタ２２０および抵抗素子３２０の２つを備えてもよい。抵抗素子３２０が、発光ダイオード１２０に供給される電流を制限し、サイリスタ２２０が、発光ダイオード１２０に供給される電流を制御してもよい。
　図９から図１１は、発光デバイス３００の製造過程における断面図を示す。以下、図面を用いて発光デバイス３００の製造方法を説明する。発光デバイス３００の製造方法は、阻害体１０６を形成する段階、シード体１１２を形成する段階、および抵抗素子３２０を形成する段階を含む。また、シード体を形成する段階と抵抗素子３２０を形成する段階との間に、シード体を加熱する段階をさらに含んでよい。発光デバイス１００と同様に、阻害体を形成する段階、シード体を形成する段階、およびシード体を加熱する段階を通じて、図３に示す半導体基板が得られる。
　図９に示すように、抵抗素子３２０を形成する段階において、加熱されたシード体１１２に接して、抵抗素子３２０を形成する。抵抗素子３２０は、例えば、ＣＶＤ法、ＭＯＣＶＤ法、ＭＢＥ法、またはＡＬＤ法により形成される。複数のシード体１１２が形成された場合に、複数のシード体１１２のそれぞれに、抵抗素子３２０を形成してよい。
　例えば、ＭＯＣＶＤ法により３－５族化合物半導体の抵抗素子３２０を形成する場合に、上記の方法、条件および原料ガス等が用いられる。抵抗素子３２０の抵抗値は、不純物元素の添加量を制御することによって調整できる。また、３族原料に対する５族原料のモル供給比を調整することにより、抵抗素子３２０に導入されるキャリア濃度を調整できるので、抵抗値を調整できる。
　図１０に示すように、エッチング等フォトリソグラフィ法により、発光ダイオードが形成されるべき部位にある抵抗素子３２０を除去する。例えば、当該部位以外の部分を覆うレジストマスクを形成して、エッチングにより当該部位の抵抗素子３２０を除去できる。図１１に示すように、抵抗素子３２０が除去され、露出されたシード体１１２に接して発光ダイオード１２０を形成する。発光ダイオード１２０の形成方法は、発光デバイス１００の製造方法における方法と同一であってよい。
　図８Ａおよび図８Ｂに示すように、電極１３２および電極３３２を形成することにより、発光デバイス３００が完成する。電極は、マスクパターンの上に、スパッタ法により電極材料である金属を堆積してから、マスクをリフトオフすることにより形成される。
　以上説明したように、発光デバイス３００が、電流を制限する抵抗素子３２０またはサイリスタ２２０を有することにより、発光ダイオード１２０に供給される電流の大きさを制限することができる。その結果、発光デバイス３００の温度が過度に上昇することを防止することができる。
　図１２は、他の実施形態にかかる発光デバイス４００の断面を示す。発光デバイス４００は、ベース基板４０２、ウェル領域４０４、阻害体１０６、シード体１１２、発光ダイオード１２０、および電極１３２を備える。発光デバイス４００は、図１に示す発光デバイス１００に比して、ベース基板４０２にウェル領域４０４が存在する点において相違する。阻害体１０６、シード体１１２、発光ダイオード１２０、および電極１３２については、図１において既に説明したので、説明を省略する。
　ベース基板４０２は、表面がシリコンである。ベース基板４０２は、ウェル領域４０４を有する。ベース基板１０２は、高抵抗のシリコン部を含む、例えば高抵抗Ｓｉ基板である。一方ベース基板４０２は、中抵抗または低抵抗のシリコン部を含む、例えば中抵抗または低抵抗のＳｉ基板である。ベース基板４０２は、単一の基板である。ここで、「中抵抗」とは、１から数十Ω・ｃｍの抵抗範囲の抵抗をいい、「低抵抗」とは、０．００１から０．２Ω・ｃｍの抵抗範囲の抵抗をいう。
　ウェル領域４０４は、シード体１１２と接し、かつ上記シリコンから電気的に分離されている。例えば、ウェル領域４０４が、ベース基板４０２と異なる伝導型を有して、ウェル領域４０４とベース基板４０２との界面においてＰＮ接合が形成される。当該ＰＮ接合によってウェル領域４０４とベース基板４０２とが電気的に分離される。シード体１１２が、ウェル領域４０４に接して形成される。発光ダイオード１２０が、シード体１１２を介して、ウェル領域４０４と電気的に結合される。図１２において、発光ダイオード１２０の代わりにサイリスタまたは抵抗素子が設けられていてもよい。
　図１３は、他の実施形態にかかる発光デバイス５００の断面図を示す。発光デバイス５００は、ベース基板５０２、阻害体１０６、シード体１１２、発光ダイオード１２０、および電極１３２を備える。発光デバイス５００は、図１に示す発光デバイス１００と比べて、ベース基板５０２のみが異なる。阻害体１０６、シード体１１２、発光ダイオード１２０、および電極１３２ついては、図１において既に説明したので、説明を省略する。
　ベース基板５０２は、表面がシリコンである。ベース基板５０２は、中抵抗または低抵抗のシリコン部を含む。例えば、図１３に示すベース基板５０２は、中抵抗または低抵抗のＳｉ基板であってよい。ベース基板５０２の伝導型は、シード体１１２に接するＮ型半導体１２２の伝導型と同じである。複数の発光ダイオード１２０は、シード体１１２およびベース基板５０２を介して、電気的に並列に接続される。
　図１４は、他の実施形態にかかる発光デバイス６００の断面を示す。発光デバイス６００は、ベース基板１０２、阻害体１０６、シード体１１２、発光ダイオード１２０、電極１３２、ウェル領域６０３、抵抗素子６４２、ドレイン６５２、ゲート絶縁層６５４、ゲート電極６５６、およびソース６５８を備える。ベース基板１０２、阻害体１０６、シード体１１２、発光ダイオード１２０、および電極１３２については、図１において既に説明したので、説明を省略する。
　ウェル領域６０３、ドレイン６５２、ゲート絶縁層６５４、ゲート電極６５６およびソース６５８は、ベース基板１０２のシリコン部に形成されたＦＥＴ（電界効果トランジスタ）を構成する。当該ＦＥＴのドレイン６５２は、抵抗素子６４２、ウェル領域４０４、およびシード体１１２を介して発光ダイオード１２０と電気的に接続される。当該ＦＥＴが、発光ダイオード１２０を駆動する駆動回路に含まれる。
　抵抗素子６４２は、ベース基板１０２のシリコン部に形成される。抵抗素子６４２は、発光ダイオード１２０を駆動する駆動回路に含まれる。抵抗素子６４２の抵抗値は、組成、ドーピング濃度、断面積、長さ等によって調整できる。
　図１５から図２１は、発光デバイス６００の製造過程の断面図を示す。以下、図面を用いて発光デバイス６００の製造方法を説明する。発光デバイス６００の製造方法は、シリコン素子を形成する段階、阻害体１０６を形成する段階、シード体１１２を形成する段階、および発光ダイオード１２０を形成する段階を備える。
　シリコン素子を形成する段階において、図１５に示すように、高抵抗Ｓｉベース基板１０２の上に、マスクパターン６７２を形成して、イオン注入により、ウェル領域６０３を形成する。マスクパターン６７２は、例えばフォトレジストマスクである。マスクパターン６７２は、酸化シリコン、窒化シリコン、またはこれらの積層体からなるマスクであってよい。
　例えば、ＣＶＤによって、ベース基板１０２の表面に酸化シリコン膜を形成した後、エッチング等のフォトリソグラフィ法により、ウェル領域６０３が形成されるべき部位に、酸化シリコン膜の開口６７４を形成することでマスクパターン６７２を形成することができる。Ｎ型ウェルを形成する場合には、リン（Ｐ）等の５族元素イオンを注入する。Ｐ型ウェルを形成する場合には、ボロン（Ｂ）等の３族元素イオンを注入する。イオン注入後に、注入したイオンを拡散させるべくベース基板１０２を加熱する拡散加熱を施してもよい。
　図１６に示すように、マスクパターン６７２を除去して、ゲート絶縁層を構成する酸化シリコン膜６７５およびゲート電極を構成するポリシリコン膜６７６を順に堆積する。酸化シリコン膜６７５およびポリシリコン膜６７６は、ＣＶＤ法により成膜することができる。酸化シリコン膜６７５およびポリシリコン膜６７６におけるドレイン６５２およびソース６５８が形成されるべき部位に、エッチング等のフォトリソグラフィ法により、開口６７７を形成して、イオン注入する。ドレイン６５２およびソース６５８の伝導型は、ウェル領域６０３の伝導型と逆である。イオン注入後に、拡散加熱を施してもよい。
　図１７に示すように、ゲート絶縁層６５４およびゲート電極６５６が形成されるべき部位以外の酸化シリコン膜６７５およびポリシリコン膜６７６をエッチング等のフォトリソグラフィ法により除去する。続いて、抵抗素子を形成するために用いるマスクパターン６７８を形成する。マスクパターン６７８は、例えばフォトレジストマスクである。マスクパターン６７８は、酸化シリコン、窒化シリコン、またはこれらの積層体からなるマスクであってもよい。
　次に、抵抗素子を形成すべき位置に対応するマスクパターン６７８の一部の領域に、開口６８２を形成する。マスクパターン６７８は、マスクパターン６７２と同様の方法によって形成されてよい。そして、開口６８２を介してベース基板１０２にイオン注入することによって、抵抗素子６４２を形成する。抵抗素子６４２の伝導型は、ドレイン６５２およびソース６５８の伝導型と同じである。開口６８２の形状およびイオン注入量によって、抵抗素子６４２の抵抗値を調整することができる。
　阻害体１０６を形成する工程において、図１８に示すように、ベース基板１０２のシリコン部に形成されるＦＥＴおよび抵抗素子６４２を覆う阻害体１０６を形成して、阻害体１０６に、ベース基板１０２に達する開口１０８を形成する。例えば、ＣＶＤ法によって、ベース基板１０２の全面に、阻害体１０６となる酸化シリコン膜を形成して、エッチング等フォトリソグラフィ法により、シード体１１２が形成されるべき部位に、ベース基板１０２に達する開口１０８を形成する。続いて、図１８に示すように、イオン注入を行うことによって、図１９に示すように、ウェル領域４０４を形成する。ウェル領域４０４の伝導型は、ドレイン６５２およびソース６５８の伝導型と同じである。
　シード体１１２を形成する段階において、図２０に示すように、開口１０８の内部に、選択エピタキシャル成長法により、組成がＣｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１－ｘ１－ｙ１－ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）であるシード体１１２を形成する。エピタキシャル成長法は、例えば、ＣＶＤ法、ＭＯＣＶＤ法、ＭＢＥ法、ＡＬＤ法を含む。例えば、シード体１１２として、ＣＶＤ法によりＳｉＧｅ結晶を形成してよい。阻害体１０６の表面では、シード体１１２のエピタキシャル成長が阻害されるので、開口１０８の内部においてシード体１１２が選択的にエピタキシャル成長する。シード体１１２は、加熱されてよい。
　発光ダイオード１２０を形成する段階において、図２１に示すように、シード体１１２に接して、シード体１１２と格子整合または擬格子整合するＮ型半導体１２２およびＰ型半導体１２４を形成する。その後、図１４に示すように、電極１３２を形成する。電極１３２の形成方法は、発光デバイス１００と同様なので、説明を省略する。
　以上の説明は、発光デバイス６００の製造方法における各プロセスの順序を限定するものではない。例えば、まず、阻害体１０６を形成する段階、シード体１１２を形成する段階、および発光ダイオード１２０を形成する段階を完了してから、シリコン素子を形成してもよい。
　図２２は、他の実施形態である発光デバイス７００の断面の一例を示す。発光デバイス７００は、ベース基板１０２、阻害体１０６、シード体１１２、発光ダイオード１２０、および電極１３２を備える。発光デバイス７００は、図１に示す発光デバイス１００と同じ構成要素を含むが、発光デバイス１００と比べて、多くの発光ダイオード１２０を含み、次の点において相違する。
　阻害体１０６には、複数の開口１０８が規則的に配列されている。当該複数の開口１０８のうち一部の開口の各々に、シード体１１２が形成される。シード体１１２の上に発光ダイオード１２０が形成されてよい。当該複数の発光ダイオード１２０が規則的に配列されてよい。図２２は、複数の発光ダイオード１２０を横一列に配列した例を示す。例えば、このように発光ダイオード１２０を配列することにより、ＬＥＤアレイを構成することができる。当該ＬＥＤアレイは、例えばプリンタヘッドに利用される。
　ここで、「規則的に配列」とは、ある一定の規則に従って配列することをいう。例えば、ｘ軸方向に一定の間隔で一列に配列すること、ｙ軸方向に一定の間隔で一列に配列すること、ｘ軸およびｙ軸にそれぞれ一定の間隔で格子状に配列すること、または千鳥格子状に配列すること等が含まれる。例えば、複数の開口が規則的に格子状に配列され、複数の開口の一部の開口にセルが設けられてもよい。それらのセルは、規則的に千鳥格子的に、隣接する列ごとに異なる配列で設けられてもよい。それらのセルの少なくとも一部または全部が発光セルとして機能してもよい。開口の配列の規則性と、セルの配列の規則性とは、同じであってもよく、異なってもよい。
　各発光ダイオード１２０は、それぞれ当該発光ダイオード１２０を駆動する回路を有してよい。当該駆動回路は、例えば図８Ａに示した抵抗素子３２０または図８Ｂに示したサイリスタ２２０を含む。当該駆動回路は、図１４に示したシリコン素子を含んでもよい。例えば、当該駆動回路は、ベース基板１０２に含まれるシリコンに形成されたトランジスタおよび抵抗素子等を含む。
　図２２において、発光デバイス７００が複数の発光ダイオード１２０を有する例を示したが、発光デバイス７００は、複数のサイリスタを有してもよい。また、上記複数の開口１０８のうち一部の開口の各々に、シード体１１２が形成され、図８Ａに示した抵抗素子３２０が形成されてもよい。当該複数の抵抗素子３２０が規則的に配列されてもよい。
１００　発光デバイス、１０２　ベース基板、１０６　阻害体、１０８　開口、１１２　シード体、１２０　発光ダイオード、１２２　Ｎ型半導体、１２４　Ｐ型半導体、１３２　電極、１３４　電極、２００　発光デバイス、２２０　サイリスタ、２２２　Ｐ型半導体、２２４　Ｎ型半導体、２２６　Ｐ型半導体、２２８　Ｎ型半導体、２３２　ゲート電極、２３４　カソード電極、２３６　アノード電極、３００　発光デバイス、３２０　抵抗素子、３３２　電極、４００　発光デバイス、４０２　ベース基板、４０４　ウェル領域、５００　発光デバイス、５０２　ベース基板、６００　発光デバイス、６０３　ウェル領域、６４２　抵抗素子、６５２　ドレイン、６５４　ゲート絶縁層、６５６　ゲート電極、６５８　ソース、６７２　マスクパターン、６７４　開口、６７５　酸化シリコン膜、６７６　ポリシリコン膜、６７７　開口、６７８　マスクパターン、６８２　開口、７００　発光デバイス

Claims (17)

  1. 　シリコンを含むベース基板と、
    　前記ベース基板に接して形成された複数のシード体と、
    　各々対応するシード体に格子整合または擬格子整合する複数の３－５族化合物半導体と
    　を備え、
    　前記複数の３－５族化合物半導体のうちの少なくとも１つには、供給される電流に応じて発光する発光素子が形成されており、
    　前記複数の３－５族化合物半導体のうち、前記発光素子が形成された３－５族化合物半導体以外の少なくとも１つの３－５族化合物半導体には、前記発光素子に供給される電流を制限する電流制限素子が形成されている発光デバイス。
  2. 　前記ベース基板の上方に形成され、前記ベース基板の少なくとも一部の領域を露出する複数の開口を有し、結晶成長を阻害する阻害体をさらに備え、
    　前記複数のシード体が、前記複数の開口の内部に形成されている請求項１に記載の発光デバイス。
  3. 　前記複数のシード体の組成は、Ｃｘ１Ｓｉｙ１Ｇｅｚ１Ｓｎ１－ｘ１－ｙ１－ｚ１（０≦ｘ１＜１、０≦ｙ１≦１、０≦ｚ１≦１、かつ０＜ｘ１＋ｙ１＋ｚ１≦１）である請求項１に記載の発光デバイス。
  4. 　前記ベース基板と前記シード体との界面に接して、前記ベース基板内に、組成がＣｘ２Ｓｉｙ２Ｇｅｚ２Ｓｎ１－ｘ２－ｙ２－ｚ２（０≦ｘ２＜１、０＜ｙ２≦１、０≦ｚ２≦１、かつ０＜ｘ２＋ｙ２＋ｚ２≦１）である界面領域を含み、
    　前記シード体におけるｘ１と前記領域におけるｘ２とが、ｘ１＞ｘ２の関係であり、
    　前記シード体におけるｙ１と前記領域におけるｙ２とが、ｙ１＜ｙ２の関係であり、
    　前記シード体におけるｚ１と前記領域におけるｚ２とが、ｚ１＞ｚ２の関係であり、
    　前記シード体における（１－ｘ１－ｙ１－ｚ１）と前記領域における（１－ｘ２－ｙ２－ｚ２）とが、（１－ｘ１－ｙ１－ｚ１）＞（１－ｘ２－ｙ２－ｚ２）の関係である請求項３に記載の発光デバイス。
  5. 　前記ベース基板が、前記複数のシード体と接するウェル領域を有し、
    　前記発光素子は、前記複数のシード体および前記ウェル領域を介して前記電流制限素子と電気的に結合される請求項１に記載の発光デバイス。
  6. 　前記電流制限素子が、前記発光素子に供給される電流を制限する抵抗素子である請求項１に記載の発光デバイス。
  7. 　前記抵抗素子が、キャリアをトラップするキャリアトラップを含む請求項６に記載の発光デバイス。
  8. 　前記電流制限素子が、前記発光素子に供給される電流をスイッチングするサイリスタである請求項１に記載の発光デバイス。
  9. 　前記サイリスタは、Ｐ型半導体、Ｎ型半導体、Ｐ型半導体、およびＮ型半導体がこの順に積層された積層体を含む請求項８に記載の発光デバイス。
  10. 　前記シリコンは、前記複数のシード体に接する前記複数の３－５族化合物半導体の伝導型と同じ伝導型を有する請求項１に記載の発光デバイス。
  11. 　前記ベース基板の前記シリコンを含む領域に形成されたシリコン素子をさらに備え、
    　前記シリコン素子が、前記発光素子に電流を供給する請求項１に記載の発光デバイス。
  12. 　前記阻害体に、前記複数の開口が等間隔で配列されている請求項２に記載の発光デバイス。
  13. 　表面がシリコンであるベース基板に接して複数のシード体を形成する段階と、
    　各々対応するシード体に格子整合または擬格子整合する複数の３－５族化合物半導体を結晶成長させる段階と、
    　前記複数の３－５族化合物半導体のうちの少なくとも１つに、供給される電流に応じて発光する発光素子を形成する段階と、
    　前記複数の３－５族化合物半導体のうち、前記発光素子が形成された３－５族化合物半導体以外の少なくとも１つの３－５族化合物半導体に、前記発光素子に供給される電流を制御する電流制限素子を形成する段階と
    　を備える発光デバイスの製造方法。
  14. 　前記複数のシード体を形成する段階と、
    　前記複数の３－５族化合物半導体を結晶成長させる段階との間に、
    　前記複数のシード体を加熱する段階をさらに備える請求項１３に記載の発光デバイスの製造方法。
  15. 　前記複数のシード体を形成する段階の前に、
    　前記ベース基板の上方に、前記ベース基板の少なくとも一部の領域を露出する複数の開口を有し、結晶成長を阻害する阻害体を形成する段階をさらに備え、
    　前記複数のシード体を形成する段階において、前記複数のシード体を、前記複数の開口の内部に形成する請求項１３に記載の発光デバイスの製造方法。
  16. 　シリコンを含むベース基板と、
    　前記ベース基板に接して形成された複数のシード体と、
    　各々対応するシード体に格子整合または擬格子整合する複数の３－５族化合物半導体と
    　を備え、
    　前記複数の３－５族化合物半導体のうちの少なくとも１つが、供給される電流に応じて光を出力する発光半導体となり得る半導体であり、
    　前記複数の３－５族化合物半導体のうち、前記発光半導体となり得る半導体以外の少なくとも１つの３－５族化合物半導体が、Ｐ型半導体、Ｎ型半導体、Ｐ型半導体、およびＮ型半導体がこの順に積層された積層体を含む半導体基板。
  17. 　表面がシリコンであるベース基板に接して複数のシード体を形成する段階と、
    　各々対応するシード体に格子整合または擬格子整合する複数の３－５族化合物半導体を結晶成長させる段階と
    　を備え、
    　前記複数の３－５族化合物半導体を結晶成長させる段階が、
    　前記複数の３－５族化合物半導体のうちの少なくとも１つとして、供給される電流に応じて光を出力する発光半導体となり得る半導体を形成する段階と、
    　前記複数の３－５族化合物半導体のうち、前記発光半導体となり得る半導体以外の少なくとも１つの３－５族化合物半導体として、Ｐ型半導体、Ｎ型半導体、Ｐ型半導体、およびＮ型半導体をこの順に積層して形成する段階と
    　を含む半導体基板の製造方法。
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