WO2010125931A1 - 半導体発光素子および半導体発光素子の製造方法 - Google Patents

半導体発光素子および半導体発光素子の製造方法 Download PDF

Info

Publication number
WO2010125931A1
WO2010125931A1 PCT/JP2010/056834 JP2010056834W WO2010125931A1 WO 2010125931 A1 WO2010125931 A1 WO 2010125931A1 JP 2010056834 W JP2010056834 W JP 2010056834W WO 2010125931 A1 WO2010125931 A1 WO 2010125931A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
conductive layer
light emitting
group iii
iii nitride
Prior art date
Application number
PCT/JP2010/056834
Other languages
English (en)
French (fr)
Inventor
健彦 岡部
享祐 舛谷
高史 程田
Original Assignee
昭和電工株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 昭和電工株式会社 filed Critical 昭和電工株式会社
Priority to US13/258,959 priority Critical patent/US9018657B2/en
Publication of WO2010125931A1 publication Critical patent/WO2010125931A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H01L33/405—Reflective materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen

Definitions

  • the present invention relates to a semiconductor light emitting device using a group III nitride semiconductor and a method for manufacturing the semiconductor light emitting device.
  • a semiconductor light-emitting device using a group III nitride semiconductor such as GaN is usually configured by forming a group III nitride semiconductor layer including a light emitting layer on a substrate such as sapphire.
  • the semiconductor light emitting device is mounted on the wiring substrate by flip chip, so that the light output from the light emitting layer is emitted to the outside through the substrate.
  • a transparent conductive layer made of a metal oxide is formed on the surface of the group III nitride semiconductor layer opposite to the contact surface with the substrate, and the transparent conductive layer is further made of silver or the like. It is known that a reflection layer is formed so that light output from the light emitting layer to the side opposite to the substrate is reflected toward the substrate side (see Patent Document 1).
  • this positive electrode Is composed of a first semiconductor film made of oxide, a metal film formed on the first semiconductor film, and a second semiconductor film made of oxide and formed on the metal film.
  • silver used for the reflective layer is a material that easily causes migration.
  • a metal layer for example, is formed on the reflective layer to protect the reflective layer containing silver, the reflectivity is reduced due to the roughening of the interface of the reflective layer due to the migration of silver, resulting in light emission. There was a risk of lowering the extraction efficiency.
  • An object of the present invention is to suppress a decrease in light extraction efficiency in a semiconductor light emitting device mounted by flip chip.
  • a semiconductor light emitting device to which the present invention is applied has a group III nitride semiconductor layer including a light emitting layer that emits light when energized, and a light transmission property for light emitted from the light emitting layer, and the group III nitride semiconductor layer is laminated
  • the conductive layer is composed of a metal layer laminated on the transparent conductive layer and the conductive metal oxide, and is laminated on the metal layer and used for electrical connection with the outside, and has conductivity
  • a transparent conductive layer made of metal, and a laminated conductive layer, a metal layer, and a conductive layer are provided so as to cover the group III nitride semiconductor layer.
  • the transparent conductive layer may include indium oxide as a metal oxide.
  • the transparent conductive layer may further include zinc oxide as a metal oxide.
  • the transparent substrate can be characterized by comprising a sapphire single crystal.
  • the conductive layer may be formed in a non-contact manner with the group III nitride semiconductor layer.
  • the metal layer and the coating layer may be arranged in a non-contact manner. Then, any one of the transparent conductive layer, the metal layer, and the conductive layer is inclined along the upper surface formed along the surface of the group III nitride semiconductor layer and the periphery of the upper surface toward the group III nitride semiconductor layer. And a surface.
  • a semiconductor light emitting device to which the present invention is applied is laminated on a substrate including a substrate and a light emitting layer that emits light when energized, and light emitted from the light emitting layer is transmitted through the substrate. It consists of a group III nitride semiconductor layer that outputs to the outside, and a metal oxide that has optical transparency and conductivity with respect to light emitted from the light emitting layer, and is laminated on the opposite side of the substrate of the group III nitride semiconductor layer.
  • the conductive layer used for electrical connection to the outside and the conductive metal, and the transparent conductive layer, the metal layer, and the conductive layer to be laminated are covered with the group III nitride semiconductor layer. And a coating layer provided on .
  • the transparent conductive layer may include indium oxide as a metal oxide.
  • the transparent conductive layer may further include zinc oxide as a metal oxide.
  • the substrate may be formed of a sapphire single crystal.
  • the conductive layer may be formed in a non-contact manner with the group III nitride semiconductor layer.
  • the metal layer and the coating layer may be arranged in a non-contact manner. Then, any one of the transparent conductive layer, the metal layer, and the conductive layer is inclined along the upper surface formed along the surface of the group III nitride semiconductor layer and the periphery of the upper surface toward the group III nitride semiconductor layer. And a surface.
  • a method for manufacturing a semiconductor light emitting device to which the present invention is applied includes a step of forming a group III nitride semiconductor layer including a light emitting layer on a substrate, and a group III nitride semiconductor layer.
  • Forming a structured conductive layer Removing the first mask from the metal semiconductor layer, and expanding to the group III nitride semiconductor layer from the inlet side toward the group III nitride semiconductor layer side and located at the periphery of the conductive layer and the conductive layer.
  • the diameter of the second opening in the second mask is set to be larger than the diameter of the first opening in the first mask. Can be characterized.
  • FIG. 7 is a diagram (continued) for explaining an example of the method for manufacturing the first electrode of the semiconductor light-emitting element shown in FIG. 6.
  • FIG. 7 is a diagram (continued) for explaining an example of the method for manufacturing the first electrode of the semiconductor light-emitting element shown in FIG. 6.
  • FIG. 7 is a diagram (continued) for explaining an example of the method for manufacturing the first electrode of the semiconductor light-emitting element shown in FIG. 6.
  • FIG. 1 shows an example of a schematic cross-sectional view of a semiconductor light emitting device (light emitting diode) 1 to which the present embodiment is applied
  • FIG. 2 shows the semiconductor light emitting device 1 shown in FIG. 1 as viewed from the II direction shown in FIG.
  • FIG. 3 shows an example of a schematic plan view
  • FIG. 3 shows an example of a schematic cross-sectional view of a laminated semiconductor layer constituting a semiconductor light emitting element.
  • the semiconductor light emitting device 1 includes a substrate 110 as an example of a transparent substrate, an intermediate layer 120 stacked on the substrate 110, and a base layer 130 stacked on the intermediate layer 120. Further, the semiconductor light emitting device 1 includes an n-type semiconductor layer 140 stacked on the base layer 130, a light-emitting layer 150 stacked on the n-type semiconductor layer 140, and a p-type semiconductor layer stacked on the light-emitting layer 150. 160.
  • the n-type semiconductor layer 140, the light emitting layer 150, and the p-type semiconductor layer 160 are collectively referred to as a laminated semiconductor layer 100 as necessary.
  • the semiconductor light emitting device 1 includes the first electrode 170 formed on the upper surface 160c of the p-type semiconductor layer 160, and a part of the stacked p-type semiconductor layer 160, light-emitting layer 150, and n-type semiconductor layer 140 cut. And a second electrode 180 formed on the semiconductor layer exposed surface 140c of the n-type semiconductor layer 140 exposed by the lack. Furthermore, the semiconductor light emitting device 1 further includes a protective layer 190 stacked on the first electrode 170 and the second electrode 180. However, the protective layer 190 is formed so as to expose a part of the upper surface in FIG. 1 in each of the first electrode 170 and the second electrode 180. As described above, the semiconductor light emitting device 1 of the present embodiment has a structure in which the first electrode 170 and the second electrode 180 are formed on one surface side.
  • the description of the protective layer 190 is omitted, and the first electrode 170 (more specifically, a coating layer 174 described later) and the second electrode 180 are covered with the protective layer 190.
  • a non-existing region is surrounded by a broken line.
  • a second conductive layer 173 (details will be described later) provided on the back surface of the coating layer 174 is indicated by a one-dot chain line.
  • the first electrode 170 is a positive electrode and the second electrode 180 is a negative electrode, and a laminated semiconductor layer 100 (more specifically, p-type) as an example of a group III nitride semiconductor layer is interposed therebetween.
  • the light emitting layer 150 emits light by passing a current through the type semiconductor layer 160, the light emitting layer 150, and the n type semiconductor layer 140).
  • the substrate 110 is not particularly limited as long as a group III nitride semiconductor crystal is epitaxially grown on the surface, and various substrates can be selected and used.
  • the semiconductor light emitting element 1 of the present embodiment is flip-chip mounted so as to extract light from the substrate 110 side, as described later, it has a light transmittance with respect to the light emitted from the light emitting layer 150. It is preferable.
  • sapphire zinc oxide, magnesium oxide, zirconium oxide, magnesium aluminum oxide, gallium oxide, indium oxide, lithium gallium oxide, lithium aluminum oxide, neodymium gallium oxide, lanthanum strontium aluminum tantalum, strontium titanium oxide, titanium oxide, etc.
  • a substrate 110 made of can be used. Further, among the above materials, it is particularly preferable to use sapphire whose C surface is a main surface as the substrate 110. When sapphire is used as the substrate 110, an intermediate layer 120 (buffer layer) is preferably formed on the C surface of sapphire.
  • the laminated semiconductor layer 100 is a layer made of, for example, a group III nitride semiconductor. As shown in FIG. 1, the n-type semiconductor layer 140, the light emitting layer 150, and the p-type semiconductor layer 160 are formed on the substrate 110. These are stacked in this order. As shown in FIG. 3, each of the n-type semiconductor layer 140, the light emitting layer 150, and the p-type semiconductor layer 160 may be composed of a plurality of semiconductor layers. Furthermore, the laminated semiconductor layer 100 may further be referred to as including the base layer 130 and the intermediate layer 120.
  • the n-type semiconductor layer 140 conducts electricity in the first conductivity type using electrons as carriers, and the p-type semiconductor layer 160 serves as the second conductivity type that uses holes as carriers. Conducts electricity.
  • the stacked semiconductor layer 100 can be formed with good crystallinity when formed by the MOCVD method, a semiconductor layer having crystallinity superior to that of the MOCVD method can be formed by optimizing the conditions also by the sputtering method. .
  • description will be made sequentially.
  • the intermediate layer 120 is preferably made of polycrystalline Al x Ga 1-x N ( 0 ⁇ x ⁇ 1) , and more preferably those of the single crystal Al x Ga 1-x N ( 0 ⁇ x ⁇ 1) .
  • the intermediate layer 120 can be, for example, made of polycrystalline Al x Ga 1-x N (0 ⁇ x ⁇ 1) and having a thickness of 0.01 to 0.5 ⁇ m. If the thickness of the intermediate layer 120 is less than 0.01 ⁇ m, the intermediate layer 120 may not sufficiently obtain an effect of relaxing the difference in lattice constant between the substrate 110 and the base layer 130.
  • the intermediate layer 120 has a function of relaxing the difference in lattice constant between the substrate 110 and the base layer 130 and facilitating the formation of a c-axis oriented single crystal layer on the (0001) plane (C plane) of the substrate 110. . Therefore, when the single crystal base layer 130 is stacked on the intermediate layer 120, the base layer 130 with higher crystallinity can be stacked.
  • the intermediate layer forming step is preferably performed, but may not be performed.
  • the intermediate layer 120 may have a hexagonal crystal structure made of a group III nitride semiconductor. Further, the group III nitride semiconductor crystal forming the intermediate layer 120 may have a single crystal structure, and preferably has a single crystal structure. By controlling the growth conditions, the group III nitride semiconductor crystal grows not only in the upward direction but also in the in-plane direction to form a single crystal structure. Therefore, by controlling the film forming conditions of the intermediate layer 120, the intermediate layer 120 made of a crystal of a group III nitride semiconductor having a single crystal structure can be obtained.
  • the buffer function of the intermediate layer 120 works effectively, so that the group III nitride semiconductor formed thereon has a good orientation. It becomes a crystal film having the property and crystallinity.
  • the group III nitride semiconductor crystal forming the intermediate layer 120 can be formed into a columnar crystal (polycrystal) having a texture based on a hexagonal column by controlling the film forming conditions.
  • the columnar crystal consisting of the texture here is a crystal that is separated by forming a crystal grain boundary between adjacent crystal grains, and is itself a columnar shape as a longitudinal sectional shape.
  • the film thickness of the underlayer 130 is preferably 0.1 ⁇ m or more, more preferably 0.5 ⁇ m or more, and most preferably 1 ⁇ m or more.
  • An Al x Ga 1-x N layer with good crystallinity is more easily obtained when the thickness is increased.
  • it is desirable that the underlayer 130 is not doped with impurities. However, when p-type or n-type conductivity is required, acceptor impurities or donor impurities can be added.
  • the n-type semiconductor layer 140 as an example of the first semiconductor layer is preferably composed of an n-contact layer 140a and an n-cladding layer 140b.
  • the n contact layer 140a can also serve as the n clad layer 140b.
  • the base layer 130 described above may be included in the n-type semiconductor layer 140.
  • the n contact layer 140 a is a layer for providing the second electrode 180.
  • the n contact layer 140a is preferably composed of an Al x Ga 1-x N layer (0 ⁇ x ⁇ 1, preferably 0 ⁇ x ⁇ 0.5, more preferably 0 ⁇ x ⁇ 0.1). .
  • the n-contact layer 140a is preferably doped with an n-type impurity, and the n-type impurity is preferably 1 ⁇ 10 17 to 1 ⁇ 10 20 / cm 3 , preferably 1 ⁇ 10 18 to 1 ⁇ 10 19 / cm. When it is contained at a concentration of 3 , it is preferable in that good ohmic contact with the second electrode 180 can be maintained. Although it does not specifically limit as an n-type impurity, For example, Si, Ge, Sn, etc. are mentioned, Preferably Si and Ge are mentioned.
  • the thickness of the n contact layer 140a is preferably 0.5 to 5 ⁇ m, and more preferably set to a range of 1 to 3 ⁇ m. When the thickness of the n-contact layer 140a is in the above range, the crystallinity of the semiconductor is maintained well.
  • n-clad layer 140b is preferably provided between the n-contact layer 140a and the light emitting layer 150.
  • the n-cladding layer 140b is a layer that injects carriers into the light emitting layer 150 and confines carriers.
  • the n-clad layer 140b can be formed of AlGaN, GaN, GaInN, or the like. Alternatively, a heterojunction of these structures or a superlattice structure in which a plurality of layers are stacked may be used.
  • the n-cladding layer 140b is formed of GaInN, it is desirable to make it larger than the band gap of GaInN of the light emitting layer 150.
  • the film thickness of the n-clad layer 140b is not particularly limited, but is preferably 0.005 to 0.5 ⁇ m, and more preferably 0.005 to 0.1 ⁇ m.
  • the n-type doping concentration of the n-clad layer 140b is preferably 1 ⁇ 10 17 to 1 ⁇ 10 20 / cm 3 , more preferably 1 ⁇ 10 18 to 1 ⁇ 10 19 / cm 3 . A doping concentration within this range is preferable in terms of maintaining good crystallinity and reducing the operating voltage of the light emitting element.
  • n-cladding layer 140b is a layer including a superlattice structure, a detailed illustration is omitted, but an n-side first layer made of a group III nitride semiconductor having a thickness of 100 angstroms or less and It may include a structure in which an n-side second layer made of a group III nitride semiconductor having a composition different from that of the n-side first layer and having a film thickness of 100 angstroms or less is stacked. Further, the n-cladding layer 140b may include a structure in which n-side first layers and n-side second layers are alternately and repeatedly stacked. The GaInN and GaN alternate structures or GaInN having different compositions. It is preferable that they have an alternating structure.
  • a single quantum well structure or a multiple quantum well structure can be employed.
  • a well layer 150b having a quantum well structure as shown in FIG. 3 a group III nitride semiconductor layer made of Ga 1-y In y N (0 ⁇ y ⁇ 0.4) is usually used.
  • the film thickness of the well layer 150b can be set to a film thickness at which a quantum effect can be obtained, for example, 1 to 10 nm, and preferably 2 to 6 nm from the viewpoint of light emission output.
  • the Ga 1-y In y N is used as the well layer 150b, and Al z Ga 1-z N (0 ⁇ z ⁇ 0) having a larger band gap energy than the well layer 150b. .3) is defined as a barrier layer 150a.
  • the well layer 150b and the barrier layer 150a may or may not be doped with impurities by design.
  • the p-type semiconductor layer 160 as an example of the second semiconductor layer is generally composed of a p-cladding layer 160a and a p-contact layer 160b.
  • the p contact layer 160b can also serve as the p clad layer 160a.
  • the p-cladding layer 160a is a layer that performs confinement of carriers in the light emitting layer 150 and injection of carriers.
  • the p-cladding layer 160a is not particularly limited as long as it has a composition larger than the band gap energy of the light-emitting layer 150 and can confine carriers in the light-emitting layer 150, but is preferably Al x Ga 1-x N. (0 ⁇ x ⁇ 0.4).
  • the p-cladding layer 160a is made of such AlGaN from the viewpoint of confining carriers in the light-emitting layer 150.
  • the thickness of the p-cladding layer 160a is not particularly limited, but is preferably 1 to 400 nm, and more preferably 5 to 100 nm.
  • the p-type doping concentration of the p-cladding layer 160a is preferably 1 ⁇ 10 18 to 1 ⁇ 10 21 / cm 3 , more preferably 1 ⁇ 10 19 to 1 ⁇ 10 20 / cm 3 . When the p-type dope concentration is in the above range, a good p-type crystal can be obtained without reducing the crystallinity.
  • the p-cladding layer 160a may have a superlattice structure in which a plurality of layers are stacked, and preferably has an alternating structure of AlGaN and AlGaN or an alternating structure of AlGaN and GaN.
  • the p contact layer 160 b is a layer for providing the first electrode 170.
  • the p contact layer 160b is preferably Al x Ga 1-x N (0 ⁇ x ⁇ 0.4).
  • Al composition is in the above range, it is preferable in that good crystallinity and good ohmic contact with the first electrode 170 can be maintained.
  • a p-type impurity (dopant) is contained at a concentration of 1 ⁇ 10 18 to 1 ⁇ 10 21 / cm 3 , preferably 5 ⁇ 10 19 to 5 ⁇ 10 20 / cm 3 , good ohmic contact can be obtained. It is preferable in terms of maintenance, prevention of crack generation, and good crystallinity.
  • the thickness of the p contact layer 160b is not particularly limited, but is preferably 0.01 to 0.5 ⁇ m, more preferably 0.05 to 0.2 ⁇ m. When the film thickness of the p contact layer 160b is within this range, it is preferable in terms of light emission output.
  • the first electrode 170 includes a first conductive layer 171 stacked on the p-type semiconductor layer 160, a reflective layer 172 (also referred to as a metal layer) stacked on the first conductive layer 171, and the reflective layer 172.
  • a second conductive layer 173 stacked thereon and a cover layer 174 provided to cover the first conductive layer 171, the reflective layer 172, and the second conductive layer 173 with respect to the p-type semiconductor layer 160 are provided. .
  • a first conductive layer 171 is stacked on the p-type semiconductor layer 160.
  • the first conductive layer 171 (see FIG. 1) is a p-type semiconductor layer partially removed by means such as etching in order to form the second electrode 180.
  • it is formed so as to cover almost the entire surface except the peripheral edge portion of the upper surface 160c of 160, it is not limited to such a shape, and it may be formed in a lattice shape or a tree shape with a gap.
  • the first conductive layer 171 is hidden behind the second conductive layer 173 because it is formed on the back side.
  • the first conductive layer 171 has an ohmic contact with the p-type semiconductor layer 160 and has a low contact resistance with the p-type semiconductor layer 160. Moreover, in this semiconductor light emitting element 1, since the light from the light emitting layer 150 is taken out to the substrate 110 side through the reflective layer 172, it is preferable to use the first conductive layer 171 having excellent light transmittance. Furthermore, in order to uniformly diffuse the current over the entire surface of the p-type semiconductor layer 160, it is preferable to use the first conductive layer 171 having excellent conductivity and a small resistance distribution. In the present embodiment, the thickness of the first conductive layer 171 is set to 5 nm (50 mm).
  • the thickness of the first conductive layer 171 can be selected from a range of 2 nm to 18 nm.
  • the thickness of the first conductive layer 171 is less than 2 nm, ohmic contact with the p-type semiconductor layer 160 may be difficult, and if the thickness of the first conductive layer 171 is greater than 18 nm, light emission occurs. In some cases, the light transmission from the layer 150 and the light transmission from the reflection layer 172 are not preferable.
  • the first conductive layer 171 is a transparent conductive layer.
  • an oxide conductive material that has high light transmittance with respect to light having a wavelength emitted from the light-emitting layer 150 is used as the first conductive layer 171.
  • a part of the oxide containing In is preferable in that both light transmittance and conductivity are superior to other transparent conductive films.
  • the conductive oxide containing In for example, ITO (indium tin oxide (In 2 O 3 —SnO 2 )), IZO (indium zinc oxide (In 2 O 3 —ZnO)), IGO (indium gallium oxide (In 2 O 3 —Ga 2 O 3 )), ICO (indium cerium oxide (In 2 O 3 —CeO 2 )) and the like.
  • a dopant such as fluorine may be added.
  • an oxide containing no In for example, a conductive material such as SnO 2 , ZnO 2 , or TiO 2 doped with carriers may be used.
  • the first conductive layer 171 can be formed by providing these materials by conventional means well known in the art. In addition, after the first conductive layer 171 is formed, thermal annealing may be performed for the purpose of making the first conductive layer 171 transparent and further reducing resistance.
  • the first conductive layer 171 may have a crystallized structure, and in particular, a light-transmitting material including an In 2 O 3 crystal having a hexagonal crystal structure or a bixbite structure (for example, ITO, IZO, etc.) can be preferably used.
  • a light-transmitting material including an In 2 O 3 crystal having a hexagonal crystal structure or a bixbite structure (for example, ITO, IZO, etc.) can be preferably used.
  • IZO containing In 2 O 3 crystal having a hexagonal crystal structure is used as the first conductive layer 171
  • it can be processed into a specific shape using an amorphous IZO film having excellent etching properties, and then heat treatment is performed.
  • By transferring the structure from an amorphous state to a structure including a crystal by, for example, an electrode having a light-transmitting property better than that of an amorphous IZO film.
  • the IZO film used for the first conductive layer 171 it is preferable to use a composition having the lowest specific resistance.
  • the ZnO concentration in IZO is preferably 1 to 20% by mass, and more preferably 5 to 15% by mass. 10% by mass is particularly preferable.
  • Heat treatment of the IZO film used for the first conductive layer 171 is desirably performed in an atmosphere containing no O 2, as the atmosphere containing no O 2, or an inert gas atmosphere such as N 2 atmosphere, or such as N 2 A mixed gas atmosphere of an inert gas and H 2 can be given, and it is desirable to use an N 2 atmosphere or a mixed gas atmosphere of N 2 and H 2 .
  • the heat treatment of the IZO film is performed in an N 2 atmosphere or a mixed gas atmosphere of N 2 and H 2 , for example, the IZO film is crystallized into a film containing In 2 O 3 crystal having a hexagonal structure, It is possible to effectively reduce the sheet resistance of the IZO film.
  • the heat treatment temperature of the IZO film is preferably 500 ° C. to 1000 ° C.
  • the IZO film may not be sufficiently crystallized, and the light transmittance of the IZO film may not be sufficiently high.
  • the IZO film is crystallized, but the light transmittance of the IZO film may not be sufficiently high.
  • the semiconductor layer under the IZO film may be deteriorated.
  • the crystal structure in the IZO film differs depending on the film formation conditions, heat treatment conditions, and the like.
  • the first conductive layer 171 is not limited to a material in terms of adhesiveness to other layers, but is preferably a crystalline material, and particularly in the case of crystalline IZO, may be IZO containing an in 2 O 3 crystals of bytes crystal structure, it may be an IZO containing in 2 O 3 crystals having a hexagonal crystal structure. In particular, IZO containing In 2 O 3 crystal having a hexagonal structure is preferable.
  • an IZO film crystallized by heat treatment is very effective in the embodiment of the present invention because it has better adhesion to the p-type semiconductor layer 160 than an amorphous IZO film.
  • an IZO film crystallized by heat treatment has a lower resistance value than an amorphous IZO film, and thus is preferable in that the forward voltage Vf can be reduced when the semiconductor light emitting device 1 is configured.
  • a reflective layer 172 is stacked on the first conductive layer 171.
  • the reflection layer 172 (see FIG. 1) is formed so as to cover the entire area of the first conductive layer 171 when viewed in plan.
  • the reflective layer 172 is formed on the first conductive layer 171 and is not formed on the p-type semiconductor layer 160. That is, the p-type semiconductor layer 160 and the reflective layer 172 are configured not to be in direct contact with each other.
  • the reflective layer 172 is hidden behind the second conductive layer 173 because it is formed on the back side of the second conductive layer 173, similarly to the first conductive layer 171 described above.
  • the reflective layer 172 as an example of the metal layer is made of Ag (silver).
  • the reason why silver is used for the reflective layer 172 is that it has high light reflectivity with respect to light having a wavelength in a blue to green region emitted from the light emitting layer 150.
  • the reflective layer 172 has a function of supplying power to the p-type semiconductor layer 160 via the first conductive layer 171, and thus has a low resistance value and the first conductive layer 171. This is because it is necessary to keep the contact resistance to a low level.
  • the thickness of the reflective layer 172 is set to 100 nm (1000 mm).
  • the thickness of the reflective layer 172 can be preferably selected from a range of 50 nm or more.
  • the thickness of the reflective layer 172 is less than 50 nm, it may not be preferable in that the performance of reflecting light from the light emitting layer 150 is lowered.
  • Ag alone is used as the reflective layer 172, but an alloy containing Ag may be used.
  • the second conductive layer 173 is stacked on the reflective layer 172. As shown in FIG. 2, the second conductive layer 173 is formed so as to cover the entire region of the reflective layer 172 when viewed in plan. Further, the second conductive layer 173 is formed on the reflective layer 172 and is not formed on the p-type semiconductor layer 160. That is, the p-type semiconductor layer 160 and the second conductive layer 173 are configured not to be in direct contact with each other.
  • the second conductive layer 173 as an example of the conductive layer, it is preferable to use a layer having an ohmic contact with the reflective layer 172 and having a low contact resistance with the reflective layer 172.
  • the second conductive layer 173 does not need a function of transmitting light from the light emitting layer 150, and therefore, unlike the first conductive layer 171, the second conductive layer 173 does not need to have light transmittance.
  • the second conductive layer 173 has a function of supplying power to the p-type semiconductor layer 160 through the reflective layer 172 and the first conductive layer 171, and thus has excellent conductivity.
  • the thickness of the second conductive layer 173 is set to 50 nm (500 mm). In the present embodiment, if the thickness of the second conductive layer 173 is 50 nm or more, it is preferable because migration of silver (Ag) constituting the reflective layer 172 is easily suppressed. On the other hand, if the thickness of the second conductive layer 173 is less than 50 nm, it is not preferable in terms of preventing silver (Ag) migration to the coating layer 174 formed on the second conductive layer 173. Further, if the thickness of the second conductive layer 173 is thicker than 5000 nm, it is not preferable from the viewpoint of increasing the cost of the material. In the present embodiment, each thickness is set so that the thickness of the first conductive layer 171 is thinner than the thickness of the second conductive layer 173.
  • IZO is used as the second conductive layer 173 in the same manner as the first conductive layer 171. However, as will be described later, since the IZO constituting the second conductive layer 173 is not subjected to heat treatment, it remains in an amorphous state.
  • the second conductive layer 173 ITO, IGO, ICO, or the like can be used in addition to IZO. Further, for example, a conductive material such as SnO 2 , ZnO 2 , or TiO 2 doped with carriers may be used. Furthermore, since the light transmissive property is not required for the second conductive layer 173 as described above, a known conductive metal oxide that absorbs light in the visible region may be used.
  • a coating layer 174 is formed on the upper surface of the second conductive layer 173 and the side surfaces of the first conductive layer 171, the reflective layer 172, and the second conductive layer 173.
  • the cover layer 174 is formed so as to cover the entire area of the first conductive layer 171, the reflective layer 172, and the second conductive layer 173 when viewed in plan. Further, the end portion of the covering layer 174 is in contact with the p-type semiconductor layer 160.
  • the coating layer 174 is formed with at least one metal layer so as to be in contact with the innermost side, that is, the second conductive layer 173 and the like. Further, gold is generally used for the outermost metal layer that is the outermost layer.
  • a Ni (nickel) layer as a first layer formed in contact with the second conductive layer 173 and a Pt (platinum) layer as a second layer formed outside the Ni layer
  • a structure having an Au (gold) layer as a third layer formed on the outermost side of the Pt layer.
  • the total thickness of the coating layer 174 can be used without limitation as long as it has a function as a pad electrode when flip-chip mounting, but preferably has a thickness of 50 nm (500 mm) or more. It is set to 8000 nm (80000 mm).
  • Ta tantalum
  • Ti titanium
  • NiTi nickel titanium alloy
  • nitrides thereof are used in addition to the above-described Ni (nickel). be able to.
  • the second electrode 180 a known material, structure, and shape can be employed.
  • the same configuration as that of the first electrode 170 can be employed. Therefore, the second electrode 180 may be formed of a single layer or a stacked layer in which a plurality of materials are stacked.
  • the protective layer 190 is laminated so as to cover the first electrode 170 and the second electrode 180 except for a part of the first electrode 170 and a part of the second electrode 180. ing.
  • the protective layer 190 is made of, for example, a material such as SiO 2, and has a function of protecting these by preventing water and the like from entering the first electrode 170 and the second electrode 180 from the outside. ing.
  • FIG. 4 is a diagram illustrating an example of a configuration of a light emitting device in which the semiconductor light emitting element 1 illustrated in FIG. 1 is mounted on the wiring substrate 10.
  • a positive electrode 11 and a negative electrode 12 are formed on one surface of the wiring substrate 10.
  • the first electrode 170 (specifically, the coating layer 174) is applied to the positive electrode 11 and the negative electrode in the state where the semiconductor light emitting element 1 shown in FIG. 12, the second electrode 180 is electrically connected and mechanically fixed by using the solder 20, respectively.
  • Such a connection method of the semiconductor light emitting element 1 to the wiring substrate 10 is generally called flip chip connection. In the flip-chip connection, the substrate 110 of the semiconductor light emitting element 1 is placed at a position farther from the light emitting layer 150 when viewed from the wiring substrate 10.
  • the semiconductor light emitting element 1 When a current from the positive electrode 11 to the negative electrode 12 is passed through the semiconductor light emitting element 1 via the positive electrode 11 and the negative electrode 12 of the wiring substrate 10, the semiconductor light emitting element 1 has a p-type semiconductor layer from the first electrode 170. 160, the light-emitting layer 150, and the n-type semiconductor layer 140 pass a current toward the second electrode 180, and the light-emitting layer 150 outputs blue light toward the substrate 110 side and the first electrode 170 side.
  • the first electrode 170 current flows through the covering layer 174, the second conductive layer 173, the reflective layer 172, and the first conductive layer 171, and the p-type semiconductor layer 160 is even on the surface. A current in a normalized state is supplied.
  • the light traveling toward the substrate 110 passes through the n-type semiconductor layer 140, the base layer 130, the intermediate layer 120, and the substrate 110, and is emitted in the direction indicated by the arrow in FIG.
  • the light emitted from the light emitting layer 150 toward the first electrode 170 side reaches the reflective layer 172 via the p-type semiconductor layer 160 and the first conductive layer 171, and is reflected by the reflective layer 172.
  • the light reflected by the reflective layer 172 passes through the first conductive layer 171, the p-type semiconductor layer 160, the light emitting layer 150, the n-type semiconductor layer 140, the base layer 130, the intermediate layer 120, and the substrate 110, and in FIG.
  • the light is emitted in the direction indicated by the arrow.
  • the reflective layer 172 is provided in the semiconductor light emitting element 1, and the light emitted from the light emitting layer 150 to the side opposite to the substrate 110 is reflected, whereby the light from the semiconductor light emitting element 1 is reflected. Increases extraction efficiency.
  • FIG. 5 is a flowchart showing an example of the manufacturing process of the semiconductor light emitting device 1.
  • the semiconductor light emitting device 1 includes an intermediate layer forming step (step 101) for forming the intermediate layer 120 on the substrate 110, an underlayer forming step (step 102) for forming the underlayer 130 on the intermediate layer 120, and the underlayer 130.
  • a substrate 110 such as a sapphire substrate is prepared and pre-processed.
  • the pretreatment can be performed by, for example, a method in which the substrate 110 is placed in a chamber of a sputtering apparatus and sputtering is performed before the intermediate layer 120 is formed.
  • pretreatment for cleaning the upper surface may be performed by exposing the substrate 110 to Ar or N2 plasma in the chamber. By causing plasma such as Ar gas or N 2 gas to act on the substrate 110, organic substances and oxides attached to the upper surface of the substrate 110 can be removed.
  • the intermediate layer 120 is stacked on the upper surface of the substrate 110 by sputtering.
  • the ratio of the nitrogen flow rate to the nitrogen source flow rate in the chamber and the flow rate of the inert gas is 50% to 100%, preferably 75%. It is desirable to do so.
  • the intermediate layer 120 having columnar crystals (polycrystal) is formed by sputtering, the ratio of the nitrogen flow rate to the nitrogen source flow rate in the chamber and the flow rate of the inert gas is preferably 1% to 50% for the nitrogen source. Is preferably 25%.
  • the intermediate layer 120 can be formed not only by the sputtering method described above but also by the MOCVD method.
  • a single crystal base layer 130 is formed on the upper surface of the intermediate layer 120.
  • the underlayer 130 may be formed by sputtering or MOCVD.
  • the n-type semiconductor layer 140 is formed by laminating the n-contact layer 140a and the n-cladding layer 140b.
  • the n contact layer 140a and the n clad layer 140b may be formed by a sputtering method or an MOCVD method.
  • the light emitting layer 150 can be formed by either sputtering or MOCVD, but MOCVD is particularly preferable.
  • the barrier layers 150a and the well layers 150b may be alternately and repeatedly stacked, and the barrier layers 150a may be stacked in the order in which the barrier layers 150a are disposed on the n-type semiconductor layer 140 side and the p-type semiconductor layer 160 side. .
  • the p-type semiconductor layer 160 may be formed by either a sputtering method or an MOCVD method. Specifically, the p-clad layer 160a and the p-contact layer 160b may be sequentially stacked.
  • ⁇ Semiconductor layer exposed surface forming step> Prior to the formation of the first electrode 170, patterning is performed by a known photolithography technique, and a part of the laminated semiconductor layer 100 in a predetermined region is etched to expose a part of the n contact layer 140a, thereby exposing the semiconductor layer. A surface 140c is formed.
  • First conductive layer forming step> The semiconductor layer exposed surface 140c is covered with a mask, and the first conductive layer 171 is formed on the p-type semiconductor layer 160 left without being removed by etching using a known method such as sputtering. A heat treatment is performed at 700 ° C. in an atmosphere to increase the crystallinity of the first conductive layer 171. Note that after the first conductive layer 171 is formed on the p-type semiconductor layer 160, the first conductive layer 171 and a part of the stacked semiconductor layer 100 in a predetermined region are formed in a state where the first conductive layer 171 is formed.
  • the semiconductor layer exposed surface 140c may be formed by etching. Even in this case, it is preferable to increase the crystallinity of the first conductive layer 171 by performing heat treatment after the formation of the first conductive layer 171.
  • a reflective layer 172 is formed on the first conductive layer 171 stacked on the p-type semiconductor layer 160 by using a known method such as a sputtering method while continuously covering the semiconductor layer exposed surface 140c with a mask.
  • the reflective layer forming step is preferably performed separately from the first conductive layer forming step. This is because the heat treatment is performed as described above in the first conductive layer forming step. More specifically, if heat treatment is performed with the first conductive layer 171 and the reflective layer 172 formed on the p-type semiconductor layer 160, Ag constituting the reflective layer 172 diffuses into the first conductive layer 171. This is because the reflectance in the reflective layer 172 may be reduced.
  • the second conductive layer 173 is formed on the reflective layer 172 stacked on the first conductive layer 171 by using a known method such as sputtering while continuously covering the semiconductor layer exposed surface 140c with a mask.
  • the reflective layer forming step and the second conductive layer forming step are preferably performed in one batch continuously by, for example, sputtering.
  • the constituent material of the reflective layer 172 and the configuration of the second conductive layer 173 are used. It is preferable to continuously form the materials by setting them as targets in a sputtering apparatus and changing the target and atmosphere during the film forming process. Moreover, it is preferable not to heat-process after a 2nd conductive layer formation process.
  • the second electrode 180 has the same structure as the first electrode 170, and both the electrodes can be formed simultaneously after the semiconductor layer exposed surface 140c is formed in the above-described semiconductor layer exposed surface forming step. Further, as the second electrode 180, an electrode having a known structure can be formed before, after, or during the process of forming the first electrode 170.
  • the first conductive layer 171, the reflective layer 172, and the second conductive layer 173 stacked on the upper surface 160 c of the p-type semiconductor layer 160 are covered with a mask by using a sputtering method while continuously covering the semiconductor layer exposed surface 140 c with a mask.
  • a covering layer 174 is stacked, and the first conductive layer 171, the reflective layer 172, and the second conductive layer 173 are completely covered with the p-type semiconductor layer 160.
  • the coating layer 174 a nickel layer, a platinum layer, and a gold layer are sequentially laminated.
  • the first conductive layer 171, the reflective layer 172, and the second conductive layer 173 are formed on the upper surface 160c of the p-type semiconductor layer 160 and are taken out from a film formation apparatus such as a sputtering apparatus. Since the reflective layer 172 is covered with the second conductive layer 173, the reflective layer 172 is hardly exposed to the air after being taken out, and deterioration of the reflective layer 172 can be suppressed.
  • a protective layer 190 made of, for example, SiO2 is formed on the upper surface and the etched side surface as shown in FIG.
  • a resist coating may be formed before the protective layer 190 is formed.
  • the exposed region may be formed using dry etching or the like. In this way, the semiconductor light emitting device 1 is obtained.
  • the semiconductor light emitting device 1 When the semiconductor light emitting device 1 is used to construct the light emitting device shown in FIG. 4, the first electrode 170 and the second electrode 180 provided on the semiconductor light emitting device 1 are provided on the wiring substrate 10. Each of the positive electrode 11 and the negative electrode 12 is connected using solder 20. Note that the temperature of the solder 20 at this time is set to, for example, 300 ° C. or lower, and the reflective layer 172 is overheated through the solder 20, so that the silver constituting the reflective layer 172 becomes the first conductive layer 171 or Diffusion to the second conductive layer 173 side is suppressed.
  • Ag used as the reflective layer 172 of the semiconductor light emitting device 1 of the present embodiment has ion migration (electrochemical migration) that moves in a state of being eluted and reduced as ions due to chemical and thermal factors. It is known to wake up.
  • the degree of occurrence of ion migration of Ag constituting the reflective layer 172 varies depending on the material in contact with the reflective layer 172.
  • one surface of the reflective layer 172 is formed in contact with the first conductive layer 171 and the other surface is formed in contact with the second conductive layer 173.
  • the reflective layer 172 and the second layer 172 are formed by Ag migration. It has been found that Ag precipitates in a dendrite form with the conductive layer 173.
  • Ag is deposited in the form of dendrites at the interface with the reflective layer 172 as described above, the reflectance of light in the reflective layer 172 decreases, and as a result, the extraction efficiency of light emitted from the substrate 110 of the semiconductor light emitting device 1 is reduced. Is significantly reduced.
  • the second conductive layer 173 made of oxide instead of metal is formed on the reflective layer 172.
  • the reflective layer 172 dendritic Ag precipitation due to Ag migration is less likely to occur. Therefore, by forming the second conductive layer 173 made of an oxide on the reflective layer 172, the reflective performance of the reflective layer 172 is maintained, and a decrease in light extraction efficiency in the semiconductor light emitting element 1 is suppressed. be able to.
  • the first conductive layer 171 is formed on the p-type semiconductor layer 160
  • the reflective layer 172 is formed on the first conductive layer 171
  • the second layer is further formed on the reflective layer 172.
  • the second conductive layer 173 and the p-type semiconductor layer 160 are configured not to be in direct contact with each other. Since the second conductive layer 173 is not necessarily transparent to the light from the light emitting layer 150, for example, when the second conductive layer 173 and the p-type semiconductor layer 160 are configured to be in direct contact, the light emitting layer 150 May be absorbed by the second conductive layer 173.
  • the first conductive layer 171, the reflective layer 172, and the second conductive layer 173 that are sequentially formed on the p-type semiconductor layer 160 in this way are covered with the covering layer 174. did.
  • the reflective layer 172 made of, for example, silver is exposed to the outside air is avoided, the deterioration of silver due to the reaction with water, oxygen, or the like, and the accompanying light extraction of the semiconductor light emitting element 1 The decrease in efficiency can be suppressed over a long period of time.
  • FIG. 6 shows another example of a schematic cross-sectional view of the semiconductor light emitting device 1 to which this exemplary embodiment is applied.
  • the basic configuration of the semiconductor light emitting device 1 is substantially the same as that shown in FIG. 1, but is characterized by the cross-sectional shape of the first electrode 170.
  • the first electrode 170 has a first conductive layer 171, a reflective layer 172, a second conductive layer 173, and a covering layer 174 in the same manner as shown in FIG.
  • the first conductive layer 171 is composed of an oxide transparent conductive material
  • the reflective layer 172 is composed of silver or an alloy containing silver
  • the second conductive layer 173 is composed of an oxide conductive material.
  • the point that the coating layer 174 is made of a metal material is the same as described above.
  • the first conductive layer 171 is formed so as to cover almost the entire surface except for the end portion of the upper surface 160 c of the p-type semiconductor layer 160.
  • the central portion of the first conductive layer 171 has a constant film thickness and is substantially flat with respect to the upper surface 160c.
  • the end portion of the first conductive layer 171 is p-type because the film thickness is gradually reduced.
  • An inclined surface 171e is formed to be inclined with respect to the upper surface 160c of the semiconductor layer 160.
  • the reflective layer 172 is formed so as to cover almost the entire surface of the first conductive layer 171 and hardly contact the p-type semiconductor layer 160.
  • the central portion of the reflective layer 172 has a constant film thickness and is substantially flat.
  • the end portion of the reflective layer 172 gradually decreases in thickness so that the upper surface 160c of the p-type semiconductor layer 160 is reduced.
  • the inclined surface 172e is formed to be inclined.
  • the second conductive layer 173 is formed so as to cover almost the entire surface of the reflective layer 172 and hardly contact the p-type semiconductor layer 160 and the first conductive layer 171.
  • the central portion of the second conductive layer 173 has a constant thickness and is substantially flat, while the end portion of the second conductive layer 173 is inclined with respect to the upper surface 160 c of the p-type semiconductor layer 160.
  • the inclined surface 173e is formed.
  • the covering layer 174 is formed so as to cover the upper surface of the second conductive layer 173 and the inclined surface 173e, and its end is in contact with the upper surface 160c of the p-type semiconductor layer 160.
  • the reflective layer 172 is sandwiched between the first conductive layer 171 and the second conductive layer 173 so that the end of the reflective layer 172 is not easily exposed to the outside.
  • the first conductive layer 171, the reflective layer 172, and the second conductive layer 173 configured as described above are covered with the covering layer 174 with respect to the p-type semiconductor layer 160.
  • the structure in which the reflective layer 172 and the coating layer 174 are hard to contact directly is implement
  • FIGS. 9 and 10 are diagrams for explaining an example of a manufacturing method of the first electrode 170 in the semiconductor light emitting device 1 shown in FIG. 7 and 8 correspond to steps 107 to 109 in the flowchart shown in FIG. 5, and FIGS. 9 and 10 correspond to step 110 in the flowchart shown in FIG.
  • the insoluble resist portion 21 is formed on the upper surface 160c of the p-type semiconductor layer 160 using a resist such as AZ5200NJ (product name: manufactured by AZ Electronic Materials Co., Ltd.).
  • a first mask 25 having a horizontal width L 1 and a vertical width L 2 is formed so as to cover the position where the first electrode 170 is formed on the front surface of the insoluble resist portion 21.
  • the insoluble resist portion 21 is irradiated with light having a wavelength at which the insoluble resist portion 21 has sensitivity.
  • the exposed insoluble resist portion 21 becomes a first soluble resist portion 22 by a photoreaction.
  • the photoreaction proceeds according to the intensity of light, the photoreaction proceeds faster on the light irradiation surface side, and the photoreaction proceeds slower on the p-type semiconductor layer 160 side. As shown in FIG.
  • the soluble resist portion 22 is formed such that its side surface has an inversely inclined shape (inversely tapered shape) that recedes toward the lower side (p-type semiconductor layer 160 side).
  • the portion of the insoluble resist portion 21 that is covered by the first mask 25 is formed to have an inclined shape (tapered shape) that recedes as the side faces upward.
  • the soluble resist portion 22 is changed to a cured resist portion 23 as shown in FIG. 7 (c), and then the entire surface exposure is performed, so that a partial exposure is shown as shown in FIG. 8 (a).
  • the insoluble resist portion 21 that was not exposed in step 2 is defined as a second soluble resist portion 24.
  • the second soluble resist portion 24 is dissolved and removed with a predetermined developing solvent, so that a cured resist portion 23 as shown in FIG. 8B remains.
  • the cured resist portion 23 includes a first opening 23 c having a lateral width L 1 and a longitudinal width L 2 that exposes the upper surface 160 c of the p-type semiconductor layer 160.
  • the side surface (inner wall surface) 23d of the first opening 23c has an inversely inclined shape (inversely tapered shape) that recedes downward, and the opening length of the first opening 23c approaches the p-type semiconductor layer 160.
  • the inclination angle of the side surface (inner wall surface) 23d of the first opening 23c is substantially constant. This is referred to as a first reversely inclined mask 23 (corresponding to the first mask).
  • a first conductive layer 171 made of an oxide transparent conductive material is formed on the upper surface 160c of the p-type semiconductor layer 160 through the first reversely inclined mask 23 by sputtering.
  • the first conductive layer 171 is formed with the basic length of the horizontal width L 1 and the vertical width L 2 of the first opening 23 c of the first reversely inclined mask 23.
  • an inclined surface whose film thickness gradually decreases toward the outer peripheral side at a portion far from the sputtering direction (shadowed), that is, at the outer edge side of the first conductive layer 171. 171e is formed.
  • the inclination angle of the inclined surface 171e is determined according to the film thickness.
  • a reflective layer 172 made of silver or a silver alloy is formed on the first conductive layer 171 through the first reverse inclined mask 23 by sputtering.
  • the reflective layer 172 is formed with the basic length of the horizontal width L 1 and the vertical width L 2 of the first opening 23c of the first reversely inclined mask 23, but as shown in FIG.
  • An inclined surface 172e is formed on a portion that becomes a shadow when viewed from the direction, that is, on the outer edge side of the reflective layer 172, such that the film thickness gradually decreases toward the outer peripheral side. Note that the inclination angle of the inclined surface 172e is determined according to the film thickness.
  • the reflective layer 172 is formed so as to completely cover the first conductive layer 171.
  • a second conductive layer 173 made of an oxide conductive material is formed on the reflective layer 172 via the first reversely inclined mask 23 by sputtering.
  • the second conductive layer 173 is formed with the horizontal length L 1 and the vertical width L 2 of the first opening 23c of the first reversely inclined mask 23 as the basic length, as shown in FIG. 8C.
  • An inclined surface 173e is formed on the shadowed portion as viewed from the sputtering direction, that is, on the outer edge side of the reflective layer 172 so that the film thickness gradually decreases toward the outer peripheral side. Note that the inclination angle of the inclined surface 173e is determined according to the film thickness.
  • the second conductive layer 173 is formed so as to completely cover the reflective layer 172.
  • the first reversely inclined mask 23 is removed using a resist remover or the like, whereby the first conductive layer 171 and the reflective layer are formed on the upper surface 160c of the p-type semiconductor layer 160. Only the three-layer structure consisting of 172 and the second conductive layer 173 is left.
  • the reflective layer 172 may be formed before the reflective layer 172 is formed.
  • a pretreatment for cleaning the surface of the first conductive layer 171 may be performed.
  • a cleaning method there are a dry process that is exposed to plasma or the like and a wet process that is brought into contact with a chemical solution. The dry process is desirable from the viewpoint of simplicity of the process.
  • the reflective layer 172 may be formed after the first conductive layer 171 is formed on the p-type semiconductor layer 160 and then heat treatment is performed to crystallize the first conductive layer 171.
  • a manufacturing procedure (referred to as a second step) of the covering layer 174 will be described with reference to FIGS. 9 and 10.
  • a manufacturing procedure referred to as a second step
  • the covering layer 174 will be described with reference to FIGS. 9 and 10.
  • a resist such as AZ5200NJ (product name: manufactured by AZ Electronic Materials Co., Ltd.)
  • the first conductive layer 171 the reflective layer 172
  • the first The insoluble resist portion 31 is formed so as to cover the three-layer structure including the two conductive layers 173 and the upper surface 160c of the p-type semiconductor layer 160.
  • a second mask 35 having a horizontal width L 3 and a vertical width L 4 is formed so as to cover the position where the first electrode 170 is formed on the front surface of the insoluble resist portion 31.
  • the insoluble resist portion 31 is irradiated with light having a wavelength having sensitivity.
  • the horizontal width L 3 of the second mask 35 has a larger value than the horizontal width L 1 of the first mask 25, and the vertical width L 4 of the second mask 35 is the vertical width of the first mask 25. It has a value greater than L 2.
  • the second mask 35 is preferably disposed so as to cover the entire area of the first conductive layer 171, the reflective layer 172, and the second conductive layer 173 that are sequentially stacked on the p-type semiconductor layer 160.
  • the exposed insoluble resist portion 31 is changed to a first soluble resist portion 32 by a photoreaction.
  • the photoreaction proceeds according to the light intensity, the photoreaction is fast on the light irradiation surface side, and the photoreaction proceeds slowly on the p-type semiconductor layer 160 side.
  • the first soluble resist As shown in FIG. 9B, the portion 32 is formed such that its side surface has an inversely inclined shape (inversely tapered shape) that recedes toward the lower side (the p-type semiconductor layer 160 side).
  • the portion of the insoluble resist portion 31 covered by the second mask 35 is formed to have an inclined shape (tapered shape) that recedes as the side faces upward.
  • the soluble resist portion 32 is changed to a cured resist portion 33 as shown in FIG. 9 (c), and then the whole surface exposure is performed, so that a partial exposure is shown as shown in FIG. 10 (a).
  • the insoluble resist portion 31 that has not been exposed in step 2 is defined as a second soluble resist portion 34.
  • a cured resist portion 33 as shown in FIG. 10B remains.
  • the second opening 33c is provided.
  • the side surface (inner wall surface) 33d of the second opening 33c has an inversely inclined shape (inversely tapered shape) that recedes downward, and the opening length of the second opening 33c approaches the p-type semiconductor layer 160.
  • the inclination angle of the side surface (inner wall surface) 33d of the second opening 33c is substantially constant. This is referred to as a second reversely inclined mask 33 (corresponding to the second mask).
  • a coating layer 174 made of one or more metal layers is formed on the upper surface 160 c of the p-type semiconductor layer 160 and the second conductive layer 173 through the second reversely inclined mask 33 by sputtering. .
  • the metal constituting the covering layer 174 also enters and is laminated between the inclined surface 173e of the second conductive layer 173 and the side surface 33d of the second reversely inclined mask 33.
  • the covering layer 174 is formed so as to cover the upper surface of the second conductive layer 173 and the inclined surface 173e, and the end thereof is in contact with the upper surface 160c of the p-type semiconductor layer 160.
  • the second reversely inclined mask 33 is removed using a resist remover or the like, whereby the first conductive layer 171, the reflective layer 172, the second reflective layer 173, and the coating are covered.
  • a first electrode 170 with a layer 174 is obtained.
  • the reflective layer 172 made of silver or an alloy containing silver and the coating layer 174 made of metal are arranged with the second conductive layer 173 therebetween. Therefore, silver can be prevented from diffusing toward the coating layer 174 side. Therefore, by adopting such a configuration, the reflection performance of the reflective layer 172 is further maintained as compared with the configuration shown in FIG. 1, and the light extraction efficiency in the semiconductor light emitting device 1 is further reduced. It becomes possible to suppress.
  • the inventor manufactures the semiconductor light emitting device 1 with different constituent materials of the first electrode 170, and based on the light amount output from each semiconductor light emitting device 1, the reflection layer 172 in each semiconductor light emitting device 1 is manufactured. The deterioration was evaluated.
  • the structure of each semiconductor light emitting element 1 is shown in FIG. 1 or FIG.
  • Table 1 shown below shows the first electrode 170 (more specifically, the first conductive layer 171, the reflective layer 172, the second conductive layer 173, and the covering layer 174) in Examples 1 to 7 and Comparative Examples 1 to 3. The structure of is shown.
  • Table 2 shown below shows the evaluation results of Examples 1 to 7 and Comparative Examples 1 to 3.
  • Example 1 In Examples 1, 3, 4, 7 and Comparative Examples 1 and 2, all of the first conductive layers 171 were IZO (indium zinc oxide), and the thickness thereof was 50 mm. Also in Examples 5 and 6, the first conductive layer 171 was IZO and the thickness was 100 mm. On the other hand, in Example 2, the first conductive layer 171 was made of ITO (indium tin oxide), and in Comparative Example 3, it was made of Pt (platinum).
  • Example 2 In the other examples and comparative examples except Example 2, all the reflective layers 172 are made of Ag (silver), and in Examples 1, 3, 4, 7 and Comparative Examples 1 to 3, the thickness is 1000 mm. On the other hand, in Examples 5 and 6, the thickness was 2000 mm. On the other hand, in Example 2, the reflective layer 172 was an APC-TR alloy (made of Furuya Metal) containing Ag (silver), Pd (palladium), and Cu (copper), and the thickness thereof was 1000 mm.
  • APC-TR alloy made of Furuya Metal
  • the second conductive layer 173 IZO (indium zinc oxide) is used in Examples 1, 5, 6 and 7, ITO (indium tin oxide) is used in Example 2, and ICO (indium cerium oxide) is used in Example 3.
  • IGO indium gallium oxide
  • the second conductive layer 173 was Ni (nickel) and the thickness was 1000 mm.
  • the second conductive layer 173 was Pt (platinum), and the thickness thereof was 500 mm.
  • the coating layer 174 has a laminated structure of a plurality of metals in Examples 1 to 7 and Comparative Examples 1 to 3, respectively.
  • Ni nickel
  • Pt thickness of 1000 mm
  • Platinum (Au) gold
  • Ta tantalum
  • Pt platinum
  • Au gold
  • Example 3 Ta (tantalum) having a thickness of 200 mm as the first layer, W (tungsten) having a thickness of 1000 mm as the second layer, and Au (gold) having a thickness of 3000 mm as the third layer, respectively.
  • NiTi nickel-titanium
  • W (tungsten) having a thickness of 1000 mm as the second layer
  • Au (gold) having a thickness of 3000 mm as the third layer. Were used respectively.
  • Ti (titanium) having a thickness of 100 mm as the first layer, and Pt (platinum) having a thickness of 1000 mm as the second layer stacked on the first layer are stacked on the second layer.
  • Au (gold) having a thickness of 4000 mm was used.
  • TaN (tantalum nitride) having a thickness of 100 mm was used as the first layer
  • Pt (platinum) having a thickness of 1000 mm was used as the second layer
  • Au (gold) having a thickness of 5000 mm was used as the third layer. .
  • Example 7 Ni (nickel) having a thickness of 100 mm was used as the first layer, Pt (platinum) having a thickness of 1000 mm was used as the second layer, and Au (gold) having a thickness of 3000 mm was used as the third layer.
  • Pt (platinum) having a thickness of 1000 ⁇ ⁇ ⁇ was used as the first layer, and Au (gold) having a thickness of 3000 ⁇ ⁇ ⁇ was used as the second layer.
  • a semiconductor light-emitting device 1 (a light-emitting device structure having a dominant wavelength of 460 nm) having the electrode structure shown in each example and each comparative example was prepared, and at room temperature (20 ° C.) and N 2 atmosphere at 200 ° C. After holding for 10 minutes at each temperature of 300 ° C. and 400 ° C., the forward voltage (Vf) and the light emission output (Po) of each semiconductor light emitting device 1 were measured.
  • each semiconductor light emitting element 1 was energized with a probe needle, and the magnitude of the forward voltage at a current applied value of 20 mA (forward direction) was measured.
  • the light emission output at a current application value of 20 mA (forward direction) was measured by a tester with each semiconductor light emitting element 1 mounted in a TO-18CAN package.
  • Comparative Example 3 the light emission output Po decreased and the forward voltage Vf increased at 300 ° C. or higher. Further, the degree of decrease in the light emission output Po and increase in the forward voltage Vf in Comparative Example 3 were more significant than those in Comparative Examples 1 and 2 above.
  • the decrease in the light emission output Po in the configuration of Comparative Example 3, since Pt is used for both the first conductive layer 171 and the second conductive layer 173, Ag migration is more likely to occur as the temperature rises. This is thought to be due to the fact that As for the increase of the forward voltage Vf, in the configuration of Comparative Example 3, Pt is used as the first conductive layer 171, so that the heating of the p-type semiconductor layer 160 and the first conductive layer 171 increases. This is thought to be due to the difficulty of making ohmic contact.
  • SYMBOLS 1 Semiconductor light emitting element, 10 ... Wiring board, 11 ... Positive electrode, 12 ... Negative electrode, 20 ... Solder, 100 ... Laminated semiconductor layer, 110 ... Substrate, 120 ... Intermediate layer, 130 ... Underlayer, 140 ... N-type semiconductor Layer, 140a ... n contact layer, 140b ... n cladding layer, 150 ... light emitting layer, 150a ... barrier layer, 150b ... well layer, 160 ... p-type semiconductor layer, 160a ... p cladding layer, 160b ... p contact layer, 170 ... 1st electrode, 171 ... 1st conductive layer, 172 ... Reflective layer, 173 ... 2nd conductive layer, 174 ... Covering layer, 180 ... 2nd electrode, 190 ... Protective layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)

Abstract

半導体発光素子１は、サファイアからなる基板１１０と、ｎ型半導体層１４０、発光層１５０およびｐ型半導体層１６０を含み基板１１０上に積層される積層半導体層１００と、ｐ型半導体層１６０に形成される第１の電極１７０と、ｎ型半導体層１４０に形成される第２の電極１８０とを備える。また、第１の電極１７０は、酸化物透明導電材料にて構成されｐ型半導体層１６０に積層される第１導電層１７１と、銀を含み第１導電層１７１に積層される反射層１７２と、酸化物導電材料にて構成され反射層１７２に積層される第２導電層１７３と、第１導電層１７１、反射層１７２および第２導電層１７３を覆うように設けられる被覆層１７４とを備えている。このように、フリップチップにて実装される半導体発光素子における光取り出し効率の低下を抑制する。

Description

半導体発光素子および半導体発光素子の製造方法
　本発明は、ＩＩＩ族窒化物半導体を用いた半導体発光素子およびその半導体発光素子の製造方法に関するものである。
　ＧａＮ等のＩＩＩ族窒化物半導体を用いた半導体発光素子は、通常、サファイア等の基板上に、発光層を含むＩＩＩ族窒化物半導体層を形成して構成される。そして、このような半導体発光素子では、配線基板に対して半導体発光素子をフリップチップにて実装することで、発光層から出力される光を、基板を介して外部に出射するようにしたものが存在する。
　公報記載の従来技術として、ＩＩＩ族窒化物半導体層の基板との接触面と反対側となる面に、金属酸化物からなる透明導電層を形成するとともに、この透明導電層にさらに銀等からなる反射層を形成することで、発光層から基板とは反対側に出力される光を基板側に向けて反射するようにしたものが知られている（特許文献１参照）。
　また、他の公報記載の従来技術として、ＩＩＩ族窒化物半導体で構成されたｐ型半導体層の上に、ｐ型コンタクト層を介して形成された正電極を備える半導体発光素子において、この正電極を、酸化物からなる第１の半導体膜、第１の半導体膜の上に形成される金属膜、酸化物からなり金属膜の上に形成される第２の半導体膜にて構成するものが知られている（特許文献２参照）。
特開２００６－３０３４３０号公報 特開２００５－２５９９７１号公報
　ところで、反射層に用いられる銀は、マイグレーションを起こしやすい材料であることが知られている。このため、銀を含む反射層を保護するために反射層上に例えば金属層を形成した場合には、銀のマイグレーションによって反射層の界面に荒れが生じることで反射率が低下し、結果として光り取り出し効率の低下を招くおそれがあった。
　本発明は、フリップチップにて実装される半導体発光素子における光取り出し効率の低下を抑制することを目的とする。
　本発明が適用される半導体発光素子は、通電により発光する発光層を含むＩＩＩ族窒化物半導体層と、発光層から出射される光に対する光透過性を有し、ＩＩＩ族窒化物半導体層が積層される透明基板と、発光層から出射される光に対する光透過性および導電性を有する金属酸化物で構成され、ＩＩＩ族窒化物半導体層に積層される透明導電層と、銀または銀を含む合金で構成され、透明導電層に積層される金属層と、導電性を有する金属酸化物で構成され、金属層に積層されて外部との電気的な接続に用いられる導電層と、導電性を有する金属で構成され、積層される透明導電層と金属層と導電層とを、ＩＩＩ族窒化物半導体層に対し覆うように設けられる被覆層とを有している。
　このような半導体発光素子において、透明導電層が金属酸化物としてインジウム酸化物を含むことを特徴とすることができる。
　また、透明導電層が金属酸化物としてさらに亜鉛酸化物を含むことを特徴とすることができる。
　さらに、透明基板がサファイア単結晶で構成されることを特徴とすることができる。
　また、導電層がＩＩＩ族窒化物半導体層と非接触に形成されることを特徴とすることができる。
　さらに、金属層と被覆層とが非接触に配置されることを特徴とすることができる。
　そして、透明導電層、金属層および導電層のいずれか一層は、ＩＩＩ族窒化物半導体層の面に沿って形成される上面と上面の周縁部からＩＩＩ族窒化物半導体層に向かって傾斜する傾斜面とを備えていることを特徴とすることができる。
　また、他の観点から捉えると、本発明が適用される半導体発光素子は、基板と、通電により発光する発光層を含んで基板に積層され、発光層から出射される光を、基板を介して外部に出力するＩＩＩ族窒化物半導体層と、発光層から出射される光に対する光透過性および導電性を有する金属酸化物で構成され、ＩＩＩ族窒化物半導体層の基板とは逆側に積層される透明導電層と、銀または銀を含む合金で構成され、発光層から透明導電層を介して入射する光を反射する金属層と、導電性を有する金属酸化物で構成され、金属層に積層されて外部との電気的な接続に用いられる導電層と、導電性を有する金属で構成され、積層される透明導電層と金属層と導電層とを、ＩＩＩ族窒化物半導体層に対し覆うように設けられる被覆層とを有している。
　このような半導体発光素子において、透明導電層が金属酸化物としてインジウム酸化物を含むことを特徴とすることができる。
　また、透明導電層が金属酸化物としてさらに亜鉛酸化物を含むことを特徴とすることができる。
　さらに、基板がサファイア単結晶で構成されることを特徴とすることができる。
　また、導電層がＩＩＩ族窒化物半導体層と非接触に形成されることを特徴とすることができる。
　さらに、金属層と被覆層とが非接触に配置されることを特徴とすることができる。
　そして、透明導電層、金属層および導電層のいずれか一層は、ＩＩＩ族窒化物半導体層の面に沿って形成される上面と上面の周縁部からＩＩＩ族窒化物半導体層に向かって傾斜する傾斜面とを備えていることを特徴とすることができる。
　さらに、他の観点から捉えると、本発明が適用される半導体発光素子の製造方法は、基板上に発光層を含むＩＩＩ族窒化物半導体層を形成する工程と、ＩＩＩ族窒化物半導体層に、入口側からＩＩＩ族窒化物半導体層側に向かって拡開し且つＩＩＩ族窒化物半導体層の一部領域を露出させるため第１の開口部を有する第１のマスクを形成する工程と、第１の開口部を介してＩＩＩ族窒化物半導体層上に、発光層から出射される光に対する光透過性および導電性を有する金属酸化物で構成された透明導電層を形成する工程と、第１の開口部を介して透明導電層上に、銀または銀を含む合金で構成された金属層を形成する工程と、第１の開口部を介して金属層上に、導電性を有する金属酸化物で構成された導電層を形成する工程と、ＩＩＩ族窒化物半導体層から第１のマスクを除去する工程と、ＩＩＩ族窒化物半導体層に、入口側からＩＩＩ族窒化物半導体層側に向かって拡開し且つ導電層および導電層の周縁に位置するＩＩＩ族窒化物半導体層を露出させるための第２の開口部を有する第２のマスクを形成する工程と、第２の開口部を介して導電層上およびＩＩＩ族窒化物半導体層上に、導電性を有する金属で構成された被覆層を形成する工程と、第２のマスクを除去する工程とを有している。
　このような半導体発光素子の製造方法において、第２のマスクにおける第２の開口部の入口側の径が、第１のマスクにおける第１の開口部の入口側の径よりも大きく設定されることを特徴とすることができる。
　本発明によれば、フリップチップにて実装される半導体発光素子における光取り出し効率の低下を抑制することができる。
半導体発光素子の断面模式図の一例である。 半導体発光素子の平面模式図の一例である。 半導体発光素子を構成する積層半導体層の断面模式図の一例である。 半導体発光素子を基板にフリップチップ実装した発光装置の一例を示す図である。 半導体発光素子の製造工程の一例を示すフローチャートである。 半導体発光素子の断面模式図の他の一例である。 図６に示す半導体発光素子の第１の電極の製造方法の一例を説明するための図である。 図６に示す半導体発光素子の第１の電極の製造方法の一例を説明するための図（つづき）である。 図６に示す半導体発光素子の第１の電極の製造方法の一例を説明するための図（つづき）である。 図６に示す半導体発光素子の第１の電極の製造方法の一例を説明するための図（つづき）である。
　以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。
　図１は本実施の形態が適用される半導体発光素子（発光ダイオード）１の断面模式図の一例を示しており、図２は図１に示す半導体発光素子１を図１に示すＩＩ方向からみた平面模式図の一例を示しており、図３は半導体発光素子を構成する積層半導体層の断面模式図の一例を示している。
（半導体発光素子）
　図１に示すように、半導体発光素子１は、透明基板の一例としての基板１１０と、基板１１０上に積層される中間層１２０と、中間層１２０上に積層される下地層１３０とを備える。また、半導体発光素子１は、下地層１３０上に積層されるｎ型半導体層１４０と、ｎ型半導体層１４０上に積層される発光層１５０と、発光層１５０上に積層されるｐ型半導体層１６０とを備える。なお、以下の説明においては、必要に応じて、これらｎ型半導体層１４０、発光層１５０およびｐ型半導体層１６０を、まとめて積層半導体層１００と呼ぶ。
　さらに、半導体発光素子１は、ｐ型半導体層１６０の上面１６０ｃに形成される第１の電極１７０と、積層されたｐ型半導体層１６０、発光層１５０およびｎ型半導体層１４０の一部を切り欠くことによって露出したｎ型半導体層１４０の半導体層露出面１４０ｃに形成される第２の電極１８０とを備える。さらにまた、半導体発光素子１は、第１の電極１７０および第２の電極１８０に積層される保護層１９０をさらに備える。ただし、保護層１９０は、第１の電極１７０および第２の電極１８０のそれぞれにおいて、図１において上方側となる面の一部を露出させるように形成されている。
　このように、本実施の形態の半導体発光素子１は、一方の面側に第１の電極１７０および第２の電極１８０が形成された構造を有している。
　なお、図２においては、保護層１９０の記載を省略しており、第１の電極１７０（より具体的には後述する被覆層１７４）および第２の電極１８０のうち、保護層１９０によって覆われない領域を破線で囲って示している。また、図２には、被覆層１７４の背面に設けられる第２導電層１７３（詳細は後述する）を一点鎖線で示している。
　この半導体発光素子１においては、第１の電極１７０を正極、第２の電極１８０を負極とし、両者を介してＩＩＩ族窒化物半導体層の一例としての積層半導体層１００（より具体的にはｐ型半導体層１６０、発光層１５０およびｎ型半導体層１４０）に電流を流すことで、発光層１５０が発光するようになっている。
　では次に、半導体発光素子１の各構成要素について、より詳細に説明する。
＜基板＞
　基板１１０としては、ＩＩＩ族窒化物半導体結晶が表面にエピタキシャル成長される基板であれば、特に限定されず、各種の基板を選択して用いることができる。ただし、本実施の形態の半導体発光素子１は、後述するように、基板１１０側から光を取り出すようにフリップチップ実装されることから、発光層１５０から出射される光に対する光透過性を有していることが好ましい。したがって、例えば、サファイア、酸化亜鉛、酸化マグネシウム、酸化ジルコニウム、酸化マグネシウムアルミニウム、酸化ガリウム、酸化インジウム、酸化リチウムガリウム、酸化リチウムアルミニウム、酸化ネオジウムガリウム、酸化ランタンストロンチウムアルミニウムタンタル、酸化ストロンチウムチタン、酸化チタン等からなる基板１１０を用いることができる。
　また、上記材料の中でも、特に、Ｃ面を主面とするサファイアを基板１１０として用いることが好ましい。サファイアを基板１１０として用いる場合は、サファイアのＣ面上に中間層１２０（バッファ層）を形成するとよい。
＜積層半導体層＞
　積層半導体層１００は、例えば、ＩＩＩ族窒化物半導体からなる層であって、図１に示すように、基板１１０上に、ｎ型半導体層１４０、発光層１５０およびｐ型半導体層１６０の各層が、この順で積層されて構成されている。
　また、図３に示すように、ｎ型半導体層１４０、発光層１５０及びｐ型半導体層１６０の各層は、それぞれ、複数の半導体層から構成してもよい。さらにまた、積層半導体層１００は、さらに下地層１３０、中間層１２０を含めて呼んでもよい。ここで、ｎ型半導体層１４０は、電子をキャリアとする第１の導電型にて電気伝導を行うものであり、ｐ型半導体層１６０は、正孔をキャリアとする第２の導電型にて電気伝導を行うものである。
　なお、積層半導体層１００は、ＭＯＣＶＤ法で形成すると結晶性の良いものが得られるが、スパッタ法によっても条件を最適化することで、ＭＯＣＶＤ法よりも優れた結晶性を有する半導体層を形成できる。以下、順次説明する。
＜中間層＞
　中間層１２０は、多結晶のＡｌxＧａ1-xＮ（０≦ｘ≦１）からなるものが好ましく、単結晶のＡｌxＧａ1-xＮ（０≦ｘ≦１）のものがより好ましい。
　中間層１２０は、上述のように、例えば、多結晶のＡｌxＧａ1-xＮ（０≦ｘ≦１）からなる厚さ０．０１～０．５μｍのものとすることができる。中間層１２０の厚みが０．０１μｍ未満であると、中間層１２０により基板１１０と下地層１３０との格子定数の違いを緩和する効果が十分に得られない場合がある。また、中間層１２０の厚みが０．５μｍを超えると、中間層１２０としての機能には変化が無いのにも関わらず、中間層１２０の成膜処理時間が長くなり、生産性が低下する虞がある。
　中間層１２０は、基板１１０と下地層１３０との格子定数の違いを緩和し、基板１１０の（０００１）面（Ｃ面）上にｃ軸配向した単結晶層の形成を容易にする働きがある。したがって、中間層１２０の上に単結晶の下地層１３０を積層すると、より一層結晶性の良い下地層１３０が積層できる。なお、本発明においては、中間層形成工程を行なうことが好ましいが、行なわなくても良い。
　また、中間層１２０は、ＩＩＩ族窒化物半導体からなる六方晶系の結晶構造を持つものであってもよい。また、中間層１２０をなすＩＩＩ族窒化物半導体の結晶は、単結晶構造を有するものであってもよく、単結晶構造を有するものが好ましく用いられる。ＩＩＩ族窒化物半導体の結晶は、成長条件を制御することにより、上方向だけでなく、面内方向にも成長して単結晶構造を形成する。このため、中間層１２０の成膜条件を制御することにより、単結晶構造のＩＩＩ族窒化物半導体の結晶からなる中間層１２０とすることができる。このような単結晶構造を有する中間層１２０を基板１１０上に成膜した場合、中間層１２０のバッファ機能が有効に作用するため、その上に成膜されたＩＩＩ族窒化物半導体は良好な配向性及び結晶性を有する結晶膜となる。
　また、中間層１２０をなすＩＩＩ族窒化物半導体の結晶は、成膜条件をコントロールすることにより、六角柱を基本とした集合組織からなる柱状結晶（多結晶）とすることも可能である。なお、ここでの集合組織からなる柱状結晶とは、隣接する結晶粒との間に結晶粒界を形成して隔てられており、それ自体は縦断面形状として柱状になっている結晶のことをいう。
＜下地層＞
　下地層１３０としては、ＡｌxＧａyＩｎzＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ＝１）を用いることができるが、ＡｌxＧａ1-xＮ（０≦ｘ＜１）を用いると結晶性の良い下地層１３０を形成できるため好ましい。
　下地層１３０の膜厚は０．１μｍ以上が好ましく、より好ましくは０．５μｍ以上であり、１μｍ以上が最も好ましい。この膜厚以上にした方が結晶性の良好なＡｌxＧａ1-xＮ層が得られやすい。
　下地層１３０の結晶性を良くするためには、下地層１３０は不純物をドーピングしない方が望ましい。しかし、ｐ型あるいはｎ型の導電性が必要な場合は、アクセプター不純物あるいはドナー不純物を添加することができる。
＜ｎ型半導体層＞
　図３に示すように、第１の半導体層の一例としてのｎ型半導体層１４０は、ｎコンタクト層１４０ａとｎクラッド層１４０ｂとから構成されるのが好ましい。なお、ｎコンタクト層１４０ａはｎクラッド層１４０ｂを兼ねることも可能である。また、前述の下地層１３０をｎ型半導体層１４０に含めてもよい。
　ｎコンタクト層１４０ａは、第２の電極１８０を設けるための層である。ｎコンタクト層１４０ａとしては、ＡｌxＧａ1-xＮ層（０≦ｘ＜１、好ましくは０≦ｘ≦０．５、さらに好ましくは０≦ｘ≦０．１）から構成されることが好ましい。
　また、ｎコンタクト層１４０ａにはｎ型不純物がドープされていることが好ましく、ｎ型不純物を１×１０17～１×１０20／ｃｍ3、好ましくは１×１０18～１×１０19／ｃｍ3の濃度で含有すると、第２の電極１８０との良好なオーミック接触を維持できる点で好ましい。ｎ型不純物としては、特に限定されないが、例えば、Ｓｉ、ＧｅおよびＳｎ等が挙げられ、好ましくはＳｉおよびＧｅが挙げられる。
　ｎコンタクト層１４０ａの膜厚は、０．５～５μｍとされることが好ましく、１～３μｍの範囲に設定することがより好ましい。ｎコンタクト層１４０ａの膜厚が上記範囲にあると、半導体の結晶性が良好に維持される。
　ｎコンタクト層１４０ａと発光層１５０との間には、ｎクラッド層１４０ｂを設けることが好ましい。ｎクラッド層１４０ｂは、発光層１５０へのキャリアの注入とキャリアの閉じ込めとを行なう層である。ｎクラッド層１４０ｂはＡｌＧａＮ、ＧａＮ、ＧａＩｎＮなどで形成することが可能である。また、これらの構造のヘテロ接合や複数回積層した超格子構造としてもよい。ｎクラッド層１４０ｂをＧａＩｎＮで形成する場合には、発光層１５０のＧａＩｎＮのバンドギャップよりも大きくすることが望ましい。
　ｎクラッド層１４０ｂの膜厚は、特に限定されないが、好ましくは０．００５～０．５μｍであり、より好ましくは０．００５～０．１μｍである。ｎクラッド層１４０ｂのｎ型ドープ濃度は１×１０17～１×１０20／ｃｍ3が好ましく、より好ましくは１×１０18～１×１０19／ｃｍ3である。ドープ濃度がこの範囲であると、良好な結晶性の維持および発光素子の動作電圧低減の点で好ましい。
　なお、ｎクラッド層１４０ｂを、超格子構造を含む層とする場合には、詳細な図示を省略するが、１００オングストローム以下の膜厚を有したＩＩＩ族窒化物半導体からなるｎ側第１層と、ｎ側第１層と組成が異なるとともに１００オングストローム以下の膜厚を有したＩＩＩ族窒化物半導体からなるｎ側第２層とが積層された構造を含むものであっても良い。
　また、ｎクラッド層１４０ｂは、ｎ側第１層とｎ側第２層とが交互に繰返し積層された構造を含んだものであってもよく、ＧａＩｎＮとＧａＮとの交互構造又は組成の異なるＧａＩｎＮ同士の交互構造であることが好ましい。
＜発光層＞
　ｎ型半導体層１４０の上に積層される発光層１５０としては、単一量子井戸構造あるいは多重量子井戸構造などを採用することができる。
　図３に示すような、量子井戸構造の井戸層１５０ｂとしては、Ｇａ1-yＩｎyＮ（０＜ｙ＜０．４）からなるＩＩＩ族窒化物半導体層が通常用いられる。井戸層１５０ｂの膜厚としては、量子効果の得られる程度の膜厚、例えば１～１０ｎｍとすることができ、好ましくは２～６ｎｍとすると発光出力の点で好ましい。
　また、多重量子井戸構造の発光層１５０の場合は、上記Ｇａ1-yＩｎyＮを井戸層１５０ｂとし、井戸層１５０ｂよりバンドギャップエネルギーが大きいＡｌzＧａ1-zＮ（０≦ｚ＜０．３）を障壁層１５０ａとする。井戸層１５０ｂおよび障壁層１５０ａには、設計により不純物をドープしてもしなくてもよい。
＜ｐ型半導体層＞
　図３に示すように、第２の半導体層の一例としてのｐ型半導体層１６０は、通常、ｐクラッド層１６０ａおよびｐコンタクト層１６０ｂから構成される。また、ｐコンタクト層１６０ｂがｐクラッド層１６０ａを兼ねることも可能である。
　ｐクラッド層１６０ａは、発光層１５０へのキャリアの閉じ込めとキャリアの注入とを行なう層である。ｐクラッド層１６０ａとしては、発光層１５０のバンドギャップエネルギーより大きくなる組成であり、発光層１５０へのキャリアの閉じ込めができるものであれば特に限定されないが、好ましくは、ＡｌxＧａ1-xＮ（０＜ｘ≦０．４）のものが挙げられる。
　ｐクラッド層１６０ａが、このようなＡｌＧａＮからなると、発光層１５０へのキャリアの閉じ込めの点で好ましい。ｐクラッド層１６０ａの膜厚は、特に限定されないが、好ましくは１～４００ｎｍであり、より好ましくは５～１００ｎｍである。
　ｐクラッド層１６０ａのｐ型ドープ濃度は、１×１０18～１×１０21／ｃｍ3が好ましく、より好ましくは１×１０19～１×１０20／ｃｍ3である。ｐ型ドープ濃度が上記範囲であると、結晶性を低下させることなく良好なｐ型結晶が得られる。
　また、ｐクラッド層１６０ａは、複数回積層した超格子構造としてもよく、ＡｌＧａＮとＡｌＧａＮとの交互構造又はＡｌＧａＮとＧａＮとの交互構造であることが好ましい。
　ｐコンタクト層１６０ｂは、第１の電極１７０を設けるための層である。ｐコンタクト層１６０ｂは、ＡｌxＧａ1-xＮ（０≦ｘ≦０．４）であることが好ましい。Ａｌ組成が上記範囲であると、良好な結晶性の維持および第１の電極１７０との良好なオーミック接触の維持が可能となる点で好ましい。
　ｐ型不純物（ドーパント）を１×１０18～１×１０21／ｃｍ3の濃度、好ましくは５×１０19～５×１０20／ｃｍ3の濃度で含有していると、良好なオーミック接触の維持、クラック発生の防止、良好な結晶性の維持の点で好ましい。ｐ型不純物としては、特に限定されないが、例えば好ましくはＭｇが挙げられる。
　ｐコンタクト層１６０ｂの膜厚は、特に限定されないが、０．０１～０．５μｍが好ましく、より好ましくは０．０５～０．２μｍである。ｐコンタクト層１６０ｂの膜厚がこの範囲であると、発光出力の点で好ましい。
＜第１の電極＞
　次に、第１の電極１７０の構成について詳細に説明する。
　第１の電極１７０は、ｐ型半導体層１６０上に積層される第１導電層１７１と、この第１導電層１７１上に積層される反射層１７２（金属層とも呼ぶ）と、この反射層１７２上に積層される第２導電層１７３と、ｐ型半導体層１６０に対しこれら第１導電層１７１、反射層１７２および第２導電層１７３を覆うように設けられる被覆層１７４とを有している。
＜第１導電層＞
　図１に示すように、ｐ型半導体層１６０の上には第１導電層１７１が積層されている。
　図２に示すように平面視したときに、第１導電層１７１（図１参照）は、第２の電極１８０を形成するために、エッチング等の手段によって一部が除去されたｐ型半導体層１６０の上面１６０ｃの周縁部を除くほぼ全面を覆うように形成されているが、このような形状に限定されるわけでなく、隙間を開けて格子状や樹形状に形成してもよい。ただし、図２において、第１導電層１７１は、第２導電層１７３の背面側に形成されているため、その背後に隠れている。
　第１導電層１７１は、ｐ型半導体層１６０とオーミックコンタクトがとれ、しかもｐ型半導体層１６０との接触抵抗が小さいものを用いることが好ましい。また、この半導体発光素子１では、発光層１５０からの光を、反射層１７２を介して基板１１０側に取り出すことから、第１導電層１７１は光透過性に優れたものを用いることが好ましい。さらにまた、ｐ型半導体層１６０の全面に渡って均一に電流を拡散させるために、第１導電層１７１は優れた導電性を有し、且つ、抵抗分布が少ないものを用いることが好ましい。また、本実施の形態では、第１導電層１７１の厚さが５ｎｍ（５０Å）に設定されている。なお、第１導電層１７１の厚さは２ｎｍ～１８ｎｍの範囲より選択することができる。ここで、第１導電層１７１の厚さが２ｎｍよりも薄いと、ｐ型半導体層１６０とオーミックコンタクトが取れにくい場合があり、また、第１導電層１７１の厚さが１８ｎｍよりも厚いと発光層１５０からの発光及び反射層１７２からの反射光の光透過性の点で好ましくない場合がある。
　第１導電層１７１の一例としては透明導電層が挙げられる。例えば、本実施の形態では、第１導電層１７１として、酸化物の導電性材料であって、発光層１５０から出射される波長の光に対する光透過性のよいものが用いられる。特に、Ｉｎを含む酸化物の一部は、他の透明導電膜と比較して光透過性および導電性の両者がともに優れている点で好ましい。Ｉｎを含む導電性の酸化物としては、例えばＩＴＯ（酸化インジウム錫（Ｉｎ2Ｏ3－ＳｎＯ2））、ＩＺＯ（酸化インジウム亜鉛（Ｉｎ2Ｏ3－ＺｎＯ））、ＩＧＯ（酸化インジウムガリウム（Ｉｎ2Ｏ3－Ｇａ2Ｏ3））、ＩＣＯ（酸化インジウムセリウム（Ｉｎ2Ｏ3－ＣｅＯ2））等が挙げられる。なお、これらの中に、例えばフッ素などのドーパントが添加されていてもかまわない。また、例えばＩｎを含まない酸化物、例えばキャリアをドープしたＳｎＯ2、ＺｎＯ2、ＴｉＯ2等の導電性材料を用いてもよい。
　これらの材料を、この技術分野でよく知られた慣用の手段で設けることによって、第１導電層１７１を形成できる。また、第１導電層１７１を形成した後に、第１導電層１７１の透明化と更なる低抵抗化とを目的とした熱アニールを施す場合もある。
　本実施の形態において、第１導電層１７１は、結晶化された構造のものを使用してよく、特に六方晶構造又はビックスバイト構造を有するＩｎ2Ｏ3結晶を含む透光性材料（例えば、ＩＴＯやＩＺＯ等）を好ましく使用することができる。
　例えば、六方晶構造のＩｎ2Ｏ3結晶を含むＩＺＯを第１導電層１７１として使用する場合、エッチング性に優れたアモルファスのＩＺＯ膜を用いて特定形状に加工することができ、さらにその後、熱処理等によりアモルファス状態から結晶を含む構造に転移させることで、アモルファスのＩＺＯ膜よりも透光性の優れた電極に加工することができる。
　また、第１導電層１７１に用いるＩＺＯ膜としては、比抵抗が最も低くなる組成を使用することが好ましい。
　例えば、ＩＺＯ中のＺｎＯ濃度は１～２０質量％であることが好ましく、５～１５質量％の範囲であることが更に好ましい。１０質量％であると特に好ましい。
　第１導電層１７１に用いるＩＺＯ膜の熱処理は、Ｏ2を含まない雰囲気で行なうことが望ましく、Ｏ2を含まない雰囲気としては、Ｎ2雰囲気などの不活性ガス雰囲気や、またはＮ2などの不活性ガスとＨ2との混合ガス雰囲気などを挙げることができ、Ｎ2雰囲気、またはＮ2とＨ2との混合ガス雰囲気とすることが望ましい。なお、ＩＺＯ膜の熱処理をＮ2雰囲気、またはＮ2とＨ2との混合ガス雰囲気中で行なうと、例えば、ＩＺＯ膜を六方晶構造のＩｎ2Ｏ3結晶を含む膜に結晶化させるとともに、ＩＺＯ膜のシート抵抗を効果的に減少させることが可能である。
　また、ＩＺＯ膜の熱処理温度は、５００℃～１０００℃が好ましい。５００℃未満の温度で熱処理を行なった場合、ＩＺＯ膜を十分に結晶化できない恐れが生じ、ＩＺＯ膜の光透過率が十分に高いものとならない場合がある。１０００℃を超える温度で熱処理を行なった場合には、ＩＺＯ膜は結晶化されているが、ＩＺＯ膜の光透過率が十分に高いものとならない場合がある。また、１０００℃を超える温度で熱処理を行なった場合、ＩＺＯ膜の下にある半導体層を劣化させる恐れもある。
　アモルファス状態のＩＺＯ膜を結晶化させる場合、成膜条件や熱処理条件などが異なるとＩＺＯ膜中の結晶構造が異なる。しかし、本発明の実施形態においては、他の層との接着性の点において、第１導電層１７１は材料に限定されないが結晶性の材料の方が好ましく、特に結晶性ＩＺＯの場合にはビックスバイト結晶構造のＩｎ2Ｏ3結晶を含むＩＺＯであってもよく、六方晶構造のＩｎ2Ｏ3結晶を含むＩＺＯであってもよい。特に六方晶構造のＩｎ2Ｏ3結晶を含むＩＺＯがよい。
　特に、前述のように、熱処理によって結晶化したＩＺＯ膜は、アモルファス状態のＩＺＯ膜に比べて、ｐ型半導体層１６０との密着性が良いため、本発明の実施形態において大変有効である。また、熱処理によって結晶化したＩＺＯ膜は、アモルファス状態のＩＺＯ膜に比べて、抵抗値が低下することから、半導体発光素子１を構成した際に、順方向電圧Ｖｆを低減できる点でも好ましい。
＜反射層＞
　図１に示すように、第１導電層１７１の上には反射層１７２が積層されている。
　図２に示すように平面視したときに、反射層１７２（図１参照）は、第１導電層１７１の全域を覆うように形成されている。また、反射層１７２は、第１導電層１７１上に形成され、ｐ型半導体層１６０上には形成されないようになっている。すなわち、ｐ型半導体層１６０と反射層１７２とが直接接触しないように構成されている。ただし、図２において、反射層１７２は、上述した第１導電層１７１と同様、第２導電層１７３の背面側に形成されているため、その背後に隠れている。
　金属層の一例としての反射層１７２はＡｇ（銀）で構成されている。反射層１７２として銀を用いているのは、発光層１５０から出射される青色～緑色の領域の波長の光に対して、高い光反射性を有しているためである。また、後述するように、反射層１７２は、第１導電層１７１を介してｐ型半導体層１６０に給電を行う機能も有していることから、その抵抗値が低く、しかも第１導電層１７１との接触抵抗を低く抑える必要があるためである。そして、本実施の形態では、反射層１７２の厚さが１００ｎｍ（１０００Å）に設定されている。この反射層１７２の厚さは、好ましくは５０ｎｍ以上の範囲より選択することができる。ここで、反射層１７２の厚さが５０ｎｍよりも薄いと、発光層１５０からの光の反射性能が低下する点で好ましくない場合がある。
　なお、本実施の形態では、反射層１７２として、Ａｇ単体を用いているが、Ａｇを含む合金を使用するようにしてもかまわない。
＜第２導電層＞
　図１に示すように、反射層１７２の上には第２導電層１７３が積層されている。
　図２に示すように平面視したときに、第２導電層１７３は、反射層１７２の全域を覆うように形成されている。また、第２導電層１７３は、反射層１７２上に形成され、ｐ型半導体層１６０上には形成されないようになっている。すなわち、ｐ型半導体層１６０と第２導電層１７３とが直接接触しないように構成されている。
　導電層の一例としての第２導電層１７３は、反射層１７２とオーミックコンタクトが取れ、しかも、反射層１７２との接触抵抗が小さいものを用いることが好ましい。ただし、後述するように、第２導電層１７３は発光層１５０からの光を透過させる機能を要しないので、上記第１導電層１７１とは異なり、光透過性を有している必要はない。また、後述するように、第２導電層１７３は、反射層１７２および第１導電層１７１を介してｐ型半導体層１６０に給電を行う機能も有していることから、優れた導電性を有し、且つ、抵抗分布が少ないものを用いることが好ましい。そして、本実施の形態では、第２導電層１７３の厚さが、５０ｎｍ（５００Å）に設定されている。本実施の形態においては、第２導電層１７３の厚さが５０ｎｍ以上であれば、反射層１７２を構成する銀（Ａｇ）のマイグレーションが抑制されやすくなる点で好ましい。これに対し、第２導電層１７３の厚さが５０ｎｍよりも薄いと、第２導電層１７３上に形成する被覆層１７４への銀（Ａｇ）のマイグレーション防止の点で好ましくない。また、第２導電層１７３の厚さが５０００ｎｍよりも厚いと、材料のコストアップの点で好ましくない。なお、本実施の形態では、第１導電層１７１の厚さが第２導電層１７３の厚さよりも薄くなるように、それぞれの厚さが設定されている。
　本実施の形態では、第２導電層１７３として、第１導電層１７１と同様に、ＩＺＯが用いられている。ただし、後述するように、第２導電層１７３を構成するＩＺＯには熱処理が行われないことから、アモルファス状態のままとなっている。
　なお、第２導電層１７３としては、ＩＺＯの他、ＩＴＯ、ＩＧＯ、ＩＣＯ等を用いることができる。また、例えばキャリアをドープしたＳｎＯ2、ＺｎＯ2、ＴｉＯ2等の導電性材料を用いてもよい。さらに、第２導電層１７３には、上述したように光透過性が要求されないことから、可視領域で光を吸収する公知の導電性金属酸化物を用いるようにしてもかまわない。
＜被覆層＞
　図１に示すように、第２導電層１７３の上面および第１導電層１７１、反射層１７２および第２導電層１７３の側面には被覆層１７４が形成されている。
　図２に示すように平面視したときに、被覆層１７４は、第１導電層１７１、反射層１７２および第２導電層１７３の全域を覆うように形成されている。また、被覆層１７４は、その端部がｐ型半導体層１６０と接するようになっている。
　被覆層１７４は、最も内側すなわち第２導電層１７３等と接するように少なくとも１層以上の金属層が形成される。また、最も外側となる最表層の金属層には一般に金が用いられる。被覆層１７４の構成の一例として、第２導電層１７３に接して形成される第１層としてＮｉ（ニッケル）層と、このＮｉ層の外側に形成される第２層としてのＰｔ（白金）層と、このＰｔ層の外側であって最も外側に形成される第３層としてのＡｕ（金）層とを有する構造を挙げることができる。そして、被覆層１７４の全体の厚さは、フリップチップ実装する際のパッド電極としての機能を有する厚さがあれば、厚さに制限なく使用することができるが、好ましくは５０ｎｍ（５００Å）～８０００ｎｍ（８００００Å）に設定されている。
　なお、被覆層１７４の第１層を構成する材料としては、上述したＮｉ（ニッケル）の他、Ｔａ（タンタル）、Ｔｉ（チタン）、ＮｉＴｉ（ニッケルチタン）合金、およびこれらの窒化物を使用することができる。
＜第２の電極＞
　第２の電極１８０については、公知な材料や構造、形状を採用することができ、例えば第１の電極１７０と同じ構成を採用することもできる。したがって、第２の電極１８０を単層で構成してもよいし、複数の材料を重ね合わせた積層で構成してもよい。
＜保護層＞
　図１に示すように、保護層１９０は、第１の電極１７０の一部および第２の電極１８０の一部を除いてこれら第１の電極１７０および第２の電極１８０を覆うように積層されている。保護層１９０は、例えばＳｉＯ2等の材料で構成されており、外部から水等が第１の電極１７０および第２の電極１８０に浸入するのを抑制することでこれらを保護する機能を有している。
　次に、図１に示す半導体発光素子１の使用方法について説明する。
　図４は、図１に示す半導体発光素子１を配線基板１０に実装した発光装置の構成の一例を示す図である。
　配線基板１０の一方の面には、正電極１１と負電極１２とが形成されている。
　そして、配線基板１０に対し、図１に示す半導体発光素子１の上下を反転させた状態で、正電極１１には第１の電極１７０（具体的には被覆層１７４）を、また、負電極１２には第２の電極１８０を、それぞれはんだ２０を用いて電気的に接続すると共に機械的に固定している。このような配線基板１０に対する半導体発光素子１の接続手法は、一般にフリップチップ接続と呼ばれるものである。フリップチップ接続においては、配線基板１０からみて、半導体発光素子１の基板１１０が発光層１５０よりも遠い位置に置かれる。
　では、図４に示す発光装置の発光動作について説明する。
　配線基板１０の正電極１１および負電極１２を介して、半導体発光素子１に正電極１１から負電極１２に向かう電流を流すと、半導体発光素子１では、第１の電極１７０からｐ型半導体層１６０、発光層１５０およびｎ型半導体層１４０を介して第２の電極１８０に向かう電流が流れ、発光層１５０は基板１１０側および第１の電極１７０側に向けて青色光を出力する。なお、このとき、第１の電極１７０では、被覆層１７４、第２導電層１７３、反射層１７２および第１導電層１７１を介して電流が流れ、ｐ型半導体層１６０には、面上において均一化された状態の電流が供給される。
　発光層１５０から出力される光のうち基板１１０側に向かう光は、ｎ型半導体層１４０、下地層１３０、中間層１２０および基板１１０を透過し、図４において矢印に示す方向に出射される。一方、発光層１５０から出射される光のうち第１の電極１７０側に向かう光は、ｐ型半導体層１６０および第１導電層１７１を介して反射層１７２に到達し、反射層１７２で反射される。そして、反射層１７２で反射した光は、第１導電層１７１、ｐ型半導体層１６０、発光層１５０、ｎ型半導体層１４０、下地層１３０、中間層１２０および基板１１０を透過し、図４において矢印に示す方向に出射される。このように、本実施の形態では、半導体発光素子１に反射層１７２を設け、発光層１５０から基板１１０とは反対側に出射された光を反射させることで、半導体発光素子１からの光の取り出し効率を高めている。
　次に、図１に示す半導体発光素子１の製造方法について説明する。
　図５は、半導体発光素子１の製造工程の一例を示すフローチャートである。
　半導体発光素子１は、基板１１０上に中間層１２０を形成する中間層形成工程（ステップ１０１）と、中間層１２０上に下地層１３０を形成する下地層形成工程（ステップ１０２）と、下地層１３０上にｎ型半導体層１４０を形成するｎ型半導体層形成工程（ステップ１０３）と、ｎ型半導体層１４０上に発光層１５０を形成する発光層形成工程（ステップ１０４）と、発光層１５０上にｐ型半導体層１６０を形成するｐ型半導体層形成工程（ステップ１０５）と、ｐ型半導体層１６０側からエッチングを行ってｎ型半導体層１４０に半導体層露出面１４０ｃを形成する半導体層露出面形成工程（ステップ１０６）と、ｐ型半導体層１６０上に第１導電層１７１を形成する第１導電層形成工程（ステップ１０７）と、第１導電層１７１上に反射層１７２を形成する反射層形成工程（ステップ１０８）と、反射層１７２上に第２導電層１７３を形成する第２導電層形成工程（ステップ１０９）と、これら第１導電層１７１、反射層１７２および第２導電層１７３を覆うように被覆層１７４を形成する被覆層形成工程（ステップ１１０）と、保護層１９０を形成する保護層形成工程（ステップ１１１）とによって製造される。
　以下、各工程について順番に説明する。
＜中間層形成工程＞
　まず、サファイア基板等の基板１１０を用意し、前処理を施す。前処理としては、例えば、スパッタ装置のチャンバ内に基板１１０を配置し、中間層１２０を形成する前にスパッタするなどの方法によって行うことができる。具体的には、チャンバ内において、基板１１０をＡｒやＮ2のプラズマ中に曝す事によって上面を洗浄する前処理を行なってもよい。ＡｒガスやＮ2ガスなどのプラズマを基板１１０に作用させることで、基板１１０の上面に付着した有機物や酸化物を除去することができる。
　次に、基板１１０の上面に、スパッタ法によって、中間層１２０を積層する。
　スパッタ法によって、単結晶構造を有する中間層１２０を形成する場合、チャンバ内の窒素原料と不活性ガスの流量に対する窒素流量の比を、窒素原料が５０％～１００％、望ましくは７５％となるようにすることが望ましい。
　また、スパッタ法によって、柱状結晶（多結晶）を有する中間層１２０を形成する場合、チャンバ内の窒素原料と不活性ガスの流量に対する窒素流量の比を、窒素原料が１％～５０％、望ましくは２５％となるようにすることが望ましい。なお、中間層１２０は、上述したスパッタ法だけでなく、ＭＯＣＶＤ法で形成することもできる。
＜下地層形成工程＞
　次に、中間層１２０を形成した後、中間層１２０の上面に、単結晶の下地層１３０を形成する。下地層１３０は、スパッタ法で形成してもよく、ＭＯＣＶＤ法で形成してもよい。
＜ｎ型半導体層形成工程＞
　下地層１３０の形成後、ｎコンタクト層１４０ａ及びｎクラッド層１４０ｂを積層してｎ型半導体層１４０を形成する。ｎコンタクト層１４０ａ及びｎクラッド層１４０ｂは、スパッタ法で形成してもよく、ＭＯＣＶＤ法で形成してもよい。
＜発光層形成工程＞
　発光層１５０の形成は、スパッタ法、ＭＯＣＶＤ法のいずれの方法でもよいが、特にＭＯＣＶＤ法が好ましい。具体的には、障壁層１５０ａと井戸層１５０ｂとを交互に繰り返して積層し、且つ、ｎ型半導体層１４０側およびｐ型半導体層１６０側に障壁層１５０ａが配される順で積層すればよい。
＜ｐ型半導体層形成工程＞
　また、ｐ型半導体層１６０の形成は、スパッタ法、ＭＯＣＶＤ法のいずれの方法でもよい。具体的には、ｐクラッド層１６０ａと、ｐコンタクト層１６０ｂとを順次積層すればよい。
＜半導体層露出面形成工程＞
　第１の電極１７０の形成に先立ち、公知のフォトリソグラフィーの手法によってパターニングして、所定の領域の積層半導体層１００の一部をエッチングしてｎコンタクト層１４０ａの一部を露出させ、半導体層露出面１４０ｃを形成させる。
＜第１導電層形成工程＞
　マスクで半導体層露出面１４０ｃをカバーして、エッチング除去せずに残したｐ型半導体層１６０上に、スパッタ法などの公知の方法を用いて第１導電層１７１を形成し、その後、例えば酸素雰囲気下において７００℃で熱処理を施して第１導電層１７１の結晶性を高める。
　なお、ｐ型半導体層１６０上に先に第１導電層１７１を形成した後、第１導電層１７１を形成した状態で、所定の領域の第１導電層１７１および積層半導体層１００の一部をエッチングすることで半導体層露出面１４０ｃを形成するようにしてもよい。なお、この場合においても、第１導電層１７１の形成を行った後、熱処理を施して第１導電層１７１の結晶性を高めることが好ましい。
＜反射層形成工程＞
　マスクで半導体層露出面１４０ｃを引き続きカバーしたまま、ｐ型半導体層１６０上に積層された第１導電層１７１上に、スパッタ法などの公知の方法を用いて反射層１７２を形成する。
　なお、反射層形成工程は、上記第１導電層形成工程とは別に行うことが好ましい。これは、第１導電層形成工程では、上述したように熱処理が行われるためである。より具体的に説明すると、仮にｐ型半導体層１６０に第１導電層１７１および反射層１７２を形成した状態で熱処理を行うと、反射層１７２を構成するＡｇが、第１導電層１７１内に拡散してしまい、反射層１７２における反射率が低下するおそれがあるためである。
＜第２導電層形成工程＞
　マスクで半導体層露出面１４０ｃを引き続きカバーしたまま、第１導電層１７１上に積層された反射層１７２上に、スパッタ法などの公知の方法を用いて第２導電層１７３を形成する。
　なお、反射層形成工程および第２導電層形成工程は、例えばスパッタ法にて連続して１バッチで行うことが好ましく、この場合には、反射層１７２の構成材料と第２導電層１７３の構成材料とをそれぞれターゲットとしてスパッタ装置にセットしておき、成膜プロセスの最中にターゲットおよび雰囲気を変更することで、連続的に形成することが好ましい。
　また、第２導電層形成工程の後には、熱処理を行わないことが好ましい。これは、第１導電層１７１に積層された反射層１７２の上に第２導電層１７３を形成した状態で熱処理を行うと、反射層１７２を構成するＡｇが、第１導電層１７１あるいは第２導電層１７３に拡散し、反射層１７２における反射率が低下するおそれがあるためである。
　第２の電極１８０は第１の電極１７０と同じ構造とし、上述した半導体層露出面形成工程にて半導体層露出面１４０ｃを形成した後に、双方の電極を同時に形成することが可能である。また、第２の電極１８０として、公知の構造の電極を第１の電極１７０の形成工程の前、後、もしくは途中に形成することも可能である。
＜被覆層形成工程＞
　マスクで半導体層露出面１４０ｃを引き続きカバーしたまま、ｐ型半導体層１６０の上面１６０ｃに積層された第１導電層１７１、反射層１７２および第２導電層１７３に、スパッタ法を用いて、金属からなる被覆層１７４を積層し、ｐ型半導体層１６０との間で、第１導電層１７１、反射層１７２及び第２導電層１７３を完全に被覆する。例えば、被覆層１７４として、ニッケル層、プラチナ層および金層を順次積層する。
　なお、被覆層形成工程は、上述した第２導電層形成工程とは別に行うことが好ましい。この場合には、ｐ型半導体層１６０の上面１６０ｃに第１導電層１７１、反射層１７２および第２導電層１７３が形成された状態でスパッタ装置等の成膜装置から取り出されることになるが、反射層１７２が第２導電層１７３で覆われているため、取り出し後に反射層１７２が大気中に晒されにくくなり、反射層１７２の劣化を抑制することができる。
＜保護層形成工程＞
　半導体露出面１４０ｃをカバーするマスクを除去した後、例えばＳｉＯ2からなる保護層１９０を、図１のように上面及びエッチング側面に形成する。なお、第１の電極１７０の一部領域および第２の電極１８０の一部領域を露出させるためには、例えば保護層１９０を形成する前にレジストの塗布を形成しておくようにしてもよいし、保護層１９０を形成した後にドライエッチング等を用いて露出領域を形成するようにしてもよい。
　このようにして、半導体発光素子１が得られる。
　そして、半導体発光素子１を用いて図４に示す発光装置を構成する際には、半導体発光素子１に設けられた第１の電極１７０および第２の電極１８０を、配線基板１０に設けられた正電極１１および負電極１２にそれぞれはんだ２０を用いて接続する。なお、このときのはんだ２０の温度は、例えば３００℃以下に設定されており、はんだ２０を介して反射層１７２が過熱されることにより、反射層１７２を構成する銀が第１導電層１７１あるいは第２導電層１７３側に拡散するのを抑制している。
　ところで、本実施の形態の半導体発光素子１の反射層１７２として用いているＡｇは、化学的、熱的要因に伴ってイオンとして溶出・還元された状態で移動するイオンマイグレーション（エレクトロケミカルマイグレーション）を起こすことが知られている。反射層１７２を構成するＡｇのイオンマイグレーションは、反射層１７２と接する材料によってその発生の程度が変わる。
　本実施の形態では、反射層１７２の一方の面が第１導電層１７１に接触して形成され、その他方の面が第２導電層１７３に接触して形成されている。後述する実施例において説明するように、反射層１７２の他方の面に例えばＮｉ、Ｔｉ等の金属からなる第２導電層１７３を形成した場合には、Ａｇのマイグレーションにより、反射層１７２と第２導電層１７３との間にデンドライト状にＡｇが析出することが判明している。このように反射層１７２との界面にデンドライト状にＡｇが析出した場合、反射層１７２における光の反射率が低下し、その結果として、半導体発光素子１の基板１１０から出射される光の取り出し効率が著しく低下する。
　これに対し、本実施の形態では、反射層１７２の上に、金属ではなく酸化物からなる第２導電層１７３を形成するようにした。後述する実施例において説明するように、反射層１７２の上に第２導電層１７３を形成した場合、Ａｇのマイグレーションに伴うデンドライト状のＡｇの析出が生じにくくなることが判明している。したがって、反射層１７２の上に酸化物からなる第２導電層１７３を形成することにより、反射層１７２の反射性能が維持されることになり、半導体発光素子１における光取り出し効率の低下を抑制することができる。
　また、本実施の形態では、ｐ型半導体層１６０の上に第１導電層１７１を形成し、この第１導電層１７１の上に反射層１７２を形成し、さらに反射層１７２の上に第２導電層１７３を形成することで、第２導電層１７３とｐ型半導体層１６０とが直接接触しないように構成した。第２導電層１７３は、必ずしも発光層１５０からの光に対して透明ではないため、例えば第２導電層１７３とｐ型半導体層１６０とを直接接触するように構成した場合には、発光層１５０からの光が第２導電層１７３に吸収されるおそれがある。しかしながら、本実施の形態では、このような構成を採用することにより、第２導電層１７３の光吸収に起因する半導体発光素子１の光取り出し効率の低下を抑制することができる。
　さらに、本実施の形態では、このようにしてｐ型半導体層１６０の上に順次形成された第１導電層１７１、反射層１７２および第２導電層１７３を、被覆層１７４を用いて覆うようにした。これにより、例えば銀からなる反射層１７２が、外気に晒されるという事態が回避されることになり、水や酸素等との反応に起因する銀の劣化およびこれに伴う半導体発光素子１の光取り出しの効率の低下を長期にわたって抑制することができる。
＜第１の電極の他の構成例＞
　図６は、本実施の形態が適用される半導体発光素子１の断面模式図の他の一例を示している。この半導体発光素子１の基本構成は図１に示したものとほぼ同様であるが、第１の電極１７０の断面形状に特徴がある。
　第１の電極１７０は、図１に示したものと同様に、第１導電層１７１、反射層１７２、第２導電層１７３および被覆層１７４を有している。なお、第１導電層１７１が酸化物透明導電材料で構成される点、反射層１７２が銀または銀を含む合金で構成される点、第２導電層１７３が酸化物導電材料で構成される点、および被覆層１７４が金属材料で構成される点については、上述したものと同じである。
　第１導電層１７１は、ｐ型半導体層１６０の上面１６０ｃの端部を除くほぼ全面を覆うように形成されている。そして、第１導電層１７１の中央部は一定の膜厚を有し上面１６０ｃに対しほぼ平坦に形成される一方、第１導電層１７１の端部側は膜厚が漸次薄くなることでｐ型半導体層１６０の上面１６０ｃに対し傾斜して形成される傾斜面１７１ｅとなっている。
　反射層１７２は、第１導電層１７１のほぼ全面を覆い、且つ、ｐ型半導体層１６０とほとんど接しないように形成されている。そして、反射層１７２の中央部は一定の膜厚を有しほぼ平坦に形成される一方、反射層１７２の端部側は膜厚が漸次薄くなることでｐ型半導体層１６０の上面１６０ｃに対し傾斜して形成される傾斜面１７２ｅとなっている。
　第２導電層１７３は、反射層１７２のほぼ全面を覆い、且つ、ｐ型半導体層１６０および第１の導電層１７１とほとんど接しないように形成されている。そして、第２導電層１７３の中央部は一定の膜厚を有し且つほぼ平坦に形成される一方、第２導電層１７３の端部側はｐ型半導体層１６０の上面１６０ｃに対して傾斜して形成される傾斜面１７３ｅとなっている。
　被覆層１７４は、第２導電層１７３の上面および傾斜面１７３ｅを覆うように形成されており、その端部はｐ型半導体層１６０の上面１６０ｃと接するようになっている。
　このように、本実施の形態では、第１導電層１７１と第２導電層１７３とによって、反射層１７２の端部が外部に露出しにくい状態で反射層１７２を挟み込むようになっている。そして、このように構成された第１導電層１７１、反射層１７２および第２導電層１７３を、ｐ型半導体層１６０に対し被覆層１７４を用いて覆うようになっている。このため、本実施の形態では、反射層１７２と被覆層１７４とが直接接触し難い構成を実現している。
　図７～図１０は、図６に示す半導体発光素子１における第１の電極１７０の製造方法の一例を説明するための図である。ここで、図７および図８は図５に示すフローチャートにおけるステップ１０７～１０９に対応しており、図９および図１０は図５に示すフローチャートにおけるステップ１１０に対応している。
　では最初に、図７および図８を参照しつつ、第１導電層１７１、反射層１７２および第２導電層１７３の製造手順（第１工程と呼ぶ）について説明する。
＜第１工程＞
　まず、図７（ａ）に示すように、例えばＡＺ５２００ＮＪ（製品名：ＡＺエレクトロニックマテリアルズ株式会社製）などレジストを用いて、ｐ型半導体層１６０の上面１６０ｃ上に不溶性レジスト部２１を形成する。
　次に、図７（ｂ）に示すように、不溶性レジスト部２１の前面に第１の電極１７０を形成する位置をカバーするように、横幅Ｌ１、縦幅Ｌ２の第１のマスク２５を配置し、不溶性レジスト部２１が感度を有する波長の光を照射する。このとき、露光された不溶性レジスト部２１は、光反応により、第１の可溶性レジスト部２２とされる。また、光反応は光の強さに応じて進行するために、光照射面側では光反応の進行が早く、ｐ型半導体層１６０側では光反応の進行が遅くなり、結果的に第１の可溶性レジスト部２２は、図７（ｂ）に示すように、その側面が下方（ｐ型半導体層１６０側）に向かうほど後退した逆傾斜形状（逆テーパ形状）となるように形成される。逆に、第１のマスク２５によって覆われた部分の不溶性レジスト部２１は、側面が上方に向かうほど後退した傾斜形状（テーパ形状）となるように形成される。
　次に、加熱を行うことにより、図７（ｃ）に示すように可溶性レジスト部２２を硬化レジスト部２３とし、続いて全面露光を行うことにより、図８（ａ）に示すように一部露光において露光されなかった不溶性レジスト部２１を第２の可溶性レジスト部２４とする。
　次いで、所定の現像溶媒により第２の可溶性レジスト部２４を溶解除去することで、図８（ｂ）に示すような硬化レジスト部２３が残る。この硬化レジスト部２３は、ｐ型半導体層１６０の上面１６０ｃを露出させる横幅Ｌ１、縦幅Ｌ２の第１の開口部２３ｃを備えている。第１の開口部２３ｃの側面（内壁面）２３ｄは、下方に向かうほど後退する逆傾斜形状（逆テーパ形状）であり、第１の開口部２３ｃの開口長さはｐ型半導体層１６０に近づくほど大きく、また、第１の開口部２３ｃの側面（内壁面）２３ｄの傾斜角度はほぼ一定である。これを第１の逆傾斜型マスク２３（第１のマスクに対応）と呼称する。
　次に、スパッタ法により、第１の逆傾斜型マスク２３を介して、ｐ型半導体層１６０の上面１６０ｃに酸化物透明導電材料からなる第１導電層１７１を形成する。第１導電層１７１は、第１の逆傾斜型マスク２３の第１の開口部２３ｃの横幅Ｌ１、縦幅Ｌ２を基本長さとして形成される。ただし、図８（ｃ）に示すように、スパッタ方向から遠くなる（影となる）部分すなわち第１導電層１７１の外縁側には、外周側に向けて膜厚が漸次薄くなるような傾斜面１７１ｅが形成される。なお、傾斜面１７１ｅの傾斜角度は、膜厚に応じて決まる。
　続いて、スパッタ法により、第１の逆傾斜型マスク２３を介して、第１導電層１７１上に銀又は銀の合金からなる反射層１７２を形成する。反射層１７２は、第１の逆傾斜型マスク２３の第１の開口部２３ｃの横幅Ｌ１、縦幅Ｌ２を基本長さとして形成されるが、図８（ｃ）に示すように、スパッタ方向からみて影となる部分すなわち反射層１７２の外縁側には、外周側に向けてその膜厚が漸次薄くなるような傾斜面１７２ｅが形成される。なお、傾斜面１７２ｅの傾斜角度は、膜厚に応じて決まる。また、反射層１７２は、第１導電層１７１を完全に覆うように形成される。
　さらに続いて、スパッタ法により、第１の逆傾斜型マスク２３を介して、反射層１７２上に酸化物導電材料からなる第２導電層１７３を形成する。第２導電層１７３は、第１の逆傾斜型マスク２３の第１の開口部２３ｃの横幅Ｌ１、縦幅Ｌ２を基本長さとして形成されるが、図８（ｃ）に示すように、スパッタ方向からみて影となる部分すなわち反射層１７２の外縁側には、外周側に向けて膜厚が漸次薄くなるような傾斜面１７３ｅが形成される。なお、傾斜面１７３ｅの傾斜角度は、膜厚に応じて決まる。また、第２導電層１７３は、反射層１７２を完全に覆うように形成される。
　その後、図８（ｄ）に示すように、レジスト剥離剤などを用いて第１の逆傾斜型マスク２３を除去することにより、ｐ型半導体層１６０の上面１６０ｃに第１導電層１７１、反射層１７２および第２導電層１７３からなる３層構造体のみが残される。
　なお、反射層１７２を形成する前に、第１導電層１７１の表面を洗浄する前処理を施しても良い。洗浄の方法としてはプラズマなどに曝すドライプロセスによるものと薬液に接触させるウェットプロセスによるものがあるが、工程の簡便さの観点より、ドライプロセスが望ましい。また、ｐ型半導体層１６０上に第１導電層１７１を形成した後、熱処理を行って第１導電層１７１を結晶化させてから反射層１７２を形成してもよいことは勿論である。
　続いて、図９および図１０を参照しつつ、被覆層１７４の製造手順（第２工程と呼ぶ）について説明する。
＜第２工程＞
　まず、図９（ａ）に示すように、第１工程に準じて、例えばＡＺ５２００ＮＪ（製品名：ＡＺエレクトロニックマテリアルズ株式会社製）などレジストを用いて、第１導電層１７１、反射層１７２および第２導電層１７３からなる３層構造体と、ｐ型半導体層１６０の上面１６０ｃとを覆うように不溶性レジスト部３１を形成する。
　次に、図９（ｂ）に示すように、不溶性レジスト部３１の前面に第１の電極１７０を形成する位置をカバーするように、横幅Ｌ３、縦幅Ｌ４の第２のマスク３５を配置し、不溶性レジスト部３１が感度を有する波長の光を照射する。なお、第２のマスク３５の横幅Ｌ３は第１のマスク２５の横幅Ｌ１よりも大きな値を有しており、第２のマスク３５の縦幅Ｌ４は第１のマスク２５の縦幅Ｌ２よりも大きな値を有している。また、第２のマスク３５は、ｐ型半導体層１６０上に順次積層される第１導電層１７１、反射層１７２および第２導電層１７３の全域を覆うように配置することが好ましい。このとき、露光された不溶性レジスト部３１は、光反応により、第１の可溶性レジスト部３２とされる。また、光反応は光の強さに応じて進行するために、光照射面側では光反応が早く、ｐ型半導体層１６０側では光反応の進行が遅くなり、結果的に第１の可溶性レジスト部３２は、図９（ｂ）に示すように、その側面が下方（ｐ型半導体層１６０側）に向かうほど後退した逆傾斜形状（逆テーパ形状）となるように形成される。逆に、第２のマスク３５によって覆われた部分の不溶性レジスト部３１は、側面が上方に向かうほど後退した傾斜形状（テーパ形状）となるように形成される。
　次に、加熱を行うことにより、図９（ｃ）に示すように可溶性レジスト部３２を硬化レジスト部３３とし、続いて全面露光を行うことにより、図１０（ａ）に示すように一部露光において露光されなかった不溶性レジスト部３１を第２の可溶性レジスト部３４とする。
　次いで、所定の現像溶媒により第２の可溶性レジスト部３４を溶解除去することで、図１０（ｂ）に示すような硬化レジスト部３３が残る。この硬化レジスト部３３は、第１導電層１７１、反射層１７２および第２導電層１７３の３層構造体との間でｐ型半導体層１６０の上面１６０ｃを露出させる横幅Ｌ３、縦幅Ｌ４の第２の開口部３３ｃを備えている。第２の開口部３３ｃの側面（内壁面）３３ｄは、下方に向かうほど後退する逆傾斜形状（逆テーパ形状）であり、第２の開口部３３ｃの開口長さはｐ型半導体層１６０に近づくほど大きく、また、第２の開口部３３ｃの側面（内壁面）３３ｄの傾斜角度はほぼ一定である。これを第２の逆傾斜型マスク３３（第２のマスクに対応）と呼称する。
　次に、スパッタ法により、第２の逆傾斜型マスク３３を介して、ｐ型半導体層１６０の上面１６０ｃおよび第２導電層１７３の上に一または複数の金属層からなる被覆層１７４を形成する。このとき、被覆層１７４を構成する金属は、第２導電層１７３の傾斜面１７３ｅと第２の逆傾斜型マスク３３の側面３３ｄとの間にも入り込んで積層されていく。これにより、被覆層１７４は、第２導電層１７３の上面および傾斜面１７３ｅを覆い、且つ、その端部がｐ型半導体層１６０の上面１６０ｃと接するように形成される。
　その後、図１０（ｄ）に示すように、レジスト剥離剤などを用いて第２の逆傾斜型マスク３３を除去することにより、第１導電層１７１、反射層１７２、第２反射層１７３および被覆層１７４を備えた第１の電極１７０が得られる。
　図６に示す半導体発光素子１においては、第１の電極１７０において、銀または銀を含む合金からなる反射層１７２と金属からなる被覆層１７４とを第２導電層１７３を隔てて配置するようにしたので、銀が被覆層１７４側に拡散するのを抑制することができる。したがって、このような構成を採用することにより、図１に示す構成と比較して、反射層１７２の反射性能がさらに維持されることになり、半導体発光素子１における光の取り出し効率の低下をさらに抑制することが可能になる。
　次に、本発明の実施例について説明を行うが、本発明は実施例に限定されない。
　本発明者は、第１の電極１７０の構成材料を異ならせた半導体発光素子１の製造を行い、各半導体発光素子１から出力される光量に基づいて、各半導体発光素子１における反射層１７２の劣化について評価を行った。なお、ここでは、各半導体発光素子１の構造を、図１または図６に示すものとした。
　以下に示す表１は、実施例１～７および比較例１～３における第１の電極１７０（より具体的には第１導電層１７１、反射層１７２、第２導電層１７３および被覆層１７４）の構成を示している。また、以下に示す表２は、実施例１～７および比較例１～３における各々の評価結果を示している。
Figure JPOXMLDOC01-appb-T000001
Figure JPOXMLDOC01-appb-T000002
　実施例１、３、４、７および比較例１、２では、第１導電層１７１はすべてＩＺＯ（酸化インジウム亜鉛）とし、その厚さは５０Åとした。また、実施例５、６においても、第１導電層１７１はＩＺＯとし、その厚さは１００Åとした。これに対し、実施例２では第１導電層１７１はＩＴＯ（酸化インジウム錫）とし、比較例３ではＰｔ（白金）とし、いずれもその厚さは５０Åとした。
　また、実施例２を除く他の実施例および比較例では、反射層１７２はすべてＡｇ（銀）とし、そのうち、実施例１、３、４、７および比較例１～３ではその厚さは１０００Åとする一方、実施例５および６ではその厚さは２０００Åとした。これに対し、実施例２では、反射層１７２はＡｇ（銀）、Ｐｄ（パラジウム）およびＣｕ（銅）を含むＡＰＣ－ＴＲ合金（フルヤ金属製）とし、その厚さは１０００Åとした。
　一方、第２導電層１７３については、実施例１、５、６および７ではＩＺＯ（酸化インジウム亜鉛）を、実施例２ではＩＴＯ（酸化インジウム錫）を、実施例３ではＩＣＯ（酸化インジウムセリウム）を、実施例４ではＩＧＯ（酸化インジウムガリウム）をそれぞれ用い、その厚さはそれぞれ５００Åとした。また、比較例１では、第２導電層１７３はＮｉ（ニッケル）とし、その厚さは１０００Åとした。さらに、比較例２、３では、第２導電層１７３はＰｔ（白金）とし、いずれもその厚さは５００Åとした。
　さらに、被覆層１７４については、実施例１～７および比較例１～３において、それぞれ複数の金属の積層構成とした。ここで、実施例１では、第２導電層１７３上に積層される第１層として厚さ１００ÅのＮｉ（ニッケル）を、第１層上に積層される第２層として厚さ１０００ÅのＰｔ（白金）を、第２層上に積層される第３層として厚さ３０００ÅのＡｕ（金）を、それぞれ用いた。また、実施例２では、第１層として厚さ２００ÅのＴａ（タンタル）を、第２層として厚さ１０００ÅのＰｔ（白金）を、第３層として厚さ３０００ÅのＡｕ（金）を、それぞれ用いた。さらに、実施例３では、第１層として厚さ２００ÅのＴａ（タンタル）を、第２層として厚さ１０００ÅのＷ（タングステン）を、第３層として厚さ３０００ÅのＡｕ（金）を、それぞれ用いた。さらにまた、実施例４では、第１層として厚さ２００ÅのＮｉＴｉ（ニッケル・チタン）を、第２層として厚さ１０００ÅのＷ（タングステン）を、第３層として厚さ３０００ÅのＡｕ（金）を、それぞれ用いた。実施例５では、第１層として厚さ１００ÅのＴｉ（チタン）を、第１層上に積層される第２層として厚さ１０００ÅのＰｔ（白金）を、第２層上に積層される第３層として厚さ４０００ÅのＡｕ（金）を、それぞれ用いた。実施例６では、第１層として厚さ１００ÅのＴａＮ（窒化タンタル）を、第２層として厚さ１０００ÅのＰｔ（白金）を、第３層として厚さ５０００ÅのＡｕ（金）をそれぞれ用いた。実施例７では、第１層として厚さ１００ÅのＮｉ（ニッケル）を、第２層として厚さ１０００ÅのＰｔ（白金）を、第３層として厚さ３０００ÅのＡｕ（金）をそれぞれ用いた。
　一方、比較例１～３では、第１層として厚さ１０００ÅのＰｔ（白金）を、第２層として厚さ３０００ÅのＡｕ（金）を、それぞれ用いた。
　次に、各実施例および各比較例の半導体発光素子１の評価手法および評価結果について説明する。
　各実施例および各比較例に示した電極構造をそれぞれ有する半導体発光素子１（ドミナント波長は４６０ｎｍの発光素子構造）を準備し、常温（２０℃）、並びにＮ2雰囲気下であって２００℃、３００℃および４００℃のそれぞれの温度において、１０分間保持した後、各半導体発光素子１の順方向電圧（Ｖｆ）の測定と発光出力（Ｐｏ）の測定とを行った。
　まず、前者については、各半導体発光素子１に対し、プローブ針による通電を行って電流印加値２０ｍＡ（順方向）における順方向電圧の大きさを測定した。また、後者については、各半導体発光素子１をＴＯ－１８ＣＡＮパッケージに実装した状態で、テスターによって電流印加値２０ｍＡ（順方向）における発光出力を計測した。これらの評価結果は、上述した表２に示されている。
　まず、実施例１～７では、常温から４００℃の温度範囲において、順方向電圧Ｖｆの上昇も発光出力Ｐｏの低下もみられなかった。
　これに対し、比較例１では、常温から３００℃の温度範囲においては順方向電圧Ｖｆの上昇も発光出力Ｐｏの低下もみられなかったが、４００℃において発光出力Ｐｏの低下がみられた。比較例１の構成では、第２導電層１７３にＮｉを使用していることから、第２導電層１７３と接する反射層１７２に存在するＡｇのマイグレーションが生じ、反射層１７２の反射率が低下したことが原因ではないかと考えられる。ただし、比較例１では、４００℃においても順方向電圧Ｖｆの上昇は起こらなかった。なお、順方向電圧Ｖｆの上昇が起こらなかったのは、第１導電層１７１としてＩＺＯを用いたため、加熱が行われた場合であっても、第１導電層１７１と反射層１７２との間で良好なオーミックコンタクトが維持されることに起因するものと考えられる。
　また、比較例２では、常温から２００℃の範囲においては順方向電圧Ｖｆの上昇も発光出力Ｐｏの低下もみられなかったが、３００℃以上で発光出力Ｐｏの低下がみられた。比較例２の構成では、第２導電層１７３にＰｔを使用していることから、比較例１のようにＮｉを用いた場合よりも、より低温側でのＡｇのマイグレーションの発生が顕著になったものと考えられる。ただし、比較例２では、３００℃～４００℃の範囲においても順方向電圧Ｖｆの上昇は起こらなかった。なお、順方向電圧Ｖｆの上昇が起こらなかったのは、比較例１と同様、第１導電層１７１としてＩＺＯを用いたため、加熱が行われた場合であっても、ｐ型半導体層１６０と第１導電層１７１との間でのオーミックコンタクトが良好に維持されることに起因するものと考えられる。
　さらに、比較例３では、３００℃以上で発光出力Ｐｏの低下および順方向電圧Ｖｆの上昇がみられた。また、比較例３における発光出力Ｐｏの低下および順方向電圧Ｖｆの上昇の度合いは、上記比較例１、２よりも顕著であった。ここで、発光出力Ｐｏの低下については、比較例３の構成では、第１導電層１７１および第２導電層１７３の両者にＰｔを用いているため、温度上昇に伴うＡｇのマイグレーションがより生じやすくなっていることに起因するものと考えられる。また、順方向電圧Ｖｆの上昇については、比較例３の構成では、第１導電層１７１としてＰｔを用いたため、加熱が行われることに伴ってｐ型半導体層１６０と第１導電層１７１とのオーミックコンタクトが取りにくくなってしまうことに起因するものと考えられる。
１…半導体発光素子、１０…配線基板、１１…正電極、１２…負電極、２０…はんだ、１００…積層半導体層、１１０…基板、１２０…中間層、１３０…下地層、１４０…ｎ型半導体層、１４０ａ…ｎコンタクト層、１４０ｂ…ｎクラッド層、１５０…発光層、１５０ａ…障壁層、１５０ｂ…井戸層、１６０…ｐ型半導体層、１６０ａ…ｐクラッド層、１６０ｂ…ｐコンタクト層、１７０…第１の電極、１７１…第１導電層、１７２…反射層、１７３…第２導電層、１７４…被覆層、１８０…第２の電極、１９０…保護層

Claims (16)

  1. 　通電により発光する発光層を含むＩＩＩ族窒化物半導体層と、
    　前記発光層から出射される光に対する光透過性を有し、前記ＩＩＩ族窒化物半導体層が積層される透明基板と、
    　前記発光層から出射される光に対する光透過性および導電性を有する金属酸化物で構成され、前記ＩＩＩ族窒化物半導体層に積層される透明導電層と、
    　銀または銀を含む合金で構成され、前記透明導電層に積層される金属層と、
    　導電性を有する金属酸化物で構成され、前記金属層に積層されて外部との電気的な接続に用いられる導電層と、
    　導電性を有する金属で構成され、積層される前記透明導電層と前記金属層と前記導電層とを、前記ＩＩＩ族窒化物半導体層に対し覆うように設けられる被覆層と
    を有する半導体発光素子。
  2. 　前記透明導電層が前記金属酸化物としてインジウム酸化物を含むことを特徴とする請求項１記載の半導体発光素子。
  3. 　前記透明導電層が前記金属酸化物としてさらに亜鉛酸化物を含むことを特徴とする請求項２記載の半導体発光素子。
  4. 　前記透明基板がサファイア単結晶で構成されることを特徴とする請求項１記載の半導体発光素子。
  5. 　前記導電層がＩＩＩ族窒化物半導体層と非接触に形成されることを特徴とする請求項１記載の半導体発光素子。
  6. 　前記金属層と前記被覆層とが非接触に配置されることを特徴とする請求項１記載の半導体発光素子。
  7. 　前記透明導電層、前記金属層および前記導電層のいずれか一層は、前記ＩＩＩ族窒化物半導体層の面に沿って形成される上面と当該上面の周縁部から当該ＩＩＩ族窒化物半導体層に向かって傾斜する傾斜面とを備えていることを特徴とする請求項１記載の半導体発光素子。
  8. 　基板と、
    　通電により発光する発光層を含んで前記基板に積層され、当該発光層から出射される光を、前記基板を介して外部に出力するＩＩＩ族窒化物半導体層と、
    　前記発光層から出射される光に対する光透過性および導電性を有する金属酸化物で構成され、前記ＩＩＩ族窒化物半導体層の前記基板とは逆側に積層される透明導電層と、
    　銀または銀を含む合金で構成され、前記発光層から前記透明導電層を介して入射する光を反射する金属層と、
    　導電性を有する金属酸化物で構成され、前記金属層に積層されて外部との電気的な接続に用いられる導電層と、
    　導電性を有する金属で構成され、積層される前記透明導電層と前記金属層と前記導電層とを、前記ＩＩＩ族窒化物半導体層に対し覆うように設けられる被覆層と
    を有する半導体発光素子。
  9. 　前記透明導電層が前記金属酸化物としてインジウム酸化物を含むことを特徴とする請求項８記載の半導体発光素子。
  10. 　前記透明導電層が前記金属酸化物としてさらに亜鉛酸化物を含むことを特徴とする請求項９記載の半導体発光素子。
  11. 　前記基板がサファイア単結晶で構成されることを特徴とする請求項８記載の半導体発光素子。
  12. 　前記導電層が前記ＩＩＩ族窒化物半導体層と非接触に形成されることを特徴とする請求項８記載の半導体発光素子。
  13. 　前記金属層と前記被覆層とが非接触に配置されることを特徴とする請求項８記載の半導体発光素子。
  14. 　前記透明導電層、前記金属層および前記導電層のいずれか一層は、前記ＩＩＩ族窒化物半導体層の面に沿って形成される上面と当該上面の周縁部から当該ＩＩＩ族窒化物半導体層に向かって傾斜する傾斜面とを備えていることを特徴とする請求項８記載の半導体発光素子。
  15. 　基板上に発光層を含むＩＩＩ族窒化物半導体層を形成する工程と、
    　前記ＩＩＩ族窒化物半導体層に、入口側から当該ＩＩＩ族窒化物半導体層側に向かって拡開し且つ当該ＩＩＩ族窒化物半導体層の一部領域を露出させるため第１の開口部を有する第１のマスクを形成する工程と、
    　前記第１の開口部を介して前記ＩＩＩ族窒化物半導体層上に、前記発光層から出射される光に対する光透過性および導電性を有する金属酸化物で構成された透明導電層を形成する工程と、
    　前記第１の開口部を介して前記透明導電層上に、銀または銀を含む合金で構成された金属層を形成する工程と、
    　前記第１の開口部を介して前記金属層上に、導電性を有する金属酸化物で構成された導電層を形成する工程と、
    　前記ＩＩＩ族窒化物半導体層から前記第１のマスクを除去する工程と、
    　前記ＩＩＩ族窒化物半導体層に、入口側から当該ＩＩＩ族窒化物半導体層側に向かって拡開し且つ前記導電層および当該導電層の周縁に位置する当該ＩＩＩ族窒化物半導体層を露出させるための第２の開口部を有する第２のマスクを形成する工程と、
    　前記第２の開口部を介して前記導電層上および前記ＩＩＩ族窒化物半導体層上に、導電性を有する金属で構成された被覆層を形成する工程と、
    　前記第２のマスクを除去する工程と
    を有する半導体発光素子の製造方法。
  16. 　前記第２のマスクにおける前記第２の開口部の入口側の径が、前記第１のマスクにおける前記第１の開口部の入口側の径よりも大きく設定されることを特徴とする請求項１５記載の半導体発光素子の製造方法。
     
PCT/JP2010/056834 2009-04-30 2010-04-16 半導体発光素子および半導体発光素子の製造方法 WO2010125931A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US13/258,959 US9018657B2 (en) 2009-04-30 2010-04-16 Semiconductor light emitting element and method for producing semiconductor light emitting element

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009111375A JP5332882B2 (ja) 2009-04-30 2009-04-30 半導体発光素子
JP2009-111375 2009-04-30

Publications (1)

Publication Number Publication Date
WO2010125931A1 true WO2010125931A1 (ja) 2010-11-04

Family

ID=43032084

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2010/056834 WO2010125931A1 (ja) 2009-04-30 2010-04-16 半導体発光素子および半導体発光素子の製造方法

Country Status (4)

Country Link
US (1) US9018657B2 (ja)
JP (1) JP5332882B2 (ja)
TW (1) TWI440220B (ja)
WO (1) WO2010125931A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102569589A (zh) * 2010-12-08 2012-07-11 丰田合成株式会社 半导体发光元件
WO2012110364A1 (de) * 2011-02-14 2012-08-23 Osram Opto Semiconductors Gmbh Optoelektronischer halbleiterchip und verfahren zur herstellung von optoelektronischen halbleiterchips
JP2014049603A (ja) * 2012-08-31 2014-03-17 Toshiba Corp 半導体発光装置

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012114329A (ja) * 2010-11-26 2012-06-14 Toshiba Corp 半導体発光素子及びその製造方法
US8686416B2 (en) 2011-03-25 2014-04-01 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
JP5652358B2 (ja) * 2011-09-08 2015-01-14 豊田合成株式会社 半導体発光素子、ランプおよび半導体発光素子の製造方法
CN108807626B (zh) * 2011-09-15 2020-02-21 晶元光电股份有限公司 发光元件
JP5629669B2 (ja) 2011-10-11 2014-11-26 株式会社東芝 半導体発光素子の製造方法
CN102544266B (zh) * 2012-02-01 2012-12-05 俞国宏 一种高光效白光led倒装芯片的制作方法
CN102544295B (zh) * 2012-02-01 2012-11-28 俞国宏 一种高光效白光led倒装芯片
JP5857786B2 (ja) * 2012-02-21 2016-02-10 日亜化学工業株式会社 半導体発光素子の製造方法
JP2013197339A (ja) * 2012-03-21 2013-09-30 Stanley Electric Co Ltd 半導体発光素子
JP5768759B2 (ja) 2012-04-27 2015-08-26 豊田合成株式会社 半導体発光素子
US9450152B2 (en) 2012-05-29 2016-09-20 Micron Technology, Inc. Solid state transducer dies having reflective features over contacts and associated systems and methods
TW201351700A (zh) * 2012-06-05 2013-12-16 Walsin Lihwa Corp 發光二極體及其製造方法
KR101669641B1 (ko) * 2012-06-28 2016-10-26 서울바이오시스 주식회사 표면 실장용 발광 다이오드, 그 형성방법 및 발광 다이오드 모듈의 제조방법
KR101661638B1 (ko) 2012-11-02 2016-09-30 캐논 아네르바 가부시키가이샤 반도체 장치의 제조 방법, 이온빔 에칭 장치 및 제어 장치
JP2014127565A (ja) 2012-12-26 2014-07-07 Toyoda Gosei Co Ltd 半導体発光素子
US10439107B2 (en) 2013-02-05 2019-10-08 Cree, Inc. Chip with integrated phosphor
US9318674B2 (en) * 2013-02-05 2016-04-19 Cree, Inc. Submount-free light emitting diode (LED) components and methods of fabricating same
JP6159130B2 (ja) * 2013-04-12 2017-07-05 スタンレー電気株式会社 半導体発光素子
JP6176224B2 (ja) * 2013-12-25 2017-08-09 日亜化学工業株式会社 半導体素子及びそれを備える半導体装置、並びに半導体素子の製造方法
JP5834120B2 (ja) * 2014-08-11 2015-12-16 株式会社東芝 半導体発光素子
CN104319333B (zh) * 2014-10-31 2017-10-20 广东德力光电有限公司 一种具有高反射电极的led芯片及其制备方法
TWI548123B (zh) 2014-12-03 2016-09-01 隆達電子股份有限公司 發光二極體結構
EP3229807A4 (en) 2014-12-11 2018-10-17 President and Fellows of Harvard College Inhibitors of cellular necrosis and related methods
KR102322842B1 (ko) * 2014-12-26 2021-11-08 엘지이노텍 주식회사 발광 소자 어레이
CN106410007B (zh) * 2016-09-22 2019-07-19 佛山市国星半导体技术有限公司 一种双层电极led芯片及其制作方法
TWI676285B (zh) * 2017-05-04 2019-11-01 國立交通大學 無電極遮光之發光二極體顯示器的結構及其製程

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005184001A (ja) * 2003-12-22 2005-07-07 Samsung Electronics Co Ltd トップエミット型窒化物系発光素子及びその製造方法
JP2005191572A (ja) * 2003-12-24 2005-07-14 Samsung Electronics Co Ltd 窒化物系発光素子及びその製造方法
JP2006108161A (ja) * 2004-09-30 2006-04-20 Toyoda Gosei Co Ltd 半導体発光素子
JP2007027539A (ja) * 2005-07-20 2007-02-01 Matsushita Electric Ind Co Ltd 半導体発光素子およびこれを用いた照明装置
JP2007035735A (ja) * 2005-07-25 2007-02-08 Matsushita Electric Ind Co Ltd 半導体発光素子およびこれを用いた照明装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4635458B2 (ja) 2004-03-11 2011-02-23 日亜化学工業株式会社 半導体発光素子
US7291865B2 (en) * 2004-09-29 2007-11-06 Toyoda Gosei Co., Ltd. Light-emitting semiconductor device
KR100638813B1 (ko) 2005-04-15 2006-10-27 삼성전기주식회사 플립칩형 질화물 반도체 발광소자
JP4963807B2 (ja) * 2005-08-04 2012-06-27 昭和電工株式会社 窒化ガリウム系化合物半導体発光素子
US8410510B2 (en) * 2007-07-03 2013-04-02 Nichia Corporation Semiconductor light emitting device and method for fabricating the same
JP5139005B2 (ja) * 2007-08-22 2013-02-06 株式会社東芝 半導体発光素子及び半導体発光装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005184001A (ja) * 2003-12-22 2005-07-07 Samsung Electronics Co Ltd トップエミット型窒化物系発光素子及びその製造方法
JP2005191572A (ja) * 2003-12-24 2005-07-14 Samsung Electronics Co Ltd 窒化物系発光素子及びその製造方法
JP2006108161A (ja) * 2004-09-30 2006-04-20 Toyoda Gosei Co Ltd 半導体発光素子
JP2007027539A (ja) * 2005-07-20 2007-02-01 Matsushita Electric Ind Co Ltd 半導体発光素子およびこれを用いた照明装置
JP2007035735A (ja) * 2005-07-25 2007-02-08 Matsushita Electric Ind Co Ltd 半導体発光素子およびこれを用いた照明装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102569589A (zh) * 2010-12-08 2012-07-11 丰田合成株式会社 半导体发光元件
WO2012110364A1 (de) * 2011-02-14 2012-08-23 Osram Opto Semiconductors Gmbh Optoelektronischer halbleiterchip und verfahren zur herstellung von optoelektronischen halbleiterchips
US9343637B2 (en) 2011-02-14 2016-05-17 Osram Opto Semiconductors Gmbh Optoelectronic semiconductor chip and method for producing optoelectronic semiconductor chips
CN105977359A (zh) * 2011-02-14 2016-09-28 欧司朗光电半导体有限公司 光电子半导体芯片和用于制造光电子半导体芯片的方法
US9722136B2 (en) 2011-02-14 2017-08-01 Osram Opto Semiconductors Gmbh Optoelectronic semiconductor chip and method for producing optoelectronic semiconductor chips
US10164143B2 (en) 2011-02-14 2018-12-25 Osram Opto Semiconductors Gmbh Optoelectronic semiconductor chip and method for producing optoelectronic semiconductor chips
CN105977359B (zh) * 2011-02-14 2019-03-01 欧司朗光电半导体有限公司 光电子半导体芯片和用于制造光电子半导体芯片的方法
JP2014049603A (ja) * 2012-08-31 2014-03-17 Toshiba Corp 半導体発光装置

Also Published As

Publication number Publication date
US20120012889A1 (en) 2012-01-19
JP2010263016A (ja) 2010-11-18
US9018657B2 (en) 2015-04-28
JP5332882B2 (ja) 2013-11-06
TWI440220B (zh) 2014-06-01
TW201044638A (en) 2010-12-16

Similar Documents

Publication Publication Date Title
JP5332882B2 (ja) 半導体発光素子
US8643046B2 (en) Semiconductor light-emitting element, method for producing the same, lamp, lighting device, electronic equipment, mechanical device and electrode
JP5526712B2 (ja) 半導体発光素子
JP5343860B2 (ja) ＧａＮ系ＬＥＤ素子用電極およびＧａＮ系ＬＥＤ素子ならびにそれらの製造方法。
TWI528588B (zh) 半導體發光元件及半導體發光裝置
US8969905B2 (en) Semiconductor light emitting device and method for manufacturing semiconductor light emitting device, and lamp
WO2009113659A1 (ja) 半導体発光素子及びその製造方法
WO2010071113A1 (ja) 半導体発光素子
JP2008218878A (ja) ＧａＮ系ＬＥＤ素子および発光装置
JP2011066073A (ja) 半導体発光素子
JP2010267797A (ja) 半導体発光素子、ランプ、照明装置、電子機器及び電極
JP2011035324A (ja) 半導体発光素子、ランプ、電子機器および機械装置
JP2011034989A (ja) 半導体発光素子、その製造方法、ランプ、電子機器及び機械装置
JP5178383B2 (ja) 半導体発光素子及び半導体発光素子の製造方法、ランプ
JP2010062425A (ja) 半導体発光素子及び半導体発光素子の製造方法、ランプ
JP5353809B2 (ja) 半導体発光素子及び発光装置
JP5323468B2 (ja) 半導体発光素子の製造方法、電極構造の製造方法、半導体発光素子、電極構造
JP2010238802A (ja) 半導体発光素子、電極構造、半導体発光素子の製造方法、電極構造の製造方法
JP5573138B2 (ja) 半導体発光素子の製造方法
JP5342970B2 (ja) 酸化亜鉛系半導体発光素子の製造方法及び酸化亜鉛系半導体発光素子
KR101530418B1 (ko) 질화물 반도체 발광 소자
JP2008226866A (ja) ＧａＮ系ＬＥＤ素子および発光装置
JP2009094108A (ja) ＧａＮ系ＬＥＤ素子の製造方法
JP2010147097A (ja) 半導体素子および半導体素子の製造方法
JP2010141262A (ja) 半導体発光素子、電極構造、半導体発光素子の製造方法、電極構造の製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 10769630

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 13258959

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 10769630

Country of ref document: EP

Kind code of ref document: A1