KR102322842B1 - 발광 소자 어레이 - Google Patents

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Abstract

실시예의 발광 소자 어레이는 회로 기판; 회로 기판 상에 배치되는 복수의 발광 소자; 및 회로 기판과 복수의 발광 소자 사이에 채워지고 도전성 볼을 갖는 레진층; 을 포함하며, 복수의 발광 소자는 제1 도전형 반도체층, 제1 도전형 반도체층 상의 활성층 및 활성층 상의 제2 도전형 반도체층을 포함하는 발광 구조물; 제1 도전형 반도체층 상의 일부 영역에 배치되는 제1 전극; 발광 구조물의 노출면과 제1 전극 상에 배치되는 절연층; 및 제2 도전형 반도체층 상에 배치되는 제2 전극; 을 포함하고, 복수의 발광 소자 중 제1 방향으로 이웃하는 복수의 발광 소자의 제1 전극이 서로 연결된 적어도 하나의 제1 전극선을 포함하여, 웨이퍼 레벨에서 전극선 패턴을 형성함으로써 회로 기판과의 합착 공정을 용이하게 진행할 수 있으며, 반도체층의 손상을 줄여 생산성을 향상할 수 있다.

Description

발광 소자 어레이{LIGHT EMITTING DEVICE ARRAY}
실시예는 발광 소자 어레이에 관한 것이다.
GaN, AlGaN 등의 Ⅲ-Ⅴ족 화합물 반도체는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점으로 인해 광 전자 공학 분야(optoelectronics)와 전자 소자를 위해 등에 널리 사용된다.
특히, 반도체의 Ⅲ-Ⅴ족 또는 Ⅱ-Ⅵ족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저 소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경친화성의 장점을 가진다.
따라서, 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등에까지 응용이 확대되고 있다.
또한, 최근에는 휴대용 기기 등의 광원 또는 조명 장치로의 응용이 증가하면서 광 특성이 우수하면서도 크기가 소형인 발광 다이오드의 개발이 이루어지고 있다.
특히, 복수 개의 발광 다이오드를 PCB 기판에 배열하여 전기적으로 연결하는 발광 소자 어레이의 경우 소형화된 발광 소자로 인하여 합착 공정이나 배선 공정 등에 있어서 정밀한 공정 관리가 필요하여 생산 효율의 개선이 필요한 상황이다.
실시예는 회로 기판과의 합착 공정 이전에 웨이퍼 레벨에서 전극 배선을 형성하여 생산 효율이 개선된 발광 소자 어레이를 구현하고자 한다.
실시예는 회로 기판; 상기 회로 기판 상에 배치되는 복수의 발광 소자; 및 상기 회로 기판과 상기 복수의 발광 소자 사이에 채워지고 도전성 볼을 갖는 레진층; 을 포함하며, 상기 복수의 발광 소자는 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상의 활성층 및 상기 활성층 상의 제2 도전형 반도체층을 포함하는 발광 구조물; 상기 제1 도전형 반도체층 상의 일부 영역에 배치되는 제1 전극; 상기 발광 구조물의 노출면과 상기 제1 전극 상에 배치되는 절연층; 및 상기 제2 도전형 반도체층 상에 배치되는 제2 전극; 을 포함하고, 상기 복수의 발광 소자 중 제1 방향으로 이웃하는 상기 복수의 발광 소자의 상기 제1 전극이 서로 연결된 적어도 하나의 제1 전극선을 포함하는 발광 소자 어레이를 제공한다.
상기 도전성 볼은 상기 회로 기판과 상기 제2 전극에 전기적으로 접촉할 수 있다.
상기 적어도 하나의 제1 전극선과 상기 회로 기판은 상기 회로 기판의 일측에서 전기적으로 연결될 수 있다.
다른 실시예는 회로 기판; 상기 회로 기판 상에 배치되는 복수의 발광 소자; 상기 회로 기판과 상기 복수의 발광 소자 사이에 채워지는 절연성 레진층을 포함하며, 상기 복수의 발광 소자는 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상의 활성층 및 상기 활성층 상의 제2 도전형 반도체층을 포함하는 발광 구조물; 상기 제1 도전형 반도체층의 일부 영역에 배치되는 제1 전극; 상기 발광 구조물의 노출면과 상기 제1 전극 상에 배치되는 절연층; 및 상기 제2 도전형 반도체층 상에 배치되는 제2 전극; 을 포함하고, 상기 복수의 발광 소자 중 제1 방향으로 이웃하는 상기 복수의 발광 소자의 상기 제1 전극이 서로 연결된 적어도 하나의 제1 전극선; 및 상기 복수의 발광 소자 중 제2 방향으로 이웃하는 상기 복수의 발광 소자의 상기 제2 전극이 서로 연결된 적어도 하나의 제2 전극선; 을 포함하는 발광 소자 어레이를 제공한다.
상기 적어도 하나의 제1 전극선은 서로 평행하게 배치되고, 상기 적어도 하나의 제2 전극선은 서로 평행하게 배치되며 상기 적어도 하나의 제1 전극선과 수직으로 배치될 수 있다.
상기 적어도 하나의 제1 전극선과 상기 적어도 하나의 제2 전극선은 상기 회로 기판의 일측에서 상기 회로 기판과 각각 전기적으로 연결될 수 있다.
실시예의 발광 소자 어레이들에서 상기 발광 구조물은 제1 메사 영역을 포함하고, 상기 제1 도전형 반도체층은 제2 메사 영역을 포함할 수 있다.
상기 제1 전극은 상기 제2 메사 영역에 배치될 수 있다.
상기 제1 전극은 상기 제2 메사 영역의 상부면과 측면에 배치되는 제1 영역과 상기 제2 메사 영역의 가장자리에서 연장되어 배치되는 제2 영역을 포함할 수 있으며, 상기 제1 전극선은 상기 제2 영역이 서로 연결되어 형성될 수 있다.
상기 제1 메사 영역 상에서 상기 제2 도전형 반도체층이 노출되는 오픈 영역이 배치될 수 있으며, 상기 오픈 영역 상에 상기 제2 전극의 적어도 일부가 배치될 수 있다.
상기 제1 메사 영역 상의 상기 오픈 영역의 외곽에서 상기 제2 도전형 반도체층과 상기 절연층 및 상기 제2 전극이 적어도 일부 중첩될 수 있다.
상기 제1 메사 영역의 상기 제2 도전형 반도체층 상에 도전층을 더 포함할 수 있다.
상기 절연층은 DBR 구조일 수 있으며, SiO2, Si3N4 또는 폴리이미드(Polyimide) 화합물을 포함하는 것일 수 있다.
상기 제1 전극은 오믹층, 반사층 및 결합층을 포함할 수 있으며, 상기 제2 전극은 오믹층과 반사층을 포함할 수 있다.
상기 제1 전극선은 제1면에서 상기 절연층과 접촉하고 상기 제1면과 마주보는 제2면에서 노출되어 배치될 수 있다.
상기 제2 전극선은 제1면이 절연성 레진층에 노출되고, 상기 제1면과 마주보는 제2면에서 상기 절연층과 접촉할 수 있다.
또 다른 실시예는 상술한 발광 소자 어레이를 포함하는 조명 장치를 제공한다.
실시예에 따른 발광 소자 어레이는 웨이퍼 레벨에서 각 발광 소자의 전극을 서로 연결한 전극선 패턴을 형성함으로써 회로 기판과의 합착 공정을 용이하게 진행할 수 있으며, 발광 소자를 성장시키기 위한 기판을 제거하는 공정에서 반도체층의 손상을 줄여 생산성을 향상시킬 수 있다.
도 1은 일 실시예의 발광 소자 어레이의 단면도이고,
도 2a 내지 도 2c는 발광 소자의 일 실시예들을 나타낸 도면이고,
도 3은 도 1의 복수의 발광 소자의 배열을 나타낸 도면이고,
도 4는 일 실시예의 발광 소자 어레이의 단면도이고,
도 5는 도 4의 복수의 발광 소자의 배열을 나타낸 도면이고,
도 6은 일 실시예의 발광 소자 어레이의 단면도이고,
도 7은 도 6의 복수의 발광 소자의 배열에 대한 평면도이고,
도 8 내지 도 9는 복수의 발광 소자의 배열에 대한 일 실시예의 평면도이고,
도 10a 내지 도 10h는 발광 소자 어레이의 제조 공정을 나타낸 도면이고,
도 11은 스마트 워치의 일 실시예를 나타낸 도면이다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 실시예를 첨부한 도면을 참조하여 설명한다.
본 발명에 따른 실시예의 설명에 있어서, 각 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위) 또는 하(아래)(on or under)”로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하에서 이용되는 "제1" 및 "제2", "상/상부/위" 및 "하/하부/아래" 등과 같은 관계적 용어들은 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것은 아니다.
도 1은 발광 소자 어레이의 일 실시예를 나타낸 단면도이다.
실시예에 따른 발광 소자 어레이는 회로기판(200), 회로 기판 상에 배치된 복수의 발광 소자 및 회로기판과 복수의 발광 소자 사이에 채워지는 레진층(210)을 포함할 수 있다.
회로기판(200)은 PCB(Printed Circuit Board) 또는 FPCB(Flexible Printed Circuit Board)일 수 있다.
도 1에서, 회로 기판(200) 표면에는 후술하는 발광 소자의 제2 전극(146)과 마주보는 위치에 전극 패턴이 형성될 수 있다. 예를 들어, 회로 기판(200) 상에 형성된 전극 패턴과 복수의 발광 소자의 제2 전극(146)은 전기적으로 연결될 수 있다.
회로 기판(200)으로 유연성이 있는 FPCB(Flexible printed circuit board)가 사용될 경우, 전체 발광소자 어레이는 지지하는 FPCB의 유연성으로 인하여 휨이 가능한 발광소자 어레이를 구현할 수 있다.
회로 기판(200) 상에는 복수의 발광 소자가 배치될 수 있다.
도 2a 내지 도 2c는 발광 소자(100a, 100b, 100c)의 일 실시예들을 나타낸 도면이다.
도 2a는 도 1에 도시된 발광 소자 어레이에 포함되는 발광 소자의 실시예일 수 있다. 또한, 도 2b 내지 도 2c는 도 2a와 제1 전극(142)의 배치를 달리하는 발광 소자의 실시예일 수 있다.
도 2a 내지 도 2c의 실시예에서 발광 소자(100a, 100b, 100c)는 제1 도전형 반도체층(122), 제1 도전형 반도체층 상에 배치되는 활성층(124) 및 활성층 상에 배치되는 제2 도전형 반도체층(126)을 포함하는 발광구조물(120)과, 제1 도전형 반도체층(122) 상의 제1 전극(142) 및 제2 도전형 반도체층(126) 상의 제2 전극(146)을 포함할 수 있다.
또한, 제2 도전형 반도체층(126) 상에는 도전층(130)을 더 포함할 수 있으며, 이때 제2 전극(146)은 도전층(130) 상에 배치될 수 있다.
제1 도전형 반도체층(122)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(122)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질, AlGaN, GaN, InAlGaN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나 이상으로 형성될 수 있다.
제1 도전형 반도체층(122)이 n형 반도체층인 경우, 제1 도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트를 포함할 수 있다. 제1 도전형 반도체층(122)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
활성층(124)은 제1 도전형 반도체층(122)과 제2 도전형 반도체층(126) 사이에 배치되며, 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(MQW:Multi Quantum Well) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다.
활성층(124)은 Ⅲ-Ⅴ족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층, 예를 들면 AlGaN/AlGaN, InGaN/GaN, InGaN/InGaN, AlGaN/GaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지는 않는다. 우물층은 장벽층의 에너지 밴드 갭보다 작은 에너지 밴드 갭을 갖는 물질로 형성될 수 있다.
제2 도전형 반도체층(126)은 활성층(124)의 표면에 반도체 화합물로 형성될 수 있다. 제2 도전형 반도체층(126)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 도펀트가 도핑될 수 있다. 제2 도전형 반도체층(126)은 예컨대, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질, AlGaN, GaN AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나 이상으로 형성될 수 있으며, 예를 들어 제2 도전형 반도체층(126)이 AlxGa(1-x)N으로 이루어질 수 있다.
제2 도전형 반도체층(126)이 p형 반도체층인 경우, 제2 도전형 도펀트는 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트일 수 있다. 제2 도전형 반도체층(126)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
제2 도전형 반도체층(126) 상에는 도전층(130)이 배치될 수 있다.
도전층(130)은 제2 도전형 반도체층(126)의 전기적 특성을 향상시키고, 제2 전극(146)과의 전기적 접촉을 개선할 수 있다. 도전층(130)은 복수의 층 또는 패턴을 가지고 형성될 수 있으며 도전층(130)은 투과성을 갖는 투명 전극층으로 형성될 수 있다.
도전층(130)은 예를 들어, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), AZO(Aluminum Zinc Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO(Zinc Oxide), IrOx(Iridium Oxide), RuOx(Ruthenium Oxide), NiO(Nickel Oxide), RuOx/ITO, Ni/IrOx/Au(Gold) 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되지 않는다.
도 2a 내지 도 2c를 참조하면, 발광 구조물(120)은 적어도 하나의 메사(Mesa) 영역을 가질 수 있다. 여기서, 메사 영역은 메사 식각에 의하여 형성된 구조물의 상부면과 측면을 포함하는 영역에 해당한다.
예를 들어, 도 2a 내지 도 2c의 발광 소자의 제1 메사(First Mesa) 영역은 제1 도전형 반도체층(122), 활성층(124) 및 제2 도전형 반도체층(126)을 포함할 수 있으며, 제2 메사(Second Mesa) 영역은 제1 도전형 반도체층(122)만을 포함할 수 있다. 또한, 제1 메사 영역은 제2 메사 영역 상에 배치될 수 있다.
도 2a 내지 도 2c에서 제1 메사 영역(First Mesa) 및 제2 메사 영역(Second Mesa)의 측면이 수직에 가깝게 도시되었으나, 실시예는 이에 한정하지 않으며, 메사 영역의 측면은 발광 소자의 바닥면에 대하여 일정 각도로 기울어져 경사지게 배치될 수 있다.
제1 도전형 반도체층(122)과 제2 도전형 반도체층(126) 상에는 각각 제1 전극(142)과 제2 전극(146)이 배치될 수 있다.
제1 전극(142)은 메사 식각에 의하여 노출된 제1 도전형 반도체층(122)의 일부 영역에 배치될 수 있다.
도 2a를 참조하면, 제1 전극(142)은 상술한 제2 메사 영역을 이루는 제1 도전형 반도체층(122)의 상부면 중 일부와 제2 메사 영역의 측면, 그리고 제2 메사 영역과 단차를 이루며 제2 메사 영역의 식각에 의하여 노출된 제1 도전형 반도체층(122) 상에 배치될 수 있다.
예를 들어, 제1 전극(142)은 제1 메사 영역의 측면으로부터 2㎛ 내지 10㎛ 이격되어 형성될 수 있다. 제1 메사 영역의 측면으로부터 이격되어 제2 메사 영역의 제1 도전형 반도체층 상의 일부 영역에 배치된 제1 전극(142)은 제2 메사 영역의 가장자리까지 연장되어 형성될 수 있다. 또한, 제1 전극(142) 중 제2 메사 영역의 상부면에 배치되는 부분의 가로 폭은 5㎛ 내지 15㎛ 일 수 있으며, 상세하게는 10㎛일 수 있다. 또한, 제2 메사 영역의 상부면, 측면 그리고 제2 메사 영역의 가장 자리에서 연장되어 형성된 부분의 제1 전극의 가로폭은 10㎛ 내지 30㎛ 일 수 있으며, 상세하게는 20㎛일 수 있다.
도 2b의 발광 소자(100b) 실시예에서 제1 전극(142)은 제1 도전형 반도체층(122)의 상부면 즉 제2 메사 영역의 상부면 중 일부와 제2 메사 영역의 측면, 그리고 제2 메사 영역의 가장 자리에서 연장되어 형성될 수 있다.
도 2b의 실시예에서 제2 메사 영역의 가장 자리에서 연장되어 형성된 제1 전극 부분의 일면(a) 상에는 절연층(150)이 형성될 수 있고, 제1 전극의 다른 일면(b)은 노출되어 형성될 수 있다.
또한, 도 2c를 참조하면, 제1 전극(142)은 제1 메사 영역의 형성 공정에서 노출된 제1 도전형 반도체층(122) 상의 일부 영역에 배치될 수 있다.
도 2a 내지 도 2c에서 제2 전극(146)은 제2 도전형 반도체층(126) 상에 배치될 수 있다.
또한, 제1 메사 영역의 제2 도전형 반도체층 상의 일부 영역이 노출되는 오픈 영역이 배치되고, 오픈 영역에 제2 전극의 적어도 일부가 배치될 수 있다.
한편, 도 2a 내지 도 2c를 참조하면, 제2 도전형 반도체층(126) 상에는 도전층(130)이 배치되며 도전층(130)의 오픈 영역 상에 제2 전극(146)이 배치될 수 있다.
제2 전극(146)은 제2 도전형 반도체층(126)과 전기적으로 연결될 수 있으며, 외부에서 제공되는 전원을 제2 도전형 반도체층(126)에 제공할 수 있다.
예를 들어, 도 1에 도시된 발광 소자 어레이의 실시예에서 제2 전극(146)은 회로 기판(200)과 전기적으로 연결될 수 있으며, 이때 후술하는 ACF에 의하여 연결될 수 있다.
제1 전극(142) 및 제2 전극(146)은 전도성 물질, 예를 들어 인듐(In), 코발트(Co), 규소(Si), 게르마늄(Ge), 금(Au), 팔라듐(Pd), 백금(Pt), 루테늄(Ru), 레늄(Re), 마그네슘(Mg), 아연(Zn), 하프늄(Hf), 탄탈(Ta), 로듐(꼬, 이리듐(Ir), 텅스텐(W), 티타늄(Ti), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 나이오븀(Nb), 알루미늄(Al), 니켈(Ni), 구리(Cu) 및 티타늄 텅스텐 합금(WTi) 중에서 선택된 금속 또는 합금을 이용하여 단층 또는 다층으로 형성될 수 있으나, 이에 한정하지 아니한다.
예를 들어, 제1 전극(142)은 오믹층, 반사층 및 결합층으로 구분되는 복수개의 전극층으로 형성될 수 있으며, 제2 전극(146)은 오믹층과 반사층을 포함할 수 있다.
오믹층은 크롬(Cr)이나 은(Ag)을 포함할 수 있고, 반사층은 백금(Pt)/금(Au), 니켈(Ni)/금(Au), 알루미늄(Al)/백금(Pt)/금(Au) 및 알루미늄(Al)/니켈(Ni)/금(Au)의 구조 중 어느 하나를 가질 수 있으며, 결합층(142c)은 티타늄(Ti)을 포함할 수 있다.
도 1을 참조하면, 절연층(150)은 발광 구조물(120)의 노출면과 제1 전극(142) 상에 배치될 수 있다.
즉, 절연층(150)은 노출된 제1 도전형 반도체층(122), 제1 메사 영역의 측면과 제2 도전형 반도체층 상의 일부 영역 및 제1 전극(142) 상에 배치될 수 있다.
절연층(150)은 제1 도전형 반도체층(122)과 제2 도전형 반도체층(126)의 전기적인 접촉을 방지하기 위하여 절연성 재료로 형성될 수 있으며, 또한 활성층(124)에서 방출된 빛의 반사를 위하여 반사율이 높은 재료, 예를 들어 DBR(DISTRIBUTED BRAGG REFLECTOR) 구조를 가질 수 있다.
또한, 절연층(150)은 제1 전극(142)과 레진층(210)의 전기적 접촉을 막기 위하여 제1 전극층(142) 전체를 감싸고 형성될 수 있으며, 예를 들어 SiO2, Si3N4, 폴리이미드(Polyimide) 등의 재료로 형성될 수 있으며, 특히 폴리이미드로 절연층이 형성될 경우 발광 소자 어레이가 유연성을 가질 수 있다.
도 3은 도 1의 발광 소자 어레이에서 복수의 발광 소자가 배열된 형태를 나타낸 것으로, 회로 기판을 제외한 복수의 발광 소자가 배치된 발광 소자 어레이를 나타낸 도면이다.
또한, 도 3에서 표시되지는 않았으나, 절연층(150)은 노출된 제2 전극(146)을 제외한 발광 소자 어레이 상부의 전 영역에서 형성될 수 있다.
도 3에 도시된 발광 소자는 도 2a의 구조를 갖는 발광 소자(100a)일 수 있다.
도 3을 참조하면, 복수의 발광 소자 중 제1 방향으로 이웃하는 발광 소자의 제1 전극(142)은 서로 연결되어 제1 전극선(142a)을 형성할 수 있다.
한편, 도 3의 발광 소자 어레이에서 제1 전극선(142a)은 제1 방향으로 이웃하는 발광 소자들의 제1 전극(142) 중 일부분이 연결되어 형성될 수 있다.
예를 들어, 도 3의 도시에서 제2 메사의 상부면 및 측면에 형성된 제1 전극 부분을 제1 영역(142-1)이라고 하고, 제2 메사 영역과 단차를 이루며 제2 메사 영역의 식각에 의하여 노출된 제1 도전형 반도체층 상에 형성된 제1 전극 부분을 제2 영역(142-2)이라고 할 때, 제1 전극선(142a)은 제2 영역의 제1 전극(142-2)을 서로 연결하는 것일 수 있다.
즉, 제1 전극선(142a)의 제2 영역(142-2)은 제2 메사 영역의 가장자리 영역에서 연장되어 형성된 제1 전극선(142a)이 배치된 영역일 수 있다.
서로 이웃한 발광 소자의 제1 전극을 연결한 제1 전극선(142a)은 복수 개가 형성될 수 있으며, 제1 방향으로 연결되어 형성된 복수의 제1 전극선(142a)은 서로 평행하게 배치될 수 있다.
제1 전극선(142a)은 발광 소자의 제1 전극 형성 공정 중에 형성될 수 있으며, 즉 웨이퍼 레벨의 발광 소자 제조 공정에서 제1 전극선(142a)의 배선 구조가 형성될 수 있다.
제1 전극선(142a)은 제1 전극(142)과 동일한 물질로 형성될 수 있으며, 제1 전극(142)이 다층 구조로 형성될 경우, 제1 전극선(142a) 역시 다층의 전극 구조를 가질 수 있다.
다시 도 1을 참조하면, 일 실시예의 발광 소자 어레이에서 회로 기판과 복수의 발광소자 사이에는 레진층(210)이 채워질 수 있다.
레진층(210)은 수지부(211)와 도전성 볼(212)을 포함할 수 있으며, 도 1의 레진층은 ACF(Anisotropic Conductive Film)일 수 있다.
도 1에서 제2 전극(146)과 회로 기판(200) 사이에 도전성 볼(212)이 배치될 수 있으며, 이러한 도전성 볼(212)에 의하여 회로 기판(200)과 제2 전극(146)이 전기적으로 연결될 수 있다.
도전성 볼(212)에 의한 전기적 접속은 발광 소자 어레이의 제작에 있어서 열과 압력을 가하여 도전성 볼이 회로 기판의 전극 패턴과 발광 소자에 형성된 제2 전극에 양측으로 각각 접촉하게 함으로써 이루어질 수 있다.
또한, 복수의 발광 소자에서 형성된 제1 전극선은 회로기판의 일측에서 회로기판과 전기적으로 연결될 수 있다.
제1 전극선을 회로 기판의 전극선과 연결시 커넥터(connector)가 사용될 수 있으며, 또는 제1 전극선과 회로 기판에서 연장된 외부 전극선의 연결은 ACF에 의하여 이루어질 수 있다.
도 4는 발광 소자 어레이의 다른 실시예를 나타낸 도면이다.
이하 도 4의 발광 소자 어레이 실시예에 대한 설명에서는 상술한 실시예들과 중복되는 내용은 다시 설명하지 않으며, 차이점을 중심으로 설명한다.
도 4의 발광 소자 어레이는 회로 기판(200), 회로 기판 상에 배치되는 복수의 발광 소자 및 회로 기판과 복수의 발광 소자 사이에 채워지는 절연성 레진층(210)을 포함할 수 있다.
도 4의 실시예의 회로 기판(200)은 전극 패턴을 포함하지 않을 수 있다.
따라서, 복수의 발광 소자가 회로 기판(200) 상에 배치될 경우, 정밀한 정렬(Align) 공정을 필요로 하지 않는다.
또한, 도 4의 실시예에서는 도 1의 실시예와 달리 절연성 레진층(210)이 회로 기판(200)과 복수의 발광 소자 사이에 배치될 수 있다. 절연성 레진층(210)은 열경화성 수지로 이루어질 수 있으며, 예를 들어 에폭시 수지가 사용될 수 있다.
복수의 발광 소자는 제1 도전형 반도체층(122), 활성층(124) 및 제2 도전형 반도체층(126)을 포함하는 발광 구조물(120), 제1 도전형 반도체층의 일부 영역에 배치되는 제1 전극(142), 발광 구조물의 노출면과 제1 전극 상에 배치되는 절연층(150) 및 제2 도전형 반도체층 상에 배치되는 제2 전극(146)을 포함할 수 있다.
제2 도전형 반도체층(126) 상에는 도전층(130)이 더 포함될 수 있다.
또한, 실시예의 복수의 발광 소자는 제1 방향으로 이웃하는 복수의 발광 소자의 제1 전극(142)을 서로 연결하여 형성된 제1 전극선과 제1 방향과 수직되는 제2 방향으로 이웃하는 복수의 발광 소자의 제2 전극(146)을 서로 연결하여 형성된 제2 전극선을 포함할 수 있다.
제2 전극선은 오픈 된 도전층 영역과 절연층의 굴곡을 따라 절연층 상에 형성될 수 있다.
도 5는 도 4의 발광 소자 어레이의 실시예에서 회로 기판이 합착되지 않은 상태의 복수의 발광 소자의 배열 형태를 나타낸 도면이다.
도 5를 참조하면, 제1 방향으로 연결되어 형성된 복수 개의 제1 전극선(142a)은 서로 평행하게 배치될 수 있으며, 또한, 제1 방향과 수직되는 제2 방향으로 연결되어 형성된 복수의 제2 전극선(146a)들은 서로 평행하게 배치될 수 있다.
제1 전극선(142a)과 제2 전극선(146a)은 수직으로 교차되어 제1 도전형 반도체층(122) 상에서 포개어질 수 있다.
예를 들어, 도 5를 참조하면 제1 전극선(142a)과 제2 전극선(146a)은 제2 메사 영역의 제1 도전형 반도체층 상에서 교차되어 형성될 수 있으며, 이때 제1 전극선(142a)과 제2 전극선(146a) 사이에는 절연층이 배치되어 전기적 접촉을 방지할 수 있다.
또한, 제2 전극선(146a)은 회로 기판과 마주보는 제1면에서 절연성 레진층에 노출되며, 제1면과 마주보는 제2면에서 절연층과 접촉할 수 있다.
제1 전극선(142a)과 제2 전극선(146a)은 각각 제1 전극 및 제2 전극과 동일한 물질로 형성될 수 있으며, 제1 전극 및 제2 전극 형성 시에 패터닝 공정을 통하여 발광 소자 어레이의 복수의 발광 소자 전체에서 형성될 수 있다.
제1 전극선(142a)과 제2 전극선(146a)은 각각 연장되어 회로 기판의 적어도 하나의 일측에서 회로 기판과 전기적으로 연결될 수 있다. 이때, 제1 및 제2 전극선과 회로 기판은 커넥터에 의하여 연결될 수 있으며, 또는 제1 전극선 및 제2 전극선과 회로 기판에서 연장된 외부 전극선의 연결은 ACF에 의하여 이루어질 수 있다.
도 6은 도 4의 실시예에서 발광 소자의 구조를 달리한 발광 소자 어레이의 일 실시예이다.
도 6의 발광 소자 어레이는 도 2c에 도시된 발광 소자(100c)가 배치된 것일 수 있다.
도 6의 실시예에서도 도 4의 실시예와 같이 제1 전극선과 제2 전극선이 발광 소자의 전극 형성 공정에서 동시에 형성될 수 있다.
도 7은 도 6의 발광 소자 어레이의 실시예에서 복수의 발광 소자의 배열 형태에 대한 평면도이다.
도 6 내지 도 7을 참조하면, 절연층(150)은 도전층(130)의 오픈된 영역을 제외한 발광 소자의 전체 영역에서 형성될 수 있으며, 제2 전극선(146a)은 도전층 및 절연층 상에 형성되며, 제2 전극선(146a)의 폭은 제1 메사 영역의 폭 이하일 수 있다.
예를 들어, 제2 전극선(146a)의 폭은 5㎛ 내지 15㎛ 일 수 있으며, 상세하게는 6㎛ 내지 10㎛일 수 있다.
또한, 대응하는 제1 메사 영역의 폭 대비 50% 내지 100% 일 수 있으며, 보다 상세하게는 제1 메사 영역의 폭에 대하여 50% 내지 70%일 수 있다.
도 8 내지 도 9는 발광 소자 어레이에서 제1 전극선(142a)과 제2 전극선(146a)의 배열을 나타낸 도면이다.
발광 소자 어레이에 포함되는 발광 소자의 개수는 도시된 실시예에 한정하지 않으며, 도면의 발광 소자의 개수보다 적거나 혹은 많아질 수 있다.
도 8의 실시예에서 복수의 제1 전극선(142a)은 제1 방향으로 연장되어 발광 소자 어레이의 외부로 노출되고 노출된 부분에서 회로 기판과 연결될 수 있다.
또한, 복수의 제2 전극선(146a)은 제1 전극선(142a)과 수직되는 제2 방향으로 연장되어 발광 소자 어레이의 외부로 노출되고 노출된 부분에서 회로 기판과 연결될 수 있다.
즉, 도 8의 실시예에서 제1 전극선(142a)과 제2 전극선(146a)의 배선 방향은 서로 다를 수 있다.
도 9의 실시예에서 복수의 제1 전극선(142a)은 제1 방향으로 연장되어 발광 소자 어레이의 외부로 노출되고, 제2 전극선(146a)은 제2 방향으로 이웃하는 복수의 발광 소자 사이를 연결하여 형성될 수 있다. 이때 제2 전극선(146a)은 제2 방향으로 노출되지 않을 수 있다.
한편, 도 9의 실시예에서는 각 행의 제2 전극선(146a)에 외부 전기를 공급하기 위하여 외부 연결 전극선(146b)이 더 배치될 수 있다. 외부 연결 전극선(146b)은 제1 전극선(142a)과 평행하게 배열될 수 있다.
외부 연결 전극선(146b)은 도 9에서와 같이 발광 소자가 배치될 경우, 각 행의 발광 소자 중 적어도 하나의 발광 소자 상의 제2 전극선(146a)과 연결될 수 있다.
제2 전극선(146a)과 외부 연결 전극선(146b)이 전기적으로 연결되는 영역을 제외한 제2 전극선(146a)과 외부 연결 전극선(146b)의 교차 지점에는 절연층이 배치될 수 있다.
도 7 내지 도 9의 발광 소자 어레이의 실시예들에서 제1 전극선(142a)이 제2 전극선(146a)과 동일한 측면, 즉 회로 기판과 합착하는 경우에 있어서 회로기판과 마주보는 제1면에 배치되는 것을 도시하였다.
하지만, 실시예는 이에 한정하지 않으며, 제1 전극선은 회로기판과 마주보는 제1면과 다른 면인 제2면으로 노출되어 배치될 수 있다. 예를 들어, 도 2b의 발광 소자를 포함하는 발광 소자 어레이의 경우 제1 전극선은 외부로 노출되어 배치될 수 있다.
제1 전극선과 제2 전극선을 웨이퍼 레벨에서 형성하는 상술한 실시예의 발광 소자 어레이의 경우 복수의 발광 소자와 회로 기판을 합착하는데 있어서, 회로 기판의 전극 패턴과 발광 소자의 전극부를 정확히 일치 시키지 않아도 되므로, 회로기판 합착 공정의 생산성이 향상될 수 있다. 또한, 전극 패턴이 없는 회로 기판을 사용하여 발광 소자 어레이를 제조할 수도 있으므로, 다양한 형태의 회로 기판이 사용될 수 있다.
한편, 제2 전극선을 동시에 형성한 발광 소자 실시예의 경우 레진층을 절연소재로 형성할 수 있다. 즉, 도전성 볼을 함유하는 ACF와 같은 재료를 사용하지 않고 회로기판과 복수의 발광 소자들 간의 접착력을 높일 수 있는 재료를 사용할 수 있으며, 레진층 재료 선택의 폭이 넓어질 수 있다.
도 10a 내지 도 10h는 발광 소자 어레이의 제조 공정을 나타낸 도면으로, 예를 들어 도 4에 도시된 발광 소자 어레이 실시예의 제조 공정일 수 있다.
발광 소자 어레이의 복수의 발광 소자는 웨이퍼 레벨의 기판에서 복수 개가 하나의 공정으로 제조될 수 있다.
도 10a에 도시된 바와 같이 기판(110) 위에 발광 구조물(120)과 도전층(130)을 성장시킨다.
기판(110)은 전도성 기판 또는 절연성 기판을 포함하는데, 예를 들면 사파이어(Al2O3)나 SiO2, SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, Ga203 중 적어도 하나를 사용할 수 있다. 기판(110)의 두께는 발광 구조물(120)과 투광성 도전층(130)보다 수 배 내지 수백 배일 수 있으나, 설명의 편의를 위하여 기판(110)의 두께를 작게 도시하고 있으며 이하에서도 동일하다.
사파이어로 이루어진 기판(110) 위에 발광 구조물(120)을 성장시킬 때, 질화 갈륨계 재료로 이루어지는 발광 구조물(120)과 기판(110) 사이의 격자 부정합(lattice mismatch)이 매우 크고 이들 사이에 열 팽창 계수 차이도 매우 크기 때문에, 결정성을 악화시키는 전위(dislocation), 멜트 백(melt-back), 크랙(crack), 피트(pit), 표면 모폴로지(surface morphology) 불량 등이 발생할 수 있으므로, AlN 등으로 버퍼층(미도시)을 형성할 수도 있다.
제1 도전형 반도체층(122)과 활성층(124) 및 제2 도전형 반도체층(126)을 포함하는 발광 구조물(120)은 예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
제2 도전형 반도체층(126) 상에는 ITO 등으로 이루어진 도전층(130)이 형성될 수 있으며, 예를 들어 도전층(130)의 두께는 40 나노미터(nm) 내외로 성장될 수 있다.
도 10b는 제1 메사(First Mesa) 영역의 형성 공정을 나타낸 도면이다.
도 10b에 도시된 바와 같이 발광 구조물(120)의 일부를 1차로 메사 식각하여 제1 도전형 반도체층(122)의 상부 표면이 일부 노출되도록 한다. 이때, 1차로 식각되는 발광 구조물(120)의 두께(t1)는 약 1 ㎛ 정도가 될 수 있다. 제1 메사 식각에 의하여 도전층(130), 제2 도전형 반도체층(126), 활성층(124) 및 제1 도전형 반도체층(122)을 포함하는 제1 메사 영역(First Mesa)이 형성될 수 있다.
다음으로, 도 10c는 2차 메사 식각 공정 후의 발광 소자를 나타낸 도면이다.
도 10c를 참조하면, 1차 메사 식각 공정에서 노출된 제1 도전형 반도체층의 일부가 다시 2차 메사 식각 공정에 의하여 제2 메사 영역(Second Mesa)을 형성할 수 있다.
2차 메사 식각 공정에서 형성된 제2 메사 영역의 제1 도전형 반도체층(122)의 두께(t2)는 약 2 ㎛ 정도가 될 수 있다. 또한, 제2 메사 영역의 상부면에서는 제1 도전형 반도체층(122)이 노출될 수 있다.
그리고, 도 10d에 도시된 바와 같이 제2 메사 영역을 이루는 제1 도전형 반도체층(122)의 상부면 중 일부와 측면, 그리고 제2 메사 영역과 단차를 이루는 제1 도전형 반도체층(122) 상에 제1 전극(142)을 형성할 수 있다. 단면도인 도 10d에 도시되지는 않았으나, 제1 전극은 제1 방향으로 이웃하는 발광 소자끼리 연결되어 제1 전극선을 형성할 수 있다.
즉, 제1 전극선은 발광 소자 제조 공정 중인 웨이퍼 레벨에서 배선 형성 공정이 이루어질 수 있다. 제1 전극선은 예를 들어, 제2 메사 영역과 단차를 이루는 제1 도전형 반도체층 상의 제1 전극 부분만을 연결하여 형성될 수 있다.
도 10e는 절연층(150)의 형성 단계를 나타낸 도면이다.
절연층(150)은 도전층(130)의 오픈된 일부 영역을 제외한 발광 구조물(120)과 제1 전극(142) 및 이웃하는 발광 소자의 분리 영역을 포함하여 형성된다.
절연층(150)은 발광 구조물(120)과 제1 전극(142)의 형상을 그대로 따라 형성될 수 있으며, 따라서 제2 메사 영역에서 노출된 제1 도전형 반도체층 중 제1 전극이 형성되지 않은 부분에서 절연층의 단차가 형성될 수 있다.
절연층(150)은 증착 등의 방법으로 성장될 수 있으며, 예를 들어 폴리이미드 재질로 형성될 수 있다. 또한, 절연층은 DBR 구조로 형성될 수 있다.
그리고, 도 10f에 도시된 바와 같이 도전층(130)의 노출된 중앙 영역과 절연층(150) 상에 제2 전극(146) 및 제2 전극이 연장된 제2 전극선을 성장시킬 수 있다.
제2 전극선은 제2 전극과 동일한 전극 재료로 형성될 수 있으며, 웨이퍼 레벨에서 패터닝 공정에 의하여 형성될 수 있다.
다음으로, 도 10g에 도시된 바와 같이 복수의 발광 소자와 회로 기판(200)을 합착하여 발광 소자 어레이를 형성하는 공정이 진행된다. 회로 기판과 복수의 발광 소자 사이에는 절연성 레진층(210)이 채워질 수 있다.
실시예의 경우, 웨이퍼 레벨에서 제1 전극선과 제2 전극선이 형성되며, 제1 전극선과 제2 전극선은 일측으로 연장되어 회로 기판과 전기적으로 연결될 수 있다. 이때 연장된 전극선과 회로 기판의 연결에는 ACF(Anisotropic Conductive Film)이 사용될 수 있다.
도 10h에 도시된 바와 같이 기판(110)이 제거될 수 있다.
예를 들어, 기판(110)이 사파이어(Al2O3) 기판인 경우 기판 제거는 레이저 리프트 오프(Laser Lift Off: LLO)의 방법으로 할 수 있으며, 기판(110)이 Si 기판인 경우 화학적 리프트 오프(Chemical Lift Off: CLO)에 의하여 제거될 수 있으나, 기판의 제거 방법은 이에 한정하지 않으며, 다양한 형태의 건식 및 습식 식각의 방법이 사용될 수 있다.
레이저 리프트 오프법을 예로 들면, 기판(110) 방향으로 일정 영역의 파장을 가지는 엑시머 레이저 광을 포커싱(focusing)하여 조사하면, 기판(110)과 발광 구조물(120)의 경계면에 열 에너지가 집중되어 경계면이 갈륨과 질소 분자로 분리되면서 레이저 광이 지나가는 부분에서 순간적으로 기판(110)의 분리가 일어난다.
기판 분리 이후에 노출된 제1 도전형 반도체층 중 일부가 추가로 제거될 수 있다. 기판이 분리된 제1 도전형 반도체의 하부면은 식각 공정에 의하여 일부분이 제거될 수 있으며, 예를 들어 제1 전극(142)이 외부로 노출될 때까지 제거될 수 있다.
이때, 제거되는 제1 도전형 반도체층의 두께는 2㎛ 내지 3㎛일 수 있다.
이러한 발광소자 어레이는 높이가 회로 기판을 제외하고 수 마이크로 규모이고, 하나의 발광 소자에서 가로와 세로의 길이가 각각 100 마이크로 미터 이내일 수 있으며, 예를 들어, 발광 소자는 가로가 82㎛이고 세로가 30㎛인 직사각형 형태를 가질 수 있다.
복수의 발광 소자는 행과 열로 정열 되어 각종 표시 장치에서 픽셀(pixel)에 대응하여 배치될 수 있다. 예를 들어, 발광 소자는 가로 방향과 세로 방향으로 각각 400개와 1080개가 정열 되어 표시 장치의 픽셀들을 이룰 수 있다.
상술한 실시예의 발광 소자 어레이는 소형화된 발광 소자의 크기로 인하여 정밀도를 요하는 장치에 사용될 수 있으며, 전원 공급을 위한 배선 공정이 웨이퍼 레벨에서 진행될 수 있어 회로 기판과의 합착 공정이 용이하게 진행되어 생산성이 향상될 수 있다.
상술한 실시예의 발광 소자 어레이는 웨어러블(Wearable) 장치에 포함될 수 있다.
도 11은 발광소자 어레이를 포함하는 스마트 워치(300)의 일실시예를 나타낸 도면이다.
스마트 워치(300)는 외부 디지털 디바이스와 페어링을 수행할 수 있으며, 외부 디지털 디바이스는 스마트 워치(300)와 통신 접속이 가능한 디지털 디바이스일 수 있으며, 예를 들면 도시된 스마트폰(400), 노트북(410), IPTV(Internet Protocol Television)(420) 등을 포함할 수 있다.
스마트 워치(300)의 광원으로 상술한 발광 소자 어레이(310)가 사용될 수 있으며, FPCB의 유연성으로 인하여 손목에 웨어러블할 수 있으며, 발광소자의 미세한 사이즈(size)로 인하여 미세 화소를 구현할 수 있다.
이하에서는 상술한 발광 소자 어레이를 포함하는 일 실시예로서 영상 표시장치 및 조명 장치를 설명한다.
실시예에 따른 발광 소자 어레이는 발광 소자의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지(200), 기판, 광학 부재는 백라이트 유닛으로 기능할 수 있다.
또한, 실시예에 따른 발광 소자 어레이를 포함하는 표시 장치, 지시 장치, 조명 장치로 구현될 수 있다.
여기서, 표시 장치는 바텀 커버와, 바텀 커버 상에 배치되는 반사판과, 광을 방출하는 발광 소자 어레이와 반사판의 전방에 배치되며 발광 소자 어레이에서 발산되는 빛을 전방으로 안내하는 도광판과, 도광판의 전방에 배치되는 프리즘 시트들을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널과, 디스플레이 패널과 연결되고 디스플레이 패널에 화상 신호를 공급하는 화상 신호 출력 회로와, 디스플레이 패널의 전방에 배치되는 컬러 필터를 포함할 수 있다. 여기서 바텀 커버, 반사판, 발광 소자 어레이, 도광판, 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.
또한, 조명 장치는 기판과 실시예에 따른 발광 소자 어레이를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열체, 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 예를 들어, 조명 장치는, 램프, 헤드 램프, 또는 가로등을 포함할 수 있다.
상술한 영상 표시 장치 및 조명 장치의 경우 상술한 실시예의 발광 소자 어레이를 포함함으로써, 장치 크기를 소형화할 수 있으며 유연성을 가지는 발광 소자 어레이의 특성으로 인하여 디자인의 제약을 줄일 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100a, 100b, 100c: 발광 소자 120: 발광 구조물
122: 제1 도전형 반도체층 124: 활성층
126: 제2 도전형 반도체층 130: 도전층
142: 제1 전극 142a : 제1 전극선
146: 제2 전극 146a : 제2 전극선
146b: 외부 연결 전극선 150: 절연층
200: 회로기판 210: 레진층
300: 스마트 워치 310: 발광소자 어레이

Claims (20)

  1. 회로 기판;
    상기 회로 기판 상에 배치되는 복수의 발광 소자; 및
    상기 회로 기판과 상기 복수의 발광 소자 사이에 채워지고 도전성 볼을 갖는 레진층;을 포함하며,
    상기 복수의 발광 소자는
    제1 도전형 반도체층, 상기 제1 도전형 반도체층 상의 활성층 및 상기 활성층 상의 제2 도전형 반도체층을 포함하는 발광 구조물;
    상기 제1 도전형 반도체층 상의 일부 영역에 배치되는 제1 전극;
    상기 발광 구조물에 대한 메사 식각 공정에 의해 노출되는 상기 발광 구조물의 노출면과 상기 제1 전극 상에 배치되는 절연층; 및
    상기 제2 도전형 반도체층 상에 배치되는 제2 전극; 을 포함하고,
    상기 복수의 발광 소자 중 제1 방향으로 이웃하는 상기 복수의 발광 소자의 상기 제1 전극이 서로 연결된 적어도 하나의 제1 전극선을 포함하고,
    상기 제1 도전형 반도체층은 제1 메사 영역, 상기 제1 메사 영역 아래에 위치하고 상기 제1 메사 영역과 제1 단차를 갖는 제2 메사 영역 및 상기 제2 메사 영역 아래에 위치하고 상기 제2 메사 영역과 제2 단차를 갖는 제3 메사 영역을 포함하고,
    상기 제1전극은 상기 제2 메사 영역의 상면과 측면에 형성되는 제1 영역, 및 상기 제3 메사 영역의 상면에 형성되는 제2 영역을 포함하고,
    상기 적어도 하나의 제1 전극선은 상기 제1 전극의 상기 제2 영역과 연결되도록 상기 제3 메사 영역의 상면에서 상기 제1 방향으로 연장되고,
    상기 도전성 볼은 상기 회로 기판과 상기 제2 전극에 전기적으로 접촉하고,
    상기 적어도 하나의 제1 전극선과 상기 회로 기판은 상기 회로 기판의 일측에서 전기적으로 연결된 발광 소자 어레이.
  2. 삭제
  3. 삭제
  4. 회로 기판;
    상기 회로 기판 상에 배치되는 복수의 발광 소자;
    상기 회로 기판과 상기 복수의 발광 소자 사이에 채워지는 절연성 레진층을 포함하며,
    상기 복수의 발광 소자는
    제1 도전형 반도체층, 상기 제1 도전형 반도체층 상의 활성층 및 상기 활성층 상의 제2 도전형 반도체층을 포함하는 발광 구조물;
    상기 제1 도전형 반도체층의 일부 영역에 배치되는 제1 전극;
    상기 발광 구조물에 대한 메사 식각 공정에 의해 노출되는 상기 발광 구조물의 노출면과 상기 제1 전극 상에 배치되는 절연층; 및
    상기 제2 도전형 반도체층 상에 배치되는 제2 전극;을 포함하고,
    상기 복수의 발광 소자 중 제1 방향으로 이웃하는 상기 복수의 발광 소자의 상기 제1 전극이 서로 연결된 적어도 하나의 제1 전극선 및
    상기 복수의 발광 소자 중 상기 제1 방향과 수직인 제2 방향으로 이웃하는 상기 복수의 발광 소자의 상기 제2 전극이 서로 연결된 적어도 하나의 제2 전극선을 포함하고,
    상기 제1 전극선과 상기 제2 전극선은 전기적으로 물리적으로 서로 이격된 발광 소자 어레이.
  5. 제4 항에 있어서, 상기 적어도 하나의 제1 전극선은 서로 평행하게 배치되고,
    상기 적어도 하나의 제2 전극선은 서로 평행하게 배치되며 상기 적어도 하나의 제1 전극선과 수직으로 중첩되어 배치되고,
    상기 적어도 하나의 제1 전극선과 상기 적어도 하나의 제2 전극선은 상기 회로 기판의 일측에서 상기 회로 기판과 각각 전기적으로 연결된 발광 소자 어레이.
  6. 삭제
  7. 제4 항에 있어서, 상기 발광 구조물은 제1 메사 영역을 포함하고,
    상기 제1 도전형 반도체층은 제2 메사 영역을 포함하고,
    상기 제1 전극은 상기 제2 메사 영역에 배치되고,
    상기 제1 전극은 상기 제2 메사 영역의 상부면과 측면에 배치되는 제1 영역과 상기 제2 메사 영역의 가장자리에서 연장되어 배치되는 제2 영역을 포함하고,
    상기 제1 전극선과 상기 제2 전극선은 상기 제1 전극의 상기 제2 영역에서 서로 교차하여 형성되고,
    상기 제1 전극선은 상기 제2 영역이 서로 연결되어 형성된 발광 소자 어레이.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
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  13. 삭제
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  16. 삭제
  17. 삭제
  18. 삭제
  19. 제4 항에 있어서, 상기 제2 전극선은 제1면에서 상기 절연성 레진층에 접촉하고, 상기 제1면과 마주보는 제2면에서 상기 절연층과 접촉하는 발광 소자 어레이.
  20. 삭제
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