WO2010122628A1 - 化合物半導体装置及びその製造方法 - Google Patents

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Definitions

  • the present invention relates to a compound semiconductor device including an electron transit layer and an electron supply layer made of a nitride semiconductor, and a method for manufacturing the compound semiconductor device.
  • AlGaN / GaN FETs which are compound semiconductor devices that use AlGaN / GaN heterojunctions and have GaN as an electron transit layer, have been actively developed (see, for example, Patent Documents 1 to 4). Since GaN is a material having a wide band gap, a high breakdown electric field strength, and a large saturation electron velocity, it is extremely promising as a material for a semiconductor device that obtains high voltage operation and high output.
  • a source electrode, a drain electrode, and a gate electrode are formed on an electron supply layer made of AlGaN, and a protective film (for example, a SiN film) for reducing surface traps is formed on the entire surface.
  • the present invention has been made in view of the above problems, and a highly reliable compound semiconductor device that achieves high voltage operation, high withstand voltage, and high output by significantly reducing gate leakage with a relatively simple configuration, and It aims at providing the manufacturing method.
  • One aspect of the compound semiconductor device includes a substrate, an electron transit layer formed above the substrate, an electron supply layer formed above the electron transit layer, a source electrode formed above the electron supply layer, A drain electrode and a gate electrode formed between the source electrode and the drain electrode, and between the electron transit layer and the electron supply layer, between the gate electrode and the drain electrode.
  • the first region and the second region having a lower two-dimensional electron gas concentration than the first region are formed, and the first region is located at a position biased to the drain electrode. These regions are formed at positions deviating from the gate electrode.
  • One aspect of a method for manufacturing a compound semiconductor device includes a substrate, an electron transit layer formed above the substrate, an electron supply layer formed above the electron transit layer, and formed above the electron supply layer.
  • a method of manufacturing a compound semiconductor device including a source electrode, a drain electrode, and a gate electrode formed between the source electrode and the drain electrode, wherein the gate is interposed between the gate electrode and the drain electrode. Forming a first insulating film closer to the drain electrode than the electrode, and forming a second insulating film closer to the gate electrode than the drain electrode; and In the meantime, the two-dimensional electron gas concentration in the portion corresponding to the lower portion of the second insulating film is set lower than the two-dimensional electron gas concentration in the portion corresponding to the lower portion of the first insulating film.
  • a method of manufacturing a compound semiconductor device including a source electrode, a drain electrode, and a gate electrode formed between the source electrode and the drain electrode, wherein the depletion has a crystalline state altered in a surface layer of the electron supply layer Forming a region, and forming the gate electrode so that the depletion region is located at a position biased to the gate electrode rather than the drain electrode.
  • a highly reliable compound semiconductor device that achieves a high voltage operation, a high breakdown voltage, and a high output is realized by greatly reducing gate leakage with a relatively simple configuration.
  • FIG. 1A is a schematic cross-sectional view showing the method of manufacturing the compound semiconductor device according to the first embodiment in the order of steps.
  • FIG. 1B is a schematic cross-sectional view subsequent to FIG. 1A showing the method of manufacturing the compound semiconductor device according to the first embodiment in the order of steps.
  • FIG. 1C is a schematic cross-sectional view subsequent to FIG. 1B showing the method of manufacturing the compound semiconductor device according to the first embodiment in the order of steps.
  • FIG. 1D is a schematic cross-sectional view illustrating the method of manufacturing the compound semiconductor device according to the first embodiment in the order of steps, following FIG. 1C.
  • FIG. 1E is a schematic cross-sectional view illustrating the method of manufacturing the compound semiconductor device according to the first embodiment in the order of steps, following FIG. 1D.
  • FIG. 1F is a schematic cross-sectional view showing the method of manufacturing the compound semiconductor device according to the first embodiment in the order of steps, following FIG. 1E.
  • FIG. 2A is a schematic cross-sectional view illustrating functions of a comparative example of the compound semiconductor device according to the first embodiment.
  • FIG. 2B is a schematic cross-sectional view illustrating the function of the compound semiconductor device according to the first embodiment.
  • FIG. 3A is a schematic cross-sectional view showing Modification 1 of the first embodiment.
  • FIG. 3B is a schematic cross-sectional view showing Modification 2 of the first embodiment.
  • FIG. 3C is a schematic cross-sectional view showing a third modification of the first embodiment.
  • FIG. 1A is a schematic cross-sectional view illustrating functions of a comparative example of the compound semiconductor device according to the first embodiment.
  • FIG. 2B is a schematic cross-sectional view illustrating the function of the compound semiconductor device according to the first embodiment.
  • FIG. 3A is a schematic cross-
  • FIG. 4A is a schematic cross-sectional view showing the method of manufacturing the compound semiconductor device according to the second embodiment in the order of steps.
  • FIG. 4B is a schematic cross-sectional view illustrating the manufacturing method of the compound semiconductor device according to the second embodiment in the order of steps, following FIG. 4A.
  • FIG. 4C is a schematic cross-sectional view illustrating the method of manufacturing the compound semiconductor device according to the second embodiment in the order of steps, following FIG. 4B.
  • FIG. 4D is a schematic cross-sectional view subsequent to FIG. 4C, illustrating the method for manufacturing the compound semiconductor device according to the second embodiment in the order of steps.
  • FIG. 4E is a schematic cross-sectional view illustrating the method of manufacturing the compound semiconductor device according to the second embodiment in the order of steps, following FIG. 4D.
  • FIG. 4F is a schematic cross-sectional view illustrating the method of manufacturing the compound semiconductor device according to the second embodiment in the order of steps, following FIG. 4E.
  • FIG. 4G is a schematic cross-sectional view showing the method of manufacturing the compound semiconductor device according to the second embodiment in the order of steps, following FIG. 4F.
  • FIG. 5A is a schematic cross-sectional view showing the method of manufacturing the compound semiconductor device according to the third embodiment in the order of steps.
  • FIG. 5B is a schematic cross-sectional view illustrating the manufacturing method of the compound semiconductor device according to the third embodiment in the order of steps, following FIG. 5A.
  • FIG. 6A is a schematic cross-sectional view showing the method of manufacturing the compound semiconductor device according to the fourth embodiment in the order of steps.
  • FIG. 6B is a schematic cross-sectional view illustrating the manufacturing method of the compound semiconductor device according to the fourth embodiment in the order of steps, following FIG. 6A.
  • FIG. 6C is a schematic cross-sectional view illustrating the manufacturing method of the compound semiconductor device according to the fourth embodiment in the order of steps, following FIG. 6B.
  • FIG. 6D is a schematic cross-sectional view subsequent to FIG. 6C, illustrating the method for manufacturing the compound semiconductor device according to the fourth embodiment in the order of steps.
  • the electric field in the region between the drain electrode and the gate electrode (hereinafter referred to as “DG region”) is referred to in the DG region. What is necessary is just to disperse.
  • attention is focused on the two-dimensional electron gas concentration at the interface between the electron transit layer and the electron supply layer of the compound semiconductor device, in other words, the sheet carrier concentration.
  • the portion below the drain side gate bottom end is adjusted to a state in which the two-dimensional electron gas concentration is lower than the other portions. By doing so, the sheet resistance in the vicinity becomes higher than the other portions, and the electric field in the DG region is dispersed in the DG region.
  • a protective film formed so as to cover the source electrode, the drain electrode, and the gate electrode is used for the purpose of reducing surface traps.
  • two types of insulating films are formed in the DG region by changing the film formation conditions, for example, changing the hydrogen concentration or input power in the source gas.
  • the portion corresponding to the vicinity of the drain side gate bottom end of the DG region may be subjected to electron beam irradiation or ion implantation to alter the crystalline state in the vicinity.
  • an electron transit layer 2 and an electron supply layer 3 are formed.
  • an intentionally undoped GaN (i-GaN) and an intentionally undoped AlGaN (i-AlGaN) are sequentially deposited on the substrate, here the SiC substrate 1, for example, by the MOVPE method, and the electron transit layer 2 and The electron supply layer 3 is formed.
  • the electron transit layer 2 is formed to a thickness of about 3 ⁇ m
  • the electron supply layer 3 is formed to a thickness of 20 nm as Al 0.25 Ga 0.75 N.
  • an element isolation structure 4 is formed by an STI (Shallow Trench Isolation) method.
  • STI Shallow Trench Isolation
  • a silicon oxide is deposited on the electron supply layer 3 by an insulator, here a CVD method or the like so as to fill the isolation groove 4a.
  • the silicon oxide on the electron supply layer 3 is polished and removed by a CMP (Chemical-Mechanical Polishing) method.
  • the element isolation structure 4 filling the isolation groove 4a is formed.
  • the remaining region on the electron supply layer 3 becomes an active region.
  • impurities are ion-implanted into the element isolation region on the electron supply layer 3 to make the element isolation region in an insulating state. Also good.
  • a source electrode 5, a drain electrode 6, and a gate electrode 7 are formed. More specifically, first, a resist is applied to the entire surface, and a resist pattern (not shown) having openings at portions where the source electrode 5 and the drain electrode 6 in the active region are to be formed is formed by lithography. Then, an electrode material, for example, Ti / Al is laminated on the resist pattern so as to fill the opening by, for example, vapor deposition. Thereafter, the resist pattern is removed together with Ti / Al thereon using a heated organic solvent or the like. Thereafter, the SiC substrate 1 is annealed at a temperature of about 550 ° C., for example. Thus, the source electrode 5 and the drain electrode 6 which are a pair of ohmic electrodes made of Ti / Al are formed.
  • a resist is applied to the entire surface, and a resist pattern (not shown) having an opening at a site where the gate electrode 7 is to be formed is formed by lithography. Then, an electrode material, for example, Ni / Au is laminated on the resist pattern so as to fill the opening, for example, by vapor deposition. Thereafter, the resist pattern is removed together with Ni / Au thereon using a heated organic solvent or the like. Thus, the gate electrode 7 made of Ni / Au is formed.
  • the protective films 8 and 9 are formed of, for example, a SiN film as an insulating film.
  • the protective film 8 is formed, for example, at a hydrogen concentration higher than that of the protective film 9 so that the refractive index is higher than that of the protective film 9.
  • the protective film 8 covers the gate electrode 7 and is formed on the electron supply layer 3 so as to extend to the vicinity of the gate electrode 7.
  • the protective film 9 is formed on the entire surface so as to cover the protective film 8.
  • a protective film 8 is formed on the entire surface so as to cover the gate electrode 7.
  • a plasma CVD method is used.
  • the protective film 8 is processed. Specifically, the protective film 8 is processed by lithography and dry etching using, for example, a fluorine-based gas, and the protective film 8 is left so as to cover the gate electrode 7 and extend to the vicinity of the gate electrode 7 on the electron supply layer 3. .
  • the distance between the drain electrode 6 and the gate electrode 7 (DG distance) is, for example, about (1 ⁇ m) to (20 ⁇ m), and the length of the protective film 8 on the electron supply layer 3 (the electron supply layer of the protective film 8)
  • the length of the portion extending on 3 is, for example, about (0.1 ⁇ m) to (2 ⁇ m).
  • a protective film 9 is formed on the entire surface so as to cover the protective film 8.
  • a plasma CVD method is used.
  • the flow rate of SiH 4 is adjusted to be smaller than that when the protective film 8 is formed. In this way, SiN having a thickness of about 50 nm is deposited on the entire surface, and the protective film 9 is formed.
  • the hydrogen concentration of the protective films 8 and 9 is The hydrogen concentration of the protective film 8> the hydrogen concentration of the protective film 9.
  • the hydrogen concentration of the protective films 8 and 9 is appropriately selected so that the flow rate of SiH 4 at the time of formation thereof is within a range of, for example, about 2.0 sccm to 3 sccm so that the protective film 8 has a higher flow rate than the protective film 9. It is adjusted by.
  • the protective film 8 may be adjusted so that the material is appropriately altered than the protective film 9.
  • the protective film 8 has a higher input power than the protective film 9 under the film forming conditions when the protective films 8 and 9 are formed by the plasma CVD method.
  • the degree of alteration of the protective films 8 and 9 is appropriately selected so that the high-frequency output, which is input power at the time of formation, is within a range of, for example, about 50 W to 200 W so that the protective film 8 has a higher high-frequency output than the protective film 9. To be adjusted.
  • the protective films 8 and 9 are formed by appropriately adjusting the flow rate and input power of SiH 4 in the source gas.
  • An example of selection of film forming conditions is shown in Table 1 below. Table 1 shows the sheet resistance when the sheet resistance between GD before deposition of the protective film is 1.
  • SiN (C) is defined as a standard.
  • SiN (B) is a gas film formed by plasma CVD using a plasma excitation frequency of 13.56 MHz, a high-frequency output of 50 W as input power, a source gas as a mixed gas of SiH 4 , N 2 , and He.
  • SiN (C) is a gas film formed by plasma CVD using a plasma excitation frequency of 13.56 MHz, a high-frequency output of 100 W as input power, a source gas as a mixed gas of SiH 4 , N 2 , and He.
  • This is a protective film formed at a flow rate of SiH 4 / N 2 /He 2.9 sccm / 150 sccm / 1000 sccm.
  • SiN (D) is a gas deposition condition for plasma CVD, with a plasma excitation frequency of 13.56 MHz, a high-frequency output of 200 W as input power, a source gas as a mixed gas of SiH 4 , N 2 , and He.
  • the protective film 8 has a higher sheet resistance than the protective film 9, and the protective films 8, 9 may be formed.
  • an AlGaN / GaN • FET is formed.
  • FIGS. 1A to 1E are schematic cross-sectional views illustrating the function of the compound semiconductor device.
  • FIG. 2A shows a comparative example
  • FIG. 2B shows this embodiment.
  • the protective film 10 is formed to a thickness of about 100 nm under the standard conditions shown in Table 1 (conditions for forming SiN (C)).
  • a two-dimensional electron gas exists at the interface between the electron transit layer 2 and the electron supply layer 3.
  • the two-dimensional electron gas concentration (sheet carrier concentration) is substantially constant in the interface region 13 between DG.
  • the sheet resistance immediately below the protective film 10 is substantially constant.
  • the electric field generated between DG from the drain electrode 6 toward the gate electrode 7 is concentrated in the vicinity of the bottom end of the gate electrode 7 on the drain electrode 6 side, as indicated by the arrow in FIG. 2A. Due to this electric field concentration, the gate leakage current increases.
  • the lower part of the protective film 8 is lower than the two-dimensional electron gas concentration of the first interface region 11 corresponding to the lower part of the protective film 9 between DG.
  • the two-dimensional electron gas concentration in the second interface region 12 which is a portion corresponding to is lower. Therefore, the sheet resistance R2 immediately below the protective film 8 (the contact portion of the electron supply layer 3 with the protective film 8) is the sheet resistance R1 immediately below the protective film 9 (the contact portion of the electron supply layer 3 with the protective film 9). Higher than. R2> R1
  • a highly reliable AlGaN / GaN FET that achieves high voltage operation, high withstand voltage, and high output is achieved by significantly reducing gate leakage with a relatively simple configuration. To do.
  • 3A to 3C are schematic cross-sectional views showing only the state of the AlGaN / GaN FET corresponding to FIG. 1F of the first embodiment in various modifications of the first embodiment.
  • 3A corresponds to the first modification
  • FIG. 3B corresponds to the second modification
  • FIG. 3C corresponds to the third modification.
  • the gate electrode 7 is biased toward the source electrode 5 in the region between the source electrode 5 and the drain electrode 6 (between SG) on the electron supply layer 3. Is formed. In other words, the gate electrode 7 is formed at a position where the distance between SG is shorter than the distance between DG. In order to form the gate electrode 7 at the bias position as described above, after forming the source electrode 5 and the drain electrode 6 in the step of FIG. 1C in the first embodiment, the gate electrode 7 is formed at a desired bias position. Just do it.
  • the distance between DG becomes longer, so that the electric field concentration at the bottom end of the gate electrode 7 on the drain electrode 6 side is further relaxed, Generation of gate leakage can be suppressed more reliably.
  • the protective film 8 below the protective film 9 covers the gate electrode 7 from a predetermined portion on the upper surface of the gate electrode 7 toward the drain electrode 6, and the gate is formed on the electron supply layer 3. It is formed so as to extend to the vicinity of the electrode 7.
  • the protective film 8 does not exist in the vicinity of the gate electrode 7 on the source electrode 5 side on the electron supply layer 3.
  • a protective film 8 is not particularly required in the vicinity of the gate electrode 7 on the source electrode 5 side on the supply layer 3.
  • the protective film 8 formed over the entire surface so as to cover the gate electrode 7 in the step of FIG. Processed by dry etching using a system gas. That is, the gate electrode 7 is covered from a predetermined portion on the upper surface of the gate electrode 7 toward the drain electrode 6, and the protective film 8 is left so as to extend to the vicinity of the gate electrode 7 on the electron supply layer 3.
  • the protective film 8 is formed only in necessary portions as much as possible, thereby simplifying the configuration.
  • Modification 3 In this example, as shown in FIG. 3C, an AlGaN / GaN.FET employing both of the first and second modifications is disclosed. That is, the gate electrode 7 is formed so as to be biased toward the source electrode 5 side rather than the drain electrode 6 side, and the protective film 8 is formed from a predetermined portion on the upper surface of the gate electrode 7 toward the drain electrode 6 side. And extends to the vicinity of the gate electrode 7 on the electron supply layer 3. According to this example, in addition to the various effects in the first embodiment described above, both the effects specific to the above-described modified examples 1 and 2 are exhibited.
  • the same steps as in FIGS. 1A and 1B are performed. Subsequently, as shown in FIG. 4A, after forming the source electrode 5 and the drain electrode 6 as in FIG. 1C, as shown in FIG. 4B, the same film formation conditions as those of the protective film 8 formed in FIG. 1D. Thus, the protective film 8 is formed on the entire surface.
  • the protective film 8 is processed. Specifically, the protective film 8 is processed by lithography and dry etching using, for example, a fluorine-based gas, and the protective film 8 is left in a portion where the gate electrode is to be formed so as to slightly protrude from the portion to at least the drain electrode 6 side. .
  • the protective film 8 may be left in a shape protruding only on the drain electrode 6 side.
  • the protective film 9 is formed on the entire surface so as to cover the protective film 8 under the same film formation conditions as those of the protective film 9 formed in FIG. 1F.
  • openings 23 are formed in the protective films 8 and 9.
  • the protective film 9 and the protective film 8 are processed by lithography and dry etching using, for example, a fluorine-based gas, thereby forming an opening 23 that exposes the formation site of the gate electrode on the surface of the electron supply layer 3.
  • a fluorine-based gas for example, a fluorine-based gas
  • the protective film 8 remains on the electron supply layer 3 so that one end surface is exposed from the inner wall of the opening 23 and extends slightly toward at least the drain electrode 6 side.
  • the protective film 8 is left in a shape that protrudes only on the drain electrode 6 side in the step of FIG. 4C, the protective film 8 remains only on the drain electrode 6 side in the step of FIG. 4E.
  • the resist pattern 21 may be formed of a two-layer resist. Specifically, first, a resist is applied to the entire surface so as to fill the opening 23, and the resist is exposed by lithography to process the resist. Specifically, an opening 21 a having a slightly larger size is formed at a portion corresponding to a portion where the gate electrode of the resist is to be formed at least on the drain electrode 6 side than the portion to form a resist pattern 21. Next, a gate material 22, for example, Ni / Au, for example, is deposited on the resist pattern 21 so as to fill the openings 21a and 23 by vapor deposition.
  • the gate electrode 14 is formed. Specifically, the resist pattern 21 is removed together with the gate material 22 thereon using a heated organic solvent or the like. As described above, the gate electrode 14 made of Ni / Au having a bottom end in contact with one end face of the protective film 8 on the electron supply layer 3 and a so-called overhang shape in which the upper portion rides on the protective film 9 at the end. It is formed.
  • the two-dimensional electron gas concentration in the first interface region 11 corresponding to the lower part of the protective film 9 between DG is the same as in the first embodiment.
  • the two-dimensional electron gas concentration in the second interface region 12 corresponding to the portion below the protective film 8 is lower. Accordingly, the sheet resistance immediately below the protective film 8 (the contact portion of the electron supply layer 3 with the protective film 8) is higher than the sheet resistance immediately below the protective film 9 (the contact portion of the electron supply layer 3 with the protective film 9). high.
  • the electric field concentration at the bottom end of the gate electrode 14 on the drain electrode 6 side is alleviated, the gate leakage current is greatly reduced, and the gate breakdown voltage is improved. Furthermore, in the present embodiment, the gate electrode 14 has a shape that rides on the protective film 9 with its upper portion at the end. Since there are two bottom ends on the drain electrode 6 side of the gate electrode 14, the electric field generated between DG from the drain electrode 6 toward the gate electrode 7 is dispersed to the two bottom ends. . Therefore, due to the shape of the gate electrode 14, the electric field concentration at the bottom end of the gate electrode 14 on the drain electrode 6 side is further relaxed.
  • the gate electrode 14 may be formed so as to be biased toward the source electrode 5 rather than the drain electrode 6 as in the first modification of the first embodiment.
  • a highly reliable AlGaN / GaN FET that achieves high voltage operation, high withstand voltage, and high output is achieved by significantly reducing gate leakage with a relatively simple configuration. To do.
  • an electron beam is irradiated to both sides of the site where the gate electrode of the electron supply layer 3 is to be formed.
  • the electron beam may be irradiated only on the side of the drain electrode 6 where the gate electrode is to be formed.
  • the electron beam irradiation conditions are, for example, 20 keV and 1000 ⁇ C / cm 2 .
  • a predetermined element for example, Ar is ion-implanted only on both sides of the gate electrode formation scheduled portion of the electron supply layer 3 or on the drain electrode 6 side so as to form a depletion region. Also good.
  • the gate electrode 7 is formed so as to be in contact with (or close to) the depletion region 31 at the bottom end under the same conditions as in FIG. 1C of the first embodiment.
  • a protective film 9 is formed (the protective film 8 is not formed) to form an AlGaN / GaN • FET.
  • the two-dimensional electron gas concentration in the first interface region 11 which is a portion corresponding to the lower part of the protective film 9 where the depletion region 31 is not formed is formed.
  • the two-dimensional electron gas concentration in the second interface region 12 corresponding to the portion below the depletion region 31 is lower. Therefore, the sheet resistance in the depletion region 31 is higher than the sheet resistance immediately below the protective film 9 (the contact portion of the electron supply layer 3 with the protective film 9).
  • the electric field concentration at the bottom end of the gate electrode 7 on the drain electrode 6 side is alleviated, the gate leakage current is greatly reduced, and the gate breakdown voltage is improved.
  • a highly reliable AlGaN / GaN FET that achieves high voltage operation, high withstand voltage, and high output is achieved by significantly reducing gate leakage with a relatively simple configuration. To do.
  • n-Gan.FET having an n-type GaN (n-Gan) layer on an electron supply layer
  • 6A to 6D are schematic cross-sectional views sequentially showing main processes of the compound semiconductor device manufacturing method according to the fourth embodiment.
  • the cap layer 41 is formed. Specifically, on the electron supply layer 3, for example, by MOVPE method, n-Gan (for example, Si is doped and the doping concentration is about 2 ⁇ 10 18 / cm 3 ) is 10 nm or less, for example, about 5 nm. To form a cap layer 41. By forming the cap layer 41, surface traps can be further reduced.
  • n-Gan for example, Si is doped and the doping concentration is about 2 ⁇ 10 18 / cm 3
  • an opening 42 is formed at a site where the source electrode and the drain electrode are to be formed. More specifically, the depth at which a part of the electron supply layer 3 under the cap layer 41 is dug in the site where the source and drain electrodes are to be formed on the cap layer 41 by lithography and dry etching using a chlorine-based gas or the like. The opening 42 is formed.
  • a source electrode 43 and a drain electrode 44 are formed. More specifically, a resist is applied to the entire surface, and a resist pattern (not shown) having an opening that exposes the opening 42 that is a site where the source electrode 5 and the drain electrode 6 in the active region are to be formed is formed by lithography. Then, an electrode material, for example, Ti / Al is laminated on the resist pattern so as to fill the opening by, for example, vapor deposition. Thereafter, the resist pattern is removed together with Ti / Al thereon using a heated organic solvent or the like. Thereafter, the SiC substrate 1 is annealed at a temperature of about 550 ° C., for example. As a result, the source electrode 43 and the drain electrode 44, which are a pair of ohmic electrodes, in which the opening 42 is filled with Ti / Al and the upper portion protrudes from the surface of the cap layer 41 are formed.
  • a resist pattern (not shown) having an opening that exposes the opening 42 that is a site where the source electrode 5
  • the gate electrode 7 is formed on the cap layer 41 under the same conditions as in FIG. 1C of the first embodiment, and the protective films 8 and 9 are formed as in FIGS. 1D to 1F.
  • an AlGaN / GaN • FET is formed.
  • the two-dimensional electron gas concentration in the first interface region 11 corresponding to the lower part of the protective film 9 between DG is the same as in the first embodiment.
  • the two-dimensional electron gas concentration in the second interface region 12 corresponding to the portion below the protective film 8 is lower. Accordingly, the sheet resistance immediately below the protective film 8 (the contact portion of the electron supply layer 3 with the protective film 8) is higher than the sheet resistance immediately below the protective film 9 (the contact portion of the electron supply layer 3 with the protective film 9). high.
  • the gate electrode 7 may be formed so as to be biased toward the source electrode 5 side rather than the drain electrode 6 side, as in the first modification of the first embodiment.
  • the protective film 8 covers the gate electrode 7 from a predetermined portion on the upper surface of the gate electrode 7 toward the drain electrode 6, and the gate electrode is formed on the electron supply layer 3. You may form so that it may extend to 7 vicinity.
  • the gate electrode 7 is formed so as to be biased toward the source electrode 5 side rather than the drain electrode 6 side, and the protective film 8 is formed on the upper surface of the gate electrode 7.
  • the gate electrode 7 may be covered from the predetermined portion toward the drain electrode 6 and may be formed to extend to the vicinity of the gate electrode 7 on the electron supply layer 3.
  • the protective film 8 may be formed so that the protective film 8 exists only on the cap layer 41 and contacts the bottom end of the gate electrode 7.
  • the both sides (or only the drain electrode 6 side) of the portion of the cap layer 41 where the gate electrode is to be formed are irradiated (or the element is ionized). A depletion region may be formed.
  • a highly reliable AlGaN / GaN FET that achieves high voltage operation, high withstand voltage, and high output is achieved by significantly reducing gate leakage with a relatively simple configuration. To do.
  • the SiN film is exemplified as the protective films 8 and 9, but other insulating films such as SiO 2 and Al 2 O 3 are protected. It may be used as a film. In this case, it is conceivable that the protective films 8 and 9 are formed not only from the same material but also from different materials.
  • a highly reliable compound semiconductor device that achieves high voltage operation, high withstand voltage, and high output is realized by significantly reducing gate leakage with a relatively simple configuration.

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Abstract

　２層の保護膜（８，９）を、保護膜（８）の直下部分が保護膜（９）の直下部分よりもシート抵抗が高くなるように形成する。保護膜（８，９）は、絶縁膜として例えばＳｉＮ膜により形成される。保護膜（８）は、保護膜（９）よりも屈折率が高くなるように、例えば保護膜（９）よりも高い水素濃度に形成される。保護膜（８）は、ゲート電極（７）を覆い電子供給層（３）上でゲート電極（７）の近傍まで延在するように形成される。保護膜（９）は、保護膜（８）を覆うように全面に形成される。この構成により、比較的簡易な構成でゲートリークを大幅に低減し、高電圧動作、高耐圧及び高出力を達成する信頼性の高い化合物半導体装置が実現する。

Description

化合物半導体装置及びその製造方法
　本発明は、窒化物半導体からなる電子走行層及び電子供給層を備えた化合物半導体装置及びその製造方法に関する。
　近年、ＡｌＧａＮ／ＧａＮのヘテロ接合を利用し、ＧａＮを電子走行層とする化合物半導体装置であるＡｌＧａＮ／ＧａＮ・ＦＥＴの開発が活発である（例えば、特許文献１～４を参照）。ＧａＮは、ワイドバンドギャップ、高い破壊電界強度、及び大きい飽和電子速度を有する材料であることから、高電圧動作且つ高出力を得る半導体装置の材料として極めて有望である。ＡｌＧａＮ／ＧａＮ・ＦＥＴでは、ＡｌＧａＮからなる電子供給層上にソース電極、ドレイン電極及びゲート電極が形成され、表面トラップを低減するための保護膜（例えばＳｉＮ膜）が全面に形成される。
特開２００７－２２７８８４号公報 特開２００４－２８８９５２号公報 特開平８－１６２４７６号公報 特開平４－２８２８４１号公報
　しかしながら、上記のＡｌＧａＮ／ＧａＮ・ＦＥＴでは、想定されるよりも大きなゲートリークが発生することが多く、ＡｌＧａＮ／ＧａＮ・ＦＥＴの利点として考えられている高電圧動作を行うことが困難となる。そのため、ＡｌＧａＮ／ＧａＮ・ＦＥＴでは、ゲートリーク電流を低減する工夫が必須であるが、そのための有効な方策は採られていない現況にある。
　本発明は、上記の課題に鑑みてなされたものであり、比較的簡易な構成でゲートリークを大幅に低減し、高電圧動作、高耐圧及び高出力を達成する信頼性の高い化合物半導体装置及びその製造方法を提供することを目的とする。
　化合物半導体装置の一態様は、基板と、前記基板上方に形成された電子走行層と、前記電子走行層上方に形成された電子供給層と、前記電子供給層上方に形成された、ソース電極、ドレイン電極、及び前記ソース電極と前記ドレイン電極との間に形成されたゲート電極とを含み、前記電子走行層と前記電子供給層との間には、前記ゲート電極と前記ドレイン電極との間において、第１の領域と、前記第１の領域よりも２次元電子ガス濃度の低い第２の領域とが形成されており、前記第１の領域は前記ドレイン電極に偏倚する位置に、前記第２の領域は前記ゲート電極に偏倚する位置にそれぞれ形成されている。
　化合物半導体装置の製造方法の一態様は、基板と、前記基板上方に形成された電子走行層と、前記電子走行層上方に形成された電子供給層と、前記電子供給層上方に形成された、ソース電極、ドレイン電極、及び前記ソース電極と前記ドレイン電極との間に形成されたゲート電極とを含む化合物半導体装置の製造方法であって、前記ゲート電極と前記ドレイン電極との間に、前記ゲート電極よりも前記ドレイン電極に近い位置に第１の絶縁膜を、前記ドレイン電極よりも前記ゲート電極に近い位置に第２の絶縁膜をそれぞれ形成し、前記電子走行層と前記電子供給層との間において、前記第２の絶縁膜の下方に相当する部分の２次元電子ガス濃度を、前記第１の絶縁膜の下方に相当する部分の２次元電子ガス濃度よりも低くする。
　化合物半導体装置の製造方法の他態様は、基板と、前記基板上方に形成された電子走行層と、前記電子走行層上方に形成された電子供給層と、前記電子供給層上方に形成された、ソース電極、ドレイン電極、及び前記ソース電極と前記ドレイン電極との間に形成されたゲート電極とを含む化合物半導体装置の製造方法であって、前記電子供給層の表層に結晶状態を変質させた空乏領域を形成する工程と、前記空乏領域が前記ドレイン電極よりも前記ゲート電極に偏倚する部位に位置するように、前記ゲート電極を形成する工程とを含む。
　上記の各態様によれば、比較的簡易な構成でゲートリークを大幅に低減し、高電圧動作、高耐圧及び高出力を達成する信頼性の高い化合物半導体装置が実現する。
図１Ａは、第１の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。 図１Ｂは、図１Ａに引き続き、第１の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。 図１Ｃは、図１Ｂに引き続き、第１の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。 図１Ｄは、図１Ｃに引き続き、第１の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。 図１Ｅは、図１Ｄに引き続き、第１の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。 図１Ｆは、図１Ｅに引き続き、第１の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。 図２Ａは、第１の実施形態による化合半導体装置の比較例の機能を説明する概略断面図である。 図２Ｂは、第１の実施形態による化合半導体装置の機能を説明する概略断面図である。 図３Ａは、第１の実施形態の変形例１を示す概略断面図である。 図３Ｂは、第１の実施形態の変形例２を示す概略断面図である。 図３Ｃは、第１の実施形態の変形例３を示す概略断面図である。 図４Ａは、第２の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。 図４Ｂは、図４Ａに引き続き、第２の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。 図４Ｃは、図４Ｂに引き続き、第２の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。 図４Ｄは、図４Ｃに引き続き、第２の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。 図４Ｅは、図４Ｄに引き続き、第２の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。 図４Ｆは、図４Ｅに引き続き、第２の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。 図４Ｇは、図４Ｆに引き続き、第２の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。 図５Ａは、第３の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。 図５Ｂは、図５Ａに引き続き、第３の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。 図６Ａは、第４の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。 図６Ｂは、図６Ａに引き続き、第４の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。 図６Ｃは、図６Ｂに引き続き、第４の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。 図６Ｄは、図６Ｃに引き続き、第４の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。
　　―本実施形態の基本骨子―
　化合物半導体装置において、ゲートリーク電流の増加は、高電圧印加時にドレイン電極からゲート電極への電界が、ゲート電極の底部のドレイン電極側の端部位（以下、「ドレイン側ゲート底部端」とする。）に集中することに起因して生じる。そこで、ゲートリーク電流を減少するには、ドレイン側ゲート底部端における電界集中を緩和することが重要である。
　ドレイン側ゲート底部端における電界集中を緩和するには、ドレイン電極とゲート電極との間の領域（以下、「Ｄ－Ｇ間領域」とする。）における電界を、Ｄ－Ｇ間領域内で言わば分散させれば良い。本実施形態では、化合物半導体装置の電子走行層と電子供給層との界面における２次元電子ガス濃度、換言すればシートキャリア濃度に着目する。Ｄ－Ｇ間領域の下方の前記界面において、ドレイン側ゲート底部端の近傍下の部分を、その他の部分よりも２次元電子ガス濃度が低い状態に調節する。このようにすることにより、当該近傍のシート抵抗がその他の部分よりも高くなり、Ｄ－Ｇ間領域における電界が、Ｄ－Ｇ間領域内で分散される。
　上記のようにＤ－Ｇ間領域の２次元電子ガス濃度を調節すべく、表面トラップを低減させる目的でソース電極、ドレイン電極及びゲート電極を覆うように形成される保護膜を利用する。具体的には、成膜条件を変えて、例えばソースガス中の水素濃度又は投入電力を変えて、Ｄ－Ｇ間領域に２種類の絶縁膜を形成する。また、Ｄ－Ｇ間領域のドレイン側ゲート底部端の近傍に相当する部分に電子線照射又はイオン注入等を行い、当該近傍の結晶状態を変質させるようにしても良い。
　このように、Ｄ－Ｇ間領域の２次元電子ガス濃度を調節することにより、ドレイン側ゲート底部端における電界集中が大幅に緩和され、ゲートリークが低減し、化合物半導体装置の高電圧動作、高耐圧及び高出力を得ることができる。
　―具体的な実施形態―
　以下、上記の基本骨子を踏まえ、具体的な諸実施形態について図面を参照して詳細に説明する。
　（第１の実施形態）
　本実施形態では、化合物半導体装置であるＡｌＧａＮ／ＧａＮ・ＦＥＴの構成について、その製造方法と共に説明する。
　図１Ａ～図１Ｆは、第１の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。
　先ず、図１Ａに示すように、電子走行層２及び電子供給層３を形成する。
　詳細には、基板、ここではＳｉＣ基板１上に、例えばＭＯＶＰＥ法により、インテンショナリーアンドープＧａＮ（ｉ－ＧａＮ）及びインテンショナリーアンドープＡｌＧａＮ（ｉ－ＡｌＧａＮ）を順次堆積し、電子走行層２及び電子供給層３を形成する。ここで、電子走行層２は膜厚３μｍ程度、電子供給層３はＡｌ0.25Ｇａ0.75Ｎとして膜厚２０ｎｍに形成する。
　続いて、図１Ｂに示すように、ＳＴＩ（Shallow Trench Isolation）法により素子分離構造４を形成する。
　詳細には、先ず、リソグラフィー及び塩素系ガス等を用いたドライエッチングにより、電子供給層３上の素子分離領域に、電子供給層３下の電子走行層２の一部を掘り込む深さの分離溝４ａを形成する。
　次に、分離溝４ａ内を埋め込むように絶縁物、ここではＣＶＤ法等により電子供給層３上にシリコン酸化物を堆積する。そして、例えばＣＭＰ（Chemical-Mechanical Polishing）法により電子供給層３上のシリコン酸化物を研磨して除去する。このとき、分離溝４ａ内を充填する素子分離構造４が形成される。素子分離構造４の形成により、残存する電子供給層３上の領域が活性領域となる。
　ここで、分離溝４ａを形成して分離溝４ａに絶縁物を充填する代わりに、電子供給層３上の素子分離領域に不純物をイオン注入し、素子分離領域を絶縁状態にする手法を用いても良い。
　続いて、図１Ｃに示すように、ソース電極５、ドレイン電極６、及びゲート電極７が形成される。
　詳細には、先ず、全面にレジストを塗布し、リソグラフィーにより、活性領域のソース電極５及びドレイン電極６の形成予定部位に開口を有するレジストパターン（不図示）を形成する。そして、例えば蒸着法により電極材料、例えばＴｉ／Ａｌを開口を埋め込むようにレジストパターン上に積層する。その後、加温した有機溶媒等を用いてレジストパターンをその上のＴｉ／Ａｌと共に除去する。その後、例えば５５０℃程度の温度によりＳｉＣ基板１にアニール処理を施す。以上により、Ｔｉ／Ａｌからなる一対のオーミック電極であるソース電極５及びドレイン電極６が形成される。
　次に、全面にレジストを塗布し、リソグラフィーにより、ゲート電極７の形成予定部位に開口を有するレジストパターン（不図示）を形成する。そして、例えば蒸着法により電極材料、例えばＮｉ／Ａｕを開口を埋め込むようにレジストパターン上に積層する。その後、加温した有機溶媒等を用いてレジストパターンをその上のＮｉ／Ａｕと共に除去する。以上により、Ｎｉ／Ａｕからなるゲート電極７が形成される。
　続いて、図１Ｄ～図１Ｆに示すように、２層の保護膜８，９を、保護膜８の直下部分が保護膜９の直下部分よりもシート抵抗が高くなるように形成する。保護膜８，９は、絶縁膜として例えばＳｉＮ膜により形成される。保護膜８は、保護膜９よりも屈折率が高くなるように、例えば保護膜９よりも高い水素濃度に形成される。保護膜８は、ゲート電極７を覆い電子供給層３上でゲート電極７の近傍まで延在するように形成される。保護膜９は、保護膜８を覆うように全面に形成される。
　以下、図１Ｄ～図１Ｆの各工程を詳述する。
　先ず、図１Ｄに示すように、ゲート電極７を覆うように全面に保護膜８を形成する。
　詳細には、例えばプラズマＣＶＤ法を用いる。成膜条件は、プラズマの励起周波数を１３．５６ＭＨｚ、投入電力である高周波出力を５０Ｗ、ソースガスをＳｉＨ４、Ｎ２、及びＨｅの混合ガスとして、ガス流量をＳｉＨ４／Ｎ２／Ｈｅ＝３ｓｃｃｍ／１５０ｓｃｃｍ／１０００ｓｃｃｍとする。このようにして、膜厚５０ｎｍ程度のＳｉＮを全面に堆積し、保護膜８を形成する。
　続いて、図１Ｅに示すように、保護膜８を加工する。
　詳細には、リソグラフィー及び例えばフッ素系ガスを用いたドライエッチングにより保護膜８を加工し、ゲート電極７を覆い電子供給層３上でゲート電極７の近傍まで延在するように保護膜８を残す。ドレイン電極６とゲート電極７との距離（Ｄ－Ｇ間距離）は例えば（１μｍ）～（２０μｍ）程度であり、保護膜８の電子供給層３上における長さ（保護膜８の電子供給層３上で延在する部分の長さ）は、例えば（０．１μｍ）～（２μｍ）程度とされる。
　続いて、図１Ｆに示すように、保護膜８を覆うように全面に保護膜９を形成する。
　詳細には、例えばプラズマＣＶＤ法を用いる。成膜条件は、プラズマの励起周波数を１３．５６ＭＨｚ、投入電力である高周波出力を５０Ｗ、ソースガスをＳｉＨ４、Ｎ２、及びＨｅの混合ガスとして、ガス流量をＳｉＨ４／Ｎ２／Ｈｅ＝２ｓｃｃｍ／１５０ｓｃｃｍ／１０００ｓｃｃｍとする。ここでは、ＳｉＨ４の流量を保護膜８の形成時よりも小さく調節する。このようにして、膜厚５０ｎｍ程度のＳｉＮを全面に堆積し、保護膜９を形成する。
　上記のようにＳｉＨ４の流量を調節することにより、保護膜８，９の水素濃度は、
　保護膜８の水素濃度＞保護膜９の水素濃度
となる。
　保護膜８，９の水素濃度は、その形成時のＳｉＨ４の流量を例えば２．０ｓｃｃｍ程度～３ｓｃｃｍ程度の範囲内で保護膜８が保護膜９よりも流量が大きくなるように適宜選択することにより、調整される。
　保護膜８，９を形成するに際して、上記のように水素濃度を調節する代わりに、保護膜８を保護膜９よりも材質が適度に変質するように調節しても良い。具体的には、保護膜８，９のプラズマＣＶＤ法による形成時の成膜条件において、保護膜８を保護膜９よりも高い投入電力とする。
　保護膜８，９の変質度合いは、その形成時の投入電力である高周波出力を例えば５０Ｗ程度～２００Ｗ程度の範囲内で保護膜８が保護膜９よりも高周波出力が大きくなるように適宜選択することにより、調整される。
　保護膜８，９は、ソースガス中のＳｉＨ４の流量及び投入電力を適宜調節して形成される。成膜条件の選択の一例を以下の表１に示す。表１では、保護膜堆積前のＧ－Ｄ間のシート抵抗を１とした場合のシート抵抗を表している。ここでは、ＳｉＮ（Ｃ）を標準と規定する。
Figure JPOXMLDOC01-appb-T000001
　ＳｉＮ（Ａ）は、プラズマＣＶＤ法の成膜条件を、プラズマの励起周波数を１３．５６ＭＨｚ、投入電力である高周波出力を５０Ｗ、ソースガスをＳｉＨ４、Ｎ２、及びＨｅの混合ガスとして、ガス流量をＳｉＨ４／Ｎ２／Ｈｅ＝２．０ｓｃｃｍ／１５０ｓｃｃｍ／１０００ｓｃｃｍとして形成した保護膜である。
　ＳｉＮ（Ｂ）は、プラズマＣＶＤ法の成膜条件を、プラズマの励起周波数を１３．５６ＭＨｚ、投入電力である高周波出力を５０Ｗ、ソースガスをＳｉＨ４、Ｎ２、及びＨｅの混合ガスとして、ガス流量をＳｉＨ４／Ｎ２／Ｈｅ＝２．９ｓｃｃｍ／１５０ｓｃｃｍ／１０００ｓｃｃｍとして形成した保護膜である。
　ＳｉＮ（Ｃ）は、プラズマＣＶＤ法の成膜条件を、プラズマの励起周波数を１３．５６ＭＨｚ、投入電力である高周波出力を１００Ｗ、ソースガスをＳｉＨ４、Ｎ２、及びＨｅの混合ガスとして、ガス流量をＳｉＨ４／Ｎ２／Ｈｅ＝２．９ｓｃｃｍ／１５０ｓｃｃｍ／１０００ｓｃｃｍとして形成した保護膜である。
　ＳｉＮ（Ｄ）は、プラズマＣＶＤ法の成膜条件を、プラズマの励起周波数を１３．５６ＭＨｚ、投入電力である高周波出力を２００Ｗ、ソースガスをＳｉＨ４、Ｎ２、及びＨｅの混合ガスとして、ガス流量をＳｉＨ４／Ｎ２／Ｈｅ＝３．０ｓｃｃｍ／１５０ｓｃｃｍ／１０００ｓｃｃｍとして形成した保護膜である。
　例えば、ＳｉＮ（Ａ）～（Ｄ）の成膜条件のうちから、保護膜８が保護膜９よりも高いシート抵抗となるように、適宜に２つの成膜条件を選択し、保護膜８，９を形成すれば良い。
　以上のようにして、ＡｌＧａＮ／ＧａＮ・ＦＥＴを形成する。
　以下、本実施形態による化合半導体装置の機能を、保護膜が単層である比較例との比較に基づいて説明する。
　図２Ａ及び図２Ｂは、化合半導体装置の機能を説明する概略断面図であり、図２Ａが比較例を、図２Ｂが本実施形態をそれぞれ示す。図２Ａの比較例では、図１Ａ～図１Ｅの各工程を経た後、例えば表１の標準条件（ＳｉＮ（Ｃ）を成膜する条件）で膜厚１００ｎｍ程度に保護膜１０が形成される。
　化合半導体装置では、電子走行層２と電子供給層３との界面に２次元電子ガスが存在する。当該界面のうち、Ｄ－Ｇ間の界面領域に着目する。
　図２Ａの比較例では、Ｄ－Ｇ間の界面領域１３では、２次元電子ガス濃度（シートキャリア濃度）はほぼ一定である。従って、保護膜１０の直下（電子供給層３の保護膜１０との接触部分）におけるシート抵抗はほぼ一定である。この構成により、ドレイン電極６からゲート電極７へ向かってＤ－Ｇ間に発生する電界は、図２Ａの矢印で示すように、ゲート電極７のドレイン電極６側の底部端の近傍に集中する。この電界集中に起因して、ゲートリーク電流が増加する。
　これに対して、図２Ｂの本実施形態では、Ｄ－Ｇ間では、保護膜９の下方に相当する部分である第１の界面領域１１の２次元電子ガス濃度よりも、保護膜８の下方に相当する部分である第２の界面領域１２の２次元電子ガス濃度の方が低くなる。従って、保護膜８の直下（電子供給層３の保護膜８との接触部分）におけるシート抵抗Ｒ２は、保護膜９の直下（電子供給層３の保護膜９との接触部分）におけるシート抵抗Ｒ１よりも高い。
　Ｒ２＞Ｒ１
　このシート抵抗の変化は、保護膜９の堆積時においてＳｉＮ膜の堆積中にＳｉがＳｉＮ膜の下方へ取り込まれ、電子供給層３の表面のポテンシャルが変化するために生じるものと考えられる。図２Ｂの構成により、ドレイン電極６からゲート電極７へ向かってＤ－Ｇ間に発生する電界は、図２Ｂの矢印で示すように、Ｄ－Ｇ間領域内で言わば分散する。
　このように本実施形態では、ゲート電極７のドレイン電極６側の底部端における電界集中が緩和され、ゲートリーク電流が大幅に減少し、ゲート耐圧が改善される。
　以上説明したように、本実施形態によれば、比較的簡易な構成でゲートリークを大幅に低減し、高電圧動作、高耐圧及び高出力を達成する信頼性の高いＡｌＧａＮ／ＧａＮ・ＦＥＴが実現する。
　（変形例）
　ここで、第１の実施形態の諸変形例について説明する。
　図３Ａ～図３Ｃは、第１の実施形態の諸変形例において、第１の実施形態の図１Ｆに相当するＡｌＧａＮ／ＧａＮ・ＦＥＴの様子のみを示す概略断面図である。図３Ａが変形例１、図３Ｂが変形例２、図３Ｃが変形例３にそれぞれ対応している。
（１）変形例１
　本例では、図３Ａに示すように、電子供給層３上のソース電極５とドレイン電極６との間（Ｓ－Ｇ間）の領域において、ゲート電極７がソース電極５側に偏倚するように形成されている。換言すれば、Ｓ－Ｇ間の距離が、Ｄ－Ｇ間の距離よりも短くなる位置に、ゲート電極７が形成されている。
　ゲート電極７を上記のような偏倚位置に形成するには、第１の実施形態における図１Ｃの工程において、ソース電極５及びドレイン電極６を形成した後に、ゲート電極７を所望の偏倚位置に形成すれば良い。
　本例によれば、上記した第１の実施形態における諸効果に加えて、Ｄ－Ｇ間の距離が長くなるため、ゲート電極７のドレイン電極６側の底部端における電界集中が更に緩和され、ゲートリークの発生をより確実に抑えることができる。
（２）変形例２
　本例では、図３Ｂに示すように、保護膜９下の保護膜８が、ゲート電極７の上面の所定部位からドレイン電極６側へ向かってゲート電極７を覆い、電子供給層３上でゲート電極７の近傍まで延在するように形成されている。電子供給層３上でソース電極５側におけるゲート電極７の近傍には、保護膜８は存在しない。
　ドレイン電極６とゲート電極７との間における電界集中を緩和するには、保護膜８が、電子供給層３上でドレイン電極６側におけるゲート電極７の近傍に存在すれば十分であって、電子供給層３上でソース電極５側におけるゲート電極７の近傍には、保護膜８は特に要しない。
　保護膜８を本例のように形成するには、第１の実施形態における図１Ｅの工程において、ゲート電極７を覆うように全面形成された保護膜８を、以下のようにリソグラフィー及び例えばフッ素系ガスを用いたドライエッチングにより加工する。即ち、ゲート電極７の上面の所定部位からドレイン電極６側へ向かってゲート電極７を覆い、電子供給層３上でゲート電極７の近傍まで延在するように保護膜８を残す。
　本例によれば、上記した第１の実施形態における諸効果に加えて、保護膜８をできるだけ必要な箇所にのみ形成し、構成の簡略化が図られる。
（３）変形例３
　本例では、図３Ｃに示すように、変形例１，２を共に採用したＡｌＧａＮ／ＧａＮ・ＦＥＴを開示する。即ち、ゲート電極７がドレイン電極６側よりもソース電極５側に偏倚するように形成されると共に、保護膜８が、ゲート電極７の上面の所定部位からドレイン電極６側へ向かってゲート電極７を覆い、電子供給層３上でゲート電極７の近傍まで延在するように形成される。
　本例によれば、上記した第１の実施形態における諸効果に加えて、上記した変形例１，２に特有の効果を共に奏する。
　（第２の実施形態）
　本実施形態では、化合物半導体装置であるＡｌＧａＮ／ＧａＮ・ＦＥＴの構成について、その製造方法と共に説明する。第１の実施形態とは、保護膜８の形成工程が異なる点で相違する。
　図４Ａ～図４Ｇは、第２の実施形態による化合物半導体装置の製造方法の主要工程を順に示す概略断面図である。
　先ず、第１の実施形態と同様に、図１Ａ及び図１Ｂと同様の各工程を経る。
　続いて、図４Ａに示すように、図１Ｃと同様に、ソース電極５及びドレイン電極６を形成した後、図４Ｂに示すように、図１Ｄで形成される保護膜８と同様の成膜条件により、全面に保護膜８を形成する。
　続いて、図４Ｃに示すように、保護膜８を加工する。
　詳細には、リソグラフィー及び例えばフッ素系ガスを用いたドライエッチングにより保護膜８を加工し、ゲート電極の形成予定部位に、当該部位から少なくともドレイン電極６側に若干張り出すように保護膜８を残す。ここで、ドレイン電極６側にのみ張り出す形状に保護膜８を残すようにしても良い。
　続いて、図４Ｄに示すように、図１Ｆで形成される保護膜９と同様の成膜条件により、保護膜８を覆うように全面に保護膜９を形成する。
　続いて、図４Ｅに示すように、保護膜８，９に開口２３を形成する。
　詳細には、リソグラフィー及び例えばフッ素系ガスを用いたドライエッチングにより保護膜９及び保護膜８を加工し、電子供給層３の表面のゲート電極の形成予定部位を露出させる開口２３を形成する。この開口２３を形成するドライエッチングにより、保護膜８は、開口２３の内壁から一端面が露出し、少なくともドレイン電極６側に若干延在するように電子供給層３上に残る。図４Ｃの工程でドレイン電極６側にのみ張り出す形状に保護膜８を残した場合には、図４Ｅの工程で保護膜８はドレイン電極６側にのみ残ることになる。
　続いて、図４Ｆに示すように、レジストパターン２１を形成した後、ゲート材料２２を堆積する。レジストパターン２１は、２層レジストで形成しても良い。
　詳細には、先ず、開口２３を埋め込むように全面にレジストを塗布し、リソグラフィーによりレジストを露光してレジストを加工する。具体的には、レジストのゲート電極の形成予定部位に相当する部分に、当該部位よりも少なくともドレイン電極６側に若干大きいサイズの開口２１ａを形成し、レジストパターン２１とする。
　次に、例えば蒸着法によりゲート材料２２、例えばＮｉ／Ａｕを開口２１ａ，２３を埋め込むようにレジストパターン２１上に積層する。
　続いて、図４Ｇに示すように、ゲート電極１４を形成する。
　詳細には、加温した有機溶媒等を用いてレジストパターン２１をその上のゲート材料２２と共に除去する。以上により、電子供給層３上で底部端が保護膜８の一端面と接触し、上部分が端部で保護膜９に乗り上げる所謂オーバーハング形状とされた、Ｎｉ／Ａｕからなるゲート電極１４が形成される。
　本実施形態によるＡｌＧａＮ／ＧａＮ・ＦＥＴでは、第１の実施形態と同様に、Ｄ－Ｇ間において、保護膜９の下方に相当する部分である第１の界面領域１１の２次元電子ガス濃度よりも、保護膜８の下方に相当する部分である第２の界面領域１２の２次元電子ガス濃度の方が低くなる。従って、保護膜８の直下（電子供給層３の保護膜８との接触部分）におけるシート抵抗は、保護膜９の直下（電子供給層３の保護膜９との接触部分）におけるシート抵抗よりも高い。
　本実施形態では、ゲート電極１４のドレイン電極６側の底部端における電界集中が緩和され、ゲートリーク電流が大幅に減少し、ゲート耐圧が改善される。
　更に本実施形態では、ゲート電極１４が、その上部分が端部で保護膜９に乗り上げる形状とされている。ゲート電極１４のドレイン電極６側には、言わば底部端が２箇所存在するため、ドレイン電極６からゲート電極７へ向かってＤ－Ｇ間に発生する電界は、２箇所の底部端に言わば分散する。従って、ゲート電極１４の形状に起因して、ゲート電極１４のドレイン電極６側の底部端における電界集中が更に緩和されることになる。
　なお、本実施形態においても、第１の実施形態の変形例１と同様に、ゲート電極１４をドレイン電極６側よりもソース電極５側に偏倚するように形成しても良い。
　以上説明したように、本実施形態によれば、比較的簡易な構成でゲートリークを大幅に低減し、高電圧動作、高耐圧及び高出力を達成する信頼性の高いＡｌＧａＮ／ＧａＮ・ＦＥＴが実現する。
　（第３の実施形態）
　本実施形態では、化合物半導体装置であるＡｌＧａＮ／ＧａＮ・ＦＥＴの構成について、その製造方法と共に説明する。第１の実施形態とは、保護膜８の代わりに電子供給層３に空乏領域が形成される点で相違する。
　図５Ａ及び図５Ｂは、第３の実施形態による化合物半導体装置の製造方法の主要工程を順に示す概略断面図である。
　先ず、第１の実施形態と同様に、図１Ａ及び図１Ｂの各工程を経る。
　続いて、図１Ｃと同様に、ソース電極５及びドレイン電極６を形成した後、図５Ａに示すように、電子供給層３のゲート電極の形成予定部位の両側に電子線を照射する。ここで、ゲート電極の形成予定部位のドレイン電極６側のみに電子線を照射するようにしても良い。電子線照射条件としては、例えば２０ｋｅＶ、１０００μＣ／ｃｍ２とする。この電子線照射により、ゲート電極の形成予定部位の両側における電子供給層３の表層はダメージを受けてＡｌＧａＮの結晶構造が変質し、空乏領域３１が形成される。
　なお、電子線を照射する代わりに、電子供給層３のゲート電極の形成予定部位の両側又はドレイン電極６側のみに、所定の元素、例えばＡｒをイオン注入し、空乏領域を形成するようにしても良い。
　しかる後、図５Ｂに示すように、第１の実施形態の図１Ｃと同様の条件により、空乏領域３１と底部端で接触（又は近接）するようにゲート電極７を形成し、図１Ｆと同様に保護膜９を形成して（保護膜８は形成しない）、ＡｌＧａＮ／ＧａＮ・ＦＥＴを形成する。
　本実施形態によるＡｌＧａＮ／ＧａＮ・ＦＥＴでは、Ｄ－Ｇ間において、空乏領域３１の形成されていない保護膜９の下方に相当する部分である第１の界面領域１１の２次元電子ガス濃度よりも、空乏領域３１の下方に相当する部分である第２の界面領域１２の２次元電子ガス濃度の方が低くなる。従って、空乏領域３１におけるシート抵抗は、保護膜９の直下（電子供給層３の保護膜９との接触部分）におけるシート抵抗よりも高い。
　本実施形態では、ゲート電極７のドレイン電極６側の底部端における電界集中が緩和され、ゲートリーク電流が大幅に減少し、ゲート耐圧が改善される。
　以上説明したように、本実施形態によれば、比較的簡易な構成でゲートリークを大幅に低減し、高電圧動作、高耐圧及び高出力を達成する信頼性の高いＡｌＧａＮ／ＧａＮ・ＦＥＴが実現する。
　（第４の実施形態）
　本実施形態では、電子供給層上にｎ型のＧａＮ（ｎ－Ｇａｎ）層を有するｎ－Ｇａｎ・ＦＥＴの構成について、その製造方法と共に説明する。
　図６Ａ～図６Ｄは、第４の実施形態による化合物半導体装置の製造方法の主要工程を順に示す概略断面図である。
　先ず、図６Ａに示すように、第１の実施形態の図１Ａと同様の条件でＳｉＣ基板１上に電子走行層２及び電子供給層３を形成した後、キャップ層４１を形成する。
　詳細には、電子供給層３上に、例えばＭＯＶＰＥ法により、ｎ－Ｇａｎ（例えばＳｉがドーピングされており、ドーピング濃度は例えば２×１０１８／ｃｍ３程度）を膜厚１０ｎｍ以下、例えば５ｎｍ程度に堆積し、キャップ層４１を形成する。キャップ層４１を形成することにより、表面トラップを更に低減することができる。
　続いて、図６Ｂに示すように、ソース電極及びドレイン電極の形成予定部位に開口４２を形成する。
　詳細には、リソグラフィー及び塩素系ガス等を用いたドライエッチングにより、キャップ層４１上のソース電極及びドレイン電極の形成予定部位に、キャップ層４１下の電子供給層３の一部を掘り込む深さの開口４２を形成する。
　続いて、図６Ｃに示すように、ソース電極４３及びドレイン電極４４を形成する。
　詳細には、全面にレジストを塗布し、リソグラフィーにより、活性領域のソース電極５及びドレイン電極６の形成予定部位である開口４２を露出させる開口を有するレジストパターン（不図示）を形成する。そして、例えば蒸着法により電極材料、例えばＴｉ／Ａｌを開口を埋め込むようにレジストパターン上に積層する。その後、加温した有機溶媒等を用いてレジストパターンをその上のＴｉ／Ａｌと共に除去する。その後、例えば５５０℃程度の温度によりＳｉＣ基板１にアニール処理を施す。以上により、開口４２をＴｉ／Ａｌで充填して上部がキャップ層４１の表面から突出する、一対のオーミック電極であるソース電極４３及びドレイン電極４４が形成される。
　しかる後、図６Ｄに示すように、第１の実施形態の図１Ｃと同様の条件によりキャップ層４１上にゲート電極７を形成し、図１Ｄ～図１Ｆと同様に保護膜８，９を形成して、ＡｌＧａＮ／ＧａＮ・ＦＥＴを形成する。
　本実施形態によるＡｌＧａＮ／ＧａＮ・ＦＥＴでは、第１の実施形態と同様に、Ｄ－Ｇ間において、保護膜９の下方に相当する部分である第１の界面領域１１の２次元電子ガス濃度よりも、保護膜８の下方に相当する部分である第２の界面領域１２の２次元電子ガス濃度の方が低くなる。従って、保護膜８の直下（電子供給層３の保護膜８との接触部分）におけるシート抵抗は、保護膜９の直下（電子供給層３の保護膜９との接触部分）におけるシート抵抗よりも高い。
　なお、本実施形態においても、第１の実施形態の変形例１と同様に、ゲート電極７をドレイン電極６側よりもソース電極５側に偏倚するように形成しても良い。
　また、第１の実施形態の変形例２と同様に、保護膜８を、ゲート電極７の上面の所定部位からドレイン電極６側へ向かってゲート電極７を覆い、電子供給層３上でゲート電極７の近傍まで延在するように形成しても良い。
　また、第１の実施形態の変形例３と同様に、ゲート電極７を、ドレイン電極６側よりもソース電極５側に偏倚するように形成すると共に、保護膜８を、ゲート電極７の上面の所定部位からドレイン電極６側へ向かってゲート電極７を覆い、電子供給層３上でゲート電極７の近傍まで延在するように形成しても良い。
　また、第２の実施形態と同様に、保護膜８がキャップ層４１上のみに存在し、ゲート電極７の底部端と接触するように、保護膜８を形成しても良い。
　また、第３の実施形態と同様に、保護膜８を形成する代わりに、キャップ層４１のゲート電極の形成予定部位の両側（又はドレイン電極６側のみ）に電子線を照射（又は元素をイオン注入）し、空乏領域を形成しても良い。
　以上説明したように、本実施形態によれば、比較的簡易な構成でゲートリークを大幅に低減し、高電圧動作、高耐圧及び高出力を達成する信頼性の高いＡｌＧａＮ／ＧａＮ・ＦＥＴが実現する。
　なお、上記した第１、第２及び第４の実施形態及び変形例では、保護膜８，９としてＳｉＮ膜を例示したが、例えば他の絶縁膜、例えばＳｉＯ２，Ａｌ２Ｏ３等を保護膜として使用しても良い。この場合、保護膜８，９を同一材料で形成するのみならず、両者を相異なる材料で形成することも考えられる。
　本件によれば、比較的簡易な構成でゲートリークを大幅に低減し、高電圧動作、高耐圧及び高出力を達成する信頼性の高い化合物半導体装置が実現する。

Claims (20)

  1. 　基板と、
    　前記基板上方に形成された電子走行層と、
    　前記電子走行層上方に形成された電子供給層と、
    　前記電子供給層上方に形成された、ソース電極、ドレイン電極、及び前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と
    　を含み、
    　前記電子走行層と前記電子供給層との間には、前記ゲート電極と前記ドレイン電極との間において、第１の領域と、前記第１の領域よりも２次元電子ガス濃度の低い第２の領域とが形成されており、
    　前記第１の領域は前記ドレイン電極に偏倚する位置に、前記第２の領域は前記ゲート電極に偏倚する位置にそれぞれ形成されていることを特徴とする化合物半導体装置。
  2. 　前記ゲート電極と前記ドレイン電極との間において、前記第１の領域の上方に相当する部分に第１の絶縁膜が、前記第２の領域の上方に相当する部分に第２の絶縁膜がそれぞれ形成されていることを特徴とする請求項１に記載の化合物半導体装置。
  3. 　前記第２の絶縁膜は、前記第２の領域の上方に相当する部分のみに形成されていることを特徴とする請求項２に記載の化合物半導体装置。
  4. 　前記第２の絶縁膜は、前記第２の領域の上方に相当する部分から前記ゲート電極上の少なくとも一部にかけて形成されていることを特徴とする請求項２に記載の化合物半導体装置。
  5. 　前記第２の絶縁膜は、前記第１の絶縁膜よりも水素濃度が高いことを特徴とする請求項２に記載の化合物半導体装置。
  6. 　前記第２の絶縁膜は、ダメージの導入により材質が変質していることを特徴とする請求項２に記載の化合物半導体装置。
  7. 　前記電子供給層の前記ゲート電極と前記ドレイン電極との間における表層に、前記第２の領域の上方に相当する部分に結晶状態の変質による空乏領域が形成されていることを特徴とする請求項１に記載の化合物半導体装置。
  8. 　前記電子供給層上の前記ソース電極と前記ドレイン電極との間にｎ型ＧａＮ層が形成されていることを特徴とする請求項１に記載の化合物半導体装置。
  9. 　前記ｎ型ＧａＮ層の前記ゲート電極と前記ドレイン電極との間における表層に、前記第２の領域の上方に相当する部分に結晶状態の変質による空乏領域が形成されていることを特徴とする請求項８に記載の化合物半導体装置。
  10. 　前記ゲート電極は、前記ドレイン電極よりも前記ソース電極に偏倚した位置に形成されていることを特徴とする請求項１に記載の化合物半導体装置。
  11. 　前記電子走行層及び前記電子供給層がそれぞれ窒化物半導体からなることを特徴とする請求項１に記載の化合物半導体装置。
  12. 　基板と、
    　前記基板上方に形成された電子走行層と、
    　前記電子走行層上方に形成された電子供給層と、
    　前記電子供給層上方に形成された、ソース電極、ドレイン電極、及び前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と
    　を含む化合物半導体装置の製造方法であって、
    　前記ゲート電極と前記ドレイン電極との間に、前記ゲート電極よりも前記ドレイン電極に近い位置に第１の絶縁膜を、前記ドレイン電極よりも前記ゲート電極に近い位置に第２の絶縁膜をそれぞれ形成し、
    　前記電子走行層と前記電子供給層との間において、前記第２の絶縁膜の下方に相当する部分の２次元電子ガス濃度を、前記第１の絶縁膜の下方に相当する部分の２次元電子ガス濃度よりも低くすることを特徴とする化合物半導体装置の製造方法。
  13. 　前記第２の絶縁膜を、前記第１の絶縁膜よりも高い水素濃度に形成することを特徴とする請求項１２に記載の化合物半導体装置の製造方法。
  14. 　前記第２の絶縁膜を、前記第１の絶縁膜よりも高い投入電力により形成することを特徴とする請求項１２に記載の化合物半導体装置の製造方法。
  15. 　前記電子供給層上の前記ソース電極と前記ドレイン電極との間にｎ型ＧａＮ層が形成されていることを特徴とする請求項１２に記載の化合物半導体装置の製造方法。
  16. 　前記ゲート電極を、前記ドレイン電極よりも前記ソース電極に偏倚した位置に形成することを特徴とする請求項１２に記載の化合物半導体装置の製造方法。
  17. 　前記電子走行層及び前記電子供給層がそれぞれ窒化物半導体からなることを特徴とする請求項１２に記載の化合物半導体装置の製造方法。
  18. 　基板と、
    　前記基板上方に形成された電子走行層と、
    　前記電子走行層上方に形成された電子供給層と、
    　前記電子供給層上方に形成された、ソース電極、ドレイン電極、及び前記ソース電極と前記ドレイン電極との間に形成されたゲート電極と
    　を含む化合物半導体装置の製造方法であって、
    　前記電子供給層の表層に結晶状態を変質させた空乏領域を形成する工程と、
    　前記空乏領域が前記ドレイン電極よりも前記ゲート電極に偏倚する部位に位置するように、前記ゲート電極を形成する工程と
    　を含むことを特徴とする化合物半導体装置の製造方法。
  19. 　電子線照射法又はイオン注入法により、前記空乏領域を形成することを特徴とする請求項１８に記載の化合物半導体装置の製造方法。
  20. 　前記電子走行層及び前記電子供給層がそれぞれ窒化物半導体からなることを特徴とする請求項１８に記載の化合物半導体装置の製造方法。
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