WO2010113746A1 - 可変容量モジュールおよび整合回路モジュール - Google Patents

可変容量モジュールおよび整合回路モジュール Download PDF

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WO2010113746A1
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capacitance
variable
fixed
variable capacitance
capacitance element
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永井智浩
利根川謙
原田哲郎
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株式会社村田製作所
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P1/00—Auxiliary devices
    • H01P1/20—Frequency-selective devices, e.g. filters
    • H01P1/201—Filters for transverse electromagnetic waves
    • H01P1/203—Strip line filters
    • H—ELECTRICITY
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    • H01P1/201—Filters for transverse electromagnetic waves
    • H01P1/203—Strip line filters
    • H01P1/2039—Galvanic coupling between Input/Output
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/38—Impedance-matching networks

Definitions

  • the present invention relates to a variable capacitance module that realizes a capacitance value having a predetermined width and a matching circuit module including the variable capacitance module.
  • high-frequency modules that transmit and receive a plurality of communication signals using different frequency bands with a single antenna.
  • communication signals cannot be transmitted / received with low loss unless matching is performed between the antenna and the transmission / reception circuit.
  • the capacity value used for matching is theoretically fixed. However, for example, it can be easily moved like a mobile phone, or its posture easily changes. If it is, a fixed capacitance cannot provide sufficient matching.
  • a MEMS (Micro Electro Mechanical System) element is used as a capacitive element, and a ground electrode and a movable electrode whose electrode surfaces face each other are formed.
  • the desired variable capacitance value required for matching is realized by appropriately setting a minute interval between the two.
  • an object of the present invention is to realize a variable capacity module that can realize various required variable capacity ranges reliably and inexpensively. Furthermore, by using the variable capacitance module, it is to realize a matching circuit module that can be reliably matched in various required impedance matching ranges at low cost.
  • the variable capacitance module of the present invention includes a variable capacitance element, a first fixed capacitance element, and a second fixed capacitance element.
  • the variable capacitance element has a predetermined variable capacitance width.
  • the first fixed capacitance element is connected in series to the variable capacitance element, and is mounted on a multilayer substrate on which the variable capacitance element is mounted, or is formed by an inner layer flat plate electrode of the multilayer substrate.
  • the second fixed capacitance element is connected in parallel to a series circuit of the variable capacitance element and the first fixed capacitance element, and is mounted on a multilayer substrate on which the variable capacitance element is mounted or is formed by an inner plate electrode of the multilayer substrate.
  • variable capacitance element is formed of a MEMS element.
  • a variable capacitance circuit is formed by the variable capacitance element, the first fixed capacitance element, and the second fixed capacitance element.
  • the capacitance of the variable capacitance element is Cv
  • the capacitance of the first fixed capacitance element is C1
  • the capacitance of the second fixed capacitance element is C2
  • the combined capacitance Cm as a variable capacitance circuit is given by Become.
  • the combined capacitance Cm of the variable capacitance module varies depending on the combination of the first fixed capacitance element and the second fixed capacitance element as compared with the case where only the capacitance Cv of the variable capacitance element is used. Since only the variable capacitance element is a MEMS element, the first fixed capacitance element and the second fixed capacitance element are realized by a general chip component that does not use the MEMS element or an inner layer flat electrode formed on a laminated substrate. The entire structure is less expensive than a plurality of MEMS elements, and no parasitic capacitance is generated.
  • variable capacitance element of the variable capacitance module of the present invention has a fixed variable capacitance width.
  • the second fixed capacitance element is set to a capacitance value serving as a reference for a variable capacitance range desired as a module.
  • the first fixed capacitance element is set to a capacitance value that determines a variable capacitance pitch desired as a module.
  • variable capacitance range and the variable pitch desired for the module can be easily set by appropriately setting the capacitances of the first fixed capacitance element and the second fixed capacitance element. Can be realized.
  • first fixed capacitor element and the second fixed capacitor element of the variable capacitor module according to the present invention are both formed by the inner plate electrodes, and are common to both the first fixed capacitor element and the second fixed capacitor element. It is formed using an inner layer flat electrode.
  • first fixed capacitor element and the second fixed capacitor element of the variable capacitor module of the present invention are formed in the lower layer of the region where the variable capacitor element is mounted on the multilayer substrate.
  • the elements constituting the variable capacity module are arranged in the stacking direction of the multilayer substrate, and are concentrated and arranged in a state in which the multilayer substrate is viewed in plan view, so that the size can be reduced.
  • the connection electrode pattern for connecting the elements constituting these variable capacitance modules can be shortened, it is possible to prevent the deterioration of characteristics and to easily form the connection electrode pattern. As a result, it is possible to realize a small variable capacitance module having excellent characteristics capable of realizing various variable capacitance ranges as described above.
  • the matching circuit module of the present invention includes the variable capacitance module described above and an inductor formed or mounted on the multilayer substrate. Then, the LC circuit network is configured by connecting the variable capacitance module and the inductor by an electrode pattern formed on the multilayer substrate.
  • the matching circuit module can be formed simply by forming the inductor on the multilayer substrate on which the variable capacitance module as described above is formed, and connecting the variable capacitance module and the inductor to a predetermined circuit pattern.
  • the impedance matching range of the matching circuit module can also be set variously. Thereby, a small matching circuit module capable of setting various impedance matching ranges can be realized.
  • the matching circuit module of the present invention includes an open stub connected to an LC circuit network formed by stub electrodes formed on the multilayer substrate.
  • the impedance matching range that can be matched by the LC network can be greatly changed to a different impedance matching range by the open stub.
  • the shift amount can be set by adjusting the line length of the open stub
  • various impedance matching ranges can be set.
  • the open stub is formed by the stub electrode formed on the multilayer substrate, the matching circuit module is not significantly increased in size. That is, it is possible to realize a matching circuit module that can appropriately perform impedance matching within a wider impedance matching range while suppressing an increase in the occupied area.
  • the matching circuit module of the present invention uses a plurality of open stubs having different electrode lengths for the stub electrodes as open stubs.
  • the matching circuit module of the present invention includes a switch element between the LC network and the open stub.
  • the impedance matching range of the LC network alone is set, and if the open stub is connected to the LC network by the switch element, the impedance matching of the LC network alone is set.
  • the range can be greatly changed to different impedance matching ranges by open stubs. As a result, two impedance matching ranges are set by the on / off control of the switch element, and matching in a wider impedance matching range becomes possible.
  • the electrode length of the stub electrode is set so that the impedance matching ranges switched by the open stub do not overlap.
  • the inductor of the matching circuit module of the present invention is formed by an inductor electrode formed on the multilayer substrate, and the inductor electrode and the stub electrode are formed so as not to overlap each other when the multilayer substrate is viewed in plan view.
  • the stub electrode and the inner layer flat plate electrode forming the first fixed capacitor element and the second fixed capacitor element are formed so as not to overlap with each other in plan view.
  • the inner-layer flat plate electrodes forming the first fixed capacitor element and the second fixed capacitor element do not face the stub electrode, the first fixed capacitor element, the second fixed capacitor element, and the open stub are high-frequency. It is easy to design a circuit that achieves a desired impedance matching range with little coupling.
  • variable capacity module capable of setting various required variable capacity ranges. Furthermore, by using such a variable capacitance module, a matching circuit module capable of setting various required impedance matching ranges can be realized reliably, inexpensively and compactly.
  • FIG. 1 is an equivalent circuit diagram of a matching circuit module 1 according to an embodiment of the present invention. It is a lamination figure of matching circuit module 1 concerning the embodiment of the present invention.
  • Various combinations of a variable capacitance element Cv, a series fixed capacitance element Cse connected in series to the variable capacitance element Cv, and a parallel fixed capacitance element Csh parallel to a series circuit of the variable capacitance element Cv and the series fixed capacitance element Cse It is a figure which shows the characteristic of synthetic
  • DELTA step size
  • a matching circuit module according to an embodiment of the present invention will be described with reference to the drawings.
  • FIG. 1 is an equivalent circuit diagram of the matching circuit module 1 of the present embodiment.
  • the matching circuit module 1 of the present embodiment includes a first input / output port P1 and a second input / output port P2, and is provided between the first input / output port P1 and the second input / output port P2.
  • the circuit configuration is such that the LC network 10 is inserted.
  • One end of the switch element SW is connected to the end of the LC circuit network 10 on the first input / output port P1 side, and an open stub Stub is connected to the other end of the switch SW.
  • the LC network 10 includes an inductor L1 and an inductor L2 connected in series between the first input / output port P1 and the second input / output port P2. At this time, the first input / output port P1 side is the inductor L1, and the second input / output port P2 side is the inductor L2.
  • a variable capacitance element Cv1 is connected between the end of the inductor L1 on the first input / output port P1 side and the ground.
  • a variable capacitance element Cv2 is connected between the connection point of the inductor L1 and the inductor L2 and the ground.
  • the variable capacitance circuit 11 constituting the “variable capacitance module” of the present invention is connected between the end of the inductor L2 on the second input / output port P2 side and the ground.
  • the variable capacitance circuit 11 includes a fixed capacitance element Ce2 (corresponding to the second fixed capacitance element of the present invention) and a series circuit of the fixed capacitance element Ce1 (corresponding to the first fixed capacitance element of the present invention) and the variable capacitance element Cv3. .) Are connected in parallel.
  • variable capacitance circuit 12 is connected in parallel to the series circuit of the inductors L1 and L2.
  • the variable capacitance circuit 12 includes a fixed capacitance element Ce4 (corresponding to the second fixed capacitance element of the present invention) and a series circuit of the fixed capacitance element Ce3 (corresponding to the first fixed capacitance element of the present invention) and the variable capacitance element Cv4. .) Are connected in parallel.
  • FIG. 2 is a stack diagram of the matching circuit module 1 of the present embodiment.
  • the lowermost layer is the first layer
  • the uppermost layer is the 17th layer
  • the matching circuit module 1 is composed of a laminated substrate having 17 layers as shown in FIG. On the back surface of the first layer of the multilayer substrate 1, that is, the mounting surface of the matching circuit module 1 itself, lands for mounting the matching circuit module 1 itself are formed. Lands corresponding to the first input / output port P1 and the second input / output port P2 are also formed on the back surface of the first layer.
  • a ground electrode GND is formed on substantially the entire surface that does not overlap with the lands that become the first input / output port P1 and the second input / output port P2 when viewed from the stacking direction.
  • the ground electrode GND is also used as one electrode Ce1b constituting the counter electrode of the fixed capacitor element Ce1 and one electrode Ce2b constituting the counter electrode of the fixed capacitor element Ce2.
  • the other electrode Ce1a constituting the counter electrode of the fixed capacitor element Ce1 and the other electrode Ce2a constituting the counter electrode of the fixed capacitor element Ce2 are formed in a flat electrode pattern having a predetermined shape. .
  • a ground electrode GND is formed in substantially the same shape as the surface of the first layer.
  • the ground electrode GND is also used as one electrode Ce1b constituting the counter electrode of the fixed capacitor element Ce1 and one electrode Ce2b constituting the counter electrode of the fixed capacitor element Ce2.
  • the fixed capacitance elements Ce1 and Ce2 are formed by using the first to third layers.
  • the sixth to eighth layers are divided into two regions as viewed from the stacking direction by via holes connected to the ground electrode, and line electrode patterns constituting the inductors L1 and L2 are formed in the first region A101. .
  • a line electrode pattern constituting an open stub Stub is formed in the second region A102. That is, the line electrode patterns of the inductors L1 and L2 and the line electrode pattern of the open stub Stub are formed so as not to overlap each other when viewed from the stacking direction.
  • the isolation characteristics can be further improved by separating the via holes connected to the ground electrode.
  • the line electrode pattern of the inductor L1 and the line electrode pattern of the inductor L2 are formed so as not to overlap each other when viewed from the stacking direction.
  • the line electrode pattern of the open stub Stub is formed wider than the line electrode pattern of the inductors L1 and L2.
  • one electrode Ce4a of the counter electrode of the fixed capacitance element Ce4 is provided in the first region A101 of the twelfth layer. Is formed of a flat electrode pattern having a predetermined shape. At this time, the one electrode Ce4a of the fixed capacitor element Ce4 is formed so as to be disposed in the third region A103 which is the same as the mounting region of the MEMS element in the seventeenth layer which is the uppermost layer when viewed in the stacking direction. .
  • the other electrode Ce4b of the counter electrode of the fixed capacitor Ce4 is formed in a flat plate electrode pattern having a predetermined shape.
  • the other electrode Ce4b of the fixed capacitor element Ce4 also serves as one electrode Ce3b of the counter electrode of the fixed capacitor element Ce3.
  • the other electrode Ce3a of the counter electrode of the fixed capacitor Ce3 is formed in a flat plate electrode pattern having a predetermined shape.
  • land electrodes for mounting the MEMS elements C MEMS provided with the switch elements SW and the variable capacitance elements Cv1 to Cv4 are formed on the surface of the 17th layer, that is, the upper surface of the multilayer substrate constituting the matching circuit module 1.
  • the switch element SW and the MEMS element C MEMS are mounted on the corresponding lands.
  • the inductors L1 and L2, the stub Stub, and the fixed capacitance elements Ce1 to Ce4 are realized by the electrodes inside the multilayer substrate, and the variable capacitance elements Cv1 to Cv4 are formed on the multilayer substrate. This is realized by a single-component MEMS device mounted on the substrate.
  • variable capacitance circuit that is a characteristic functional part of the matching circuit module of the present embodiment will be described.
  • variable capacitance circuits 11 and 12 connect fixed capacitance elements in series to the variable capacitance elements, and connect the fixed capacitance elements in parallel to the series connection circuit, so that these variable capacitance circuits are simply connected to the variable capacitance elements Cv3 and CV. Even if it is composed only of Cv4, various capacitances can be realized.
  • the combined capacitance Ct11 of the variable capacitance circuit 11 can be obtained from the following equation by setting the symbols of the respective capacitive elements to the respective capacitances.
  • the combined capacitance of the variable capacitance circuit 11 is set in this way. Therefore, the maximum capacitance of the combined capacitance of the variable capacitance circuit 11 can be set by appropriately setting the capacitance of the fixed capacitance element Ce2. Further, the capacitance step size ⁇ C of the variable capacitance circuit 11 can be set by appropriately setting the capacitance of the fixed capacitance element Ce1. At this time, a step size different from the capacitance step size ⁇ C of only the variable capacitance element Cv3 can be set without changing the value and the step size of the variable capacitance element Cv3.
  • the combined capacitance Ct12 of the variable capacitance circuit 12 is obtained from the following equation.
  • the combined capacitance of the variable capacitance circuit 12 is set in this way. Therefore, the maximum capacitance of the combined capacitance of the variable capacitance circuit 12 can be set by appropriately setting the capacitance of the fixed capacitance element Ce4. Further, the capacitance step size ⁇ C of the variable capacitance circuit 11 can be set by appropriately setting the capacitance of the fixed capacitance element Ce3. At this time, a step size different from the capacitance step size ⁇ C of only the variable capacitance element Cv4 can be set without changing the value and the step size of the variable capacitance element Cv4.
  • FIGS. 3A to 3F show a variable capacitor Cv, a series fixed capacitor Cse connected in series to the variable capacitor Cv, and the variable capacitor Cv and the series fixed capacitor Cse. It is a figure which shows the characteristic of the synthetic capacitance Ct of the variable capacitance circuit by various combinations with the parallel fixed capacitance element Csh parallel to a series circuit, and the step size (DELTA) C of a capacitance, and a unit is all [pF].
  • the variable capacitance element Cv is set to have a characteristic in which the capacitance is variable in increments of 0.5 pF from 0.5 pF to 5.0 pF.
  • the capacitance of the serial fixed capacitance element Cse is 10 pF
  • the parallel fixed capacitance element Csh is 6.67 pF.
  • the series fixed capacitance element Cse has a capacitance of 20 pF
  • the parallel fixed capacitance element Csh has 6 pF.
  • the capacitance of the series fixed capacitor Cse is 40 pF
  • the parallel fixed capacitor Csh is 5.45 pF.
  • the capacitance of the series fixed capacitor Cse is 100 pF
  • the parallel fixed capacitor Csh is 5.24 pF.
  • the capacitance of the series fixed capacitance element Cse is 40 pF
  • the parallel fixed capacitance element Csh is 15.56 pF.
  • the capacitance of the series fixed capacitor Cse is 1 pF
  • the parallel fixed capacitor Csh is 1.17 pF.
  • the combined capacitance Ct as the variable capacitance circuit changes between 1.50 pF and 2.00 pF as shown in FIG. It can be set to 17 pF to 0.02 pF.
  • a low capacitance range that cannot be realized with the variable capacitance element Cv alone and with the capacitance ranges shown in FIGS. 3A to 3E described above can be realized.
  • variable capacitance element group composed of MEMS elements
  • the number of variable capacitance elements is significantly increased. This increases the size of the MEMS element and significantly increases the cost.
  • variable capacitance circuit that is smaller and less expensive than a variable capacitance circuit (variable capacitance module) formed from a variable capacitance element group including MEMS elements.
  • variable capacitance circuit (variable capacitance module) that can realize a desired capacitance with high accuracy can be formed in a small size.
  • variable capacitance circuit 12 since one of the counter electrodes of the fixed capacitance elements Ce3, Ce4 is shared, there is no need for a connection line for these fixed capacitance elements Ce3, Ce4, and a highly accurate and small variable capacitance can be obtained. Modules can be realized.
  • variable matching circuit module including the variable capacitance circuit (variable capacitance module) having such characteristics
  • the LC network 10 can be set to a desired value. Impedance with which matching characteristics can be obtained can be realized. At this time, by using not only the variable capacitance elements Cv1 to Cv4 but also the variable capacitance circuits 11 and 12 as described above, a wider variety of impedance matching ranges can be realized.
  • variable capacitance circuits 11 and 12 constituting the LC network 10 are realized by the electrodes and the MEMS elements mounted on the laminated substrate that implements the matching circuit module 1 as described above. As compared with the case of forming and connecting individually, the characteristics are improved and the size can be reduced.
  • the open stub Stub is connected to the first input / output port P1 side of the LC network 10 via the switch element SW, so that the impedance matching range by the open stub Stub. Can be greatly changed.
  • FIG. 4 is a diagram showing changes in the impedance matching range depending on whether or not the open stub Stub is connected at a frequency of 1 GHz and the length of the open stub Stub.
  • a range represented by a cross mark on the Smith chart indicates a range where impedance matching is possible.
  • 4A shows a case where an open stub Stub is not connected
  • FIG. 4B shows a case where a 100 mm open stub Stub is connected
  • FIG. 4C shows a case where a 200 mm open stub Stub is connected. Shows when connected.
  • the range in which impedance matching can be performed varies between when the open stub Stub is connected and when the open stub Stub is not connected. Furthermore, the impedance matching range varies depending on the line length of the connected open stub Stub.
  • the open stub Stub by connecting the open stub Stub, an impedance matching range different from that of the LC network 10 can be realized. Furthermore, by appropriately adjusting the electrical length of the open stub Stub to be connected, a different impedance matching range according to the line length can be realized. Thereby, more various impedance matching ranges can be realized.
  • the open stub Stub since the open stub Stub is realized by the line electrode built in the laminated substrate, it can be realized by a simple structure. By forming the open stub Stub in a plurality of layers, the electrical length can be adjusted only by changing the number of layers forming the line electrode pattern, so various electrical lengths can be obtained without changing the size as viewed from the stacking direction. Is feasible. Thereby, the matching circuit module which can implement
  • the impedance shown in FIG. 4B can be realized only by switching the switch element SW. Thereby, a matching circuit module having a wider variety of impedance matching ranges can be realized.
  • the switch element SW since the switch element SW is mounted on the laminated substrate, the size viewed from the lamination direction does not depend on the presence or absence of the switch element SW. Therefore, a matching circuit module having various and wide impedance matching ranges can be realized without increasing the size.
  • a wider impedance matching range can be realized by setting the electrical length so that the impedance matching ranges obtained for the connection and non-connection of the open stub stubs do not overlap each other. .
  • the line electrode pattern constituting the inductors L1 and L2 of the LC network 10 and the line electrode pattern constituting the open stub Stub are not overlapped when viewed from the lamination direction. Since they are formed in different regions as viewed from the stacking direction, it is possible to suppress the coupling between the inductors L1 and L2 and the open stub Stub. As a result, the inductances of the inductors L1, L2 and the open stub Stub can be realized with high accuracy to desired values. As a result, a highly accurate impedance matching characteristic can be obtained as a matching circuit module.
  • the open stub Stub and the fixed capacitor elements Ce3 and Ce4 are formed in different regions viewed from the stacking direction of the stacked substrate so as not to overlap when viewed from the stacking direction. Therefore, the coupling between the fixed capacitor elements Ce3 and Ce4 and the open stub Stub can be suppressed. As a result, a highly accurate impedance matching characteristic can be obtained as a matching circuit module.
  • a matching circuit module that can realize various and wide impedance matching ranges can be formed in a small size and at a low cost.
  • FIG. 5 is a block diagram showing a variation of the open stub Stub.
  • the open stub Stub1 is connected to the first input / output port P1 side of the LC network 10 via the switch element SW, and the second input / output An open stub Stub2 is connected to the port P2 side.
  • the electrical lengths of these open stubs Stub1 and Stub2 may be the same or different, and may be set as appropriate according to a desired impedance matching range. Note that by making the electrical lengths of the open stubs Stub1 and Stub2 different, a wider range of impedance matching can be realized by combining the control of the two switches SW.
  • two open stubs Stub1 and Stub2 having different electrical lengths are switched by the switch element SW on the first input / output port P1 side of the LC network 10.
  • Different impedance matching ranges can be realized for each of these, and a wider range of impedance matching ranges can be realized even with such a configuration, and there are one or two open stub stubs.
  • the number may be three or more, and the configuration shown in Fig. 5A and the configuration shown in Fig. 5B may be combined.
  • variable capacitance elements Cv1 and Cv2 are used alone, and the variable capacitance elements Cv3 and Cv4 are used as variable capacitance circuits 11 and 12 (variable capacitance modules). All the variable capacitance elements may be formed into a variable capacitance circuit. As a result, various capacitances can be realized, and various impedance matching ranges can be realized accordingly.
  • the fixed capacitance elements Ce1 to Ce4 of the variable capacitance circuits 11 and 12 are formed by the inner layer flat plate electrodes of the multilayer substrate.
  • the fixed capacitance elements Ce1 to Ce4 are mounted on the multilayer substrate. It may be realized by discrete components.
  • the LC network 10 described above is an example for realizing a desired impedance matching range.
  • various circuit configurations are realized by combining an inductor, a variable capacitance circuit, and a variable capacitance element. be able to.
  • FIG. 6 is a circuit diagram showing a variation of the LC network.
  • all inductors are represented by L circuit symbols and all variable capacitance elements are represented by Cv circuit symbols.
  • the element values may be appropriately set according to desired characteristics.
  • all the circuit symbols indicating the variable capacitance element Cv in the figure may be the above-described variable capacitance circuit, or a variable capacitance circuit and a single variable capacitance element may be appropriately combined.
  • various desired impedance matching ranges can be set by appropriately combining an inductor, a variable capacitance circuit, and a variable capacitance element.

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Abstract

　必要となる様々な可変容量範囲を、確実且つ安価に実現できる可変容量モジュールを安価且つ小型に実現する。　可変容量回路（１１）は、可変容量素子（Ｃｖ３）、固定容量素子（Ｃｅ１，Ｃｅ２）を備える。可変容量素子（Ｃｖ３）と固定容量素子（Ｃｅ１）とは直列接続され、この直列回路と固定容量素子（Ｃｅ２）とは並列接続される。これにより、可変容量回路の合成キャパシタンスの範囲は、固定容量素子（Ｃｅ２）のキャパシタンスを基準にして、可変容量素子（Ｃｖ３）と固定容量素子（Ｃｅ１）との合成キャパシタンスによるキャパシタンスの刻み幅ΔＣで与えられる。この際、固定容量素子（Ｃｅ１，Ｃｅ２）は、積層基板の内層平板電極により実現され、可変容量素子（Ｃｖ３）は、積層基板の上面に実装されるＭＥＭＳ素子により実現される。

Description

可変容量モジュールおよび整合回路モジュール
　この発明は、所定幅の容量値を実現する可変容量モジュールと該可変容量モジュールを備えた整合回路モジュールに関するものである。
　従来、高周波送受信モジュールとして、それぞれに異なる周波数帯域を利用した複数の通信信号を一つのアンテナで送受信する高周波モジュールが各種存在する。このような高周波モジュールでは、例えばアンテナと送受信回路との間で整合を行わなければ、低損失で通信信号を送受信することができない。ここで、送受信環境が安定していれば、理論的には、整合に利用する容量値は固定となるが、例えば、携帯電話のような容易に移動可能であったり、容易に姿勢が変化するものであったりすると、固定キャパシタンスでは、十分な整合を行うことができない。このため、例えば特許文献１に記載のＲＦＭＥＭＳ素子では、容量素子としてＭＥＭＳ（Micro Electro Mechanical System）素子を用い、互いに電極面同士が対向する接地電極と可動電極とを形成し、接地電極と可動電極との間に微小間隔を適宜設定することで、整合に必要とする所望の可変容量値を実現している。
特開２００３－２５８５０２号公報
　しかしながら、上述のように、現在の高周波モジュールでは、複数の通信信号を一つのアンテナで送受信するため、それぞれの通信信号に対して容量値を可変にしなければならない。このため、必要となる可変容量範囲も変化し、高周波モジュールとして必要となる容量範囲が大きくなる。この際、ＭＥＭＳ素子を複数形成して並列接続する構成が一般的であるが、このように複数のＭＥＭＳ素子を同一基板上に形成することで基板サイズが大きくなる。そして、上述の特許文献１に示すようにＭＥＭＳ素子は半導体製造プロセスで形成するので、このように基板サイズが大きくなることで、大きなコストアップにつながってしまう。また、複数のＭＥＭＳ素子を一つの基板上に形成した場合、寄与成分が生じ、広い周波数帯域で容量を可変にすることが難しいという問題が生じる。
　したがって、本発明の目的は、必要となる様々な可変容量範囲を、確実且つ安価に実現できる可変容量モジュールを実現することにある。さらには、当該可変容量モジュールを用いることで、必要となる様々なインピーダンス整合範囲で確実に整合できる整合回路モジュールを安価に実現することにある。
　この発明の可変容量モジュールは、可変容量素子と第１固定容量素子と第２固定容量素子とからなる。可変容量素子は、所定の可変容量幅を有する。第１固定容量素子は、可変容量素子に直列接続され、可変容量素子が実装される積層基板に実装されるか、もしくは積層基板の内層平板電極により形成される。第２固定容量素子は、可変容量素子と第１固定容量素子との直列回路に並列接続され、可変容量素子が実装される積層基板に実装もしくは積層基板の内層平板電極により形成される。
　より具体的には、特に、この発明の可変容量モジュールは、可変容量素子がＭＥＭＳ素子で形成されている。
　この構成では、可変容量素子と第１固定容量素子と第２固定容量素子とで可変容量回路が形成される。ここで、可変容量素子のキャパシタンスをＣｖ、第１固定容量素子のキャパシタンスをＣ１、第２固定容量素子のキャパシタンスをＣ２とすると、可変容量回路すなわち可変容量モジュールとしての合成キャパシタンスＣｍは、次式となる。
Figure JPOXMLDOC01-appb-M000001
　したがって、可変容量モジュールの合成キャパシタンスＣｍは、第１固定容量素子および第２固定容量素子の組み合わせによって、単に可変容量素子のキャパシタンスＣｖのみを用いた場合よりも多様となる。そして、可変容量素子のみがＭＥＭＳ素子であり、第１固定容量素子および第２固定容量素子は、ＭＥＭＳ素子を用いない一般的なチップ部品や積層基板に形成した内層平板電極により実現されるので、全体を複数のＭＥＭＳ素子で形成するよりも安価となり、寄生容量も発生しない。
　また、この発明の可変容量モジュールの可変容量素子は、可変容量幅が固定されている。第２固定容量素子は、モジュールとして所望される可変容量範囲の基準となる容量値に設定されている。第１固定容量素子は、モジュールとして所望される可変容量ピッチを決定する容量値に設定されている。
　この構成では、可変容量素子が一種類であっても、第１固定容量素子および第２固定容量素子のキャパシタンスを適宜設定することで、モジュールとして所望されている可変容量範囲および可変ピッチを容易に実現することができる。
　また、この発明の可変容量モジュールの第１固定容量素子と第２固定容量素子とは、ともに内層平板電極で形成され、且つ、第１固定容量素子と第２固定容量素子との双方に共通な内層平板電極を用いて形成されている。
　この構成では、第１固定容量素子および第２固定容量素子のそれぞれを個別に形成するよりも、これらの素子同士が接続する接続端側となる内層平板電極を共通化することで、小型化が可能になる。また、第１固定容量素子と第２固定容量素子との間の接続電極パターンが無いので、当該接続電極パターンが積層基板内の他の電極と高周波的に不要に結合する等の不具合が発生せず、特性の劣化を防止できる。
　また、この発明の可変容量モジュールの第１固定容量素子と第２固定容量素子とは、積層基板における可変容量素子が実装される領域の下層に形成されている。
　この構成では、可変容量モジュールを構成する各素子が積層基板の積層方向に並び、当該積層基板を平面視した状態で集中して配置されるので、小型化が可能になる。また、これら可変容量モジュールを構成する各素子を接続する接続電極パターンを短かくできるため、特性の劣化を防止できるとともに、当該接続電極パターンの形成が容易になる。これにより、上述のような多様な可変容量範囲を実現できる特性に優れた小型の可変容量モジュールを実現することができる。
　また、この発明の整合回路モジュールは、上述の可変容量モジュールを備えるとともに、積層基板に形成もしくは実装されたインダクタを備える。そして、可変容量モジュールとインダクタとを積層基板に形成された電極パターンにより接続することでＬＣ回路網を構成する。
　この構成では、上述のような可変容量モジュールが形成される積層基板にインダクタを形成し、可変容量モジュールとインダクタとを所定回路パターンに接続するだけで、整合回路モジュールを形成することができる。この際、可変容量モジュールは、上述のように多様な可変容量範囲を実現できるものであるので、整合回路モジュールのインピーダンス整合範囲も多様に設定することができる。これにより、多様なインピーダンス整合範囲が設定可能な小型の整合回路モジュールを実現できる。
　また、この発明の整合回路モジュールは、積層基板に形成されたスタブ用電極により形成されたＬＣ回路網に接続するオープンスタブを備える。
　この構成では、ＬＣ回路網にさらにオープンスタブが接続されることで、ＬＣ回路網で整合可能なインピーダンス整合範囲をオープンスタブにより異なるインピーダンス整合範囲に大きく変化させることができる。この際、オープンスタブの線路長を調整する等で、シフト量を設定できるので、さらに多様なインピーダンス整合範囲を設定することができる。この際、オープンスタブは、積層基板に形成されたスタブ用電極で形成されるので、整合回路モジュールが大幅に大型化しない。すなわち占有面積の大型化を抑制しながら、さらに広いインピーダンス整合範囲の中で適宜インピーダンス整合を行える整合回路モジュールを実現することができる。
　また、この発明の整合回路モジュールは、オープンスタブとして、それぞれにスタブ用電極の電極長が異なる複数のオープンスタブを用いる。
　この構成は、複数オープンスタブを設けることで、さらに多様なインピーダンス整合範囲が設定可能になる。
　また、この発明の整合回路モジュールは、ＬＣ回路網とオープンスタブとの間にスイッチ素子を備えている。
　この構成では、スイッチ素子によりオープンスタブをＬＣ回路網から切り離せば、ＬＣ回路網単独のインピーダンス整合範囲が設定され、スイッチ素子によりオープンスタブをＬＣ回路網に接続すれば、ＬＣ回路網単体のインピーダンス整合範囲をオープンスタブによって異なるインピーダンス整合範囲に大きく変化させることができる。これにより、スイッチ素子のオン・オフ制御によって二つのインピーダンス整合範囲が設定されるので、さらに広いインピーダンス整合範囲での整合が可能になる。
　また、この発明の整合回路モジュールは、オープンスタブによって切り替えられるインピーダンス整合範囲が重ならないように、スタブ用電極の電極長が設定されている。
　この構成では、上述のスイッチ素子のオン・オフ制御によるインピーダンス整合範囲が重ならないことで、スイッチ素子によるインピーダンス整合範囲の拡大を効果的に実現することができる。
　また、この発明の整合回路モジュールのインダクタは積層基板に形成されたインダクタ用電極により形成され、インダクタ用電極とスタブ用電極とは、積層基板を平面視して重ならないように形成されている。
　この構成では、インダクタ用電極の電極面とスタブ用電極の電極面とが対向しないので、インダクタとオープンスタブとが高周波的に殆ど結合せず、所望とするインピーダンス整合範囲を実現する回路の設計が容易になる。
　また、この発明の整合回路モジュールは、スタブ用電極と第１固定容量素子および第２固定容量素子を形成する内層平板電極とは、積層基板を平面視して重ならないように形成されている。
　この構成では、第１固定容量素子および第２固定容量素子を形成する内層平板電極がスタブ用電極と対向しないので、第１固定容量素子および第２固定容量素子と、オープンスタブとが高周波的に殆ど結合せず、所望とするインピーダンス整合範囲を実現する回路の設計が容易になる。
　この発明によれば、必要となる様々な可変容量範囲が設定可能な可変容量モジュールを、確実且つ安価に実現することができる。さらには、このような可変容量モジュールを用いることで、必要となる様々なインピーダンス整合範囲が設定可能な整合回路モジュールを確実且つ安価で、小型に実現することができる。
本発明の実施形態に係る整合回路モジュール１の等価回路図である。 本発明の実施形態に係る整合回路モジュール１の積層図である。 可変容量素子Ｃｖと、当該可変容量素子Ｃｖに直列接続する直列固定容量素子Ｃｓｅと、これら可変容量素子Ｃｖと直列固定容量素子Ｃｓｅとの直列回路に並列する並列固定容量素子Ｃｓｈとの各種組み合わせによる可変容量回路の合成キャパシタンスＣｔおよびキャパシタンスの刻み幅ΔＣの特性を示す図である。 オープンスタブＳｔｕｂの接続の有無およびオープンスタブＳｔｕｂの長さの変化によるインピーダンスマッチング範囲の変化を示す図である。 オープンスタブＳｔｕｂのバリエーションを示すブロック図である。 ＬＣ回路網のバリエーションを示す回路図である。
　本発明の実施形態に係る整合回路モジュールについて、図を参照して説明する。
　図１は本実施形態の整合回路モジュール１の等価回路図である。　本実施形態の整合回路モジュール１は、図１に示すように、第１入出力ポートＰ１、第２入出力ポートＰ２とを備え、第１入出力ポートＰ１と第２入出力ポートＰ２との間に、ＬＣ回路網１０が挿入された回路構成からなる。ＬＣ回路網１０の第１入出力ポートＰ１側の端部にはスイッチ素子ＳＷの一方端が接続されており、当該スイッチＳＷの他方端にはオープンスタブＳｔｕｂが接続されている。
　ＬＣ回路網１０は、第１入出力ポートＰ１と第２入出力ポートＰ２との間に直列接続されたインダクタＬ１およびインダクタＬ２を有する。この際、第１入出力ポートＰ１側がインダクタＬ１であり、第２入出力ポートＰ２側がインダクタＬ２である。
　インダクタＬ１の第１入出力ポートＰ１側の端部とグランドとの間には、可変容量素子Ｃｖ１が接続されている。インダクタＬ１とインダクタＬ２との接続点とグランドとの間には、可変容量素子Ｃｖ２が接続されている。
　インダクタＬ２の第２入出力ポートＰ２側の端部とグランドとの間には、本発明の「可変容量モジュール」を構成する可変容量回路１１が接続されている。可変容量回路１１は、固定容量素子Ｃｅ１（本発明の第１固定容量素子に相当する。）および可変容量素子Ｃｖ３の直列回路に、固定容量素子Ｃｅ２（本発明の第２固定容量素子に相当する。）が並列接続されてなる。
　また、インダクタＬ１，Ｌ２の直列回路には、可変容量回路１２が並列接続されている。可変容量回路１２は、固定容量素子Ｃｅ３（本発明の第１固定容量素子に相当する。）および可変容量素子Ｃｖ４の直列回路に、固定容量素子Ｃｅ４（本発明の第２固定容量素子に相当する。）が並列接続されてなる。
　次に、本実施形態の整合回路モジュールの機構的構成について、図２を参照して説明する。また、図２は本実施形態の整合回路モジュール１の積層図である。図２では、最下層を第１層として最上層を第１７層とし、下層側から層番号が増加する態様で記載している。また、図２の各層に記載されている○印はビアホールを示し、各絶縁層上に形成された電極パターン同士を積層方向に導通する機能を果たす。
　整合回路モジュール１は、図２に示すように１７層からなる積層基板からなる。積層基板１の第１層の裏面、すなわち整合回路モジュール１自体の実装面には、当該整合回路モジュール１自体を実装するためのランドが形成されている。この第１層の裏面には、第１入出力ポートＰ１および第２入出力ポートＰ２に対応するランドも形成されている。
　第１層の表面には、第１入出力ポートＰ１および第２入出力ポートＰ２となるランドと積層方向から見て重ならない、略全面にグランド電極ＧＮＤが形成されている。このグランド電極ＧＮＤは、固定容量素子Ｃｅ１の対向電極を構成する一方電極Ｃｅ１ｂと、固定容量素子Ｃｅ２の対向電極を構成する一方電極Ｃｅ２ｂとを兼用している。
　第２層の表面には、固定容量素子Ｃｅ１の対向電極を構成する他方電極Ｃｅ１ａと、固定容量素子Ｃｅ２の対向電極を構成する他方電極Ｃｅ２ａとが、所定形状の平板電極パターンで形成されている。
　第３層の表面には、第１層表面と略同じ形状で、グランド電極ＧＮＤが形成されている。このグランド電極ＧＮＤは、固定容量素子Ｃｅ１の対向電極を構成する一方電極Ｃｅ１ｂと、固定容量素子Ｃｅ２の対向電極を構成する一方電極Ｃｅ２ｂとを兼用している。
　このように第１層～第３層を用いて、固定容量素子Ｃｅ１，Ｃｅ２が形成されている。
　第４層、第５層には、ビアホールのみが形成されている。これにより、固定容量素子Ｃｅ１，Ｃｅ２の形成領域と、次に示すインダクタＬ１，Ｌ２およびオープンスタブＳｔｕｂの形成領域とが、積層方向において二層分、離間して配置される。
　第６層～第８層は、グランド電極に接続されたビアホールによって積層方向から見て二つの領域に区分され、第１領域Ａ１０１にはインダクタＬ１，Ｌ２を構成するライン電極パターンが形成されている。また、第２領域Ａ１０２にはオープンスタブＳｔｕｂを構成するライン電極パターンが形成されている。すなわち、インダクタＬ１，Ｌ２のライン電極パターンとオープンスタブＳｔｕｂのライン電極パターンとは、積層方向から見て重なり合わないように形成されている。このように、第１領域Ａ１０１と第２領域Ａ１０２とに分離して、オープンスタブＳｔｕｂとインダクタＬ１，Ｌ２とを配置することで、両者のアイソレーションを向上することができる。また、グランド電極に接続されたビアホールで分離することで、アイソレーション特性をさらに向上することができる。さらに、インダクタＬ１のライン電極パターンとインダクタＬ２のライン電極パターンとも、積層方向から見て重なり合わないように形成されている。
　また、オープンスタブＳｔｕｂのライン電極パターンは、インダクタＬ１，Ｌ２のライン電極パターンよりも幅広く形成されている。
　第９層、第１０層および第１１層には、ビアホールのみが形成されている。これにより、インダクタＬ１，Ｌ２およびオープンスタブＳｔｕｂの形成領域と、次に示す固定容量素子Ｃｅ３，Ｃｅ４の形成領域とが、積層方向において三層分、離間して配置される。
　第１２層の第１領域Ａ１０１には、固定容量素子Ｃｅ４の対向電極の一方電極Ｃｅ４ａ
が、所定形状の平板電極パターンで形成されている。この際、固定容量素子Ｃｅ４の一方電極Ｃｅ４ａは、積層方向に見て最上層である第１７層におけるＭＥＭＳ素子の実装領域と同じである第３領域Ａ１０３内に配置されるように形成されている。
　第１３層の第１領域Ａ１０１で且つ第３領域Ａ１０３には、固定容量素子Ｃｅ４の対向電極の他方電極Ｃｅ４ｂが、所定形状の平板電極パターンで形成されている。この固定容量素子Ｃｅ４の他方電極Ｃｅ４ｂは、固定容量素子Ｃｅ３の対向電極の一方電極Ｃｅ３ｂを兼用する。
　第１４層の第１領域Ａ１０１で且つ第３領域Ａ１０３には、固定容量素子Ｃｅ３の対向電極の他方電極Ｃｅ３ａが、所定形状の平板電極パターンで形成されている。
　第１５層にはビアホールのみが形成され、第１６層にはビアホールと引き回し電極パターンのみが形成されている。
　第１７層の表面、すなわち整合回路モジュール１を構成する積層基板の上面には、スイッチ素子ＳＷおよび、可変容量素子Ｃｖ１～Ｃｖ４が備えられたＭＥＭＳ素子ＣＭＥＭＳを実装するランド電極が形成されており、それぞれに対応するランド上に、スイッチ素子ＳＷおよびＭＥＭＳ素子ＣＭＥＭＳが実装されている。
　このように、本実施形態の構成を用いることで、インダクタＬ１，Ｌ２、スタブＳｔｕｂ、固定容量素子Ｃｅ１～Ｃｅ４は積層基板に内部された電極で実現され、可変容量素子Ｃｖ１～Ｃｖ４は積層基板上に実装された単一部品のＭＥＭＳ素子により実現される。
　次に、本実施形態の整合回路モジュールの特徴的機能部である可変容量回路について説明する。
　可変容量回路１１，１２は、固定容量素子を可変容量素子に直列接続し、当該直列接続回路に固定容量素子を並列接続することで、これらの可変容量回路を単に可変容量素子Ｃｖ３や可変容量素子Ｃｖ４のみで構成するも、多様なキャパシタンスを実現することができる。
　例えば、それぞれの容量素子の記号をそれぞれのキャパシタンスとすることで、可変容量回路１１の合成キャパシタンスＣｔ１１は、次式から得られる。
Figure JPOXMLDOC01-appb-M000002
　可変容量回路１１の合成キャパシタンスは、このように設定される。したがって、固定容量素子Ｃｅ２のキャパシタンスを適宜設定することで、可変容量回路１１の合成キャパシタンスの最大キャパシタンスを設定することができる。また、固定容量素子Ｃｅ１のキャパシタンスを適宜設定することで、可変容量回路１１のキャパシタンス刻み幅ΔＣを設定することができる。この際、可変容量素子Ｃｖ３の値および刻み幅を変更しなくても、可変容量素子Ｃｖ３のみのキャパシタンス刻み幅ΔＣとは異なる刻み幅を設定することができる。
　また、可変容量回路１２の合成キャパシタンスＣｔ１２は、次式から得られる。
Figure JPOXMLDOC01-appb-M000003
　可変容量回路１２の合成キャパシタンスは、このように設定される。したがって、固定容量素子Ｃｅ４のキャパシタンスを適宜設定することで、可変容量回路１２の合成キャパシタンスの最大キャパシタンスを設定することができる。また、固定容量素子Ｃｅ３のキャパシタンスを適宜設定することで、可変容量回路１１のキャパシタンス刻み幅ΔＣを設定することができる。この際、可変容量素子Ｃｖ４の値および刻み幅を変更しなくても、可変容量素子Ｃｖ４のみのキャパシタンス刻み幅ΔＣとは異なる刻み幅を設定することができる。
　例えば、図３（Ａ）～図３（Ｆ）は、可変容量素子Ｃｖと、当該可変容量素子Ｃｖに直列接続する直列固定容量素子Ｃｓｅと、これら可変容量素子Ｃｖと直列固定容量素子Ｃｓｅとの直列回路に並列する並列固定容量素子Ｃｓｈとの各種組み合わせによる可変容量回路の合成キャパシタンスＣｔおよびキャパシタンスの刻み幅ΔＣの特性を示す図であり、単位は全て［ｐＦ］である。図３（Ａ）～図３（Ｆ）において、可変容量素子Ｃｖは、０．５ｐＦから５．０ｐＦまで、０．５ｐＦ刻みでキャパシタンスが可変する特性に設定されている。
　図３（Ａ）では直列固定容量素子Ｃｓｅのキャパシタンスが１０ｐＦであり、並列固定容量素子Ｃｓｈが６．６７ｐＦである。このようなキャパシタンス設定を行うことで、図２（Ａ）に示すように、可変容量回路としての合成キャパシタンスＣｔは７．１５ｐＦ～１０．００ｐＦの間で変化し、キャパシタンス刻み幅ΔＣは、０．４３ｐＦ～０．２３ｐＦに設定することができる。これにより、単に可変容量素子Ｃｖのみで実現できるキャパシタンスと異なるキャパシタンス範囲を設定することができる。
　図３（Ｂ）では直列固定容量素子Ｃｓｅのキャパシタンスが２０ｐＦであり、並列固定容量素子Ｃｓｈが６ｐＦである。このようなキャパシタンス設定を行うことで、図３（Ｂ）に示すように、可変容量回路としての合成キャパシタンスＣｔは６．４９ｐＦ～１０．００ｐＦの間で変化し、キャパシタンス刻み幅ΔＣは、０．４６ｐＦ～０．３３ｐＦに設定することができる。これにより、図３（Ａ）に示した設定よりもキャパシタンス刻み幅ΔＣを広くし、設定可能なキャパシタンス範囲をさらに０．５ｐＦ程度広くすることができる。
　また、図３（Ｃ）では直列固定容量素子Ｃｓｅのキャパシタンスが４０ｐＦであり、並列固定容量素子Ｃｓｈが５．４５ｐＦである。このようなキャパシタンス設定を行うことで、図３（Ｃ）に示すように、可変容量回路としての合成キャパシタンスＣｔは５．９４ｐＦ～９．８９ｐＦの間で変化し、キャパシタンス刻み幅ΔＣは、０．４８ｐＦ～０．４０ｐＦに設定することができる。これにより、図３（Ｂ）に示した設定よりもキャパシタンス刻み幅ΔＣを広くし、設定可能なキャパシタンス範囲を図３（Ｂ）よりもさらに０．５ｐＦ程度広くすることができる。
　また、図３（Ｄ）では直列固定容量素子Ｃｓｅのキャパシタンスが１００ｐＦであり、並列固定容量素子Ｃｓｈが５．２４ｐＦである。このようなキャパシタンス設定を行うことで、図３（Ｄ）に示すように、可変容量回路としての合成キャパシタンスＣｔは５．７４ｐＦ～１０．００ｐＦの間で変化し、キャパシタンス刻み幅ΔＣは、０．４９ｐＦ～０．４６ｐＦに設定することができる。これにより、図３（Ｃ）に示した設定と略同じキャパシタンス範囲を実現し、且つキャパシタンス刻み幅ΔＣを略一定にすることができる。
　また、図３（Ｅ）では直列固定容量素子Ｃｓｅのキャパシタンスが４０ｐＦであり、並列固定容量素子Ｃｓｈが１５．５６ｐＦである。このようなキャパシタンス設定を行うことで、図３（Ｅ）に示すように、可変容量回路としての合成キャパシタンスＣｔは１６．０５ｐＦ～２０．００ｐＦの間で変化し、キャパシタンス刻み幅ΔＣは、０．４８ｐＦ～０．４０ｐＦに設定することができる。これにより、図３（Ｃ）示した設定と同じキャパシタンス刻み幅ΔＣを実現し、且つ図３（Ｃ）に示したキャパシタンス範囲に重複することのない別のキャパシタンス範囲を実現することができる。
　また、図３（Ｆ）では直列固定容量素子Ｃｓｅのキャパシタンスが１ｐＦであり、並列固定容量素子Ｃｓｈが１．１７ｐＦである。このようなキャパシタンス設定を行うことで、図３（Ｆ）に示すように、可変容量回路としての合成キャパシタンスＣｔは１．５０ｐＦ～２．００ｐＦの間で変化し、キャパシタンス刻み幅ΔＣは、０．１７ｐＦ～０．０２ｐＦに設定することができる。これにより、可変容量素子Ｃｖのみの場合および上述の図３（Ａ）～図３（Ｅ）に示したキャパシタンス範囲では実現できない低いキャパシタンス範囲を実現できる。さらに、可変容量素子Ｃｖのみの場合および上述の図３（Ａ）～図３（Ｅ）に示すよりも短いキャパシタンス刻み幅ΔＣを実現することができる。
　このように、本実施形態の構成を用いることで、可変容量素子を置き換えることなく、単に可変容量素子を単独で用いるよりも、多様なキャパシタンス範囲およびキャパシタンスの刻み幅ΔＣを実現できる。
　ここで、このような多様なキャパシタンス範囲およびキャパシタンスの刻み幅ΔＣをＭＥＭＳ素子からなる可変容量素子群によって実現しようとすると、可変容量素子数が大幅に多くなる。このため、ＭＥＭＳ素子が大型化し、大幅にコストアップしてしまう。
　しかしながら、本実施形態の構成では、上述のように、固定容量素子と可変容量素子との組み合わせによって多様なキャパシタンス範囲およびキャパシタンスの刻み幅ΔＣを実現する。そして、固定容量素子が上述の図２に示すように積層基板内に形成された内層平板電極によって実現されることで、可変容量回路の固定容量素子部分が簡素な構成且つ安価に実現することができる。したがって、ＭＥＭＳ素子からなる可変容量素子群から可変容量回路（可変容量モジュール）を形成するよりも、小型且つ安価な可変容量回路を実現することができる。
　また、この際、上述の図２の第１２層から第１７層に示すように、可変容量素子Ｃｖ４を内装するＭＥＭＳ素子の実装領域と、固定容量素子Ｃｅ３，Ｃｅ４の形成領域とを積層方向から見て重複させることで、可変容量回路１２を構成する可変容量素子Ｃｖ４と固定容量素子Ｃｅ３，Ｃｅ４との接続ラインが略積層方向のみとなり、極短い接続ラインにより可変容量回路１２を実現することができる。これにより、当該接続ラインが他の回路素子や電極に結合することを大幅に抑圧できるとともに、積層方向から見た面積を小さくすることができる。この結果、所望のキャパシタンスを高精度に実現できる可変容量回路（可変容量モジュール）を、小型に形成することができる。
　さらに、この可変容量回路１２では、固定容量素子Ｃｅ３，Ｃｅ４の対向電極の一方が共通化されているので、これら固定容量素子Ｃｅ３，Ｃｅ４の接続ラインは必要なく、より高精度且つ小型の可変容量モジュールを実現することができる。
　次に、このような特徴を有する可変容量回路（可変容量モジュール）を備えた可変整合回路モジュールの特性について説明する。
　このような可変容量回路１１，１２のキャパシタンス、各インダクタＬ１，Ｌ２のインダクタンス、可変用容量素子Ｃｖ１，Ｃｖ２、および可変容量回路１１，１２のキャパシタンスを適宜設定と、ＬＣ回路網１０は、所望のマッチング特性が得られるインピーダンスを実現することができる。この際、単なる可変容量素子Ｃｖ１～Ｃｖ４のみを用いるのではなく、上述のような可変容量回路１１，１２を用いることで、より多様なインピータンスマッチング範囲を実現することができる。
　ここで、ＬＣ回路網１０を構成する可変容量回路１１，１２は、上述のように整合回路モジュール１を実現する積層基板に内装される電極および実装されるＭＥＭＳ素子により実現されるので、これらを個別に形成して接続するよりも特性が良好になるとともに小型化することができる。
　さらに、本実施形態の整合回路モジュール１では、ＬＣ回路網１０の第１入出力ポートＰ１側に、スイッチ素子ＳＷを介してオープンスタブＳｔｕｂが接続されていることで、オープンスタブＳｔｕｂによるインピーダンスマッチング範囲を大きく変化させることが可能になる。
　図４は、周波数１ＧＨｚでのオープンスタブＳｔｕｂの接続の有無およびオープンスタブＳｔｕｂの長さの変化によるインピーダンスマッチング範囲の変化を示す図である。図４において、スミスチャート上×印群で表される範囲がインピーダンスマッチング可能な範囲を示す。図４（Ａ）は、オープンスタブＳｔｕｂが接続されていない場合を示し、図４（Ｂ）は１００ｍｍのオープンスタブＳｔｕｂが接続された場合を示し、図４（Ｃ）は２００ｍｍのオープンスタブＳｔｕｂが接続された場合を示す。
　図４に示すように、オープンスタブＳｔｕｂが接続されている場合と、オープンスタブＳｔｕｂが接続されていない場合とでは、インピーダンスマッチング可能な範囲が変化する。さらには、接続するオープンスタブＳｔｕｂの線路長によってもインピーダンスマッチング可能な範囲が変化する。
　このようにオープンスタブＳｔｕｂを接続することで、ＬＣ回路網１０とは異なインピーダンスマッチング範囲を実現することができる。さらに、接続するオープンスタブＳｔｕｂの電気長を適宜調整することで、線路長に応じた異なるインピーダンスマッチング範囲を実現することができる。これにより、より多様なインピーダンスマッチング範囲を実現できる。この際、オープンスタブＳｔｕｂは積層基板に内装されたライン電極により実現されるので、簡素な構造で実現することができる。オープンスタブＳｔｕｂを複数層に形成することで、ライン電極パターンを形成する層数を変化させるだけで電気長を調整することができるので、積層方向から見た大きさを変えることなく各種の電気長が実現可能である。これにより、多様なインピーダンスマッチング範囲を実現できる整合回路モジュールを小型に構成することができる。
　また、さらに、スイッチ素子ＳＷによりオープンスタブＳｔｕｂの接続および非接続を制御することで、例えば、図４に示す線路長１００ｍｍのオープンスタブＳｔｕｂを用いた場合であれば、図４（Ａ）のインピーダンスマッチング範囲と図４（Ｂ）のインピーダンスマッチング範囲とをスイッチ素子ＳＷの切替のみで実現することができる。これにより、さらに多様且つ広範囲なインピーダンスマッチング範囲を有する整合回路モジュールを実現することができる。この際、スイッチ素子ＳＷは積層基板上に実装されているので、積層方向から見た大きさはスイッチ素子ＳＷの有無によらない。したがって、大型化することなく、多様且つ広範囲なインピーダンスマッチング範囲を有する整合回路モジュールを実現することができる。
　なお、このような切替を行う場合、オープンスタブＳｔｕｂの接続、非接続のそれぞれに得られるインピーダンスマッチング範囲を、重なり合わないように電気長を設定することで、より広範囲なインピーダンスマッチング範囲を実現できる。
　ところで、上述のように、ＬＣ回路網１０のインダクタＬ１，Ｌ２を構成するライン電極パターンと、オープンスタブＳｔｕｂを構成するライン電極パターンとが、積層方向から見て重なり合わないように、積層基板の積層方向から見た異なる領域に形成されているので、インダクタＬ１，Ｌ２とオープンスタブＳｔｕｂとが結合することを抑制できる。これにより、インダクタＬ１，Ｌ２およびオープンスタブＳｔｕｂのインダクタンスを、所望とする値に高精度で実現できる。この結果、整合回路モジュールとしても高精度なインピーダンスマッチング特性を得ることができる。
　さらに、上述の第６層から第１４層に示すように、オープンスタブＳｔｕｂと固定容量素子Ｃｅ３，Ｃｅ４とも積層方向から見て重なり合わないように、積層基板の積層方向から見た異なる領域に形成されているので、固定容量素子Ｃｅ３，Ｃｅ４とオープンスタブＳｔｕｂとの結合も抑制できる。これにより、さらに整合回路モジュールとして高精度なインピーダンスマッチング特性を得ることができる。
　以上のように、本実施形態の構成を用いることで、多様且つ広範囲なインピーダンスマッチング範囲を実現できる整合回路モジュールを小型且つ安価に形成することができる。
　なお、上述の実施形態では、オープンスタブＳｔｕｂの形成個数を一つにする例を示したが、図５に示すようにオープンスタブＳｔｕｂを複数形成するようにしても良い。図５はオープンスタブＳｔｕｂのバリエーションを示すブロック図である。
　例えば、図５（Ａ）に示す整合回路モジュール１’の構成であれば、ＬＣ回路網１０の第１入出力ポートＰ１側にオープンスタブＳｔｕｂ１がスイッチ素子ＳＷを介して接続され、第２入出力ポートＰ２側にオープンスタブＳｔｕｂ２が接続されている。これらオープンスタブＳｔｕｂ１，Ｓｔｕｂ２の電気長は同じであっても異なっていても良く、所望とするインピーダンスマッチング範囲に応じて適宜設定すればよい。なお、オープンスタブＳｔｕｂ１，Ｓｔｕｂ２の電気長を異ならせることで、二つのスイッチＳＷの制御の組み合わせにより、より広範囲なインピーダンスマッチング範囲を実現できる。
　また、図５（Ｂ）に示す整合回路モジュール１”の構成であれば、ＬＣ回路網１０の第１入出力ポートＰ１側のスイッチ素子ＳＷによって、異なる電気長からなる二つのオープンスタブＳｔｕｂ１，２を切り替えることで、それぞれに異なるインピーダンスマッチング範囲を実現できる。このような構成であっても、より広範囲なインピーダンスマッチング範囲を実現できる。なお、これらのようにオープンスタブＳｔｕｂは一つや二つである必要はなく、三つ以上であっても良い。さらには、図５（Ａ）の構成と図５（Ｂ）の構成とを組み合わせても良い。
　また、上述の実施形態の説明では、可変容量素子Ｃｖ１，Ｃｖ２を単独で用い、可変容量素子Ｃｖ３，Ｃｖ４を可変容量回路１１，１２（可変容量モジュール）化して用いた場合を示しているが、全ての可変容量素子を可変容量回路化するようにしてもよい。これにより、さらに多様なキャパシタンスが実現できるとともに、これに応じて多様なインピーダンスマッチング範囲を実現できる。
　また、上述の説明では可変容量回路１１，１２の固定容量素子Ｃｅ１～Ｃｅ４を積層基板の内層平板電極で形成する例を示したが、所望とするキャパシタンスを得るために、積層基板上に実装されるディスクリート部品によって実現しても良い。
　また、上述のＬＣ回路網１０は、所望のインピーダンスマッチング範囲を実現するための一例であり、図６に示すように、インダクタと可変容量回路および可変容量素子を組み合わせて各種の回路構成を実現することができる。図６は、ＬＣ回路網のバリエーションを示す回路図である。なお、図中では、インダクタを全てＬの回路記号、可変容量素子を全てＣｖの回路記号で表しているが、素子値は所望とする特性に応じて、それぞれに適宜設定すればよい。また、図中の可変容量素子Ｃｖを示す回路記号は、全て上述の可変容量回路であってもよく、可変容量回路と単独の可変容量素子とを適宜組みあわせても良い。
　図６の各図に示すように、インダクタと可変容量回路および可変容量素子とを適宜組み合わせることで、より多様な所望のインピーダンスマッチング範囲を設定することができる。
１，１’，１”－整合回路モジュール、１０－ＬＣ回路網、１１，１２－可変容量回路、Ｌ１，Ｌ２－インダクタ、Ｃｖ１～Ｃｖ４－可変容量素子、Ｃｅ１～Ｃｅ４－固定容量素子、Ｓｔｕｂ，Ｓｔｕｂ１，Ｓｔｕｂ２－オープンスタブ、ＳＷ，ＳＷ’－スイッチ素子

Claims (12)

  1. 　ＭＥＭＳ素子により形成された所定の可変容量幅を有する可変容量素子と、
    　該可変容量素子に直列接続され、該可変容量素子が実装される積層基板に実装もしくは前記積層基板の内層平板電極により形成された第１固定容量素子と、
    　前記可変容量素子と前記第１固定容量素子との直列回路に並列接続され、前記可変容量素子が実装される積層基板に実装もしくは前記積層基板の内層平板電極により形成された第２固定容量素子と、を備えた可変容量モジュール。
  2. 　請求項１に記載の可変容量モジュールであって、
    　前記可変容量素子は、前記可変容量幅が固定されており、
    　前記第２固定容量素子は、モジュールとして所望される可変容量範囲の基準となる容量値に設定されており、
    　前記第１固定容量素子は、前記モジュールとして所望される可変容量ピッチを決定する容量値に設定されている、可変容量モジュール。
  3. 　請求項１または請求項２に記載の可変容量モジュールであって、
    　前記第１固定容量素子と前記第２固定容量素子とは、ともに前記内層平板電極で形成され、且つ、前記第１固定容量素子と前記第２固定容量素子との双方に共通な内層平板電極を用いて形成されている、可変容量モジュール。
  4. 　請求項３に記載の可変容量モジュールであって、
    　前記第１固定容量素子と前記第２固定容量素子とは、前記積層基板における前記可変容量素子が実装される領域の下層に形成されている、可変容量モジュール。
  5. 　請求項１乃至請求項４のいずれかに記載の可変容量モジュールであって、
    　前記可変容量素子としてＭＥＭＳ素子を用いている、可変容量モジュール。
  6. 　請求項１乃至請求項５のいずれかに記載の可変容量モジュールを備えるととも、
    　前記積層基板に形成もしくは実装されたインダクタを備え、
    　前記可変容量モジュールと前記インダクタとを前記積層基板に形成された電極パターンにより接続することでＬＣ回路網を構成してなる、整合回路モジュール。
  7. 　請求項６に記載の整合回路モジュールであって、
    　前記積層基板に形成されたスタブ用電極により形成された前記ＬＣ回路網に接続するオープンスタブを備えた、整合回路モジュール。
  8. 　請求項７に記載の整合回路モジュールであって、
    　前記オープンスタブは、それぞれに前記スタブ用電極の電極長が異なる複数のオープンスタブからなる、整合回路モジュール。
  9. 　請求項７または請求項８に記載の整合回路モジュールであって、
    　前記ＬＣ回路網と前記オープンスタブとの間にスイッチ素子を備えた、整合回路モジュール。
  10. 　請求項９に記載の整合回路モジュールであって、
    　前記オープンスタブによって切り替えられるインピーダンス整合範囲が重ならないように、前記スタブ用電極の電極長が設定されている、整合回路モジュール。
  11. 　請求項６乃至請求項１０のいずれかに記載の整合回路モジュールであって、
    　前記インダクタは前記積層基板に形成されたインダクタ用電極により形成され、
    　該インダクタ用電極と前記スタブ用電極とは、前記積層基板を平面視して重ならないように形成されている、整合回路モジュール。
  12. 　請求項６乃至請求項１１のいずれかに記載の整合回路モジュールであって、
    　前記スタブ用電極と前記第１固定容量素子および前記第２固定容量素子を形成する前記内層平板電極とは、前記積層基板を平面視して重ならないように形成されている、整合回路モジュール。
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