WO2010110184A1 - 回路、制御システム、制御方法及びプログラムを記録したコンピュータ読み取り可能な記録媒体 - Google Patents

回路、制御システム、制御方法及びプログラムを記録したコンピュータ読み取り可能な記録媒体 Download PDF

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WO2010110184A1
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WO
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frequency
pll
unit
jitter
wander
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PCT/JP2010/054746
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English (en)
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Inventor
高橋正行
吉原知樹
Original Assignee
日本電気株式会社
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
    • H03L7/1075—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the loop filter, e.g. changing the gain, changing the bandwidth
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop

Definitions

  • the present invention relates to a circuit having both a jitter / wander suppression function and a frequency tracking function, a control system, a control method, and a computer readable recording medium recording a program.
  • FIG. 1 is a diagram for explaining a first problem that occurs in a PLL (Phase Locked Loop) circuit related to the present invention.
  • the first problem is that, as shown in FIG. 1, a waiting time jitter / wander occurs at the time of 0 (zero) stuffing, which is the fate of asynchronous stuffing multiplexing.
  • an OTU (Optical Transport Unit) 3 is an optical interface having a speed of about 40 Gb / s defined by OTN.
  • STM (Synchronous Transport Module) -64 and 10 GbE (Gigabit Ethernet) are interfaces defined by SDH and Ethernet, respectively, each having a speed of about 10 Gb / s.
  • the optimum PLL cutoff frequency can be calculated by monitoring the frequencies of the OTN signal and the SDH signal or Ethernet signal.
  • a high precision oscillator (oven controlled crystal oscillator) or an external synchronization clock (high precision clock from a so-called Building Integrated Timing Supply, Synchronization Supply Unit or Clock Supply Module) is required. This makes the system very expensive.
  • FIG. 2 is a diagram for explaining a second problem that occurs in the PLL circuit related to the present invention.
  • the second problem is that the memory slip of the reproduction signal may cause a line failure.
  • a memory for frequency adjustment i.e., clock transfer
  • the SDH signal or Ethernet signal does not always follow the OTN signal, memory overflow of the reproduced signal due to memory overflow or underflow occurs. As a result, a line failure may eventually occur.
  • FIG. 3 is a diagram for explaining the third problem occurring in the PLL circuit related to the present invention.
  • the third problem is that when the SDH signal or Ethernet signal is connected in multiple stages (cascade connection or tandem connection) as shown in FIG. 3, wander may overlap and a memory slip of the SDH or Ethernet reproduction signal may occur. It means that there is.
  • the wander generated due to the multistage connection largely depends on both the jitter wander component and the network wander component of the PLL itself, unlike the wander generated in the stuff multiplex system described in the first problem.
  • FIG. 4 is a diagram for explaining the fourth problem occurring in the PLL circuit related to the present invention.
  • the fourth problem is that, when a system that has been in a failure state is restored, an abnormality in the output frequency of the restored system may occur, which may occur due to a time difference in all subsequent systems. .
  • the fourth problem may occur in the same configuration as that of FIG. 3 in which SDH signals or Ethernet signals are connected in multiple stages as shown in FIG. Similar to the second problem, this problem can be solved by increasing the frequency tracking speed.
  • An object of the present invention is to provide a computer-readable recording medium recording a circuit, a control system, a control method, and a program for solving the problems described above.
  • the circuit according to the present invention is a loop gain of the PLL means based on the result of processing the jitter wander component and the frequency fluctuation state based on phase comparison data of the PLL means for recovering the clock of the SDH signal or Ethernet signal from the OTN signal.
  • the control system according to the present invention is a loop of the PLL means based on the result of processing the jitter wander component and the frequency fluctuation state based on the phase comparison data of the PLL means for recovering the clock of the SDH signal or Ethernet signal from the OTN signal. Control the gain.
  • the loop of the PLL means is processed based on the result of processing the jitter wander component and the frequency fluctuation state based on phase comparison data of the PLL means for recovering the clock of the SDH signal or Ethernet signal from the OTN signal. Control the gain.
  • a computer readable recording medium recording the program according to the present invention is a result of processing the jitter wander component and the frequency fluctuation state based on the phase comparison data of the PLL means for recovering the clock of the SDH signal or Ethernet signal from the OTN signal.
  • high-speed frequency tracking performance can be realized while satisfying the jitter wander suppression performance.
  • the first embodiment of the present invention is an application of the circuit of the present invention to a PLL circuit.
  • FIG. 5 is a view showing a configuration example of a PLL circuit according to the first embodiment of the present invention.
  • the PLL circuit of the first embodiment detects and processes the jitter wander component and the frequency fluctuation state based on the phase comparison data of the PLL unit 100 that recovers the clock of the SDH signal or Ethernet signal from the OTN signal. Then, the PLL circuit of the first embodiment controls the loop gain of the PLL unit 100 based on the result.
  • the PLL circuit of the first embodiment includes a Jitter / Wander Detector unit 200, a Frequency Change Slope Detector unit 300, and a PLL Feed Forward Real-time Actuator unit 400.
  • the Jitter / Wander Detector unit 200 detects and processes the jitter wander component to generate jitter wander information.
  • the Frequency Change Slope Detector unit 300 detects and processes a frequency change state, and generates frequency change information.
  • the PLL Feed Forward Real-time Actuator unit 400 controls the loop gain of the PLL unit based on the jitter wander information and the frequency fluctuation information.
  • the PLL circuit of the first embodiment can realize high-speed frequency tracking performance while satisfying the jitter wander suppression performance.
  • the PLL circuit of this embodiment is a Feed Forward type PLL circuit that regenerates an SDH clock (622.08 MHz) or an Ethernet clock (644.53125 MHz) from the OTU3 signal (43.018413559 GHz).
  • the PLL circuit of the first embodiment includes a PLL unit 100, a Jitter / Wander Detector unit 200, a Frequency Change Slope Detector unit 300, a PLL Feed Forward Real-time Actuator unit 400, and an Automatic Phase / Frequency Detection Controller unit 500.
  • the PLL unit 100 is a general perfect integration type digital PLL that can operate dynamically with external control parameters.
  • the Jitter / Wander Detector unit 200 detects and processes the jitter wander component in real time from the phase comparison data (Phase Data / Clock) of the PLL unit 100 by FFT (Fast Fourier Transform).
  • the Frequency Change Slope Detector unit 300 detects and processes the fluctuation slope (frequency fluctuation state) of the frequency from the phase comparison data (Phase Data / Clock) of the PLL unit 100 in real time.
  • the PLL Feed Forward Real-time Actuator unit 400 is based on the jitter wander information (Jitter / Wander Information) from the Jitter / Wander Detector unit 200 and the frequency change information (Frequency Change Information) from the Frequency Change Slope Detector unit 300. Control the loop gain in the PLL unit 100 in real time.
  • the Automatic Phase / Frequency Detection Controller unit 500 generates information for automatically controlling the operations of the Jitter / Wander Detector unit 200 and the Frequency Change Slope Detector unit 300 based on each user setting data (USER Setting).
  • USER Setting As each user setting data (USER Setting), as shown in FIG. 5, the following information may be mentioned.
  • PLL Device Parameter e.g.VCO gain etc.
  • FFT Frequency Band Width FFT Sampling Frequency FFT Maximum Point
  • the FFT sampling frequency is the number of samplings of frequency information which is also a phase difference in one second.
  • FFT Maximum Point is the number of points of FFT.
  • the configuration of the PLL circuit of the first embodiment is shown in FIG.
  • the PLL circuit of the present embodiment detects and processes the jitter wander component and the frequency fluctuation state in real time from the phase comparison data (Phase Data / Clock) of the PLL unit 100.
  • the PLL circuit of the first embodiment configures a Feed Forward type PLL circuit capable of reflecting the result on the PLL unit 100 in real time.
  • the PLL circuit of the first embodiment realizes high-speed frequency tracking performance while satisfying jitter and wander suppression performance with respect to jitter wander suppression performance and frequency tracking performance, which are originally in a trade-off relationship.
  • the PLL unit 100 includes a Phase Detector unit 101, a Digital Amp 1 unit 102, a Digital Amp 2 unit 103, an Integrator unit 104, an ADDER unit 105, a DAC unit 106, a VCO unit 107, and a Divider unit 108.
  • the phase detector unit 101 detects a phase difference between an input signal (Reference Clock) and a VCO recovered signal (Recovered Clock).
  • the Digital Amp 1 unit 102 amplifies the signal output from the Phase Detector unit 101 and inputs the amplified signal to the ADDER unit 105.
  • the Digital Amp 2 unit 103 amplifies the signal output from the Digital Amp 1 unit 102 and inputs the amplified signal to the Integrator unit 104.
  • the Integrator unit 104 integrates the signal output from the Digital Amp 2 unit 103 and inputs the result to the ADDER unit 105.
  • the ADDER unit 105 adds the signal output from the Digital Amp 1 unit 102 and the signal output from the Integrator unit 104, and outputs the result as a digital signal.
  • the DAC unit 106 converts the digital signal input from the ADDER unit 105 into an analog signal.
  • the VCO unit 107 changes the output frequency based on the analog signal output from the DAC unit 106.
  • the divider unit 108 divides the frequency of the output signal from the VCO unit 107.
  • the Jitter / Wander Detector unit 200 includes a Dithering Amp 1 unit 201, a Digital Filter unit 202, an FFT processing unit 203, an Absolute unit 204, and a Dithering Amp 2 unit 205.
  • the Dithering Amp 1 unit 201 realizes high accuracy of FFT processing of Phase Data / Clock input from the PLL unit 100.
  • the Dithering Amp 1 unit 201 performs dithering multiplication processing in which the amplitude of the jitter wander indicated by the phase comparison data output from the Phase Detector unit 101 is multiplied by n in advance.
  • the Digital Filter unit 202 performs filter processing for limiting the band of FFT processing in order to set the phase comparison data (Phase Data / Clock) of the PLL unit 100 as data for FFT processing. The filtering process will be described later.
  • the FFT processor 203 detects and processes the jitter wander component. That is, the FFT processing unit 203 detects the jitter wander component included in the phase comparison data input from the PLL unit 100 from the data input from the Digital Filter unit 202.
  • the FFT processing unit 203 outputs the jitter wander amplitude for each FFT point as a complex number.
  • the Absolute unit 204 performs absolute value conversion on the complex number output from the FFT processing unit 203.
  • the Dithering Amp 2 unit 205 performs dithering division processing to restore the FFT data to the original amplitude value. That is, the Dithering Amp 2 unit 205 performs dithering division processing that multiplies the amplitude of the jitter wander indicated by the phase comparison data n times (n ⁇ 2) by the Dithering Amp 1 unit 201 by 1 / n.
  • dithering multiplication processing and dithering division processing may be collectively referred to as dithering processing.
  • the dithering process will be described in detail in the section of the processing operation of the Jitter / Wander Detector unit 200.
  • the Dithering Amp1 unit 201, the Digital Filter unit 202, the FFT processing unit 203, and the Dithering Amp2 unit 205 are function blocks that operate based on external user information (Corner Frequency, FFT Point, Dithering Amp Factor). It is.
  • ⁇ Configuration Example of Frequency Change Slope Detector Unit 300> Next, a configuration example of the Frequency Change Slope Detector unit 300 will be described.
  • the Frequency Change Slope Detector unit 300 includes a TAP unit 301, a Compare unit 302, and a Phase Threshold unit 303.
  • the TAP unit 301 holds phase comparison data (Phase Data / Clock) input from the PLL unit 100 for each sampling time.
  • the compare unit 302 compares past data and current data. That is, the Compare unit 302 compares the past phase comparison data from the TAP unit 301 capable of holding the phase comparison data for each phase comparison period with the current phase comparison data from the PLL unit 100. The operation of the compare unit 302 will be described later.
  • the phase threshold unit 303 determines whether the phase change amount output from the compare unit 302 is equal to or greater than a threshold, and frequency change information (frequency change information) indicating whether or not there is a sudden change in frequency is generated by a PLL feed forward real-time actuator unit 400.
  • a TAP unit 301 and a Phase Threshold unit 303 are function blocks that calculate a TAP interval, the number of TAPs, and the like based on external user information (TAP Interval, Phase Threshold).
  • the PLL Feed Forward Real-time Actuator unit 400 is based on the jitter wander information (Jitter / Wander Information) from the Jitter / Wander Detector unit 200 and the frequency change information (Frequency Change Information) from the Frequency Change Slope Detector unit 300. And outputs a signal for controlling the PLL unit 100. That is, the PLL Feed Forward Real-time Actuator unit 400 controls the PLL unit 100 so that the PLL unit 100 satisfies the expected jitter / wander suppression characteristic and the frequency tracking characteristic. For this purpose, the PLL Feed Forward Real-time Actuator unit 400 calculates and sets the amplifier gains of the Digital Amp 1 unit 102 and the Digital Amp 2 unit 103 in the PLL unit 100 in real time.
  • the PLL Feed Forward Real-time Actuator unit 400 further executes reset control of the Phase Detector unit 101 and the Integrator unit 104 in the PLL unit 100 in real time.
  • the details of the operation of the PLL Feed Forward Real-time Actuator unit 400 will be described later in the section of the processing operation of the PLL Feed Forward Real-time Actuator unit 400.
  • ⁇ Function of Automatic Phase / Frequency Detection Controller 500> Next, the function of the Automatic Phase / Frequency Detection Controller unit 500 will be described.
  • the Automatic Phase / Frequency Detection Controller unit 500 has a function of calculating operation parameters in the Jitter / Wander Detector unit 200 and the Frequency Change Slope Detector unit 300 based on each user setting data (USER Setting). Details of the operation of the automatic phase / frequency detection controller unit 500 will be described later in the section of processing operation of the automatic phase / frequency detection controller unit 500.
  • ⁇ Processing Operation of PLL Circuit of First Embodiment> Next, the processing operation of the PLL circuit of this embodiment will be described. In order to satisfy the output jitter wander performance recommended by Telcordia / ITU (International Telecommunication Union Telecommunication Standardization Sector), first, a basic PLL circuit is required.
  • the PLL unit 100 reproduces a signal synchronized with the input OTN signal (Reference Clock).
  • the Phase Detector unit 101 detects a phase difference between an input signal (Reference Clock) and a reproduced signal (Recovered Clock) obtained by dividing the output of the VCO unit 107 by the Divider 108. Then, the phase detector unit 101 outputs the detected phase difference to the digital amplifier unit 102 as phase difference data (phase data / clock).
  • the Digital Amp 1 unit 102 performs amplification processing of the signal output from the Phase Detector unit 101. Then, the Digital Amp 1 unit 102 outputs the amplified signal to the Digital Amp 2 unit 103 and the ADDER unit 105.
  • the Digital Amp 2 unit 103 amplifies the signal input from the Digital Amp 1 unit 102. Then, the Digital Amp 2 unit 103 outputs the signal subjected to the amplification process to the Integrator unit 104.
  • the Integrator unit 104 performs integration processing of the secondary loop. Then, the Integrator unit 104 outputs the secondary loop signal subjected to the integration process to the ADDER unit 105.
  • the perfect integration type PLL performs frequency control in the first order loop and performs phase control in the second order loop.
  • the ADDER unit 105 adds the signals from the two loops (a first loop signal (First Loop Data / Clock) and a second loop signal (Second Loop Data / Clock)).
  • the DAC unit 106 converts the addition result from digital to analog and outputs the result as an analog signal to the VCO unit 107.
  • the VCO unit 107 generates a signal of a frequency controlled by the input analog signal.
  • two detection circuits (Jitter / Wander Detector unit 200 and Frequency Change Slope Detector unit 300) and two control circuits (PLL Feed Forward Real-time Actuator unit 400 and Automatic Phase / Frequency Detection Controller).
  • the above problem is solved by providing the part 500).
  • the first detection circuit, the Jitter / Wander Detector unit 200 receives phase comparison data (Phase Data / Clock) from the PLL unit 100 for each phase comparison period.
  • the phase comparison data is amplitude information of the phase difference between the input signal (Reference Clock) detected by the Phase Detector unit 101 and the recovered signal (Recovered Clock) obtained by dividing the output of the VCO unit 107 by the Divider 108.
  • FFT processing is used for processing of the jitter wander component.
  • the higher the FFT sampling frequency the more accurate the processing result is obtained.
  • an FFT processing device such as an expensive DSP (Digital Signal Processor) is required.
  • DSP Digital Signal Processor
  • the Jitter / Wander Detector unit 200 includes the Dithering Amp 1 unit 201 and the Dithering Amp 2 unit 205, and also includes means for reducing the load of FFT processing as described later. .
  • the Dithering Amp 1 unit 201 previously multiplies the amplitude of the jitter wander indicated by the phase comparison data by n (n ⁇ 2).
  • the dithering amp 2 unit 205 multiplies the amplitude of the jitter wander by 1 / n after the FFT processing.
  • n is a preset number of 2 or more.
  • FIG. 6 is a first diagram for explaining how to improve the accuracy of FFT processing.
  • FIG. 6 shows the output amplitude when the phase comparison data is subjected to FFT processing as it is.
  • the resolution of the jitter amplitude will be described as “3.2 ns (311.04 MHz)”.
  • a jitter of 1 bit width occurred indicates that a jitter of 3.2 ns occurred.
  • jitter of 1 bit width actually occurs only twice in 10 samplings.
  • the jitter amplitude in the output data of the actual FFT processing becomes 0 bit, that is, 0 ns by processing such as rounding off in the butterfly operation in the FFT processing.
  • FIG. 6B jitter of 1 bit width 8 times out of 10 times of sampling actually occurs.
  • the jitter amplitude in the output data of the actual FFT processing is 1 bit, ie, an amplitude of 3.2 ns.
  • FIG. 7 is a second diagram for explaining how to improve the accuracy of FFT processing.
  • the jitter amplitude can be detected even with a resolution less than the period.
  • the Digital Filter unit 202 performs band limitation based on the frequency range in which the FFT processing is performed.
  • the FFT processing unit 203 performs FFT processing on the output of the digital filter unit 202. Furthermore, the Absolute unit 204 converts the complex number output from the FFT processing unit 203 into an absolute value and outputs it.
  • the Dithering Amp 2 unit 205 multiplies the amplitude of the jitter wander after FFT processing by 1 / n and outputs the result to the PLL Feed Forward Real-time Actuator unit 400 as jitter wander information (Jitter / Wander Information).
  • the load on the FFT processing in the FFT processing unit 203 is reduced. As a result, the above processing can be performed even with an FFT processing device such as an inexpensive DSP (Digital Signal Processor).
  • FIG. 1 A processing image for reducing the load of the FFT processing is shown in FIG.
  • FFT points of 1000 to 10000 are required.
  • an expensive DSP or a field programmable gate array (FPGA) is required.
  • FFT processing is performed in a band of 10 Hz or more, when FFT processing is performed in 1 Hz point units, FFT processing is performed at 10 Hz ⁇ 11 Hz ⁇ 12 Hz ⁇ 13 Hz... Or 100 Hz ⁇ 101 Hz ⁇ 102 Hz. This may be excessive processing in the FFT processing required in the present embodiment.
  • FFT division processing is performed to avoid the price increase of the PLL circuit due to the occurrence of such excessive processing.
  • the FFT division processing is processing to change the sampling frequency for each FFT frequency as shown in FIG.
  • the FFT division processing reduces the number of FFT points to about 1/3 to 1/26 of that of the normal processing.
  • the FFT band is divided by LOG decade scale units. In the 100 Hz to 1 kHz band, FFT processing with a resolution of 78 Hz is performed by setting the FFT sampling frequency to 10 kHz as in the conventional case and setting the number of points to 128 points.
  • FFT processing with a 7.8 Hz resolution is performed by setting the FFT sampling frequency to 1/10 the conventional 1 kHz and setting the number of points to 128 points.
  • the increase of the Digital Filter unit 202 has no significant influence on the overall processing.
  • the FFT process is originally performed, since the finite length sampling data is treated as infinite length sampling data, discontinuous points are always generated at the start point and the end point of the finite length sampling data. For this reason, a window function is generally used to reduce false detection of jitter wander that may occur due to the discontinuities.
  • FFT division processing shown in FIG. 8 is adopted, a region where jitter / wander error detection may occur due to the presence of discontinuous points of finite-length sampling data is not used for FFT processing. Therefore, it is not necessary to use a window function in the present embodiment.
  • the Jitter / Wander Detector unit 200 outputs PLL parameters based on the jitter wander information (Jitter / Wander Information) detected and processed in real time according to the above procedure to the PLL Feed Forward Real-time Actuator unit 400.
  • the details of the control of the PLL unit 100 by the jitter wander information detected and analyzed in real time by the Jitter / Wander Detector unit 200 are processed by the PLL Feed Forward Real-time Actuator unit 400 which is the first control circuit.
  • the Frequency Change Slope Detector 300 Similar to the Jitter / Wander Detector unit 200, the Frequency Change Slope Detector unit 300, which is a second detection circuit, receives phase comparison data (Phase Data / Clock) from the PLL unit 100 for each phase comparison period.
  • the Frequency Change Slope Detector unit 300 detects a sudden change in frequency by measuring the amount of phase change indicated by the phase comparison data in an arbitrary time interval. Specifically, the Compare unit 302 compares the past phase comparison data from the TAP unit 301 capable of holding the phase comparison data for each phase comparison period with the current phase comparison data from the PLL unit 100. Then, the Frequency Change Slope Detector unit 300 detects the amount of phase change for each phase comparison period, substitutes the amount of phase change into the following calculation formula, and determines whether or not there is a sudden change in frequency.
  • Phase Threshold unit 303 determines whether the phase variation amount output from the Compare unit 302 is equal to or greater than the threshold value, based on a phase variation threshold value (frequency sudden change threshold value) set from the outside.
  • the phase threshold unit 303 then generates frequency change information (frequency change information) indicating that the frequency has suddenly changed, when the phase change amount output from the compare unit 302 is equal to or greater than the threshold, as a PLL feed forward real-time actuator unit.
  • the PLL Feed Forward Real-time Actuator unit 400 causes the operation of the PLL unit 100 to quickly follow rapid changes in frequency.
  • the PLL Feed Forward Real-time Actuator unit 400 performs reset control of the Phase Detector unit 101 and the Integrator unit 104 in the PLL unit 100 based on frequency change information.
  • the phase detector unit 101 clears the frequency information, and starts synchronization (detection) from the frequency immediately after the reset.
  • the Integrator unit 104 since the phase information of the Integrator unit 104 is cleared by performing the reset control of the Integrator unit 104 when the power is turned on, the Integrator unit 104 starts synchronization (accumulation) with the phase immediately after the reset. Furthermore, the PLL Feed Forward Real-time Actuator unit 400 controls the amplifier gains of the Digital Amp 1 unit 102 and the Digital Amp 2 unit 103 in the PLL unit 100 in real time. As described above, the Frequency Change Slope Detector unit 300 makes the operation of the PLL unit 100 follow the rapid change of the frequency at high speed, based on the frequency change information detected and processed in real time.
  • the PLL unit 100 can suppress a line failure that may occur when the frequency of the SDH signal or Ethernet signal changes suddenly, or a frequency abnormality alarm that may occur when recovering from the failure in multistage connection.
  • the details of the control of the PLL unit 100 based on the frequency variation information detected and processed in real time by the Frequency Change Slope Detector unit 300 will be described in the section of processing operation of the PLL Feed Forward Real-time Actuator unit 400 below.
  • the PLL Feed Forward Real-time Actuator unit 400 which is the first control circuit, receives the jitter wander information (Jitter / Wander Information) input from the Jitter / Wander Detector unit 200 and the Frequency Change Slope Detector unit 300. Frequency change information is collected. Then, the PLL Feed Forward Real-time Actuator unit 400 controls the PLL unit 100 in accordance with the information. First, a procedure in which the Real-time Actuator unit 400 controls the PLL 100 unit according to the jitter wander information from the Jitter / Wander Detector unit 200 will be described.
  • the Jitter / Wander Detector unit 200 outputs the result of FFT analysis as jitter wander information.
  • the FFT analysis result is frequency information and amplitude information for each FFT point.
  • the amplitude information of the jitter is expressed in units of PLL sampling period (3.2 ns) 1 bit.
  • the PLL sampling period is the reciprocal of the PLL sampling frequency (the number of times the phase difference is sampled in one second). In this embodiment, since the PLL sampling frequency is 311.04 MHz, the PLL sampling period is 3.2 ns. That is, the jitter wander amplitude per 1 bit of amplitude information is described as 3.2 ns.
  • the jitter / wander suppression characteristic of the PLL unit 100 has a slope of ⁇ 20 dB / decade.
  • Thin dotted lines indicate ITU-T O. It is a filter characteristic of a jitter measuring instrument recommended at 172.
  • the combined characteristic combining these two jitter / wander suppression characteristics is a characteristic shown by a thick dotted line (Total (LPF + HPF shown in FIG. 9) .
  • the thick dotted line in FIG. 9 indicates that there is jitter suppression performance of ⁇ 66 dB in the frequency range of 10 Hz to 20 kHz.
  • the actual characteristics include device errors of the PLL circuit and measurement errors of the measuring instrument. Therefore, considering these errors as a margin, the actual jitter suppression amount obtained at the point where the jitter suppression amount is “ ⁇ 66 dB” on the graph is approximately “ ⁇ 50 dB” (thick in FIG. 9).
  • FIGS. 10 to 12 show the relationship between the input jitter frequency and the amplitude and the output measurement jitter frequency and the amplitude with respect to the device under test (DUT).
  • 1 UI is the STM 64 rate (9953.28 MHz)
  • 0.05 UIp-p which is an internal standard of the DUT is as follows.
  • the jitter standard is defined as "0.3 UIp-p or less”.
  • the residual jitter wander component of the OTN / SDH device itself is “0.1 UIp-p”
  • the residual jitter wander component of the jitter measuring instrument is "0.1 UIp-p”.
  • the margin in the remaining "0.1 UIp-p” it is necessary to suppress jitter and wander to "0.05 UIp-p”.
  • the internal standard of the DUT is "0.05 UIp-p".
  • FIG. 10 shows the output measurement results when the input jitter wander frequency is 10 Hz and the input jitter wander amplitude is 311.04 MHz 1 bit (32 UIp-p). Since the jitter amplitude at this time is “0.1 UIp-p”, it can not satisfy the “0.05 UIp-p” within the DUT internal standard.
  • the vertical axis of the bar graph indicates the jitter wander amplitude.
  • 32 UIp-p (311.04 MHz 1 bit) means that the amplitude of the jitter wander is 32 UIp-p and the amplitude is 1 bit (3.2 ns) when the PLL sampling frequency is 311.04 MHz. Indicates that.
  • FIG. 10 shows the output measurement results when the input jitter wander frequency is 10 Hz and the input jitter wander amplitude is 311.04 MHz 1 bit (32 UIp-p). Since the jitter amplitude at this time is “0.1 UIp-p”, it can not satisfy the “0.05 UIp-p
  • FIG. 11 shows an output measurement result in the case where the input jitter wander frequency is 50 Hz and the input jitter wander amplitude is 311.04 MHz 4 bits (128 UIp-p).
  • FIG. 12 shows the output measurement results when the input jitter wander frequency is 100 Hz and the input jitter wander amplitude is 311.04 MHz 2 bits (64 UIp-p). As shown in FIGS. 10 to 12, none of the output measurement results can be satisfied within the DUT internal standard “0.05 UIp-p”.
  • FIGS. 13 to 15 are first to third diagrams showing the relationship between the input jitter frequency and the amplitude and the output measurement jitter frequency and the amplitude with respect to the device under test (DUT) according to the embodiment of the present invention. is there.
  • “default fc” means an initial value (10 Hz) of fc.
  • a specific example 1 is the case where the jitter wander frequency is 10 Hz and the jitter wander amplitude is PLL sampling period 1 bit generation (corresponding to 32 UIp-p) (FIG. 13A).
  • a jitter wander suppression characteristic of ⁇ 56 dB can be obtained with a 10 Hz jitter wander.
  • the jitter / wander suppression combining characteristic in this case is as shown in FIG. Then, the jitter wander amplitude satisfies the required value of 0.05 UIp-p (FIG. 13 (e)).
  • the second specific example is the case where the jitter wander frequency is 50 Hz and the jitter wander amplitude is PLL sampling period 4-bit generation (corresponding to 128 UIp-p) (FIG. 14A).
  • the jitter wander suppression performance in order to suppress the jitter wander amplitude to "0.05 UIp-p" or less, since 20 Log (0.05 / 128) ⁇ -68 dB, the jitter wander suppression performance of "-68 dB or less" is necessary.
  • ( ⁇ 68 dB) ⁇ ( ⁇ 50 dB) ⁇ 18 dB, it is necessary to improve the jitter wander suppression performance by 18 dB.
  • a jitter wander suppression characteristic of ⁇ 68 dB can be obtained with a 50 Hz jitter wander.
  • the jitter / wander suppression combining characteristic in this case is as shown in FIG.
  • the jitter wander amplitude satisfies the required value 0.05 UIp-p (FIG. 14 (e)).
  • Example 3 is the case where the jitter wander frequency is 100 Hz and the jitter wander amplitude is PLL sampling period 2 bit generation (corresponding to 64 UIp-p) (FIG. 15A).
  • the jitter wander suppression performance of "-62 dB" or less is required.
  • a jitter / wander suppression characteristic of ⁇ 62 dB can be obtained at 100 Hz.
  • the jitter / wander suppression combining characteristic in this case is as shown in FIG.
  • the jitter wander amplitude satisfies the required value of 0.05 UIp-p (FIG. 16E).
  • the DUT satisfies 0.05 UIp-p, which is an internal standard of the jitter wander amplitude.
  • Equation 5 represents the slope of the jitter / wander suppression characteristic shown in FIG. 9, in which the frequency is plotted on the horizontal axis and the amplitude on the vertical axis.
  • -20 dB / decade indicates the attenuation factor of the LPF in the region above the cutoff frequency
  • V1 and V2 indicate the jitter wander amplitude
  • the PLL Feed Forward Real-time Actuator unit 400 can perform jitter wander suppression in real time.
  • the PLL Feed Forward Real-time Actuator unit 400 further performs PLL control according to the frequency fluctuation information from the Frequency Change Slope Detector unit 300.
  • the PLL Feed Forward Real-time Actuator unit 400 resets the Phase Detector unit 101 in the PLL unit 100 according to frequency fluctuation information in order to cause the PLL unit 100 to track at high speed.
  • the PLL Feed Forward Real-time Actuator unit 400 controls the amplifier gains of the Digital Amp 1 unit 102 and the Digital Amp 2 unit 103 in the PLL unit 100 in real time. This enables the PLL unit 100 to operate at high speed following the frequency.
  • FIG. 5 shows an Integrator Reset signal. This signal is a function for causing the PLL unit 100 to follow at high speed when the PLL unit 100 starts operation from power on (Power Up) or the like.
  • FIG. 16 A specific example in the case where sudden change of frequency occurs actually is shown in FIG.
  • phase fluctuation amount exceeds 1 ⁇ s, which is an allowance determined from the OTN asynchronous stuff memory capacity (MEM). It will damage the line. Therefore, a phase variation threshold is set in advance in the phase threshold unit 303 of the frequency change slope detector unit 300. Then, when the phase change amount exceeds the phase change threshold value, the frequency change slope detector unit 300 notifies the PLL feed forward real-time actuator unit 400 of frequency change information indicating that a sudden change in frequency has occurred. When the PLL Feed Forward Real-time Actuator unit 400 receives the notification of the frequency change information, it changes the amplifier gains of the Digital Amp 1 unit 102 and the Digital Amp 2 unit 103 in the PLL unit 100 in real time. In FIG.
  • the frequency fluctuation amount is 200 ppm
  • the allowable amount of phase fluctuation determined from the OTN asynchronous stuff memory capacity is 1 ⁇ s
  • the detection threshold is 128 bits (311.04 MHz sampling).
  • the detection threshold is set as detecting a sudden change in frequency threshold at 64 bits or more and about half of the memory capacity in accordance with the ITU-T Jitter Tolerance Mask. These can be automatically set by an Automatic Phase / Frequency Detection Controller unit 500 described later.
  • fc is changed from 10 Hz to 100 Hz when the amount of frequency fluctuation exceeds the frequency fluctuation threshold.
  • fc is calculated using the following equation.
  • the PLL Feed Forward Real-time Actuator unit 400 receives jitter wander information (Jitter / Wander Information) from the Jitter / Wander Detector unit 200. Then, the PLL Feed Forward Real-time Actuator unit 400 receives frequency change information (Frequency Change Information) from the Frequency Change Slope Detector unit 300 (step S1). Examples of jitter wander information (Jitter / Wander Information) include FFT Frequency and FFT Gain (311.04 MHz 1 bit / Dithering bit). The PLL Feed Forward Real-time Actuator unit 400 determines whether or not there is a sudden change in frequency based on Frequency Change Information (Step S2).
  • step S3 fc is calculated from the Pull-in / Hold-in Range (ppm) and Memory Depth / 2 (sec) of the DUT (step S3).
  • Memory Depth is a memory capacity for converting an OTN signal into an SDH signal or Ethernet signal.
  • step S4 the PLL Feed Forward Real-time Actuator unit 400 calculates an amplifier gain appropriate for fc calculated in step S3 (step S4).
  • step S4 the PLL Feed Forward Real-time Actuator unit 400 transmits an Integrator Reset and a Phase Detector Reset to the PLL unit 100. Integrator Reset is a signal for resetting the Integrator unit 104.
  • Phase Detector Reset is a signal for resetting the phase detector unit 101. Further, the PLL Feed Forward Real-time Actuator unit 400 transmits Amp1 Parameter and Amp2 Parameter to the PLL unit 100, and sets Amp1 and Amp2 as gains in the Digital Amp1 unit 102 and the Digital Amp2 unit 103 (step S5). . Note that Integrator Reset is performed only when the PLL unit 100 is powered on. The PLL Feed Forward Real-time Actuator unit 400 prioritizes the determination of the sudden change of the frequency in step S2. As a result, it is possible to prevent an actual line failure due to a sudden change in frequency.
  • the PLL Feed Forward Real-time Actuator unit 400 detects the maximum amplitude value (A) from the jitter wander of all FFT points (Step S6). Next, the PLL Feed Forward Real-time Actuator unit 400 calculates the jitter wander suppression gain (B) required for the maximum amplitude value (A) detected in step S6 (step S7). Next, the PLL Feed Forward Real-time Actuator unit 400 calculates the jitter wander cutoff frequency fc based on the information calculated in step S7, and sets the frequency as fc_fft (step S8). The calculation of fc is performed by Equation 6 as described above.
  • step S8 when the fc_fft calculated in step S8 is 10 Hz or more (step S9 / No), the PLL Feed Forward Real-time Actuator unit 400 does not need to raise fc, and therefore does not update the current fc value ( 10 Hz ⁇ fc; step S11). If fc calculated in step S8 is less than 10 Hz (step S9 / Yes), fc is updated (step S10). Next, the PLL Feed Forward Real-time Actuator unit 400 calculates an amplifier gain appropriate for the fc information (step S12).
  • the PLL Feed Forward Real-time Actuator unit 400 sets Amp1 and Amp2 as gains in the Digital Amp 1 unit 102 and the Digital Amp 2 unit 103, respectively (step S13).
  • the PLL circuit of the present embodiment does not mount an expensive device such as an oven-controlled crystal oscillator, and conventionally impossible wander components such as a cascade wander that may occur during multistage connection. Can be suppressed.
  • the second control circuit Automatic Phase / Frequency Detection Controller 500 has a function of automatically optimizing the operation in the Jitter / Wander Detector 200 and the Frequency Change Slope Detector 300.
  • FIG. 1 An example of processing operation (Automatic Phase / Frequency Detection Control Flow) of the Automatic Phase / Frequency Detection Controller unit 500 is shown in FIG.
  • Each user setting data (USER Setting) is input to the Automatic Phase / Frequency Detection Controller section 500 (step A1), and the number of FFT points is calculated based on each input user setting data (step A2). .
  • the following information may be mentioned.
  • Phase comparison method (eg EX-OR, SR-FF, D-FF etc.) Phase comparison frequency (Hz) PLL sampling frequency (Hz) VCO variable characteristics (ppm / V) VCO APR (ppm) Pull-in / Hold-in Range (ppm) Memory Depth (sec) FFT Frequency Band Width FFT Sampling Frequency FFT Maximum Point
  • the meaning of each user setting data is as follows.
  • the phase comparison system is a circuit system of a phase comparator.
  • the phase comparison frequency is the number of times phase comparison is performed in one second in the phase detector unit 101.
  • the PLL sampling frequency is the number of times the phase difference is sampled in one second.
  • the VCO variable characteristic is a frequency conversion gain of the VCO
  • the VCO APR Absolute Pulling Range
  • Pull-in / Hold-in Range is the frequency pull-in range of the PLL.
  • Memory Depth is a memory capacity for converting an OTN signal into an SDH signal or Ethernet signal.
  • FFT Frequency Band Width is a frequency range in which FFT analysis is performed.
  • the FFT Sampling Frequency is the number of samplings of frequency information which is also a phase difference in one second.
  • FFT Maximum Point is the maximum number of points of FFT. The “Frequency Settling Time at a Phase Threshold Point” in step A6 of FIG.
  • each user setting data is as follows.
  • Phase comparison method ⁇ D-FF Phase comparison frequency (Hz) ⁇ 100kHz PLL sampling frequency (Hz) ⁇ 311.04 MHz VCO variable characteristics (ppm / V) ⁇ 100 ppm / 1 V VCO APR (ppm) ⁇ 150 ppm Pull-in / Hold-in Range (ppm) ⁇ ⁇ 100 ppm Memory Depth (sec) ⁇ 1 ⁇ s FFT Frequency Band Width ⁇ 1 Hz to 1 kHz FFT Sampling Frequency ⁇ 10kHz FFT Maximum Point ⁇ 500 Point ⁇ Step A2; Calculation of the number of FFT points>
  • FFT Band Width Low Frequency is the frequency at the lower limit of the frequency range for FFT analysis.
  • the FFT Band Width High Frequency is the highest frequency in the frequency range for FFT analysis. Further, FFT Point is the number of points at which FFT analysis is performed. The decade number is the number of divided FFT bands.
  • the Automatic Phase / Frequency Detection Controller unit 500 determines whether the user setting data satisfies the following equation (step A21). FFT Sampling Frequency / FFT Band Width Low Frequency ⁇ FFT Max Point If the user setting data satisfies the above equation (step A21 / Yes), the Automatic Phase / Frequency Detection Controller 500 sets the FFT Point to FFT sampling Frequency / FFT Band Width Low Frequency (Step A22).
  • the FFT frequency is divided in frequency Decade units (step A23). In this case, the FFT frequency range is divided into three bands of 1 Hz to 10 Hz, 10 Hz to 100 Hz, and 100 Hz to 1 kHz.
  • the Automatic Phase / Frequency Detection Controller unit 500 calculates the cut-off frequency (fc) of the Digital Filter for FFT analysis (step A3).
  • fc cut-off frequency
  • step A3 Calculation of Cutoff Frequency of Digital Filter>
  • step A21 the Automatic Phase / Frequency Detection Controller unit 500 sets Digital Filter fc to FFT Band Width High Frequency when FFT sampling Frequency / FFT Band Width Low Frequency is smaller than FFT Max Point (Step A21 / Yes). (Step A31).
  • step A21 when the FFT sampling frequency / FFT band width low frequency is equal to or larger than the FFT Max Point (step A21 / No), the band to be subjected to the FFT analysis is divided. Then, FFT Band Width High Frequency, which is the upper limit frequency for each of the divided FFT analysis bands, is set in Digital Filter fc (step A32). For example, when the FFT frequency range is 100 Hz to 1 kHz, the FFT sampling frequency is 10 kHz, and the maximum number of FFT points is 500 points, the number of FFT points is 100 points. Therefore, the cutoff frequency is 1 kHz on the high frequency side of the FFT frequency range (step A31).
  • the FFT frequency range is 1 Hz to 1 kHz
  • the FFT sampling frequency is 10 kHz
  • the maximum number of FFT points is 500 points
  • the FFT points are 128 points ⁇ 3 bands as described above. For this reason, 1 kHz, 100 Hz, and 10 Hz, which are the highest frequencies for each of the FFT division bands, are calculated as the cutoff frequency (step A32).
  • the Automatic Phase / Frequency Detection Controller unit 500 calculates an amplifier gain for dithering processing for enhancing the accuracy of the FFT analysis (step A4).
  • the Automatic Phase / Frequency Detection Controller unit 500 sets the Dithering Amp Factor to (1 / PLL Sampling Frequency) ⁇ (1/100 ps) (step A41).
  • Dithering Amp Factor is an amplifier gain of the Dithering Amp 1 section 201.
  • an accuracy of at least "100 ps (10 Gbps 1 bit resolution)" is required. For this reason, it is necessary to add processing to the amplitude of the jitter wander so that the PLL sampling period becomes pseudo 100 ps by dithering processing.
  • the Automatic Phase / Frequency Detection Controller unit 500 calculates a phase variation threshold for frequency variation detection (step A5).
  • ⁇ Step A5; phase fluctuation threshold calculation> Memory Slip Point is a phase difference at which memory slip occurs, and is equal to Memory Depth. Jitter Tolerance Mask 311.04 MHz 64 bits is a frequency variation threshold value defined by ITU-T when the PLL sampling frequency is 311.04 MHz. This threshold is set to 1/2 of the memory capacity in consideration of the high-speed tracking speed after the phase fluctuation threshold detection.
  • the threshold is set to at least 311.04 MHz 64 bits, which is the maximum jitter amplitude on the internationally recommended Jitter Tolerance Mask, so that the input jitter component is not erroneously detected as a sudden frequency change state.
  • the Automatic Phase / Frequency Detection Controller unit 500 calculates a past data holding period for detecting a sudden change in frequency (step A6). ⁇ Step A6; Calculation of past data retention period> First, the Automatic Phase / Frequency Detection Controller unit 500 determines whether the following equation is satisfied (step A61).
  • PLL Phase Compare Time is a phase comparison period, which is the reciprocal of the phase comparison frequency.
  • TAP Interval is the number of TAPs for holding past data.
  • the past data from the TAP unit 301 capable of holding phase data can be compared with the current data from the PLL unit 100 every PLL phase comparison period.
  • the PLL circuit of this embodiment detects and processes the jitter wander component and the abrupt frequency change state in real time based on the phase comparison data of the PLL unit 100, and based on the result, the PLL circuit Control loop gain.
  • the jitter / wander suppression performance and the frequency tracking performance which are originally in a trade-off relationship, high-speed frequency tracking performance can be simultaneously realized while satisfying the jitter / wander suppression performance.
  • the PLL circuit of the first embodiment does not detect 0 stuff jitter by frequency monitoring of an SDH signal or the like, but based on phase comparison data of the PLL unit 100, performs jitter wander component in real time by FFT analysis. Detect and process.
  • the PLL circuit of the first embodiment suppresses the jitter wander by reflecting the processing result of the jitter wander component on the PLL unit 100 in real time. As a result, the PLL circuit of the first embodiment can realize the system at low cost.
  • the PLL circuit of the first embodiment detects and processes the jitter wander component in real time by FFT analysis based on the phase comparison data of the PLL unit 100 instead of predicting the occurrence of the cascade wander, The result is reflected on the PLL unit 100 in real time.
  • the PLL circuit of this embodiment can suppress the cascade wander. Also, the PLL circuit of the first embodiment detects and processes the frequency fluctuation state in real time based on the phase comparison data of the PLL unit 100. The PLL circuit of the present embodiment can secure frequency tracking performance by reflecting the result on the PLL unit 100 in real time.
  • the first embodiment described above is one of preferred embodiments of the present invention. The scope of the present invention is not limited to the above embodiment, and various changes can be made without departing from the scope of the present invention. For example, the control operation of each unit 100, 200, 300, 400, 500 constituting the PLL circuit shown in FIG. 5 described above can be executed using hardware, software, or a composite configuration of both. is there.
  • processing when processing is performed using software, it is possible to install and execute a program in which a processing sequence is recorded in a memory in a computer incorporated in dedicated hardware.
  • the program can be installed and executed on a general-purpose computer that can execute various processes.
  • the program can be recorded in advance in a hard disk or a ROM (Read Only Memory) as a recording medium.
  • the program can be stored (recorded) temporarily or permanently in a removable recording medium.
  • Such removable recording media can be provided as so-called package software.
  • the removable recording medium may be a floppy (registered trademark) disk, a compact disc read only memory (CD-ROM), a magneto optical disc (MO), a digital versatile disc (DVD), a magnetic disc, a semiconductor memory, or the like.
  • the program is installed on the computer from the removable recording medium as described above. Also, it will be wirelessly transferred from the download site to the computer. In addition, it will be transferred by wire to the computer via the network.
  • the PLL circuit in the first embodiment has been described by way of example of the configuration including the primary loop and the secondary loop. However, the circuit of the present invention may be applied to PLL circuits other than the configurations described in the embodiments.
  • FIG. 19 is a diagram showing a configuration of a circuit of the second embodiment of the present invention.
  • the circuit 900 illustrated in FIG. 19 includes a control unit 901.
  • a PLL unit (not shown) regenerates the clock of the SDH signal or Ethernet signal from the OTN signal.
  • the control unit 901 processes the jitter wander component and the frequency fluctuation state based on phase comparison data 902 output from a PLL unit (not shown).
  • the control unit 901 outputs a signal 903 for controlling the loop gain of the PLL unit (not shown) based on the processing result. That is, the phase comparison data 902 of the PLL unit that recovers the clock of the SDH signal or the Ethernet signal from the OTN signal is input to the control unit 901 of the circuit 900 of the second embodiment. Then, the control unit 901 detects and processes the jitter wander component and the sudden frequency change state in real time based on the input phase comparison data 902. Then, based on the result, the control unit 901 outputs a signal 903 for controlling the loop gain of the PLL unit.
  • the circuit according to the second embodiment simultaneously achieves high-speed frequency tracking performance while satisfying jitter and wander suppression performance with respect to jitter wander suppression performance and frequency tracking performance that are originally in a trade-off relationship.
  • Control signals can be output.
  • Phase Detector unit 102 Digital Amp 1 unit 103 Digital Amp 2 unit 104 Integrator unit 105 ADDER unit 106 DAC unit 107 VCO unit 108 Divider unit 201 Dithering Amp 1 unit 202 Digital Filter unit 203 FFT processing unit 204 Absolute unit 205 Dithering Amp 2 unit 301 TAP unit 301 302 Compare unit 303 Phase Threshold unit 900 Circuit of the second embodiment 901 Control unit 902 Phase comparison data 903 Signal for controlling loop gain

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

ジッタ・ワンダ抑圧性能を満足しつつ，高速な周波数追従性能を実現することが可能な回路を提供するために，回路は，OTN（Optical Transport Network）信号からSDH（Synchronous Digital Hierarchy）信号またはEthernet 信号のクロックを再生するPLL 手段（100）の位相比較データに基づいてジッタ・ワンダ成分（200）及び周波数変動状態（300）を処理した結果に基づいて，PLL 手段のループゲインを制御する。

Description

回路、制御システム、制御方法及びプログラムを記録したコンピュータ読み取り可能な記録媒体
　本願発明は、ジッタ・ワンダ抑圧機能と周波数追従機能との両方を兼ね備えた回路、制御システム、制御方法及びプログラムを記録したコンピュータ読み取り可能な記録媒体に関する。
　ＯＴＮ（Ｏｐｔｉｃａｌ　Ｔｒａｎｓｐｏｒｔ　Ｎｅｔｗｏｒｋ）信号からＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ　Ｄｉｇｉｔａｌ　Ｈｉｅｒａｒｃｈｙ）信号またはＥｔｈｅｒｎｅｔ（登録商標）信号のクロックを再生する場合は、非同期スタッフ多重に起因する高周波ジッタ成分と低周波ワンダ成分との両方が発生する。
　高周波ジッタと低周波ワンダとの抑圧にあたっては、以下の４つの問題がある。
　図１は、本願発明に関連するＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路で発生する第１の問題を説明するための図である。第１の問題は、図１に示すように、非同期スタッフ多重方式の宿命である、０（ゼロ）スタッフ時におけるジッタ・ワンダ（Ｗａｉｔｉｎｇ　Ｔｉｍｅ　Ｊｉｔｔｅｒ／Ｗａｎｄｅｒ）が発生することである。
　図１~図４において、ＯＴＵ（Ｏｐｔｉｃａｌ　Ｔｒａｎｓｐｏｒｔ　Ｕｎｉｔ）３は、ＯＴＮで規定された約４０Ｇｂ／ｓの速度を持つ光インタフェースである。ＳＴＭ（Ｓｙｎｃｈｒｏｎｏｕｓ　Ｔｒａｎｓｐｏｒｔ　Ｍｏｄｕｌｅ）−６４及び１０ＧｂＥ（Ｇｉｇａｂｉｔ　Ｅｔｈｅｒｎｅｔ）は、それぞれＳＤＨ及びＥｔｈｅｒｎｅｔで規定される、いずれも約１０Ｇｂ／ｓの速度のインタフェースである。
　本来、スタッフ多重方式においては、ＯＴＮ信号とＳＤＨ信号またはＥｔｈｅｒｎｅｔ信号の周波数を監視すれば、最適なＰＬＬ遮断周波数を算出できる。しかし、周波数の監視のためには高精度発振器（オーブン制御水晶発振器）もしくは外部同期用クロック（いわゆるＢｕｉｌｄｉｎｇ　Ｉｎｔｅｇｒａｔｅｄ　Ｔｉｍｉｎｇ　Ｓｕｐｐｌｙ，Ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ　Ｓｕｐｐｌｙ　Ｕｎｉｔ　ｏｒ　Ｃｌｏｃｋ　Ｓｕｐｐｌｙ　Ｍｏｄｕｌｅからの高精度クロック）が必要となる。このため、システムが非常に高価となってしまう。
　また、仮に０スタッフ時におけるジッタ・ワンダ抑圧のためにＰＬＬ遮断周波数を小さくした場合、ＰＬＬ回路の周波数追従能力が低下する。この場合、ＰＬＬ回路の出力ワンダが増加してしまう。
　図２は、本願発明に関連するＰＬＬ回路で発生する第２の問題を説明するための図である。第２の問題は、再生信号のメモリスリップによって、回線障害が発生する場合があるということである。
　図２に示すように、ＯＴＮ信号からＳＤＨ信号またはＥｔｈｅｒｎｅｔ信号を再生する場合、周波数調整用（すなわちクロック載せ換え用）のメモリが使用される。しかし、ＳＤＨ信号またはＥｔｈｅｒｎｅｔ信号が常にＯＴＮ信号に追従していないと、メモリオーバーフローまたはアンダーフローによる再生信号のメモリスリップが発生する。その結果、最終的に回線障害が発生する場合がある。
　この場合、周波数追従速度を上げれば第２の問題は解決される。しかし、その代わりに、ジッタ・ワンダ抑圧性能が失われてしまう。
　図３は、本願発明に関連するＰＬＬ回路で発生する第３の問題を説明するための図である。第３の問題は、ＳＤＨ信号またはＥｔｈｅｒｎｅｔ信号を図３に示すように多段接続（カスケード接続もしくはタンデム接続）した場合、ワンダが重畳してしまい、ＳＤＨまたはＥｔｈｅｒｎｅｔ再生信号のメモリスリップが発生する場合があるということである。
　多段接続により発生するワンダは、第１の問題で説明したスタッフ多重方式で発生するワンダとは異なり、ＰＬＬ自身のジッタ・ワンダ成分及びネットワークワンダ成分の双方に大きく依存する。
　しかしながら、ＰＬＬ自身のジッタ・ワンダ成分及びネットワークワンダのジッタ・ワンダ成分をシミュレーションするためには，数多くのパラメータの全ての組み合わせを計算する必要がある。
　このため、多段接続によるワンダを事前に算出することは非常に困難である。
　図４は、本願発明に関連するＰＬＬ回路で発生する第４の問題を説明するための図である。第４の問題は、障害状態にあったシステムが復旧した場合に、その復旧したシステムの出力周波数の異常が発生し、それが後段の全てのシステムにおいて時間差で発生する場合があるということである。第４の問題は、図４に示すように、ＳＤＨ信号またはＥｔｈｅｒｎｅｔ信号を多段接続した図３と同様の構成において発生する場合がある。この問題は、第２の問題と同様、周波数追従速度を上げれば解決できる。しかし、その代わり、ジッタ・ワンダ抑圧性能が失われてしまう。
　このようなことから、ジッタ・ワンダ抑圧性能を満足しつつ、高速な周波数追従性能を実現することが可能なシステムの開発が必要とされている。
　なお、本願発明に関連する文献として、Ｔｒａｎｓｉｅｎｔ　Ｗａｎｄｅｒ成分（入力位相跳躍成分）のみを自動検出し、出力位相を入力位相変動前の位相に立て直す技術について開示された文献がある（例えば、特許文献１参照）。
　また、位相誤差を小さくでき、かつ高周波ジッタ成分および低周波ワンダ成分を同時に抑圧することができる技術について開示された文献がある（例えば、特許文献２参照）。
特開２００６−１４０１０号公報 特開２００６−３３２９６４号公報
　しかし、上記特許文献１、２には、ジッタ・ワンダ抑圧性能を満足しつつ、高速な周波数追従性能を実現する点については何ら記載されておらず、その必要性についても示唆されていない。
　本願発明は、上述した課題を解決するための回路、制御システム、制御方法及びプログラムを記録したコンピュータ読み取り可能な記録媒体を提供することを目的とする。
　かかる目的を達成するために、本願発明は、以下の特徴を有する。
　＜回路＞
　本願発明にかかる回路は、ＯＴＮ信号からＳＤＨ信号またはＥｔｈｅｒｎｅｔ信号のクロックを再生するＰＬＬ手段の位相比較データに基づいてジッタ・ワンダ成分及び周波数変動状態を処理した結果に基づいて、ＰＬＬ手段のループゲインを制御する制御手段を備える。
　＜制御システム＞
　本願発明にかかる制御システムは、ＯＴＮ信号からＳＤＨ信号またはＥｔｈｅｒｎｅｔ信号のクロックを再生するＰＬＬ手段の位相比較データに基づいてジッタ・ワンダ成分及び周波数変動状態を処理した結果に基づいて、ＰＬＬ手段のループゲインを制御する。
　＜制御方法＞
　本願発明にかかる制御方法は、ＯＴＮ信号からＳＤＨ信号またはＥｔｈｅｒｎｅｔ信号のクロックを再生するＰＬＬ手段の位相比較データに基づいてジッタ・ワンダ成分及び周波数変動状態を処理した結果に基づいて、ＰＬＬ手段のループゲインを制御する。
　＜プログラムを記録したコンピュータ読み取り可能な記録媒体＞
　本願発明にかかるプログラムを記録したコンピュータ読み取り可能な記録媒体は、ＯＴＮ信号からＳＤＨ信号またはＥｔｈｅｒｎｅｔ信号のクロックを再生するＰＬＬ手段の位相比較データに基づいてジッタ・ワンダ成分及び周波数変動状態を処理した結果に基づいて、ＰＬＬ手段のループゲインを制御する処理を、コンピュータに実行させるプログラムを記録している。
　本願発明によれば、ジッタ・ワンダ抑圧性能を満足しつつ、高速な周波数追従性能を実現することができる。
本願発明に関連するＰＬＬ回路で発生する問題点を説明するための第１の図である。 本願発明に関連するＰＬＬ回路で発生する問題点を説明するための第２の図である。 本願発明に関連するＰＬＬ回路で発生する問題点を説明するための第３の図である。 本願発明に関連するＰＬＬ回路で発生する問題点を説明するための第４の図である。 本願発明の第１の実施形態のＰＬＬ回路の構成例を示す図である。 ＦＦＴ処理の高精度化を説明するための第１の図である。 ＦＦＴ処理の高精度化を説明するための第２の図である。 ＦＦＴ処理の負荷軽減化を説明するための図である。 ＰＬＬ部のジッタ・ワンダ抑圧特性とジッタ計測器内ハイパスフィルタとの合成特性を示す図である。 被計測対象物（ＤＵＴ：Ｄｅｖｉｃｅ　Ｕｎｄｅｒ　Ｔｅｓｔ）に対する入力ジッタ周波数及び振幅と出力計測ジッタ周波数及び振幅の関係を示す第１の図である。 被計測対象物（ＤＵＴ：Ｄｅｖｉｃｅ　Ｕｎｄｅｒ　Ｔｅｓｔ）に対する入力ジッタ周波数及び振幅と出力計測ジッタ周波数及び振幅の関係を示す第２の図である。 被計測対象物（ＤＵＴ：Ｄｅｖｉｃｅ　Ｕｎｄｅｒ　Ｔｅｓｔ）に対する入力ジッタ周波数及び振幅と出力計測ジッタ周波数及び振幅の関係を示す第３の図である。 本願発明の実施形態における、被計測対象物（ＤＵＴ：Ｄｅｖｉｃｅ　Ｕｎｄｅｒ　Ｔｅｓｔ）に対する入力ジッタ周波数及び振幅と出力計測ジッタ周波数及び振幅の関係を示す第１の図である。 本願発明の実施形態における、被計測対象物（ＤＵＴ：Ｄｅｖｉｃｅ　Ｕｎｄｅｒ　Ｔｅｓｔ）に対する入力ジッタ周波数及び振幅と出力計測ジッタ周波数及び振幅の関係を示す第２の図である。 本願発明の実施形態における、被計測対象物（ＤＵＴ：Ｄｅｖｉｃｅ　Ｕｎｄｅｒ　Ｔｅｓｔ）に対する入力ジッタ周波数及び振幅と出力計測ジッタ周波数及び振幅の関係を示す第３の図である。 周波数急変が発生した場合の具体例を示す図である。 ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部の処理動作例を示す図である。 Ａｕｔｏｍａｔｉｃ　Ｐｈａｓｅ／Ｆｒｅｑｕｅｎｃｙ　Ｄｅｔｅｃｔｉｏｎ　Ｃｏｎｔｒｏｌｌｅｒ部の処理動作例を示す図である。 本願発明の第２の実施形態の回路の構成を示す図である。
　＜本願発明の実施形態の回路の概要＞
　本願発明の第１の実施形態は、本願発明の回路を、ＰＬＬ回路に適用したものである。
　図５は、本願発明の第１の実施形態のＰＬＬ回路の構成例を示す図である。まず、図５を参照しながら、第１の実施形態のＰＬＬ回路の概要について説明する。
　第１の実施形態のＰＬＬ回路は、ＯＴＮ信号からＳＤＨ信号またはＥｔｈｅｒｎｅｔ信号のクロックを再生するＰＬＬ部１００の位相比較データに基づいて、ジッタ・ワンダ成分及び周波数変動状態を検出して処理する。そして、第１の実施形態のＰＬＬ回路は、その結果に基づいて、ＰＬＬ部１００のループゲインを制御する。
　具体的には、第１の実施形態のＰＬＬ回路は、Ｊｉｔｔｅｒ／Ｗａｎｄｅｒ　Ｄｅｔｅｃｔｏｒ部２００と、Ｆｒｅｑｕｅｎｃｙ　Ｃｈａｎｇｅ　Ｓｌｏｐｅ　Ｄｅｔｅｃｔｏｒ部３００と、ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００と、を備える。Ｊｉｔｔｅｒ／Ｗａｎｄｅｒ　Ｄｅｔｅｃｔｏｒ部２００は、ジッタ・ワンダ成分を検出して処理し、ジッタ・ワンダ情報を生成する。Ｆｒｅｑｕｅｎｃｙ　Ｃｈａｎｇｅ　Ｓｌｏｐｅ　Ｄｅｔｅｃｔｏｒ部３００は、周波数変動状態を検出して処理し、周波数変動情報を生成する。ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００は、ジッタ・ワンダ情報、及び、周波数変動情報に基づいて、ＰＬＬ部のループゲインを制御する。
　これにより、第１の実施形態のＰＬＬ回路は、ジッタ・ワンダ抑圧性能を満足しつつ、高速な周波数追従性能を実現することができる。以下、添付図面を参照しながら、第１の実施形態のＰＬＬ回路について詳細に説明する。
　以下では、まず各部の構成を説明し、その後にそれぞれの動作を説明する。
　＜ＰＬＬ回路の構成＞
　まず、図５を参照しながら、第１の実施形態のＰＬＬ回路の構成について説明する。
　本実施形態のＰＬＬ回路は、ＯＴＵ３信号（４３．０１８４１３５５９ＧＨｚ）から、ＳＤＨクロック（６２２．０８ＭＨｚ）またはＥｔｈｅｒｎｅｔクロック（６４４．５３１２５ＭＨｚ）を再生するＦｅｅｄ　Ｆｏｒｗａｒｄ型ＰＬＬ回路である。
　第１の実施形態のＰＬＬ回路は、ＰＬＬ部１００と、Ｊｉｔｔｅｒ／Ｗａｎｄｅｒ　Ｄｅｔｅｃｔｏｒ部２００と、Ｆｒｅｑｕｅｎｃｙ　Ｃｈａｎｇｅ　Ｓｌｏｐｅ　Ｄｅｔｅｃｔｏｒ部３００と、ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００と、Ａｕｔｏｍａｔｉｃ　Ｐｈａｓｅ／Ｆｒｅｑｕｅｎｃｙ　Ｄｅｔｅｃｔｉｏｎ　Ｃｏｎｔｒｏｌｌｅｒ部５００と、を備える。
　ＰＬＬ部１００は、外部からの制御パラメータでダイナミックに動作可能な、一般的な完全積分型ディジタルＰＬＬである。
　Ｊｉｔｔｅｒ／Ｗａｎｄｅｒ　Ｄｅｔｅｃｔｏｒ部２００は、ＦＦＴ（Ｆａｓｔ　Ｆｏｕｒｉｅｒ　Ｔｒａｎｓｆｏｒｍ）により、ＰＬＬ部１００の位相比較データ（Ｐｈａｓｅ　Ｄａｔａ／Ｃｌｏｃｋ）からジッタ・ワンダ成分をリアルタイムに検出して処理する。
　Ｆｒｅｑｕｅｎｃｙ　Ｃｈａｎｇｅ　Ｓｌｏｐｅ　Ｄｅｔｅｃｔｏｒ部３００は、ＰＬＬ部１００の位相比較データ（Ｐｈａｓｅ　Ｄａｔａ／Ｃｌｏｃｋ）から周波数の変動傾き（周波数変動状態）をリアルタイムに検出して処理する。
　ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００は、Ｊｉｔｔｅｒ／Ｗａｎｄｅｒ　Ｄｅｔｅｃｔｏｒ部２００からのジッタ・ワンダ情報（Ｊｉｔｔｅｒ／Ｗａｎｄｅｒ　Ｉｎｆｏｒｍａｔｉｏｎ）、及び、Ｆｒｅｑｕｅｎｃｙ　Ｃｈａｎｇｅ　Ｓｌｏｐｅ　Ｄｅｔｅｃｔｏｒ部３００からの周波数変動情報（Ｆｒｅｑｕｅｎｃｙ　Ｃｈａｎｇｅ　Ｉｎｆｏｒｍａｔｉｏｎ）に基づいて、ＰＬＬ部１００内のループゲインをリアルタイムに制御する。
　Ａｕｔｏｍａｔｉｃ　Ｐｈａｓｅ／Ｆｒｅｑｕｅｎｃｙ　Ｄｅｔｅｃｔｉｏｎ　Ｃｏｎｔｒｏｌｌｅｒ部５００は、Ｊｉｔｔｅｒ／Ｗａｎｄｅｒ　Ｄｅｔｅｃｔｏｒ部２００及びＦｒｅｑｕｅｎｃｙ　Ｃｈａｎｇｅ　Ｓｌｏｐｅ　Ｄｅｔｅｃｔｏｒ部３００の動作を、各ユーザ設定データ（ＵＳＥＲ　Ｓｅｔｔｉｎｇ）に基づいて自動的に制御するための情報を生成する。各ユーザ設定データ（ＵＳＥＲ　Ｓｅｔｔｉｎｇ）としては、図５に示すように、以下の情報が挙げられる。
　ＰＬＬ　Ｄｅｖｉｃｅ　Ｐａｒａｍｅｔｅｒ（ｅ．ｇ．ＶＣＯ　ｇａｉｎ　ｅｔｃ．）
　ＦＦＴ　Ｆｒｅｑｕｅｎｃｙ　Ｂａｎｄ　Ｗｉｄｔｈ
　ＦＦＴ　Ｓａｍｐｌｉｎｇ　Ｆｒｅｑｕｅｎｃｙ
　ＦＦＴ　Ｍａｘｉｍｕｍ　Ｐｏｉｎｔ
　これらの情報は、後に説明する図１８の処理で使用される。
　ＰＬＬ　Ｄｅｖｉｃｅ　Ｐａｒａｍｅｔｅｒは、ＰＬＬの設計パラメータである。ＦＦＴ　Ｆｒｅｑｕｅｎｃｙ　Ｂａｎｄ　Ｗｉｄｔｈは、ＦＦＴの算出範囲である。ＦＦＴ　Ｓａｍｐｌｉｎｇ　Ｆｒｅｑｕｅｎｃｙは、位相差でもある周波数情報を、１秒間にサンプリングする回数である。ＦＦＴ　Ｍａｘｉｍｕｍ　Ｐｏｉｎｔは、ＦＦＴのポイント数である。
　第１の実施形態のＰＬＬ回路の構成を図５に示す。本実施形態のＰＬＬ回路は、ＰＬＬ部１００の位相比較データ（Ｐｈａｓｅ　Ｄａｔａ／Ｃｌｏｃｋ）からジッタ・ワンダ成分及び周波数変動状態をリアルタイムに検出して処理する。そして、第１の実施形態のＰＬＬ回路は、その結果をリアルタイムにＰＬＬ部１００に反映することが可能なＦｅｅｄ　Ｆｏｒｗａｒｄ型ＰＬＬ回路を構成する。その結果、第１の実施形態のＰＬＬ回路は、本来トレードオフ関係であるジッタ・ワンダ抑圧性能と周波数追従性能とについて、ジッタ・ワンダ抑圧性能を満足しつつ、高速な周波数追従性能を実現する。
　＜ＰＬＬ部１００の構成＞
　次に、ＰＬＬ部１００の構成について説明する。
　ＰＬＬ部１００は、Ｐｈａｓｅ　Ｄｅｔｅｃｔｏｒ部１０１と、Ｄｉｇｉｔａｌ　Ａｍｐ１部１０２と、Ｄｉｇｉｔａｌ　Ａｍｐ２部１０３と、Ｉｎｔｅｇｒａｔｏｒ部１０４と、ＡＤＤＥＲ部１０５と、ＤＡＣ部１０６と、ＶＣＯ部１０７と、Ｄｉｖｉｄｅｒ部１０８と、を備える。
　Ｐｈａｓｅ　Ｄｅｔｅｃｔｏｒ部１０１は、入力信号（Ｒｅｆｅｒｅｎｃｅ　Ｃｌｏｃｋ）とＶＣＯ再生信号（Ｒｅｃｏｖｅｒｅｄ　Ｃｌｏｃｋ）との位相差を検出する。
　Ｄｉｇｉｔａｌ　Ａｍｐ１部１０２は、Ｐｈａｓｅ　Ｄｅｔｅｃｔｏｒ部１０１から出力された信号を増幅し、ＡＤＤＥＲ部１０５に入力する。
　Ｄｉｇｉｔａｌ　Ａｍｐ２部１０３は、Ｄｉｇｉｔａｌ　Ａｍｐ１部１０２から出力された信号を増幅し、Ｉｎｔｅｇｒａｔｏｒ部１０４に入力する。
　Ｉｎｔｅｇｒａｔｏｒ部１０４は、Ｄｉｇｉｔａｌ　Ａｍｐ２部１０３から出力された信号の積分処理を行い、ＡＤＤＥＲ部１０５に入力する。
　ＡＤＤＥＲ部１０５は、Ｄｉｇｉｔａｌ　Ａｍｐ１部１０２から出力される信号とＩｎｔｅｇｒａｔｏｒ部１０４から出力される信号とを加算処理し、その結果をディジタル信号として出力する。
　ＤＡＣ部１０６は、ＡＤＤＥＲ部１０５から入力されたディジタル信号をアナログ信号に変換する。
　ＶＣＯ部１０７は、ＤＡＣ部１０６から出力されたアナログ信号に基づいて出力周波数を変化させる。
　Ｄｉｖｉｄｅｒ部１０８は、ＶＣＯ部１０７からの出力信号を分周する。
　ＰＬＬ部１００において、Ｐｈａｓｅ　Ｄｅｔｅｃｔｏｒ部１０１、Ｄｉｇｉｔａｌ　Ａｍｐ１部１０２、Ｄｉｇｉｔａｌ　Ａｍｐ２部１０３及びＩｎｔｅｇｒａｔｏｒ部１０４は、アンプゲインなどのパラメータを外部からＤｙｎａｍｉｃに制御可能なＦｕｎｃｔｉｏｎ　Ｂｌｏｃｋである。
　＜Ｊｉｔｔｅｒ／Ｗａｎｄｅｒ　Ｄｅｔｅｃｔｏｒ部２００の構成＞
　次に、Ｊｉｔｔｅｒ／Ｗａｎｄｅｒ　Ｄｅｔｅｃｔｏｒ部２００の構成について説明する。
　Ｊｉｔｔｅｒ／Ｗａｎｄｅｒ　Ｄｅｔｅｃｔｏｒ部２００は、Ｄｉｔｈｅｒｉｎｇ　Ａｍｐ１部２０１と、Ｄｉｇｉｔａｌ　Ｆｉｌｔｅｒ部２０２と、ＦＦＴ処理部２０３と、Ａｂｓｏｌｕｔｅ部２０４と、Ｄｉｔｈｅｒｉｎｇ　Ａｍｐ２部２０５と、を備える。
　Ｄｉｔｈｅｒｉｎｇ　Ａｍｐ１部２０１は、ＰＬＬ部１００から入力されるＰｈａｓｅ　Ｄａｔａ／ＣｌｏｃｋのＦＦＴ処理の高精度化を実現する。Ｄｉｔｈｅｒｉｎｇ　Ａｍｐ１部２０１は、Ｐｈａｓｅ　Ｄｅｔｅｃｔｏｒ部１０１が出力する位相比較データが示すジッタ・ワンダの振幅を、予めｎ倍するディザリング乗算処理を行う。
　Ｄｉｇｉｔａｌ　Ｆｉｌｔｅｒ部２０２は、ＰＬＬ部１００の位相比較データ（Ｐｈａｓｅ　Ｄａｔａ／Ｃｌｏｃｋ）をＦＦＴ処理用データとするために、ＦＦＴ処理の帯域を制限するフィルタ処理を行う。フィルタ処理に関しては、後ほど説明する。
　ＦＦＴ処理部２０３は、ジッタ・ワンダ成分を検出して処理する。
　すなわち、ＦＦＴ処理部２０３は、Ｄｉｇｉｔａｌ　Ｆｉｌｔｅｒ部２０２から入力されたデータから、ＰＬＬ部１００から入力される位相比較データに含まれるジッタ・ワンダ成分を検出する。そして、ＦＦＴ処理部２０３は、ＦＦＴポイント毎のジッタ・ワンダ振幅を複素数として出力する。
　Ａｂｓｏｌｕｔｅ部２０４は、ＦＦＴ処理部２０３が出力する複素数を絶対値変換する。
　Ｄｉｔｈｅｒｉｎｇ　Ａｍｐ２部２０５は、ＦＦＴデータを本来の振幅値に戻すためのディザリング除算処理を行う。
　すなわち、Ｄｉｔｈｅｒｉｎｇ　Ａｍｐ２部２０５は、Ｄｉｔｈｅｒｉｎｇ　Ａｍｐ１部２０１でｎ倍（ｎ≧２）された、位相比較データが示すジッタ・ワンダの振幅を、１／ｎ倍するディザリング除算処理を行う。以降、ディザリング乗算処理とディザリング除算処理とを合わせてディザリング処理と呼ぶことがある。ディザリング処理に関しては、Ｊｉｔｔｅｒ／Ｗａｎｄｅｒ　Ｄｅｔｅｃｔｏｒ部２００の処理動作の項で詳しく説明する。
　Ｊｉｔｔｅｒ／Ｗａｎｄｅｒ　Ｄｅｔｅｃｔｏｒ部２００において、Ｄｉｔｈｅｒｉｎｇ　Ａｍｐ１部２０１、Ｄｉｇｉｔａｌ　Ｆｉｌｔｅｒ部２０２、ＦＦＴ処理部２０３、Ｄｉｔｈｅｒｉｎｇ　Ａｍｐ２部２０５は、外部ユーザ情報（Ｃｏｒｎｅｒ　Ｆｒｅｑｕｅｎｃｙ，ＦＦＴ　Ｐｏｉｎｔ，Ｄｉｔｈｅｒｉｎｇ　Ａｍｐ　Ｆａｃｔｏｒ）に基づいて動作するＦｕｎｃｔｉｏｎ　Ｂｌｏｃｋである。
　＜Ｆｒｅｑｕｅｎｃｙ　Ｃｈａｎｇｅ　Ｓｌｏｐｅ　Ｄｅｔｅｃｔｏｒ部３００の構成例＞
　次に、Ｆｒｅｑｕｅｎｃｙ　Ｃｈａｎｇｅ　Ｓｌｏｐｅ　Ｄｅｔｅｃｔｏｒ部３００の構成例について説明する。
　Ｆｒｅｑｕｅｎｃｙ　Ｃｈａｎｇｅ　Ｓｌｏｐｅ　Ｄｅｔｅｃｔｏｒ部３００は、ＴＡＰ部３０１と、Ｃｏｍｐａｒｅ部３０２と、Ｐｈａｓｅ　Ｔｈｒｅｓｈｏｌｄ部３０３と、を備える。
　ＴＡＰ部３０１は、ＰＬＬ部１００から入力される位相比較データ（Ｐｈａｓｅ　Ｄａｔａ／Ｃｌｏｃｋ）をサンプリング時間毎に保持する。
　Ｃｏｍｐａｒｅ部３０２は、過去データと現在データとを比較する。
　すなわち、Ｃｏｍｐａｒｅ部３０２は、位相比較周期毎に位相比較データを保持可能なＴＡＰ部３０１からの過去の位相比較データと、ＰＬＬ部１００からの現在の位相比較データと、を比較する。Ｃｏｍｐａｒｅ部３０２の動作に関しては、後で説明する。
　Ｐｈａｓｅ　Ｔｈｒｅｓｈｏｌｄ部３０３は、Ｃｏｍｐａｒｅ部３０２から出力された位相変動量が閾値以上か否かを判断し、周波数急変があったかどうかの周波数変動情報（Ｆｒｅｑｕｅｎｃｙ　Ｃｈａｎｇｅ　Ｉｎｆｏｒｍａｔｉｏｎ）をＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００に通知する。
　Ｆｒｅｑｕｅｎｃｙ　Ｃｈａｎｇｅ　Ｓｌｏｐｅ　Ｄｅｔｅｃｔｏｒ部３００において、ＴＡＰ部３０１、Ｐｈａｓｅ　Ｔｈｒｅｓｈｏｌｄ部３０３は、外部ユーザ情報（ＴＡＰ　Ｉｎｔｅｒｖａｌ，Ｐｈａｓｅ　Ｔｈｒｅｓｈｏｌｄ）に基づいてＴＡＰインターバルやＴＡＰ数などを算出するＦｕｎｃｔｉｏｎ　Ｂｌｏｃｋである。
　＜ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００の機能＞
　次に、ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００の機能について説明する。
　ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００は、Ｊｉｔｔｅｒ／Ｗａｎｄｅｒ　Ｄｅｔｅｃｔｏｒ部２００からのジッタ・ワンダ情報（Ｊｉｔｔｅｒ／Ｗａｎｄｅｒ　Ｉｎｆｏｒｍａｔｉｏｎ）、及び、Ｆｒｅｑｕｅｎｃｙ　Ｃｈａｎｇｅ　Ｓｌｏｐｅ　Ｄｅｔｅｃｔｏｒ部３００からの周波数変動情報（Ｆｒｅｑｕｅｎｃｙ　Ｃｈａｎｇｅ　Ｉｎｆｏｒｍａｔｉｏｎ）に基づいて、ＰＬＬ部１００を制御するための信号を出力する。すなわち、ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００は、ＰＬＬ部１００が、期待されるジッタ・ワンダ抑圧特性及び周波数追従特性を満足するように、ＰＬＬ部１００を制御する。このために、ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００は、ＰＬＬ部１００内のＤｉｇｉｔａｌ　Ａｍｐ１部１０２及びＤｉｇｉｔａｌ　Ａｍｐ２部１０３のアンプゲインをリアルタイムに算出して設定する。
　ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００は、さらに、ＰＬＬ部１００内のＰｈａｓｅ　Ｄｅｔｅｃｔｏｒ部１０１及びＩｎｔｅｇｒａｔｏｒ部１０４のリセット制御をリアルタイムに実行する。
　ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００の動作の詳細は、後ほどＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００の処理動作の項で説明する。
　＜Ａｕｔｏｍａｔｉｃ　Ｐｈａｓｅ／Ｆｒｅｑｕｅｎｃｙ　Ｄｅｔｅｃｔｉｏｎ　Ｃｏｎｔｒｏｌｌｅｒ部５００の機能＞
　次に、Ａｕｔｏｍａｔｉｃ　Ｐｈａｓｅ／Ｆｒｅｑｕｅｎｃｙ　Ｄｅｔｅｃｔｉｏｎ　Ｃｏｎｔｒｏｌｌｅｒ部５００の機能について説明する。
　Ａｕｔｏｍａｔｉｃ　Ｐｈａｓｅ／Ｆｒｅｑｕｅｎｃｙ　Ｄｅｔｅｃｔｉｏｎ　Ｃｏｎｔｒｏｌｌｅｒ部５００は、Ｊｉｔｔｅｒ／Ｗａｎｄｅｒ　Ｄｅｔｅｃｔｏｒ部２００及びＦｒｅｑｕｅｎｃｙ　Ｃｈａｎｇｅ　Ｓｌｏｐｅ　Ｄｅｔｅｃｔｏｒ部３００内の動作パラメータを、各ユーザ設定データ（ＵＳＥＲ　Ｓｅｔｔｉｎｇ）に基づいて算出する機能を持つ。
　Ａｕｔｏｍａｔｉｃ　Ｐｈａｓｅ／Ｆｒｅｑｕｅｎｃｙ　Ｄｅｔｅｃｔｉｏｎ　Ｃｏｎｔｒｏｌｌｅｒ部５００の動作の詳細は、後ほどＡｕｔｏｍａｔｉｃ　Ｐｈａｓｅ／Ｆｒｅｑｕｅｎｃｙ　Ｄｅｔｅｃｔｉｏｎ　Ｃｏｎｔｒｏｌｌｅｒ部５００の処理動作の項で説明する。
　＜第１の実施形態のＰＬＬ回路の処理動作＞
　次に、本実施形態のＰＬＬ回路の処理動作について説明する。
　Ｔｅｌｃｏｒｄｉａ／ＩＴＵ−Ｔ（Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ　Ｕｎｉｏｎ　Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ　Ｓｔａｎｄａｒｄｉｚａｔｉｏｎ　Ｓｅｃｔｏｒ）で勧告化されている出力ジッタ・ワンダ性能を満足させるためには、まず、基本となるＰＬＬ回路が必要である。
　ＰＬＬ部１００は、入力されたＯＴＮ信号（Ｒｅｆｅｒｅｎｃｅ　Ｃｌｏｃｋ）に同期した信号を再生する。
　まず、Ｐｈａｓｅ　Ｄｅｔｅｃｔｏｒ部１０１は、入力信号（Ｒｅｆｅｒｅｎｃｅ　Ｃｌｏｃｋ）と、ＶＣＯ部１０７の出力をＤｉｖｉｄｅｒ１０８で分周した再生信号（Ｒｅｃｏｖｅｒｅｄ　Ｃｌｏｃｋ）と、の位相差を検出する。そして、Ｐｈａｓｅ　Ｄｅｔｅｃｔｏｒ部１０１は、検出した位相差を、位相差データ（Ｐｈａｓｅ　Ｄａｔａ／Ｃｌｏｃｋ）としてＤｉｇｉｔａｌ　Ａｍｐ１部１０２に出力する。
　Ｄｉｇｉｔａｌ　Ａｍｐ１部１０２は、Ｐｈａｓｅ　Ｄｅｔｅｃｔｏｒ部１０１から出力された信号の増幅処理を行う。そして、Ｄｉｇｉｔａｌ　Ａｍｐ１部１０２は、その増幅処理を行った信号をＤｉｇｉｔａｌ　Ａｍｐ２部１０３とＡＤＤＥＲ部１０５とに出力する。
　Ｄｉｇｉｔａｌ　Ａｍｐ２部１０３は、Ｄｉｇｉｔａｌ　Ａｍｐ１部１０２から入力された信号の増幅処理を行う。そして、Ｄｉｇｉｔａｌ　Ａｍｐ２部１０３は、その増幅処理を行った信号をＩｎｔｅｇｒａｔｏｒ部１０４に出力する。
　Ｉｎｔｅｇｒａｔｏｒ部１０４は、二次ループの積分処理を行う。そして、Ｉｎｔｅｇｒａｔｏｒ部１０４は、その積分処理を行った二次ループ信号をＡＤＤＥＲ部１０５に出力する。
　完全積分型のＰＬＬは、一次ループで周波数制御を行い、二次ループで位相制御を行う。ＡＤＤＥＲ部１０５は、この２つのループからの信号（一次ループ信号（Ｆｉｒｓｔ　Ｌｏｏｐ　Ｄａｔａ／Ｃｌｏｃｋ）と二次ループ信号（Ｓｅｃｏｎｄ　Ｌｏｏｐ　Ｄａｔａ／Ｃｌｏｃｋ））とを加算する。そして、ＤＡＣ部１０６は、その加算結果をディジタル・アナログ変換してアナログ信号としてＶＣＯ部１０７に出力する。ＶＣＯ部１０７は、入力されたアナログ信号によって制御される周波数の信号を発生する。
　上述したＰＬＬ部１００の処理動作では、入力信号（Ｒｅｆｅｒｅｎｃｅ　ｃｌｏｃｋ）に大きな振幅のジッタ・ワンダ成分がある場合や周波数の急変が発生した場合は、ジッタ・ワンダ成分が完全に抑圧されないまま出力信号（Ｒｅｃｏｖｅｒｅｄ　Ｃｌｏｃｋ）に現れてしまう。このため、本実施形態では、二つの検出回路（Ｊｉｔｔｅｒ／Ｗａｎｄｅｒ　Ｄｅｔｅｃｔｏｒ部２００及びＦｒｅｑｕｅｎｃｙ　Ｃｈａｎｇｅ　Ｓｌｏｐｅ　Ｄｅｔｅｃｔｏｒ部３００）と、二つの制御回路（ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００及びＡｕｔｏｍａｔｉｃ　Ｐｈａｓｅ／Ｆｒｅｑｕｅｎｃｙ　Ｄｅｔｅｃｔｉｏｎ　Ｃｏｎｔｒｏｌｌｅｒ部５００）と、を備えることによって、上記の問題を解決する。
　＜第１の検出回路；Ｊｉｔｔｅｒ／Ｗａｎｄｅｒ　Ｄｅｔｅｃｔｏｒ部２００の処理動作＞
　第１の検出回路であるＪｉｔｔｅｒ／Ｗａｎｄｅｒ　Ｄｅｔｅｃｔｏｒ部２００は、ＰＬＬ部１００からの位相比較データ（Ｐｈａｓｅ　Ｄａｔａ／Ｃｌｏｃｋ）を位相比較周期毎に受信する。
　位相比較データは、Ｐｈａｓｅ　Ｄｅｔｅｃｔｏｒ部１０１が検出した、入力信号（Ｒｅｆｅｒｅｎｃｅ　Ｃｌｏｃｋ）と、ＶＣＯ部１０７の出力をＤｉｖｉｄｅｒ１０８で分周した再生信号（Ｒｅｃｏｖｅｒｅｄ　Ｃｌｏｃｋ）との位相差の振幅情報である。
　ジッタ・ワンダ成分の処理には、一般的にＦＦＴ処理が用いられる。ＦＦＴ処理では、ＦＦＴサンプリング周波数が高いほど精度の高い処理結果が得られる。しかし、ＦＦＴサンプリング周波数を高くするためには、高価なＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）等のＦＦＴ処理デバイスが必要となる。また、ジッタ・ワンダの振幅が小さいと、ＦＦＴ処理時の四捨五入等の処理により振幅に含まれる誤差が大きくなる場合がある。
　このように、高い周波数でのＦＦＴサンプリングを低価格なデバイスを用いて実現することは困難であるとともに、ジッタ・ワンダの振幅が小さい場合には、位相比較データをそのままＦＦＴ処理してもジッタ・ワンダ成分が正しく検出されない場合がある。
　これらの課題を解決するために、Ｊｉｔｔｅｒ／Ｗａｎｄｅｒ　Ｄｅｔｅｃｔｏｒ部２００は、Ｄｉｔｈｅｒｉｎｇ　Ａｍｐ１部２０１、及び、Ｄｉｔｈｅｒｉｎｇ　Ａｍｐ２部２０５を備えるとともに、後述するように、ＦＦＴ処理の負荷の軽減を図る手段を備えている。Ｄｉｔｈｅｒｉｎｇ　Ａｍｐ１部２０１は、予め位相比較データが示すジッタ・ワンダの振幅をｎ（ｎ≧２）倍する。Ｄｉｔｈｅｒｉｎｇ　Ａｍｐ２部２０５は、ＦＦＴ処理後にジッタ・ワンダの振幅を１／ｎ倍する。これらのディザリング処理を行うＤｉｔｈｅｒｉｎｇ　Ａｍｐ１部２０１、及び、Ｄｉｔｈｅｒｉｎｇ　Ａｍｐ２部２０５を備えることにより、ＦＦＴ処理部２０３におけるＦＦＴ処理の高精度化が図られる。
　ここで、ｎは、予め設定された２以上の数である。
　動作イメージを図６及び図７に示す。
　図６は、ＦＦＴ処理の高精度化を説明するための第１の図である。
　図６は、位相比較データをそのままＦＦＴ処理した場合の出力振幅を示す。ここでは、ジッタの振幅の分解能を「３．２ｎｓ（３１１．０４ＭＨｚ）」として説明する。
　以下の説明において、「１ｂｉｔ幅のジッタが発生した」とは、３．２ｎｓのジッタが発生したことを示す。
　図６（ａ）においては、１０回のサンプリング中２回のみ１ｂｉｔ幅のジッタが実際に発生している。しかし、実際のＦＦＴ処理の出力データにおけるジッタ振幅は、ＦＦＴ処理内バタフライ演算などにおける四捨五入等の処理により、０ｂｉｔすなわち０ｎｓになってしまう。
　同様に、図６（ｂ）においては、サンプリング１０回中８回の１ｂｉｔ幅のジッタが実際に発生している。しかし、実際のＦＦＴ処理の出力データにおけるジッタ振幅は、１ｂｉｔすなわち３．２ｎｓの振幅となってしまう。
　つまり、ＰＬＬサンプリング周期が３．２ｎｓの場合には、３．２ｎｓ以下のジッタ振幅を検出できない。
　図７は、ＦＦＴ処理の高精度化を説明するための第２の図である。
　図７においては、上記問題を改善するために、予め位相比較データにおけるジッタ振幅を１０倍（ｎ＝１０）し、ＦＦＴ処理の出力データにおけるジッタ振幅を１／１０倍にすることで、ＰＬＬサンプリング周期以下の分解能でもジッタ振幅を検出できるようにしている。
　実際のＦＦＴ処理においては、Ｄｉｇｉｔａｌ　Ｆｉｌｔｅｒ部２０２は、ＦＦＴ処理が行われる周波数範囲に基づいて、帯域制限を行う。そして、ＦＦＴ処理部２０３は、Ｄｉｇｉｔａｌ　Ｆｉｌｔｅｒ部２０２の出力に対してＦＦＴ処理を行う。さらに、Ａｂｓｏｌｕｔｅ部２０４は、ＦＦＴ処理部２０３の出力である複素数を絶対値に変換して出力する。Ｄｉｔｈｅｒｉｎｇ　Ａｍｐ２部２０５は、ＦＦＴ処理後のジッタ・ワンダの振幅を１／ｎ倍して、ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００にジッタ・ワンダ情報（Ｊｉｔｔｅｒ／Ｗａｎｄｅｒ　Ｉｎｆｏｒｍａｔｉｏｎ）として出力する。
　本実施形態においては、以下に説明するように、ＦＦＴ処理部２０３における、ＦＦＴ処理の負荷の軽減を図っている。その結果、安価なＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）などのＦＦＴ処理デバイスでも上記の処理が可能となる。
　ＦＦＴ処理の負荷軽減化するための処理イメージを図８に示す。例えば、１Ｈｚ~１ｋＨｚの範囲でＦＦＴ処理する場合、通常は１０００~１００００ポイントのＦＦＴポイントが必要である。ＤＳＰなどのプロセッサ性能にもよるが、リアルタイムに１０００~１００００ポイントのＦＦＴを実行するためには、高価なＤＳＰやＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）などが必要である。例えば、１０Ｈｚ以上の帯域では、１Ｈｚポイント単位でＦＦＴ処理した場合、１０Ｈｚ・１１Ｈｚ・１２Ｈｚ・１３Ｈｚ・・・や１００Ｈｚ・１０１Ｈｚ・１０２Ｈｚ・・・でＦＦＴ処理が行われる。これは、本実施形態において必要とされるＦＦＴ処理においては、過剰な処理となる場合がある。
　本実施形態では、このような過剰な処理の発生によるＰＬＬ回路の価格上昇を回避するために、ＦＦＴ分割処理を行う。ＦＦＴ分割処理とは、図８に示すように、ＦＦＴ周波数毎にサンプリング周波数を変化させる処理である。ＦＦＴ分割処理を行うことで、従来では１０００~１００００ポイント必要だったＦＦＴポイント数を例えば以下に説明するように３８４ポイントとすることができる。すなわち、ＦＦＴ分割処理によって、ＦＦＴポイント数が通常の処理の約１／３~１／２６に低減される。
　具体的には、ＦＦＴ帯域をＬＯＧ　ｄｅｃａｄｅスケール単位で分割する。１００Ｈｚ~１ｋＨｚ帯域では、ＦＦＴサンプリング周波数を従来と同様の１０ｋＨｚとし、ポイント数を１２８ポイントとすることで、分解能が７８ＨｚのＦＦＴ処理が行われる。
　同様に１０Ｈｚ~１００Ｈｚ帯域では、ＦＦＴサンプリング周波数を従来の１／１０の１ｋＨｚとし、ポイント数を１２８ポイントとすることで、分解能が７．８ＨｚのＦＦＴ処理が行われる。また、１Ｈｚ~１０Ｈｚ帯域では、ＦＦＴサンプリング周波数を従来の１／１００の１００Ｈｚとすることで、分解能が０．７８ＨｚのＦＦＴ処理が行われる。
　従って、ＦＦＴ分割処理によって、ＦＦＴポイント数は１２８×３＝３８４ポイントとなる。
　ＦＦＴ分割処理を行う場合は、前段のＤｉｇｉｔａｌ　Ｆｉｌｔｅｒ部２０２が分割した帯域の数だけ必要となる。しかし、ＦＦＴポイント数の減少による処理量の低減と比較すれば、Ｄｉｇｉｔａｌ　Ｆｉｌｔｅｒ部２０２の増加は全体の処理に大きな影響はない。
　なお、本来ＦＦＴ処理を行う場合は、有限長サンプリングデータを無限長サンプリングデータとして扱うため、有限長サンプリングデータの始点と終点とに必ず不連続点が発生する。このため、その不連続点によって発生しうるジッタ・ワンダの誤検出を少なくするために、一般的には窓関数が使用される。
　しかし、図８に示すＦＦＴ分割処理を採用すると、有限長サンプリングデータの不連続点の存在に起因する、ジッタ・ワンダ誤検出が発生しうる領域はＦＦＴ処理に使用されない。このため、本実施形態においては窓関数を使用する必要がない。従って、ＦＦＴ分割処理の採用によってＤＳＰの負荷軽減を図ることが可能となる。その理由は、例えば１０ｋＨｚサンプリングの場合は、ＦＦＴポイントが存在する演算範囲は８０Ｈｚ~５ｋＨｚであるのに対して、実際の解析範囲は１００Ｈｚ~１ｋＨｚであることから、高周波側と低周波側の領域はＦＦＴ解析には使用されないからである。
　Ｊｉｔｔｅｒ／Ｗａｎｄｅｒ　Ｄｅｔｅｃｔｏｒ部２００は、以上の手順によってリアルタイムに検出して処理したジッタ・ワンダ情報（Ｊｉｔｔｅｒ／Ｗａｎｄｅｒ　Ｉｎｆｏｒｍａｔｉｏｎ）に基づいたＰＬＬパラメータを、ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００に出力する。
　ここで、Ｊｉｔｔｅｒ／Ｗａｎｄｅｒ　Ｄｅｔｅｃｔｏｒ部２００でリアルタイムに検出して解析したジッタ・ワンダ情報によるＰＬＬ部１００の制御の詳細については、第１の制御回路であるＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００の処理で説明する。
　＜第２の検出回路；Ｆｒｅｑｕｅｎｃｙ　Ｃｈａｎｇｅ　Ｓｌｏｐｅ　Ｄｅｔｅｃｔｏｒ部３００の処理動作＞
　第２の検出回路であるＦｒｅｑｕｅｎｃｙ　Ｃｈａｎｇｅ　Ｓｌｏｐｅ　Ｄｅｔｅｃｔｏｒ部３００は、Ｊｉｔｔｅｒ／Ｗａｎｄｅｒ　Ｄｅｔｅｃｔｏｒ部２００と同様に、ＰＬＬ部１００からの位相比較データ（Ｐｈａｓｅ　Ｄａｔａ／Ｃｌｏｃｋ）を位相比較周期毎に受信する。
　Ｆｒｅｑｕｅｎｃｙ　Ｃｈａｎｇｅ　Ｓｌｏｐｅ　Ｄｅｔｅｃｔｏｒ部３００は、ある任意の時間間隔における、位相比較データが示す位相変動量を計測することで、周波数の急変を検出する。具体的には、Ｃｏｍｐａｒｅ部３０２は、位相比較周期毎に位相比較データを保持可能なＴＡＰ部３０１からの過去の位相比較データと、ＰＬＬ部１００からの現在の位相比較データとを比較する。そして、Ｆｒｅｑｕｅｎｃｙ　Ｃｈａｎｇｅ　Ｓｌｏｐｅ　Ｄｅｔｅｃｔｏｒ部３００は、位相比較周期毎の位相変動量を検出し、その位相変動量を、以下の算出式に代入し、周波数の急変があったかどうかを判断する。
　［２πΔｆ（Ｈｚ）］／［直流ループゲイン］＝［位相変動量（ラジアン）］・・・式１（既知の関数）
　［２π］＝位相比較周期（ｓｅｃ）＝１／位相比較周波数（Ｈｚ）・・・式２（既知の関数）
　［Δｆ］＝周波数変動分（Ｈｚ）＝位相比較周波数（Ｈｚ）×周波数変動量（ｐｐｍ）・・・式３（既知の関数）
　［（１／位相比較周波数）×（位相比較周波数×周波数変動量）×（１／直流ループゲイン）］＝［周波数変動量（ｐｐｍ）］／［直流ループゲイン］＝［位相変動量（ｓｅｃ）］・・・式４（既知の関数）
　ここで、Ｐｈａｓｅ　Ｔｈｒｅｓｈｏｌｄ部３０３は、外部から設定された位相変動閾値（周波数急変閾値）に基づいて、Ｃｏｍｐａｒｅ部３０２から出力された位相変動量が閾値以上か否かを判断する。そして、Ｐｈａｓｅ　Ｔｈｒｅｓｈｏｌｄ部３０３は、Ｃｏｍｐａｒｅ部３０２から出力された位相変動量が閾値以上の場合に、周波数の急変があった旨の周波数変動情報（Ｆｒｅｑｕｅｎｃｙ　Ｃｈａｎｇｅ　Ｉｎｆｏｒｍａｔｉｏｎ）をＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００に通知する。
　ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００は、ＰＬＬ部１００の動作を周波数の急変に対して高速に追従させる。このために、ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００は、周波数変動情報（Ｆｒｅｑｕｅｎｃｙ　Ｃｈａｎｇｅ　Ｉｎｆｏｒｍａｔｉｏｎ）に基づいて、ＰＬＬ部１００内のＰｈａｓｅ　Ｄｅｔｅｃｔｏｒ部１０１やＩｎｔｅｇｒａｔｏｒ部１０４のリセット制御を行う。
　ここで、Ｐｈａｓｅ　Ｄｅｔｅｃｔｏｒ部１０１へのリセット制御を行うことで、Ｐｈａｓｅ　Ｄｅｔｅｃｔｏｒ部１０１は周波数情報がクリアされ，リセット直後の周波数から同期（検出）を開始する。また、電源投入時にＩｎｔｅｇｒａｔｏｒ部１０４のリセット制御を行うことで、Ｉｎｔｅｇｒａｔｏｒ部１０４の位相情報がクリアされるため、Ｉｎｔｅｇｒａｔｏｒ部１０４は、リセット直後の位相で同期（積算）を開始する。
更に、ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００は、ＰＬＬ部１００内のＤｉｇｉｔａｌ　Ａｍｐ１部１０２及びＤｉｇｉｔａｌ　Ａｍｐ２部１０３のアンプゲインをリアルタイムで制御する。
　このように、Ｆｒｅｑｕｅｎｃｙ　Ｃｈａｎｇｅ　Ｓｌｏｐｅ　Ｄｅｔｅｃｔｏｒ部３００は、リアルタイムに検出及び処理した周波数変動情報（Ｆｒｅｑｕｅｎｃｙ　Ｃｈａｎｇｅ　Ｉｎｆｏｒｍａｔｉｏｎ）に基づいて、ＰＬＬ部１００の動作を周波数の急変に対して高速に追従させる。その結果、ＰＬＬ部１００は、ＳＤＨ信号またはＥｔｈｅｒｎｅｔ信号の周波数急変時に発生しうる回線障害や、多段接続時の障害復旧時に発生しうる周波数異常アラームを抑制することができる。
　ここで、Ｆｒｅｑｕｅｎｃｙ　Ｃｈａｎｇｅ　Ｓｌｏｐｅ　Ｄｅｔｅｃｔｏｒ部３００がリアルタイムに検出及び処理した周波数変動情報によるＰＬＬ部１００の制御の詳細については、以下のＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００の処理動作の項で説明する。
　＜第１の制御回路；ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００の処理動作＞
　第１の制御回路であるＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００は、Ｊｉｔｔｅｒ／Ｗａｎｄｅｒ　Ｄｅｔｅｃｔｏｒ部２００から入力されたジッタ・ワンダ情報（Ｊｉｔｔｅｒ／Ｗａｎｄｅｒ　Ｉｎｆｏｒｍａｔｉｏｎ）、及び、Ｆｒｅｑｕｅｎｃｙ　Ｃｈａｎｇｅ　Ｓｌｏｐｅ　Ｄｅｔｅｃｔｏｒ部３００から入力された周波数変動情報（Ｆｒｅｑｕｅｎｃｙ　Ｃｈａｎｇｅ　Ｉｎｆｏｒｍａｔｉｏｎ）を収集する。そして、ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００は、それらの情報に従ってＰＬＬ部１００を制御する。まず、Ｊｉｔｔｅｒ／Ｗａｎｄｅｒ　Ｄｅｔｅｃｔｏｒ部２００からのジッタ・ワンダ情報に従って、Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００がＰＬＬ１００部を制御する手順について説明する。
　Ｊｉｔｔｅｒ／Ｗａｎｄｅｒ　Ｄｅｔｅｃｔｏｒ部２００は、ジッタ・ワンダ情報として、ＦＦＴ解析した結果を出力する。ＦＦＴ解析結果とは、ＦＦＴポイント毎の周波数情報及び振幅情報である。ここで、ジッタの振幅情報はＰＬＬサンプリング周期（３．２ｎｓ）１ｂｉｔを単位として表される。ＰＬＬサンプリング周期はＰＬＬサンプリング周波数（位相差を１秒間にサンプリングする回数）の逆数である。本実施形態では、ＰＬＬサンプリング周波数を３１１．０４ＭＨｚとしているので、ＰＬＬサンプリング周期は３．２ｎｓとなる。すなわち、振幅情報１ｂｉｔあたりのジッタ・ワンダ振幅を３．２ｎｓとして説明する。
　図９にＰＬＬ部１００のジッタ・ワンダ抑圧特性（等価的にはローパスフィルタ）とジッタ計測器内ハイパスフィルタによる抑圧特性との合成特性を示す。細実線が、ＰＬＬ部１００内のジッタ・ワンダ遮断周波数（ｆｃ＝Ｃｏｒｎｅｒ　Ｆｒｅｑｕｅｎｃｙ）が１０Ｈｚ時のジッタ・ワンダ抑圧特性（デフォルト特性）である。ここでは、ＰＬＬ部１００のジッタ・ワンダ抑圧特性は、−２０ｄＢ／ｄｅｃａｄｅの傾きであるとする。細点線は、ＩＴＵ−Ｔ　Ｏ．１７２で勧告化されているジッタ計測器のフィルタ特性である。ジッタ計測器のフィルタは、ｆｃ＝２０ｋＨｚのハイパスフィルタ（ＨＰＦ）である。
　これら２つのジッタ・ワンダ抑圧特性を合成した合成特性、すなわちジッタ計測器にて計測される見た目上のジッタ・ワンダ抑圧性能は、太点線に示す特性となる（図９に示すＴｏｔａｌ（ＬＰＦ＋ＨＰＦ））。
　図９の太点線は、１０Ｈｚ~２０ｋＨｚの周波数範囲では、−６６ｄＢのジッタ抑圧性能があることを示す。但し、実際の特性は、ＰＬＬ回路のデバイス誤差や計測器の計測誤差などを含んでいる。従って、これらの誤差をマージンとして考慮すると、グラフ上でジッタの抑圧量が「−６６ｄＢ」となっているポイントにおいて得られる、実際のジッタ抑圧量は「−５０ｄＢ」程度となる（図９に太実線で示すＴｏｔａｌ（デバイス誤差考慮））。
　この場合は、図９に示す太実線の１０Ｈｚ以下及び２０ｋＨｚ以上の部分を延長した直線とＪｉｔｔｅｒ／Ｗａｎｄｅｒ　Ｇａｉｎ＝０ｄＢの直線との交点の周波数から、ＬＰＦのｆｃは１００Ｈｚ、ＨＰＦのｆｃは３ｋＨｚ程度と考えることができる。
　本実施形態では、このマージン分を考慮した上で説明する。
　図１０~図１２に被計測対象物（ＤＵＴ：Ｄｅｖｉｃｅ　Ｕｎｄｅｒ　Ｔｅｓｔ）に対する入力ジッタ周波数及び振幅と出力計測ジッタ周波数及び振幅の関係を示す。
　なお、本実施形態では、１ＵＩがＳＴＭ６４のレート（９９５３．２８ＭＨｚ）の場合について説明する。
　ＤＵＴの内部規格である「０．０５ＵＩｐ−ｐ」の根拠は、以下の通りである。Ｔｅｌｃｏｒｄｉａ／ＩＴＵ−Ｔでは、ジッタ規格が「０．３ＵＩｐ−ｐ以下」と規定されている。この規格を満足させるために、ＯＴＮ／ＳＤＨデバイスそのものが持つ残留ジッタ・ワンダ成分を「０．１ＵＩｐ−ｐ」とし、ジッタ計測器の残留ジッタ・ワンダ成分を「０．１ＵＩｐ−ｐ」とした。そして、残り「０．１ＵＩｐ−ｐ」中においてマージン分を考慮すると、「０．０５ＵＩｐ−ｐ」までジッタ・ワンダ抑圧をさせる必要がある。その結果、ＤＵＴの内部規格を「０．０５ＵＩｐ−ｐ」とした。
　図１０の左上の図は、入力ジッタ・ワンダ周波数が１０Ｈｚ、入力ジッタ・ワンダ振幅が３１１．０４ＭＨｚ　１ｂｉｔ（３２ＵＩｐ−ｐ）である場合の出力計測結果である。この時のジッタ振幅は、「０．１ＵＩｐ−ｐ」となるので、ＤＵＴ内部規格である「０．０５ＵＩｐ−ｐ」以内を満足することができない。
　なお、図１０において、棒グラフの縦軸はジッタ・ワンダ振幅を示す。また、例えば３２ＵＩｐ−ｐ（３１１．０４ＭＨｚ　１ｂｉｔ）とは、ジッタ・ワンダの振幅が３２ＵＩｐ−ｐであり、その振幅はＰＬＬサンプリング周波数が３１１．０４ＭＨｚである場合の１ビット（３．２ｎｓ）であることを示す。
　同様に、図１１は、入力ジッタ・ワンダ周波数５０Ｈｚ，入力ジッタ・ワンダ振幅が３１１．０４ＭＨｚ　４ｂｉｔ（１２８ＵＩｐ−ｐ）である場合の出力計測結果を示す。図１２は、入力ジッタ・ワンダ周波数が１００Ｈｚ、入力ジッタ・ワンダ振幅が３１１．０４ＭＨｚ　２ｂｉｔ（６４ＵＩｐ−ｐ）である場合の出力計測結果を示す。
　図１０~図１２に示すように、何れの出力計測結果もＤＵＴ内部規格である「０．０５ＵＩｐ−ｐ」以内を満たすことはできない。
　ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００は、上記問題を解決するため、入力ジッタ・ワンダ検出・解析情報に基づいて、以下の式６からｆｃを算出し、リアルタイムにジッタ・ワンダ成分に応じたジッタ・ワンダ抑圧制御を行う。これにより、ｆｃが常時低い場合（例えば、ｆｃ＝０．１Ｈｚなど）に発生する、入力周波数追従性能の低下に伴う出力ワンダの増加を改善することができる。すなわち、ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００はジッタ・ワンダが少ない場合には追従性能を上げ、ジッタ・ワンダがある程度存在する場合には、その周波数・振幅に見合うようにジッタ・ワンダ抑圧性能を改善するように、ジッタ・ワンダ抑圧制御を行う。
　詳細を以下具体例１~３、及び、図１３~図１５に示す。
　図１３~図１５は、本願発明の実施形態における、被計測対象物（ＤＵＴ：Ｄｅｖｉｃｅ　Ｕｎｄｅｒ　Ｔｅｓｔ）に対する入力ジッタ周波数及び振幅と出力計測ジッタ周波数及び振幅の関係を示す第１~第３の図である。
　なお、以下の説明において、「デフォルトｆｃ」とは、ｆｃの初期値（１０Ｈｚ）を意味する。
　具体例１は、ジッタ・ワンダ周波数が１０Ｈｚ，ジッタ・ワンダ振幅がＰＬＬサンプリング周期１ｂｉｔ発生（３２ＵＩｐ−ｐに相当）、という場合である（図１３（ａ））。この場合、ジッタ・ワンダ振幅を「０．０５ＵＩｐ−ｐ」以下に抑圧するためには、２０Ｌｏｇ（０．０５／３２）≒−５６ｄＢであるから、「−５６ｄＢ」以下のジッタ・ワンダ抑圧性能が必要である。
　また、図９において、１０Ｈｚにおけるジッタ・ワンダ抑圧量は５０ｄＢである。従って、ジッタ・ワンダ抑圧性能を−５６ｄＢとするためには、（−５６ｄＢ）−（−５０ｄＢ）＝−６ｄＢであるから、ジッタ・ワンダ抑圧性能を６ｄＢ改善する必要がある。このため、この後で説明する式５を用いて、ｆｃをｆ１に変更する。具体例１では、式６において、Ｖ２＝−６ｄＢとして、ｆ１＝５Ｈｚが得られるので、ｆｃがデフォルトｆｃ＝１０Ｈｚからｆｃ＝５Ｈｚに変更される（図１３（ｂ）、（ｃ））。ＬＰＦのｆｃがｆｃ＝５Ｈｚに変更された結果、１０Ｈｚのジッタ・ワンダにおいて−５６ｄＢのジッタ・ワンダ抑圧特性が得られる。この場合のジッタ・ワンダ抑圧合成特性は図１３（ｄ）のようになる。そして、ジッタ・ワンダ振幅は要求値である０．０５ＵＩｐ−ｐを満たす（図１３（ｅ））。
　具体例２は、ジッタ・ワンダ周波数が５０Ｈｚ，ジッタ・ワンダ振幅がＰＬＬサンプリング周期４ｂｉｔ発生（１２８ＵＩｐ−ｐに相当）、という場合である（図１４（ａ））。この場合、ジッタ・ワンダ振幅を「０．０５ＵＩｐ−ｐ」以下に抑圧するためには、２０Ｌｏｇ（０．０５／１２８）≒−６８ｄＢであるから、「−６８ｄＢ」以下のジッタ・ワンダ抑圧性能が必要である。具体例２では、（−６８ｄＢ）−（−５０ｄＢ）＝−１８ｄＢであるから、ジッタ・ワンダ抑圧性能を１８ｄＢ改善する必要がある。具体例１と同様に式６を用いた計算により、デフォルトｆｃがｆｃ＝１０Ｈｚからｆｃ＝１．２６Ｈｚに変更される（図１４（ｂ）、（ｃ））。ＬＰＦのｆｃがｆｃ＝１．２６Ｈｚに変更された結果、５０Ｈｚのジッタ・ワンダにおいて−６８ｄＢのジッタ・ワンダ抑圧特性が得られる。この場合のジッタ・ワンダ抑圧合成特性は図１４（ｄ）のようになる。そして、ジッタ・ワンダ振幅は要求値である０．０５ＵＩｐ−ｐを満たす（図１４（ｅ））。
　具体例３は、ジッタ・ワンダ周波数が１００Ｈｚ，ジッタ・ワンダ振幅はＰＬＬサンプリング周期２ｂｉｔ発生（６４ＵＩｐ−ｐに相当）、という場合である（図１５（ａ））。具体例１、２と同様の計算により、ジッタ・ワンダ振幅を「０．０５ＵＩｐ−ｐ」以下に抑圧するためには、「−６２ｄＢ」以下のジッタ・ワンダ抑圧性能が必要である。
　具体例３においては、（−６２ｄＢ）−（−５０ｄＢ）＝−１２ｄＢであるから、ジッタ・ワンダ抑圧性能を改善するために、デフォルトｆｃがｆｃ＝１０Ｈｚからｆｃ＝２．５１Ｈｚに変更される（図１５（ｂ）、（ｃ））。ＬＰＦのｆｃがｆｃ＝２．５１Ｈｚに変更された結果、１００Ｈｚにおいて−６２ｄＢのジッタ・ワンダ抑圧特性が得られる。この場合のジッタ・ワンダ抑圧合成特性は図１５（ｄ）のようになる。そして、ジッタ・ワンダ振幅は要求値である０．０５ＵＩｐ−ｐを満たす（図１６（ｅ））。
　以上の計算により、ＤＵＴは、ジッタ・ワンダ振幅の内部規格である０．０５ＵＩｐ−ｐを満足する。
　−２０ｄＢ／ｄｅｃａｄｅ＝［２０ＬＯＧ（Ｖ１／Ｖ２）］／［ＬＯＧ（ｆ１／ｆ２）］・・・式５（既知の関数）
　式５は、図９に記載した、横軸に周波数、縦軸に振幅をそれぞれ対数目盛でプロットしたジッタ・ワンダ抑圧特性の傾きを表す。
　式５において、−２０ｄＢ／ｄｅｃａｄｅはカットオフ周波数以上の領域でのＬＰＦの減衰率、Ｖ１及びＶ２はジッタ・ワンダ振幅，ｆ１及びｆ２はジッタ・ワンダ周波数を示す。
　従って、式５をｆ１について解き、Ｖ１＝０ｄＢ，ｆ２＝１０Ｈｚとすれば、以下の式６からｆｃを算出することができる。
　ｆｃ＝ｆ１＝１０＾［−ＬＯＧ（（１０＾（０ｄＢ／２０））／（１０＾（Ｖ２ｄＢ／２０）））］×１０Ｈｚ・・・式６
　このように、ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００は、Ｊｉｔｔｅｒ／Ｗａｎｄｅｒ　Ｄｅｔｅｃｔｏｒ部２００からのジッタ・ワンダ情報に基づいて、上記式６から常に最適なジッタ・ワンダ遮断周波数を算出する。そして、その算出したジッタ・ワンダ遮断周波数（＝ｆｃ）に見合ったアンプゲインをＰＬＬ部１００内のＤｉｇｉｔａｌ　Ａｍｐ１部１０２及びＤｉｇｉｔａｌ　Ａｍｐ２部１０３に設定する。その結果、ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００は、リアルタイムにジッタ・ワンダ抑圧を行うことができる。
　なお、本実施形態における、ジッタ・ワンダ遮断周波数（＝ｆｃ）からアンプゲインを算出する過程は既知であるため、具体的な算出方法についての説明は省略する。
　ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００は、さらに、Ｆｒｅｑｕｅｎｃｙ　Ｃｈａｎｇｅ　Ｓｌｏｐｅ　Ｄｅｔｅｃｔｏｒ部３００からの周波数変動情報に従ったＰＬＬ制御を行う。
　ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００は、ＰＬＬ部１００を高速追従させるために、周波数変動情報によってＰＬＬ部１００内のＰｈａｓｅ　Ｄｅｔｅｃｔｏｒ部１０１をリセットする。更に、ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００は、ＰＬＬ部１００内のＤｉｇｉｔａｌ　Ａｍｐ１部１０２及びＤｉｇｉｔａｌ　Ａｍｐ２部１０３のアンプゲインをリアルタイムに制御する。これにより、ＰＬＬ部１００が、周波数に対して高速に追従して動作することを可能にしている。
　なお、図５には、Ｉｎｔｅｇｒａｔｏｒ　Ｒｅｓｅｔ信号が記載されている。本信号は、ＰＬＬ部１００が電源投入（Ｐｏｗｅｒ　Ｕｐ）などから動作開始した場合に、ＰＬＬ部１００を高速追従させるための機能である。
　実際に周波数の急変が発生した場合の具体例を図１６に示す。
　図１６中の実線は、デフォルトｆｃ＝１０Ｈｚ時の位相・周波数特性である。
　この場合、入力周波数差が−１００ｐｐｍから＋１００ｐｐｍに急変した場合、図１６の（ａ）に示すように、位相変動量が、ＯＴＮ非同期スタッフメモリ容量（ＭＥＭ）から定まる許容量である１μｓを超え、回線に障害を与えてしまう。そのため、予めＦｒｅｑｕｅｎｃｙ　Ｃｈａｎｇｅ　Ｓｌｏｐｅ　Ｄｅｔｅｃｔｏｒ部３００のＰｈａｓｅ　Ｔｈｒｅｓｈｏｌｄ部３０３には、位相変動閾値が設定される。そして、Ｆｒｅｑｕｅｎｃｙ　Ｃｈａｎｇｅ　Ｓｌｏｐｅ　Ｄｅｔｅｃｔｏｒ部３００は、位相変動量が位相変動閾値を超えた場合に、周波数の急変が発生した旨の周波数変動情報をＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００に通知する。ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００は、その周波数変動情報の通知を受けると、ＰＬＬ部１００内のＤｉｇｉｔａｌ　Ａｍｐ１部１０２及びＤｉｇｉｔａｌ　Ａｍｐ２部１０３のアンプゲインをリアルタイムに変更する。
　図１６では、一例として、周波数変動量を２００ｐｐｍ、ＯＴＮ非同期スタッフメモリ容量から定まる位相変動の許容量１μｓ、検出閾値を１２８ｂｉｔ（３１１．０４ＭＨｚサンプリング）としている。
　検出閾値は、ＩＴＵ−Ｔ　Ｊｉｔｔｅｒ　Ｔｏｌｅｒａｎｃｅ　Ｍａｓｋの規定に従って、６４ｂｉｔ以上、かつ、メモリ容量の約半分において、周波数急変閾値を検出することとして設定されている。これらについては、後述するＡｕｔｏｍａｔｉｃ　Ｐｈａｓｅ／Ｆｒｅｑｕｅｎｃｙ　Ｄｅｔｅｃｔｉｏｎ　Ｃｏｎｔｒｏｌｌｅｒ部５００で自動設定することができる。図１６に示した例では、周波数変動量が周波数変動閾値を超えた場合、ｆｃを１０Ｈｚから１００Ｈｚに変更している。実際は以下の式を用いてｆｃを算出する。
　［Ｐｕｌｌ−ｉｎ／Ｈｏｌｄ−ｉｎ　Ｒａｎｇｅ（ｐｐｍ）］／［直流ループゲイン］＝［メモリ容量で定まる位相変動許容量／２（ｓｅｃ）］・・・式７
ここで、Ｐｕｌｌ−ｉｎ／Ｈｏｌｄ−ｉｎ　ＲａｎｇｅはＰＬＬ部１００の周波数引き込み範囲である。
　ｆｃ＝［直流ループゲイン］／［２π］・・・式８（既知の関数）
　上記式７及び式８より、以下の式９が、周波数急変の発生時のｆｃとなることが導かれる。
　ｆｃ≧［Ｐｕｌｌ−ｉｎ／Ｈｏｌｄ−ｉｎ　Ｒａｎｇｅ］／［メモリ容量／２］／［２π］・・・式９
　具体例として、Ｐｕｌｌ−ｉｎ／Ｈｏｌｄ−ｉｎ　Ｒａｎｇｅ＝２００ｐｐｍ，メモリ容量を１μｓとする。この場合、ｆｃ≧６３．６６Ｈｚであれば、周波数急変の発生時にも、メモリスリップを発生させることなく、高速追従動作が可能である。
　以上説明したＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００の処理動作例（ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｉｏｎ　Ｆｌｏｗ）を図１７に示す。
　ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００は、Ｊｉｔｔｅｒ／Ｗａｎｄｅｒ　Ｄｅｔｅｃｔｏｒ部２００からジッタ・ワンダ情報（Ｊｉｔｔｅｒ／Ｗａｎｄｅｒ　Ｉｎｆｏｒｍａｔｉｏｎ）を受信する。そして、ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００は、Ｆｒｅｑｕｅｎｃｙ　Ｃｈａｎｇｅ　Ｓｌｏｐｅ　Ｄｅｔｅｃｔｏｒ部３００から周波数変動情報（Ｆｒｅｑｕｅｎｃｙ　Ｃｈａｎｇｅ　Ｉｎｆｏｒｍａｔｉｏｎ）を受信する（ステップＳ１）。ジッタ・ワンダ情報（Ｊｉｔｔｅｒ／Ｗａｎｄｅｒ　Ｉｎｆｏｒｍａｔｉｏｎ）としては、ＦＦＴ　Ｆｒｅｑｕｅｎｃｙ，ＦＦＴ　Ｇａｉｎ（３１１．０４ＭＨｚ　１ｂｉｔ／Ｄｉｔｈｅｒｉｎｇ　ｂｉｔ）等が挙げられる。
　ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００は、Ｆｒｅｑｕｅｎｃｙ　Ｃｈａｎｇｅ　Ｉｎｆｏｒｍａｔｉｏｎに基づいて、周波数の急変があったかどうかを判断する（ステップＳ２）。周波数の急変があった場合は（ステップＳ２／Ｙｅｓ）、ＤＵＴのＰｕｌｌ−ｉｎ／Ｈｏｌｄ−ｉｎ　Ｒａｎｇｅ（ｐｐｍ）及びＭｅｍｏｒｙ　Ｄｅｐｔｈ／２（ｓｅｃ）からｆｃを算出する（ステップＳ３）。
　Ｍｅｍｏｒｙ　Ｄｅｐｔｈは、ＯＴＮ信号をＳＤＨ信号またはＥｔｈｅｒｎｅｔ信号へ変換するためのメモリ容量である。
　次に、ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００は、ステップＳ３で算出したｆｃに見合ったアンプゲインを算出する（ステップＳ４）。
　次に、ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００は、Ｉｎｔｅｇｒａｔｏｒ　Ｒｅｓｅｔ，Ｐｈａｓｅ　Ｄｅｔｅｃｔｏｒ　ＲｅｓｅｔをＰＬＬ部１００に送信する。Ｉｎｔｅｇｒａｔｏｒ　Ｒｅｓｅｔは、Ｉｎｔｅｇｒａｔｏｒ部１０４をリセットする信号である。Ｐｈａｓｅ　Ｄｅｔｅｃｔｏｒ　Ｒｅｓｅｔは、Ｐｈａｓｅ　Ｄｅｔｅｃｔｏｒ部１０１をリセットする信号である。更に、ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００は、Ａｍｐ１　Ｐａｒａｍｅｔｅｒ，Ａｍｐ２　ＰａｒａｍｅｔｅｒをＰＬＬ部１００に送信し、Ｄｉｇｉｔａｌ　Ａｍｐ１部１０２及びＤｉｇｉｔａｌ　Ａｍｐ２部１０３に、ゲインとしてそれぞれＡｍｐ１及びＡｍｐ２を設定する（ステップＳ５）。
　なお、Ｉｎｔｅｇｒａｔｏｒ　Ｒｅｓｅｔは、ＰＬＬ部１００の電源投入時にのみ行われる。
　ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００は、ステップＳ２における、周波数の急変の判断を優先して行う。その結果、周波数の急変による実際の回線障害を未然に防止することができる。
　ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００は、周波数の急変がない場合は（ステップＳ２／Ｎｏ）、全てのＦＦＴポイントのジッタ・ワンダから最大振幅値（Ａ）を検出する（ステップＳ６）。
　次に、ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００は、ステップＳ６で検出した最大振幅値（Ａ）において必要となる、ジッタ・ワンダ抑圧ゲイン（Ｂ）を算出する（ステップＳ７）。
　次に、ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００は、ステップＳ７で算出した情報に基づいてジッタ・ワンダ遮断周波数ｆｃを算出し、その周波数をｆｃ＿ｆｆｔとする（ステップＳ８）。
　ｆｃの算出は、すでに説明したように、式６によって行われる。
　次に、ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００は、ステップＳ８で算出したｆｃ＿ｆｆｔが１０Ｈｚ以上の場合は（ステップＳ９／Ｎｏ）、ｆｃを上げる必要はないので、現在のｆｃの値を更新しない（１０Ｈｚ→ｆｃ；ステップＳ１１）。ステップＳ８で算出したｆｃが１０Ｈｚ未満の場合の場合は（ステップＳ９／Ｙｅｓ）、ｆｃを更新する（ステップＳ１０）。
　次に、ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００は、ｆｃ情報に見合ったアンプゲインを算出する（ステップＳ１２）。
　次に、ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部４００は、Ｄｉｇｉｔａｌ　Ａｍｐ１部１０２及びＤｉｇｉｔａｌ　Ａｍｐ２部１０３に、ゲインとしてそれぞれＡｍｐ１及びＡｍｐ２を設定する（ステップＳ１３）。
　以上説明したように、本実施形態のＰＬＬ回路は、オーブン制御水晶発振器などの高価なデバイスを搭載することなく、多段接続時に発生しうるカスケードワンダなどの、従来は予測不可能であったワンダ成分を抑圧することができる。
　＜第２の制御回路；Ａｕｔｏｍａｔｉｃ　Ｐｈａｓｅ／Ｆｒｅｑｕｅｎｃｙ　Ｄｅｔｅｃｔｉｏｎ　Ｃｏｎｔｒｏｌｌｅｒ部５００の処理動作＞
　第２の制御回路であるＡｕｔｏｍａｔｉｃ　Ｐｈａｓｅ／Ｆｒｅｑｕｅｎｃｙ　Ｄｅｔｅｃｔｉｏｎ　Ｃｏｎｔｒｏｌｌｅｒ部５００は、Ｊｉｔｔｅｒ／Ｗａｎｄｅｒ　Ｄｅｔｅｃｔｏｒ部２００及びＦｒｅｑｕｅｎｃｙ　Ｃｈａｎｇｅ　Ｓｌｏｐｅ　Ｄｅｔｅｃｔｏｒ部３００内の動作を自動で最適化する機能を持つ。
　Ａｕｔｏｍａｔｉｃ　Ｐｈａｓｅ／Ｆｒｅｑｕｅｎｃｙ　Ｄｅｔｅｃｔｉｏｎ　Ｃｏｎｔｒｏｌｌｅｒ部５００の処理動作例（Ａｕｔｏｍａｔｉｃ　Ｐｈａｓｅ／Ｆｒｅｑｕｅｎｃｙ　Ｄｅｔｅｃｔｉｏｎ　Ｃｏｎｔｒｏｌ　Ｆｌｏｗ）を図１８に示す。
　Ａｕｔｏｍａｔｉｃ　Ｐｈａｓｅ／Ｆｒｅｑｕｅｎｃｙ　Ｄｅｔｅｃｔｉｏｎ　Ｃｏｎｔｒｏｌｌｅｒ部５００には、各ユーザ設定データ（ＵＳＥＲ　Ｓｅｔｔｉｎｇ）が入力され（ステップＡ１）、入力された各ユーザ設定データに基づいて、ＦＦＴポイント数の算出処理を行う（ステップＡ２）。各ユーザ設定データ（ＵＳＥＲ　Ｓｅｔｔｉｎｇ）としては、例えば、以下の情報が挙げられる。
　位相比較方式（ｅ．ｇ．ＥＸ−ＯＲ，ＳＲ−ＦＦ，Ｄ−ＦＦ　ｅｔｃ．）
　位相比較周波数（Ｈｚ）
　ＰＬＬサンプリング周波数（Ｈｚ）
　ＶＣＯ可変特性（ｐｐｍ／Ｖ）
　ＶＣＯ　ＡＰＲ（ｐｐｍ）
　Ｐｕｌｌ−ｉｎ／Ｈｏｌｄ−ｉｎ　Ｒａｎｇｅ（ｐｐｍ）
　Ｍｅｍｏｒｙ　Ｄｅｐｔｈ（ｓｅｃ）
　ＦＦＴ　Ｆｒｅｑｕｅｎｃｙ　Ｂａｎｄ　Ｗｉｄｔｈ
　ＦＦＴ　Ｓａｍｐｌｉｎｇ　Ｆｒｅｑｕｅｎｃｙ
　ＦＦＴ　Ｍａｘｉｍｕｍ　Ｐｏｉｎｔ
　各ユーザ設定データ（ＵＳＥＲ　Ｓｅｔｔｉｎｇ）の意味は次の通りである。位相比較方式は、位相比較器の回路方式である。位相比較周波数は、Ｐｈａｓｅ　Ｄｅｔｅｃｔｏｒ部１０１において１秒間に位相比較を行う回数である。ＰＬＬサンプリング周波数は、位相差を１秒間にサンプリングする回数である。ＶＣＯ可変特性はＶＣＯの周波数変換利得、ＶＣＯ　ＡＰＲ（Ａｂｓｏｌｕｔｅ　Ｐｕｌｌｉｎｇ　Ｒａｎｇｅ）はＶＣＯの絶対周波数可変幅である。Ｐｕｌｌ−ｉｎ／Ｈｏｌｄ−ｉｎ　ＲａｎｇｅはＰＬＬの周波数引き込み範囲である。Ｍｅｍｏｒｙ　Ｄｅｐｔｈは、ＯＴＮ信号をＳＤＨ信号またはＥｔｈｅｒｎｅｔ信号へ変換するためのメモリ容量である。ＦＦＴ　Ｆｒｅｑｕｅｎｃｙ　Ｂａｎｄ　ＷｉｄｔｈはＦＦＴ解析を行う周波数範囲である。ＦＦＴ　Ｓａｍｐｌｉｎｇ　Ｆｒｅｑｕｅｎｃｙは位相差でもある周波数情報を、１秒間にサンプリングする回数である。ＦＦＴ　Ｍａｘｉｍｕｍ　Ｐｏｉｎｔは、ＦＦＴの最大ポイント数である。
　そして、図１８のステップＡ６にある「Ｆｒｅｑｕｅｎｃｙ　Ｓｅｔｔｌｉｎｇ　Ｔｉｍｅ　ａｔ　ａ　Ｐｈａｓｅ　Ｔｈｒｅｓｈｏｌｄ　Ｐｏｉｎｔ」は、ＰＬＬ引き込み時間、すなわち周波数が位相変動閾値まで引き込まれる時間である。この時間は、周波数変動前の位相から周波数変動後の位相までの時間を示す。この値を算出するために、位相比較方式、位相比較周波数、ＰＬＬサンプリング周波数、ＶＣＯ可変特性及びＶＣＯ　ＡＰＲの情報が使用される。
　また、図１８のステップＡ２では，ＦＦＴ　Ｆｒｅｑｕｅｎｃｙ　Ｂａｎｄ　Ｗｉｄｔｈ、ＦＦＴ　Ｓａｍｐｌｉｎｇ　Ｆｒｅｑｕｅｎｃｙ及びＦＦＴ　Ｍａｘｉｍｕｍ　Ｐｏｉｎｔの情報を使用する。
　さらに、図１８のステップＡ５では、Ｍｅｍｏｒｙ　Ｄｅｐｔｈの情報が使用される。
　本実施形態では、各ユーザ設定データは、以下のようになっているものとする。
　位相比較方式→Ｄ−ＦＦ
　位相比較周波数（Ｈｚ）→１００ｋＨｚ
　ＰＬＬサンプリング周波数（Ｈｚ）→３１１．０４ＭＨｚ
　ＶＣＯ可変特性（ｐｐｍ／Ｖ）→１００ｐｐｍ／１Ｖ
　ＶＣＯ　ＡＰＲ（ｐｐｍ）→１５０ｐｐｍ
　Ｐｕｌｌ−ｉｎ／Ｈｏｌｄ−ｉｎ　Ｒａｎｇｅ（ｐｐｍ）→±１００ｐｐｍ
　Ｍｅｍｏｒｙ　Ｄｅｐｔｈ（ｓｅｃ）→１μｓ
　ＦＦＴ　Ｆｒｅｑｕｅｎｃｙ　Ｂａｎｄ　Ｗｉｄｔｈ→１Ｈｚ~１ｋＨｚ
　ＦＦＴ　Ｓａｍｐｌｉｎｇ　Ｆｒｅｑｕｅｎｃｙ→１０ｋＨｚ
　ＦＦＴ　Ｍａｘｉｍｕｍ　Ｐｏｉｎｔ→５００Ｐｏｉｎｔ
　＜ステップＡ２；ＦＦＴポイント数算出＞
　以下の説明で、ＦＦＴ　Ｂａｎｄ　Ｗｉｄｔｈ　Ｌｏｗ　Ｆｒｅｑｕｅｎｃｙは、ＦＦＴ解析を行う周波数範囲の下限の周波数である。ＦＦＴ　Ｂａｎｄ　Ｗｉｄｔｈ　Ｈｉｇｈ　Ｆｒｅｑｕｅｎｃｙは、ＦＦＴ解析を行う周波数範囲の最高周波数である。
　また、ＦＦＴ　Ｐｏｉｎｔは、ＦＦＴ解析を実行するポイント数である。ｄｅｃａｄｅ　Ｎｕｍｂｅｒは、分割したＦＦＴ帯域の数である。
　まず、Ａｕｔｏｍａｔｉｃ　Ｐｈａｓｅ／Ｆｒｅｑｕｅｎｃｙ　Ｄｅｔｅｃｔｉｏｎ　Ｃｏｎｔｒｏｌｌｅｒ部５００は、ユーザ設定データが以下の式を満足するか否かを判定する（ステップＡ２１）。
　ＦＦＴ　Ｓａｍｐｌｉｎｇ　Ｆｒｅｑｕｅｎｃｙ／ＦＦＴ　Ｂａｎｄ　Ｗｉｄｔｈ　Ｌｏｗ　Ｆｒｅｑｕｅｎｃｙ＜ＦＦＴ　Ｍａｘ　Ｐｏｉｎｔ
　ユーザ設定データが上記の式を満足する場合は（ステップＡ２１／Ｙｅｓ）、Ａｕｔｏｍａｔｉｃ　Ｐｈａｓｅ／Ｆｒｅｑｕｅｎｃｙ　Ｄｅｔｅｃｔｉｏｎ　Ｃｏｎｔｒｏｌｌｅｒ部５００は、ＦＦＴ　ＰｏｉｎｔをＦＦＴ　ｓａｍｐｌｉｎｇ　Ｆｒｅｑｕｅｎｃｙ／ＦＦＴ　Ｂａｎｄ　Ｗｉｄｔｈ　Ｌｏｗ　Ｆｒｅｑｕｅｎｃｙに設定する（ステップＡ２２）。
　また、ユーザ設定データが上記の式を満足しない場合は（ステップＡ２１／Ｎｏ）、Ａｕｔｏｍａｔｉｃ　Ｐｈａｓｅ／Ｆｒｅｑｕｅｎｃｙ　Ｄｅｔｅｃｔｉｏｎ　Ｃｏｎｔｒｏｌｌｅｒ部５００は、ＦＦＴ周波数範囲をｄｅｃａｄｅ毎に分割する。そして、ｄｅｃａｄｅ毎のＦＦＴポイント数をＦＦＴ　Ｐｏｉｎｔとする（ステップＡ２３）。
　ＦＦＴ　Ｐｏｉｎｔ→Ｐａｒｔｉｔｉｏｎ／ｄｅｃａｄｅ
　そして、Ａｕｔｏｍａｔｉｃ　Ｐｈａｓｅ／Ｆｒｅｑｕｅｎｃｙ　Ｄｅｔｅｃｔｉｏｎ　Ｃｏｎｔｒｏｌｌｅｒ部５００は、ＦＦＴ　ＰｏｉｎｔをＦＦＴ　Ｍａｘ　Ｐｏｉｎｔ／ｄｅｃａｄｅ　Ｎｕｍｂｅｒから求める（ステップＡ２４）。
　例えば、ＦＦＴ周波数範囲が１Ｈｚ~１ｋＨｚで、ＦＦＴサンプリング周波数が１０ｋＨｚの場合、通常ＦＦＴポイント数は１０ｋＨｚ／１Ｈｚ＝１００００ポイントとなる。しかし、ＦＦＴ解析能力の問題からＦＦＴ最大ポイント数が５００ポイントに制限される場合は、期待したポイント数でＦＦＴ解析できない（ステップＡ２１／Ｎｏ）。この場合、周波数Ｄｅｃａｄｅ単位でＦＦＴ周波数を分割する（ステップＡ２３）。この場合、ＦＦＴ周波数範囲は、１Ｈｚ~１０Ｈｚ，１０Ｈｚ~１００Ｈｚ，１００Ｈｚ~１ｋＨｚの３帯域に分割されることになる。
　実際のＦＦＴポイント数は、５００ポイント／３分割＝１６６ポイントと算出できる（ステップＡ２４）。一般的にＦＦＴポイント数は、２のべき乗であるので、最終的には、１２８ポイント×３帯域でＦＦＴ解析を実行することになる。
　次に、Ａｕｔｏｍａｔｉｃ　Ｐｈａｓｅ／Ｆｒｅｑｕｅｎｃｙ　Ｄｅｔｅｃｔｉｏｎ　Ｃｏｎｔｒｏｌｌｅｒ部５００は、ＦＦＴ解析のためのＤｉｇｉｔａｌ　Ｆｉｌｔｅｒの遮断周波数（ｆｃ）の算出を行う（ステップＡ３）。
　＜ステップＡ３；Ｄｉｇｉｔａｌ　Ｆｉｌｔｅｒの遮断周波数算出＞
　Ａｕｔｏｍａｔｉｃ　Ｐｈａｓｅ／Ｆｒｅｑｕｅｎｃｙ　Ｄｅｔｅｃｔｉｏｎ　Ｃｏｎｔｒｏｌｌｅｒ部５００は、ステップＡ２１において、ＦＦＴ　ｓａｍｐｌｉｎｇ　Ｆｒｅｑｕｅｎｃｙ／ＦＦＴ　Ｂａｎｄ　Ｗｉｄｔｈ　Ｌｏｗ　ＦｒｅｑｕｅｎｃｙがＦＦＴ　Ｍａｘ　Ｐｏｉｎｔより小さい場合は（ステップＡ２１／Ｙｅｓ）、Ｄｉｇｉｔａｌ　Ｆｉｌｔｅｒ　ｆｃをＦＦＴ　Ｂａｎｄ　Ｗｉｄｔｈ　Ｈｉｇｈ　Ｆｒｅｑｕｅｎｃｙに設定する（ステップＡ３１）。
　また、ステップＡ２１において、ＦＦＴ　ｓａｍｐｌｉｎｇ　Ｆｒｅｑｕｅｎｃｙ／ＦＦＴ　Ｂａｎｄ　Ｗｉｄｔｈ　Ｌｏｗ　ＦｒｅｑｕｅｎｃｙがＦＦＴ　Ｍａｘ　Ｐｏｉｎｔ以上の場合は（ステップＡ２１／Ｎｏ）、ＦＦＴ解析を行う帯域が分割される。そして、Ｄｉｇｉｔａｌ　Ｆｉｌｔｅｒ　ｆｃには、分割されたＦＦＴ解析帯域ごとの上限の周波数であるＦＦＴ　Ｂａｎｄ　Ｗｉｄｔｈ　Ｈｉｇｈ　Ｆｒｅｑｕｅｎｃｙが設定される（ステップＡ３２）。
　例えば、ＦＦＴ周波数範囲が１００Ｈｚ~１ｋＨｚで、ＦＦＴサンプリング周波数が１０ｋＨｚ、最大ＦＦＴポイント数が５００ポイントの場合、ＦＦＴポイント数は１００ポイントとなる。このため、遮断周波数は、ＦＦＴ周波数範囲の高周波側の１ｋＨｚとなる（ステップＡ３１）。
　また、ＦＦＴ周波数範囲が１Ｈｚ~１ｋＨｚで、ＦＦＴサンプリング周波数が１０ｋＨｚ、最大ＦＦＴポイント数が５００ポイントの場合、ＦＦＴポイントは前記の通り、１２８ポイント×３帯域となる。このため、ＦＦＴ分割帯域毎の最高周波数である１ｋＨｚ，１００Ｈｚ，１０Ｈｚが、遮断周波数として算出されることになる（ステップＡ３２）。
　次に、Ａｕｔｏｍａｔｉｃ　Ｐｈａｓｅ／Ｆｒｅｑｕｅｎｃｙ　Ｄｅｔｅｃｔｉｏｎ　Ｃｏｎｔｒｏｌｌｅｒ部５００は、ＦＦＴ解析の高精度化のためのディザリング処理用アンプゲインの算出を行う（ステップＡ４）。
　＜ステップＡ４；ＦＦＴディザリング処理用アンプゲイン算出＞
　Ａｕｔｏｍａｔｉｃ　Ｐｈａｓｅ／Ｆｒｅｑｕｅｎｃｙ　Ｄｅｔｅｃｔｉｏｎ　Ｃｏｎｔｒｏｌｌｅｒ部５００は、Ｄｉｔｈｅｒｉｎｇ　Ａｍｐ　Ｆａｃｔｏｒを（１／ＰＬＬ　Ｓａｍｐｌｉｎｇ　Ｆｒｅｑｕｅｎｃｙ）×（１／１００ｐｓ）に設定する（ステップＡ４１）。
　Ｄｉｔｈｅｒｉｎｇ　Ａｍｐ　Ｆａｃｔｏｒは、Ｄｉｔｈｅｒｉｎｇ　Ａｍｐ１部２０１のアンプゲインである。
　期待するジッタ・ワンダの検出精度にもよるが、一般的に１０Ｇｂｐｓ信号のジッタ処理を行う場合には、最低でも「１００ｐｓ（１０Ｇｂｐｓ　１ｂｉｔ分解能）」の精度は必要である。このため、ディザリング処理によって、ＰＬＬサンプリング周期が疑似的に１００ｐｓとなるようにジッタ・ワンダの振幅に処理を加える必要がある。
　実際のＪｉｔｔｅｒ／Ｗａｎｄｅｒ　Ｄｅｔｅｃｔｏｒ部２００内Ｄｉｔｈｅｒｉｎｇ　Ａｍｐ１部２０１では、ジッタ・ワンダの振幅にＤｉｔｈｅｒｉｎｇ　Ａｍｐ１部２０１のアンプゲインを乗算し、Ｄｉｔｈｅｒｉｎｇ　Ａｍｐ２部２０５では、逆にジッタ・ワンダの振幅をＤｉｔｈｅｒｉｎｇ　Ａｍｐ２部２０５のアンプゲインで除算することになる。例えば、ＰＬＬサンプリング周期が３．２ｎｓの場合は、Ｄｉｔｈｅｒｉｎｇ　Ａｍｐ１部２０１でジッタ・ワンダ振幅を３２（＝３．２ｎｓ／１００ｐｓ）倍し、Ｄｉｔｈｅｒｉｎｇ　Ａｍｐ２部２０５でジッタ・ワンダ振幅を１／３２倍するディザリング処理を行うことになる。
　次に、Ａｕｔｏｍａｔｉｃ　Ｐｈａｓｅ／Ｆｒｅｑｕｅｎｃｙ　Ｄｅｔｅｃｔｉｏｎ　Ｃｏｎｔｒｏｌｌｅｒ部５００は、周波数変動検出のための位相変動閾値の算出を行う（ステップＡ５）。
　＜ステップＡ５；位相変動閾値算出＞
　以下において、Ｍｅｍｏｒｙ　Ｓｌｉｐ　Ｐｏｉｎｔはメモリスリップが発生する位相差であり、Ｍｅｍｏｒｙ　Ｄｅｐｔｈに等しい。Ｊｉｔｔｅｒ　Ｔｏｌｅｒａｎｃｅ　Ｍａｓｋ　３１１．０４ＭＨｚ　６４ｂｉｔは、ＩＴＵ−Ｔで規定された、ＰＬＬサンプリング周波数が３１１．０４ＭＨｚの場合における周波数変動閾値である。この閾値は、位相変動閾値検出後の高速追従速度を考慮し、メモリ容量の１／２とする。但し、入力ジッタ成分が周波数急変状態として誤検出されないように、閾値は、国際勧告化されているＪｉｔｔｅｒ　Ｔｏｌｅｒａｎｃｅ　Ｍａｓｋ上の最大ジッタ振幅である３１１．０４ＭＨｚ　６４ｂｉｔ分以上とする。
　まず、Ａｕｔｏｍａｔｉｃ　Ｐｈａｓｅ／Ｆｒｅｑｕｅｎｃｙ　Ｄｅｔｅｃｔｉｏｎ　Ｃｏｎｔｒｏｌｌｅｒ部５００は、以下の式を満足するか否かを判定する（ステップＡ５１）。
　Ｍｅｍｏｒｙ　Ｄｅｐｔｈ／２＝Ｍｅｍｏｒｙ　Ｓｌｉｐ　Ｐｏｉｎｔ／２　＜　Ｊｉｔｔｅｒ　Ｔｏｌｅｒａｎｃｅ　Ｍａｓｋ　３１１．０４ＭＨｚ　６４ｂｉｔ
　Ａｕｔｏｍａｔｉｃ　Ｐｈａｓｅ／Ｆｒｅｑｕｅｎｃｙ　Ｄｅｔｅｃｔｉｏｎ　Ｃｏｎｔｒｏｌｌｅｒ部５００は、上記式を満足する場合は（ステップＡ５１／Ｙｅｓ）、Ｐｈａｓｅ　ＴｈｒｅｓｈｏｌｄをＭｅｍｏｒｙ　Ｓｌｉｐ　Ｐｏｉｎｔ／２に設定する（ステップＡ５２）。
　また、上記式を満足しない場合は（ステップＡ５１／Ｎｏ）、Ｐｈａｓｅ　Ｔｈｒｅｓｈｏｌｄを６４ｂｉｔに設定する（ステップＡ５３）。
　次に、Ａｕｔｏｍａｔｉｃ　Ｐｈａｓｅ／Ｆｒｅｑｕｅｎｃｙ　Ｄｅｔｅｃｔｉｏｎ　Ｃｏｎｔｒｏｌｌｅｒ部５００は、周波数の急変を検出するための過去データ保持周期の算出を行う（ステップＡ６）。
　＜ステップＡ６；過去データ保持周期算出＞
　まず、Ａｕｔｏｍａｔｉｃ　Ｐｈａｓｅ／Ｆｒｅｑｕｅｎｃｙ　Ｄｅｔｅｃｔｉｏｎ　Ｃｏｎｔｒｏｌｌｅｒ部５００は、以下の式が満足されるか否かを判定する（ステップＡ６１）。ＰＬＬ　Ｐｈａｓｅ　Ｃｏｍｐａｒｅ　Ｔｉｍｅは、位相比較周期であり、位相比較周波数の逆数である。また、ＴＡＰ　Ｉｎｔｅｒｖａｌは、過去データを保持するためのＴＡＰ数である。
　Ｆｒｅｑｕｅｎｃｙ　Ｓｅｔｔｌｉｎｇ　Ｔｉｍｅ　ａｔ　ａ　Ｐｈａｓｅ　Ｔｈｒｅｓｈｏｌｄ　Ｐｏｉｎｔ　＜　ＰＬＬ　Ｐｈａｓｅ　Ｃｏｍｐａｒｅ　Ｔｉｍｅ
　そして、Ａｕｔｏｍａｔｉｃ　Ｐｈａｓｅ／Ｆｒｅｑｕｅｎｃｙ　Ｄｅｔｅｃｔｉｏｎ　Ｃｏｎｔｒｏｌｌｅｒ部５００は、上記式が満足される場合は（ステップＡ６１／Ｙｅｓ）、ＴＡＰ　Ｉｎｔｅｒｖａｌを１に設定する（ＴＡＰ　Ｉｎｔｅｒｖａｌ＝１；ステップＡ６２）。
　また、上記式が満足されない場合は（ステップＡ６１／Ｎｏ）、ＴＡＰ　ＩｎｔｅｒｖａｌをＦｒｅｑｕｅｎｃｙ　Ｓｅｔｔｌｉｎｇ　Ｔｉｍｅ　ａｔ　ａ　Ｐｈａｓｅ　Ｔｈｒｅｓｈｏｌｄ　Ｐｏｉｎｔ／ＰＬＬ　Ｐｈａｓｅ　Ｃｏｍｐａｒｅ　Ｔｉｍｅに設定する（ＴＡＰ　Ｉｎｔｅｒｖａｌ＝Ｆｒｅｑｕｅｎｃｙ　Ｓｅｔｔｌｉｎｇ　Ｔｉｍｅ　ａｔ　ａ　Ｐｈａｓｅ　Ｔｈｒｅｓｈｏｌｄ　Ｐｏｉｎｔ／ＰＬＬ　Ｐｈａｓｅ　Ｃｏｍｐａｒｅ　Ｔｉｍｅ；ステップＡ５４）。
　本実施形態の周波数急変検出方法は、ＰＬＬ位相比較周期毎に位相データを保持可能なＴＡＰ部３０１からの過去データとＰＬＬ部１００からの現在データとを比較する。しかし、ＰＬＬ位相比較周期によっては、周波数急変による位相変動時間が短いと、周波数の急変を検出することができない。これは、周波数の急変が、見かけ上、ワンダに同期するからである。従って、過去データを保持するためのＴＡＰ数を周波数引き込み時間分確保する必要がある。
　例えば、位相比較周波数１００ｋＨｚ（＝１０μｓ）で、位相変動閾値までの引き込み時間が約２ｍｓの場合は、ＴＡＰ数が２００（＝２ｍｓ／１０μｓ）以上必要である。
　なお、ＴＡＰ数は自然数であるので、上記の除算が割り切れない場合は、除算結果の小数点以下を切り上げて得られる整数をＴＡＰ数とすればよい。
　＜第１の実施形態のＰＬＬ回路の作用・効果＞
　このように、本実施形態のＰＬＬ回路は、ＰＬＬ部１００の位相比較データに基づいて、ジッタ・ワンダ成分及び周波数急変状態をリアルタイムに検出して処理し、その結果に基づいて、ＰＬＬ部１００のループゲインを制御する。これにより、本来トレードオフ関係であるジッタ・ワンダ抑圧性能と周波数追従性能とについて、ジッタ・ワンダ抑圧性能を満足しつつ、高速な周波数追従性能を同時に実現することができる。
　また、第１の実施形態のＰＬＬ回路は、０スタッフジッタをＳＤＨ信号などの周波数監視で検出するのではなく、ＰＬＬ部１００の位相比較データに基づいて、ジッタ・ワンダ成分をＦＦＴ解析によりリアルタイムに検出して処理する。そして、第１の実施形態のＰＬＬ回路は、ジッタ・ワンダ成分の処理結果をリアルタイムにＰＬＬ部１００に反映することでジッタ・ワンダを抑圧する。その結果、第１の実施形態のＰＬＬ回路は、システムを安価に実現することができる。
　また、第１の実施形態のＰＬＬ回路は、カスケードワンダの発生を予測するのではなく、ＰＬＬ部１００の位相比較データに基づいて、ジッタ・ワンダ成分をＦＦＴ解析によりリアルタイムに検出して処理し、その結果をリアルタイムにＰＬＬ部１００に反映する。これによって、本実施形態のＰＬＬ回路は、カスケードワンダを抑圧することができる。
　また、第１の実施形態のＰＬＬ回路は、ＰＬＬ部１００の位相比較データに基づいて、周波数変動状態をリアルタイムに検出して処理する。そして、本実施形態のＰＬＬ回路は、その結果をリアルタイムにＰＬＬ部１００に反映することで周波数追従性能を確保することができる。
　なお、上述した第１の実施形態は、本願発明の好適な実施形態の一つを示したものである。そして、上記実施形態のみに本願発明の範囲は限定されるものではなく、本願発明の要旨を逸脱しない範囲において種々の変更を施した形態での実施が可能である。
　例えば、上述した図５に示すＰＬＬ回路を構成する各部１００，２００，３００，４００，５００の制御動作は、ハードウェア、または、ソフトウェア、あるいは、両者の複合構成を用いて実行することも可能である。
　なお、ソフトウェアを用いて処理を実行する場合には、処理シーケンスを記録したプログラムを、専用のハードウェアに組み込まれているコンピュータ内のメモリにインストールして実行させることが可能である。あるいは、各種処理が実行可能な汎用コンピュータにプログラムをインストールして実行させることが可能である。
　例えば、プログラムは、記録媒体としてのハードディスクやＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）に予め記録しておくことが可能である。あるいは、プログラムは、リムーバブル記録媒体に、一時的、あるいは、永続的に格納（記録）しておくことが可能である。このようなリムーバブル記録媒体は、いわゆるパッケージソフトウエアとして提供することが可能である。なお、リムーバブル記録媒体としては、フロッピー（登録商標）ディスク、ＣＤ−ＲＯＭ（Ｃｏｍｐａｃｔ　Ｄｉｓｃ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）、ＭＯ（Ｍａｇｎｅｔｏ　ｏｐｔｉｃａｌ）ディスク、ＤＶＤ（Ｄｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｃ）、磁気ディスク、半導体メモリなどが挙げられる。
　なお、プログラムは、上述したようなリムーバブル記録媒体からコンピュータにインストールすることになる。また、ダウンロードサイトから、コンピュータに無線転送することになる。また、ネットワークを介して、コンピュータに有線で転送することになる。
　また、第１の実施形態におけるＰＬＬ回路は、一次ループ及び二次ループを備えた構成を例にとって説明した。しかし、本願発明の回路を、実施形態で説明した構成以外のＰＬＬ回路にも適用してもよい。
　さらに、第１の実施形態におけるＰＬＬ回路は、上記実施形態で説明した処理動作に従って時系列的に実行されるのみならず、処理を実行する装置の処理能力、あるいは、必要に応じて並列的にあるいは個別に実行するように構築することも可能である。
　図１９は、本願発明の第２の実施形態の回路の構成を示す図である。
　図１９に示す回路９００は、制御部９０１を備える。図示されないＰＬＬ部は、ＯＴＮ信号からＳＤＨ信号またはＥｔｈｅｒｎｅｔ信号のクロックを再生する。
　制御部９０１は、図示されないＰＬＬ部が出力する位相比較データ９０２に基づいて、ジッタ・ワンダ成分及び周波数変動状態を処理する。そして、制御部９０１は、処理結果に基づいて、図示されないＰＬＬ部のループゲインを制御するための信号９０３を出力する。
　すなわち、第２の実施形態の回路９００の制御部９０１には、ＯＴＮ信号からＳＤＨ信号またはＥｔｈｅｒｎｅｔ信号のクロックを再生するＰＬＬ部の位相比較データ９０２が入力される。そして、制御部９０１は、入力された位相比較データ９０２に基づいて、ジッタ・ワンダ成分及び周波数急変状態をリアルタイムに検出して処理する。そして、その結果に基づいて、制御部９０１は、ＰＬＬ部のループゲインを制御するための信号９０３を出力する。これにより、第２の実施形態の回路は、本来トレードオフ関係にあるジッタ・ワンダ抑圧性能と周波数追従性能とについて、ジッタ・ワンダ抑圧性能を満足しつつ、高速な周波数追従性能を同時に実現させるための制御信号を出力することができる。
　以上、第１及び第２の実施形態を参照して本願発明を説明したが、本願発明は上述した実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
　この出願は、２００９年３月２３日に出願された日本出願特願２００９−０７０３４７を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　１００　ＰＬＬ部
　２００　Ｊｉｔｔｅｒ／Ｗａｎｄｅｒ　Ｄｅｔｅｃｔｏｒ部２００
　３００　Ｆｒｅｑｕｅｎｃｙ　Ｃｈａｎｇｅ　Ｓｌｏｐｅ　Ｄｅｔｅｃｔｏｒ部
　４００　ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部
　５００　Ａｕｔｏｍａｔｉｃ　Ｐｈａｓｅ／Ｆｒｅｑｕｅｎｃｙ　Ｄｅｔｅｃｔｉｏｎ　Ｃｏｎｔｒｏｌｌｅｒ部
　１０１　Ｐｈａｓｅ　Ｄｅｔｅｃｔｏｒ部
　１０２　Ｄｉｇｉｔａｌ　Ａｍｐ１部
　１０３　Ｄｉｇｉｔａｌ　Ａｍｐ２部
　１０４　Ｉｎｔｅｇｒａｔｏｒ部
　１０５　ＡＤＤＥＲ部
　１０６　ＤＡＣ部
　１０７　ＶＣＯ部
　１０８　Ｄｉｖｉｄｅｒ部
　２０１　Ｄｉｔｈｅｒｉｎｇ　Ａｍｐ１部
　２０２　Ｄｉｇｉｔａｌ　Ｆｉｌｔｅｒ部
　２０３　ＦＦＴ処理部
　２０４　Ａｂｓｏｌｕｔｅ部
　２０５　Ｄｉｔｈｅｒｉｎｇ　Ａｍｐ２部
　３０１　ＴＡＰ部３０１
　３０２　Ｃｏｍｐａｒｅ部
　３０３　Ｐｈａｓｅ　Ｔｈｒｅｓｈｏｌｄ部
　９００　第２の実施形態の回路
　９０１　制御部
　９０２　位相比較データ
　９０３　ループゲインを制御するための信号

Claims (13)

  1. ＯＴＮ（Ｏｐｔｉｃａｌ　Ｔｒａｎｓｐｏｒｔ　Ｎｅｔｗｏｒｋ）信号からＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ　Ｄｉｇｉｔａｌ　Ｈｉｅｒａｒｃｈｙ）信号またはＥｔｈｅｒｎｅｔ信号のクロックを再生するＰＬＬ手段の位相比較データに基づいてジッタ・ワンダ成分及び周波数変動状態を処理した結果に基づいて、前記ＰＬＬ手段のループゲインを制御する制御手段を備えることを特徴とする回路。
  2. 　前記制御手段は、
    　ジッタ・ワンダ成分を処理し、ジッタ・ワンダ情報を生成するＪｉｔｔｅｒ／Ｗａｎｄｅｒ　Ｄｅｔｅｃｔｏｒ部と、
    　周波数変動状態を処理し、周波数変動情報を生成するＦｒｅｑｕｅｎｃｙ　Ｃｈａｎｇｅ　Ｓｌｏｐｅ　Ｄｅｔｅｃｔｏｒ部と、
    　前記ジッタ・ワンダ情報、及び、前記周波数変動情報に基づいて、前記ＰＬＬ手段のループゲインを制御するＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部と、
    　を備えることを特徴とする請求項１に記載の回路。
  3. 　前記Ｊｉｔｔｅｒ／Ｗａｎｄｅｒ　Ｄｅｔｅｃｔｏｒ部は、
    　前記位相比較データをｎ（ｎは、予め設定した２以上の数）倍し、ＦＦＴ処理後に１／ｎ倍するディザリング処理を行うことを特徴とする請求項２に記載の回路。
  4. 　前記Ｊｉｔｔｅｒ／Ｗａｎｄｅｒ　Ｄｅｔｅｃｔｏｒ部は、
    　前記ＦＦＴ処理を所定の帯域毎に分割して行うことを特徴とする請求項２または３に記載の回路。
  5. 　前記Ｆｒｅｑｕｅｎｃｙ　Ｃｈａｎｇｅ　Ｓｌｏｐｅ　Ｄｅｔｅｃｔｏｒ部は、
    　前記位相比較データに基づいて位相変動量を算出し、前記位相変動量が閾値以上か否かを判断し、前記位相変動量が閾値以上である場合は、周波数変動があった旨の周波数変動情報を生成することを特徴とする請求項２乃至４の何れかに記載の回路。
  6. 　前記ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部は、
    　前記周波数変動情報に基づいて、周波数変動がある場合は、ＤＵＴ（Ｄｅｖｉｃｅ　Ｕｎｄｅｒ　Ｔｅｓｔ）のＰｕｌｌ−ｉｎ／Ｈｏｌｄ−ｉｎ　Ｒａｎｇｅ及びＭｅｍｏｒｙ　Ｄｅｐｔｈに基づいて、遮断周波数を算出し、該算出した遮断周波数に応じたアンプゲインを前記ＰＬＬ手段に設定し、前記ＰＬＬ手段のループゲインを制御することを特徴とする請求項２乃至５の何れかに記載の回路。
  7. 　前記ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部は、
    　前記周波数変動情報に基づいて、周波数変動がない場合は、前記ジッタ・ワンダ情報に基づいて、遮断周波数を算出し、前記算出した遮断周波数に応じたアンプゲインを前記ＰＬＬ手段に設定し、前記ＰＬＬ手段のループゲインを制御することを特徴とする請求項２から６のいずれかに記載の回路。
  8. 　前記ＰＬＬ　Ｆｅｅｄ　Ｆｏｒｗａｒｄ　Ｒｅａｌ−ｔｉｍｅ　Ａｃｔｕａｔｏｒ部は、
    　前記遮断周波数が所定の周波数以上の場合は、前記遮断周波数を所定の周波数に変更し、前記変更した所定の周波数に応じたアンプゲインを前記ＰＬＬ手段に設定し、
    　前記遮断周波数が所定の周波数未満の場合は、前記遮断周波数に応じたアンプゲインを前記ＰＬＬ手段に設定することを特徴とする請求項７に記載された回路。
  9. 　前記Ｊｉｔｔｅｒ／Ｗａｎｄｅｒ　Ｄｅｔｅｃｔｏｒ部で用いる制御パラメータと、前記Ｆｒｅｑｕｅｎｃｙ　Ｃｈａｎｇｅ　Ｓｌｏｐｅ　Ｄｅｔｅｃｔｏｒ部で用いる制御パラメータと、を設定するＡｕｔｏｍａｔｉｃ　Ｐｈａｓｅ／Ｆｒｅｑｕｅｎｃｙ　Ｄｅｔｅｃｔｉｏｎ　Ｃｏｎｔｒｏｌｌｅｒ部を備えることを特徴とする請求項２から８の何れか１項に記載の回路。
  10. 　請求項１から９のいずれかに記載された回路、及び、ＯＴＮ信号からＳＤＨ信号またはＥｔｈｅｒｎｅｔ信号のクロックを再生するＰＬＬ手段を備えた、ＰＬＬ回路。
  11. 　ＯＴＮ信号からＳＤＨ信号またはＥｔｈｅｒｎｅｔ信号のクロックを再生するＰＬＬ手段の位相比較データに基づいてジッタ・ワンダ成分及び周波数変動状態を処理した結果に基づいて、前記ＰＬＬ手段のループゲインを制御することを特徴とする制御システム。
  12. 　ＯＴＮ信号からＳＤＨ信号またはＥｔｈｅｒｎｅｔ信号のクロックを再生するＰＬＬ手段の位相比較データに基づいてジッタ・ワンダ成分及び周波数変動状態を処理した結果に基づいて、前記ＰＬＬ手段のループゲインを制御することを特徴とする制御方法。
  13. 　ＯＴＮ信号からＳＤＨ信号またはＥｔｈｅｒｎｅｔ信号のクロックを再生するＰＬＬ手段の位相比較データに基づいてジッタ・ワンダ成分及び周波数変動状態を処理した結果に基づいて、前記ＰＬＬ手段のループゲインを制御する処理を、コンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体。
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