JP4840113B2 - Ｐｌｌ同期はずれ検出回路 - Google Patents

Description

この発明は、基準クロックと電圧制御発振器の出力クロックの位相を比較して位相差に対応する信号を出力する位相比較器と、位相比較器の出力により出力クロックの周波数を調整する電圧制御発振回路を有し、電圧制御発振器から基準クロックと位相同期した出力クロックを得るＰＬＬ回路において、ＰＬＬ同期はずれ検出回路の検出精度の向上に関する。

ある制御回路を外部の制御系と同期させようとする場合に、外部の制御系より供給された基準クロックと制御回路内部のクロックの位相を比較して同期させるループ回路（以下、ＰＬＬ回路と称する）が用いられることが一般的である。

この様な制御回路では外部の制御系と同期していることを前提にしているため、基準クロックとの位相差が大き過ぎて同期できないと制御異常となる。このためＰＬＬ回路の同期はずれを監視・検出する必要がある。

ＰＬＬ同期はずれ検出回路の例として、図４、図５に示すように、基準クロックと電圧制御発振器３の出力クロックの位相を比較して位相差に対応する信号を出力する位相比較器１と、位相比較器１の出力により出力クロックの周波数を調整する電圧制御発振器３を有し、電圧制御発振器３から基準クロックと位相同期した出力クロックを得るＰＬＬ回路において、基準クロックと電圧制御発振器３の出力クロックの位相を比較し、低域通過フィルタ２（以下、ＬＰＦと称する）を通した後の電圧制御発振器３の入力電圧を同期はずれ検出回路で監視し、基準となる範囲を超えると“同期はずれ”と検出する方法が提案されている。なお、図中、４は分周器、１１、１２は電圧比較器、１３は論理和（ＯＲ）回路、（ａ）は基準クロック、（ｂ）は分周器出力、（ｃ）は位相比較器出力、（ｄ）はＬＰＦ出力、（ｉ）はＡＬＭ出力である。

特開平６−１６４３８１号公報

しかし、従来の方法では、監視回路をアナログ回路で構成するため、検出回路のばらつきにより検出精度が悪くなる。また、電圧制御発振器の電圧−周波数変換特性のばらつきにより、電圧監視による同期はずれの検出範囲と、電圧制御発振器の出力クロックによる実際の同期はずれの範囲の間にずれが生じるという問題点があった。

この発明は、以上のような問題点を解決するためになされたもので、基準クロックと電圧制御発振器の出力クロックの位相を比較して位相差に対応する信号を出力する位相比較器と、位相比較器の出力により出力クロックの周波数を調整する電圧制御発振回路を有し、電圧制御発振器から基準クロックと位相同期した出力クロックを得るＰＬＬ回路において、ＰＬＬ同期はずれ検出回路の検出精度を向上させることを目的とする。

この発明に係るＰＬＬ同期はずれ検出回路においては、基準クロックと電圧制御発振器の出力クロックの位相を比較して位相差に対応する信号を出力する位相比較器と、位相比較器の出力により出力クロックの周波数を調整する電圧制御発振器を有し、電圧制御発振器から基準クロックと位相同期した出力クロックを得るＰＬＬ回路において、時間を計測するタイマと、電圧制御発振器の出力クロックを入力してタイマの計測期間毎に出力クロックのパルス数をカウントし、タイマからの信号でリセットされるカウンタと、タイマからの信号でカウンタのカウントした値を保持するラッチと、カウンタのカウントした値が増加し基準値ｙを超えると信号を出力し、電圧制御発振器の出力クロック周波数増加方向の同期はずれを検出する高域検出器と、ラッチの保持した値が減少し基準値ｘを下回ると信号を出力し、電圧制御発振器の出力クロック周波数減少方向の同期はずれを検出する低域検出器とを備えたものである。

この発明に係るＰＬＬ同期はずれ検出回路は、電圧制御発振器の出力クロックをカウントした値を基にＰＬＬ同期はずれの検出を行うため、電圧制御発振器の電圧−周波数変換特性のばらつきの影響を受けることなくＰＬＬ同期はずれを検出することができる。また、ディジタル回路でＰＬＬ同期はずれを検出するため、電圧制御発振器の入力電圧から同期はずれを検出する方法に比べて電圧検出回路のばらつきの影響を受けることなくＰＬＬ同期はずれを検出することができる。これにより、ＰＬＬ同期はずれ検出回路の検出精度を向上させることができる。

実施の形態１．
図１はこの発明の実施の形態１に係るＰＬＬ同期はずれ検出回路の構成を示すブロック図である。同図において、１は位相比較器、２は低域通過フィルタ（ＬＰＦ）、３は電圧制御発信器、４は分周器、５はカウンタ、６はタイマ、７はラッチ、８は高域検出器、９は低域検出器、１０は論理和（ＯＲ）回路である。基準クロックと、出力クロックを分周器４に入力して得られたパルスとを位相比較器１に入力する。そして位相比較器１の出力信号を低域通過フィルタ２に通す事で高周波成分を除去して位相差成分を取り出し、電圧制御発振器３に入力して位相差成分に応じて出力クロックを調整し基準クロックに同期させる。

そして出力クロックをカウンタ５に入力してタイマ６の計測期間毎に出力クロックの
パルス数をカウントし、カウント値が基準値ｙを超えたか高域検出器８で判別する。

また、リセット直前のカウント値をラッチ７で保持し、基準値ｘまでカウントしたか
低域検出器９で判別する。
これら高域検出器８、低域検出器９の出力信号を論理和回路１０に入力し、“ＰＬＬ同期はずれ“として検出する。

図２はこの発明の実施の形態１での出力クロック周波数増加方向でのＰＬＬ同期はずれ時の動作を示すタイムチャートである。同図において、基準クロック（ａ）の位相が分周器４の出力パルス（ｂ）よりも進み位相になると、低域通過フィルタ２の出力電圧（ｄ）が増加して電圧制御発振器３から出力される出力クロック（ｅ）の周波数が増加する。

そして、カウンタ５で計測されたカウンタ出力値（ｆ）が増加し、高域検出器８の基準値ｙを超えると論理和回路１０の出力信号ＡＬＭ（ｉ）がＨｉｇｈとなり、出力クロック周波数増加方向でのＰＬＬ同期はずれを検出することができる。

図３はこの発明の実施の形態１での出力クロック周波数減少方向でのＰＬＬ同期はずれ時の動作を示すタイムチャートである。同図において、基準クロック（ａ）の位相が分周器４の出力パルス（ｂ）よりも遅れ位相になると、低域通過フィルタ２の出力電圧（ｄ）が減少して電圧制御発振器３から出力される出力クロック（ｅ）の周波数が減少する。

そして、カウンタ５で計測されたカウント出力値（ｆ）が減少し、ラッチ７で保持されたラッチ出力値（ｈ）も減少する。この値が低域検出器９の基準値ｘを下回ると論理和回路１０の出力信号ＡＬＭ（ｉ）がＨｉｇｈとなり、出力クロック周波数減少方向でのＰＬＬ同期はずれを検出することができる。

以上のようにして、時間を計測するタイマ６と、電圧制御発振器３の出力クロックをカウントしタイマ６からの信号でリセットされるカウンタ５と、カウンタ５のカウントした値が判定値を超えると信号を出力する検出器を備え、そしてタイマ６からの信号でカウンタ５のカウントした値を保持するラッチ７と、ラッチの保持した値が判定値を下回ると信号を出力する検出器を備えたことにより、電圧制御発振器の出力クロック周波数の増加・減少どちらの方向でも同期はずれを検出することができる。

この発明の実施の形態１に係るＰＬＬ同期はずれ検出回路の構成を示すブロック図である。 この発明の実施の形態１での出力クロック周波数増加方向でのＰＬＬ同期はずれ時の動作を示すタイムチャートである。 この発明の実施の形態１での出力クロック周波数減少方向でのＰＬＬ同期はずれ時の動作を示すタイムチャートである。 従来のＰＬＬ同期はずれ検出回路の構成を示すブロック図である。 従来のＰＬＬ同期はずれ検出回路のＰＬＬ同期はずれ時の動作を示すタイムチャートである。

符号の説明

１ 位相比較器
２ 低域通過フィルタ（ＬＰＦ）
３ 電圧制御発振器
４ 分周器
５ カウンタ
６ タイマ
７ ラッチ
８ 高域検出器
９ 低域検出器
１０、１３ 論理和（ＯＲ）回路
１１、１２ 電圧比較器

Claims (1)

1. 基準クロックと電圧制御発振器の出力クロックの位相を比較して位相差に対応する信号を出力する位相比較器と、位相比較器の出力により出力クロックの周波数を調整する電圧制御発振器を有し、電圧制御発振器から基準クロックと位相同期した出力クロックを得るＰＬＬ回路において、
   時間を計測するタイマと、
   前記電圧制御発振器の出力クロックを入力して前記タイマの計測期間毎に前記出力クロックのパルス数をカウントし、前記タイマからの信号でリセットされるカウンタと、
   前記タイマからの信号でカウンタのカウントした値を保持するラッチと、
   前記カウンタのカウントした値が増加し基準値ｙを超えると信号を出力し、前記電圧制御発振器の出力クロック周波数増加方向の同期はずれを検出する高域検出器と、
   前記ラッチの保持した値が減少し基準値ｘを下回ると信号を出力し、前記電圧制御発振器の出力クロック周波数減少方向の同期はずれを検出する低域検出器と、
   を備えたことを特徴とするＰＬＬ同期はずれ検出回路。

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