JPH02125529A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路に適したＰＬＬ（位相同期ループ）回
路に関する。

〔従来の技術〕

一般にＰＬＬ回路としては、種々の提案があるが、その
中で第４図に示す回路は、入力信号の逓倍された出力信
号を得る回路として知られている。すなわち、位相比較
器１０．ループフィルタ１１、電圧制御発振器１２１分
周器１３で構成され、電圧制御発振器１２の出力は出力
信号とし、て取出されると共に分周器１３を介して位相
比較器１０に供給され、入力信号と位相比較される。こ
の位相比較器１０の出力電圧がループフィルタ１１に入
力され、このループフィルタ１−１の出力により電圧制
御発振器１２が制御される。この出力信号の周波数は、
分周器１．３の段数骨だけ、入力信号の周波数が逓倍さ
れたものとなる。

〔発明が解決しようとする課題〕

上述した従来のＰ　Ｌ　Ｌ回路では、外乱による出力信
号のジッタ（位相変動分）を抑えるなめに、ループの雑
音帯域を低くする必要がある。ところで、このＰＬＬ回
路を集積回路で実現する場合、大きな時定数を得ること
は非常に困難であり、また回路素子のバラツキに対して
もマージンを設ける必要があるので、それを見込んだ設
計が必要となる。さらに、集積回路チップ内で発生する
雑音分布２強度等は、予め予想することは非常に困難で
あり、そのためＰＬＬ回路の設計にはオーバー・マージ
ンの設計を強いられるという欠点があった。

本発明の目的は、このような欠点を除き、ジッタ検出回
路を設け、その出力で電圧制御発振器の変換利得を制御
することにより、ジッタ抑圧度を向上させると共に、集
積回路のチップ上の雑音を予測する必要がなく、オーバ
ー・マージンの設計を不要としたＰＬＬ回路を提供する
ことにある。

〔課題を解決するための手段〕

本発明の構成は、制御電圧によって周波数を可変する電
圧制御発振器と、この電圧制御発振器の出力信号と入力
信号とを位相比鮫し位相誤差電圧を出力する位相比較器
と、この位相比較器の出力から前記電圧制御発振器の制
御電圧を得るループフィルタとを備えたＰＬＬ回路にお
いて、前記電圧制御発振器の出力信号の位相変動を検出
するジッタ検出回路と、このジッタ検出回路の出力を前
記ループフィルタの出力と共に前記電圧制御発振器に供
給しその利得を制御する制御回路とを備えたことを特徴
とする。

〔実施例〕

次に、本発明について図面を用いて詳細に説明する。

第１図は本発明の第１の実施例を示すブロック図である
０本実施例は、位相比較器１０．ルーブフ、イルタ１１
．電圧制御発振器１２１分周器１３によりループを構成
すると共に、位相比較器１０の出力をジッタ検出回路１
４に入力してその出力で電圧制御発振器１２の変換利得
が制御されるようにしている。そのため電圧制御発振器
１２の前段に電圧、電流変換回路１５を設けている。

第２図（ａ）、（ｂ）は第１図に用いるジッタ検出回路
１４および電圧電流変換回路１５の一例の回路図である
。

いま、位相比較器１０としてＰＦＣ（位相周波数比較器
）を用いるとすれば、ＵＰ、ＤＯＷＮの２つの出力信号
が出力される。この出力信号を例えば、第２図（ａ）の
ジッタ検出回路１４に通せば、ＮＡＮＤ　（ナンド）回
路２１の出力が抵抗Ｒ１，容量Ｃ１により積分されるの
で、入力されたジッタの強度に応じた制御電圧を制御信
号Ａとして得ることが出来る。この制御信号Ａにより電
圧制御発振器１２の変換利得が制御される。

良く知られている電圧制御発振器１２として、前段に電
圧−電流変換回路１５を置く構成がある。

従って、この電圧−電流変換回路１５の変換利得を前述
した制御信号Ａで制御してやれば、電圧制御発振器１２
の変換利得を変えることが出来る。

第２図（ｂ）の電圧電流変換回路１５を説明する。この
回路は、演算増幅器２２．トランジスタロ１〜Ｑ４１抵
抗Ｒ２で負帰還ループを構成している。従って、出力電
流は例えばポリシリコンからなる抵抗Ｒ２とトランジス
タＱｌ、Ｑ２Ｑ４　、Ｑｓで構成される電流ミラー回路
のミラー比で演算増幅器２２の非反転入力に加わり、ル
ープフィルタ１１の出力電圧が変換された値となる。

ここでトランジスタＱ１を常に三極管領域で動作させ、
前述の制御信号Ａを受けるトランジスタＱ１のゲート電
圧として用いれば、変換利得を制御出来ることになる。

このような回路構成により、ジッタが大きい場合には、
電圧制御発振器１２の変換利得が小さくなることが分か
る。

次に、ジッタ抑圧度について検討する。外乱による影響
がループの帯域の減小に伴い抑圧されると仮定すれば、
ジッタ抑圧度を増すには、ループの帯域を下げれば良い
ことになる。このＰＬＬ回路が２次応答系であるとする
と、ループの帯域は良く知られているように、電圧制御
発振器の変換利得の平方根に比例する。従って、第１図
の構成によってジッタ検出回路１４の出力が増加すると
、ループの帯域を下げ、さらにジッタが抑圧されること
になる。

第３図は本発明の第２の実施例のブロック図である。本
実施例は第１図の実施例に対し、ジッタ検出回路１４の
出力にスイッチ回路１６を接続し、このスイッチ回路１
６を引込み判定回路１７の出力で制御するものである。

即ち、このＰＬＬ回路が引込み状態にあるとき、ループ
の帯域を下げることのないように、ジッタ検出回路１４
の出力は開（オープン）とし、電圧制御発振器１２の変
換利得は固定される。また、引込み完了後に、ジッタを
抑圧するために、ジッタ検出回路１４の出力で電圧制御
発振器１２を制御する。従って、このＰＬＬ回路のルー
プは、高速引込みと高ジッタ抑圧度が実現出来ることに
なる。

〔発明の効果〕

以上説明したように本発明は、簡単な回路を付加する構
成によりジッタ抑圧度の高いＰＬＬ回路を得ることが出
来る。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図（
ａ）、（ｂ）は第１図のジッタ検出回路および電圧電流
変換回路の一例の回路図、第３図は本発明の第２の実施
例を示すブロック図、第４図は従来のＰＬＬ回路の一例
のブロック図である。 Ｑ＋”Ｑ５・・・トランジスタ、Ｃ１・・・容量、Ｒ７
゜Ｒ２・・・抵抗、１０・・・位相比較器、１１・・・
ループフィルタ、１２・・・電圧制御発振器、１３・・
・分周器、１４・・・ジッタ検出回路、〕５・・・電圧
・電流変換回路、２１・・・ナントゲート、２２・・・
演算増幅器、Ｃ１・・・容量、Ｒ，、Ｒ２・・・抵抗、
Ｑ１〜Ｑ、・・・トランジスタ。 第７図 第４ｇ 第２図

Claims (1)

【特許請求の範囲】
1. 制御電圧によって周波数を可変する電圧制御発振器と、
   この電圧制御発振器の出力信号と入力信号とを位相比較
   し位相誤差電圧を出力する位相比較器と、この位相比較
   器の出力から前記電圧制御発振器の制御電圧を得るルー
   プフィルタとを備えたＰＬＬ回路において、前記電圧制
   御発振器の出力信号の位相変動を検出するジッタ検出回
   路と、このジッタ検出回路の出力を前記ループフィルタ
   の出力と共に前記電圧制御発振器に供給しその利得を制
   御する制御回路とを備えたことを特徴とするＰＬＬ回路
   。