KR102182594B1 - 동기좌표계 위상동기루프 및 이를 이용한 단상 계통형 인버터의 dc 오프셋 보상 방법과 시스템 - Google Patents

동기좌표계 위상동기루프 및 이를 이용한 단상 계통형 인버터의 dc 오프셋 보상 방법과 시스템 Download PDF

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Abstract

동기좌표계 위상동기루프 및 이를 이용한 단상 계통형 인버터의 DC 오프셋 보상 방법과 시스템이 개시된다. 개시되는 일 실시예에 따른 동기좌표계 위상동기루프는, 단상 계통형 인버터(Single-phase Grid-connected Inverter)의 DC 오프셋 보상을 위한 SRF-PLL(Synchronous Reference Frame Phase Locked Loop)으로서, 측정된 계통 전압으로부터 위상각을 산출하는 PI(Proportional Integral) 위상 제어기, 계통 전압에 포함된 DC 오프셋 성분의 정지 좌표계 d축 및 q축 전압을 검출하고, DC 오프셋 성분의 정지 좌표계 d축 및 q축 전압에 기반하여 DC 오프셋의 크기를 검출하는 오프셋 검출부, 및 검출된 DC 오프셋 크기를 기반으로 기 측정된 계통 전압에서 DC 오프셋을 보상하는 오프셋 보상부를 포함한다.

Description

동기좌표계 위상동기루프 및 이를 이용한 단상 계통형 인버터의 DC 오프셋 보상 방법과 시스템{SYNCHRONOUS REFERENCE FRAME PAHSE LOCKED LOOP, METHOD AND SYSTEM FOR DC OFFSET COMPENSATION OF SINGLE PHASE GRID CONNECTED INVERTER}
본 발명의 실시예는 단상 계통형 인버터의 DC 오프셋 보상 기술과 관련된다.
계통 연계형 인버터(Grid Connected Inverter)는 에너지 절감 및 에너지 효율 향상의 필요성 증대에 따라 높은 전력 품질 및 신뢰성 향상을 위한 기술에 대해 연구 개발이 이루어지고 있다. 계통 연계형 인버터의 경우 계통 측 전압과의 진폭 및 위상차로 인해 시스템의 성능이 저하될 수 있다. 이를 방지하기 위해서는 계통 전압에서 위상 및 진폭 정보를 정확하게 측정하고 동기화해야 한다.
도 1은 일반적인 단상 계통 연계형 인버터 시스템의 구성을 개략적으로 나타낸 도면으로, 전력 변환 회로, 위상각 측정을 위한 위상 동기 루프(PLL), 좌표 변환기, 전류 제어기, 전압 제어기, 및 PWM 등을 포함한다. 여기서, 위상각을 측정하기 위한 위상 동기 루프(PLL)의 입력 신호로 사용되는 계통 전압(Vs)은 전압 센서(미도시), 정합 회로(미도시), 및 A/D 변환기(미도시) 등을 통해 측정된다.
계통 전압(Vs) 측정 시 측정 경로에서 상기 구성(전압 센서, 정합 회로, A/D 변환기 등)들의 비선형적 특성에 의해 DC 오프셋(Offset)이 발생하게 된다. 또한, 일정한 주파수를 갖는 교류 신호를 직류 신호로 변환하는 동기 좌표계를 사용하여 인버터를 제어하는 경우, DC 오프셋은 동기 좌표계 상에서 계통 주파수의 고조파 성분으로 나타나고, 그로 인해 동기 좌표계의 d축 전압에 특정 리플 성분이 포함되게 된다. 이 경우, 인버터 출력에도 왜곡이 발생하게 되며, 결국 시스템 전체의 성능 저하로 이어지게 된다.
한국등록특허공보 제10-1761033호(2017.07.24)
개시되는 실시예는 계통 전압에 포함된 DC 오프셋을 보상할 수 있는 새로운 기법을 제공하기 위한 것이다.
개시되는 일 실시예에 따른 동기 좌표계 위상동기루프는, 단상 계통형 인버터(Single-phase Grid-connected Inverter)의 DC 오프셋 보상을 위한 SRF-PLL(Synchronous Reference Frame Phase Locked Loop)으로서, 측정된 계통 전압으로부터 위상각을 산출하는 PI(Proportional Integral) 위상 제어기; 상기 계통 전압에 포함된 DC 오프셋 성분의 정지 좌표계 d축 및 q축 전압을 검출하고, 상기 DC 오프셋 성분의 정지 좌표계 d축 및 q축 전압에 기반하여 상기 DC 오프셋의 크기를 검출하는 오프셋 검출부; 및 상기 검출된 DC 오프셋 크기를 기반으로 기 측정된 계통 전압에서 DC 오프셋을 보상하는 오프셋 보상부를 포함한다.
상기 오프셋 검출부는, 상기 계통 전압에 포함된 DC 오프셋 성분의 정지 좌표계 d축 전압을 검출하는 HPF(High Pass Filter); 상기 HPF의 정지 좌표계 d축 전압을 입력으로 하여 상기 DC 오프셋 성분의 정지 좌표계 q축 전압을 생성하는 제1 APF(All Pass Filter); 및 상기 DC 오프셋 성분의 정지 좌표계 d축 및 q축 전압에 기반하여 상기 DC 오프셋의 크기를 검출하는 오프셋 크기 연산부를 포함할 수 있다.
상기 HPF는, 상기 PI 위상 제어기의 적분기의 출력을 입력으로 하여 상기 DC 오프셋 성분의 정지 좌표계 d축 전압을 검출할 수 있다.
상기 HPF의 출력은 하기의 수학식에 의해 표현될 수 있다.
(수학식)
Figure 112019011278328-pat00001
Figure 112019011278328-pat00002
: DC 오프셋 성분의 정지 좌표계 d축 전압
Figure 112019011278328-pat00003
: PI 위상 제어기의 적분기 출력 값
Figure 112019011278328-pat00004
: HPF의 컷 오프(cut off)
s : 라플라스 변수
Figure 112019011278328-pat00005
: PI 위상 제어기의 적분기의 비례 이득
Figure 112019011278328-pat00006
: DC 오프셋
Figure 112019011278328-pat00007
: PI 위상 제어기에 의해 추종된 각 주파수
상기 제1 APF에 의한 상기 DC 오프셋 성분의 정지 좌표계 q축 전압은 하기 수학식으로 표현될 수 있다.
(수학식)
Figure 112019011278328-pat00008
Figure 112019011278328-pat00009
: DC 오프셋 성분의 정지 좌표계 q축 전압
t : 시간
상기 오프셋 크기 연산부는, 하기 수학식에 의해 상기 DC 오프셋의 크기를 검출할 수 있다.
(수학식)
Figure 112019011278328-pat00010
Figure 112019011278328-pat00011
: DC 오프셋의 크기
상기 오프셋 보상부는, n(n은 자연수) 번째 검출된 DC 오프셋 크기와 n+1 번째 또는 n-1 번째 검출된 DC 오프셋 크기의 차이를 검출하는 오프셋 차이 검출부; 상기 검출된 DC 오프셋 차이값을 누적시키는 오프셋 차이 누적부; 스위칭 제어 신호에 따라 상기 오프셋 차이 누적부의 출력값이 기 설정된 값으로 수렴하도록 마련되는 스위치부; 및 상기 계통 전압에서 상기 오프셋 차이 누적부의 출력값을 차감하는 차감부를 포함할 수 있다.
상기 스위치부는, 제1 스위칭 제어 신호에 따라 상기 오프셋 차이 누적부에서 상기 검출된 DC 오프셋 차이값을 더하도록 하고, 제2 스위칭 제어 신호에 따라 상기 오프셋 차이 누적부에서 상기 검출된 DC 오프셋 차이값을 빼도록 마련될 수 있다.
상기 차감부의 출력은, DC 오프셋이 보상된 상기 계통 전압의 정지 좌표계 d축 전압이고, 상기 동기 좌표계 위상 루프는, 상기 차감부의 출력을 입력으로 하여 상기 DC 오프셋이 보상된 상기 계통 전압의 정지 좌표계 q축 전압을 생성하는 제2 APF; 및 상기 DC 오프셋이 보상된 상기 계통 전압의 정지 좌표계 d축 전압 및 q축 전압을 동기 좌표계로 좌표 변환하는 좌표 변환부를 더 포함할 수 있다.
개시되는 일 실시예에 따른 단상 계통형 인버터의 DC 오프셋 보상 방법은, SRF-PLL(Synchronous Reference Frame Phase Locked Loop)을 이용한 단상 계통형 인버터(Single-phase Grid-connected Inverter)의 DC 오프셋 보상을 위한 방법으로서, 측정된 계통 전압에 포함된 DC 오프셋 성분의 정지 좌표계 d축 및 q축 전압을 검출하는 단계; 상기 DC 오프셋 성분의 정지 좌표계 d축 및 q축 전압에 기반하여 상기 DC 오프셋의 크기를 검출하는 단계; 및 상기 검출된 DC 오프셋 크기를 기반으로 기 측정된 계통 전압에서 DC 오프셋을 보상하는 단계를 포함한다.
상기 DC 오프셋 성분의 정지 좌표계 d축 전압을 검출하는 단계는, PI(Proportional Integral) 위상 제어기의 적분기의 출력을 HPF(High Pass Filter)의 입력으로 하고, 상기 HPF의 출력을 상기 상기 DC 오프셋 성분의 정지 좌표계 d축 전압으로 할 수 있다.
상기 HPF의 출력은 하기의 수학식에 의해 표현될 수 있다.
(수학식)
Figure 112019011278328-pat00012
Figure 112019011278328-pat00013
: DC 오프셋 성분의 정지 좌표계 d축 전압
Figure 112019011278328-pat00014
: PI 위상 제어기의 적분기 출력 값
Figure 112019011278328-pat00015
: HPF의 컷 오프(cut off)
s : 라플라스 변수
Figure 112019011278328-pat00016
: PI 위상 제어기의 적분기의 비례 이득
Figure 112019011278328-pat00017
: DC 오프셋
Figure 112019011278328-pat00018
: PI 위상 제어기에 의해 추종된 각 주파수
상기 DC 오프셋 성분의 정지 좌표계 q축 전압을 검출하는 단계는, 상기 HPF의 출력을 제1 APF(All Pass Filter)의 입력으로 하고, 상기 제1 APF의 출력을 상기 DC 오프셋 성분의 정지 좌표계 q축 전압으로 할 수 있다.
상기 제1 APF에 의한 상기 DC 오프셋 성분의 정지 좌표계 q축 전압은 하기 수학식으로 표현될 수 있다.
(수학식)
Figure 112019011278328-pat00019
Figure 112019011278328-pat00020
: DC 오프셋 성분의 정지 좌표계 q축 전압
t : 시간
상기 DC 오프셋의 크기를 검출하는 단계는, 하기 수학식에 의해 상기 DC 오프셋의 크기를 검출할 수 있다.
(수학식)
Figure 112019011278328-pat00021
Figure 112019011278328-pat00022
: DC 오프셋의 크기
상기 DC 오프셋을 보상하는 단계는, 오프셋 차이 검출부에서, n(n은 자연수) 번째 검출된 DC 오프셋 크기와 n+1 번째 또는 n-1 번째 검출된 DC 오프셋 크기의 차이를 검출하는 단계; 오프셋 차이 누적부에서, 상기 검출된 DC 오프셋 차이값을 누적시키는 단계; 스위치부에서, 스위칭 제어 신호에 따라 상기 오프셋 차이 누적부의 출력값이 기 설정된 값으로 수렴하도록 하는 단계; 및 차감부에서, 상기 계통 전압에서 상기 오프셋 차이 누적부의 출력값을 차감하는 단계를 포함할 수 있다.
상기 오프셋 차이 누적부의 출력값이 기 설정된 값으로 수렴하도록 하는 단계는, 상기 스위치부에서, 제1 스위칭 제어 신호에 따라 상기 오프셋 차이 누적부에서 상기 검출된 DC 오프셋 차이값을 더하도록 하고, 제2 스위칭 제어 신호에 따라 상기 오프셋 차이 누적부에서 상기 검출된 DC 오프셋 차이값을 빼도록 할 수 있다.
상기 차감부의 출력은, DC 오프셋이 보상된 상기 계통 전압의 정지 좌표계 d축 전압이고, 상기 단상 계통형 인버터의 DC 오프셋 보상 방법은, 상기 차감부의 출력을 제2 APF의 입력으로 하여 상기 DC 오프셋이 보상된 상기 계통 전압의 정지 좌표계 q축 전압을 생성하는 단계; 및 상기 DC 오프셋이 보상된 상기 계통 전압의 정지 좌표계 d축 전압 및 q축 전압을 동기 좌표계로 좌표 변환하는 단계를 더 포함할 수 있다.
개시되는 실시예에 의하면, 단상 계통형 인버터에서 계통 전압에 포함된 DC 오프셋을 검출하고 이를 보상함으로써, DC 오프셋에 의해 시스템 성능이 저하되는 것을 방지할 수 있다.
도 1은 일반적인 단상 계통 연계형 인버터 시스템의 구성을 개략적으로 나타낸 도면
도 2는 전압 센서를 사용하는 계통 전압의 측정 경로를 나타내는 도면
도 3은 본 발명의 일 실시예에 따른 동기 좌표계 위상동기루프(SRF PLL)의 구성을 나타낸 도면
도 4는 일반적인 SRF-PLL의 신호 파형을 나타낸 도면
도 5는 본 발명의 실시예에 따른 SRF-PLL의 신호 파형을 나타낸 도면
도 6은 예시적인 실시예들에서 사용되기에 적합한 컴퓨팅 장치를 포함하는 컴퓨팅 환경을 예시하여 설명하기 위한 블록도
이하, 도면을 참조하여 본 발명의 구체적인 실시형태를 설명하기로 한다. 이하의 상세한 설명은 본 명세서에서 기술된 방법, 장치 및/또는 시스템에 대한 포괄적인 이해를 돕기 위해 제공된다. 그러나 이는 예시에 불과하며 본 발명은 이에 제한되지 않는다.
본 발명의 실시예들을 설명함에 있어서, 본 발명과 관련된 공지기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다. 그리고, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 상세한 설명에서 사용되는 용어는 단지 본 발명의 실시예들을 기술하기 위한 것이며, 결코 제한적이어서는 안 된다. 명확하게 달리 사용되지 않는 한, 단수 형태의 표현은 복수 형태의 의미를 포함한다. 본 설명에서, "포함" 또는 "구비"와 같은 표현은 어떤 특성들, 숫자들, 단계들, 동작들, 요소들, 이들의 일부 또는 조합을 가리키기 위한 것이며, 기술된 것 이외에 하나 또는 그 이상의 다른 특성, 숫자, 단계, 동작, 요소, 이들의 일부 또는 조합의 존재 또는 가능성을 배제하도록 해석되어서는 안 된다.
이하의 설명에 있어서, 신호 또는 정보의 "전송", "통신", "송신", "수신" 기타 이와 유사한 의미의 용어는 일 구성요소에서 다른 구성요소로 신호 또는 정보가 직접 전달되는 것뿐만이 아니라 다른 구성요소를 거쳐 전달되는 것도 포함한다. 특히 신호 또는 정보를 일 구성요소로 "전송" 또는 "송신"한다는 것은 그 신호 또는 정보의 최종 목적지를 지시하는 것이고 직접적인 목적지를 의미하는 것이 아니다. 이는 신호 또는 정보의 "수신"에 있어서도 동일하다. 또한 본 명세서에 있어서, 2 이상의 데이터 또는 정보가 "관련"된다는 것은 하나의 데이터(또는 정보)를 획득하면, 그에 기초하여 다른 데이터(또는 정보)의 적어도 일부를 획득할 수 있음을 의미한다.
또한, 제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
본 발명의 실시예에서는 단상 계통형 인버터(Single-phase Grid-connected Inverter)의 위상각을 추종하기 위해 동기 좌표계 위상동기루프(Synchronous Reference Frame Phase Locked Loop : SRF PLL)을 사용한다. 동기 좌표계 위상동기루프(SRF PLL)를 이용하여 위상각을 추종하게 되면, 정상 상태 오차가 0이 되기 때문에 제어가 용이하다는 장점이 있다.
먼저, 동기 좌표계 위상동기루프(SRF PLL)에서 DC 오프셋의 영향을 살펴보면 다음과 같다. 도 2는 전압 센서를 사용하는 계통 전압의 측정 경로를 나타내는 도면이다. 계통 전압은 전압 센서 → LPF → A/D 컨버터 → DSP의 경로를 거치면서 측정되게 된다. 여기서, 계통 전압의 측정 경로에 포함된 아날로그 장치 및 전압 센서 자체의 불균형 등으로 인해 DC 오프셋 및 스케일 오차가 발생하게 된다. 이때, DC 오프셋을 포함한 계통 전압은 수학식 1로 표현될 수 있다.
(수학식 1)
Figure 112019011278328-pat00023
수학식 1에서,
Figure 112019011278328-pat00024
는 계통 전압(grid voltage)이고,
Figure 112019011278328-pat00025
은 계통 전압의 피크값이며,
Figure 112019011278328-pat00026
는 계통 각(grid angle)이고,
Figure 112019011278328-pat00027
는 DC 오프셋을 나타낸다.
한편, 단상 계통형 인버터의 경우, 3상 계통형 인버터와는 달리 스케일 오차는 위상각 계산에 영향을 주지 않는다. 실제로, 위상각 측정을 위한 기준 신호인 정지 좌표계의 d축 전압에 대한 스케일 오차의 영향은 없다. 또한, 계통 전압의 크기가 변동하면 스케일 오류와 동일한 효과를 가지며 SRF PLL 하에서 추종된 위상각에 맥동(Pulsation)을 유발하지 않는다. 따라서, 본 발명의 실시예에서 스케일 오차는 고려하지 않도록 한다.
수학식 2는 DC 오프셋을 포함하는 계통 전압의 정지 좌표계 d축 및 q축 전압을 나타낸 식이다.
(수학식 2)
Figure 112019011278328-pat00028
여기서,
Figure 112019011278328-pat00029
은 정지 좌표계 d축 전압이고,
Figure 112019011278328-pat00030
은 정지 좌표계 q축 전압을 나타낸다.
또한, 좌표 변환 공식에 의해 정지 좌표계를 동기 좌표계로 변환할 수 있다. 수학식 3은 DC 오프셋을 포함하는 계통 전압의 동기 좌표계 d축 및 q축 전압을 나타낸 식이다.
(수학식 3)
Figure 112019011278328-pat00031
여기서,
Figure 112019011278328-pat00032
은 동기 좌표계의 d축 전압이고,
Figure 112019011278328-pat00033
은 동기 좌표계의 q축 전압을 나타낸다.
수학식 3에 의하면, 동기 좌표계의 d축 전압은 0이고, 동기 좌표계의 q축 전압은 직류 성분만 존재하는 이상적인 경우와는 달리, DC 오프셋이 계통 주파수의 특정 고조파를 동기 좌표계의 d축 전압으로 유도하는 것을 볼 수 있다. 즉, DC 오프셋으로 인해 동기 좌표계의 d축 전압에 리플 성분이 포함되게 되는 바, 측정된 계통 전압에서 DC 오프셋을 검출하고, 이를 보상하기 위한 방안이 요구된다.
도 3은 본 발명의 일 실시예에 따른 동기 좌표계 위상동기루프(SRF PLL)의 구성을 나타낸 도면이다.
도 3을 참조하면, 동기 좌표계 위상동기루프(100)는 PI(Proportional Integral) 위상 제어기(102), 오프셋 검출부(104), 오프셋 보상부(106), 및 좌표 변환부(108)를 포함할 수 있다.
PI 위상 제어기(102)는 측정된 계통 전압으로부터 위상각(
Figure 112019011278328-pat00034
)을 산출할 수 있다. 도 2에 도시된 측정 경로를 통해 계통 전압이 측정되는 경우, 측정된 계통 전압은 정지 좌표계 d축 및 q축 전압으로 변환된 후 다시 동기 좌표계 d축 및 q축 전압으로 변환된다. 여기서, PI 위상 제어기(102)는 동기 좌표계 d축 전압에 기반하여 위상각(
Figure 112019011278328-pat00035
)을 추종할 수 있다. PI 위상 제어기(102)는 적분기(102a)를 포함할 수 있다. SRF PLL의 PI 위상 제어기(102)는 이미 공지된 기술이므로 이에 대한 자세한 설명은 생략하기로 한다.
오프셋 검출부(104)는 측정된 계통 전압에 포함된 DC 오프셋의 크기를 검출할 수 있다. 오프셋 검출부(104)는 HPF(High Pass Filter)(104a), 제1 APF(All Pass Filter)(104b), 및 오프셋 크기 연산부(104c)를 포함할 수 있다.
HPF(104a)는 PI 위상 제어기(102)의 적분기(102a) 출력을 입력으로 하여 계통 전압에 포함된 DC 오프셋 성분(즉, 리플 성분)을 검출할 수 있다. 여기서, PI 위상 제어기(102)의 적분기(102a) 출력을 오프셋 검출부(104)의 입력으로 하는 이유는, 적분기(102a)는 이전에 누적된 값을 가지고 있기 때문에 DC 오프셋 성분의 크기가 작아도 검출이 용이하기 때문이다. 또한, 동기 좌표계 위상동기루프(100) 내에서 과도 상태가 발생하더라도 적분기(102a) 출력은 크게 영향을 받지 않기 때문에 DC 오프셋 성분을 안정적으로 검출할 수 있기 때문이다.
그러나, 이에 한정되는 것은 아니며 HPF(104a)는 적분기(102a) 이외의 PI 위상 제어기(102)의 출력을 입력으로 할 수도 있다.
HPF(104a)의 출력 값은 DC 오프셋 성분의 정지 좌표계 d축 전압으로 사용될 수 있다. 수학식 4는 HPF(104a)의 출력값을 나타낸 식이다.
(수학식 4)
Figure 112019011278328-pat00036
여기서,
Figure 112019011278328-pat00037
는 DC 오프셋 성분의 정지 좌표계 d축 전압을 나타내고,
Figure 112019011278328-pat00038
는 PI 위상 제어기(102)의 적분기(102a) 출력 값을 나타내며,
Figure 112019011278328-pat00039
는 HPF(104a)의 컷 오프(cut off) 주파수를 나타내고, s는 라플라스 변수를 나타낸다. 그리고,
Figure 112019011278328-pat00040
는 적분기(102a)의 비례 이득을 나타내고,
Figure 112019011278328-pat00041
는 PI 위상 제어기(102)에 의해 추종된 각 주파수를 나타낸다.
제1 APF(All Pass Filter)(104b)는 HPF(104a)에 의해 검출한 DC 오프셋 성분 의 정지 좌표계 d축 전압을 입력으로 하여 DC 오프셋 성분의 정지 좌표계 q축 전압을 생성할 수 있다. 제1 APF(104b)는 HPF(104a)의 출력을 크기 감쇄 없이 90도 위상 지연시킴으로써 DC 오프셋 성분의 정지 좌표계 q축 전압을 생성할 수 있다.
수학식 5는 제1 APF(104b)에 의한 DC 오프셋 성분의 정지 좌표계 q축 전압을 나타낸 식이다.
(수학식 5)
Figure 112019011278328-pat00042
여기서,
Figure 112019011278328-pat00043
는 DC 오프셋 성분의 정지 좌표계 q축 전압을 나타낸다.
오프셋 크기 연산부(104c)는 전압 센서에 의해 측정된 계통 전압에 포함된 DC 오프셋의 크기를 검출할 수 있다. 오프셋 크기 연산부(104c)는 HPF(104a)에 의해 검출한 DC 오프셋 성분의 정지 좌표계 d축 전압 및 제1 APF(104b)에 의해 생성한 DC 오프셋 성분의 정지 좌표계 q축 전압을 기반으로 DC 오프셋의 크기를 검출할 수 있다. 오프셋 크기 연산부(104c)는 수학식 6을 통해 DC 오프셋의 크기를 검출할 수 있다.
(수학식 6)
Figure 112019011278328-pat00044
여기서,
Figure 112019011278328-pat00045
는 DC 오프셋의 크기를 나타낸다.
오프셋 보상부(106)는 기 측정된 계통 전압(즉, DC 오프셋을 포함하는 계통 전압)을 상기 검출된 DC 오프셋 크기를 기반으로 보상할 수 있다. 오프셋 보상부(106)는 오프셋 차이 검출부(106a), 오프셋 차이 누적부(106b), 스위치부(106c), 및 차감부(106d)를 포함할 수 있다.
오프셋 차이 검출부(106a)는 n번째 검출된 DC 오프셋 크기와 n+1 번째(또는 n-1 번째) 검출된 DC 오프셋 크기의 차이를 검출할 수 있다. 예시적인 실시예에서, 오프셋 차이 검출부(106a)는 수학식 7을 통해 n번째 검출된 DC 오프셋 크기와 n+1 번째 검출된 DC 오프셋 크기의 차이를 검출할 수 있다.
(수학식 7)
Figure 112019011278328-pat00046
오프셋 차이 누적부(106b)는 오프셋 차이 검출부(106a)에서 검출한 DC 오프셋 크기 차이를 누적시킬 수 있다. 오프셋 차이 누적부(106b)는 적분 동작을 통해 DC 오프셋 크기 차이를 누적시킬 수 있다. 개시되는 실시예에 따른 동기 좌표계 위상동기루프(100)는 오프셋 차이 누적부(106b)의 출력값이 기 설정된 값(예를 들어, 0)에 수렴하도록 함으로써 DC 오프셋을 보상할 수 있다.
이를 위해, 스위치부(106c)는 스위칭 제어 신호(+ kcom, - kcom)에 따라 DC 오프셋 차이 값을 더할지(+) 또는 뺄지(-) 여부를 결정할 수 있다. 즉, 스위치부(106c)는 오프셋 차이 누적부(106b)의 출력값이 0에 수렴하도록 오프셋 차이 검출부(106a)에서 검출한 DC 오프셋 차이 값을 오프셋 차이 누적부(106b)에서 더할지(+) 또는 뺄지(-) 여부를 결정할 수 있다.
구체적으로, 스위치부(106c)는 제1 스위칭 제어 신호(+ kcom)가 입력되는 경우, 오프셋 차이 누적부(106b)에서 오프셋 차이 검출부(106a)가 검출한 DC 오프셋 차이를 더하도록 할 수 있다. 즉, 스위치부(106c)는 제1 스위칭 제어 신호(+ kcom)가 입력되는 경우, 오프셋 차이 검출부(106a)가 검출한 DC 오프셋 차이가 + 값이 되어 오프셋 차이 누적부(106b)로 입력되도록 할 수 있다.
또한, 스위치부(106c)는 제2 스위칭 제어 신호(- kcom)가 입력되는 경우, 오프셋 차이 누적부(106b)에서 오프셋 차이 검출부(106a)가 검출한 DC 오프셋 차이를 빼도록 할 수 있다. 즉, 스위치부(106c)는 제2 스위칭 제어 신호(- kcom)가 입력되는 경우, 오프셋 차이 검출부(106a)가 검출한 DC 오프셋 차이가 - 값이 되어 오프셋 차이 누적부(106b)로 입력되도록 할 수 있다.
차감부(106d)는 전압 센서에서 측정된 계통 전압(즉, DC 오프셋이 포함된 계통 전압)에서 오프셋 차이 누적부(106b)의 출력값을 차감하여 좌표 변환부(108)로 입력할 수 있다. 이 경우, 차감부(106d)에 의해 전압 센서에서 측정된 계통 전압에서 DC 오프셋이 보상(즉, 제거)되어 좌표 변환부(108)로 입력되게 된다. 여기서, 좌표 변환부(108)로 입력되는 값은 DC 오프셋이 보상된 계통 전압의 정지 좌표계 d축 전압이 된다. 한편, 차감부(106d)의 출력값은 제2 APF(111)로 입력되고, 제2 APF(111)는 DC 오프셋이 보상된 계통 전압의 정지 좌표계 q축 전압을 생성할 수 있다.
좌표 변환부(108)는 DC 오프셋이 보상된 계통 전압의 정지 좌표계 d축 전압 및 q축 전압을 좌표 변환하여 동기 좌표계 d축 및 q축 전압으로 변환할 수 있다. 정지 좌표계에서 동기 좌표계로의 좌표 변환은 기 공지된 기술인 바 이에 대한 자세한 설명은 생략하기로 한다. 좌표 변환부(108)의 출력값은 LPF(Low Pass Filter)(113)를 거쳐 노이즈가 제거된 후 PI 위상 제어기(102)로 입력될 수 있다.
도 4는 일반적인 SRF-PLL의 신호 파형을 나타낸 도면이고, 도 5는 본 발명의 실시예에 따른 SRF-PLL의 신호 파형을 나타낸 도면이다. 여기서는, 계통 전압, 위상각, 동기 좌표계 d축 성분, PI 제어기의 적분기 출력의 신호 파형을 각각 나타내었다.
도 4 및 도 5를 참조하면, 일반적인 SRF-PLL의 경우 동기 좌표계 d축 성분 및 PI 제어기의 적분기 출력에 DC 오프셋 성분이 포함된 것을 볼 수 있으나, 본 발명의 실시예에 따른 SRF-PLL의 경우 동기 좌표계 d축 성분 및 PI 제어기의 적분기 출력에 DC 오프셋 성분이 제거된 것을 볼 수 있다.
도 6은 예시적인 실시예들에서 사용되기에 적합한 컴퓨팅 장치를 포함하는 컴퓨팅 환경(10)을 예시하여 설명하기 위한 블록도이다. 도시된 실시예에서, 각 컴포넌트들은 이하에 기술된 것 이외에 상이한 기능 및 능력을 가질 수 있고, 이하에 기술된 것 이외에도 추가적인 컴포넌트를 포함할 수 있다.
도시된 컴퓨팅 환경(10)은 컴퓨팅 장치(12)를 포함한다. 일 실시예에서, 컴퓨팅 장치(12)는 동기 좌표계 위상동기루프(100)일 수 있다.
컴퓨팅 장치(12)는 적어도 하나의 프로세서(14), 컴퓨터 판독 가능 저장 매체(16) 및 통신 버스(18)를 포함한다. 프로세서(14)는 컴퓨팅 장치(12)로 하여금 앞서 언급된 예시적인 실시예에 따라 동작하도록 할 수 있다. 예컨대, 프로세서(14)는 컴퓨터 판독 가능 저장 매체(16)에 저장된 하나 이상의 프로그램들을 실행할 수 있다. 상기 하나 이상의 프로그램들은 하나 이상의 컴퓨터 실행 가능 명령어를 포함할 수 있으며, 상기 컴퓨터 실행 가능 명령어는 프로세서(14)에 의해 실행되는 경우 컴퓨팅 장치(12)로 하여금 예시적인 실시예에 따른 동작들을 수행하도록 구성될 수 있다.
컴퓨터 판독 가능 저장 매체(16)는 컴퓨터 실행 가능 명령어 내지 프로그램 코드, 프로그램 데이터 및/또는 다른 적합한 형태의 정보를 저장하도록 구성된다. 컴퓨터 판독 가능 저장 매체(16)에 저장된 프로그램(20)은 프로세서(14)에 의해 실행 가능한 명령어의 집합을 포함한다. 일 실시예에서, 컴퓨터 판독 가능 저장 매체(16)는 메모리(랜덤 액세스 메모리와 같은 휘발성 메모리, 비휘발성 메모리, 또는 이들의 적절한 조합), 하나 이상의 자기 디스크 저장 디바이스들, 광학 디스크 저장 디바이스들, 플래시 메모리 디바이스들, 그 밖에 컴퓨팅 장치(12)에 의해 액세스되고 원하는 정보를 저장할 수 있는 다른 형태의 저장 매체, 또는 이들의 적합한 조합일 수 있다.
통신 버스(18)는 프로세서(14), 컴퓨터 판독 가능 저장 매체(16)를 포함하여 컴퓨팅 장치(12)의 다른 다양한 컴포넌트들을 상호 연결한다.
컴퓨팅 장치(12)는 또한 하나 이상의 입출력 장치(24)를 위한 인터페이스를 제공하는 하나 이상의 입출력 인터페이스(22) 및 하나 이상의 네트워크 통신 인터페이스(26)를 포함할 수 있다. 입출력 인터페이스(22) 및 네트워크 통신 인터페이스(26)는 통신 버스(18)에 연결된다. 입출력 장치(24)는 입출력 인터페이스(22)를 통해 컴퓨팅 장치(12)의 다른 컴포넌트들에 연결될 수 있다. 예시적인 입출력 장치(24)는 포인팅 장치(마우스 또는 트랙패드 등), 키보드, 터치 입력 장치(터치패드 또는 터치스크린 등), 음성 또는 소리 입력 장치, 다양한 종류의 센서 장치 및/또는 촬영 장치와 같은 입력 장치, 및/또는 디스플레이 장치, 프린터, 스피커 및/또는 네트워크 카드와 같은 출력 장치를 포함할 수 있다. 예시적인 입출력 장치(24)는 컴퓨팅 장치(12)를 구성하는 일 컴포넌트로서 컴퓨팅 장치(12)의 내부에 포함될 수도 있고, 컴퓨팅 장치(12)와는 구별되는 별개의 장치로 컴퓨팅 장치(12)와 연결될 수도 있다.
이상에서 본 발명의 대표적인 실시예들을 상세하게 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 상술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다. 그러므로 본 발명의 권리범위는 설명된 실시예에 국한되어 정해져서는 안 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100 : 동기 좌표계 위상동기루프
102 : PI 위상 제어기
102a : 적분기
104 : 오프셋 검출부
104a : HPF
104b : 제1 APF
104c : 오프셋 크기 연산부
106 : 오프셋 보상부
106a : 오프셋 차이 검출부
106b : 오프셋 차이 누적부
106c : 스위치부
106d : 차감부
108 : 좌표 변환부
111 : 제2 APF
113 : LPF

Claims (19)

  1. 단상 계통형 인버터(Single-phase Grid-connected Inverter)의 DC 오프셋 보상을 위한 SRF-PLL(Synchronous Reference Frame Phase Locked Loop)으로서,
    측정된 계통 전압으로부터 위상각을 산출하는 PI(Proportional Integral) 위상 제어기;
    상기 계통 전압에 포함된 DC 오프셋 성분의 정지 좌표계 d축 및 q축 전압을 검출하고, 상기 DC 오프셋 성분의 정지 좌표계 d축 및 q축 전압에 기반하여 상기 DC 오프셋의 크기를 검출하는 오프셋 검출부; 및
    상기 검출된 DC 오프셋 크기를 기반으로 기 측정된 계통 전압에서 DC 오프셋을 보상하는 오프셋 보상부를 포함하고,
    상기 오프셋 보상부는,
    n(n은 자연수) 번째 검출된 DC 오프셋 크기와 n+1 번째 또는 n-1 번째 검출된 DC 오프셋 크기의 차이를 검출하는 오프셋 차이 검출부;
    상기 검출된 DC 오프셋 차이값을 누적시키는 오프셋 차이 누적부;
    스위칭 제어 신호에 따라 상기 오프셋 차이 누적부의 출력값이 기 설정된 값으로 수렴하도록 마련되는 스위치부; 및
    상기 계통 전압에서 상기 오프셋 차이 누적부의 출력값을 차감하는 차감부를 포함하며,
    상기 스위치부는,
    제1 스위칭 제어 신호에 따라 상기 오프셋 차이 누적부에서 상기 검출된 DC 오프셋 차이값을 더하도록 하고,
    제2 스위칭 제어 신호에 따라 상기 오프셋 차이 누적부에서 상기 검출된 DC 오프셋 차이값을 빼도록 마련되는, 동기 좌표계 위상 동기 루프.
  2. 청구항 1에 있어서,
    상기 오프셋 검출부는,
    상기 계통 전압에 포함된 DC 오프셋 성분의 정지 좌표계 d축 전압을 검출하는 HPF(High Pass Filter);
    상기 HPF의 정지 좌표계 d축 전압을 입력으로 하여 상기 DC 오프셋 성분의 정지 좌표계 q축 전압을 생성하는 제1 APF(All Pass Filter); 및
    상기 DC 오프셋 성분의 정지 좌표계 d축 및 q축 전압에 기반하여 상기 DC 오프셋의 크기를 검출하는 오프셋 크기 연산부를 포함하는, 동기 좌표계 위상 루프.
  3. 청구항 2에 있어서,
    상기 HPF는,
    상기 PI 위상 제어기의 적분기의 출력을 입력으로 하여 상기 DC 오프셋 성분의 정지 좌표계 d축 전압을 검출하는, 동기 좌표계 위상 루프.
  4. 청구항 3에 있어서,
    상기 HPF의 출력은 하기의 수학식에 의해 표현되는, 동기 좌표계 위상 루프.
    (수학식)
    Figure 112019011278328-pat00047

    Figure 112019011278328-pat00048
    : DC 오프셋 성분의 정지 좌표계 d축 전압
    Figure 112019011278328-pat00049
    : PI 위상 제어기의 적분기 출력 값
    Figure 112019011278328-pat00050
    : HPF의 컷 오프(cut off)
    s : 라플라스 변수
    Figure 112019011278328-pat00051
    : PI 위상 제어기의 적분기의 비례 이득
    Figure 112019011278328-pat00052
    : DC 오프셋
    Figure 112019011278328-pat00053
    : PI 위상 제어기에 의해 추종된 각 주파수
  5. 청구항 4에 있어서,
    상기 제1 APF에 의한 상기 DC 오프셋 성분의 정지 좌표계 q축 전압은 하기 수학식으로 표현되는, 동기 좌표계 위상 루프.
    (수학식)
    Figure 112019011278328-pat00054

    Figure 112019011278328-pat00055
    : DC 오프셋 성분의 정지 좌표계 q축 전압
    t : 시간
  6. 청구항 5에 있어서,
    상기 오프셋 크기 연산부는,
    하기 수학식에 의해 상기 DC 오프셋의 크기를 검출하는, 동기 좌표계 위상 루프.
    (수학식)
    Figure 112019011278328-pat00056

    Figure 112019011278328-pat00057
    : DC 오프셋의 크기
  7. 삭제
  8. 삭제
  9. 청구항 1에 있어서,
    상기 차감부의 출력은, DC 오프셋이 보상된 상기 계통 전압의 정지 좌표계 d축 전압이고,
    상기 동기 좌표계 위상 루프는,
    상기 차감부의 출력을 입력으로 하여 상기 DC 오프셋이 보상된 상기 계통 전압의 정지 좌표계 q축 전압을 생성하는 제2 APF; 및
    상기 DC 오프셋이 보상된 상기 계통 전압의 정지 좌표계 d축 전압 및 q축 전압을 동기 좌표계로 좌표 변환하는 좌표 변환부를 더 포함하는, 동기 좌표계 위상 루프.
  10. SRF-PLL(Synchronous Reference Frame Phase Locked Loop)을 이용한 단상 계통형 인버터(Single-phase Grid-connected Inverter)의 DC 오프셋 보상을 위한 방법으로서,
    측정된 계통 전압에 포함된 DC 오프셋 성분의 정지 좌표계 d축 및 q축 전압을 검출하는 단계;
    상기 DC 오프셋 성분의 정지 좌표계 d축 및 q축 전압에 기반하여 상기 DC 오프셋의 크기를 검출하는 단계; 및
    상기 검출된 DC 오프셋 크기를 기반으로 기 측정된 계통 전압에서 DC 오프셋을 보상하는 단계를 포함하고,
    상기 DC 오프셋을 보상하는 단계는,
    오프셋 차이 검출부에서, n(n은 자연수) 번째 검출된 DC 오프셋 크기와 n+1 번째 또는 n-1 번째 검출된 DC 오프셋 크기의 차이를 검출하는 단계;
    오프셋 차이 누적부에서, 상기 검출된 DC 오프셋 차이값을 누적시키는 단계;
    스위치부에서, 스위칭 제어 신호에 따라 상기 오프셋 차이 누적부의 출력값이 기 설정된 값으로 수렴하도록 하는 단계; 및
    차감부에서, 상기 계통 전압에서 상기 오프셋 차이 누적부의 출력값을 차감하는 단계를 포함하며,
    상기 오프셋 차이 누적부의 출력값이 기 설정된 값으로 수렴하도록 하는 단계는,
    상기 스위치부에서, 제1 스위칭 제어 신호에 따라 상기 오프셋 차이 누적부에서 상기 검출된 DC 오프셋 차이값을 더하도록 하고, 제2 스위칭 제어 신호에 따라 상기 오프셋 차이 누적부에서 상기 검출된 DC 오프셋 차이값을 빼도록 하는, 단상 계통형 인버터의 DC 오프셋 보상 방법.
  11. 청구항 10에 있어서,
    상기 DC 오프셋 성분의 정지 좌표계 d축 전압을 검출하는 단계는,
    PI(Proportional Integral) 위상 제어기의 적분기의 출력을 HPF(High Pass Filter)의 입력으로 하고, 상기 HPF의 출력을 상기 상기 DC 오프셋 성분의 정지 좌표계 d축 전압으로 하는, 단상 계통형 인버터의 DC 오프셋 보상 방법.
  12. 청구항 11에 있어서,
    상기 HPF의 출력은 하기의 수학식에 의해 표현되는, 단상 계통형 인버터의 DC 오프셋 보상 방법.
    (수학식)
    Figure 112019011278328-pat00058

    Figure 112019011278328-pat00059
    : DC 오프셋 성분의 정지 좌표계 d축 전압
    Figure 112019011278328-pat00060
    : PI 위상 제어기의 적분기 출력 값
    Figure 112019011278328-pat00061
    : HPF의 컷 오프(cut off)
    s : 라플라스 변수
    Figure 112019011278328-pat00062
    : PI 위상 제어기의 적분기의 비례 이득
    Figure 112019011278328-pat00063
    : DC 오프셋
    Figure 112019011278328-pat00064
    : PI 위상 제어기에 의해 추종된 각 주파수
  13. 청구항 12에 있어서,
    상기 DC 오프셋 성분의 정지 좌표계 q축 전압을 검출하는 단계는,
    상기 HPF의 출력을 제1 APF(All Pass Filter)의 입력으로 하고, 상기 제1 APF의 출력을 상기 DC 오프셋 성분의 정지 좌표계 q축 전압으로 하는, 단상 계통형 인버터의 DC 오프셋 보상 방법.
  14. 청구항 13에 있어서,
    상기 제1 APF에 의한 상기 DC 오프셋 성분의 정지 좌표계 q축 전압은 하기 수학식으로 표현되는, 단상 계통형 인버터의 DC 오프셋 보상 방법.
    (수학식)
    Figure 112019011278328-pat00065

    Figure 112019011278328-pat00066
    : DC 오프셋 성분의 정지 좌표계 q축 전압
    t : 시간
  15. 청구항 14에 있어서,
    상기 DC 오프셋의 크기를 검출하는 단계는,
    하기 수학식에 의해 상기 DC 오프셋의 크기를 검출하는, 단상 계통형 인버터의 DC 오프셋 보상 방법.
    (수학식)
    Figure 112019011278328-pat00067

    Figure 112019011278328-pat00068
    : DC 오프셋의 크기
  16. 삭제
  17. 삭제
  18. 청구항 10에 있어서,
    상기 차감부의 출력은, DC 오프셋이 보상된 상기 계통 전압의 정지 좌표계 d축 전압이고,
    상기 단상 계통형 인버터의 DC 오프셋 보상 방법은,
    상기 차감부의 출력을 제2 APF의 입력으로 하여 상기 DC 오프셋이 보상된 상기 계통 전압의 정지 좌표계 q축 전압을 생성하는 단계; 및
    상기 DC 오프셋이 보상된 상기 계통 전압의 정지 좌표계 d축 전압 및 q축 전압을 동기 좌표계로 좌표 변환하는 단계를 더 포함하는, 단상 계통형 인버터의 DC 오프셋 보상 방법.
  19. 청구항 1 내지 청구항 6 및 청구항 9 중 어느 하나의 항에 기재된 동기 좌표계 위상 루프를 포함하는 단상 계통형 인버터 시스템.
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