KR20130032429A - 위상 동기 루프 회로 - Google Patents

Abstract

본 발명은, 위상 동기 루프(Phase locked loop) 회로에 관한 것으로서,
3상 신호를 입력받아 d축 및 q축의 정지 신호로 산출하는 d-q 변환부; 상기 d-q 변환부의 출력을 정규화하는 정규화부; 정규화된 d-q 정지 신호를 적응적 알고리즘을 거쳐 가중치를 적응시키는 ALC부; 및 상기 ALC부의 출력을 입력받아 에러를 최소화시키도록 동작하는 PI 제어부를 포함함으로써, 안정적이고 간단한 위상 동기 루프를 제공할 수 있도록 한다.

Description

위상 동기 루프 회로{PHASE LOCKED LOOP CIRCUIT}

본 발명은 위상 동기 루프 회로에 관한 것으로서, 특히, 3상 전압 신호의 기준 위상의 동기 로프 회로에 있어서, 정지 변환부 및 정규화부를 이용하여 동기화 위상을 생성함으로써 간단하면서도 전원의 순간 전압 강하, 고조파, 위상각 점프 등의 열악한 환경에서도 안정적으로 동작할 수 있는 위상 동기 루프에 관한 것이다.

본 발명은 PLL(Phase-Locked Loop) 시스템에 관한 것으로, 특히. 델타-룰(delta-rule) 을 적용한 ALC(Adaptive Linear Combiner)와 PI(Proportional Integral) 제어기로 구성될 수 있는 단상 PLL 시스템에 관한 것이다. 전력품질보상장치 및 전력변환 시스템에서 계통전압의 위상을 정확히 검출하는 것은 제어에 있어서 가장 기본적인 요소이다. 위상검출기에 의해 생성된 기준전류 또는 기준전압은 역률보상, 고조파 전류보상, 그리고 전압외란 보상 등을 수행하는 품질보상장치의 성능을 좌우하게 된다. 실제 계통의 전압은 많은 비선형 부하에 의해 발생된 고조파전류의 영향으로 고조파가 많이 함유되어있다. 계통 단상 전압의 위상을 검출하는 방법으로 제로-크로싱(zero-crossing) PLL(Phase Locked Loop)과 단상을 d-q 축으로 확장하여 3상 개념의 PLL을 수행하는 방법 등이 있다. 그러나 이 두가지 방식의 경우 왜곡된 전원의 고조파 영향을 피할 수 없다.

본 발명은 정지 변환부 및 정규화부를 이용하여 동기화 위상을 생성함으로써 간단하면서도 전원의 순간 전압 강하, 고조파, 위상각 점프 등의 열악한 환경에서도 안정적으로 동작할 수 있는 위상 동기 루프를 제공하도록 한다.

본 발명의 일 실시예에 따른 위상 동기 루프(Phase locked loop) 회로는, 3상 신호를 입력받아 d축 및 q축의 정지 신호로 산출하는 d-q 변환부; 상기 d-q 변환부의 출력을 정규화하는 정규화부; 정규화된 d-q 정지 신호를 델타 룰에 의해 산출되는 가중치를 이용하여 추정벡터를 출력하는 ALC(Adaptive Linear Combiner)부; 및 상기 ALC부의 출력을 입력받아 에러를 최소화시키도록 동작하는 PI 제어부를 포함한다.

본 발명에 따르면 간단하면서도 고조파성분에 안정적인 기준 위상을 출력하는 위상 동기 루프를 제공할 수 있다.

도 1은 종래 PLL 회로도를 나타낸다.
도 2는 종래 PLL 회로가 전력 변환 설비에 적용되는 일례를 나타낸다.
도 3은 본 발명의 일 실시예에 따른 위상 동기 루프 회로의 구성에 대한 블록도이다.
도 4는 3상 전압의 정지 변환 후 벡터를 나타낸 그래프이다.
도 5은 정지 변환 벡터의 정규화 벡터를 나타낸 그래프이다.

도 1은 종래 PLL 회로도를 나타낸다. 도 1을 참조하면, 종래의 PLL 회로에서 입력 신호로서, 3상 교류 전압 신호(Va, Vb, Vc)가 입력되면 d-q 변환기(1)가 이들을 d-q 변환하여 전압 신호(Vds, Vqs)로 출력할 수 있다. 다음에, 전압 신호(Vds, Vqs)는 PLL신호(SINPLL, COSPLL)와 각각 곱셈기(2, 4)를 거쳐서 곱해지고, 가감기(3)를 거쳐서 PLL오차 신호(Pllerr)로서 출력될 수 있다. 여기서 Vqs * COSPLL = Vds * SINPLL 이 되어 PLL 오차 신호가 0이 되는 경우 이상적인 PLL 회로가 될 수 있다. 이때, PLL 오차 신호가 소정 값을 가진 경우에는 이를 0으로 가깝게 하기 위하여 적분기(6), 이득 조정기(8) 및 적분기(9) 를 경유하여 PLL신호(θPLL)를 생성하게 된다.

도 2는 종래 PLL 회로가 전력 변환 설비에 적용되는 일례를 나타낸다. 도 2를 참조하면, 도 1에서 예시되는 PLL 회로에서 적용된 알고리즘을 이용하여 FACTS 또는 HVDC와 같은 3상 평형 교류 전력 계통에 적용시킴으로써, 전력 제어용 전력 변환 설비인 인버터의 경우, 인버터의 점호각을 제어하기 위한 기준 주파수를 얻기 위하여 위상 동기 루프를 사용할 수 있다.

한편, 3상 교류 전력 신호(Va, Vb, Vc)가 입력되면, d-q 변환기는 d-q 변환하여 전압 신호(Vds, Vqs)로서 출력할 수 있다. 위상 동기 루프의 출력 신호인 PLL 출력은 전단으로 피드백되는데, PLL 출력이 피드백되는 과정에서 SINPLL 및 COSPLL이 생성, 도1에서 설명한 연산을 거쳐 PLL 신호가 출력된다.

한편, PLL 회로는 전력 변환 설비에 적용될 때, 안정성과 성능에 큰 영향을 줄 수 있다.따라서 위상 동기 루프는 정확한 응답 특성은 물론, 고속 동작이 요구되며 정확한 기준 동기 위상 정보를 제공할 필요가 있다. 그렇지 아니하고 교류 계통의 불평형이 발생할 때 PLL 입력 신호에 0상 성분(Zero Sequence) 또는 역상 성분(Negative Sequence)이 생기게 되고 과도한 불안정 현상이 발생하게 되므로 고조파에 취약하게 된다. 또한, 계통 상태에 따라 PLL 성능에 영향을 받아 연산 속도가 느려진다는 문제점도 생긴다.

본 발명은 상술한 문제점을 해결하기 위하여, 단상 PLL의 지배적인 주파수(dominant frequency)만 추족하는 특성을 이용하여 3상 계통 연계 전력 변환기에도 정확한 위상 검출이 가능한 PLL 회로를 제공할 수 있도록 한다. 이하에서 본 발명의 일 실시예에 대해 자세히 설명한다.

도 3은 본 발명의 일 실시예에 따른 위상 동기 루프 회로의 구성에 대한 블록도이다. 도 3을 참조하면 본 발명의 일 실시예에 따른 위상 동기 루프 회로(10)는, d-q 변환부(11), 정규화부(12), ALC부(13) 및 PI 제어부(14)를 포함할 수 있다.

d-q 변환부(11)는, 3상 전압 신호(Va, Vb, Vc)를 입력받아 d-q 변환하여 2축 정지 신호를 산출할 수 있다. 도 3에서는 d-q 변환부(11)에 3상 전압 신호가 입력되고 있지만, 3상 전류 신호가 입력될 수도 있는 등, 3상을 가진 임의의 3상 신호가 입력될 수도 있다. 구체적으로, d-q 변환부(11)는 3상 전압 신호(Va, Vb, Vc)를 입력받아 이하의 식1의 변환식을 통하여 d축 신호(Vds) 및 q축 신호(Vqs)를 출력할 수 있다.

-------------식1

정규화부(12)는, d축 신호(Vds) 및 q축 신호(Vqs)의 크기로서, 크기 벡터( V_벡터) 를 식2와 같이 구한 후, d축 신호(Vds) 및 q축 신호(Vqs)를 크기벡터(V_벡터)로 각각 나눔으로써, d축 신호(Vds)의 정규화 신호인 d정규화신호(V_{ds_nom}) 및 q축 신호(Vqs)인 q정규화 신호(V_{ds _ nom})를 산출할 수 있다.

-----------------식2

이후, d정규화신호(V_{ds _ nom} ) 및 q정규화신호(V_{qs _ nom})로 구성된 정규화벡터 X(V_{ds_nom,} V_{qs _ nom})를 ACL부(13) 및 PI 제어부(14)에 통과시켜 동기화 위상(θ_PLL) 산출할 수 있다.

ALC부(13)는, 소정 알고리즘, 예컨대, 적응형 선형 컴바이너(adaptive linear combiner)로서, 입력된 정규화벡터 X(V_{ds_nom,} V_{qs_nom})에 가중치W(w1, w2)를 곱하여 식 3에 의한 추정벡터(Y)를 형성할 수 있다.

-식 3

가중치 W(w1, w2)는 델타-룰(delta rule)에 의해 산출될 수 있고, 식4에 의해 구해질 수 있다.

-식4

식 4에서 α는 0 < α < 2 의 범위를 가지고, 델타룰 ALC 시스템의 안정도와 추종 속도 또는 대역폭과 관련된 값이다.

ACL부(13)의 출력값인 추정벡터(Y)는 PI 제어부(14)에 입력되어 동기 위상(θ_PLL)이 출력될 수 있다.

PI 제어부(14)는 추정벡터(Y)의 성분을 궤환성분으로 하여, 원하는 값(y) 과의 오차를 적분함으로써 오차 크기를 줄이는 동기 위상을 출력할 수 있다.

도 4는 3상 전압의 정지 변환 후 벡터를 나타낸 그래프이다. 식1에서 나타내는 바와 같이, 3상 전압신호(Va, Vb, Vc)에 3*3 행렬을 곱하여 ds-qs축상의 정지 신호 벡터(Vd, Vq)를 구할 수 있다.

이상, 본 발명의 일 실시예에 따른 위상 동기 루프 회로에 설명하였다.

또한, 이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.

Claims (4)

1. 위상 동기 루프(Phase locked loop) 회로에 있어서,
   3상 신호를 입력받아 d축 및 q축의 정지 신호로 산출하는 d-q 변환부;
   상기 d-q 변환부의 출력을 정규화하는 정규화부;
   정규화된 d-q 정지 신호를 델타 룰에 의해 산출되는 가중치를 이용하여 추정벡터를 출력하는 ALC(Adaptive Linear Combiner)부; 및
   상기 ALC부의 출력을 입력받아 에러를 최소화시키도록 동작하는 PI 제어부를 포함하는 위상 동기 루프 회로.
2. 제1항에 있어서,
   상기 정규화부는 상기 d축 및 q축의 정지 신호의 크기를 산출하는 위상 동기 루프 회로.
3. 제1항에 있어서,
   상기 d-q 변환부는, 입력되는 3상 신호에,
   

   

   
   를 행렬곱하는 위상 동기 루프 회로.
4. 제1항에 있어서,
   상기 ALC부에서 사용되는 가중치 W는,
   

   

   
   인 위상 동기 루프 회로.
   

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