WO2021029313A1 - 系統連系電力変換装置 - Google Patents

系統連系電力変換装置 Download PDF

Info

Publication number
WO2021029313A1
WO2021029313A1 PCT/JP2020/030141 JP2020030141W WO2021029313A1 WO 2021029313 A1 WO2021029313 A1 WO 2021029313A1 JP 2020030141 W JP2020030141 W JP 2020030141W WO 2021029313 A1 WO2021029313 A1 WO 2021029313A1
Authority
WO
WIPO (PCT)
Prior art keywords
output current
value
voltage
overcurrent
detection value
Prior art date
Application number
PCT/JP2020/030141
Other languages
English (en)
French (fr)
Inventor
鈴木　健一
潤 高見
良太 鮫島
秀樹 野田
前田　直人
稔也 井上
和 東海林
Original Assignee
東京電力ホールディングス株式会社
株式会社明電舎
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 東京電力ホールディングス株式会社, 株式会社明電舎 filed Critical 東京電力ホールディングス株式会社
Priority to AU2020330794A priority Critical patent/AU2020330794B2/en
Priority to US17/633,794 priority patent/US11973417B2/en
Priority to JP2021539243A priority patent/JP7182009B2/ja
Publication of WO2021029313A1 publication Critical patent/WO2021029313A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/32—Means for protecting converters other than automatic disconnection
    • H02M1/325—Means for protecting converters other than automatic disconnection with means for allowing continuous operation despite a fault, i.e. fault tolerant converters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J3/00—Circuit arrangements for ac mains or ac distribution networks
    • H02J3/24—Arrangements for preventing or reducing oscillations of power in networks
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J3/00—Circuit arrangements for ac mains or ac distribution networks
    • H02J3/38—Arrangements for parallely feeding a single network by two or more generators, converters or transformers
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/0003—Details of control, feedback or regulation circuits
    • H02M1/0009—Devices or circuits for detecting current in a converter
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/0003—Details of control, feedback or regulation circuits
    • H02M1/0012—Control circuits using digital or numerical techniques
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/0083—Converters characterised by their input or output configuration
    • H02M1/0093—Converters characterised by their input or output configuration wherein the output is created by adding a regulated voltage to or subtracting it from an unregulated input
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
    • H02M7/5387—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration
    • H02M7/53871—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration with automatic control of output voltage or current
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/0003—Details of control, feedback or regulation circuits
    • H02M1/0025—Arrangements for modifying reference values, feedback values or error values in the control loop of a converter

Definitions

  • the present invention relates to a control method for suppressing an overcurrent caused by a grid accident or the like in a grid interconnection power converter that controls a virtual synchronous generator simulating a synchronous generator.
  • Non-Patent Document 1 is a technique for controlling a virtual synchronous generator in a voltage control system, in which the output current is set within a certain value by correcting the deviation between the voltage command value and the voltage detection value within a certain value. It describes how to fit it.
  • Patent Document 1 discloses a technique for controlling a virtual synchronous generator with a current control system. Since it is a current control system, overcurrent can be prevented by limiting the current command value.
  • Non-Patent Document 1 Since the method of Non-Patent Document 1 cannot control the specified current value, the output current that flows changes depending on the main circuit conditions (filter constant, system impedance, etc.).
  • the operation is continued by suppressing the overcurrent caused by the short circuit accident of the grid, and the synchronization caused by the action of the virtual synchronous impedance.
  • the challenge is to have the power to transform.
  • the present invention has been devised in view of the above-mentioned conventional problems, and one aspect thereof is to connect a DC power supply to a grid via a DC / AC converter, an LC filter, and a transformer to control a virtual synchronous generator.
  • An internally induced voltage calculation unit that calculates an internal induced voltage based on an output current detection value, an effective value of an AC voltage detection value, and a command value of an AC voltage effective value, and the above-mentioned system interconnection power conversion device.
  • the Zs compensation unit includes an output voltage control unit that outputs a value and a PWM control unit that outputs a gate command of the DC / AC conversion device based on the PWM control command value and the angular frequency.
  • the output current phase is calculated from the output current detected value, the output current phase is limited so as to be within the effective range by a phase limiter, the limited output current phase, the internal induced voltage, the system voltage detected value, and the current.
  • the Zs calculation unit that calculates the corrected virtual synchronization impedance based on the limit value, and the drop voltage is calculated based on the virtual synchronization impedance and the output current detection value that are normally set in advance, and the correction is performed when an overcurrent occurs.
  • a Vzs calculation unit that calculates a drop voltage based on the virtual synchronous impedance and the output current detection value, and a subtractor that outputs a value obtained by subtracting the drop voltage from the internal induced voltage as the system voltage command value. Be prepared.
  • the phase limiter calculates a D'axis which is an intermediate point between an upper limit value and a lower limit value of the phase limiter, performs coordinate conversion of the output current phase with the D'axis as a reference, and performs the coordinate conversion of the output current phase.
  • the output current phase is limited with reference to the D'axis, and coordinate conversion of the output current phase limited with reference to the original D axis is performed.
  • the phase obtained by subtracting 5 ⁇ / 4 from the upper limit value of the phase limiter or the phase obtained by subtracting 3 ⁇ / 4 from the lower limit value is defined as the D'axis.
  • the corrected virtual synchronous impedance is expressed by the following equation (5).
  • the Zs calculation unit sets the current limit value as a fixed value
  • the Vzs calculation unit normally determines the virtual synchronous impedance when the output current detection value is lower than the current limit value.
  • the drop voltage is calculated based on the output current detection value, and when the output current detection value is equal to or more than the current limit value, it is assumed that an overcurrent has occurred and the correction virtual synchronous impedance and the output current detection value are used as the cause. Calculate the drop voltage.
  • the Zs calculation unit calculates the magnitude of the output current vector from the output current detection value, and limits the magnitude of the output current vector by a current that can be output to the current limit value. Then, the Vzs calculation unit compares the virtual synchronous impedance with the corrected virtual synchronous impedance, and if the virtual synchronous impedance is larger than the virtual synchronous impedance, the Vzs calculation unit normally uses the virtual synchronous impedance and the output current detection value as the basis. The drop voltage is calculated, and if the corrected virtual synchronous impedance is larger, the dropped voltage is calculated based on the corrected virtual synchronous impedance and the output current detection value as an overcurrent occurs.
  • the Zs compensation unit includes an overcurrent determination unit that determines whether it is in a normal state or an overcurrent occurrence, and the overcurrent determination unit is excessive with the full-wave rectification maximum value of the output current detection value.
  • the overcurrent suppression operation determination unit that determines the overcurrent suppression operation based on the output current determination by comparison with the current determination level, and the virtual synchronous impedance based on the internally induced voltage and the system voltage detection value.
  • Overcurrent recovery that estimates the output current estimated value when returning to the synchronous impedance and determines the overcurrent recovery operation based on the first estimated current judgment by comparing the square root of the sum of squares of the output current estimated value with the current judgment level.
  • the overcurrent recovery operation determination unit determines the voltage by comparing the square root of the sum of squares of the moving average values of the system voltage detection values during the power supply cycle with the voltage determination level, and the first estimated current. The overcurrent recovery operation is determined based on the determination and the AND condition of.
  • the overcurrent suppression operation determination unit performs an OR condition of the second estimated current determination by comparing the square root of the sum of squares of the output current estimated value with the overcurrent determination level and the output current determination. To determine the overcurrent suppression operation.
  • it is a grid-connected power converter in which a DC power supply is grid-connected via a DC / AC converter, an LC filter, and a transformer to control a virtual synchronous generator, and the output current detection value is used.
  • the internally induced voltage calculation unit that calculates the internally induced voltage based on the effective value of the AC voltage detected value and the command value of the AC voltage effective value, and the internally induced voltage, the output current detected value, and the power reference value.
  • the VSG model that determines the angular frequency that simulates the synchronous generator, the internally induced voltage, the system voltage detection value, and the output current detection value, the voltage drop due to the internal impedance of the synchronous generator is simulated.
  • the Zs compensation unit that calculates the system voltage command value, the output voltage control unit that controls the system voltage detection value to the system voltage command value and outputs the PWM control command value, and the PWM control command value.
  • a PWM control unit that outputs a gate command of the DC / AC conversion device based on the angular frequency is provided, and the Zs compensation unit calculates an output current phase from an estimated output current, and the output current phase is calculated.
  • a Zs calculation unit that limits the current to be within the effective range and calculates the corrected virtual synchronous impedance based on the limited output current phase, the internal induced voltage, the system voltage detection value, and the current limit value, and a normal time.
  • the Vzs calculation unit that calculates the drop voltage based on the corrected virtual synchronous impedance and the output current detection value, and the system voltage command that subtracts the drop voltage from the internal induced voltage. It includes a subtractor that outputs as a value.
  • the output current estimated value is characterized by the following equation (8).
  • I d , I q Estimated output current r, x: Virtual synchronous impedance E d : d-axis component of internally induced voltage E q : q-axis component of internally induced voltage V d : d-axis component of system voltage detection value V q : Q-axis component of system voltage detection value.
  • the operation is continued by suppressing an overcurrent caused by a short circuit accident of the grid, and the synchronization force generated by the action of the virtual synchronous impedance. It becomes possible to have.
  • the figure which shows the virtual impedance model of the grid interconnection power conversion apparatus The schematic diagram which shows the whole structure of the grid interconnection power conversion apparatus.
  • the schematic diagram which shows the Zs compensation part in Embodiments 1-7 The schematic diagram which shows the Zs calculation part in Embodiments 1 and 2.
  • the schematic diagram which shows the phase limiter in Embodiment 1. FIG. Vector diagram with reference to D-axis and D'axis.
  • FIG. 1 shows a virtual impedance model of a grid interconnection power converter used in a PCS (Power Conversion System).
  • the grid interconnection power converter includes a DC / AC converter INV and an LC filter LC (reactor Lf and capacitor Cf), and is interconnected to the grid 1.
  • the grid voltage detection value Vac after LC filter LC matches the grid voltage command value Vac * obtained by subtracting the voltage drop due to the virtual synchronous impedance Zs caused by the flow of the output current Iac from the internally induced voltage Ef.
  • the voltage is controlled so as to be performed.
  • FIG. 2 is an overall schematic view of the grid interconnection power conversion device according to the first embodiment.
  • the main circuit configuration of the grid interconnection power converter is such that the DC power supply Vdc of a storage battery or the like is connected to the grid 1 via a DC / AC converter INV composed of an IGBT or the like, an LC filter LC, and a transformer Tr. System. Further, the output current detection value Iac and the system voltage detection value Vac between the LC filter LC and the transformer Tr are detected and output to the control block described later.
  • the control block of the grid interconnection power conversion device in the first embodiment includes an internally induced voltage calculation unit 2, a VSG model 3, a Zs compensation unit 4, an output voltage control unit 5, and a PWM. It includes a control unit 6.
  • the internal induced voltage calculation unit 2 inputs the command value
  • the VSG model 3 inputs the internally induced voltage Ef, the output current detection value Iac, and the power reference value Pm, and determines the angular frequency ⁇ r simulating the synchronous generator.
  • the Zs compensation unit 4 inputs the system voltage detection value Vac, the output current detection value Iac, and the internally induced voltage Ef, simulates the voltage drop due to the internal impedance of the synchronous generator, and outputs the system voltage command value Vac *.
  • the output voltage control unit 5 inputs the system voltage detection value Vac and the system voltage command value Vac *, controls the system voltage detection value Vac to be the system voltage command value Vac *, and outputs the PWM control command value Vcmd. ..
  • the PWM control unit 6 inputs the PWM control command value Vcmd and the angular frequency ⁇ r, and outputs the gate command Gate to a switching element such as an IGBT of the DC / AC converter INV.
  • VSG model 3 Since the internally induced voltage calculation unit 2, VSG model 3, output voltage control unit 5, and PWM control unit 6 are not directly related to the present invention, detailed description here will be omitted.
  • the Zs compensation unit 4 includes a Zs calculation unit 7, a switch 8, a Vzs calculation unit 9, and a subtractor 10.
  • the Zs calculation unit 7 calculates the corrected virtual synchronous impedance Zs'necessary for suppressing the output current when an overcurrent occurs.
  • the switch 8 normally outputs a preset virtual synchronous impedance Zs, and outputs a corrected virtual synchronous impedance Zs'when an overcurrent occurs. The determination at the time of normal / overcurrent occurrence is performed, for example, by comparing the output current detection value Iac with the overcurrent level (threshold value).
  • the Vzs calculation unit 9 calculates the output current detection value Iac and the virtual synchronous impedance Zs, or the voltage drop Vzs due to the corrected virtual synchronous impedance Zs'.
  • the subtractor 10 subtracts the voltage drop Vzs from the internally induced voltage Ef to calculate the system voltage command value Vac * to be output by the system interconnection power converter.
  • FIG. 4 is a block diagram showing the Zs calculation unit 7.
  • the Zs calculation unit 7 includes a polar coordinate conversion unit 11, a phase limiter 12a, a cos unit 13a, a sin unit 13b, subtractors 14a and 14b, multipliers 15a to 15d, an adder 16a, and a subtractor 16b. It has gain multipliers 17a and 17b.
  • the polar coordinate conversion unit 11 calculates the output current phase ⁇ from the output current detection value Iac.
  • the phase limiter 12a limits the output current phase ⁇ so as to be within the effective range.
  • the cos unit 13a outputs cos ⁇ , and the sin unit 13b outputs sin ⁇ .
  • the subtractor 14a subtracts the d-axis component Vd of the system voltage detection value Vac from the d-axis component Ed of the internally induced voltage Ef, and outputs Ed-Vd.
  • the subtractor 14b subtracts the q-axis component Vq of the system voltage detection value Vac from the q-axis component Eq of the internally induced voltage Ef, and outputs Eq-Vq.
  • the multiplier 15a multiplies the output of the subtractor 14a by cos ⁇ and outputs (Ed-Vd) cos ⁇ .
  • the multiplier 15b multiplies the output of the subtractor 14a by sin ⁇ and outputs (Ed ⁇ Vd) sin ⁇ .
  • the multiplier 15c multiplies the output of the subtractor 14b by cos ⁇ and outputs (Eq ⁇ Vq) cos ⁇ .
  • the multiplier 15d multiplies the output of the subtractor 14b by sin ⁇ and outputs (Eq ⁇ Vq) sin ⁇ .
  • the adder 16a adds the output (Ed-Vd) cos ⁇ of the multiplier 15a and the output (Eq-Vq) sin ⁇ of the multiplier 15d.
  • the subtractor 16b subtracts the output (Ed-Vd) sin ⁇ of the multiplier 15b from the output (Eq-Vq) cos ⁇ of the multiplier 15c.
  • (R', x') is the corrected virtual synchronous impedance Zs'.
  • the grid voltage detection value Vac after LC filter LC matches the grid voltage command value Vac * obtained by subtracting the voltage drop due to the virtual synchronous impedance Zs caused by the flow of the output current Iac from the internally induced voltage Ef.
  • the voltage is controlled so as to be performed.
  • the virtual synchronous impedance Zs (r and x) corresponding to the synchronous generator to be simulated is set, and the system voltage command value Vac * is determined by the set virtual synchronous impedance Zs.
  • the output current detection value Iac is converted to DC / AC. Overcurrent is suppressed by switching to the corrected virtual synchronous impedance Zs'(r'and x') required to limit the current limit value Illim that the device INV can output.
  • the virtual synchronous impedance Zs, the output current detection value Iac, the system voltage detection value Vac, and the internal induced voltage Ef are given by the following equation (3).
  • Id indicates a current limit value
  • Id_det / Iq_det indicates a D-axis component / Q-axis component of the output current detection value.
  • Fig. 4 shows the above contents in a block diagram.
  • phase limiter 12a As described above, when calculating the corrected virtual synchronous impedance Zs', the output current phase ⁇ of the output current detection value Iac is used, but the output current phase ⁇ is within the effective range for use as the virtual impedance model of FIG. It is necessary to limit it to be inside.
  • FIG. 5 is a schematic view showing the phase limiter 12a in the first embodiment.
  • the phase limiter 12a includes a maximum value output unit 18a, a minimum value output unit 18b, a subtractor 19, a multiplier 20, an adder 21, a subtractor 22, and a subtractor 23a. It includes 23b and 23c, a limiter 24, and an adder 25.
  • ⁇ IN indicates the phase input to the phase limiter 12a
  • ⁇ OUT indicates the phase output from the phase limiter 12a.
  • the maximum value output unit 18a outputs the maximum values of the upper limit value ⁇ H and the lower limit value ⁇ L of the phase limiter.
  • the minimum value output unit 18b outputs the minimum values of the upper limit value ⁇ H and the lower limit value ⁇ L of the phase limiter.
  • the subtractor 19 obtains the deviation between the maximum value and the minimum value.
  • the multiplier 20 obtains a phase that is half of the effective range of the output current phase ⁇ by multiplying the deviation by 1/2.
  • the adder 21 obtains the phase difference from the upper limit value ⁇ H of the phase limiter to the D'axis by adding ⁇ to the phase of half the effective range of the phase ⁇ .
  • the subtractor 22 obtains the phase difference ⁇ ax from the D axis to the D'axis by subtracting the phase difference from the upper limit value ⁇ H of the phase limiter.
  • Subtractor 23a, 23b, 23c subtracts the output of the subtractor 22 from the phase ⁇ IN, ⁇ H, ⁇ L , for converting each of the phase theta IN, theta H, a theta L to D 'axis reference.
  • the limiter 24 limits the output current phase ⁇ IN'based on D'with an upper limit value ⁇ H'and a lower limit value ⁇ L'based on D'.
  • the adder 25 adds the output of the subtractor 22 from the output of the limiter 24, and converts the limited output current phase into a D-axis reference.
  • the output of the adder 25 is ⁇ OUT .
  • FIG. 6A shows a vector diagram with reference to the D axis
  • FIG. 6B shows a vector diagram with reference to the D'axis.
  • a D'axis is provided in which the phase difference from the lower limit value ⁇ L of the limiter is ⁇ A and the phase difference from the upper limit value ⁇ H of the limiter is ⁇ B.
  • the reference point (point to be 0) on the D'axis is the midpoint between the upper limit value ⁇ H and the lower limit value ⁇ L of the limiter and the target point by advancing the phase by ⁇ . From the lower limit value ⁇ L and the upper limit value ⁇ H of the limiter, the phase difference ⁇ ax between the D'axis and the D axis is calculated, and each phase is converted so as to be a reference for the D'axis.
  • the limiter By performing the limit processing based on the phase information with respect to the D'axis, when the vector before the limit is out of the range, the limiter is limited to the one closer to the upper limit value ⁇ H or the lower limit value ⁇ L.
  • the vector A is limited to the limiter lower limit value ⁇ L
  • the vector B is limited to the limiter upper limit value ⁇ H.
  • the phase information after the limit is converted into a phase with reference to the original D axis by adding the phase difference ⁇ ax.
  • the D'axis is calculated with reference to the limiter upper limit value ⁇ H , but it may be calculated with reference to the limiter lower limit value ⁇ L.
  • the operation is limited to the current limit value that can be output by the DC / AC converter. Can be continued. Further, since the synchronization force generated by the action of the virtual synchronization impedance remains, it is possible to synchronize with another voltage source even during current suppression.
  • the limiter is limited to the side with the smaller phase difference among the upper limit value or the lower limit value, so that the phase change due to the limiter becomes small.
  • the second embodiment is a simplification of the phase limiter 12a of the first embodiment.
  • FIG. 7 shows the phase limiter 12a of the second embodiment.
  • the phase limiter 12a of the second embodiment includes a subtractor 26, a subtractor 27, a limiter 28, and an adder 29.
  • the subtractor 26 subtracts 5 ⁇ / 4 from the upper limit value ⁇ H of the phase limiter.
  • Subtractor 27 subtracts the output of the subtracter 26 from the phase theta IN, converts the phase theta IN to D 'axis reference.
  • the limiter 28 limits the phase ⁇ IN converted to the D'axis reference to 3 ⁇ / 4 ⁇ ⁇ ⁇ 5 ⁇ / 4.
  • the adder 29 converts the output of the limiter 28 into a D-axis reference.
  • the output of the adder 29 has a phase ⁇ OUT .
  • the corrected virtual synchronous impedance Zs' obtained by Eq. (5) must be positive.
  • Instantaneous output current phase information is required to suppress overcurrent, but when the output current is disturbed due to a system accident or load fluctuation, etc., correction virtual synchronization is performed based on the phase information extracted from the instantaneous current.
  • the impedance Zs' is calculated, it may become a negative value. Therefore, a limiter is provided for the extracted output current phase ⁇ .
  • the configuration of the phase limiter (FIG. 5) of the first embodiment can be simplified as the configuration of FIG. 7.
  • the second embodiment has the same effect as that of the first embodiment.
  • the phase limiter can be configured with a simpler configuration than that of the first embodiment.
  • FIG. 8 shows the Zs calculation unit 7 of the third embodiment. The differences from the first and second embodiments will be described below.
  • the current limit value Illim was set as a fixed value, but in the third embodiment, a current limiter 12b that limits the magnitude (amplitude a) of the output current detection value Iac is provided. Further, the dividers 30a and 30b are provided instead of the gain multipliers 17a and 17b, and the outputs of the adder 16a and the subtractor 16b are divided by the limited output current detection value output from the current limiter 12b.
  • the virtual synchronous impedance Zs set in advance and the corrected virtual synchronous impedance Zs'calculated by the Zs calculation unit 7 are switched by detecting the overcurrent.
  • the current limit value Illim is the one in which the magnitude (amplitude a) of the output current detection value Iac is limited by the overcurrent level. Then, in the switch 8 of FIG. 3, the virtual synchronous impedance Zs set in advance and the virtual synchronous impedance Zs'calculated by the Zs calculation unit 7 are compared, and the virtual synchronous impedance having a large impedance value is selected.
  • the same effects as those of the first and second embodiments are obtained. Further, since the amount of change between the virtual synchronous impedance Zs and the corrected virtual synchronous impedance Zs'is small when the virtual synchronous impedance is switched, the current change during the overcurrent suppression operation becomes gentle, and overshoot can be suppressed. Further, since it is not necessary to determine the overcurrent, it is not necessary to simplify the circuit configuration and adjust the current limit value.
  • the output current detection values Iac used in the configurations of the first to third embodiments are replaced with the output current estimated values Id and Iq calculated by the equation (8).
  • FIG. 9 shows the Zs calculation unit 7 in the fourth embodiment. Hereinafter, the differences from the third embodiment will be described.
  • the output (Ed ⁇ Vd) of the subtractor 14a is multiplied by r / r 2 + x 2 .
  • the output (Eq ⁇ Vq) of the subtractor 14b is multiplied by x / r 2 + x 2 .
  • the output (Eq ⁇ Vq) of the subtractor 14b is multiplied by r / r 2 + x 2 .
  • the output (Ed ⁇ Vd) of the subtractor 14a is multiplied by x / r 2 + x 2 .
  • the adder 32a the output of the multiplier 31a and the output of the multiplier 31b are added.
  • the subtractor 32b the output of the multiplier 31d is subtracted from the output of the multiplier 31c.
  • the outputs of the adder 32a and the subtractor 32b are the output current estimated values Id and Iq.
  • the estimated output currents Id and Iq are output to the polar coordinate conversion unit 11.
  • FIG. 10 is a schematic view showing an overcurrent determination unit in the fifth embodiment.
  • the overcurrent determination unit includes an overcurrent suppression operation determination unit 33, an overcurrent recovery operation determination unit 34, and a latch circuit 35.
  • the overcurrent suppression operation determination unit 33 includes a maximum current determination unit 36 and a comparator 37.
  • the maximum current determination unit 36 obtains the maximum output current value of the full-wave rectification value from the three-phase instantaneous value of the output current detection value Iac.
  • the absolute value of the current vector may be used from the two-phase signal after DQ conversion by the square root of the sum of squares.
  • the comparator 37 determines the output current by comparing the maximum output current value with the overcurrent determination level OC_Level, and outputs a “1” level signal when the maximum output current value is larger.
  • the overcurrent recovery operation determination unit 34 includes an output current estimation unit 38, an RSS (Root Sum Square) 39, and a comparator 40.
  • the output current estimation unit 38 estimates the output current estimated value that flows when the virtual synchronous impedance Zs is changed from the corrected virtual synchronous impedance Zs'based on the internally induced voltage Ef and the system voltage detection value Vac.
  • RSS39 obtains the absolute value of the vector of the estimated output current estimated value.
  • the comparator 40 performs the first estimated current determination by comparing the absolute value of the vector of the output current estimated value with the current determination level I_Level, and when the absolute value of the vector of the output current estimated value is smaller, the level is "1". Output a signal.
  • the latch circuit 35 is set and held when the output of the overcurrent suppression operation determination unit 33 is a “1” level signal, and is cleared when the output of the overcurrent recovery operation determination unit 34 is a “1” level signal. And hold. That is, if the overcurrent suppression operation determination unit 33 determines that the overcurrent is overcurrent, the overcurrent suppression operation state is maintained, and if the overcurrent recovery operation determination unit 34 determines that the overcurrent recovery operation is performed, the overcurrent recovery state is maintained.
  • the operation of determining the switching of the virtual synchronization impedance will be described below.
  • the maximum value of full-wave rectification is calculated from the three-phase instantaneous value of the output current detection value Iac, and when the overcurrent determination level OC_Level is exceeded, it is determined to be overcurrent. If it is determined that the overcurrent is determined, the virtual synchronous impedance Zs is switched to the corrected virtual synchronous impedance Zs'for suppressing the overcurrent.
  • the determination signal of the overcurrent suppression operation is held by the latch circuit 35.
  • the overcurrent suppression operation determination can also use the square root of the sum of squares from the DQ axis component of the output current.
  • the output current estimated value is used to determine the recovery condition from the overcurrent suppression operation. From the equation (8), the output current output when the corrected virtual synchronous impedance Zs'is returned to the virtual synchronous impedance Zs can be estimated. By calculating the absolute value (square root of the sum of squares) of the output current vector estimated by Eq. (8) and comparing it with the current judgment level I_Level, the overcurrent when the corrected virtual synchronous impedance Zs'is returned to the virtual synchronous impedance Zs. Judge whether or not.
  • the switch 8 switches from the corrected virtual synchronous impedance Zs'to the virtual synchronous impedance Zs.
  • the determination signal of the overcurrent recovery operation is held by the latch circuit 35.
  • the operation is limited to the current limit value that can be output by the DC / AC converter. Can be continued. Further, since the synchronization force generated by the action of the virtual synchronization impedance remains, it is possible to synchronize with another voltage source even during current suppression.
  • FIG. 11 shows an overcurrent determination unit of the sixth embodiment.
  • a moving average unit 41, an RSS 42, a comparator 43, and a logical product unit 44 are added to the overcurrent recovery operation determination unit 34 of the fifth embodiment. It was done.
  • the moving average unit 41 performs a moving average process on the system voltage detection value Vac between power supply cycles.
  • RSS42 obtains the absolute value of the moving averaged system voltage detection value.
  • the comparator 43 performs voltage determination by comparing the voltage determination level V_Level with the output of RSS42 (absolute value of the moving average voltage detection value Vac), and outputs a "1" level signal when the output of RSS42 is larger. To do.
  • the AND unit 44 outputs a "1" level signal when the outputs of the comparators 40 and 43 are both “1" level signals, and outputs a "0" level signal in other cases. That is, the overcurrent recovery operation is determined by the AND condition of the first estimated current determination and the voltage determination.
  • a determination condition based on the system voltage is added to the overcurrent recovery operation determination unit 34 of the fifth embodiment.
  • the absolute value (square root of the sum of squares) of the vector of the system voltage detection value Vac from which the pulsating component has been removed is calculated and compared with the voltage determination level V_Level to determine whether or not the short-circuited state has been restored.
  • the corrected virtual synchronous impedance Zs' is switched to the virtual synchronous impedance Zs.
  • the determination signal of the overcurrent recovery operation is held by the latch circuit 35.
  • the sixth embodiment has the same effect as that of the fifth embodiment. Further, even in the case of a two-phase short-circuit accident, the overcurrent suppression operation can be continued during the short-circuit period without repeating the overcurrent suppression operation and the normal operation, and a stable current can be output.
  • the seventh embodiment is the same as the sixth embodiment except for the overcurrent suppression operation determination unit 33 of the overcurrent determination unit.
  • FIG. 12 shows an overcurrent determination unit of the seventh embodiment.
  • a comparator 45 and an OR unit 46 are added to the overcurrent suppression operation determination unit 33 of the sixth embodiment.
  • the comparator 45 compares the absolute value of the vector of the output current estimated value (output of RSS39) estimated by the output current estimation unit 38 in the overcurrent recovery operation determination unit 34 with the overcurrent determination level OC_Level to obtain the second estimated current.
  • a "1" level signal is output.
  • the OR unit 46 outputs a "1" level signal when at least one of the outputs of the comparators 37 and 45 is a "1" level signal, and "0" when both are “0” level signals. Output the level signal. That is, the overcurrent suppression operation is determined based on the OR conditions of the output current determination and the second estimated current determination.
  • the second estimated current determination is added to the overcurrent suppression operation determination unit 33 of the fifth and sixth embodiments.
  • the OR conditions of the added second estimated current determination and output current determination are satisfied, it is determined as an overcurrent suppression operation.
  • the output current rises due to the voltage difference between the output voltage of the grid interconnection power converter and the grid voltage due to the drop in the grid voltage.
  • the estimated current it is possible to determine the overcurrent state before the actual output current rises.
  • FIG. 12 shows a diagram in which the present embodiment 7 is applied to the sixth embodiment, the present embodiment 7 may be applied to the fifth embodiment.

Abstract

出力電流検出値Ｉａｃと仮想同期インピーダンスＺｓまたは補正仮想同期インピーダンスＺｓ'に基づいて降下電圧Ｖｚｓを算出し、内部誘起電圧Ｅｆから降下電圧Ｖｚｓを減算した値を系統電圧指令値Ｖａｃ＊として出力する。Ｚｓ算出部７は、位相リミッタ１２ａにより出力電流位相θが有効範囲内となるように制限し、制限された出力電流位相θと内部誘起電圧Ｅｆと系統電圧検出値Ｖａｃと電流制限値Ｉｌｉｍに基づいて、補正仮想同期インピーダンスＺｓ'を算出する。これにより、仮想同期発電機制御を行う系統連系電力変換装置において、過電流を抑制して運転を継続し、仮想同期インピーダンスの作用によって生じる同期化力を持たせる。

Description

系統連系電力変換装置
　本発明は、同期発電機を模擬した仮想同期発電機制御を行う系統連系電力変換装置において、系統事故等によって引き起こされる過電流を抑制する制御方法に関する。
　非特許文献１は、仮想同期発電機制御を電圧制御系で行う技術において、電圧指令値と電圧検出値の偏差が一定値以内になるように補正することで、出力電流をある一定値以内に収める方法が記載されている。
　特許文献１は、仮想同期発電機制御を電流制御系で行う技術が開示されている。電流制御系であるため、電流指令値をリミットすることで過電流を防止することができる。
　非特許文献１の方法では、指定した電流値に制御することはできないため、主回路条件（フィルタ定数や系統インピーダンスなど）によって流れる出力電流が変わってくる。
　特許文献１の方法は、電流指令値をリミットすると仮想同期インピーダンスモデルに基づいて算出した指令値ベクトルとは異なるベクトルを出力することになるため、仮想同期インピーダンスの作用によって生じる同期化力が期待できない。
　以上示したようなことから、仮想同期発電機制御を行う系統連系電力変換装置において、系統の短絡事故等に起因した過電流を抑制して運転を継続し、仮想同期インピーダンスの作用によって生じる同期化力を持たせることが課題となる。
特許０６０８４８６３号 特許５８３０９４１号
「変換器過電流を抑制可能な仮想同期発電機制御」平成３０年、電気学会、Ｂ部門大会
　本発明は、前記従来の問題に鑑み、案出されたもので、その一態様は、直流電源をＤＣ／ＡＣ変換装置とＬＣフィルタとトランスを介して系統連系し、仮想同期発電機制御を行う系統連系電力変換装置であって、出力電流検出値と交流電圧検出値の実効値と交流電圧実効値の指令値とに基づいて、内部誘起電圧を算出する内部誘起電圧算出部と、前記内部誘起電圧と前記出力電流検出値と電力基準値とに基づいて、同期発電機を模擬した角周波数を決定するＶＳＧモデルと、前記内部誘起電圧と系統電圧検出値と前記出力電流検出値とに基づいて、同期発電機の内部インピーダンスによる電圧降下を模擬し、系統電圧指令値を算出するＺｓ補償部と、前記系統電圧検出値を前記系統電圧指令値に制御する電圧制御を行い、ＰＷＭ制御指令値を出力する出力電圧制御部と、前記ＰＷＭ制御指令値と前記角周波数に基づいて、前記ＤＣ／ＡＣ変換装置のゲート指令を出力するＰＷＭ制御部と、を備え、前記Ｚｓ補償部は、前記出力電流検出値から出力電流位相を算出し、位相リミッタにより前記出力電流位相が有効範囲内となるように制限し、前記制限された出力電流位相と前記内部誘起電圧と前記系統電圧検出値と電流制限値に基づいて、補正仮想同期インピーダンスを算出するＺｓ算出部と、通常時は予め設定された仮想同期インピーダンスと前記出力電流検出値に基づいて降下電圧を算出し、過電流発生時は前記補正仮想同期インピーダンスと前記出力電流検出値とに基づいて、降下電圧を算出するＶｚｓ算出部と、前記内部誘起電圧から前記降下電圧を減算した値を前記系統電圧指令値として出力する減算器と、を備える。
　また、その一態様として、前記位相リミッタは、位相リミッタの上限値と下限値の中間点となるＤ’軸を算出し、前記Ｄ’軸を基準として前記出力電流位相の座標変換を行い、前記Ｄ’軸を基準として前記出力電流位相をリミットし、元のＤ軸を基準としてリミットした前記出力電流位相の座標変換を行う。
　また、その一態様として、前記位相リミッタは、前記位相リミッタの上限値から５π／４減算した位相、または、下限値から３π／４減算した位相を前記Ｄ’軸とする。
　また、その一態様として、前記補正仮想同期インピーダンスは、以下の（５）式とする。
Figure JPOXMLDOC01-appb-M000004
ただし、θは（７）式とする。
Figure JPOXMLDOC01-appb-M000005
ｒ’ｘ’：補正仮想同期インピーダンス
Ｉlim：電流制限値
θ：出力電流位相
Ｅd：内部誘起電圧のｄ軸成分
Ｅq：内部誘起電圧のｑ軸成分
Ｖd：系統電圧検出値のｄ軸成分
Ｖq：系統電圧検出値のｑ軸成分。
　また、その一態様として、前記Ｚｓ算出部は、前記電流制限値を固定値とし、前記Ｖｚｓ算出部は、前記出力電流検出値が前記電流制限値よりも低い場合は通常時として前記仮想同期インピーダンスと前記出力電流検出値に基づいて前記降下電圧を算出し、前記出力電流検出値が前記電流制限値以上の場合は過電流発生時として前記補正仮想同期インピーダンスと前記出力電流検出値に基づいて前記降下電圧を算出する。
　また、他の態様として、前記Ｚｓ算出部は、前記出力電流検出値から出力電流ベクトルの大きさを算出し、前記出力電流ベクトルの大きさを出力可能な電流で制限した値を前記電流制限値とし、前記Ｖｚｓ算出部は、前記仮想同期インピーダンスと前記補正仮想同期インピーダンスを比較し、前記仮想同期インピーダンスの方が大きい場合は、通常時として前記仮想同期インピーダンスと前記出力電流検出値に基づいて前記降下電圧を算出し、前記補正仮想同期インピーダンスの方が大きい場合は過電流発生時として前記補正仮想同期インピーダンスと前記出力電流検出値に基づいて前記降下電圧を算出する。
　また、他の態様として、前記Ｚｓ補償部は通常時か過電流発生時かを判定する過電流判定部を備え、前記過電流判定部は、前記出力電流検出値の全波整流最大値と過電流判定レベルとの比較による出力電流判定に基づいて過電流抑制動作を判定する過電流抑制動作判定部と、前記内部誘起電圧と前記系統電圧検出値に基づいて、前記補正仮想同期インピーダンスから前記仮想同期インピーダンスに戻した際の出力電流推定値を推定し、前記出力電流推定値の二乗和平方根と電流判定レベルとの比較による第１推定電流判定に基づいて過電流復帰動作を判定する過電流復帰動作判定部と、前記過電流抑制動作判定部において過電流抑制動作状態と判定された場合、過電流抑制動作状態を保持し、前記過電流復帰動作判定部で過電流復帰動作と判定された場合、過電流復帰動作状態を保持するラッチ回路と、を備える。
　また、その一態様として、前記過電流復帰動作判定部は、前記系統電圧検出値の電源周期間における移動平均値の二乗和平方根と電圧判定レベルとの比較による電圧判定と、前記第１推定電流判定と、のＡＮＤ条件により過電流復帰動作を判定する。
　また、その一態様として、前記過電流抑制動作判定部は、前記出力電流推定値の二乗和平方根と過電流判定レベルとの比較による第２推定電流判定と、前記出力電流判定と、のＯＲ条件により過電流抑制動作を判定する。
　また、他の態様として、直流電源をＤＣ／ＡＣ変換装置とＬＣフィルタとトランスを介して系統連系し、仮想同期発電機制御を行う系統連系電力変換装置であって、出力電流検出値と交流電圧検出値の実効値と交流電圧実効値の指令値とに基づいて、内部誘起電圧を算出する内部誘起電圧算出部と、前記内部誘起電圧と前記出力電流検出値と電力基準値とに基づいて、同期発電機を模擬した角周波数を決定するＶＳＧモデルと、前記内部誘起電圧と系統電圧検出値と前記出力電流検出値とに基づいて、同期発電機の内部インピーダンスによる電圧降下を模擬し、系統電圧指令値を算出するＺｓ補償部と、前記系統電圧検出値を前記系統電圧指令値に制御する電圧制御を行い、ＰＷＭ制御指令値を出力する出力電圧制御部と、前記ＰＷＭ制御指令値と前記角周波数に基づいて、前記ＤＣ／ＡＣ変換装置のゲート指令を出力するＰＷＭ制御部と、を備え、前記Ｚｓ補償部は、出力電流推定値から出力電流位相を算出し、前記出力電流位相が有効範囲内となるように制限し、前記制限された出力電流位相と前記内部誘起電圧と前記系統電圧検出値と電流制限値に基づいて、補正仮想同期インピーダンスを算出するＺｓ算出部と、通常時および過電流発生時において、前記補正仮想同期インピーダンスと前記出力電流検出値とに基づいて、降下電圧を算出するＶｚｓ算出部と、前記内部誘起電圧から前記降下電圧を減算した値を前記系統電圧指令値として出力する減算器と、を備える。
　また、その一態様として、前記出力電流推定値は、以下の（８）式とすることを特徴とする。
Figure JPOXMLDOC01-appb-M000006
Ｉd，Ｉq：出力電流推定値
ｒ，ｘ：仮想同期インピーダンス
Ｅd：内部誘起電圧のｄ軸成分
Ｅq：内部誘起電圧のｑ軸成分
Ｖd：系統電圧検出値のｄ軸成分
Ｖq：系統電圧検出値のｑ軸成分。
　本発明によれば、仮想同期発電機制御を行う系統連系電力変換装置において、系統の短絡事故等に起因した過電流を抑制して運転を継続し、仮想同期インピーダンスの作用によって生じる同期化力を持たせることが可能となる。
系統連系電力変換装置の仮想インピーダンスモデルを示す図。 系統連系電力変換装置の全体構成を示す概略図。 実施形態１～７におけるＺｓ補償部を示す概略図。 実施形態１，２におけるＺｓ算出部を示す概略図。 実施形態１における位相リミッタを示す概略図。 Ｄ軸およびＤ’軸を基準としたベクトル図。 実施形態２における位相リミッタを示す概略図。 実施形態３におけるＺｓ算出部を示す概略図。 実施形態４におけるＺｓ算出部を示す概略図。 実施形態５における過電流判定部を示す概略図。 実施形態６における過電流判定部を示す概略図。 実施形態７における過電流判定部を示す概略図。
　以下、本願発明における系統連系電力変換装置の実施形態１～７を図１～図１２に基づいて詳述する。
　［実施形態１］
　図１にＰＣＳ（Ｐｏｗｅｒ　Ｃｏｎｖｅｒｓｉｏｎ　Ｓｙｓｔｅｍ）に用いられる系統連系電力変換装置の仮想インピーダンスモデルを示す。図１に示すように、系統連系電力変換装置はＤＣ／ＡＣ変換装置ＩＮＶとＬＣフィルタＬＣ（リアクトルＬｆとコンデンサＣｆ）とを備え、系統１に連系される。
　系統連系電力変換装置はＬＣフィルタＬＣ後の系統電圧検出値Ｖａｃが、内部誘起電圧Ｅｆから出力電流Ｉａｃが流れることによって生じる仮想同期インピーダンスＺｓによる電圧降下を減算した系統電圧指令値Ｖａｃ＊と一致するように電圧制御を行う。
　図２は本実施形態１における系統連系電力変換装置の全体概略図である。図２に示すように、系統連系電力変換装置の主回路構成は、蓄電池等の直流電源ＶｄｃをＩＧＢＴ等から成るＤＣ／ＡＣ変換装置ＩＮＶとＬＣフィルタＬＣとトランスＴｒを介して系統１と連系する。また、ＬＣフィルタＬＣとトランスＴｒとの間の出力電流検出値Ｉａｃと系統電圧検出値Ｖａｃが検出され、後述する制御ブロックに出力される。
　本実施形態１における系統連系電力変換装置の制御ブロックは、図２に示すように、内部誘起電圧算出部２と、ＶＳＧモデル３と、Ｚｓ補償部４と、出力電圧制御部５と、ＰＷＭ制御部６と、を備える。
　内部誘起電圧算出部２は、交流電圧実効値の指令値｜Ｖａｃ｜*と交流電圧検出値の実効値｜Ｖａｃ｜と出力電流検出値Ｉａｃとを入力し、内部誘起電圧Ｅｆを算出する。ＶＳＧモデル３は、内部誘起電圧Ｅｆと出力電流検出値Ｉａｃと電力基準値Ｐｍとを入力し、同期発電機を模擬した角周波数ωｒを決定する。
　Ｚｓ補償部４は、系統電圧検出値Ｖａｃと出力電流検出値Ｉａｃと内部誘起電圧Ｅｆとを入力して同期発電機の内部インピーダンスによる電圧降下を模擬し、系統電圧指令値Ｖａｃ＊を出力する。
　出力電圧制御部５は、系統電圧検出値Ｖａｃと系統電圧指令値Ｖａｃ＊を入力して系統電圧検出値Ｖａｃが系統電圧指令値Ｖａｃ＊となるように制御し、ＰＷＭ制御指令値Ｖｃｍｄを出力する。ＰＷＭ制御部６は、ＰＷＭ制御指令値Ｖｃｍｄと角周波数ωｒとを入力し、ゲート指令ＧａｔｅをＤＣ／ＡＣ変換装置ＩＮＶのＩＧＢＴ等のスイッチング素子に出力する。
　内部誘起電圧算出部２、ＶＳＧモデル３、出力電圧制御部５、ＰＷＭ制御部６は、本願発明と直接関係ないため、ここでの詳細な説明は省略する。
　Ｚｓ補償部４は、図３に示すように、Ｚｓ算出部７と、スイッチ８と、Ｖｚｓ算出部９と、減算器１０と、を備える。
　Ｚｓ算出部７は、過電流発生時に出力電流を抑制するために必要な補正仮想同期インピーダンスＺｓ’を算出する。スイッチ８は、通常時は予め設定した仮想同期インピーダンスＺｓを出力し、過電流発生時には補正仮想同期インピーダンスＺｓ’を出力する。通常時／過電流発生時の判定は、例えば、出力電流検出値Ｉａｃと過電流レベル（閾値）との比較により行われる。
　Ｖｚｓ算出部９は、出力電流検出値Ｉａｃと仮想同期インピーダンスＺｓ、または、補正仮想同期インピーダンスＺｓ’による降下電圧Ｖｚｓを算出する。減算器１０は、内部誘起電圧Ｅｆから降下電圧Ｖｚｓを減算し、系統連系電力変換装置が出力すべき系統電圧指令値Ｖａｃ＊を算出する。
　図４は、Ｚｓ算出部７を示すブロック図である。Ｚｓ算出部７は、極座標変換部１１と、位相リミッタ１２ａと、ｃｏｓ部１３ａ，ｓｉｎ部１３ｂと、減算器１４ａ，１４ｂと、乗算器１５ａ～１５ｄと、加算器１６ａと、減算器１６ｂと、ゲイン乗算器１７ａ，１７ｂと、を有する。
　極座標変換部１１は、出力電流検出値Ｉａｃから出力電流位相θを算出する。位相リミッタ１２ａは、出力電流位相θが有効範囲内となるように制限する。ｃｏｓ部１３ａはｃｏｓθを出力し、ｓｉｎ部１３ｂはｓｉｎθを出力する。
　減算器１４ａは、内部誘起電圧Ｅｆのｄ軸成分Ｅｄから系統電圧検出値Ｖａｃのｄ軸成分Ｖｄを減算し、Ｅｄ－Ｖｄを出力する。減算器１４ｂは、内部誘起電圧Ｅｆのｑ軸成分Ｅｑから系統電圧検出値Ｖａｃのｑ軸成分Ｖｑを減算し、Ｅｑ－Ｖｑを出力する。
　乗算器１５ａは減算器１４ａの出力とｃｏｓθを乗算し、（Ｅｄ－Ｖｄ）ｃｏｓθを出力する。乗算器１５ｂは減算器１４ａの出力とｓｉｎθを乗算し、（Ｅｄ－Ｖｄ）ｓｉｎθを出力する。乗算器１５ｃは減算器１４ｂの出力とｃｏｓθを乗算し、（Ｅｑ－Ｖｑ）ｃｏｓθを出力する。乗算器１５ｄは減算器１４ｂの出力とｓｉｎθを乗算し、（Ｅｑ－Ｖｑ）ｓｉｎθを出力する。
　加算器１６ａは乗算器１５ａの出力（Ｅｄ－Ｖｄ）ｃｏｓθと乗算器１５ｄの出力（Ｅｑ－Ｖｑ）ｓｉｎθを加算する。減算器１６ｂは、乗算器１５ｃの出力（Ｅｑ－Ｖｑ）ｃｏｓθから乗算器１５ｂの出力（Ｅｄ－Ｖｄ）ｓｉｎθを減算する。
　ゲイン乗算器１７ａは、加算器１６ａの出力にゲインＧ（＝１／Ｉｌｉｍ）を乗算し、ｒ’として出力する。ゲイン乗算器１７ｂは、減算器１６ｂの出力にゲインＧ（＝１／Ｉｌｉｍ）を乗算し、ｘ’として出力する。（ｒ’、ｘ’）が補正仮想同期インピーダンスＺｓ’となる。
　系統連系電力変換装置はＬＣフィルタＬＣ後の系統電圧検出値Ｖａｃが、内部誘起電圧Ｅｆから出力電流Ｉａｃが流れることによって生じる仮想同期インピーダンスＺｓによる電圧降下を減算した系統電圧指令値Ｖａｃ＊と一致するように電圧制御を行う。
　通常時は、模擬したい同期発電機に応じた仮想同期インピーダンスＺｓ（ｒおよびｘ）を設定し、設定された仮想同期インピーダンスＺｓによって系統電圧指令値Ｖａｃ＊を決定する。
　系統事故等によって、仮想同期インピーダンスＺｓによって決定した系統電圧指令値Ｖａｃ＊を出力した際に系統連系電力変換装置が過電流となってしまう場合には、出力電流検出値ＩａｃをＤＣ／ＡＣ変換装置ＩＮＶが出力可能な電流制限値Ｉｌｉｍに制限するために必要な補正仮想同期インピーダンスＺｓ’（ｒ’およびｘ’）に切り替えることによって、過電流を抑制する。
　過電流を抑制するために必要な補正仮想同期インピーダンスＺｓ’の算出方法について、以下に示す。図１のインピーダンスモデルから、仮想同期インピーダンスＺｓによる降下電圧Ｖｚｓ（＝ＺｓＩａｃ）は以下の（１）式となる。
Figure JPOXMLDOC01-appb-M000007
　（１）式をＤＱ座標上で扱い、行列式で表すと以下の（２）式のようになる。
Figure JPOXMLDOC01-appb-M000008
　ここで、仮想同期インピーダンスＺｓ、出力電流検出値Ｉａｃ、系統電圧検出値Ｖａｃ、内部誘起電圧Ｅｆは、以下の（３）式である。
Figure JPOXMLDOC01-appb-M000009
　出力電流を抑制する際には、出力電流ベクトルの位相を変化させずに大きさのみを制限する。制限後の出力電流検出値Ｉａｃのｄ軸成分Ｉｄ、ｑ軸成分Ｉｑ、出力電流位相θは、以下の（４）式となる。ここで、Ｉｌｉｍは電流制限値、Ｉｄ＿ｄｅｔ／Ｉｑ＿ｄｅｔは出力電流検出値のＤ軸成分／Ｑ軸成分を示す。
Figure JPOXMLDOC01-appb-M000010
　これらから出力電流を電流制限値Ｉｌｉｍに制限するために必要な補正仮想同期インピーダンスＺｓ’（ｒ’およびｘ’）は、以下の（５）式で求めることができる。
Figure JPOXMLDOC01-appb-M000011
　以上の内容をブロック図で示したものが図４である。なお、内部誘起電圧Ｅｆを基準として内部位相を定義することで、Ｅｑ＝０となり、簡略化することもできる。
　次に、位相リミッタ１２ａについて説明する。上記のように、補正仮想同期インピーダンスＺｓ’を算出する際、出力電流検出値Ｉａｃの出力電流位相θを使用するが、図１の仮想インピーダンスモデルとして使用するためには出力電流位相θを有効範囲内となるように制限する必要がある。
　図５は本実施形態１における位相リミッタ１２ａの示す概略図である。図５に示すように、位相リミッタ１２ａは、最大値出力部１８ａと、最小値出力部１８ｂと、減算器１９と、乗算器２０と、加算器２１と、減算器２２と、減算器２３ａ，２３ｂ，２３ｃと、リミッタ２４と、加算器２５と、を備える。また、θINは位相リミッタ１２ａに入力される位相を示し、θOUTは位相リミッタ１２ａから出力される位相を示す。
　最大値出力部１８ａは位相リミッタの上限値θHと下限値θLの最大値を出力する。最小値出力部１８ｂは位相リミッタの上限値θHと下限値θLの最小値を出力する。減算器１９は、最大値と最小値の偏差を求める。乗算器２０は、偏差に１／２を乗じることによって、出力電流位相θの有効範囲の半分の位相を求める。
　加算器２１は、位相θの有効範囲の半分の位相に対してπを加算することにより位相リミッタの上限値θHからＤ’軸までの位相差を求める。減算器２２は、位相リミッタの上限値θHから上記位相差を減算することによりＤ軸からＤ’軸までの位相差θａｘを求める。
　減算器２３ａ，２３ｂ，２３ｃは、各位相θIN、θH、θLから減算器２２の出力を減算し、各位相θIN、θH、θLをＤ’軸基準に変換する。
　リミッタ２４は、Ｄ’基準にした出力電流位相θIN’をＤ’基準にした上限値θH’，下限値θL’でリミットする。加算器２５は、リミッタ２４の出力から減算器２２の出力を加算し、リミットした出力電流位相をＤ軸基準に変換する。加算器２５の出力がθOUTとなる。
　図６（ａ）にＤ軸を基準としたベクトル図、図６（ｂ）にＤ’軸を基準としたベクトル図を示す。図６（ａ）に示すように、リミッタの下限値θLからの位相差をθA、リミッタの上限値θHからの位相差をθBとするＤ’軸を設ける。このＤ’軸はθA＝θBとなるように、リミッタの上限値θHと下限値θLの中間に定義する。
　Ｄ’軸の基準点（０となる点）は、位相をπ進めてリミッタの上限値θHと下限値θLの中間点と対象となる点とする。リミッタの下限値θLおよび上限値θHから、このＤ’軸とＤ軸との位相差θａｘを算出し、Ｄ’軸基準となるように各位相を変換する。
　Ｄ’軸を基準とした位相情報を基にリミット処理を行うことによって、リミット前のベクトルが範囲外の場合に、リミッタの上限値θHもしくは下限値θLの近い方にリミットされる。
　具体的には、ベクトルＡはリミッタ下限値θLに、ベクトルＢはリミッタ上限値θHに制限される。リミット後の位相情報は、位相差θａｘを加算することにより、もとのＤ軸を基準とした位相に変換する。
　上記においては、リミッタ上限値θHを基準としてＤ’軸を算出しているが、リミッタ下限値θLを基準として算出してもよい。
　以上示したように、本実施形態１によれば、系統の短絡事故等によってＤＣ／ＡＣ変換装置が過電流となっても、ＤＣ／ＡＣ変換装置の出力可能な電流制限値に制限して運転を継続することが可能となる。また、仮想同期インピーダンスの作用によって生じる同期化力を有したままであるため、電流抑制中においても他の電圧源と同期させることが可能となる。
　また、リミット対象の出力電流位相が有効範囲外の場合に、リミッタの上限値もしくは下限値のうち、位相差の小さい側にリミットされるため、リミッタによる位相の変化が小さくなる。
　［実施形態２］
　本実施形態２は実施形態１の位相リミッタ１２ａを簡略化したものである。図７に本実施形態２の位相リミッタ１２ａを示す。図７に示すように、本実施形態２の位相リミッタ１２ａは、減算器２６と、減算器２７と、リミッタ２８と、加算器２９と、を備える。
　減算器２６は、位相リミッタの上限値θHから５π／４を減算する。減算器２７は、位相θINから減算器２６の出力を減算し、位相θINをＤ’軸基準に変換する。リミッタ２８は、Ｄ’軸基準に変換した位相θINを３π／４≦θ＜５π／４にリミットする。加算器２９は、リミッタ２８の出力をＤ軸基準に変換する。加算器２９の出力が位相θOUTとなる。
　補正仮想同期インピーダンスＺｓ’を模擬するためには、（５）式によって求めた補正仮想同期インピーダンスＺｓ’が正である必要がある。過電流を抑制するためには、瞬時の出力電流位相情報が必要であるが、系統事故や負荷変動等によって出力電流が乱れた場合などに、瞬時電流から抽出した位相情報を基に補正仮想同期インピーダンスＺｓ’を算出すると、負の値となってしまう場合がある。そこで、抽出した出力電流位相θにリミッタを設ける。
　（５）式の補正仮想同期インピーダンスＺｓ’の算出式から、補正仮想同期インピーダンスｒ’およびｘ’が正の値となる条件は、以下の（６）式となる。
Figure JPOXMLDOC01-appb-M000012
　（６）式から出力電流位相θは、以下の（７）式の範囲内に制限する必要がある。
Figure JPOXMLDOC01-appb-M000013
　（７）式において、上限値と下限値は分母と分子が逆となっていることから、上限値と下限値の偏差はπ／２固定となる。従って、θA＝θB＝π／４であるため、上限値θHからＤ’軸までの位相差は５π／４となる。なお、上限値θHを基準としてＤ’軸を算出する方法について説明したが、下限値θLを基準として算出してもよい。下限値θLを基準とした場合は位相差３π／４となる。
　以上のことから、実施形態１の位相リミッタ（図５）の構成を図７の構成のように簡略化することができる。
　以上示したように、本実施形態２は本実施形態１と同様の作用効果を奏する。また、実施形態１よりも簡素な構成で、位相リミッタを構成することが可能となる。
　［実施形態３］
　本実施形態３は、Ｚｓ算出部７以外は実施形態１，２と同様である。図８に本実施形態３のＺｓ算出部７を示す。以下、実施形態１，２との相違点を説明する。
　実施形態１，２では、電流制限値Ｉｌｉｍを固定値としていたが、本実施形態３では、出力電流検出値Ｉａｃの大きさ（振幅ａ）を制限する電流リミッタ１２ｂを設けている。また、ゲイン乗算器１７ａ，１７ｂの代わりに、除算器３０ａ，３０ｂを設け、電流リミッタ１２ｂから出力されたリミットした出力電流検出値で、加算器１６ａ，減算器１６ｂの出力を除算している。
　実施形態１，２では、過電流の検出によって、予め設定された仮想同期インピーダンスＺｓとＺｓ算出部７によって算出した補正仮想同期インピーダンスＺｓ’とを切り替えていた。
　それに対し、本実施形態３では、電流制限値Ｉｌｉｍは、出力電流検出値Ｉａｃの大きさ（振幅ａ）を過電流レベルでリミットしたものを使用する。そして、図３のスイッチ８では、予め設定された仮想同期インピーダンスＺｓとＺｓ算出部７によって算出した仮想同期インピーダンスＺｓ’とを比較し、インピーダンス値の大きい仮想同期インピーダンスを選択する。
　以上示したように、本実施形態３によれば、実施形態１，２と同様の作用効果を奏する。また、仮想同期インピーダンス切り替え時に仮想同期インピーダンスＺｓと補正仮想同期インピーダンスＺｓ’の変化量が小さくなるため、過電流抑制動作時の電流変化が緩やかになり、オーバーシュートを抑制することができる。また、過電流の判定が不要になることから、回路構成の簡素化や電流制限値の調整が不要になる。
　［実施形態４］
　上記（１）式を電流について解くと、以下の（８）式となる。
Figure JPOXMLDOC01-appb-M000014
　（８）式により、設定した仮想同期インピーダンスＺｓを模擬した際に流れる電流を推定することができる。
　実施形態１～３の構成で使用している出力電流検出値Ｉａｃを、（８）式によって算出した出力電流推定値Ｉｄ，Ｉｑに置き換えて使用する。
　本実施形態４におけるＺｓ算出部７を図９に示す。以下、実施形態３との相違点を説明する。
　乗算器３１ａにおいて、減算器１４ａの出力（Ｅｄ－Ｖｄ）にｒ／ｒ2＋ｘ2を乗算する。乗算器３１ｂにおいて、減算器１４ｂの出力（Ｅｑ－Ｖｑ）にｘ／ｒ2＋ｘ2を乗算する。乗算器３１ｃにおいて、減算器１４ｂの出力（Ｅｑ－Ｖｑ）にｒ／ｒ2＋ｘ2を乗算する。乗算器３１ｄにおいて、減算器１４ａの出力（Ｅｄ－Ｖｄ）にｘ／ｒ2＋ｘ2を乗算する。
　加算器３２ａにおいて、乗算器３１ａの出力と乗算器３１ｂの出力とを加算する。減算器３２ｂにおいて、乗算器３１ｃの出力から乗算器３１ｄの出力を減算する。加算器３２ａ，減算器３２ｂの出力が出力電流推定値Ｉｄ，Ｉｑとなる。本実施形態４では、この出力電流推定値Ｉｄ，Ｉｑを極座標変換部１１に出力する。
　出力電流推定値Ｉｄ，Ｉｑを基に補正仮想同期インピーダンスを計算すると、通常時（電流振幅または位相のリミッタに制限されない場合）は、ｒ’およびｘ’は、あらかじめ設定していたｒおよびｘと等価なものとなる。
　一方、過電流時は電流振幅がリミットされるため、出力電流を抑制するために必要な補正仮想同期インピーダンスＺｓ’（ｒ’およびｘ’）が算出される。よって、本実施形態４では、図３のスイッチ８は不要となる。
　従って、本実施形態４によれば、実施形態１～３の作用効果に加え、過電流の発生有無による仮想同期インピーダンスの切替動作を不要とすることができる。
　［実施形態５］
　本実施形態５では、系統連系電力変換装置が通常時か過電流発生時かを判定する過電流判定部について説明する。図１０は本実施形態５における過電流判定部を示す概略図である。過電流判定部は、図１０に示すように、過電流抑制動作判定部３３と、過電流復帰動作判定部３４と、ラッチ回路３５と、を備える。
　過電流抑制動作判定部３３は、最大電流判定部３６と、比較器３７と、を備える。最大電流判定部３６は、出力電流検出値Ｉａｃの３相瞬時値から全波整流値の出力電流最大値を求める。なお、ＤＱ変換後の２相信号から二乗和平方根によって電流ベクトルの絶対値を使用してもよい。比較器３７は、出力電流最大値と過電流判定レベルＯＣ＿Ｌｅｖｅｌとの比較による出力電流判定を行い、出力電流最大値の方が大きい場合「１」レベルの信号を出力する。
　過電流復帰動作判定部３４は、出力電流推定部３８と、ＲＳＳ（Ｒｏｏｔ　Ｓｕｍ　Ｓｑｕａｒｅ）３９と、比較器４０と、を備える。出力電流推定部３８は、内部誘起電圧Ｅｆと系統電圧検出値Ｖａｃに基づいて、補正仮想同期インピーダンスＺｓ’から仮想同期インピーダンスＺｓとした場合に流れる出力電流推定値を推定する。ＲＳＳ３９は、推定した出力電流推定値のベクトルの絶対値を求める。比較器４０は、出力電流推定値のベクトルの絶対値と電流判定レベルＩ＿Ｌｅｖｅｌとの比較による第１推定電流判定を行い、出力電流推定値のベクトルの絶対値の方が小さい場合「１」レベルの信号を出力する。
　ラッチ回路３５は、過電流抑制動作判定部３３の出力が「１」レベルの信号の場合にセットして保持し、過電流復帰動作判定部３４の出力が「１」レベルの信号の場合にクリアして保持する。すなわち、過電流抑制動作判定部３３で過電流と判定されたら過電流抑制動作状態を保持し、過電流復帰動作判定部３４で過電流復帰動作と判定した場合、過電流復帰状態を保持する。
　以下に、仮想同期インピーダンスの切り替え判定動作について説明する。出力電流検出値Ｉａｃの３相瞬時値から全波整流の最大値を算出し、過電流判定レベルＯＣ＿Ｌｅｖｅｌを超過した場合に過電流と判断する。過電流と判定したら、仮想同期インピーダンスＺｓを過電流抑制するための補正仮想同期インピーダンスＺｓ’に切り替える。過電流抑制動作の判定信号は、ラッチ回路３５によって保持される。なお、過電流抑制動作判定は、出力電流のＤＱ軸成分から二乗和平方根を用いることもできる。
　過電流抑制動作からの復帰条件判定には、出力電流推定値を用いる。（８）式によって、補正仮想同期インピーダンスＺｓ’から仮想同期インピーダンスＺｓに戻した際に出力される出力電流を推定することができる。（８）式によって推定した出力電流ベクトルの絶対値（二乗和平方根）を算出して電流判定レベルＩ＿Ｌｅｖｅｌと比較することによって、補正仮想同期インピーダンスＺｓ’から仮想同期インピーダンスＺｓに戻した際に過電流となるかどうかを判断する。
　過電流状態からの復帰と判定したら、スイッチ８において、補正仮想同期インピーダンスＺｓ’から仮想同期インピーダンスＺｓに切り替える。過電流復帰動作の判定信号は、ラッチ回路３５によって保持される。
　以上示したように、本実施形態５によれば、系統の短絡事故等によってＤＣ／ＡＣ変換装置が過電流となっても、ＤＣ／ＡＣ変換装置の出力可能な電流制限値に制限して運転を継続することが可能となる。また、仮想同期インピーダンスの作用によって生じる同期化力を有したままであるため、電流抑制中においても他の電圧源と同期させることが可能となる。
　また、推定電流から過電流復帰動作判定を行うことにより、補正仮想同期インピーダンスＺｓ’から仮想同期インピーダンスＺｓを戻した際に再び過電流状態となり、過電流抑制動作と通常動作を繰り返すことを抑制し、安定して過電流抑制動作と通常動作を切り替えることができる。
　［実施形態６］
　本実施形態６は過電流判定部の過電流復帰動作判定部３４以外は実施形態５と同様である。図１１に本実施形態６の過電流判定部を示す。本実施形態６は、図１１に示すように、実施形態５の過電流復帰動作判定部３４に対して、移動平均部４１と、ＲＳＳ４２と、比較器４３と、論理積部４４と、を追加したものである。
　移動平均部４１は、系統電圧検出値Ｖａｃを電源周期間で移動平均処理を行う。ＲＳＳ４２は移動平均した系統電圧検出値の絶対値を求める。比較器４３は、電圧判定レベルＶ＿ＬｅｖｅｌとＲＳＳ４２の出力（移動平均した電圧検出値Ｖａｃの絶対値）との比較による電圧判定を行い、ＲＳＳ４２の出力の方が大きい場合「１」レベルの信号を出力する。論理積部４４は、比較器４０，４３の出力が両方「１」レベルの信号の場合「１」レベルの信号を出力し、それ以外の場合「０」レベルの信号を出力する。すなわち、第１推定電流判定と電圧判定のＡＮＤ条件により過電流復帰動作を判定する。
　本実施形態６は、実施形態５の過電流復帰動作判定部３４に対して、系統電圧による判定条件を追加したものである。
　系統１側で２相短絡事故が発生した場合、系統電圧は不平衡状態となる。系統連系電力変換装置は３相平衡の電圧源として動作しているため、出力電流が振動的となり周期的に過電流レベルを超過する。２相短絡が発生した場合に、過電流の抑制動作と通常動作を繰り返さないために系統電圧による電圧判定を設ける。
　３相不平衡の電圧に対してＤＱ座標変換を行うと、Ｄ軸／Ｑ軸それぞれ電源周期の脈動が生じるため、電源周期間の移動平均処理を行うことで、その脈動を除去する。移動平均処理の方法には、電源周期に同期してサンプリングを行う方法と、電源周期とは非同期でサンプリングを行う方法がある。
　どちらの方式でも可能であるが、仮想同期発電機制御では系統擾乱発生など内部角周波数と系統周波数は必ずしも一致しないため、特許文献２などの非同期でサンプリングを行う方法が望ましい。
　上記方法により、脈動成分を除去した系統電圧検出値Ｖａｃのベクトルの絶対値（二乗和平方根）を算出して電圧判定レベルＶ＿Ｌｅｖｅｌと比較することによって、短絡状態から復帰したかどうかを判断する。
　第１推定電流判定および電圧判定のＡＮＤ条件が成立した場合に、補正仮想同期インピーダンスＺｓ’から仮想同期インピーダンスＺｓに切り替える。過電流復帰動作の判定信号は、ラッチ回路３５によって保持される。
　以上示したように、本実施形態６は実施形態５と同様の作用効果を奏する。また、２相短絡事故時においても、短絡期間中は過電流抑制動作と通常動作を繰り返すことなく過電流抑制動作を継続することができ、安定した電流を出力することが可能となる。
　［実施形態７］
　本実施形態７は過電流判定部の過電流抑制動作判定部３３以外は実施形態６と同様である。図１２に本実施形態７の過電流判定部を示す。本実施形態７は、図１２に示すように、実施形態６の過電流抑制動作判定部３３に対して、比較器４５と、論理和部４６と、を追加したものである。
　比較器４５は、過電流復帰動作判定部３４内の出力電流推定部３８で推定した出力電流推定値のベクトルの絶対値（ＲＳＳ３９の出力）と過電流判定レベルＯＣ＿Ｌｅｖｅｌとの比較による第２推定電流判定を行い、ＲＳＳ３９の出力の方が大きい場合「１」レベルの信号を出力する。論理和部４６は、比較器３７，４５の出力のうち少なくとも何れか一方が「１」レベルの信号の場合「１」レベルの信号を出力し、両方「０」レベルの信号の場合「０」レベルの信号を出力する。すなわち、出力電流判定と第２推定電流判定とのＯＲ条件により、過電流抑制動作を判定する。
　本実施形態７は、実施形態５および実施形態６の過電流抑制動作判定部３３に対して、第２推定電流判定を追加したものである。追加した第２推定電流判定と出力電流判定のＯＲ条件が成立した場合に、過電流抑制動作として判断する。
　系統の短絡事故時には、系統電圧が低下することによって系統連系電力変換装置の出力電圧と系統電圧との電圧差が生じたことにより、出力電流が上昇する。推定電流を用いることによって、実際の出力電流が上昇する前に過電流状態を判定することが可能となる。
　以上示したように、本実施形態７によれば、実施形態５，６と同様の作用効果を奏する。また、系統の短絡事故が発生した場合に素早く過電流抑制動作に移行することができるため、系統の短絡点までのインピーダンスが小さく、出力電流が急峻に上昇する場合においても、過電流を抑制することができる。また、図１２では実施形態６に対して本実施形態７を適用した図を示しているが、実施形態５に対して本実施形態７を適用しても良い。
　以上、本発明において、記載された具体例に対してのみ詳細に説明したが、本発明の技術思想の範囲で多彩な変形および修正が可能であることは、当業者にとって明白なことであり、このような変形および修正が特許請求の範囲に属することは当然のことである。

Claims (11)

  1. 　直流電源をＤＣ／ＡＣ変換装置とＬＣフィルタとトランスを介して系統連系し、仮想同期発電機制御を行う系統連系電力変換装置であって、
    　出力電流検出値と交流電圧検出値の実効値と交流電圧実効値の指令値とに基づいて、内部誘起電圧を算出する内部誘起電圧算出部と、
    　前記内部誘起電圧と前記出力電流検出値と電力基準値とに基づいて、同期発電機を模擬した角周波数を決定するＶＳＧモデルと、
    　前記内部誘起電圧と系統電圧検出値と前記出力電流検出値とに基づいて、同期発電機の内部インピーダンスによる電圧降下を模擬し、系統電圧指令値を算出するＺｓ補償部と、
    　前記系統電圧検出値を前記系統電圧指令値に制御する電圧制御を行い、ＰＷＭ制御指令値を出力する出力電圧制御部と、
    　前記ＰＷＭ制御指令値と前記角周波数に基づいて、前記ＤＣ／ＡＣ変換装置のゲート指令を出力するＰＷＭ制御部と、を備え、
    　前記Ｚｓ補償部は、
    　前記出力電流検出値から出力電流位相を算出し、位相リミッタにより前記出力電流位相が有効範囲内となるように制限し、前記制限された出力電流位相と前記内部誘起電圧と前記系統電圧検出値と電流制限値に基づいて、補正仮想同期インピーダンスを算出するＺｓ算出部と、
    　通常時は予め設定された仮想同期インピーダンスと前記出力電流検出値に基づいて降下電圧を算出し、過電流発生時は前記補正仮想同期インピーダンスと前記出力電流検出値とに基づいて、降下電圧を算出するＶｚｓ算出部と、
    　前記内部誘起電圧から前記降下電圧を減算した値を前記系統電圧指令値として出力する減算器と、を備えた系統連系電力変換装置。
  2. 　前記位相リミッタは、位相リミッタの上限値と下限値の中間点となるＤ’軸を算出し、前記Ｄ’軸を基準として前記出力電流位相の座標変換を行い、前記Ｄ’軸を基準として前記出力電流位相をリミットし、元のＤ軸を基準としてリミットした前記出力電流位相の座標変換を行う請求項１記載の系統連系電力変換装置。
  3. 　前記位相リミッタは、
    　前記位相リミッタの上限値から５π／４減算した位相、または、下限値から３π／４減算した位相を前記Ｄ’軸とする請求項２記載の系統連系電力変換装置。
  4. 　前記補正仮想同期インピーダンスは、以下の（５）式とする請求項１～３のうち何れかに記載の系統連系電力変換装置。
    Figure JPOXMLDOC01-appb-M000001
     ただし、θは（７）式とする。
    Figure JPOXMLDOC01-appb-M000002
     ｒ’ｘ’：補正仮想同期インピーダンス
    Ｉlim：電流制限値
    θ：出力電流位相
    Ｅd：内部誘起電圧のｄ軸成分
    Ｅq：内部誘起電圧のｑ軸成分
    Ｖd：系統電圧検出値のｄ軸成分
    Ｖq：系統電圧検出値のｑ軸成分
  5. 　前記Ｚｓ算出部は、前記電流制限値を固定値とし、
    　前記Ｖｚｓ算出部は、前記出力電流検出値が前記電流制限値よりも低い場合は通常時として前記仮想同期インピーダンスと前記出力電流検出値に基づいて前記降下電圧を算出し、前記出力電流検出値が前記電流制限値以上の場合は過電流発生時として前記補正仮想同期インピーダンスと前記出力電流検出値に基づいて前記降下電圧を算出する請求項１～４のうち何れかに記載の系統連系電力変換装置。
  6. 　前記Ｚｓ算出部は、前記出力電流検出値から出力電流ベクトルの大きさを算出し、前記出力電流ベクトルの大きさを出力可能な電流で制限した値を前記電流制限値とし、
    　前記Ｖｚｓ算出部は、前記仮想同期インピーダンスと前記補正仮想同期インピーダンスを比較し、前記仮想同期インピーダンスの方が大きい場合は、通常時として前記仮想同期インピーダンスと前記出力電流検出値に基づいて前記降下電圧を算出し、前記補正仮想同期インピーダンスの方が大きい場合は過電流発生時として前記補正仮想同期インピーダンスと前記出力電流検出値に基づいて前記降下電圧を算出する請求項１～４のうち何れかに記載の系統連系電力変換装置。
  7. 　前記Ｚｓ補償部は通常時か過電流発生時かを判定する過電流判定部を備え、
    　前記過電流判定部は、
    　前記出力電流検出値の全波整流最大値と過電流判定レベルとの比較による出力電流判定に基づいて過電流抑制動作を判定する過電流抑制動作判定部と、
    　前記内部誘起電圧と前記系統電圧検出値に基づいて、前記補正仮想同期インピーダンスから前記仮想同期インピーダンスに戻した際の出力電流推定値を推定し、前記出力電流推定値の二乗和平方根と電流判定レベルとの比較による第１推定電流判定に基づいて過電流復帰動作を判定する過電流復帰動作判定部と、
    　前記過電流抑制動作判定部において過電流抑制動作状態と判定された場合、過電流抑制動作状態を保持し、前記過電流復帰動作判定部で過電流復帰動作と判定された場合、過電流復帰動作状態を保持するラッチ回路と、
    を備えた請求項１～５のうち何れかに記載の系統連系電力変換装置。
  8. 　前記過電流復帰動作判定部は、
    　前記系統電圧検出値の電源周期間における移動平均値の二乗和平方根と電圧判定レベルとの比較による電圧判定と、前記第１推定電流判定と、のＡＮＤ条件により過電流復帰動作を判定する請求項７記載の系統連系電力変換装置。
  9. 　前記過電流抑制動作判定部は、
    　前記出力電流推定値の二乗和平方根と過電流判定レベルとの比較による第２推定電流判定と、前記出力電流判定と、のＯＲ条件により過電流抑制動作を判定する請求項７または８に記載の系統連系電力変換装置。
  10. 　直流電源をＤＣ／ＡＣ変換装置とＬＣフィルタとトランスを介して系統連系し、仮想同期発電機制御を行う系統連系電力変換装置であって、
    　出力電流検出値と交流電圧検出値の実効値と交流電圧実効値の指令値とに基づいて、内部誘起電圧を算出する内部誘起電圧算出部と、
    　前記内部誘起電圧と前記出力電流検出値と電力基準値とに基づいて、同期発電機を模擬した角周波数を決定するＶＳＧモデルと、
    　前記内部誘起電圧と系統電圧検出値と前記出力電流検出値とに基づいて、同期発電機の内部インピーダンスによる電圧降下を模擬し、系統電圧指令値を算出するＺｓ補償部と、
    　前記系統電圧検出値を前記系統電圧指令値に制御する電圧制御を行い、ＰＷＭ制御指令値を出力する出力電圧制御部と、
    　前記ＰＷＭ制御指令値と前記角周波数に基づいて、前記ＤＣ／ＡＣ変換装置のゲート指令を出力するＰＷＭ制御部と、を備え、
    　前記Ｚｓ補償部は、
    　出力電流推定値から出力電流位相を算出し、前記出力電流位相が有効範囲内となるように制限し、前記制限された出力電流位相と前記内部誘起電圧と前記系統電圧検出値と電流制限値に基づいて、補正仮想同期インピーダンスを算出するＺｓ算出部と、
    　通常時および過電流発生時において、前記補正仮想同期インピーダンスと前記出力電流検出値とに基づいて、降下電圧を算出するＶｚｓ算出部と、
    　前記内部誘起電圧から前記降下電圧を減算した値を前記系統電圧指令値として出力する減算器と、を備えた系統連系電力変換装置。
  11. 　前記出力電流推定値は、以下の（８）式とすることを特徴とする請求項１０記載の系統連系電力変換装置。
    Figure JPOXMLDOC01-appb-M000003
     Ｉd，Ｉq：出力電流推定値
    ｒ，ｘ：仮想同期インピーダンス
    Ｅd：内部誘起電圧のｄ軸成分
    Ｅq：内部誘起電圧のｑ軸成分
    Ｖd：系統電圧検出値のｄ軸成分
    Ｖq：系統電圧検出値のｑ軸成分
PCT/JP2020/030141 2019-08-09 2020-08-06 系統連系電力変換装置 WO2021029313A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
AU2020330794A AU2020330794B2 (en) 2019-08-09 2020-08-06 System interconnection power conversion device
US17/633,794 US11973417B2 (en) 2019-08-09 2020-08-06 System interconnection power conversion device
JP2021539243A JP7182009B2 (ja) 2019-08-09 2020-08-06 系統連系電力変換装置

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP2019-147562 2019-08-09
JP2019-147564 2019-08-09
JP2019147563 2019-08-09
JP2019147564 2019-08-09
JP2019-147563 2019-08-09
JP2019147562 2019-08-09

Publications (1)

Publication Number Publication Date
WO2021029313A1 true WO2021029313A1 (ja) 2021-02-18

Family

ID=74569371

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2020/030141 WO2021029313A1 (ja) 2019-08-09 2020-08-06 系統連系電力変換装置

Country Status (3)

Country Link
JP (1) JP7182009B2 (ja)
AU (1) AU2020330794B2 (ja)
WO (1) WO2021029313A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7023430B1 (ja) * 2021-06-24 2022-02-21 三菱電機株式会社 電力変換装置
JP7051033B1 (ja) * 2021-10-07 2022-04-08 三菱電機株式会社 電力変換装置及び制御装置
JP7126631B1 (ja) * 2021-10-07 2022-08-26 三菱電機株式会社 電力変換装置及び制御装置
CN115343570A (zh) * 2022-07-21 2022-11-15 国网湖北省电力有限公司电力科学研究院 基于可变遗忘因子递归最小二乘算法的电网阻抗在线辨识方法及装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114024309B (zh) * 2021-11-11 2023-12-05 广东志成冠军集团有限公司 孤岛微电网系统及其交互振荡抑制方法、系统

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019004571A (ja) * 2017-06-13 2019-01-10 株式会社日立製作所 新エネルギー源統合電力変換装置
JP2019080476A (ja) * 2017-10-27 2019-05-23 東京電力ホールディングス株式会社 交直変換器制御装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019004571A (ja) * 2017-06-13 2019-01-10 株式会社日立製作所 新エネルギー源統合電力変換装置
JP2019080476A (ja) * 2017-10-27 2019-05-23 東京電力ホールディングス株式会社 交直変換器制御装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7023430B1 (ja) * 2021-06-24 2022-02-21 三菱電機株式会社 電力変換装置
WO2022269857A1 (ja) * 2021-06-24 2022-12-29 三菱電機株式会社 電力変換装置
JP7051033B1 (ja) * 2021-10-07 2022-04-08 三菱電機株式会社 電力変換装置及び制御装置
JP7126631B1 (ja) * 2021-10-07 2022-08-26 三菱電機株式会社 電力変換装置及び制御装置
WO2023058195A1 (ja) * 2021-10-07 2023-04-13 三菱電機株式会社 電力変換装置及び制御装置
WO2023058196A1 (ja) * 2021-10-07 2023-04-13 三菱電機株式会社 電力変換装置及び制御装置
CN115343570A (zh) * 2022-07-21 2022-11-15 国网湖北省电力有限公司电力科学研究院 基于可变遗忘因子递归最小二乘算法的电网阻抗在线辨识方法及装置

Also Published As

Publication number Publication date
AU2020330794B2 (en) 2023-03-30
JPWO2021029313A1 (ja) 2021-02-18
AU2020330794A1 (en) 2022-03-24
JP7182009B2 (ja) 2022-12-01
US20220399801A1 (en) 2022-12-15

Similar Documents

Publication Publication Date Title
WO2021029313A1 (ja) 系統連系電力変換装置
Norniella et al. Improving the dynamics of virtual-flux-based control of three-phase active rectifiers
JP5644396B2 (ja) 電力変換装置の高調波電流抑制装置および高調波電流抑制方法
JP5895440B2 (ja) 電力変換装置
WO2014079124A1 (zh) 电网电压不平衡时电压源型整流器模型预测控制方法
Bongiorno et al. Effect of sampling frequency and harmonics on delay-based phase-sequence estimation method
CN105743367A (zh) 一种不平衡电网电压下pwm整流器无差拍控制方法
KR101380380B1 (ko) 전력계통의 상태에 따른 적응형 위상추종 방법 및 시스템
CN109406854B (zh) 单相有源滤波器的谐波指令电流获取方法、装置及设备
Rahoui et al. Adaptive neural networks for AC voltage sensorless control of three-phase PWM rectifiers
KR101213333B1 (ko) 단상 계통연계형 인버터의 출력제어장치 및 방법
KR102200554B1 (ko) 계통 전압 위상 검출 장치
JP2015210136A (ja) 残電圧演算回路、停電判定回路、および系統連系装置
JP5637310B2 (ja) インバータ装置
US11973417B2 (en) System interconnection power conversion device
CN110571829B (zh) 一种基于费马点的三相三线制变流器功率振荡抑制方法
JP6119297B2 (ja) 周期性外乱抑制制御装置
JP5616411B2 (ja) 単相電圧型交直変換装置
JP6756975B2 (ja) 電力変換器の制御装置
WO2014050759A1 (ja) 単相電圧型交直変換装置
CN110556830A (zh) 一种有源电力滤波器锁相方法
JP5616412B2 (ja) 単相電圧型交直変換装置
Boukhechem et al. Sensorless Predictive Direct Power Control PDPC_SVM For PWM Converter Under Different Input Voltage Conditions
Tran et al. A Voltage-sensorless Current Control of Grid-connected Inverter Using Frequency-adaptive Observer
ROOL et al. An Advanced LMS Based Control Algorithm for Dstatcom

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20853169

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2021539243

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

ENP Entry into the national phase

Ref document number: 2020330794

Country of ref document: AU

Date of ref document: 20200806

Kind code of ref document: A

122 Ep: pct application non-entry in european phase

Ref document number: 20853169

Country of ref document: EP

Kind code of ref document: A1