JP7182009B2 - 系統連系電力変換装置 - Google Patents

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Description

本発明は、同期発電機を模擬した仮想同期発電機制御を行う系統連系電力変換装置において、系統事故等によって引き起こされる過電流を抑制する制御方法に関する。
非特許文献１は、仮想同期発電機制御を電圧制御系で行う技術において、電圧指令値と電圧検出値の偏差が一定値以内になるように補正することで、出力電流をある一定値以内に収める方法が記載されている。
特許文献１は、仮想同期発電機制御を電流制御系で行う技術が開示されている。電流制御系であるため、電流指令値をリミットすることで過電流を防止することができる。
非特許文献１の方法では、指定した電流値に制御することはできないため、主回路条件（フィルタ定数や系統インピーダンスなど）によって流れる出力電流が変わってくる。
特許文献１の方法は、電流指令値をリミットすると仮想同期インピーダンスモデルに基づいて算出した指令値ベクトルとは異なるベクトルを出力することになるため、仮想同期インピーダンスの作用によって生じる同期化力が期待できない。
以上示したようなことから、仮想同期発電機制御を行う系統連系電力変換装置において、系統の短絡事故等に起因した過電流を抑制して運転を継続し、仮想同期インピーダンスの作用によって生じる同期化力を持たせることが課題となる。
特許０６０８４８６３号 特許５８３０９４１号
「変換器過電流を抑制可能な仮想同期発電機制御」平成３０年、電気学会、Ｂ部門大会
本発明は、前記従来の問題に鑑み、案出されたもので、その一態様は、直流電源をＤＣ／ＡＣ変換装置とＬＣフィルタとトランスを介して系統連系し、仮想同期発電機制御を行う系統連系電力変換装置であって、出力電流検出値と交流電圧検出値の実効値と交流電圧実効値の指令値とに基づいて、内部誘起電圧を算出する内部誘起電圧算出部と、前記内部誘起電圧と前記出力電流検出値と電力基準値とに基づいて、同期発電機を模擬した角周波数を決定するＶＳＧモデルと、前記内部誘起電圧と系統電圧検出値と前記出力電流検出値とに基づいて、同期発電機の内部インピーダンスによる電圧降下を模擬し、系統電圧指令値を算出するＺｓ補償部と、前記系統電圧検出値を前記系統電圧指令値に制御する電圧制御を行い、ＰＷＭ制御指令値を出力する出力電圧制御部と、前記ＰＷＭ制御指令値と前記角周波数に基づいて、前記ＤＣ／ＡＣ変換装置のゲート指令を出力するＰＷＭ制御部と、を備え、前記Ｚｓ補償部は、前記出力電流検出値から出力電流位相を算出し、位相リミッタにより前記出力電流位相が有効範囲内となるように制限し、前記制限された出力電流位相と前記内部誘起電圧と前記系統電圧検出値と電流制限値に基づいて、補正仮想同期インピーダンスを算出するＺｓ算出部と、通常時は予め設定された仮想同期インピーダンスと前記出力電流検出値に基づいて降下電圧を算出し、過電流発生時は前記補正仮想同期インピーダンスと前記出力電流検出値とに基づいて、降下電圧を算出するＶｚｓ算出部と、前記内部誘起電圧から前記降下電圧を減算した値を前記系統電圧指令値として出力する減算器と、を備える。
また、その一態様として、前記位相リミッタは、位相リミッタの上限値と下限値の中間点となるＤ’軸を算出し、前記Ｄ’軸を基準として前記出力電流位相の座標変換を行い、前記Ｄ’軸を基準として前記出力電流位相をリミットし、元のＤ軸を基準としてリミットした前記出力電流位相の座標変換を行う。
また、その一態様として、前記位相リミッタは、前記位相リミッタの上限値から５π／４減算した位相、または、下限値から３π／４減算した位相を前記Ｄ’軸とする。
また、その一態様として、前記補正仮想同期インピーダンスは、以下の（５）式とする。
Figure 0007182009000001
ただし、θは（７）式とする。
Figure 0007182009000002
ｒ’ｘ’：補正仮想同期インピーダンス
Ｉlim：電流制限値
θ：出力電流位相
Ｅd：内部誘起電圧のｄ軸成分
Ｅq：内部誘起電圧のｑ軸成分
Ｖd：系統電圧検出値のｄ軸成分
Ｖq：系統電圧検出値のｑ軸成分。
また、その一態様として、前記Ｚｓ算出部は、前記電流制限値を固定値とし、前記Ｖｚｓ算出部は、前記出力電流検出値が前記電流制限値よりも低い場合は通常時として前記仮想同期インピーダンスと前記出力電流検出値に基づいて前記降下電圧を算出し、前記出力電流検出値が前記電流制限値以上の場合は過電流発生時として前記補正仮想同期インピーダンスと前記出力電流検出値に基づいて前記降下電圧を算出する。
また、他の態様として、前記Ｚｓ算出部は、前記出力電流検出値から出力電流ベクトルの大きさを算出し、前記出力電流ベクトルの大きさを出力可能な電流で制限した値を前記電流制限値とし、前記Ｖｚｓ算出部は、前記仮想同期インピーダンスと前記補正仮想同期インピーダンスを比較し、前記仮想同期インピーダンスの方が大きい場合は、通常時として前記仮想同期インピーダンスと前記出力電流検出値に基づいて前記降下電圧を算出し、前記補正仮想同期インピーダンスの方が大きい場合は過電流発生時として前記補正仮想同期インピーダンスと前記出力電流検出値に基づいて前記降下電圧を算出する。
また、他の態様として、前記Ｚｓ補償部は通常時か過電流発生時かを判定する過電流判定部を備え、前記過電流判定部は、前記出力電流検出値の全波整流最大値と過電流判定レベルとの比較による出力電流判定に基づいて過電流抑制動作を判定する過電流抑制動作判定部と、前記内部誘起電圧と前記系統電圧検出値に基づいて、前記補正仮想同期インピーダンスから前記仮想同期インピーダンスに戻した際の出力電流推定値を推定し、前記出力電流推定値の二乗和平方根と電流判定レベルとの比較による第１推定電流判定に基づいて過電流復帰動作を判定する過電流復帰動作判定部と、前記過電流抑制動作判定部において過電流抑制動作状態と判定された場合、過電流抑制動作状態を保持し、前記過電流復帰動作判定部で過電流復帰動作と判定された場合、過電流復帰動作状態を保持するラッチ回路と、を備える。
また、その一態様として、前記過電流復帰動作判定部は、前記系統電圧検出値の電源周期間における移動平均値の二乗和平方根と電圧判定レベルとの比較による電圧判定と、前記第１推定電流判定と、のＡＮＤ条件により過電流復帰動作を判定する。
また、その一態様として、前記過電流抑制動作判定部は、前記出力電流推定値の二乗和平方根と過電流判定レベルとの比較による第２推定電流判定と、前記出力電流判定と、のＯＲ条件により過電流抑制動作を判定する。
また、他の態様として、直流電源をＤＣ／ＡＣ変換装置とＬＣフィルタとトランスを介して系統連系し、仮想同期発電機制御を行う系統連系電力変換装置であって、出力電流検出値と交流電圧検出値の実効値と交流電圧実効値の指令値とに基づいて、内部誘起電圧を算出する内部誘起電圧算出部と、前記内部誘起電圧と前記出力電流検出値と電力基準値とに基づいて、同期発電機を模擬した角周波数を決定するＶＳＧモデルと、前記内部誘起電圧と系統電圧検出値と前記出力電流検出値とに基づいて、同期発電機の内部インピーダンスによる電圧降下を模擬し、系統電圧指令値を算出するＺｓ補償部と、前記系統電圧検出値を前記系統電圧指令値に制御する電圧制御を行い、ＰＷＭ制御指令値を出力する出力電圧制御部と、前記ＰＷＭ制御指令値と前記角周波数に基づいて、前記ＤＣ／ＡＣ変換装置のゲート指令を出力するＰＷＭ制御部と、を備え、前記Ｚｓ補償部は、出力電流推定値から出力電流位相を算出し、前記出力電流位相が有効範囲内となるように制限し、前記制限された出力電流位相と前記内部誘起電圧と前記系統電圧検出値と電流制限値に基づいて、補正仮想同期インピーダンスを算出するＺｓ算出部と、通常時および過電流発生時において、前記補正仮想同期インピーダンスと前記出力電流検出値とに基づいて、降下電圧を算出するＶｚｓ算出部と、前記内部誘起電圧から前記降下電圧を減算した値を前記系統電圧指令値として出力する減算器と、を備える。
また、その一態様として、前記出力電流推定値は、以下の（８）式とすることを特徴とする。
Figure 0007182009000003
Ｉd，Ｉq：出力電流推定値
ｒ，ｘ：仮想同期インピーダンス
Ｅd：内部誘起電圧のｄ軸成分
Ｅq：内部誘起電圧のｑ軸成分
Ｖd：系統電圧検出値のｄ軸成分
Ｖq：系統電圧検出値のｑ軸成分。
本発明によれば、仮想同期発電機制御を行う系統連系電力変換装置において、系統の短絡事故等に起因した過電流を抑制して運転を継続し、仮想同期インピーダンスの作用によって生じる同期化力を持たせることが可能となる。
系統連系電力変換装置の仮想インピーダンスモデルを示す図。 系統連系電力変換装置の全体構成を示す概略図。 実施形態１～７におけるＺｓ補償部を示す概略図。 実施形態１，２におけるＺｓ算出部を示す概略図。 実施形態１における位相リミッタを示す概略図。 Ｄ軸およびＤ’軸を基準としたベクトル図。 実施形態２における位相リミッタを示す概略図。 実施形態３におけるＺｓ算出部を示す概略図。 実施形態４におけるＺｓ算出部を示す概略図。 実施形態５における過電流判定部を示す概略図。 実施形態６における過電流判定部を示す概略図。 実施形態７における過電流判定部を示す概略図。
以下、本願発明における系統連系電力変換装置の実施形態１～７を図１～図１２に基づいて詳述する。
［実施形態１］
図１にＰＣＳ（Ｐｏｗｅｒ Ｃｏｎｖｅｒｓｉｏｎ Ｓｙｓｔｅｍ）に用いられる系統連系電力変換装置の仮想インピーダンスモデルを示す。図１に示すように、系統連系電力変換装置はＤＣ／ＡＣ変換装置ＩＮＶとＬＣフィルタＬＣ（リアクトルＬｆとコンデンサＣｆ）とを備え、系統１に連系される。
系統連系電力変換装置はＬＣフィルタＬＣ後の系統電圧検出値Ｖａｃが、内部誘起電圧Ｅｆから出力電流Ｉａｃが流れることによって生じる仮想同期インピーダンスＺｓによる電圧降下を減算した系統電圧指令値Ｖａｃ＊と一致するように電圧制御を行う。
図２は本実施形態１における系統連系電力変換装置の全体概略図である。図２に示すように、系統連系電力変換装置の主回路構成は、蓄電池等の直流電源ＶｄｃをＩＧＢＴ等から成るＤＣ／ＡＣ変換装置ＩＮＶとＬＣフィルタＬＣとトランスＴｒを介して系統１と連系する。また、ＬＣフィルタＬＣとトランスＴｒとの間の出力電流検出値Ｉａｃと系統電圧検出値Ｖａｃが検出され、後述する制御ブロックに出力される。
本実施形態１における系統連系電力変換装置の制御ブロックは、図２に示すように、内部誘起電圧算出部２と、ＶＳＧモデル３と、Ｚｓ補償部４と、出力電圧制御部５と、ＰＷＭ制御部６と、を備える。
内部誘起電圧算出部２は、交流電圧実効値の指令値｜Ｖａｃ｜*と交流電圧検出値の実効値｜Ｖａｃ｜と出力電流検出値Ｉａｃとを入力し、内部誘起電圧Ｅｆを算出する。ＶＳＧモデル３は、内部誘起電圧Ｅｆと出力電流検出値Ｉａｃと電力基準値Ｐｍとを入力し、同期発電機を模擬した角周波数ωｒを決定する。
Ｚｓ補償部４は、系統電圧検出値Ｖａｃと出力電流検出値Ｉａｃと内部誘起電圧Ｅｆとを入力して同期発電機の内部インピーダンスによる電圧降下を模擬し、系統電圧指令値Ｖａｃ＊を出力する。
出力電圧制御部５は、系統電圧検出値Ｖａｃと系統電圧指令値Ｖａｃ＊を入力して系統電圧検出値Ｖａｃが系統電圧指令値Ｖａｃ＊となるように制御し、ＰＷＭ制御指令値Ｖｃｍｄを出力する。ＰＷＭ制御部６は、ＰＷＭ制御指令値Ｖｃｍｄと角周波数ωｒとを入力し、ゲート指令ＧａｔｅをＤＣ／ＡＣ変換装置ＩＮＶのＩＧＢＴ等のスイッチング素子に出力する。
内部誘起電圧算出部２、ＶＳＧモデル３、出力電圧制御部５、ＰＷＭ制御部６は、本願発明と直接関係ないため、ここでの詳細な説明は省略する。
Ｚｓ補償部４は、図３に示すように、Ｚｓ算出部７と、スイッチ８と、Ｖｚｓ算出部９と、減算器１０と、を備える。
Ｚｓ算出部７は、過電流発生時に出力電流を抑制するために必要な補正仮想同期インピーダンスＺｓ’を算出する。スイッチ８は、通常時は予め設定した仮想同期インピーダンスＺｓを出力し、過電流発生時には補正仮想同期インピーダンスＺｓ’を出力する。通常時／過電流発生時の判定は、例えば、出力電流検出値Ｉａｃと過電流レベル（閾値）との比較により行われる。
Ｖｚｓ算出部９は、出力電流検出値Ｉａｃと仮想同期インピーダンスＺｓ、または、補正仮想同期インピーダンスＺｓ’による降下電圧Ｖｚｓを算出する。減算器１０は、内部誘起電圧Ｅｆから降下電圧Ｖｚｓを減算し、系統連系電力変換装置が出力すべき系統電圧指令値Ｖａｃ＊を算出する。
図４は、Ｚｓ算出部７を示すブロック図である。Ｚｓ算出部７は、極座標変換部１１と、位相リミッタ１２ａと、ｃｏｓ部１３ａ，ｓｉｎ部１３ｂと、減算器１４ａ，１４ｂと、乗算器１５ａ～１５ｄと、加算器１６ａと、減算器１６ｂと、ゲイン乗算器１７ａ，１７ｂと、を有する。
極座標変換部１１は、出力電流検出値Ｉａｃから出力電流位相θを算出する。位相リミッタ１２ａは、出力電流位相θが有効範囲内となるように制限する。ｃｏｓ部１３ａはｃｏｓθを出力し、ｓｉｎ部１３ｂはｓｉｎθを出力する。
減算器１４ａは、内部誘起電圧Ｅｆのｄ軸成分Ｅｄから系統電圧検出値Ｖａｃのｄ軸成分Ｖｄを減算し、Ｅｄ－Ｖｄを出力する。減算器１４ｂは、内部誘起電圧Ｅｆのｑ軸成分Ｅｑから系統電圧検出値Ｖａｃのｑ軸成分Ｖｑを減算し、Ｅｑ－Ｖｑを出力する。
乗算器１５ａは減算器１４ａの出力とｃｏｓθを乗算し、（Ｅｄ－Ｖｄ）ｃｏｓθを出力する。乗算器１５ｂは減算器１４ａの出力とｓｉｎθを乗算し、（Ｅｄ－Ｖｄ）ｓｉｎθを出力する。乗算器１５ｃは減算器１４ｂの出力とｃｏｓθを乗算し、（Ｅｑ－Ｖｑ）ｃｏｓθを出力する。乗算器１５ｄは減算器１４ｂの出力とｓｉｎθを乗算し、（Ｅｑ－Ｖｑ）ｓｉｎθを出力する。
加算器１６ａは乗算器１５ａの出力（Ｅｄ－Ｖｄ）ｃｏｓθと乗算器１５ｄの出力（Ｅｑ－Ｖｑ）ｓｉｎθを加算する。減算器１６ｂは、乗算器１５ｃの出力（Ｅｑ－Ｖｑ）ｃｏｓθから乗算器１５ｂの出力（Ｅｄ－Ｖｄ）ｓｉｎθを減算する。
ゲイン乗算器１７ａは、加算器１６ａの出力にゲインＧ（＝１／Ｉｌｉｍ）を乗算し、ｒ’として出力する。ゲイン乗算器１７ｂは、減算器１６ｂの出力にゲインＧ（＝１／Ｉｌｉｍ）を乗算し、ｘ’として出力する。（ｒ’、ｘ’）が補正仮想同期インピーダンスＺｓ’となる。
系統連系電力変換装置はＬＣフィルタＬＣ後の系統電圧検出値Ｖａｃが、内部誘起電圧Ｅｆから出力電流Ｉａｃが流れることによって生じる仮想同期インピーダンスＺｓによる電圧降下を減算した系統電圧指令値Ｖａｃ＊と一致するように電圧制御を行う。
通常時は、模擬したい同期発電機に応じた仮想同期インピーダンスＺｓ（ｒおよびｘ）を設定し、設定された仮想同期インピーダンスＺｓによって系統電圧指令値Ｖａｃ＊を決定する。
系統事故等によって、仮想同期インピーダンスＺｓによって決定した系統電圧指令値Ｖａｃ＊を出力した際に系統連系電力変換装置が過電流となってしまう場合には、出力電流検出値ＩａｃをＤＣ／ＡＣ変換装置ＩＮＶが出力可能な電流制限値Ｉｌｉｍに制限するために必要な補正仮想同期インピーダンスＺｓ’（ｒ’およびｘ’）に切り替えることによって、過電流を抑制する。
過電流を抑制するために必要な補正仮想同期インピーダンスＺｓ’の算出方法について、以下に示す。図１のインピーダンスモデルから、仮想同期インピーダンスＺｓによる降下電圧Ｖｚｓ（＝ＺｓＩａｃ）は以下の（１）式となる。
Figure 0007182009000004
（１）式をＤＱ座標上で扱い、行列式で表すと以下の（２）式のようになる。
Figure 0007182009000005
ここで、仮想同期インピーダンスＺｓ、出力電流検出値Ｉａｃ、系統電圧検出値Ｖａｃ、内部誘起電圧Ｅｆは、以下の（３）式である。
Figure 0007182009000006
出力電流を抑制する際には、出力電流ベクトルの位相を変化させずに大きさのみを制限する。制限後の出力電流検出値Ｉａｃのｄ軸成分Ｉｄ、ｑ軸成分Ｉｑ、出力電流位相θは、以下の（４）式となる。ここで、Ｉｌｉｍは電流制限値、Ｉｄ＿ｄｅｔ／Ｉｑ＿ｄｅｔは出力電流検出値のＤ軸成分／Ｑ軸成分を示す。
Figure 0007182009000007
これらから出力電流を電流制限値Ｉｌｉｍに制限するために必要な補正仮想同期インピーダンスＺｓ’（ｒ’およびｘ’）は、以下の（５）式で求めることができる。
Figure 0007182009000008
以上の内容をブロック図で示したものが図４である。なお、内部誘起電圧Ｅｆを基準として内部位相を定義することで、Ｅｑ＝０となり、簡略化することもできる。
次に、位相リミッタ１２ａについて説明する。上記のように、補正仮想同期インピーダンスＺｓ’を算出する際、出力電流検出値Ｉａｃの出力電流位相θを使用するが、図１の仮想インピーダンスモデルとして使用するためには出力電流位相θを有効範囲内となるように制限する必要がある。
図５は本実施形態１における位相リミッタ１２ａの示す概略図である。図５に示すように、位相リミッタ１２ａは、最大値出力部１８ａと、最小値出力部１８ｂと、減算器１９と、乗算器２０と、加算器２１と、減算器２２と、減算器２３ａ，２３ｂ，２３ｃと、リミッタ２４と、加算器２５と、を備える。また、θINは位相リミッタ１２ａに入力される位相を示し、θOUTは位相リミッタ１２ａから出力される位相を示す。
最大値出力部１８ａは位相リミッタの上限値θHと下限値θLの最大値を出力する。最小値出力部１８ｂは位相リミッタの上限値θHと下限値θLの最小値を出力する。減算器１９は、最大値と最小値の偏差を求める。乗算器２０は、偏差に１／２を乗じることによって、出力電流位相θの有効範囲の半分の位相を求める。
加算器２１は、位相θの有効範囲の半分の位相に対してπを加算することにより位相リミッタの上限値θHからＤ’軸までの位相差を求める。減算器２２は、位相リミッタの上限値θHから上記位相差を減算することによりＤ軸からＤ’軸までの位相差θａｘを求める。
減算器２３ａ，２３ｂ，２３ｃは、各位相θIN、θH、θLから減算器２２の出力を減算し、各位相θIN、θH、θLをＤ’軸基準に変換する。
リミッタ２４は、Ｄ’基準にした出力電流位相θIN’をＤ’基準にした上限値θH’，下限値θL’でリミットする。加算器２５は、リミッタ２４の出力から減算器２２の出力を加算し、リミットした出力電流位相をＤ軸基準に変換する。加算器２５の出力がθOUTとなる。
図６（ａ）にＤ軸を基準としたベクトル図、図６（ｂ）にＤ’軸を基準としたベクトル図を示す。図６（ａ）に示すように、リミッタの下限値θLからの位相差をθA、リミッタの上限値θHからの位相差をθBとするＤ’軸を設ける。このＤ’軸はθA＝θBとなるように、リミッタの上限値θHと下限値θLの中間に定義する。
Ｄ’軸の基準点（０となる点）は、位相をπ進めてリミッタの上限値θHと下限値θLの中間点と対象となる点とする。リミッタの下限値θLおよび上限値θHから、このＤ’軸とＤ軸との位相差θａｘを算出し、Ｄ’軸基準となるように各位相を変換する。
Ｄ’軸を基準とした位相情報を基にリミット処理を行うことによって、リミット前のベクトルが範囲外の場合に、リミッタの上限値θHもしくは下限値θLの近い方にリミットされる。
具体的には、ベクトルＡはリミッタ下限値θLに、ベクトルＢはリミッタ上限値θHに制限される。リミット後の位相情報は、位相差θａｘを加算することにより、もとのＤ軸を基準とした位相に変換する。
上記においては、リミッタ上限値θHを基準としてＤ’軸を算出しているが、リミッタ下限値θLを基準として算出してもよい。
以上示したように、本実施形態１によれば、系統の短絡事故等によってＤＣ／ＡＣ変換装置が過電流となっても、ＤＣ／ＡＣ変換装置の出力可能な電流制限値に制限して運転を継続することが可能となる。また、仮想同期インピーダンスの作用によって生じる同期化力を有したままであるため、電流抑制中においても他の電圧源と同期させることが可能となる。
また、リミット対象の出力電流位相が有効範囲外の場合に、リミッタの上限値もしくは下限値のうち、位相差の小さい側にリミットされるため、リミッタによる位相の変化が小さくなる。
［実施形態２］
本実施形態２は実施形態１の位相リミッタ１２ａを簡略化したものである。図７に本実施形態２の位相リミッタ１２ａを示す。図７に示すように、本実施形態２の位相リミッタ１２ａは、減算器２６と、減算器２７と、リミッタ２８と、加算器２９と、を備える。
減算器２６は、位相リミッタの上限値θHから５π／４を減算する。減算器２７は、位相θINから減算器２６の出力を減算し、位相θINをＤ’軸基準に変換する。リミッタ２８は、Ｄ’軸基準に変換した位相θINを３π／４≦θ＜５π／４にリミットする。加算器２９は、リミッタ２８の出力をＤ軸基準に変換する。加算器２９の出力が位相θOUTとなる。
補正仮想同期インピーダンスＺｓ’を模擬するためには、（５）式によって求めた補正仮想同期インピーダンスＺｓ’が正である必要がある。過電流を抑制するためには、瞬時の出力電流位相情報が必要であるが、系統事故や負荷変動等によって出力電流が乱れた場合などに、瞬時電流から抽出した位相情報を基に補正仮想同期インピーダンスＺｓ’を算出すると、負の値となってしまう場合がある。そこで、抽出した出力電流位相θにリミッタを設ける。
（５）式の補正仮想同期インピーダンスＺｓ’の算出式から、補正仮想同期インピーダンスｒ’およびｘ’が正の値となる条件は、以下の（６）式となる。
Figure 0007182009000009
（６）式から出力電流位相θは、以下の（７）式の範囲内に制限する必要がある。
Figure 0007182009000010
（７）式において、上限値と下限値は分母と分子が逆となっていることから、上限値と下限値の偏差はπ／２固定となる。従って、θA＝θB＝π／４であるため、上限値θHからＤ’軸までの位相差は５π／４となる。なお、上限値θHを基準としてＤ’軸を算出する方法について説明したが、下限値θLを基準として算出してもよい。下限値θLを基準とした場合は位相差３π／４となる。
以上のことから、実施形態１の位相リミッタ（図５）の構成を図７の構成のように簡略化することができる。
以上示したように、本実施形態２は本実施形態１と同様の作用効果を奏する。また、実施形態１よりも簡素な構成で、位相リミッタを構成することが可能となる。
［実施形態３］
本実施形態３は、Ｚｓ算出部７以外は実施形態１，２と同様である。図８に本実施形態３のＺｓ算出部７を示す。以下、実施形態１，２との相違点を説明する。
実施形態１，２では、電流制限値Ｉｌｉｍを固定値としていたが、本実施形態３では、出力電流検出値Ｉａｃの大きさ（振幅ａ）を制限する電流リミッタ１２ｂを設けている。また、ゲイン乗算器１７ａ，１７ｂの代わりに、除算器３０ａ，３０ｂを設け、電流リミッタ１２ｂから出力されたリミットした出力電流検出値で、加算器１６ａ，減算器１６ｂの出力を除算している。
実施形態１，２では、過電流の検出によって、予め設定された仮想同期インピーダンスＺｓとＺｓ算出部７によって算出した補正仮想同期インピーダンスＺｓ’とを切り替えていた。
それに対し、本実施形態３では、電流制限値Ｉｌｉｍは、出力電流検出値Ｉａｃの大きさ（振幅ａ）を過電流レベルでリミットしたものを使用する。そして、図３のスイッチ８では、予め設定された仮想同期インピーダンスＺｓとＺｓ算出部７によって算出した仮想同期インピーダンスＺｓ’とを比較し、インピーダンス値の大きい仮想同期インピーダンスを選択する。
以上示したように、本実施形態３によれば、実施形態１，２と同様の作用効果を奏する。また、仮想同期インピーダンス切り替え時に仮想同期インピーダンスＺｓと補正仮想同期インピーダンスＺｓ’の変化量が小さくなるため、過電流抑制動作時の電流変化が緩やかになり、オーバーシュートを抑制することができる。また、過電流の判定が不要になることから、回路構成の簡素化や電流制限値の調整が不要になる。
［実施形態４］
上記（１）式を電流について解くと、以下の（８）式となる。
Figure 0007182009000011
（８）式により、設定した仮想同期インピーダンスＺｓを模擬した際に流れる電流を推定することができる。
実施形態１～３の構成で使用している出力電流検出値Ｉａｃを、（８）式によって算出した出力電流推定値Ｉｄ，Ｉｑに置き換えて使用する。
本実施形態４におけるＺｓ算出部７を図９に示す。以下、実施形態３との相違点を説明する。
乗算器３１ａにおいて、減算器１４ａの出力（Ｅｄ－Ｖｄ）にｒ／ｒ2＋ｘ2を乗算する。乗算器３１ｂにおいて、減算器１４ｂの出力（Ｅｑ－Ｖｑ）にｘ／ｒ2＋ｘ2を乗算する。乗算器３１ｃにおいて、減算器１４ｂの出力（Ｅｑ－Ｖｑ）にｒ／ｒ2＋ｘ2を乗算する。乗算器３１ｄにおいて、減算器１４ａの出力（Ｅｄ－Ｖｄ）にｘ／ｒ2＋ｘ2を乗算する。
加算器３２ａにおいて、乗算器３１ａの出力と乗算器３１ｂの出力とを加算する。減算器３２ｂにおいて、乗算器３１ｃの出力から乗算器３１ｄの出力を減算する。加算器３２ａ，減算器３２ｂの出力が出力電流推定値Ｉｄ，Ｉｑとなる。本実施形態４では、この出力電流推定値Ｉｄ，Ｉｑを極座標変換部１１に出力する。
出力電流推定値Ｉｄ，Ｉｑを基に補正仮想同期インピーダンスを計算すると、通常時（電流振幅または位相のリミッタに制限されない場合）は、ｒ’およびｘ’は、あらかじめ設定していたｒおよびｘと等価なものとなる。
一方、過電流時は電流振幅がリミットされるため、出力電流を抑制するために必要な補正仮想同期インピーダンスＺｓ’（ｒ’およびｘ’）が算出される。よって、本実施形態４では、図３のスイッチ８は不要となる。
従って、本実施形態４によれば、実施形態１～３の作用効果に加え、過電流の発生有無による仮想同期インピーダンスの切替動作を不要とすることができる。
［実施形態５］
本実施形態５では、系統連系電力変換装置が通常時か過電流発生時かを判定する過電流判定部について説明する。図１０は本実施形態５における過電流判定部を示す概略図である。過電流判定部は、図１０に示すように、過電流抑制動作判定部３３と、過電流復帰動作判定部３４と、ラッチ回路３５と、を備える。
過電流抑制動作判定部３３は、最大電流判定部３６と、比較器３７と、を備える。最大電流判定部３６は、出力電流検出値Ｉａｃの３相瞬時値から全波整流値の出力電流最大値を求める。なお、ＤＱ変換後の２相信号から二乗和平方根によって電流ベクトルの絶対値を使用してもよい。比較器３７は、出力電流最大値と過電流判定レベルＯＣ＿Ｌｅｖｅｌとの比較による出力電流判定を行い、出力電流最大値の方が大きい場合「１」レベルの信号を出力する。
過電流復帰動作判定部３４は、出力電流推定部３８と、ＲＳＳ（Ｒｏｏｔ Ｓｕｍ Ｓｑｕａｒｅ）３９と、比較器４０と、を備える。出力電流推定部３８は、内部誘起電圧Ｅｆと系統電圧検出値Ｖａｃに基づいて、補正仮想同期インピーダンスＺｓ’から仮想同期インピーダンスＺｓとした場合に流れる出力電流推定値を推定する。ＲＳＳ３９は、推定した出力電流推定値のベクトルの絶対値を求める。比較器４０は、出力電流推定値のベクトルの絶対値と電流判定レベルＩ＿Ｌｅｖｅｌとの比較による第１推定電流判定を行い、出力電流推定値のベクトルの絶対値の方が小さい場合「１」レベルの信号を出力する。
ラッチ回路３５は、過電流抑制動作判定部３３の出力が「１」レベルの信号の場合にセットして保持し、過電流復帰動作判定部３４の出力が「１」レベルの信号の場合にクリアして保持する。すなわち、過電流抑制動作判定部３３で過電流と判定されたら過電流抑制動作状態を保持し、過電流復帰動作判定部３４で過電流復帰動作と判定した場合、過電流復帰状態を保持する。
以下に、仮想同期インピーダンスの切り替え判定動作について説明する。出力電流検出値Ｉａｃの３相瞬時値から全波整流の最大値を算出し、過電流判定レベルＯＣ＿Ｌｅｖｅｌを超過した場合に過電流と判断する。過電流と判定したら、仮想同期インピーダンスＺｓを過電流抑制するための補正仮想同期インピーダンスＺｓ’に切り替える。過電流抑制動作の判定信号は、ラッチ回路３５によって保持される。なお、過電流抑制動作判定は、出力電流のＤＱ軸成分から二乗和平方根を用いることもできる。
過電流抑制動作からの復帰条件判定には、出力電流推定値を用いる。（８）式によって、補正仮想同期インピーダンスＺｓ’から仮想同期インピーダンスＺｓに戻した際に出力される出力電流を推定することができる。（８）式によって推定した出力電流ベクトルの絶対値（二乗和平方根）を算出して電流判定レベルＩ＿Ｌｅｖｅｌと比較することによって、補正仮想同期インピーダンスＺｓ’から仮想同期インピーダンスＺｓに戻した際に過電流となるかどうかを判断する。
過電流状態からの復帰と判定したら、スイッチ８において、補正仮想同期インピーダンスＺｓ’から仮想同期インピーダンスＺｓに切り替える。過電流復帰動作の判定信号は、ラッチ回路３５によって保持される。
以上示したように、本実施形態５によれば、系統の短絡事故等によってＤＣ／ＡＣ変換装置が過電流となっても、ＤＣ／ＡＣ変換装置の出力可能な電流制限値に制限して運転を継続することが可能となる。また、仮想同期インピーダンスの作用によって生じる同期化力を有したままであるため、電流抑制中においても他の電圧源と同期させることが可能となる。
また、推定電流から過電流復帰動作判定を行うことにより、補正仮想同期インピーダンスＺｓ’から仮想同期インピーダンスＺｓを戻した際に再び過電流状態となり、過電流抑制動作と通常動作を繰り返すことを抑制し、安定して過電流抑制動作と通常動作を切り替えることができる。
［実施形態６］
本実施形態６は過電流判定部の過電流復帰動作判定部３４以外は実施形態５と同様である。図１１に本実施形態６の過電流判定部を示す。本実施形態６は、図１１に示すように、実施形態５の過電流復帰動作判定部３４に対して、移動平均部４１と、ＲＳＳ４２と、比較器４３と、論理積部４４と、を追加したものである。
移動平均部４１は、系統電圧検出値Ｖａｃを電源周期間で移動平均処理を行う。ＲＳＳ４２は移動平均した系統電圧検出値の絶対値を求める。比較器４３は、電圧判定レベルＶ＿ＬｅｖｅｌとＲＳＳ４２の出力（移動平均した電圧検出値Ｖａｃの絶対値）との比較による電圧判定を行い、ＲＳＳ４２の出力の方が大きい場合「１」レベルの信号を出力する。論理積部４４は、比較器４０，４３の出力が両方「１」レベルの信号の場合「１」レベルの信号を出力し、それ以外の場合「０」レベルの信号を出力する。すなわち、第１推定電流判定と電圧判定のＡＮＤ条件により過電流復帰動作を判定する。
本実施形態６は、実施形態５の過電流復帰動作判定部３４に対して、系統電圧による判定条件を追加したものである。
系統１側で２相短絡事故が発生した場合、系統電圧は不平衡状態となる。系統連系電力変換装置は３相平衡の電圧源として動作しているため、出力電流が振動的となり周期的に過電流レベルを超過する。２相短絡が発生した場合に、過電流の抑制動作と通常動作を繰り返さないために系統電圧による電圧判定を設ける。
３相不平衡の電圧に対してＤＱ座標変換を行うと、Ｄ軸／Ｑ軸それぞれ電源周期の脈動が生じるため、電源周期間の移動平均処理を行うことで、その脈動を除去する。移動平均処理の方法には、電源周期に同期してサンプリングを行う方法と、電源周期とは非同期でサンプリングを行う方法がある。
どちらの方式でも可能であるが、仮想同期発電機制御では系統擾乱発生など内部角周波数と系統周波数は必ずしも一致しないため、特許文献２などの非同期でサンプリングを行う方法が望ましい。
上記方法により、脈動成分を除去した系統電圧検出値Ｖａｃのベクトルの絶対値（二乗和平方根）を算出して電圧判定レベルＶ＿Ｌｅｖｅｌと比較することによって、短絡状態から復帰したかどうかを判断する。
第１推定電流判定および電圧判定のＡＮＤ条件が成立した場合に、補正仮想同期インピーダンスＺｓ’から仮想同期インピーダンスＺｓに切り替える。過電流復帰動作の判定信号は、ラッチ回路３５によって保持される。
以上示したように、本実施形態６は実施形態５と同様の作用効果を奏する。また、２相短絡事故時においても、短絡期間中は過電流抑制動作と通常動作を繰り返すことなく過電流抑制動作を継続することができ、安定した電流を出力することが可能となる。
［実施形態７］
本実施形態７は過電流判定部の過電流抑制動作判定部３３以外は実施形態６と同様である。図１２に本実施形態７の過電流判定部を示す。本実施形態７は、図１２に示すように、実施形態６の過電流抑制動作判定部３３に対して、比較器４５と、論理和部４６と、を追加したものである。
比較器４５は、過電流復帰動作判定部３４内の出力電流推定部３８で推定した出力電流推定値のベクトルの絶対値（ＲＳＳ３９の出力）と過電流判定レベルＯＣ＿Ｌｅｖｅｌとの比較による第２推定電流判定を行い、ＲＳＳ３９の出力の方が大きい場合「１」レベルの信号を出力する。論理和部４６は、比較器３７，４５の出力のうち少なくとも何れか一方が「１」レベルの信号の場合「１」レベルの信号を出力し、両方「０」レベルの信号の場合「０」レベルの信号を出力する。すなわち、出力電流判定と第２推定電流判定とのＯＲ条件により、過電流抑制動作を判定する。
本実施形態７は、実施形態５および実施形態６の過電流抑制動作判定部３３に対して、第２推定電流判定を追加したものである。追加した第２推定電流判定と出力電流判定のＯＲ条件が成立した場合に、過電流抑制動作として判断する。
系統の短絡事故時には、系統電圧が低下することによって系統連系電力変換装置の出力電圧と系統電圧との電圧差が生じたことにより、出力電流が上昇する。推定電流を用いることによって、実際の出力電流が上昇する前に過電流状態を判定することが可能となる。
以上示したように、本実施形態７によれば、実施形態５，６と同様の作用効果を奏する。また、系統の短絡事故が発生した場合に素早く過電流抑制動作に移行することができるため、系統の短絡点までのインピーダンスが小さく、出力電流が急峻に上昇する場合においても、過電流を抑制することができる。また、図１２では実施形態６に対して本実施形態７を適用した図を示しているが、実施形態５に対して本実施形態７を適用しても良い。
以上、本発明において、記載された具体例に対してのみ詳細に説明したが、本発明の技術思想の範囲で多彩な変形および修正が可能であることは、当業者にとって明白なことであり、このような変形および修正が特許請求の範囲に属することは当然のことである。

Claims (11)

  1. 直流電源をＤＣ／ＡＣ変換装置とＬＣフィルタとトランスを介して系統連系し、仮想同期発電機制御を行う系統連系電力変換装置であって、
    出力電流検出値と交流電圧検出値の実効値と交流電圧実効値の指令値とに基づいて、内部誘起電圧を算出する内部誘起電圧算出部と、
    前記内部誘起電圧と前記出力電流検出値と電力基準値とに基づいて、同期発電機を模擬した角周波数を決定するＶＳＧモデルと、
    前記内部誘起電圧と系統電圧検出値と前記出力電流検出値とに基づいて、同期発電機の内部インピーダンスによる電圧降下を模擬し、系統電圧指令値を算出するＺｓ補償部と、
    前記系統電圧検出値を前記系統電圧指令値に制御する電圧制御を行い、ＰＷＭ制御指令値を出力する出力電圧制御部と、
    前記ＰＷＭ制御指令値と前記角周波数に基づいて、前記ＤＣ／ＡＣ変換装置のゲート指令を出力するＰＷＭ制御部と、を備え、
    前記Ｚｓ補償部は、
    前記出力電流検出値から出力電流位相を算出し、位相リミッタにより前記出力電流位相が有効範囲内となるように制限し、前記制限された出力電流位相と前記内部誘起電圧と前記系統電圧検出値と電流制限値に基づいて、補正仮想同期インピーダンスを算出するＺｓ算出部と、
    通常時は予め設定された仮想同期インピーダンスと前記出力電流検出値に基づいて降下電圧を算出し、過電流発生時は前記補正仮想同期インピーダンスと前記出力電流検出値とに基づいて、降下電圧を算出するＶｚｓ算出部と、
    前記内部誘起電圧から前記降下電圧を減算した値を前記系統電圧指令値として出力する減算器と、を備えた系統連系電力変換装置。
  2. 前記位相リミッタは、位相リミッタの上限値と下限値の中間点となるＤ’軸を算出し、前記Ｄ’軸を基準として前記出力電流位相の座標変換を行い、前記Ｄ’軸を基準として前記出力電流位相をリミットし、元のＤ軸を基準としてリミットした前記出力電流位相の座標変換を行う請求項１記載の系統連系電力変換装置。
  3. 前記位相リミッタは、
    前記位相リミッタの上限値から５π／４減算した位相、または、下限値から３π／４減算した位相を前記Ｄ’軸とする請求項２記載の系統連系電力変換装置。
  4. 前記補正仮想同期インピーダンスは、以下の（５）式とする請求項１～３のうち何れかに記載の系統連系電力変換装置。
    Figure 0007182009000012
     ただし、θは（７）式とする。
    Figure 0007182009000013
     ｒ’ｘ’：補正仮想同期インピーダンス
    Ｉlim：電流制限値
    θ：出力電流位相
    Ｅd：内部誘起電圧のｄ軸成分
    Ｅq：内部誘起電圧のｑ軸成分
    Ｖd：系統電圧検出値のｄ軸成分
    Ｖq：系統電圧検出値のｑ軸成分
  5. 前記Ｚｓ算出部は、前記電流制限値を固定値とし、
    前記Ｖｚｓ算出部は、前記出力電流検出値が前記電流制限値よりも低い場合は通常時として前記仮想同期インピーダンスと前記出力電流検出値に基づいて前記降下電圧を算出し、前記出力電流検出値が前記電流制限値以上の場合は過電流発生時として前記補正仮想同期インピーダンスと前記出力電流検出値に基づいて前記降下電圧を算出する請求項１～４のうち何れかに記載の系統連系電力変換装置。
  6. 前記Ｚｓ算出部は、前記出力電流検出値から出力電流ベクトルの大きさを算出し、前記出力電流ベクトルの大きさを出力可能な電流で制限した値を前記電流制限値とし、
    前記Ｖｚｓ算出部は、前記仮想同期インピーダンスと前記補正仮想同期インピーダンスを比較し、前記仮想同期インピーダンスの方が大きい場合は、通常時として前記仮想同期インピーダンスと前記出力電流検出値に基づいて前記降下電圧を算出し、前記補正仮想同期インピーダンスの方が大きい場合は過電流発生時として前記補正仮想同期インピーダンスと前記出力電流検出値に基づいて前記降下電圧を算出する請求項１～４のうち何れかに記載の系統連系電力変換装置。
  7. 前記Ｚｓ補償部は通常時か過電流発生時かを判定する過電流判定部を備え、
    前記過電流判定部は、
    前記出力電流検出値の全波整流最大値と過電流判定レベルとの比較による出力電流判定に基づいて過電流抑制動作を判定する過電流抑制動作判定部と、
    前記内部誘起電圧と前記系統電圧検出値に基づいて、前記補正仮想同期インピーダンスから前記仮想同期インピーダンスに戻した際の出力電流推定値を推定し、前記出力電流推定値の二乗和平方根と電流判定レベルとの比較による第１推定電流判定に基づいて過電流復帰動作を判定する過電流復帰動作判定部と、
    前記過電流抑制動作判定部において過電流抑制動作状態と判定された場合、過電流抑制動作状態を保持し、前記過電流復帰動作判定部で過電流復帰動作と判定された場合、過電流復帰動作状態を保持するラッチ回路と、
    を備えた請求項１～５のうち何れかに記載の系統連系電力変換装置。
  8. 前記過電流復帰動作判定部は、
    前記系統電圧検出値の電源周期間における移動平均値の二乗和平方根と電圧判定レベルとの比較による電圧判定と、前記第１推定電流判定と、のＡＮＤ条件により過電流復帰動作を判定する請求項７記載の系統連系電力変換装置。
  9. 前記過電流抑制動作判定部は、
    前記出力電流推定値の二乗和平方根と過電流判定レベルとの比較による第２推定電流判定と、前記出力電流判定と、のＯＲ条件により過電流抑制動作を判定する請求項７または８に記載の系統連系電力変換装置。
  10. 直流電源をＤＣ／ＡＣ変換装置とＬＣフィルタとトランスを介して系統連系し、仮想同期発電機制御を行う系統連系電力変換装置であって、
    出力電流検出値と交流電圧検出値の実効値と交流電圧実効値の指令値とに基づいて、内部誘起電圧を算出する内部誘起電圧算出部と、
    前記内部誘起電圧と前記出力電流検出値と電力基準値とに基づいて、同期発電機を模擬した角周波数を決定するＶＳＧモデルと、
    前記内部誘起電圧と系統電圧検出値と前記出力電流検出値とに基づいて、同期発電機の内部インピーダンスによる電圧降下を模擬し、系統電圧指令値を算出するＺｓ補償部と、
    前記系統電圧検出値を前記系統電圧指令値に制御する電圧制御を行い、ＰＷＭ制御指令値を出力する出力電圧制御部と、
    前記ＰＷＭ制御指令値と前記角周波数に基づいて、前記ＤＣ／ＡＣ変換装置のゲート指令を出力するＰＷＭ制御部と、を備え、
    前記Ｚｓ補償部は、
    出力電流推定値から出力電流位相を算出し、前記出力電流位相が有効範囲内となるように制限し、前記制限された出力電流位相と前記内部誘起電圧と前記系統電圧検出値と電流制限値に基づいて、補正仮想同期インピーダンスを算出するＺｓ算出部と、
    通常時および過電流発生時において、前記補正仮想同期インピーダンスと前記出力電流検出値とに基づいて、降下電圧を算出するＶｚｓ算出部と、
    前記内部誘起電圧から前記降下電圧を減算した値を前記系統電圧指令値として出力する減算器と、を備えた系統連系電力変換装置。
  11. 前記出力電流推定値は、以下の（８）式とすることを特徴とする請求項１０記載の系統連系電力変換装置。
    Figure 0007182009000014
     Ｉd，Ｉq：出力電流推定値
    ｒ，ｘ：仮想同期インピーダンス
    Ｅd：内部誘起電圧のｄ軸成分
    Ｅq：内部誘起電圧のｑ軸成分
    Ｖd：系統電圧検出値のｄ軸成分
    Ｖq：系統電圧検出値のｑ軸成分
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