JP2006014010A - Ｐｌｌ回路、ｐｌｌ回路の位相調整方法 - Google Patents

Abstract

【課題】 Transient Wander成分(入力位相跳躍成分)のみを自動検出し、出力位相を入力位相変動前の位相に立て直す。
【解決手段】 Phase build-out Detector部300は、PLL部100の入力位相を監視し、Transient Wander成分(入力位相跳躍成分)とCycle Wander成分(周期的な位相雑音成分)を同時に検出し、Transient Wander成分のみが検出された場合に、Phase build-out Actuator部200でPLL部のPhase Detector部101、Digital Amp1部102及びDigital Filter部103をリセットし、出力位相を入力位相変動前の位相に立て直す。このとき、同時に検出されるCycle Wander成分に対しては位相の立て直しを行わない。
【選択図】 図１

Description

本発明はＰＬＬ回路、ＰＬＬ回路の位相調整方法に関し、特にTelcordia GR-1244-COREで勧告化されているStratum3EクロックのPhase Build-out機能を有するＰＬＬ回路、ＰＬＬ回路の位相調整方法に関する。

Stratum3Eクロックの詳細仕様・機能については、Telcordia GR-1244-COREで勧告化されている。その中でPhase build-out機能があるが、Telcordiaに従った仕様通りにＰＬＬ回路を設計した場合、入力位相雑音による出力位相の立て直しに関して２つの問題点が発生する。

１つは、インターバル時間中に発生した入力位相跳躍(Transient Wander)は検出できないので、本来行うべきはずの出力位相の立て直しが行われないという点であり、もう１つは、周期的に発生する位相雑音(Cycle Wander)も検出する場合があるので、不正な出力位相の立て直しを行ってしまう点である。この２つの問題について詳細な説明をする。

まず、Telcordia GR-1244-COREでは、Phase build-out機能のインターバル時間を100msと規定している。よって、図５に示す入力位相雑音であるTransient Wanderが入力された場合、正確にY(ns)を検出できない場合が存在する。これは、Transient Wanderをその時のインターバル時間で観測しているため、100msの２倍の周期(周波数は5Hz)を越えた瞬間的な位相ずれは検出できないことになる。ここで、限りなく瞬間的な位相ずれを検出するために、図６のような検出方法を考える。図６に示す通り、Sampling時間毎にインターバル時間を変化させることによって、Sampling時間の１／２の周波数の領域まで検出可能となるが、インターバル時間と同期した位相跳躍が発生すると検出できない場合が存在する。

また、入力位相雑音であるCycle Wanderについても同時に検出されることになる。Cycle Wanderに関しては出力位相の立て直しを行わないようにすべきであるが、上記のSampling時間に現れる位相ずれだけを検出してCycle WanderであるかTransient Wanderであるかを判別することは容易でない。

特許文献１では、出力位相の急激な変動を最小限に抑えるフレーム位相同期回路において、入力フレームと出力フレーム間の位相差の大きさを複数区間設定し、位相差に応じて異なる大きさのＶＣＯ制御電圧を供給するようにしている。しかし、この方法では先述した２つの問題点を解消することはできない。
特開２０００−２４４４７２号公報

上記事情を鑑みて本発明では、入力位相跳躍成分のみを自動検出し、出力位相を入力位相変動前の位相に立て直すＰＬＬ回路、ＰＬＬ回路の位相調整方法を提供することを目的とする。

本発明の態様は、Phase Build-out機能を有するＰＬＬ回路の位相調整方法であって、入力位相の監視用インターバル時間中の位相データをサンプリングして格納する格納工程と、サンプリングした前記位相データより、前記インターバル時間中の最大位相振幅値を算出する算出工程と、前記最大位相振幅値と設定されたTransient Wander検出用閾値を比較する第１比較工程を有するものである。

このとき前記最大位相振幅値と設定されたCycle Wander検出用閾値を比較する第２比較工程を有する。

ここで前記第２比較工程による判定結果が複数回連続して一致することを評価すると良い。

さらに前記Transient Wander検出用閾値をもとにサンプリング周波数及び前記位相データを格納するための容量を最適化する最適化工程を有する。

本発明の他の態様は、Phase Build-out機能を有するＰＬＬ回路において、入力位相の監視用インターバル時間中の位相データをサンプリングして格納する格納手段と、サンプリングした前記位相データより、前記インターバル時間中の最大位相振幅値を算出する算出手段と、前記最大位相振幅値と設定されたTransient Wander検出用閾値を比較し、Transient Wanderを検出するTransient Wander検出手段を有するものである。

このとき前記最大位相振幅値と設定されたCycle Wander検出用閾値を比較し、Cycle Wanderを検出するCycle Wander検出手段を有する。

さらに前記Transient Wander検出用閾値をもとにサンプリング周波数及び前記位相データを格納するための容量を最適化するように制御する制御手段を有する。

本発明によりインターバル時間内の位相跳躍を検出することが可能となり、常に出力位相を安定に保つことができる。また、周期的に発生する位相雑音成分を正確に検出できることから、誤った出力位相立て直し制御を防止することができる。その他、最適なメモリサンプリング周波数及びメモリ容量を決定することができ、回路全体のパフォーマンスを向上させることができる。

本方式では、図７に示すようにインターバル時間中の位相データをすべてメモリへ格納し、次のSamplingまでの間に全ての位相データを読み出し、その中で最大値と最小値を検出し、その差が設定閾値よりも大きいのか小さいのかを判断することによって、確実にインターバル時間中の位相跳躍を検出できるようにした。このようにして、メモリを使用し、書き込み周期と読み出し周期を工夫することによって、100ms以内の位相跳躍を検出することが可能となる。

このとき同時に周期的な位相雑音成分についても検出されることになるが、本方式ではCycle Wander用の内部設定閾値を設け、その値を一定時間超えた場合には周期的な位相成分と見なし、Transient Wander成分とは見なさないことで、誤った出力位相の立て直しを行わない。

図１に本方式を実現するＰＬＬ回路の全体構成例を示す。
本ＰＬＬ回路は、PLL処理を行うPLL部100、Transient Wander情報及びCycle Wander情報をもとに出力位相を立て直すPhase build-out Actuator部200、入力信号のTransient Wander検出及びCycle Wander検出を行うPhase build-out Detector部300、Wander検出のためのメモリ容量を最適化するAutomatic Sampling Controller部400で構成されている。

PLL処理を行うPLL部100は、一般的な完全２次型ディジタルPLL構成であり、入力信号とVCO再生信号との位相差を検出するPhase Detector部101、一次ループの増幅処理を行うDigital Amp1部102、一次ループの位相雑音除去処理を行うDigital Filter部103、二次ループの増幅処理を行うDigital Amp2部104、二次ループの積分処理を行うIntegrator部105、一次ループ信号と二次ループ信号を加算処理するADDER部106、ADDER部106からのディジタル信号をアナログ信号に変換するDAC部107、DAC部107からのアナログ信号をもとに出力周波数を可変するVCO部108、VCO部108からの出力信号を分周するDivider部109から構成されている。

Transient Wander情報及びCycle Wander情報をもとに出力位相を立て直すPhase build-out Actuator部200は、PLL部100のPhase Detector部101、Digital Amp1部102及びDigital Filter部103をリセットする機能を持つ。

入力信号のTransient Wander検出及びCycle Wander検出を行うPhase build-out Detector部300は、入力位相情報を格納するDPRAM部301、DPRAM部301の書き込みアドレスを生成するWrite Address Counter部302、DPRAM部301の読み出しアドレスを生成するRead Address Counter部303、各アドレスの生成用発振器であるInternal Oscillator部304、各アドレスの書き込み・読み出し周期の生成カウンタであるMemory Sampling Counter部305、入力位相の最大値を計算するMaximum Phase Error部306、入力位相の最小値を計算するMinimum Phase Error部307、入力位相の最大値と最小値の差を検出するADDER部308、Transient Wander成分を検出するTransient Wander Detector部309、Cycle Wander成分を検出するCycle Wander Detector部310から構成されている。

Wander検出のためのメモリ容量を最適化するAutomatic Sampling Controller部400は、ユーザからの設定によるTransient Wanderの閾値により、自動で入力位相データのサンプリング周波数を決定し、かつ、入力位相データ格納用のメモリ容量を最適化する機能を持つ。

上記構成において、入力位相雑音の種別を判別可能なようにTransient Wander Detector部309とCycle Wander Detector部310を設けることによって、期待する出力位相の立て直し処理が可能となる。また、入力位相データを任意のサンプリング時間で蓄積可能なメモリを設け、任意のインターバル時間中の最大値と最小値との差を最大位相差として検出することにより、インターバル間のTransient Wanderを正確かつ確実に検出することが可能となる。

次に図１の方式の動作について説明する。
Telcordiaで勧告化されているStratum3Eクロックを実現するためには、まず、基本となるＰＬＬ回路が必要である。図１に示すPLL部100は、Stratum3Eクロックを実現するための一般的な完全２次型Digital ＰＬＬ回路のブロックである。本ブロックは、請求の範囲外であるため、詳しい説明は省略し、基本動作のみ説明する。

PLL部100は、入力された基準信号(Reference Signal)に同期したクリーンな信号を再生するブロックである。まず、Phase Detector部101で入力信号とVCO部108から分周された再生信号との位相差を検出し、検出した結果を一次ループアンプ処理及びフィルタ処理をDigital Amp1部102及びDigital Filter部103で行う。並行して位相差検出信号を二次ループアンプ処理及び積分処理をDigital Amp2部104及びIntegrator部105で行う。完全２次型のPLLでは、一次ループで周波数制御を行い、二次ループで位相制御を行うことになる。２つのループからの信号をADDER部106において、加算処理を行った結果をディジタル・アナログ変換をDAC部107で行い、VCO部108の制御電圧とし、周波数を再生する。これまでが、PLL部の動作説明であるが、このままでは入力信号に位相跳躍が発生した場合、位相跳躍分がそのまま出力位相に現れるため、ワンダが発生してしまう。Telcordiaでは、この入力位相跳躍を抑圧するための機能であるPhase build-out機能を持つことが要求されているため、その動作について、以降より説明する。

Phase build-out Detector部300は、Telcordiaで要求されているPhase build-out処理をするための検出トリガである入力位相検出部である。入力位相の検出には、デュアルポートメモリ301を使用し、書き込みアドレス及び読み出しアドレスは内部の発振器304をもとにMemory Sampling Counter部305で生成する。デュアルポートメモリ301から読み出された位相データより、最大位相差と最小位相差をMaximum Phase Error部306及びMinimum Phase Error部307で検出し、それぞれの位相データの絶対値をADDER部308で計算する。ADDER部308からの絶対値をTransient Wander部309及びCycle Wander部310で検出する。次に具体的な詳細図を用いて説明する。

Telcordiaでは入力位相の監視インターバル時間を100msと規定してある。よって、100ms周期で位相を監視するわけだが、本方式では、100ms以下の位相変動を監視するため、位相データのサンプリング時間をインターバル時間よりも早い周期とする。ここでは一例として2.66kHzとし、説明を行う。メモリ格納イメージを図２に示す。100ms間のメモリ格納方法は、2.66kHz周期で位相データを格納し、100ms経過後は、2.66kHz単位で位相データを更新していく。結果的に100ms間の２６６個の位相データが格納されることになる。100ms間の最大・最小位相差を高精度に検出するためには、次の2.66kHz周期までの間に266個の位相データを読み出せばよいことになるため、読み出し周期は、2.66kHz×266<<<1MHz程度にすればよいことになる。

次に100ms間の位相差を検出する方法について説明する。図３に位相差検出詳細ブロックを示す。本ブロックは、図１のMaximum Phase Error部306、Minimum Phase Error部307、ADDER部308、Transient Wander Detector部309、Cycle Wander Detector部310を総合したブロック図である。まず、メモリから読み出された位相データは、最大位相差検出部であるCOMP1部311とFF部313で処理される。COMP1部311では、入力データであるA1とB1との比較を行い、常に値の大きいデータをFF部313に格納する。同様に最小位相差の検出はCOMP2部312とFF部314で行われる。COMP2部312では、入力データであるA2とB2との比較を行い、常に値の小さいデータをFF部314に格納する。COMP1部311とCOMP2部312で検出された最大・最小位相データは、ADDER部315で加算処理され、結果的に最大位相振幅値を求めることができる。求められた最大位相振幅値とユーザから設定された位相振幅閾値とをCOMP3部316で比較し、閾値を越えた場合、１を出力する。COMP3部316の結果は、メモリ書き込み周期で更新され、結果的にTransient Wanderとして検出される。同様にADDER部315で求められた最大位相振幅値と内部設定された位相振幅閾値とをCOMP4部317で比較し、閾値を越えた場合、１を出力する。COMP4部317の結果もCOMP3部316同様にメモリ書き込み周期で更新される。FF部319の結果は、任意のN回連続一致を検出するN回連続部320に入力され、周期的に発生するCycle Wanderを検出する。

次にTransient Wander検出信号とCycle Wander検出信号をもとに出力位相を立て直すPhase build-out Actuator部200について動作を説明する。Phase build-out Actuator部200では、Cycle Wander未検出でTransient Wander検出時のみ、PLL部100内のPhase Detector部101、Digital Amp1部102、Digital Filter部103をリセット処理する。前記の各部をリセットすることにより、PLL部100の一次ループデータはクリアされ、ADDER部106出力には、結果的にIntegrator部105に積算された二次ループデータのみが出力される。Stratum3Eクロックでの二次ループアンプ104は限りなく０に近い係数であるため、入力位相跳躍発生時は、Integrator部105の積算値に全く影響されない。よって、リセットすることにより、位相跳躍発生前の位相に立て直すことができる。

ここでインターバル時間は、100ms固定で良いが、Sampling時間に関しては、高周波であればあるほど、瞬間的な位相変動を検出することができる。しかし、高周波にすればするほど、逆にメモリ容量も消費してしまい、無駄となってしまう。本方式では、Sampling周波数とメモリ容量の最適化についても考慮しているので、以下に説明する。

Transient Wanderについての周波数成分はTelcordiaでは規定していない。しかし、Wander Tolerance及びJitter Toleranceについてはその周波数及び振幅がTelcordiaによって規定されている。よって、規格以内のWander及びJitterについてはPhase build-outを検出し、処理することは望ましくはない。ここで、周波数方向について考えれば、インターバル時間が、100msであることから、5Hz以下の領域は検出可能である。よって、Wander Toleranceに関してはほぼ無視することができ、Jitter Toleranceに関してのみ考慮すれば良い。

次に振幅について考えれば、Telcordiaでは、Transient Wander振幅を1us以上と規定している。よって、1us以上のTransient Wanderを検出した場合にPhase build-outと認識させた方が良いため、設定閾値は1usと仮定する。ここで、図５のJitter Toleranceと比較すれば、1usの振幅は、約1.1kHz帯域であることがわかる。逆に1.1kHz以上の帯域は、1us以下の振幅であるから、誤検出しないので無視することができる。よって、1.1kHz以下の帯域を確実に検出するためには、２倍の周波数が必要であるため、2.2kHz以上とする必要がある。実際はマージンを考慮し、2.66kHzと仮定すれば、100msインターバル中に２６６個の領域があればよい。

このようにして、Automatic Sampling Controller部400を図８に示すフローで構成させることによって、最適なSampling周波数及びメモリ容量を自動で決定することが可能となる。

Automatic Sampling Controller部400は、ユーザから設定された入力位相跳躍振幅をTelcordiaで規定されているDS1信号のジッタ耐力マスクから求めた関数と対比させ、最適なメモリサンプリング周波数を決定し、メモリ容量を最適化するものである。図４に示すようにTelcordiaでは同期ネットワークのジッタ周波数・ジッタ振幅をシミュレーションし、Jitter Tolerance Maskを規定している。よって、本来Phase build-out Detector部300では、Telcordiaで規定されている最大ジッタを検出してはならない。例えば、図４に示す入力位相跳躍閾値を仮に1usとした場合、Telcordiaで規定されている最大ジッタ周波数は、1.1kHz付近である。よって、1.1kHzで1usの振幅を持ったジッタが、入力された場合、Phase build-out誤制御しないようにCycle Wander Detector部310で確実に検出できなければならない。ジッタ周波数が、1.1kHzであるからサンプリング定理より２倍の2.2kHz以上でサンプリングする必要がある。ここでは、少し余裕を見て、2.66kHzと設定すれば、100msインターバル間のメモリ容量である266アドレスが容易に算出できる。このようにして、メモリを共有しているような回路では、メモリ容量を最適化でき、全体のパフォーマンスを向上させることが可能となる。

以上説明したように、本方式によれば、デュアルポートメモリを使用することによって、インターバル時間内の位相跳躍を検出することが可能となり、Telcordiaで規定されている位相跳躍よりも精度の良い位相成分を検出することができるため、常に出力位相を安定に保つことができる。また、周期的に発生する位相雑音成分を正確に検出できることから、誤った出力位相立て直し制御を防止することができる。その他、Telcordiaで規定されているジッタ耐力関数とユーザ設定閾値を対比させることによって、最適なメモリサンプリング周波数及びメモリ容量を決定することができ、回路全体のパフォーマンスを向上させることができる。

なお、上記形態は本発明を実施するための最良のものであって、これに限定する主旨ではない。従って、本発明の要旨を変更しない範囲において種々変形することが可能である。

本発明のＰＬＬ回路の全体構成例である。 メモリ格納イメージを図示したものである。 位相差検出詳細ブロック図である。 Jitter Toleranceに関するJitter Frequency(Hz)-Jitter Amplitude(UI)グラフである。 インターバル時間のTransient Wander検出に関する位相振幅−位相時間グラフである。 インターバル時間のTransient Wander検出に関する位相振幅−位相時間グラフである。 インターバル時間のTransient Wander検出に関する位相振幅−位相時間グラフである。 Automatic Sampling Controller部400が実行する最適なSampling周波数及びメモリ容量の自動決定を行うための処理フローである。

符号の説明

100 PLL部
101 Phase Detector部
102 Digital Amp1部
103 Digital Filter部
104 Digital Amp2部
105 Integrator部
106 ADDER部
107 DAC部
108 VCO部
109 Divider部
200 Phase build-out Actuator部
300 Phase build-out Detector部
301 DPRAM部（デュアルポートメモリ）
302 Write Address Counter部
303 Read Address Counter部
304 Internal Oscillator部
305 Memory Sampling Counter部
306 Maximum Phase Error部
307 Minimum Phase Error部
308 ADDER部
309 Transient Wander Detector部
310 Cycle Wander Detector部
311 COMP1部
312 COMP2部
313 FF部
314 FF部
315 ADDER部
316 COMP3部
317 COMP4部
318 FF部
319 FF部
320 N回連続部
400 Automatic Sampling Controller部

Claims (7)

1. Phase Build-out機能を有するＰＬＬ回路の位相調整方法であって、
   入力位相の監視用インターバル時間中の位相データをサンプリングして格納する格納工程と、
   サンプリングした前記位相データより、前記インターバル時間中の最大位相振幅値を算出する算出工程と、
   前記最大位相振幅値と設定されたTransient Wander検出用閾値を比較する第１比較工程を有するＰＬＬ回路の位相調整方法。
2. 前記最大位相振幅値と設定されたCycle Wander検出用閾値を比較する第２比較工程を有する請求項１に記載のＰＬＬ回路の位相調整方法。
3. 前記第２比較工程による判定結果が複数回連続して一致することを評価する請求項２に記載のＰＬＬ回路の位相調整方法。
4. 前記Transient Wander検出用閾値をもとにサンプリング周波数及び前記位相データを格納するための容量を最適化する最適化工程を有する請求項１から３の何れかに記載のＰＬＬ回路の位相調整方法。
5. Phase Build-out機能を有するＰＬＬ回路において、
   入力位相の監視用インターバル時間中の位相データをサンプリングして格納する格納手段と、
   サンプリングした前記位相データより、前記インターバル時間中の最大位相振幅値を算出する算出手段と、
   前記最大位相振幅値と設定されたTransient Wander検出用閾値を比較し、Transient Wanderを検出するTransient Wander検出手段を有するＰＬＬ回路。
6. 前記最大位相振幅値と設定されたCycle Wander検出用閾値を比較し、Cycle Wanderを検出するCycle Wander検出手段を有する請求項５に記載のＰＬＬ回路。
7. 前記Transient Wander検出用閾値をもとにサンプリング周波数及び前記位相データを格納するための容量を最適化するように制御する制御手段を有する請求項５または６に記載のＰＬＬ回路。

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