WO2010090128A1 - 固体メモリ - Google Patents

固体メモリ Download PDF

Info

Publication number
WO2010090128A1
WO2010090128A1 PCT/JP2010/051142 JP2010051142W WO2010090128A1 WO 2010090128 A1 WO2010090128 A1 WO 2010090128A1 JP 2010051142 W JP2010051142 W JP 2010051142W WO 2010090128 A1 WO2010090128 A1 WO 2010090128A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
solid
state memory
recording layer
recording
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2010/051142
Other languages
English (en)
French (fr)
Inventor
富永　淳二
島　隆之
ロバート シンプソン
ポール フォンズ
アレキサンダー コロボフ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Institute of Advanced Industrial Science and Technology AIST
Original Assignee
National Institute of Advanced Industrial Science and Technology AIST
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Institute of Advanced Industrial Science and Technology AIST filed Critical National Institute of Advanced Industrial Science and Technology AIST
Publication of WO2010090128A1 publication Critical patent/WO2010090128A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H10N70/235—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect between different crystalline phases, e.g. cubic and hexagonal
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H10N70/026—Formation of switching materials, e.g. deposition of layers by physical vapor deposition, e.g. sputtering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe

Definitions

  • the present invention relates to a solid-state memory that records and erases a difference in electrical resistance generated between a crystal and an amorphous as data using phase transformation, and more particularly, a phase change RAM (Random Access Memory) (PRAM). (Phase-change Random Access Memory)).
  • PRAM Phase change RAM
  • a single-layer alloy thin film formed using a vacuum film formation method such as sputtering with a target composed of a compound composition between electrodes is generally used. It was. For this reason, the thickness of the alloy thin film was 20 to 50 nm, and the alloy thin film was not a single crystal but a polycrystal.
  • GeSbTe 225 composition
  • Te takes a site that takes a rock salt structure and that Na occupies (this is a site).
  • the site (b site) occupied by the remaining Cl was occupied by Ge or Sb, and the arrangement was considered to be random (for example, see Non-Patent Document 3).
  • the left side structure corresponds to the structure shown in FIG. 5
  • the right side structure corresponds to the structure shown in FIG. 7.
  • Non-Patent Document 2 As the limiting factor of the number of times of rewriting in the conventional configuration, it is considered that the thermal flow of the recording film at a high temperature and the subsequent deformation of the entire film are the main ones (for example, see Non-Patent Document 2).
  • the present invention has been made in view of the above problems, and an object thereof is to realize a solid-state memory capable of repeatedly rewriting data a larger number of times.
  • the present inventor has intensively studied to solve the above problems. Specifically, the present inventor considered as follows.
  • Data recording / erasing in the phase change RAM is performed based on a change in physical characteristics caused by a primary phase transformation of a crystalline state and an amorphous state of a chalcogen compound containing Te as a recording material.
  • the recording thin film is made of a polycrystal rather than a single crystal, the resistance value varies, and the volume change that occurs during the phase transition becomes large. It was considered that the necessary current value was increased and the number of times of recording and reading was limited.
  • the present inventor forms a superlattice structure of a chalcogen compound containing Ge and Te on the recording layer of the phase change RAM by laminating a plurality of films, thereby forming a Te alloy containing Ge. It was found that the interface electrical resistance between the microcrystals can be reduced as much as possible and the number of repeated rewrites can be greatly improved based on the principle of writing and reading similar to.
  • the recording layer having a memory function has a dielectric layer, particularly a ferroelectric material, in order to reduce mechanical fatigue of the electrode layer, which is caused by a volume change of about 2 to 5%.
  • a thin film layer made of is inserted between the recording layer and the heating layer or electrode layer disposed above and below the recording layer, and the same volume change occurs in the opposite direction to the volume change that occurs during recording and erasing of the solid memory layer. It has been found that it is possible to remarkably improve the number of repeated recording and erasing by canceling the volume change of the entire solid-state memory, and the present invention has been completed.
  • the solid-state memory according to the present invention is a solid-state memory including a recording layer and an electrode layer in order to solve the above problems, and the recording layer has a mother phase that causes a phase transformation between solid states. 2 or more, and the two or more layers have a superlattice structure, and a volume change buffer layer that relaxes a volume change that occurs during phase transformation of the recording layer is provided between the electrode layer and the recording layer. Furthermore, it is characterized by providing.
  • the recording layer since the recording layer has a superlattice structure, the moving direction of atoms in the recording layer during data recording and erasing can be controlled. For this reason, much input energy is utilized for the movement of the atoms, and it becomes possible to suppress the amount of energy released as heat, and the energy efficiency for performing the phase transformation is improved. Further, the volume change of the recording layer that occurs at the time of rewriting can be reduced, and a stable repetitive rewriting operation in which composition segregation does not occur can be realized.
  • volume change of the recording layer can be offset and the volume change of the recording layer can be further reduced.
  • the solid-state memory according to the present invention preferably further includes a heating layer for applying heat to the recording layer between the electrode layer and the volume change buffer layer.
  • a solid-state memory capable of being provided can be provided.
  • the recording layer preferably contains Ge, Sb or Te as a main component.
  • the melting point of the volume change buffer layer is higher than the melting points of the parent phases.
  • the volume change buffer layer is mainly composed of at least one element selected from the group consisting of Ge, Sb, Te, S, Ti, Ba, Zn, Sr, Nb, and Ta. It is preferably made of an oxide dielectric.
  • the recording layer preferably includes a GeTe layer and an Sb 2 Te 3 layer adjacent to each other as the layer having a parent phase.
  • the recording layer includes an Sb layer composed of one or more Sb atomic layers and a GeTe layer and an Sb 2 Te 3 layer forming a superlattice structure alternately stacked. preferable.
  • a solid state memory having a lower current value required for data recording and erasing can be provided.
  • the film thickness of the volume change buffer layer is preferably in the range of 1.0 nm or more and 20.0 nm or less.
  • interface peeling between the upper electrode and the superlattice layer due to repeated recording erasure or contact resistance fluctuation can be remarkably reduced, and the number of times of recording erasure can be greatly improved.
  • each film thickness of the two or more layers in the recording layer is in a range of 0.1 nm to 2 nm.
  • the recording layer includes two or more layers having a parent phase that causes a phase transformation between the solid states, and the two or more layers constitute a superlattice structure.
  • a volume change buffer layer is further provided between the electrode layer and the recording layer to relieve a volume change that occurs during phase transformation of the recording layer.
  • the “main component” means a component that is contained most. That is, “a recording layer containing Ge, Sb, or Te as a main component” means that the content of any of Ge, Sb, and Te is the highest in the recording layer.
  • FIG. 1 is a cross-sectional view showing a schematic configuration of a solid state memory according to the present embodiment.
  • the solid-state memory according to the present embodiment includes a recording layer 4, an upper electrode layer (electrode layer) 6, and a lower electrode layer (electrode layer) 3, and the upper electrode layer 6 and the recording layer. 4 is further provided with a volume change buffer layer 5 that relaxes the volume change that occurs during the phase transformation of the recording layer 4.
  • the solid state memory according to the present embodiment further includes a substrate 1 and a cell 2.
  • Examples of materials constituting the electrode layers include TiN and W. Moreover, Si is mentioned as a material which comprises the board
  • substrate 1. FIG. 1 Examples of materials constituting the electrode layers (upper electrode layer 6 and lower electrode layer 3) include TiN and W. Moreover, Si is mentioned as a material which comprises the board
  • substrate 1. FIG. 1 Examples of materials constituting the electrode layers (upper electrode layer 6 and lower electrode layer 3) include TiN and W. Moreover, Si is mentioned as a material which comprises the board
  • the recording layer 4 includes two or more layers having a parent phase that causes phase transformation between solid states, and the two or more layers constitute a superlattice structure.
  • the “superlattice” is a crystal lattice having a periodic structure longer than the basic unit cell by superimposing a plurality of types of crystal lattices
  • the “superlattice structure” is a structure of such a crystal lattice. Means.
  • the parent phase that causes a phase transformation between the solid states means a parent phase that causes a phase transformation while maintaining the solid state, for example, a parent phase that causes a phase transformation between a crystalline state and an amorphous state. It is done.
  • membrane which has a parent phase which produces a phase transformation between solid states is a film
  • the “matrix phase” means a phase existing in the widest range (volume) among phases constituting the film.
  • the recording layer 4 is preferably composed mainly of Ge, Sb or Te.
  • the recording layer 4 may contain Ge, Sb, and Te as main components, the recording layer 4 may contain Ge, Bi, and Te as main components, and the recording layer 4 mainly contains Al, Sb, and Te.
  • the recording layer 4 may be mainly composed of Al, Bi, and Te.
  • Examples of the combination of elements constituting the main component of the recording layer 4 include a combination of Ge, Sb, and Te, a combination of Ge, Bi, and Te, a combination of Al, Sb, and Te, Al, Bi, and Te.
  • the combination of Ge, Sb, and Te is preferable in these.
  • Examples of the constituent components of the above-described layer composed of a matrix phase that causes a phase transformation between the solid states include GeTe, Sb 2 Te 3, and Sb when the recording layer 4 is mainly composed of Ge, Sb, and Te.
  • the recording layer 4 is mainly composed of Ge, Bi, and Te
  • GeTe, Bi 2 Te 3 , Bi, etc. are exemplified
  • the recording layer 4 is composed mainly of Al, Sb, and Te. Includes AlTe, Sb 2 Te 3 , Sb, and the like.
  • the recording layer 4 is mainly composed of Al, Bi, and Te, AlTe, Bi 2 Te 3 , Bi, and the like are included.
  • the recording layer 4 includes Ge, Sb, and Te as main components will be described.
  • a layer containing Ge and a layer containing Sb are preferably stacked adjacent to each other. Furthermore, it is more preferable that the GeTe layer and the Sb 2 Te 3 layer are stacked adjacent to each other. Thereby, a superlattice structure composed of the GeTe layer and the Sb 2 Te 3 layer can be formed.
  • FIG. 2 and 3 show an example of a superlattice structure composed of a GeTe layer and an Sb 2 Te 3 layer.
  • FIG. 2 is a cross-sectional view schematically showing an example of a low-resistance superlattice structure
  • FIG. 3 is a cross-sectional view schematically showing an example of a high-resistance superlattice structure.
  • the Ge atoms existing in the GeTe layer are converted into the GeTe layer and the Sb 2 Te 3 layer by the electric energy input to the memory. It is considered that a structure similar to the crystal state can be formed as an “anisotropic crystal” (erased (recorded) state) by diffusing to the interface. This structure is considered to have a lattice structure as shown in FIG. 2 and has a lower electrical resistance than the structure before Ge atoms diffuse.
  • the Ge atoms accumulated at the interface are returned to the original GeTe layer by the electric energy input to the memory, and have an electric resistance value equivalent to a random structure conventionally called amorphous. It can be considered that it can be reduced (recorded (erased) state) to a “similar structure”.
  • This structure is considered to have a lattice structure as shown in FIG. 3, and has a higher electrical resistance than the structure shown in FIG.
  • the movement direction of Ge atoms between the two states can be made uniform. Thereby, much input energy can be utilized for the energy as work, and it becomes possible to suppress the energy dissipation amount (entropy amount) as heat. For this reason, the energy efficiency for performing the phase transformation is improved, and the characteristics of the conventional phase change RAM can be greatly improved.
  • an Sb layer composed of one or more Sb atomic layers and a GeTe layer and an Sb 2 Te 3 layer that form a superlattice structure may be alternately stacked. Thereby, data can be rewritten with less power.
  • the number of Sb atomic layers constituting the Sb layer is preferably in the range of 1 to 10. If the number of Sb atomic layers constituting the Sb layer is in the range of 1 to 10, the influence of electrons flowing from the Sb layer to other layers in the superlattice structure can be suppressed. Even if diffusion is performed from the superlattice layer containing Sb to the GeTe layer as the parent phase, the difference between the electrical resistance value before the Ge diffusion and the electrical resistance value after the diffusion can be sufficiently increased.
  • the number of Sb atomic layers constituting the Sb layer is more preferably in the range of 3 or more and 6 or less because the difference in electrical resistance value can be further increased.
  • an Sb 2 Te 3 layer formed by laminating one or more pairs of each atomic layer in the order of Te—Sb—Te—Sb—Te, and each atom in the order of Te—Ge or Ge—Te.
  • the superlattice structure is formed by stacking Sb layers composed of Sb atomic layers in this order.
  • the Sb 2 Te 3 layer may be a layer formed by laminating only one set of structural units of (Te-Sb-Te-Sb-Te), or (Te-Sb-Te-Sb-Te). ) N (where n is an arbitrary integer) may be a layer formed by laminating a plurality of such structural units.
  • the GeTe layer may be a layer formed by stacking only one set of structural units of Te—Ge or Ge—Te, or (Te—Ge) n or (Ge—Te) n (however, , N is an arbitrary integer), and may be a layer formed by laminating a plurality of such structural units.
  • the “atomic layer” means a monoatomic layer in which only one layer is two-dimensionally arranged unless otherwise specified.
  • the thickness of the film having a parent phase that causes a phase transformation between solid states is not particularly limited, but is preferably in the range of 0.1 nm to 2 nm.
  • membrane described in this specification can be measured by cross-sectional observation with a transmission electron microscope.
  • FIG. 4 shows another example of the structure of the recording layer in the solid-state memory according to the present embodiment.
  • the structure shown in FIG. 4 includes, in order from the bottom, a GeTe layer (—Ge—Te—Te—Ge—), an Sb 2 Te 2 layer (—Te—Sb—Te—Sb—Te—), and an Sb layer (—Sb—).
  • Sb-Sb- This structure is described with the c-axis of hexagonal crystal as the vertical direction, and is not a cubic crystal as shown in FIGS.
  • the thickness of the GeTe layer is about 0.79 nm
  • the thickness of the Sb 2 Te 3 layer is about 0.98 nm
  • the Sb layer (triatomic layer in FIG. 4) is 0.59 nm.
  • the movement of Ge atoms is unidirectional (that is, coherent), so that a large amount of input energy can be used as work energy, and energy dissipation as heat. It becomes possible to hold down the amount. That is, the energy efficiency for performing the phase transformation is improved.
  • the recording layer contains various types of microcrystals. For this reason, the movement of Ge atoms in the recording layer is random for each microcrystal, and the electric energy input to move the Ge atoms does not have coherency. For this reason, much thermal energy is dissipated thermodynamically outside the system.
  • the volume change that occurs during data rewriting which was 5% or more in the conventional configuration, can be reduced to 3% or less. Further, since the volume change is generated only in the uniaxial direction, composition segregation hardly occurs, and a stable repeated rewriting operation can be provided.
  • volume change buffer layer 5 is a layer that alleviates the volume change that occurs during the phase transformation of the recording layer 4.
  • the volume change buffer layer 5 is not particularly limited as long as the volume change that occurs during the phase transformation of the recording layer 4 can be mitigated, but from Ge, Sb, Te, S, Ti, Ba, Zn, Sr, Nb, and Ta.
  • An oxide which is a ferroelectric material having a piezoelectric function and which has at least one element selected from the group as a main component is preferable. Specific examples include BiTiO 3 and SrTiO 3 .
  • the melting point of the volume change buffer layer 5 is preferably higher than the melting point of each of the above parent phases in the recording layer 4. Moreover, it is preferable that the film thickness of the said volume change buffer layer 5 exists in the range of 1.0 nm or more and 20.0 nm or less.
  • the volume change buffer layer 5 is provided between the recording layer 4 and the upper electrode layer 6.
  • the volume change buffer layer 5 may be provided between the recording layer 4 and the lower electrode layer 3.
  • the volume change of the recording layer 4 caused by the phase transformation between the amorphous-like structure and the crystal structure can be suppressed to 3% or less.
  • the recording layer 4 having this superlattice structure is usually provided with an electrode layer (upper electrode layer 6 and lower electrode layer 3) or a heating layer for assisting heating. If it is, it will come into contact with the heating layer.
  • the long lattice structure is in the in-plane direction of the recording layer 4 (the substrate surface to be laminated) Although there is almost no volume change in the (parallel direction), volume expansion occurs in the stacking direction (normal direction with respect to the stacked substrate surfaces). This is due to the fact that Ge atoms move almost along the stacking direction.
  • phase change memory obtained by using a compound target having a composition of GeSbTe
  • volume expansion caused by phase transformation and accompanying internal pressure of the phase change film are generated in all directions of the phase change film. To do. For this reason, pressure is applied to a dielectric outer wall that is in contact with a small space called a cell in which a recording layer is formed, and a heating layer or electrode layer that is in contact with the upper and lower surfaces.
  • the volume expansion exceeds the yield point of the side dielectric thin film, the cell is destroyed and the memory function is lost.
  • a recording layer having a superlattice structure That is, a ferroelectric layer whose volume is electrically changed is inserted between at least one of the heating layer and the electrode layer that are in contact with the upper and lower sides, and has a superlattice structure in the normal direction to the substrate.
  • the cell can be prevented from being destroyed by driving so as to cancel the volume change of the recording layer.
  • it is possible to provide a phase change solid-state memory that is more excellent in the number of repeated recordings and erasures.
  • the solid-state memory according to the present embodiment is formed with a recording layer that forms the recording layer 4 having a superlattice structure by laminating two or more films having a parent phase that causes a phase transformation between solid states. It can be obtained by a production method including a process and a volume change buffer layer process for forming the volume change buffer layer 5.
  • the above-described film having a parent phase that causes a phase transformation between solid states is laminated by a conventionally known method such as a sputtering method or a vapor phase growth method. it can.
  • a compound target composed of Sb, GeTe, or Sb 2 Te 3 is used (or a single target), and the film formation rate per time is set in advance for sputtering.
  • the film formation rate per time is set in advance for sputtering.
  • the recording layer forming step may be performed at a temperature equal to or higher than the highest crystallization phase transition temperature among the respective films having a parent phase that causes a phase transformation between solid states.
  • the recording layer forming step may be performed at a temperature equal to or higher than the highest crystallization phase transition temperature among the respective films having a parent phase that causes a phase transformation between solid states.
  • the crystallization phase transition temperature of Sb is about 90 ° C.
  • the crystallization phase transition temperature of Sb 2 Te 3 is about 100 ° C.
  • the crystallization phase transition temperature of GeTe is 230 at the maximum. Since it is ° C., it is preferable to heat the substrate for manufacturing the superlattice at a temperature higher than 230 ° C. at least. As a result, the temperature of all the formed films can be maintained at a temperature higher than 230 ° C., and after the film formation, the atomic movement direction during rewriting of Ge atoms can be aligned substantially vertically with respect to the substrate. It becomes possible.
  • the temperature at the time of preparing the superlattice structure is higher than the highest crystallization phase transition temperature of each parent phase and within the range below the lowest melting point among the melting points of each parent phase, or each It is more preferable that the temperature be higher than the highest crystallization phase transition temperature of the parent phase and not higher than the melting point of the compound having a composition constituting an artificial superlattice structure.
  • the number of rewrites is further improved, and a rewrite operation can be performed with lower power.
  • the “crystallization phase transition temperature” means a temperature at which a phase transition from an amorphous state to a crystalline state, specifically, a temperature measured by a suggested thermal analyzer.
  • the “melting point of each matrix” can be determined by a suggested thermal analyzer, and the “melting point of a compound having a composition constituting a superlattice structure” can be determined by a suggested thermal analyzer.
  • volume change buffer layer step is performed by a method such as reactive sputtering using an argon-oxygen mixed gas, using a target having a composition constituting the volume change buffer layer 5, for example. Can do.
  • a polycrystalline ferroelectric layer can be formed by setting the substrate temperature to 230 ° C. or higher.
  • the lower electrode layer 3 is laminated on the substrate 1 by sputtering, the recording layer 4 and the volume change buffer layer 5 are laminated, and then the upper electrode layer 6 is laminated by sputtering or the like.
  • a solid-state memory composed of the substrate 1 / the lower electrode layer 3 / the recording layer 4 / the volume change buffer layer 5 / the upper electrode layer 6 can be manufactured.
  • electric energy is supplied to the recording layer through each electrode layer, whereby data can be written and read.
  • the recording layer of the solid-state memory has Ge, Sb, and Te as main components.
  • the recording layer of the solid-state memory has Ge, Bi, and Te as main components.
  • Al, Sb, and Te are the main components
  • Al, Bi, and Te are the main components.
  • the heating layer is a layer formed auxiliary between the recording layer 4 having a superlattice structure and the lower electrode or the upper electrode layer. By inserting this layer, the recording layer 4 is heated. It is a layer that assists in increasing the temperature of the recording phase 4 so that a crystallized or amorphous-like structure can be easily formed.
  • the material constituting the heating layer generally includes tungsten, a compound containing tungsten, or the like, and can be laminated in the same manner as the electrode layer by sputtering or the like.
  • Example 1 A phase change RAM was fabricated with a basic structure of a general self-resistance heating type.
  • a substrate temperature during film formation is set to 250 ° C. on a Si substrate in advance by using a photoresist, TiN is used as an electrode, and pure metals (purity: 99) of Ge, Sb, and Te having a diameter of 2 inches are used.
  • the following superlattice was fabricated using a helicon wave type RF sputtering apparatus in which a target composed of .99%) was placed.
  • the superlattice was formed using Ar gas under a pressure condition of 0.47 Pa. 12.5 W was added to the Te target, 12.8 W was added to the Sb target, and 45 W was added to the Ge target. In addition, 20 W was added to the coil for plasma stabilization arranged immediately above each target. The distance between the superlattice fabrication substrate and the target is 200 mm. Under these conditions, TiN was used for the electrode, and 20 superlattices made of [—Te—Sb—Te—Sb—Te — / — Ge—Te—Te—Ge—] were laminated on the recording film. The total thickness of the recording film made of the superlattice was 35 nm. The thickness of each mother layer was about 0.8 nm for the [—Te—Sb—Te—Sb—Te—] layer and about 1.0 nm for the [—Ge—Te—Te—Ge—] layer. It was.
  • a BaTiO 3 thin film having a thickness of 20 nm was formed on the recording film at 0.47 Pa in an oxygen-argon mixed gas atmosphere using a target having a BaTiO 3 composition. Further, a TiN thin film having a thickness of 100 nm was formed at 0.47 Pa in a nitrogen-argon mixed gas atmosphere using a target made of TiN on this, and used as an upper electrode. The cell size was 100 nm ⁇ 100 nm.
  • the GeTe layer had a crystallization transition temperature of 230 ° C. or lower, a melting point of 723 ° C., and a layer thickness (film thickness) of 0.80 nm.
  • the Sb 2 Te 3 layer had a crystallization transition temperature of about 100 ° C., a melting point of 617 ° C., and a layer thickness (film thickness) of 0.98 nm.
  • the melting point of the BaTiO 3 volume change buffer layer exceeded 900 ° C., which is the limit of the measurement device held.
  • a voltage was applied to the device programmatically, and current values during recording and erasing were measured.
  • the current value at reset (crystallization) was 0.02 mA, and erasing was possible in 10 ns.
  • the value was 10 18 times. Further, there was a difference of 500 times in the resistance value during recording and erasing.
  • a phase change RAM was fabricated by performing the same operation as in Example 1 except that the BaTiO 3 thin film serving as the volume change buffer layer was not provided.
  • the cell size was 100 nm ⁇ 100 nm.
  • a voltage was applied to the device programmatically, and current values during recording and erasing were measured.
  • the current value at the time of resetting (crystallization) was 0.02 mA
  • a 10 ns pulse was used, and the number of times of recording / erasing was measured in the same manner as in the example, and the value was 10 16 times.
  • the resistance value during recording and erasing was 350 times different.
  • the volume change due to the phase transformation is alleviated by the volume change buffer layer.
  • the number of rewrites could be improved by 2 digits or more.
  • the solid-state memory of the present invention has a lower current value required for data recording and erasure, and can rewrite data more times. For this reason, it can utilize suitably as various solid-state memories.

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

　より多くの回数データを繰り返し書き換えることができる固体メモリを実現する。本発明の固体メモリは、記録層４と、上部電極層６と、下部電極層３とを備える固体メモリであり、上記記録層４は、固体状態間で相変態を生じる母相を有する層を２以上含み、２以上の上記層は超格子構造を構成しており、上記上部電極層６と上記記録層４との間に、上記記録層４の相変態時に生じる体積変化を緩和する体積変化緩衝層５を更に備える。

Description

固体メモリ
　本発明は、相変態を利用して、その結晶とアモルファスとの間に生じる電気抵抗の相違をデータとして記録及び消去する固体メモリに関するものであり、特に、相変化ＲＡＭ（Random Access Memory）（ＰＲＡＭ（Phase-change Random Access Memory））に関するものである。
　従来から、超高密度のメモリを実現するため、Ｔｅを含むカルコゲン化合物の結晶状態とアモルファス状態との一次相変態と呼ばれる変化で生じる物理的特性変化を利用してデータの記録及び消去を行う相変化ＲＡＭが検討されてきた（例えば、下記特許文献１、非特許文献１、２参照）。
　上記相変化ＲＡＭに用いる記録材料としては、電極間に、化合物組成からなるターゲットを用いて、スパッタリング等の真空成膜法を利用して形成される、１層からなる合金薄膜が通常用いられていた。このため、上記合金薄膜の厚さは２０～５０ｎｍとなり、上記合金薄膜は単結晶ではなく、多結晶から構成されていた。
　ここで、Ｔｅを含むカルコゲン化合物の結晶構造及びアモルファス構造に関しては、１９８０年後半頃から、その構造解析がエックス線等を用いて調べられてきた。しかしながら、Ｔｅとその化合物を構成する原子の１つであるＳｂ原子とは、原子番号が隣接しており、電子数が一個しか異ならない。このため、エックス線回折や電子線回折では、その区別がほとんどつかず、詳細な結晶構造については２００４年まで不明であった。
　このため、既に商品化されている書き換え型の光ディスクにおいて用いられている、特性が非常に良好であることが実験的に知られていたＧｅＳｂＴｅ（２２５組成）と呼ばれる化合物、及び擬二元組成化合物と類似する化合物（ＧｅＴｅ－Ｓｂ２Ｔｅ３と類似する化合物、２２５、１４７、１２５組成）の結晶構造に関しては、岩塩構造をとり、そのＮａが占めるサイト（これをａサイト）をＴｅが占めるが、残りのＣｌが占めるサイト（ｂサイト）をＧｅ又はＳｂが占め、その配置はランダムであると考えられていた（例えば、非特許文献３参照）。
　しかしながら、放射光軌道装置等を用いてＧｅＳｂＴｅ化合物の構造解析が詳細に検討され、Ｔｅを含むカルコゲン化合物の構造は、以下の点で従来の構造とは異なっていることが発見された（例えば、非特許文献４参照）。
　具体的には、（１）結晶相において、Ｇｅ原子とＳｂ原子とがＮａＣｌ型の単純立方格子内でＣｌの位置（（ｂ）サイト）を占める配列は、これまで考えられていたような「ランダム」状態ではなく、原子の配列位置が正確に「決定」されており、格子は歪んでいること（図５参照）、（２）アモルファス状態は、完全なランダムではなく、結晶格子内部のＧｅ原子が中心位置（わずかにずれて強誘電的である）から０．２ÅほどＴｅ原子側に移動した配置をとり、そのユニットを維持したままでねじ曲がった構造をもつこと（図６参照）、（３）このねじ曲がったユニットが復元することで高速スイッチングが安定に繰り返されること（図７参照）、が発見された。
　尚、図７中、左側の構造が図５に示す構造に対応しており、右側の構造が図６に示す構造に対応している。
特開２００２－２０３３９２号公報（２００２年７月１９日公開）
奥田昌宏監修、「次世代光記録技術と材料」、シーエムシー出版、２００４年１月３１日発行、ｐ１１４ 角田義人監修、「光ディスクストレージの基礎と応用」、電子情報通信学会編、平成１３年６月１日初版第３刷発行、ｐ２０９ Ｎ．Ｙａｍａｄａ　＆　Ｔ．Ｍａｔｓｕｎａｇａ，　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ，　８８，　（２０００）　ｐ７０２０－７０２８ Ａ．Ｋｏｌｏｂｏｖ　ｅｔ　ａｌ．　Ｎａｔｕｒｅ　Ｍａｔｅｒｉａｌｓ　３　（２００４）　ｐ７０３
　しかしながら、データの記録及び消去に必要な電流値がより低く、より多くの回数データを繰り返し書き換えることができる固体メモリが望まれている。
　尚、上記従来の構成における書き換え回数の制限要因としては、記録膜の高温での熱流動と、その後生ずる膜全体の変形が主要なものと考えられている（例えば、非特許文献２参照）。
　本発明は、上記の問題点に鑑みてなされたものであり、その目的は、より多くの回数データを繰り返し書き換えることができる固体メモリを実現することにある。
　本発明者は上記課題を解決するために鋭意検討を行った。具体的には、本発明者は、以下のように考えた。
　相変化ＲＡＭにおけるデータの記録／消去は、記録材料であるＴｅを含むカルコゲン化合物の結晶状態とアモルファス状態の一次相変態により生じる物理的特性変化に基づいて行われている。しかしながら、その記録薄膜は、単結晶ではなく、多結晶から構成されているため、抵抗値にバラツキがあり、相転移の際に発生する体積変化が大きくなり、その結果、データの記録及び消去に必要な電流値が高くなり、記録読み出し回数に制限が生じていると考えた。
　そして、本発明者は、上記考えに基づいて、複数の膜を積層させてＧｅとＴｅとを含むカルコゲン化合物の超格子構造を相変化ＲＡＭの記録層に形成することにより、Ｇｅを含むＴｅ合金と類似した書き込み読み出し原理に基づき、微結晶間の界面電気抵抗を極力低減させ、且つ繰り返し書き換え回数を大幅に向上させることが可能であることを見出した。
　更には、本発明者は、メモリ機能を有する上記記録層が２～５％程度の体積変化をすることで生じる、電極層の機械的疲労を低減するために、誘電体層、特に強誘電体からなる薄膜層を上記記録層とその上下に配置された加熱層あるいは電極層との間に挿入し、固体メモリ層の記録及び消去時に発生する体積変化とは逆向きに同程度の体積変化を発生させ、固体メモリ全体としての体積変化を相殺することで、繰り返し記録及び消去回数を格段に向上させることが可能であることを見出し、本発明を完成するに至った。
　即ち、本発明に係る固体メモリは、上記課題を解決するために、記録層と、電極層とを備える固体メモリであり、上記記録層は、固体状態間で相変態を生じる母相を有する層を２以上含み、２以上の上記層は超格子構造を構成しており、上記電極層と上記記録層との間に、上記記録層の相変態時に生じる体積変化を緩和する体積変化緩衝層を更に備えることを特徴としている。
　上記構成によれば、上記記録層が超格子構造を構成しているため、データの記録及び消去時の記録層における原子の移動方向を制御することが可能となる。このため、多くの入力エネルギーが上記原子の移動に利用され、熱としてのエネルギー放出量を抑制することが可能となり、相変態を行うためのエネルギー効率が向上する。また、書き換え時に発生する、記録層の体積変化を低減でき、組成偏析の生じない安定した繰り返し書き換え動作を実現することができる。
　更には、上記記録層の相変態時に生じる体積変化を緩和する体積変化緩衝層を備えているため、上記記録層の体積変化を相殺することができ、記録層の体積変化をより低減できる。
　従って、上記構成によれば、データの記録及び消去に必要な電流値がより低く、より多くの回数でデータを繰り返し書き換えることができる固体メモリを提供することができるという効果を奏する。
　本発明に係る固体メモリでは、上記電極層と体積変化緩衝層との間に、記録層に熱を加える加熱層を更に備えることが好ましい。
　上記構成によれば、記録層における結晶化若しくはアモルファス類似構造を形成し易くすることができるため、データの記録及び消去に必要な電流値がより低く、より多くの回数でデータを繰り返し書き換えることができる固体メモリを提供することができる。
　本発明に係る固体メモリでは、上記記録層は、Ｇｅ、Ｓｂ又はＴｅを主成分としていることが好ましい。
　上記構成によれば、データの記録及び消去に必要な電流値がより低く、より多くの回数でデータを繰り返し書き換えることができる固体メモリを提供することができる。
　本発明に係る固体メモリでは、上記体積変化緩衝層の融点は、上記各母相の融点よりも高いことが好ましい。
　上記構成によれば、データの記録及び消去に必要な電流値がより低く、より多くの回数でデータを繰り返し書き換えることができる固体メモリを提供することができる。
　本発明に係る固体メモリでは、上記体積変化緩衝層は、Ｇｅ、Ｓｂ、Ｔｅ、Ｓ、Ｔｉ、Ｂａ、Ｚｎ、Ｓｒ、Ｎｂ及びＴａからなる群から選択される少なくとも１つの元素を主成分とする酸化物誘電体からなることが好ましい。
　上記構成によれば、データの記録及び消去に必要な電流値がより低く、より多くの回数でデータを繰り返し書き換えることができる固体メモリを提供することができる。
　本発明に係る固体メモリでは、上記記録層は、母相を有する上記層として、ＧｅＴｅ層とＳｂ２Ｔｅ３層とが隣接して積層していることが好ましい。
　上記方法によれば、データの記録及び消去に必要な電流値がより低く、より多くの回数データを繰り返し書き換えることができる固体メモリを提供することができる。
　本発明に係る固体メモリでは、上記記録層は、１以上のＳｂ原子層からなるＳｂ層と、超格子構造を形成するＧｅＴｅ層及びＳｂ２Ｔｅ３層とが、交互に積層していることが好ましい。
　上記方法によれば、データの記録及び消去に必要な電流値がより低い固体メモリを提供することができる。
　本発明に係る固体メモリでは、上記体積変化緩衝層の膜厚が１．０ｎｍ以上２０．０ｎｍ以下の範囲内であることが好ましい。
　上記構成によれば、繰り返し記録消去による上部電極と超格子層との界面剥離あるいは接触抵抗の変動を著しく低減でき、記録消去回数の大幅な改善が可能となる。
　本発明に係る固体メモリでは、上記記録層における２以上の上記層の各膜厚が０．１ｎｍ以上２ｎｍ以下の範囲内であることが好ましい。
　上記構成によれば、データの記録及び消去に必要な電流値がより低い固体メモリを提供することができる。
　本発明に係る固体メモリは、以上のように、記録層が、固体状態間で相変態を生じる母相を有する層を２以上含み、２以上の上記層は超格子構造を構成しており、上記電極層と上記記録層との間に、上記記録層の相変態時に生じる体積変化を緩和する体積変化緩衝層を更に備えることを特徴としている。
　このため、より多くの回数でデータを繰り返し書き換えることができる固体メモリを提供することができるという効果を奏する。
本実施の形態に係る固体メモリの概略構成を示す断面図である。 本実施の形態に係る固体メモリにおける記録層の低抵抗超格子構造の一例を模式的に示す断面図である。 本実施の形態に係る固体メモリにおける記録層の高抵抗超格子構造の一例を模式的に示す断面図である。 本実施の形態に係る固体メモリにおける記録層の超格子構造の一例を模式的に示す断面図である。 従来の固体メモリにおけるＧｅ－Ｓｂ－Ｔｅ合金結晶構造の一例を模式的に示す平面図である。 従来の固体メモリにおけるＧｅ－Ｓｂ－Ｔｅ合金アモルファス構造の一例を模式的に示す平面図である。 従来の固体メモリにおけるＧｅ－Ｓｂ－Ｔｅ合金における高速スイッチングを模式的に示す斜視図である。
　本発明の実施の一形態について説明すれば、以下の通りである。尚、本明細書における「主成分」とは、最も多く含有している成分を意味する。つまり、「Ｇｅ、Ｓｂ又はＴｅを主成分とした記録層」とは、記録層において、Ｇｅ、Ｓｂ、Ｔｅの何れかの含有量が最も多いことを意味する。
　１．固体メモリ
　図１は、本実施の形態に係る固体メモリの概略構成を示す断面図である。
　本実施の形態に係る固体メモリは、図１に示すように、記録層４と、上部電極層（電極層）６及び下部電極層（電極層）３とを備え、上部電極層６と記録層４との間に、記録層４の相変態時に生じる体積変化を緩和する体積変化緩衝層５を更に備える。また、本実施の形態に係る固体メモリは、更に、基板１、セル２を備える。
　上記電極層（上部電極層６、下部電極層３）を構成する材料としては、ＴｉＮ、Ｗ等が挙げられる。また、基板１を構成する材料としては、Ｓｉが挙げられる。
　（１－１）記録層
　上記記録層４は、固体状態間で相変態を生じる母相を有する層を２以上含み、２以上の当該層は超格子構造を構成している。
　ここで、「超格子」とは、複数の種類の結晶格子の重ね合わせにより、基本単位格子より長い周期構造を有する結晶格子であり、「超格子構造」とは、このような結晶格子の構造を意味する。
　固体状態間で相変態を生じる母相とは、固体状態を維持したままで相変態を生じる母相を意味し、例えば、結晶状態と非結晶状態との間で相変態を生じる母相が挙げられる。また、固体状態間で相変態を生じる母相を有する膜は、固体状態間で相変態を生じる相のみからなる膜であることが好ましい。
　尚、上記「母相」とは、膜を構成する相の中で最も広い範囲（体積）で存在している相を意味する。
　上記記録層４は、Ｇｅ、Ｓｂ又はＴｅを主成分としていることが好ましい。また、上記記録層４はＧｅ、Ｓｂ及びＴｅを主成分としていてもよく、上記記録層４はＧｅ、Ｂｉ及びＴｅを主成分としていてもよく、上記記録層４はＡｌ、Ｓｂ及びＴｅを主成分としていてもよく、上記記録層４はＡｌ、Ｂｉ及びＴｅを主成分としていてもよい。
　上記記録層４の主成分を構成する元素の組合せとしては、ＧｅとＳｂとＴｅとの組合せや、ＧｅとＢｉとＴｅの組合せや、ＡｌとＳｂとＴｅとの組合せや、ＡｌとＢｉとＴｅとの組合せ等が挙げられ、これらの中ではＧｅとＳｂとＴｅとの組合せが好ましい。
　固体状態間で相変態を生じる母相からなる上記層の構成成分としては、上記記録層４がＧｅ、Ｓｂ及びＴｅを主成分とする場合には、ＧｅＴｅ、Ｓｂ２Ｔｅ３、Ｓｂ等が挙げられ、上記記録層４がＧｅ、Ｂｉ及びＴｅを主成分とする場合には、ＧｅＴｅ、Ｂｉ２Ｔｅ３、Ｂｉ等が挙げられ、上記記録層４がＡｌ、Ｓｂ及びＴｅを主成分とする場合には、ＡｌＴｅ、Ｓｂ２Ｔｅ３、Ｓｂ等が挙げられ、上記記録層４がＡｌ、Ｂｉ及びＴｅを主成分とする場合には、ＡｌＴｅ、Ｂｉ２Ｔｅ３、Ｂｉ等が挙げられる。
　以下、本実施の形態の一例として、記録層４がＧｅ、Ｓｂ及びＴｅを主成分としている場合について説明する。
　上記記録層４では、Ｇｅを含む層とＳｂを含む層とが隣接して積層していることが好ましい。更には、ＧｅＴｅ層とＳｂ２Ｔｅ３層とが隣接して積層していることがより好ましい。これにより、ＧｅＴｅ層とＳｂ２Ｔｅ３層とにより構成される超格子構造を形成することができる。
　図２、３に、ＧｅＴｅ層とＳｂ２Ｔｅ３層とにより構成される超格子構造の例を示す。図２は、低抵抗超格子構造の一例を模式的に示す断面図であり、図３は、高抵抗超格子構造の一例を模式的に示す断面図である。
　ＧｅＴｅ層とＳｂ２Ｔｅ３層との積層により構成される上記超格子構造では、メモリに入力される電気エネルギーにより、ＧｅＴｅ層内に存在するＧｅ原子を当該ＧｅＴｅ層とＳｂ２Ｔｅ３層との界面に拡散させ、結晶状態と同様の構造を「異方性をもった結晶」として形成させること（消去（記録）状態）ができると考えられる。当該構造では、図２に示すような格子構造を有していると考えられ、Ｇｅ原子が拡散する前の構造と比較して電気抵抗が低くなる。
　また、界面に蓄積された上記Ｇｅ原子を、メモリに入力される電気エネルギーにより、元のＧｅＴｅ層内に戻し、従来、アモルファスと呼ばれてきたランダム構造と同等の電気抵抗値を有する「アモルファスに類似した構造」に還元すること（記録（消去）状態）ができると考えられる。当該構造では、図３に示すような格子構造を有していると考えられ、図２に示す構造と比較して電気抵抗が高くなる。
　ここで、本実施の形態に係る固体メモリでは、上記記録層４に、超格子構造が形成されているため、上記２つの状態間におけるＧｅの原子の移動方向を揃えることができる。これにより、仕事としてのエネルギーに多くの入力エネルギーを利用することができ、熱としてのエネルギー散逸量（エントロピー量）を押さえることが可能となる。このため、相変態を行うためのエネルギー効率が向上し、これまでの相変化ＲＡＭの特性を大幅に改善することができる。
　また、上記記録層４では、１以上のＳｂ原子層からなるＳｂ層と、超格子構造を形成するＧｅＴｅ層及びＳｂ２Ｔｅ３層とが交互に積層してもよい。これにより、より少ない電力でデータの書き換えができる。
　上記Ｓｂ層を構成するＳｂ原子層の数は１以上１０以下の範囲内であることが好ましい。上記Ｓｂ層を構成するＳｂ原子層の数が１以上１０以下の範囲内であれば、超格子構造においてＳｂ層から他の層へ流れ込む電子の影響を抑制することができるため、Ｇｅ原子が、Ｓｂを含む超格子層から母相であるＧｅＴｅ層に拡散しても、Ｇｅ拡散前の電気抵抗値と拡散後の電気抵抗値との差を十分に大きくすることができる。上記Ｓｂ層を構成するＳｂ原子層の数は、電気抵抗値の差をより大きくできるため、３以上６以下の範囲内であることがより好ましい。
　更には、上記記録層では、Ｔｅ－Ｓｂ－Ｔｅ－Ｓｂ－Ｔｅの順に各原子層が１組以上積層して形成されるＳｂ２Ｔｅ３層と、Ｔｅ－Ｇｅ又はＧｅ－Ｔｅの順に各原子層が１組以上積層して形成されるＧｅＴｅ層と、Ｔｅ－Ｓｂ－Ｔｅ－Ｓｂ－Ｔｅの順に各原子層が１組以上積層して形成されるＳｂ２Ｔｅ３層と、１以上１０以下のＳｂ原子層からなるＳｂ層と、がこの順に積層していることにより、上記超格子構造を形成していることが好ましい。
　上記Ｓｂ２Ｔｅ３層は、（Ｔｅ－Ｓｂ－Ｔｅ－Ｓｂ－Ｔｅ）の構成単位を１組のみ積層して形成される層であってもよいし、（Ｔｅ－Ｓｂ－Ｔｅ－Ｓｂ－Ｔｅ）ｎ（但し、ｎは任意の整数）のように当該構成単位が複数組積層して形成される層であってもよい。
　上記ＧｅＴｅ層も同様に、Ｔｅ－Ｇｅ又はＧｅ－Ｔｅの構成単位を１組のみ積層して形成される層であってもよいし、（Ｔｅ－Ｇｅ）ｎ又は（Ｇｅ－Ｔｅ）ｎ（但し、ｎは任意の整数）のように当該構成単位が複数組積層して形成される層であってもよい。
　尚、本明細書では、「原子層」とは、特に断らない限り、原子が１層だけ二次元的に並んだ単原子層を意味する。
　本実施の形態に係る固体メモリでは、固体状態間で相変態を生じる母相を有する上記膜の厚さは特には限定されないが０．１ｎｍ以上２ｎｍ以下の範囲内であることが好ましい。尚、本明細書で記載している各膜の膜厚は、透過型電子顕微鏡による断面観察により測定することができる。
　図４に、本実施の形態に係る固体メモリにおける記録層の構造の別の一例を示す。図４に示す構造は、下から順に、ＧｅＴｅ層（－Ｇｅ－Ｔｅ－Ｔｅ－Ｇｅ－）、Ｓｂ２Ｔｅ２層（－Ｔｅ－Ｓｂ－Ｔｅ－Ｓｂ－Ｔｅ－）、Ｓｂ層（－Ｓｂ－Ｓｂ－Ｓｂ－）を含む。尚、この構造は六方晶のｃ軸を縦方向として記載してあり、図５、図６に示すような立方晶ではない。ここで、ＧｅＴｅ層の厚さは、約０．７９ｎｍ、Ｓｂ２Ｔｅ３層の厚さは、約０．９８ｎｍ、Ｓｂ層（図４では３原子層）は０．５９ｎｍである。
　図４に示す超格子構造においても、Ｇｅの原子の動きは一方向であり（つまり、コヒーレント性をもつ）、仕事としてのエネルギーに多くの入力エネルギーを利用することができ、熱としてのエネルギー散逸量を押さえることが可能となる。つまり、相変態を行うためのエネルギー効率が向上する。
　尚、ＧｅＳｂＴｅのある組成からなる化合物ターゲットを用いて１層の記録層を作製した場合には、記録層には様々な種類の微結晶が含まれることになる。このため、記録層でのＧｅ原子の動きは微結晶毎にランダムであり、Ｇｅ原子を移動させるために投入される電気エネルギーはコヒーレント性をもたない。このため、熱力学的に多くの熱エネルギーが系外に対して散逸されることになる。
　図２、図３、並びに図４に示す超格子構造では、アモルファス類似構造を用いることで、従来の構成では５％以上であった、データの書き換え時に生じる体積変化を３％以下に低減できる。また、体積変化を一軸方向にのみ発生させることになるので、組成偏析が生じ難く、安定した繰り返し書き換え動作を提供できる。
　（１－２）体積変化緩衝層
　上記体積変化緩衝層５は、記録層４の相変態時に生じる体積変化を緩和する層である。
　上記体積変化緩衝層５としては、記録層４の相変態時に生じる体積変化を緩和することができれば特に限定されないが、Ｇｅ、Ｓｂ、Ｔｅ、Ｓ、Ｔｉ、Ｂａ、Ｚｎ、Ｓｒ、Ｎｂ及びＴａからなる群から選択される少なくとも１つの元素を主成分とする、圧電機能を有する強誘電体である酸化物が好ましく、具体的には、ＢｉＴｉＯ３、ＳｒＴｉＯ３等が挙げられる。
　体積変化緩衝層５の融点は、記録層４における上記各母相の融点よりも高いことが好ましい。また、上記体積変化緩衝層５の膜厚は１．０ｎｍ以上２０．０ｎｍ以下の範囲内であることが好ましい。
　尚、図１に示す固体セルでは、体積変化緩衝層５は、記録層４と上部電極層６との間に設けられているが、これに限るものではない。体積変化緩衝層５を、記録層４と下部電極層３との間に設けてもよい。
　上述したように、記録層４に超格子構造を形成することによって、アモルファス類似構造と結晶構造間の相変態によって生じる記録層４の体積変化を３％以下に押さえることは可能である。しかしながら、一般的な相変化固体メモリの形態では、この超格子構造からなる記録層４は通常、電極層（上部電極層６、下部電極層３）、あるいは加熱を補助するための加熱層を設けている場合には当該加熱層と接触することになる。
　上記、ＧｅＴｅ層、Ｓｂ２Ｔｅ３層、あるいはこの他にＳｂ層を積層した超格子構造が相変態を生じるとき、当該長格子構造は、記録層４の面内方向（積層される基板面と平行な方向）にはほとんど体積変化を伴わないが、積層方向（積層される基板面に対して法線方向）には体積膨張をする。これはＧｅ原子がほとんど積層方向に沿って移動することに起因する。
　これに対して、ＧｅＳｂＴｅのある組成からなる化合物ターゲットを用いて得られる従来の相変化メモリでは、相変態によって生じる体積膨張及びそれに伴う相変化膜の内部圧力は、相変化膜のあらゆる方向に発生する。このため、記録層が形成されるセルと呼ばれる小さな空間と側面で接触する誘電体外壁、及び上下面で接触する加熱層若しくは電極層に圧力は加わる。体積膨張が側面の誘電体薄膜の降伏点を超えるとセルは破壊され、メモリ機能を失う。
　しかし、この問題は超格子構造を有する記録層を用いることで解決できる。すなわち、上下に接触する加熱層若しくは電極層の少なくとも何れか一方との間に体積が電気的に変化する強誘電体層を挿入し、基板に対して法線方向への、超格子構造を有する記録層の体積変化を相殺するように駆動させることによってセルの破壊を防止できる。その結果、繰り返し記録及び消去回数により優れた相変化固体メモリを提供できる。
　２．固体メモリの製造方法
　本実施の形態に係る固体メモリは、固体状態間で相変態を生じる母相を有する膜を２以上積層させることにより超格子構造を有する上記記録層４を形成する記録層形成工程と、体積変化緩衝層５を形成する体積変化緩衝層工程と、を含む製造方法により得ることができる。
　（２－１）記録層形成工程
　記録層形成工程では、固体状態間で相変態を生じる母相を有する上記膜の積層を、スパッタリング法、気相成長法等の従来公知の方法により行うことができる。
　例えば、スパッタリング法により形成させる場合では、Ｓｂ、ＧｅＴｅあるいはＳｂ２Ｔｅ３から構成された化合物ターゲットをそれぞれ用いて（あるいは単体のターゲットそれぞれを用いて）、予め時間当りの膜形成速度をスパッタリングのための投入電力パワーに対して測定しておくことにより、成膜時間を管理するだけで簡単にこれらの膜からなる超格子構造を構成することができる。
　本実施の形態に係る固体メモリの製造方法では、上記記録層形成工程を、固体状態間で相変態を生じる母相を有する上記各膜の中で最も高い結晶化相転移温度以上で行うことが好ましい。つまり、超格子構造を作製するときには、形成された全ての膜の温度を、それぞれの膜の母相が有する固有の結晶化相転移温度以上に維持しながら予め結晶状態化しておくことが好ましい。
　これにより、一部に不十分な結晶状態が発生し、母相間の界面張力のバランスが不安定になったり、Ｇｅの原子移動の方向にぶれが生じたりしてしまうことを抑制することができる。このため、データの書き換え回数がより向上し、より低い電力で書き換え動作が可能となる。
　例えば、図４に例示した構造の場合では、Ｓｂの結晶化相転移温度は約９０℃、Ｓｂ２Ｔｅ３の結晶化相転移温度は約１００℃、ＧｅＴｅの結晶化相転移温度は最大でも２３０℃であるため、超格子を作製するための基板を最低でも２３０℃より高い温度で加熱することが好ましい。これによって、形成された全ての膜の温度を２３０℃より高い温度に維持することができ、成膜後、Ｇｅ原子の書き換え時の原子移動方向を、基板に対してほぼ上下方向に揃えることが可能となる。
　特に、超格子構造作製時の温度を、各母相が有する結晶化相転移温度の中で一番高い温度以上、且つ各母相の融点の中で一番低い融点以下の範囲内、又は各母相が有する結晶化相転移温度の中で一番高い温度以上、且つ人工的な超格子構造を構成する組成を有する化合物の融点以下の範囲内とすることがより好ましい。これにより、書き換え回数が更に向上し、更に低い電力で書き換え動作が可能である。
　尚、「結晶化相転移温度」とは非結晶状態から結晶状態に相転移する温度を意味し、具体的には示唆熱分析装置により測定される温度である。
　また、「各母相の融点」は、示唆熱分析装置により求めることができ、「超格子構造を構成する組成を有する化合物の融点」は、示唆熱分析装置により求めることができる。
　（２－２）体積変化緩衝層工程
　上記体積変化緩衝層工程は、例えば、体積変化緩衝層５を構成する組成のターゲットを用いて、アルゴン－酸素混合ガスによる反応性スパッタリング等の手法により行うことができる。例えば、上記体積変化緩衝層５の製膜の際に、基板温度を２３０℃以上とすれば、多結晶の強誘電体層を形成できる。
　（２－３）その他
　記録層４や体積変化緩衝層５以外の、電極層や、データをメモリに読み書きする構成等については、従来技術（例えば、特許文献１等）と同様の構成を採用することができ、従来技術と同様の方法により製造することができる。
　例えば、基板１上に、下部電極層３をスパッタリング等により積層させ、その後、上述した記録層４、体積変化緩衝層５をそれぞれ積層させ、続いて、上部電極層６をスパッタリング等により積層させることにより、基板１／下部電極層３／記録層４／体積変化緩衝層５／上部電極層６から構成される固体メモリを製造することができる。当該固体メモリでは、各電極層を介して記録層へ電気エネルギーが供給され、これによりデータの書き込み及び読み出しを行うことができる。
　尚、上述の説明では、固体メモリの記録層が、ＧｅとＳｂとＴｅとを主成分としている場合について主に説明したが、固体メモリの記録層がＧｅとＢｉとＴｅとを主成分としている場合や、ＡｌとＳｂとＴｅとを主成分としている場合や、ＡｌとＢｉとＴｅとを主成分としている場合についても同様の効果を奏する。
　つまり、ＧｅとＢｉとＴｅとを主成分としている場合では、上述のＳｂをＧｅに置き換えればほぼ同様の効果を奏し、ＡｌとＳｂとＴｅとを主成分としている場合では、上述のＧｅをＡｌに置き換えればほぼ同様の効果を奏し、ＡｌとＢｉとＴｅとを主成分としている場合では、上述のＳｂをＧｅと置き換え、且つ上述のＧｅをＡｌに置き換えればほぼ同様の効果を奏する。
　また、上述の説明では、加熱層を備えていない場合について主に説明したが、体積変化緩衝層５と上部電極層６との間に、加熱層を備えていても、ほぼ同様の効果を奏する。尚、加熱層とは、超格子構造からなる記録層４と、下部電極若しくは上部電極層との間に補助的に形成される層であり、この層を挿入することで、記録層４に熱を加えることができ、記録相４の温度を上げて結晶化若しくはアモルファス類似構造を形成し易いように補助する層である。
　この場合、加熱層を構成する材料としては、タングステン、又はタングステンを含む化合物等が一般的に挙げられ、スパッタリング等により電極層と同様に積層させることができる。
　以下、実施例に基づいて本発明をより詳細に説明するが、本発明は以下の実施例に限定されるものではない。
　〔実施例１〕
　一般的な自己抵抗加熱型の基本構成により相変化ＲＡＭを作製した。
　具体的には、予めフォトレジストによってＳｉ基板上に、成膜時の基板温度を２５０℃として、電極にはＴｉＮを使用し、２インチ径のＧｅ、Ｓｂ、Ｔｅそれぞれの純金属（純度：９９．９９％）からなるターゲットを配置したヘリコン波型ＲＦスパッタリング装置を用いて以下の超格子を作製した。
　超格子は、Ａｒガスを用いて０．４７Ｐａの圧力の条件で成膜した。Ｔｅターゲットには１２．５Ｗ、Ｓｂターゲットには１２．８Ｗ、Ｇｅターゲットには４５Ｗを加えた。尚、各ターゲット直上に配置されたプラズマ安定用のコイルには２０Ｗを加えた。超格子作製基板とターゲットとの距離は２００ｍｍである。この条件で、電極にはＴｉＮを使用し、記録膜には［－Ｔｅ－Ｓｂ－Ｔｅ－Ｓｂ－Ｔｅ－／－Ｇｅ－Ｔｅ－Ｔｅ－Ｇｅ－］からなる超格子を２０層積層した。超格子からなる記録膜全体の厚さは３５ｎｍであった。尚、それぞれの母層の厚さは、［－Ｔｅ－Ｓｂ－Ｔｅ－Ｓｂ－Ｔｅ－］層が約０．８ｎｍ、［－Ｇｅ－Ｔｅ－Ｔｅ－Ｇｅ－］層が約１．０ｎｍであった。
　続いて、記録膜の上にＢａＴｉＯ３組成からなるターゲットを用いて、酸素－アルゴン混合ガス雰囲気中、０．４７ＰａでＢａＴｉＯ３薄膜を２０ｎｍ形成した。更に、この上にＴｉＮからなるターゲットを用いて、窒素－アルゴン混合ガス雰囲気中、０．４７ＰａでＴｉＮ薄膜を１００ｎｍ形成し、上部電極とした。尚、セルの大きさは、１００ｎｍ×１００ｎｍであった。
　ＧｅＴｅ層の結晶化転移温度は２３０℃以下であり、融点は７２３℃、層厚（膜厚）は０．８０ｎｍであった。また、Ｓｂ２Ｔｅ３層の結晶化転移温度は約１００℃であり、融点は６１７℃、層厚（膜厚）は０．９８ｎｍであった。ＢａＴｉＯ３体積変化緩衝層の融点は保有する測定装置の限界である９００℃を超えていた。
　このデバイスに、電圧をプログラム的に与えて、記録及び消去時の電流値を測定した。その結果、リセット（結晶化）時の電流値は０．０２ｍＡで、１０ｎｓで消去が可能であった。この電流値での繰り返し記録消去回数を測定したところ、その値は１０１８回であった。また、記録及び消去時の抵抗値には５００倍の差があった。
　〔参考例１〕
　体積変化緩衝層であるＢａＴｉＯ３薄膜を設けないこと以外は、実施例１と同様の操作を行い、相変化ＲＡＭを作製した。セルの大きさは、１００ｎｍ×１００ｎｍであった。
　このデバイスに、電圧をプログラム的に与えて、記録及び消去時の電流値を測定した。その結果、リセット（結晶化）時の電流値は０．０２ｍＡ、１０ｎｓパルスを用いで実施例と同様に繰り返し記録消去回数を測定したところ、その値は１０１６回であった。また、記録及び消去時の抵抗値には３５０倍の差があった。
　以上のように、本発明に係る実施例１の固体メモリでは、体積変化緩衝層により相変態に伴う体積変化が緩和されるため、体積変化緩衝層を備えない参考例１の相変化ＲＡＭより繰り返し書き換え回数を２桁以上向上させることができた。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　本発明の固体メモリは、データの記録及び消去に必要な電流値がより低く、より多くの回数データを繰り返し書き換えることができる。このため、各種固体メモリとして好適に利用できる。
　１　　基板
　２　　セル
　３　　下部電極層（電極層）
　４　　記録層
　５　　体積変化緩衝層
　６　　上部電極層（電極層）

Claims (9)

  1. 　記録層と、電極層とを備える固体メモリであり、
    　上記記録層は、固体状態間で相変態を生じる母相を有する層を２以上含み、２以上の上記層は超格子構造を構成しており、
    　上記電極層と上記記録層との間に、上記記録層の相変態時に生じる体積変化を緩和する体積変化緩衝層を更に備えることを特徴とする固体メモリ。
  2. 　上記電極層と体積変化緩衝層との間に、記録層に熱を加える加熱層を更に備えることを特徴とする請求項１に記載の固体メモリ。
  3. 　上記記録層は、Ｇｅ、Ｓｂ又はＴｅを主成分としていることを特徴とする請求項１又は２に記載の固体メモリ。
  4. 　上記体積変化緩衝層の融点は、上記各母相の融点よりも高いことを特徴とする請求項１～３の何れか１項に記載の固体メモリ。
  5. 　上記体積変化緩衝層は、Ｇｅ、Ｓｂ、Ｔｅ、Ｓ、Ｔｉ、Ｂａ、Ｚｎ、Ｓｒ、Ｎｂ及びＴａからなる群から選択される少なくとも１つの元素を主成分とする酸化物誘電体からなることを特徴とする請求項１～４の何れか１項に記載の固体メモリ。
  6. 　上記記録層では、母相を有する上記層として、ＧｅＴｅ層とＳｂ２Ｔｅ３層とが隣接して積層していることを特徴とする請求項１～５の何れか１項に記載の固体メモリ。
  7. 　上記記録層では、１以上のＳｂ原子層からなるＳｂ層と、超格子構造を形成するＧｅＴｅ層及びＳｂ２Ｔｅ３層とが、交互に積層していることを特徴とする請求項１～６の何れか１項に記載の固体メモリ。
  8. 　上記体積変化緩衝層の膜厚が１．０ｎｍ以上２０．０ｎｍ以下の範囲内であることを特徴とする請求項１～７の何れか１項に記載の固体メモリ。
  9. 　上記記録層における２以上の上記層の各膜厚が、０．１ｎｍ以上２ｎｍ以下の範囲内であることを特徴とする請求項１～８の何れか１項に記載の固体メモリ。
PCT/JP2010/051142 2009-02-09 2010-01-28 固体メモリ Ceased WO2010090128A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009-027561 2009-02-09
JP2009027561A JP2010183017A (ja) 2009-02-09 2009-02-09 固体メモリ

Publications (1)

Publication Number Publication Date
WO2010090128A1 true WO2010090128A1 (ja) 2010-08-12

Family

ID=42542026

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2010/051142 Ceased WO2010090128A1 (ja) 2009-02-09 2010-01-28 固体メモリ

Country Status (2)

Country Link
JP (1) JP2010183017A (ja)
WO (1) WO2010090128A1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013008948A (ja) * 2011-06-23 2013-01-10 Macronix International Co Ltd ＧｅリッチなＧＳＴ−２１２相変化材料
JP2017143153A (ja) * 2016-02-09 2017-08-17 株式会社東芝 超格子メモリ及びクロスポイント型メモリ装置
JP2017143154A (ja) * 2016-02-09 2017-08-17 株式会社東芝 超格子メモリ及びクロスポイント型メモリ装置
CN109728162A (zh) * 2018-12-28 2019-05-07 中国科学院上海微系统与信息技术研究所 相变薄膜、相变存储单元及其制备方法及相变存储器
CN110061131A (zh) * 2019-04-23 2019-07-26 中国科学院上海微系统与信息技术研究所 一种相变材料、相变存储单元及其制备方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012219330A (ja) * 2011-04-08 2012-11-12 Ulvac Japan Ltd 相変化メモリの形成装置、及び相変化メモリの形成方法
JP5705689B2 (ja) * 2011-09-05 2015-04-22 株式会社アルバック 相変化メモリの形成方法、及び相変化メモリの形成装置
TWI469408B (zh) * 2012-05-07 2015-01-11 Univ Feng Chia 超薄與多層結構相變化記憶體元件
JP5957375B2 (ja) * 2012-11-30 2016-07-27 株式会社日立製作所 相変化メモリ
US9893280B2 (en) 2015-02-06 2018-02-13 Toshiba Memory Corporation Memory device

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007073779A (ja) * 2005-09-07 2007-03-22 Elpida Memory Inc 不揮発性メモリ素子及びその製造方法
JP2007157776A (ja) * 2005-11-30 2007-06-21 Toshiba Corp 半導体記録素子
JP2007184086A (ja) * 2006-01-04 2007-07-19 Samsung Electronics Co Ltd 相変化メモリ装置
JP2008042034A (ja) * 2006-08-08 2008-02-21 Sony Corp 記憶素子及び記憶装置
JP2008235863A (ja) * 2006-12-21 2008-10-02 Qimonda North America Corp ピラー相変化メモリセル
JP2010027835A (ja) * 2008-07-18 2010-02-04 Renesas Technology Corp 不揮発性記憶装置およびその製造方法
JP2010027984A (ja) * 2008-07-23 2010-02-04 Renesas Technology Corp 不揮発性記憶装置およびその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007073779A (ja) * 2005-09-07 2007-03-22 Elpida Memory Inc 不揮発性メモリ素子及びその製造方法
JP2007157776A (ja) * 2005-11-30 2007-06-21 Toshiba Corp 半導体記録素子
JP2007184086A (ja) * 2006-01-04 2007-07-19 Samsung Electronics Co Ltd 相変化メモリ装置
JP2008042034A (ja) * 2006-08-08 2008-02-21 Sony Corp 記憶素子及び記憶装置
JP2008235863A (ja) * 2006-12-21 2008-10-02 Qimonda North America Corp ピラー相変化メモリセル
JP2010027835A (ja) * 2008-07-18 2010-02-04 Renesas Technology Corp 不揮発性記憶装置およびその製造方法
JP2010027984A (ja) * 2008-07-23 2010-02-04 Renesas Technology Corp 不揮発性記憶装置およびその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013008948A (ja) * 2011-06-23 2013-01-10 Macronix International Co Ltd ＧｅリッチなＧＳＴ−２１２相変化材料
JP2017143153A (ja) * 2016-02-09 2017-08-17 株式会社東芝 超格子メモリ及びクロスポイント型メモリ装置
JP2017143154A (ja) * 2016-02-09 2017-08-17 株式会社東芝 超格子メモリ及びクロスポイント型メモリ装置
US10026895B2 (en) 2016-02-09 2018-07-17 Kabushiki Kaisha Toshiba Superlattice memory and crosspoint memory device
CN109728162A (zh) * 2018-12-28 2019-05-07 中国科学院上海微系统与信息技术研究所 相变薄膜、相变存储单元及其制备方法及相变存储器
CN110061131A (zh) * 2019-04-23 2019-07-26 中国科学院上海微系统与信息技术研究所 一种相变材料、相变存储单元及其制备方法

Also Published As

Publication number Publication date
JP2010183017A (ja) 2010-08-19

Similar Documents

Publication Publication Date Title
JP4635236B2 (ja) 固体メモリの製造方法
JP4599598B2 (ja) 固体メモリ
JP2010183017A (ja) 固体メモリ
JP4621897B2 (ja) 固体メモリ
JP2010171196A (ja) 固体メモリ及び半導体装置
JP4595125B2 (ja) 固体メモリ
JP4635235B2 (ja) 固体メモリ
JP6162031B2 (ja) 相変化メモリおよび半導体記録再生装置
JP6270600B2 (ja) 相変化メモリ
JP2007157776A (ja) 半導体記録素子
JP6505799B2 (ja) 記憶装置
JP6598166B2 (ja) 相変化材料および相変化型メモリ素子
CN101924180A (zh) 用于相变存储器的富锑Si-Sb-Te硫族化合物相变材料
CN111244271A (zh) 一种相变材料、相变存储器单元及其制备方法
WO2012117773A1 (ja) 固体メモリ
JP5466838B2 (ja) 相変化固体メモリの記録材料及び相変化固体メモリ
JP7462281B2 (ja) 不揮発性メモリ素子およびその製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 10738462

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 10738462

Country of ref document: EP

Kind code of ref document: A1