JP2017143153A - 超格子メモリ及びクロスポイント型メモリ装置 - Google Patents

超格子メモリ及びクロスポイント型メモリ装置 Download PDF

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Abstract

【課題】超格子メモリセルに接続するダイオードの存在による膜厚の増加を抑制し、且つダイオードのばらつきを抑制する。【解決手段】超格子メモリであって、第１のカルコゲン化合物層２１と該層２１とは組成の異なる第２のカルコゲン化合物層２２とを交互に積層してなる超格子構造部２０と、超格子構造部２０と電極１１との間に設けられた第１導電型の半導体層１３とを備えている。そして、半導体層１３と超格子構造部２０の一部（第１のカルコゲン化合物層）２１とでダイオード３０を構成している。【選択図】 図３

Description

本発明の実施形態は、超格子メモリ、及び超格子メモリを用いたクロスポイント型メモリ装置に関する。
近年、２つの電極間にＧｅＴｅ層とＳｂ2Ｔｅ3 層とを交互に積層し、層状結晶（ＧｅＴｅ／Ｓｂ2Ｔｅ3）中のＧｅ原子の移動により抵抗値を変化させる、超格子メモリセルが注目されている。
この種のメモリセルを用いたクロスポイント型メモリ装置では、非選択セルの誤選択防止用のｐｎ接合ダイオードを、メモリセルの一方の電極に接続する必要がある。このため、ダイオードの存在による膜厚増加を招くことになる。さらに、ダイオードのばらつきによる素子特性の劣化を招くおそれがある。
特開２０１５−２０１５１９号公報 特開２０１５−１１５３８８号公報
発明が解決しようとする課題は、超格子メモリセルに接続するダイオードの存在による膜厚の増加を抑制し、且つダイオードのばらつきを抑えることのできる超格子メモリ、及びこれを用いたクロスポイント型メモリ装置を提供することである。
実施形態の超格子メモリは、第１のカルコゲン化合物層と該層とは組成の異なる第２のカルコゲン化合物層とを交互に積層してなる超格子構造部と、前記超格子構造部と電極との間に設けられた第１導電型の半導体層と、を具備している。
第１の実施形態に係わるクロスポイント型メモリ装置の概略構成を示す斜視図である。 第１の実施形態に係わるクロスポイント型メモリ装置の回路構成を示す等価回路図である。 図１のクロスポイント型メモリ装置に用いた超格子メモリの素子構造を示す断面図である。 超格子メモリセルにおけるセット／リセット動作を説明するための模式図である。 第２の実施形態に係わるクロスポイント型メモリ装置の概略構成を示す斜視図である。 図５のクロスポイント型メモリ装置に用いた超格子メモリの素子構造を示す断面図である。 第３の実施形態に係わるクロスポイント型メモリ装置の概略構成を示す斜視図である。 図７のクロスポイント型メモリ装置に用いた超格子メモリの素子構造を示す断面図である。 超格子メモリの素子構造の変形例を示す断面図である。 相変化メモリに適用した例を示す断面図である。
以下、実施形態のクロスポイント型メモリ装置を、図面を参照して説明する。
（第１の実施形態）
図１及び図２は、第１の実施形態に係わるクロスポイント型メモリ装置の概略構成を説明するためのもので、図１は斜視図、図２は等価回路図である。
複数本のビット線（ＢＬ［BL1，BL2，…］）が互いに平行配置されている。これらのＢＬと直交するように、複数本のワード線（ＷＬ［WL1，WL2，…］）が互いに平行配置されている。そして、ＢＬとＷＬとの各交差部にそれぞれ、超格子メモリセル２０とダイオード３０とを直列接続した超格子メモリが設けられている。
なお、図１では、構成を分かり易くするために層間絶縁膜等は省略して示している。また、図中の１３はダイオード３０を形成するためのｎ型半導体層を示している。
図３（ａ）は、超格子メモリセル２０及びダイオード３０からなる超格子メモリの素子構造を示す断面図である。
基板１０上に、下部電極１１が設けられている。この下部電極１１は、図１のＷＬを成すものであり、紙面表裏方向に延在している。この下部電極１１の側部は、ＳｉＯ2 等の絶縁膜１２で埋め込まれている。なお、下部電極１１そのものをＷＬとするのではなく、ＷＬ上に下部電極１１を設けるようにしても良い。また、基板１０は、例えば半導体基板であり、この半導体基板にはメモリの書き込み及び読み出しのためのＣＭＯＳ回路等が設けられている。
下部電極１１上に、ダイオード３０及び抵抗変化型の超格子メモリセル２０が、ピラー状に設けられている。
具体的には、下部電極１１上にスパッタ法やＣＶＤ法等で、第１導電型としてのｎ型Ｓｉ層（半導体層）１３が設けられ、その上に抵抗変化型の超格子メモリセル２０が設けられている。ｎ型半導体層１３は、燐（Ｐ）ドープの水素化アモルファスＳｉである。アモルファスＳｉの代わりに低温形成によるポリＳｉを用いることも可能である。
超格子メモリセル２０は、Ｓｂ2Ｔｅ3 層（第１のカルコゲン化合物層）２１とＧｅＴｅ層（第２のカルコゲン化合物層）２２とをスパッタ法，ＣＶＤ法，ＡＬＤ法，又はＭＢＥ法等で交互に積層した超格子構造となっている。ここで、超格子メモリセル２０を構成するためのＳｂ2Ｔｅ3 層２１及びＧｅＴｅ層２２の積層数は、仕様に応じて適宜変更可能である。さらに、超格子メモリセル２０の最下層はＳｂ2Ｔｅ3 層２１となっている。
なお、ｎ型Ｓｉ層１３，Ｓｂ2Ｔｅ3 層２１，及びＧｅＴｅ層２２は、スパッタ法等で電極１１及び絶縁膜１２上に成膜された後、ＲＩＥ法等で選択エッチングすることによりピラー状に加工されている。
超格子メモリセル２０は、印加する電圧や電流によって、結晶構造の中でＧｅ原子の位置が入れ替わることを動作原理としている。そして、Ｇｅ2Ｓｂ2Ｔｅ5 などの相変化材料を用いた相変化メモリセルと比較して、低電流でのスイッチングが可能であり、低電力化に有効である。
図４に示すように、メモリセルに入力される電気エネルギーにより、ＧｅＴｅ層内に存在するＧｅ原子を当該ＧｅＴｅ層とＳｂ2Ｔｅ3 層との界面に拡散させ、結晶状態と同様の構造を「異方性を持った結晶」として形成させること（書き込み状態）ができる。Ｇｅ原子が拡散する前の構造と比較して、電気抵抗が低くなる。
また、界面に蓄積された上記Ｇｅ原子を、メモリセルに入力された電気エネルギーにより、元にＧｅＴｅ層内に戻し、従来、アモルファスと呼ばれてきたランダム構造と同等の電気抵抗値を有する「アモルファスに類似した構造」に還元すること（消去状態）ができる。この場合、電気抵抗が高くなる。
このように、結晶構造の中でＧｅ原子の位置を入れ替えることにより抵抗値を変えることによって、抵抗変化型のメモリとして機能することになる。
超格子メモリセル２０上に上部電極１４が設けられている。上部電極１４は、図１のＢＬを成すものであり、紙面左右方向に延在している。ここで、上部電極１４そのものをＢＬとするのではなく、上部電極１４上にＢＬを設けるようにしても良い。
なお、ｎ型Ｓｉ層１３及び超格子メモリセル２０の各ピラー間を埋め込むように、ＳｉＯ2 等からなる層間絶縁膜１５が設けられ、表面が平坦化されている。そして、上部電極１４は、複数の超格子メモリセル２０の上面を接続するように層間絶縁膜１５上に延在して設けられている。
本実施形態では、下部電極１１上にｎ型Ｓｉ層１３を形成しているため、ｎ型Ｓｉ層１３が超格子メモリセル２０の最下層のＳｂ2Ｔｅ3 層２１と下部電極１１との間に設けられている。ここで、超格子メモリセル２０の材料であるＳｂ2Ｔｅ3 層２１は、第２導電型層としてのｐ型半導体なので、ｎ型Ｓｉ層１３とＳｂ2Ｔｅ3 層２１との界面で薄いダイオード３０が形成される。即ち、ＷＬとＢＬとの間で、超格子メモリセル２０と直列にダイオード３０が形成されることになる。このように、互いにドーパントとならない異種材料でｐｎ接合を形成すれば、膜厚が薄くばらつきが小さいダイオード３０を形成することができる。
比較のために、図３（ｂ）に、従来の考えに基づく超格子メモリの構造を示す。超格子メモリセル２０と直列にダイオードを接続するには、ｎ型半導体層６１及びｐ型半導体層６２からなるｐｎ接合ダイオード６０を、金属電極６５を介してメモリセル２０に接続する必要がある。このため、ダイオード６０の存在による膜厚増加を招くことになる。さらに、ダイオード６０のばらつきによる素子特性の劣化を招くことになる。
このように本実施形態によれば、ＢＬとＷＬの各交差部に超格子メモリセル２０とダイオード３０との直列回路を接続することにより、クロスポイント型メモリ装置を作製することができる。
そしてこの場合、ｎ型Ｓｉ層１３を１層追加するのみでダイオード３０を形成できるため、ダイオード形成のためのプロセスを簡便化することができる。さらに、超格子メモリセル２０の一部をダイオード３０の一部として使用することにより、セル厚さが薄く、ばらつきの小さなダイオードを作製することができる。従って、ｐｎ接合のためにｎ型半導体層とｐ型半導体層を積層する場合に比して、ダイオード３０の薄膜化及びばらつきの低減をはかることができる。これは、ダイオードを別途作製する場合と比較して、ダイオード込みのメモリセルの厚さを薄くできることになり、３次元メモリ等の高集積化に適している。
なお、本実施形態のように、互いにドーパントとならない異種材料でｐｎ接合を形成することにより、ばらつきが小さいダイオードを作製することができる。さらに、ｎ型Ｓｉ層１３のみの形成でダイオード３０を作製することにより、ｐ型層及びｎ型層の両方を形成する場合と比較して、ダイオードのばらつきが小さくなるのも明らかである。
（第２の実施形態）
図５及び図６は、第２の実施形態に係わるクロスポイント型メモリ装置を説明するためのもので、図５はクロスポイント型メモリ装置の概略構成を示す斜視図、図６は超格子メモリの素子構造を示す断面図である。なお、図１及び図３と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態が先に説明した第１の実施形態と異なる点は、超格子メモリセル２０を構成する各層２１，２２がピラー状に加工されることなく、複数のセルに亘って連続していることである。即ち、Ｓｂ2Ｔｅ3 層２１及びＧｅＴｅ層２２の超格子構造部４０はスパッタ法等で堆積させるのみであり、ＲＩＥ法等のエッチング加工はされていない。
このような構成においては、Ｓｂ2Ｔｅ3 層２１とＧｅＴｅ層２２の超格子構造部４０は、ＢＬとＷＬとの交差部分が実質的な超格子メモリセル２０として機能することになる。即ち、超格子構造部４０が隣接セルで繋がっていても、隣接セル間が極端に近くない限りセル分離は可能となり、前記図２に示す等価回路と同様となる。
従って、先の第１の実施形態と同様に、クロスポイント型メモリ装置を作製することができ、第１の実施形態と同様の効果が得られる。また、本実施形態では、Ｓｂ2Ｔｅ3 層２１とＧｅＴｅ層２２との超格子構造部４０のエッチング加工が不要となるため、製造プロセスが簡略化される利点もある。
（第３の実施形態）
図７及び図８は、第３の実施形態に係わるクロスポイント型メモリ装置を説明するためもので、図７はクロスポイント型メモリ装置の概略構成を示す斜視図、図８は超格子メモリの素子構造を示す断面図である。なお、図１及び図３と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態が先に説明した第１の実施形態と異なる点は、超格子メモリセル２０を構成する各層２１，２２及びｎ型Ｓｉ層１３がピラー状に加工されることなく、複数のセルに亘って連続していることであり。即ち、ｎ型Ｓｉ層１３とＳｂ2Ｔｅ3 層２１及びＧｅＴｅ層２２の超格子構造部４０とはスパッタ法等で形成されるのみであり、ＲＩＥ法等のエッチング加工はされていない。
このような構成においては、Ｓｂ2Ｔｅ3 層２１とＧｅＴｅ層２２の超格子構造部４０は、ＢＬとＷＬとの交差部分が実質的な超格子メモリセル２０として機能することになる。即ち、ｎ型Ｓｉ層１３及び超格子構造部４０が隣接セルで繋がっていても、隣接セル間が極端に近くない限りセル分離は可能となり、前記図２に示す等価回路と同様となる。
従って、先の第１の実施形態と同様に、クロスポイント型メモリ装置を作製することができ、第１の実施形態と同様の効果が得られる。また、本実施形態では、ｎ型Ｓｉ層１３とＳｂ2Ｔｅ3 層２１及びＧｅＴｅ層２２の超格子構造部４０とのエッチング加工が不要となるため、製造プロセスが更に簡略化される利点もある。
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。
実施形態では、ｎ型半導体層としてｎ型Ｓｉ層を用いたが、この代わりに、ｎ型のポリＧｅ層やＩｎＧａＺｎＯ等のｎ型酸化物半導体を用いることが可能である。また、ｎ型のＢｉ2Ｔｅ3 等を用いることも可能である。さらに、ショットキー接合を形成する金属層を用いることも可能である。要は、超格子構造部に直接コンタクトしてダイオードを形成できるものであれば良い。
実施形態では、超格子構造部の下側にｎ型半導体層をコンタクトさせたが、図９に示すように、超格子構造部４０の上側にｎ型半導体層１３をコンタクトさせるようにしても良い。さらに、超格子構造部にコンタクトさせる半導体層は、必ずしもｎ型半導体層に限るものではない。超格子構造部を形成するＳｂ2Ｔｅ3 層がｎ型半導体（例えばＢｉ2Ｔｅ3 層と混晶）の場合、コンタクトさせる層はｐ型半導体層にすればよい。
また、メモリセルは必ずしも超格子構造に限るものではなく、Ｇｅ2Ｓｂ2Ｔｅ5 などの相変化材料を用いたものであっても良い。例えば、図１０に示すような、相変化メモリに適用することが可能である。この相変化メモリは、５３の結晶性を“非晶質／結晶”間で遷移させて抵抗値を変化させるものである。図中の５１はＳｂ2Ｔｅ3 層、５３はＧｅ2Ｓｂ2Ｔｅ5 合金セル５２中で結晶性が遷移する部分（非晶質ドーム）を示している。
また、超格子メモリは必ずしも２次元に配列した構造に限らない。超格子メモリを３次元的に配列した３次元メモリに適用することも可能である。
超格子構造部を形成する層は、必ずしもＳｂ2Ｔｅ3 層とＧｅＴｅ層との積層に限るものではなく、Ｇｅとカルコゲン元素を含む層状結晶とＳｂとカルコゲン元素を含む層状結晶との積層であればよい。要するに、超格子構造部は、第１のカルコゲン化合物層と該層とは組成の異なる第２のカルコゲン化合物層とを交互に積層してなるものであればよい。また、超格子構造部を形成する層として、(ＧｅＴｅ)n (Ｓｂ2Ｔｅ3 )m や、このＧｅの少なくとも一部をＣ，Ｓｉ，Ｓｎ，Ｐｂで置き換えたものや、このＳｂの少なくとも一部をＢｉ，Ａｓ，Ｐ，Ｎで置き換えたものや、このＴｅの少なくともその一部をＳｅ，Ｓ，Ｏで置き換えたもの等、ホモロガス系［(ＡＢ)n (Ｃ2Ｄ3)m 、ここでＡ，Ｂ，Ｃ，Ｄは元素、ｎ，ｍは数字］の化合物単結晶又は多結晶を用いることも可能である。
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
ＢＬ…ビット線
ＷＬ…ワード線
１０…基板
１１…下部電極
１２…埋め込み絶縁膜
１３…ｎ型Ｓｉ層（半導体層）
１４…上部電極
１５…層間絶縁膜
２０…超格子メモリセル
２１…Ｓｂ2Ｔｅ3 層（第１のカルコゲン化合物層）
２２…ＧｅＴｅ層（第２のカルコゲン化合物層）
３０…ダイオード
４０…超格子構造部
５１…Ｓｂ2Ｔｅ3 層
５２…Ｇｅ2Ｓｂ2Ｔｅ5 合金セル
５３…非晶質ドーム

Claims (8)

  1. 第１のカルコゲン化合物層と該層とは組成の異なる第２のカルコゲン化合物層とを交互に積層してなる超格子構造部と、
    前記超格子構造部と電極との間に設けられた第１導電型の半導体層と、
    を具備したことを特徴とする超格子メモリ。
  2. 前記第１のカルコゲン化合物層はＳｂをむ第２導電型であり、前記第２のカルコゲン化合物層はＧｅを含み、前記第１のカルコゲン化合物層は前記半導体層上に設けられていることを特徴とする請求項１に記載の超格子メモリ。
  3. 前記第１のカルコゲン化合物層はＳｂ2Ｔｅ3 層であり、前記第２のカルコゲン化合物層はＧｅＴｅ層であり、前記Ｓｂ2Ｔｅ3 層は前記半導体層上に設けられていることを特徴とする請求項１に記載の超格子メモリ。
  4. 前記半導体層は、アモルファスＳｉ、ポリＧｅ、又はＩｎＧａＺｎＯであることを特徴とする請求項１〜３の何れかに記載の超格子メモリ。
  5. 互いに平行配置された複数のビット線と、
    前記ビット線に交差するように、互いに平行配置された複数のワード線と、
    前記ビット線と前記ワード線との各交差部にそれぞれ配置され、第１のカルコゲン化合物層と該層とは組成の異なる第２のカルコゲン化合物層とを交互に積層してなる超格子メモリセルと、
    前記ビット線又は前記ワード線と前記超格子メモリセルとの間に設けられた第１導電型の半導体層と、
    を具備したことを特徴とするクロスポイント型メモリ装置。
  6. 前記第１のカルコゲン化合物層はＳｂを含む第２導電型であり、前記第２のカルコゲン化合物層はＧｅを含み、前記第１のカルコゲン化合物層は前記半導体層上に設けられていることを特徴とする請求項５に記載のクロスポイント型メモリ装置。
  7. 前記第１のカルコゲン化合物層はＳｂ2Ｔｅ3 層であり、前記第２のカルコゲン化合物層はＧｅＴｅ層であり、前記Ｓｂ2Ｔｅ3 層は前記半導体層上に設けられていることを特徴とする請求項５に記載のクロスポイント型メモリ装置。
  8. 前記半導体層は、アモルファスＳｉ、ポリＧｅ、又はＩｎＧａＺｎＯであることを特徴とする請求項５〜７の何れかに記載のクロスポイント型メモリ装置。
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