WO2010029665A1 - プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法 - Google Patents

プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法 Download PDF

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折口貴彦
庄司秀彦
齊藤朋之
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パナソニック株式会社
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Definitions

  • the present invention relates to a plasma display device and a plasma display panel driving method used for a wall-mounted television or a large monitor.
  • a typical AC surface discharge type panel as a plasma display panel (hereinafter abbreviated as “panel”) has a large number of discharge cells formed between a front plate and a back plate arranged to face each other.
  • a plurality of display electrode pairs each consisting of a pair of scan electrodes and sustain electrodes are formed in parallel with each other on the front glass substrate, and a dielectric layer and a protective layer are formed so as to cover the display electrode pairs.
  • the back plate has a plurality of parallel data electrodes on the back glass substrate, a dielectric layer so as to cover them, and a plurality of barrier ribs in parallel with the data electrodes formed on the back glass substrate.
  • a phosphor layer is formed on the side walls of the barrier ribs. Then, the front plate and the back plate are arranged opposite to each other so that the display electrode pair and the data electrode are three-dimensionally crossed and sealed, and a discharge gas containing, for example, 5% xenon is enclosed in the internal discharge space.
  • a discharge cell is formed at a portion where the display electrode pair and the data electrode face each other. In the panel having such a configuration, ultraviolet rays are generated by gas discharge in each discharge cell, and the phosphors of red (R), green (G) and blue (B) colors are excited and emitted by the ultraviolet rays, thereby performing color display. It is carried out.
  • the subfield method is generally used as a method for driving the panel.
  • the brightness obtained by one light emission is not controlled, but the brightness is adjusted by controlling the number of times of light emission generated per unit time (for example, one field). That is, in the subfield method, one field is divided into a plurality of subfields, and gradation display is performed by causing each discharge cell to emit light or not emit light in each subfield.
  • Each subfield has an initialization period, an address period, and a sustain period.
  • an initialization waveform is applied to each scan electrode, and an initialization discharge is generated in each discharge cell.
  • wall charges necessary for the subsequent address operation are formed in each discharge cell, and priming particles (excited particles for generating the address discharge) for stably generating the address discharge are generated.
  • a scan pulse is sequentially applied to the scan electrode (hereinafter, this operation is also referred to as “scan”), and an address pulse corresponding to an image signal to be displayed is selectively applied to the data electrode (hereinafter, referred to as “scan”).
  • scan sequentially applied to the scan electrode
  • scan an address pulse corresponding to an image signal to be displayed
  • write selectively applied to the data electrode
  • a predetermined number of sustain pulses corresponding to the luminance to be displayed are alternately applied to the display electrode pair composed of the scan electrode and the sustain electrode.
  • a sustain discharge is generated in the discharge cell in which the wall charge is formed by the address discharge, and the phosphor layer of the discharge cell is caused to emit light. In this way, an image is displayed in the image display area of the panel.
  • an all-cell initializing operation for generating an initializing discharge in all discharge cells is performed, and initializing of other subfields is performed.
  • the data electrode driving circuit performs an address operation in which an address pulse voltage is applied to the data electrode to generate an address discharge in the discharge cell, but the power consumption at the time of writing is equal to the rated value of the IC constituting the data electrode driving circuit. If it exceeds the maximum value, the IC malfunctions, and there is a possibility that an address failure such as an address discharge not occurring in a discharge cell that should generate an address discharge or an address discharge occurring in a discharge cell that should not generate an address discharge may occur. Therefore, in order to suppress the power consumption at the time of writing, a method for predicting the power consumption of the data electrode driving circuit based on the image signal to be displayed and limiting the gradation when the predicted value exceeds a set value is disclosed. (For example, refer to Patent Document 1).
  • the address discharge is generated by applying the scan pulse voltage to the scan electrode and applying the address pulse voltage to the data electrode. Therefore, it is difficult to perform a stable address operation only with the technique for stabilizing the operation of the data electrode driving circuit disclosed in Patent Document 1, and the operation in the circuit for driving the scan electrode (scan electrode driving circuit) is stabilized. Technology to achieve this is also important.
  • the scan pulse voltage is sequentially applied to the scan electrodes in the address period, the time spent in the address period becomes longer due to the increase in the number of scan electrodes, particularly in a high-definition panel. End up. Therefore, in the discharge cell in which the address operation is performed at the end of the address period, the disappearance of the wall charge is increased and the address discharge is likely to be unstable compared to the discharge cell in which the address operation is performed at the beginning of the address period. There was also a problem.
  • the plasma display apparatus includes a plurality of subfields having an initialization period, an address period, and a sustain period in one field, sets a luminance weight for each subfield, and sets a number corresponding to the luminance weight in the sustain period.
  • a sustain pulse is generated by a sub-field method for generating grayscale display, a panel having a plurality of discharge cells each having a display electrode pair composed of a scan electrode and a sustain electrode, and a scan pulse is applied to the scan electrode during an address period Then, the scanning electrode driving circuit for performing the address operation and the display area of the panel are divided into a plurality of areas, and for each area, the ratio of the number of discharge cells to be lit with respect to the total number of discharge cells is set as a partial lighting rate for each subfield.
  • a partial lighting rate detection circuit that detects each time, and the scan electrode driving circuit performs a first initialization operation in the initialization period and an address period
  • the second initialization operation is performed, the address operation in the region where the partial lighting rate detected by the partial lighting rate detection circuit is the largest is performed immediately after the first initialization operation, and the second region in which the partial lighting rate is the highest.
  • the writing operation is performed immediately after the second initialization operation.
  • the addressing operation can be performed with a shorter elapsed time until the scan pulse voltage (amplitude) required to generate stable address discharge is prevented even in panels with larger screens and higher definition. Thus, stable address discharge can be generated, and the image display quality of the panel can be improved.
  • FIG. 1 is an exploded perspective view showing the structure of the panel according to Embodiment 1 of the present invention.
  • FIG. 2 is an electrode array diagram of the panel.
  • FIG. 3 is a drive voltage waveform diagram applied to each electrode of the panel.
  • FIG. 4 is a circuit block diagram of the plasma display device in accordance with the first exemplary embodiment of the present invention.
  • FIG. 5 is a circuit diagram showing a configuration of a scan electrode driving circuit of the plasma display device.
  • FIG. 6 is a schematic diagram showing an example of the connection between the region for detecting the partial lighting rate and the scan IC in Embodiment 1 of the present invention.
  • FIG. 7 is a schematic diagram showing an example of the order of the write operation of the scan IC in the first embodiment of the present invention.
  • FIG. 8 is a characteristic diagram showing the relationship between the order of address operations of the scan IC and the scan pulse voltage (amplitude) necessary for generating a stable address discharge in the first embodiment of the present invention.
  • FIG. 9 is a characteristic diagram showing the relationship between the partial lighting rate and the scan pulse voltage (amplitude) necessary for generating a stable address discharge in Embodiment 1 of the present invention.
  • FIG. 10 is a circuit block diagram showing a configuration example of the scan IC switching circuit according to the first embodiment of the present invention.
  • FIG. 11 is a circuit diagram showing a configuration example of the SID generation circuit according to the first embodiment of the present invention.
  • FIG. 12 is a timing chart for explaining the operation of the scan IC switching circuit according to the first embodiment of the present invention.
  • FIG. 13 is a circuit diagram showing another configuration example of the scan IC switching circuit according to Embodiment 1 of the present invention.
  • FIG. 14 is a timing chart for explaining another example of the scan IC switching operation in the first embodiment of the present invention.
  • FIG. 15 is a diagram schematically illustrating a light emission state in a low subfield when a predetermined image is displayed by performing a writing operation in an order corresponding to the partial lighting rate.
  • FIG. 16 schematically shows a light emission state in the low subfield when an image similar to the display image shown in FIG. 15 is displayed by performing an address operation in order from the scanning electrode at the upper end of the panel toward the scanning electrode at the lower end of the panel.
  • FIG. 17 is a circuit block diagram of the plasma display device in accordance with the second exemplary embodiment of the present invention.
  • FIG. 18 is a waveform diagram of drive voltage applied to each electrode of the panel in the third embodiment of the present invention.
  • FIG. 19 shows the relationship between the scan pulse voltage (amplitude) necessary for generating a stable address discharge and the order of the address operation and the scan electrodes SC1 to SC3 when performing two-phase driving in the third embodiment of the present invention. It is a figure which shows roughly the drive voltage waveform applied to the electrode SCn.
  • FIG. 20 is a schematic diagram showing an example of the scanning order (an example of the order of the writing operation of the scanning IC) according to the partial lighting rate when displaying a predetermined image in the third embodiment of the present invention by the two-phase drive.
  • FIG. 21 is a circuit diagram of a scan electrode driving circuit according to the third embodiment of the present invention.
  • FIG. 22 is a diagram for explaining a correspondence relationship between the control signals OC1 'and OC2 and the operation state of the scan IC according to the third embodiment of the present invention.
  • FIG. 23 is a timing chart for explaining an example of the operation of the scan electrode driving circuit according to Embodiment 3 of the present invention.
  • FIG. 1 is an exploded perspective view showing the structure of panel 10 according to Embodiment 1 of the present invention.
  • a plurality of display electrode pairs 24 each including a scanning electrode 22 and a sustain electrode 23 are formed on a glass front plate 21.
  • a dielectric layer 25 is formed so as to cover the scan electrode 22 and the sustain electrode 23, and a protective layer 26 is formed on the dielectric layer 25.
  • the protective layer 26 has been used as a panel material in order to lower the discharge start voltage in the discharge cell, and has a large secondary electron emission coefficient and durability when neon (Ne) and xenon (Xe) gas is sealed. It is formed from a material mainly composed of MgO having excellent properties.
  • a plurality of data electrodes 32 are formed on the back plate 31, a dielectric layer 33 is formed so as to cover the data electrodes 32, and a grid-like partition wall 34 is formed thereon.
  • a phosphor layer 35 that emits light of each color of red (R), green (G), and blue (B) is provided on the side surface of the partition wall 34 and on the dielectric layer 33.
  • the front plate 21 and the back plate 31 are arranged to face each other so that the display electrode pair 24 and the data electrode 32 cross each other across a minute discharge space, and the outer periphery thereof is sealed with a sealing material such as glass frit. It is worn.
  • a mixed gas of neon and xenon is sealed as a discharge gas in the internal discharge space.
  • a discharge gas having a xenon partial pressure of about 10% is used in order to improve luminous efficiency.
  • the discharge space is partitioned into a plurality of sections by partition walls 34, and discharge cells are formed at the intersections between the display electrode pairs 24 and the data electrodes 32. These discharge cells discharge and emit light to display an image.
  • the structure of the panel 10 is not limited to the above-described structure, and may be, for example, provided with a stripe-shaped partition wall.
  • the mixing ratio of the discharge gas is not limited to the above-described numerical values, and may be other mixing ratios.
  • FIG. 2 is an electrode array diagram of panel 10 in accordance with the first exemplary embodiment of the present invention.
  • the panel 10 includes n scan electrodes SC1 to SCn (scan electrodes 22 in FIG. 1) and n sustain electrodes SU1 to SUn (sustain electrodes 23 in FIG. 1) that are long in the row direction.
  • M data electrodes D1 to Dm data electrodes 32 in FIG. 1) that are long in the column direction are arranged.
  • M ⁇ n are formed.
  • a region where m ⁇ n discharge cells are formed becomes a display region of the panel 10.
  • the plasma display device in this embodiment is a subfield method, that is, one field is divided into a plurality of subfields on the time axis, luminance weights are set for each subfield, and each discharge cell is set for each subfield. It is assumed that gradation display is performed by controlling light emission / non-light emission.
  • one field is composed of eight subfields (first SF, second SF,..., Eighth SF), and each subfield is 1, 2, 4, 8, 16, 32, A configuration having luminance weights of 64 and 128 can be adopted.
  • an all-cell initializing operation for generating an initializing discharge in all discharge cells is performed (hereinafter, the subfield for performing the all-cell initializing operation is referred to as a subfield for performing all-cell initializing operations).
  • a selective initializing operation for selectively generating initializing discharge is performed for the discharge cells that have undergone sustain discharge (hereinafter referred to as “all-cell initializing subfield”).
  • all-cell initializing subfield The subfield that performs the selective initialization operation is referred to as “selective initialization subfield”), and it is possible to reduce light emission not related to gradation display as much as possible and improve the contrast ratio.
  • the all-cell initialization operation is performed in the initialization period of the first SF
  • the selective initialization operation is performed in the initialization period of the second SF to the eighth SF.
  • the light emission not related to the image display is only the light emission due to the discharge of the all-cell initialization operation in the first SF
  • the black luminance which is the luminance of the black display area that does not generate the sustain discharge, is weak in the all-cell initialization operation. Only the emission of light makes it possible to display an image with high contrast.
  • the sustain period of each subfield the number of sustain pulses obtained by multiplying the luminance weight of each subfield by a predetermined proportional constant is applied to each of the display electrode pairs 24. The proportionality constant at this time is the luminance magnification.
  • the number of subfields and the luminance weight of each subfield are not limited to the above values, and the subfield configuration may be switched based on an image signal or the like.
  • FIG. 3 is a waveform diagram of driving voltage applied to each electrode of panel 10 in the first exemplary embodiment of the present invention.
  • FIG. 3 shows drive electrodes of scan electrode SC1 that performs the address operation first in the address period, scan electrode SCn that performs the address operation last in the address period, sustain electrode SU1 to sustain electrode SUn, and data electrode D1 to data electrode Dm. Indicates.
  • FIG. 3 also shows driving voltage waveforms of two subfields, that is, a first subfield (first SF) that is an all-cell initializing subfield and a second subfield (second SF) that is a selective initializing subfield. It shows.
  • the drive voltage waveform in the other subfields is substantially the same as the drive voltage waveform of the second SF except that the number of sustain pulses generated in the sustain period is different.
  • Scan electrode SCi, sustain electrode SUi, and data electrode Dk in the following represent electrodes selected based on image data (data indicating light emission / non-light emission for each subfield) from among the electrodes.
  • the first SF which is an all-cell initialization subfield, will be described.
  • 0 (V) is applied to data electrode D1 through data electrode Dm and sustain electrode SU1 through sustain electrode SUn, respectively, and sustain electrode SU1 through sustain electrode is applied to scan electrode SC1 through scan electrode SCn.
  • a ramp voltage (hereinafter referred to as “up-ramp voltage”) that gradually increases (for example, at a slope of about 1.3 V / ⁇ sec) from the voltage Vi1 that is equal to or lower than the discharge start voltage to the voltage Vi2 that exceeds the discharge start voltage with respect to the electrode SUn. L1 is applied.
  • positive voltage Ve1 is applied to sustain electrode SU1 through sustain electrode SUn
  • 0 (V) is applied to data electrode D1 through data electrode Dm
  • scan electrode SC1 through scan electrode SCn are applied to scan electrode SC1 through scan electrode SCn.
  • a ramp voltage (hereinafter referred to as “down-ramp voltage”) L2 that gently decreases from voltage Vi3 that is equal to or lower than the discharge start voltage to voltage Vi4 that exceeds the discharge start voltage with respect to sustain electrode SU1 through sustain electrode SUn.
  • a drive voltage waveform in which the first half of the initialization period is omitted may be applied to each electrode. That is, voltage Ve1 is applied to sustain electrode SU1 through sustain electrode SUn, and 0 (V) is applied to data electrode D1 through data electrode Dm, respectively, and a voltage that is equal to or lower than the discharge start voltage (for example, grounding) is applied to scan electrode SC1 through scan electrode SCn.
  • the down-ramp voltage L4 that gently falls from the potential) toward the voltage Vi4 is applied.
  • a weak initializing discharge is generated in the discharge cell that has caused the sustain discharge in the sustain period of the immediately preceding subfield (first SF in FIG.
  • the initializing operation in which the first half is omitted is a selective initializing operation in which initializing discharge is performed on the discharge cells in which the sustaining operation has been performed in the sustain period of the immediately preceding subfield.
  • the order of the scan electrodes 22 to which the scan pulse voltage Va is applied or the order of the write operation of the IC that drives the scan electrodes 22 is changed based on the detection result in the partial lighting rate detection circuit described later. ing. Although details will be described later, here, description will be made assuming that scan pulse voltage Va is applied sequentially from scan electrode SC1.
  • voltage Ve2 is applied to sustain electrode SU1 through sustain electrode SUn
  • voltage Vc is applied to scan electrode SC1 through scan electrode SCn.
  • a positive write pulse voltage Vd is applied to.
  • the voltage difference at the intersection between the data electrode Dk and the scan electrode SC1 is the difference between the externally applied voltage (voltage Vd ⁇ voltage Va) between the wall voltage on the data electrode Dk and the wall voltage on the scan electrode SC1.
  • the difference is added and exceeds the discharge start voltage. As a result, a discharge is generated between data electrode Dk and scan electrode SC1.
  • the voltage difference between sustain electrode SU1 and scan electrode SC1 is the difference between the externally applied voltages (voltage Ve2 ⁇ voltage Va).
  • the difference between the wall voltage on the electrode SU1 and the wall voltage on the scan electrode SC1 is added.
  • the sustain electrode SU1 and the scan electrode SC1 are not easily discharged but are likely to be discharged. Can do.
  • a discharge generated between data electrode Dk and scan electrode SC1 can be triggered to generate a discharge between sustain electrode SU1 and scan electrode SC1 in a region intersecting with data electrode Dk.
  • an address discharge occurs in the discharge cell to emit light, a positive wall voltage is accumulated on scan electrode SC1, a negative wall voltage is accumulated on sustain electrode SU1, and a negative wall voltage is also accumulated on data electrode Dk. Accumulated.
  • the number of sustain pulses obtained by multiplying the luminance weight by a predetermined luminance magnification is alternately applied to the display electrode pair 24 to generate a sustain discharge in the discharge cell that has generated the address discharge, thereby causing light emission.
  • a sustain discharge occurs between scan electrode SCi and sustain electrode SUi, and phosphor layer 35 emits light due to the ultraviolet rays generated at this time. Then, a negative wall voltage is accumulated on scan electrode SCi, and a positive wall voltage is accumulated on sustain electrode SUi. Further, a positive wall voltage is accumulated on the data electrode Dk. In the discharge cells in which no address discharge has occurred during the address period, no sustain discharge occurs, and the wall voltage at the end of the initialization period is maintained.
  • sustain pulses of the number obtained by multiplying the luminance weight by the luminance magnification are applied alternately to scan electrode SC1 through scan electrode SCn and sustain electrode SU1 through sustain electrode SUn, and a potential difference is given between the electrodes of display electrode pair 24.
  • the sustain discharge is continuously performed in the discharge cells that have caused the address discharge in the address period.
  • a ramp voltage (hereinafter referred to as “erase ramp voltage”) L3 that gently rises from 0 (V) toward voltage Vers is applied to scan electrode SC1 through scan electrode SCn. Apply.
  • erase ramp voltage As a result, a weak discharge is continuously generated in the discharge cell in which the sustain discharge is generated, and the wall voltage on the scan electrode SCi and the sustain electrode SUi is maintained while the positive wall voltage on the data electrode Dk remains. Erase part or all.
  • the erase ramp voltage L3 that rises from 0 (V) that is the base potential toward the voltage Vers that exceeds the discharge start voltage is increased. It is generated with a steeper gradient (for example, about 10 V / ⁇ sec) than the ramp voltage L1, and is applied to scan electrode SC1 through scan electrode SCn. Then, a weak discharge is generated between sustain electrode SUi and scan electrode SCi of the discharge cell in which the sustain discharge has occurred. This weak discharge is continuously generated while the voltage applied to scan electrode SC1 through scan electrode SCn increases. When the increasing voltage reaches the predetermined voltage Vers, the voltage applied to scan electrode SC1 through scan electrode SCn is decreased to 0 (V) as the base potential.
  • the charged particles generated by the weak discharge are accumulated as wall charges on the sustain electrode SUi and the scan electrode SCi so as to reduce the voltage difference between the sustain electrode SUi and the scan electrode SCi.
  • the wall voltage between scan electrode SC1 through scan electrode SCn and sustain electrode SU1 through sustain electrode SUn remains the positive voltage applied to data electrode Dk, and the voltage applied to scan electrode SCi. It is reduced to the extent of the difference between the discharge start voltages, that is, (voltage Vers ⁇ discharge start voltage).
  • the last discharge in the sustain period generated by the erase lamp voltage L3 is referred to as “erase discharge”.
  • Subsequent operations in the subfield after the second SF are substantially the same as the operations described above except for the number of sustain pulses in the sustain period, and thus description thereof is omitted.
  • the above is the outline of the drive voltage waveform applied to each electrode of panel 10 in the present embodiment.
  • FIG. 4 is a circuit block diagram of plasma display device 1 according to the first exemplary embodiment of the present invention.
  • the plasma display device 1 includes a panel 10, an image signal processing circuit 41, a data electrode drive circuit 42, a scan electrode drive circuit 43, a sustain electrode drive circuit 44, a timing generation circuit 45, a partial lighting rate detection circuit 47, and a lighting rate comparison circuit 48. And a power supply circuit (not shown) for supplying power necessary for each circuit block.
  • the image signal processing circuit 41 converts the input image signal sig into image data indicating light emission / non-light emission for each subfield.
  • the partial lighting rate detection circuit 47 divides the display area of the panel 10 into a plurality of areas, and the ratio of the number of discharge cells to be lit to the total number of discharge cells in each area based on the image data for each subfield. Is detected for each subfield (hereinafter, this ratio is referred to as “partial lighting rate”). For example, if the number of discharge cells in one region is 518400 and the number of discharge cells to be lit in that region is 259200, the partial lighting rate in that region is 50%.
  • the partial lighting rate detection circuit 47 can also detect, for example, the lighting rate in one pair of display electrodes 24 as a partial lighting rate, but here, an IC that drives the scanning electrode 22 (hereinafter referred to as “scanning IC”). It is assumed that the partial lighting rate is detected using a region formed of a plurality of scanning electrodes 22 connected to one of the two regions as one region.
  • the lighting rate comparison circuit 48 compares the partial lighting rate values of the respective regions detected by the partial lighting rate detection circuit 47 with each other, and determines which region has the largest size in descending order. . Then, a signal representing the result is output to the timing generation circuit 45 for each subfield.
  • the timing generation circuit 45 generates various timing signals for controlling the operation of each circuit block based on the horizontal synchronization signal H, the vertical synchronization signal V, and the output from the lighting rate comparison circuit 48, and supplies them to the respective circuit blocks.
  • Scan electrode drive circuit 43 includes an initialization waveform generating circuit (not shown) for generating an initialization waveform voltage to be applied to scan electrode SC1 through scan electrode SCn in the initialization period, and scan electrode SC1 through scan electrode in the sustain period.
  • a sustain pulse generating circuit (not shown) for generating a sustain pulse to be applied to SCn, a scan having a plurality of scan ICs and generating scan pulse voltage Va to be applied to scan electrode SC1 through scan electrode SCn in the address period
  • a pulse generation circuit 50 is provided. Then, each scan electrode SC1 to scan electrode SCn is driven based on the timing signal.
  • the scanning ICs are sequentially switched to perform the writing operation so that the writing operation is performed first from the region where the partial lighting rate is high. Thereby, stable address discharge is realized. Details of this will be described later.
  • the data electrode drive circuit 42 converts the image data for each subfield into signals corresponding to the data electrodes D1 to Dm, and drives the data electrodes D1 to Dm based on the timing signals.
  • the timing generation circuit 45 performs the write operation sequence of the scan IC in the data electrode driving circuit 42.
  • the timing signal is generated so that the write pulse voltage Vd is generated. Thereby, the correct writing operation according to the display image can be performed.
  • Sustain electrode drive circuit 44 includes a sustain pulse generation circuit and a circuit (not shown) for generating voltage Ve1 and voltage Ve2, and drives sustain electrode SU1 through sustain electrode SUn based on a timing signal.
  • FIG. 5 is a circuit diagram showing a configuration of scan electrode driving circuit 43 of plasma display device 1 in accordance with the first exemplary embodiment of the present invention.
  • the scan electrode drive circuit 43 includes a scan pulse generation circuit 50, an initialization waveform generation circuit 51, and a sustain pulse generation circuit 52 on the scan electrode 22 side. Each output of the scan pulse generation circuit 50 is scanned by the panel 10.
  • the electrodes SC1 to SCn are connected to each.
  • the initialization waveform generation circuit 51 raises or lowers the reference potential A of the scan pulse generation circuit 50 in a ramp shape during the initialization period to generate the initialization waveform voltage shown in FIG.
  • the sustain pulse generating circuit 52 generates the sustain pulse shown in FIG. 3 by setting the reference potential A of the scan pulse generating circuit 50 to the voltage Vs or the ground potential.
  • Scan pulse generation circuit 50 includes a switch 72 for connecting reference potential A to negative voltage Va in a write period, a power supply VC for applying voltage Vc, and n scan electrodes SC1 through SCn.
  • Switching elements QH1 to QHn and switching elements QL1 to QLn for applying scan pulse voltage Va are provided.
  • Switching elements QH1 to QHn and switching elements QL1 to QLn are integrated into a plurality of ICs for each of a plurality of outputs. This IC is a scanning IC. Then, by turning off the switching element QHi and turning on the switching element QLi, the negative scan pulse voltage Va is applied to the scan electrode SCi via the switching element QLi.
  • the operation to turn on the switching element is expressed as “on”
  • the operation to turn off the switching element is expressed as “off”
  • the signal to turn on the switching element is expressed as “Hi”
  • the signal to turn off is expressed as “Lo”.
  • the switching elements QL1 to QLn are turned on by turning off the switching elements QH1 to QHn and turning on the switching elements QL1 to QLn.
  • Initializing waveform voltage or sustain pulse voltage Vs is applied to each of scan electrode SC1 through scan electrode SCn via switching element QLn.
  • switching elements for 90 outputs are integrated as one monolithic IC, and the panel 10 includes 1080 scanning electrodes 22.
  • the numerical values given here are merely examples, and the present invention is not limited to these numerical values.
  • the SID (1) to SID (12) output from the timing generation circuit 45 are input to the scan IC (1) to the scan IC (12), respectively, in the writing period.
  • These SID (1) to SID (12) are operation start signals for causing the scan IC to start an address operation.
  • the scan IC (1) to scan IC (12) are SID (1) to SID (12). Based on this, the order of the write operation is switched.
  • the write operation is performed on the scan ICs (12) connected to the scan electrodes SC991 to SC1080 and then the scan IC (1) connected to the scan electrodes SC1 to SC90, the following operation is performed. It becomes the operation like this.
  • the timing generation circuit 45 changes the SID (12) from Lo (for example, 0 (V)) to Hi (for example, 5 (V)), and instructs the scanning IC (12) to start the writing operation.
  • the scan IC (12) detects a change in the voltage of the SID (12), and starts a write operation.
  • switching element QH991 is turned off, switching element QL991 is turned on, and scan pulse voltage Va is applied to scan electrode SC991 via switching element QL991.
  • switching element QH991 is turned on, switching element QL991 is turned off, switching element QH992 is turned off, switching element QL992 is turned on, and scanning electrode is passed through switching element QL992.
  • a scan pulse voltage Va is applied to SC992.
  • the series of address operations are sequentially performed, and scan pulse voltage Va is sequentially applied to scan electrode SC991 to scan electrode SC1080, and scan IC (12) ends the address operation.
  • the timing generation circuit 45 changes the SID (1) from Lo (for example, 0 (V)) to Hi (for example, 5 (V)), and the scan IC (12). Instruct 1) to start the write operation.
  • Scan IC (1) detects the voltage change of SID (1), thereby starting the address operation similar to that described above, and sequentially applies scan pulse voltage Va to scan electrode SC1 through scan electrode SC90.
  • the order of the write operation of the scan IC can be controlled using the SID that is the operation start signal.
  • the order of the write operation of the scan IC is determined according to the partial lighting rate detected by the partial lighting rate detection circuit 47, and the scanning for driving the region where the partial lighting rate is high is performed.
  • the write operation is performed first from the IC. An example of these operations will be described with reference to the drawings.
  • FIG. 6 is a schematic diagram showing an example of the connection between the region for detecting the partial lighting rate and the scan IC in the first embodiment of the present invention.
  • FIG. 6 simply shows a state of connection between the panel 10 and the scan IC, and each area surrounded by a broken line in the panel 10 represents an area for detecting a partial lighting rate.
  • the display electrode pairs 24 are arranged to extend in the left-right direction in the drawing similarly to FIG.
  • the partial lighting rate detection circuit 47 detects the partial lighting rate using a region formed by the plurality of scan electrodes 22 connected to one scan IC as one region. For example, if the number of scan electrodes 22 connected to one scan IC is 90 and the scan electrode drive circuit 43 has 12 scan ICs (scan IC (1) to scan IC (12)), As shown in FIG. 6, the partial lighting rate detection circuit 47 uses the 90 scan electrodes 22 connected to each of the scan IC (1) to the scan IC (12) as one area, and displays the display area of the panel 10 as an area. The partial lighting rate of each region is detected by dividing into 12.
  • the lighting rate comparison circuit 48 compares the partial lighting rate values detected by the partial lighting rate detection circuit 47 with each other, and ranks the regions in order from the largest value. Then, the timing generation circuit 45 generates a timing signal based on the ranking, and the scan electrode driving circuit 43 performs the write operation first from the scan IC connected to the region where the partial lighting rate is high by the timing signal.
  • FIG. 7 is a schematic diagram showing an example of the order of write operations of scan IC (1) to scan IC (12) in the first embodiment of the present invention.
  • the area where the partial lighting rate is detected is the same as the area shown in FIG. 6, and the hatched portion represents the distribution of non-lighted cells that do not generate a sustain discharge, The portion represents the distribution of the lighting cells that generate discharge.
  • the region with the highest partial lighting rate is the region to which the scan IC (12) is connected (hereinafter referred to as the scan IC (n)).
  • the area connected to is referred to as "area (n)"
  • the area with the next highest partial lighting rate is the area (10) to which the scan IC (10) is connected, followed by the area with the highest partial lighting rate.
  • the writing operation is sequentially switched from the scan IC (1) to the scan IC (2) and the scan IC (3), and the scan IC connected to the region having the highest partial lighting rate.
  • the write operation is started.
  • the write operation is performed first from the scan IC in the region where the partial lighting rate is high, the write operation is first performed in the scan IC (12) as shown in FIG. 10), the write operation is performed on the scan IC (7).
  • the order of the write operation after the scan IC (7) is as follows: scan IC (1), scan IC (2), scan IC (3), scan IC (4), scan IC (5), scan IC (6).
  • Scan IC (8), scan IC (9), scan IC (11), and the write operation is region (12), region (10), region (7), region (1), region (2), region (3), region (4), region (5), region (6), region (8), region (9), region (11) are performed in this order.
  • the address operation is performed first from the region where the partial lighting rate is high, and stable address discharge is performed. Realized. This is due to the following reason.
  • FIG. 8 is a characteristic diagram showing the relationship between the order of address operation of the scan IC and the scan pulse voltage (amplitude) necessary for generating a stable address discharge in the first embodiment of the present invention.
  • the vertical axis represents the scan pulse voltage (amplitude) necessary to generate a stable address discharge
  • the horizontal axis represents the order of the address operation of the scan IC.
  • one screen was divided into 16 regions, and the scan pulse generation circuit 50 was provided with 16 scan ICs to drive the scan electrodes SC1 to SCn. Then, it was measured how the scan pulse voltage (amplitude) required to generate a stable address discharge changes depending on the order of the address operation of the scan IC.
  • the scan pulse voltage (amplitude) necessary for generating a stable address discharge also changes in accordance with the order of the address operation of the scan IC. Then, the scan pulse voltage (amplitude) required to generate a stable address discharge increases as the scan IC has a slower address operation order. For example, in the scan IC that performs the address operation first, the scan pulse voltage (amplitude) necessary for generating a stable address discharge is about 80 (V), but the address operation is performed last (here, 16th). In the scan IC, the required scan pulse voltage (amplitude) is about 150 (V), which is about 70 (V).
  • the address pulse voltage Vd is applied to each data electrode 32 during the address period (according to the display image), the address pulse voltage Vd is also applied to the discharge cells in which the address operation is not performed. Since the wall charge is reduced by such a voltage change, it is considered that the wall charge is further reduced in the discharge cell in which the address operation is performed at the end of the address period.
  • FIG. 9 is a characteristic diagram showing the relationship between the partial lighting rate and the scan pulse voltage (amplitude) necessary for generating a stable address discharge in Embodiment 1 of the present invention.
  • the vertical axis represents the scan pulse voltage (amplitude) necessary for generating a stable address discharge
  • the horizontal axis represents the partial lighting rate.
  • one screen is divided into 16 regions, and in one of the regions, the scan pulse necessary for generating a stable address discharge while changing the ratio of the lighting cells. It was measured how the voltage (amplitude) changes.
  • the scan pulse voltage (amplitude) necessary for generating a stable address discharge also changes according to the proportion of the lighted cells. As the lighting rate increases, the scan pulse voltage (amplitude) necessary for generating a stable address discharge increases. For example, when the lighting rate is 10%, the scan pulse voltage (amplitude) necessary to generate a stable address discharge is about 118 (V), but when the lighting rate is 100%, the necessary scan pulse voltage (amplitude) is It becomes about 149 (V), and about 31 (V) becomes large.
  • the scan pulse voltage (amplitude) necessary for generating a stable address discharge increases as the order of the address operation of the scan IC becomes slower, that is, as the elapsed time from the initialization operation to the address operation becomes longer. In addition, it increases as the lighting rate increases. Accordingly, when the order of the address operation of the scan IC is slow and the partial lighting rate of the region to which the scan IC is connected is high, the scan pulse voltage (amplitude) necessary for generating a stable address discharge is further increased. growing.
  • the partial lighting rate is detected for each region, and the writing operation is performed first from the scan IC connected to the region where the partial lighting rate is high.
  • the write operation can be performed first from the region where the partial lighting rate is high, so the write operation in the region where the partial lighting rate is high is performed from the initialization operation to the write operation in the region where the partial lighting rate is low. It is possible to carry out by shortening the elapsed time until. Thereby, it is possible to prevent an increase in the scan pulse voltage (amplitude) necessary for generating a stable address discharge and to generate a stable address discharge.
  • the scan pulse voltage (amplitude) necessary for generating a stable address discharge is about 20 (V) depending on the display image by adopting the configuration in the present embodiment. It was confirmed that it can be reduced.
  • FIG. 10 is a circuit block diagram showing a configuration example of the scan IC switching circuit 60 according to the first embodiment of the present invention.
  • the timing generation circuit 45 includes a scan IC switching circuit 60 that generates SIDs (here, SID (1) to SID (12)). Although not shown here, each scan IC switching circuit 60 is supplied with a clock signal CK that serves as a reference for the operation timing of each circuit.
  • the scan IC switching circuit 60 includes the same number (here, 12) of SID generation circuits 61 as the number of SIDs to be generated, and each SID generation circuit 61 includes a lighting rate comparison circuit 48.
  • the switching signal SR generated based on the comparison result, the selection signal CH generated during the scanning IC selection period in the writing period, and the start signal ST generated when starting the writing operation of the scanning IC are input.
  • Each SID generation circuit 61 outputs an SID based on each input signal. Note that each signal is generated in the timing generation circuit 45, but regarding the selection signal CH, the selection signal CH delayed by a predetermined time in each SID generation circuit 61 is used for the SID generation circuit 61 in the next stage.
  • the selection signal CH (1) input to the first SID generation circuit 61 is delayed by a predetermined time in the SID generation circuit 61 to be the selection signal CH (2), and this selection signal CH (2) is generated in the next stage SID generation. Assume that the input is made to the circuit 61. Therefore, in each SID generation circuit 61, the switching signal SR and the start signal ST are input at the same timing, but the selection signals CH are all input at different timings.
  • FIG. 11 is a circuit diagram showing a configuration example of the SID generation circuit 61 in Embodiment 1 of the present invention.
  • the SID generation circuit 61 includes a flip-flop circuit (hereinafter abbreviated as “FF”) 62, a delay circuit 63, and an AND gate 64.
  • FF flip-flop circuit
  • the FF 62 has the same configuration and operation as a generally known flip-flop circuit, and has a clock input terminal CKIN, a data input terminal DIN, and a data output terminal DOUT. Then, the state (Lo) of the data input terminal DIN (here, the selection signal CH is inputted) at the time of rising of the signal (here, the switching signal SR) inputted to the clock input terminal CKIN (when changing from Lo to Hi). Or, Hi) is held and the inverted state is output as the gate signal G from the data output terminal DOUT.
  • the AND gate 64 inputs the gate signal G output from the FF 62 to one input terminal and inputs the start signal ST to the other input terminal, and outputs the logical product of the two signals. That is, Hi is output only when the gate signal G is Hi and the start signal ST is Hi, and Lo is output otherwise.
  • the output of the AND gate 64 becomes the SID.
  • the delay circuit 63 has the same configuration and operation as a generally known delay circuit, and has a clock input terminal CKIN, a data input terminal DIN, and a data output terminal DOUT. Then, the signal (here, the selection signal CH) input to the data input terminal DIN is delayed by a predetermined period (here, one period) of the clock signal CK input to the clock input terminal CKIN, and the data Output from the output terminal DOUT. This output becomes the selection signal CH used for the SID generation circuit 61 in the next stage.
  • FIG. 12 is a timing chart for explaining the operation of scan IC switching circuit 60 according to the first embodiment of the present invention.
  • the operation of the scan IC switching circuit 60 when the write operation is performed on the scan IC (2) after the scan IC (3) will be described as an example.
  • Each signal shown here is generated by determining the generation timing in the timing generation circuit 45 based on the comparison result from the lighting rate comparison circuit 48.
  • next scan IC to perform the address operation is determined in the scan IC selection period provided in the address period.
  • scan IC selection period for determining the scan IC to perform the address operation first is performed immediately before the address period.
  • a scan IC selection period for determining the next scan IC to perform the write operation is provided immediately before the write operation of the scan IC during the write operation is completed.
  • the selection signal CH (1) is input to the SID generation circuit 61 for generating SID (1).
  • the selection signal CH (1) is normally Hi and has a negative pulse waveform that becomes Lo for one cycle of the clock signal CK.
  • the selection signal CH (1) is delayed by the period of the clock signal CK1 in the SID generation circuit 61, and is input to the SID generation circuit 61 for generating the SID (2) as the selection signal CH (2).
  • the selection signals CH (3) to CH (12) delayed by one cycle of the clock signal CK are input to the SID generation circuits 61, respectively.
  • the switching signal SR is normally Lo and has a positive pulse waveform that becomes Hi for one cycle of the clock signal CK. Then, at the timing when the selection signal CH for selecting the scan IC to be written next becomes Lo among the selection signals CH (1) to CH (12) delayed by one cycle of the clock signal CK, A positive pulse is generated. As a result, in the FF 62, a signal obtained by inverting the state of the selection signal CH when the switching signal SR input to the clock input terminal CKIN rises is output as the gate signal G.
  • the switching signal SR may be generated such that the state changes in synchronization with the falling edge of the clock signal CK. By doing so, it is possible to provide a time shift corresponding to a half cycle of the clock signal CK with respect to the state change of the selection signal CH, and the operation in the FF 62 can be ensured.
  • a positive pulse that becomes Hi for the period of the clock signal CK1 is generated in the start signal ST.
  • the start signal ST is input to each SID generation circuit 61 in common, but only the AND gate 64 whose gate signal G is Hi can output a positive pulse.
  • the scan IC for the next write operation can be arbitrarily determined.
  • the gate signal G (2) is Hi, a positive pulse is generated in the SID (2), and the scanning IC (2) starts the writing operation.
  • the SID can be generated by the circuit configuration as described above, the circuit configuration shown here is merely an example, and the present invention is not limited to the circuit configuration shown here. Any circuit configuration may be used as long as it can generate an SID that instructs the scan IC to start the write operation.
  • FIG. 13 is a circuit diagram illustrating another configuration example of the scan IC switching circuit according to the first embodiment of the present invention
  • FIG. 14 illustrates another example of the scan IC switching operation according to the first embodiment of the present invention. It is a timing chart for doing.
  • the start signal ST is delayed in the FF 65 by the period of the clock signal CK1, and the start signal ST and the start signal ST delayed in the FF 65 by the period of the clock signal CK1 are logically processed in the AND gate 66.
  • You may comprise so that product operation may be carried out.
  • the clock signal CK in which the polarity of the clock signal CK is reversed using the logic inverter INV is input to the clock input terminal CKIN of the FF 65.
  • a positive pulse that becomes Hi for the period of the clock signal CK is generated in the start signal ST
  • a positive pulse that becomes Hi for the period of the clock signal CK1 is output from the AND gate 66.
  • the Lo is output from the AND gate 66.
  • the switching signal SR instead of the switching signal SR, if a positive pulse that becomes Hi for the period of the clock signal CK2 is generated in the start signal ST, the positive pulse output from the AND gate 66 is generated. Can be used as a substitute signal for the switching signal SR. That is, in this configuration, since the start signal ST can have the function as the original start signal ST and the function as the switching signal SR, the same operation as described above is performed while reducing the switching signal SR. be able to.
  • the display area of panel 10 is divided into a plurality of areas, the partial lighting rate in each area is detected by partial lighting rate detection circuit 47, and the partial lighting rate is high.
  • the writing operation is performed first. As a result, it is possible to prevent a scan pulse voltage (amplitude) necessary for generating a stable address discharge from increasing and to generate a stable address discharge.
  • each region is set based on the scan electrode 22 connected to one scan IC.
  • the present invention is not limited to this configuration, and other classifications are used.
  • the configuration may be such that each area is set. For example, if the scanning order of the scanning electrodes 22 can be arbitrarily changed one by one, the partial lighting rate is detected for each scanning electrode 22 with one scanning electrode 22 as one region, and the detection result is Accordingly, the order of the write operation may be changed for each scan electrode 22.
  • the present invention is not limited to this configuration. is not.
  • the lighting rate in one pair of display electrodes 24 is detected for each display electrode pair 24 as the line lighting rate, and the highest line lighting rate is detected as the peak lighting rate for each region, and the peak lighting rate is high.
  • a configuration may be adopted in which the write operation is performed first from the area.
  • each signal shown when explaining the operation of the scan IC switching circuit 60 is merely an example, and may be a polarity opposite to the polarity shown in the description.
  • the subfield in which the ratio of the luminance weight in one field is a predetermined ratio or more, or the subfield in which the number of sustain pulses generated in the sustain period is a predetermined number or more is described in the first embodiment.
  • the scanning ICs are sequentially switched and operated so that the writing operation is performed first from the region where the partial lighting rate is high based on the detection result in the partial lighting rate detection circuit.
  • scan electrode SC1 to scan electrode are arranged in a predetermined order.
  • a scanning pulse voltage Va is applied to SCn to perform an address operation.
  • the scan IC is operated so that the scan pulse voltage Va is sequentially applied from the scan electrode SC1 to the scan electrode SCn.
  • the scan pulse voltage Va is sequentially applied from the scan electrode SC1 to the scan electrode SCn.
  • scan electrodes SC1 to SC1 are scanned in a predetermined order. The reason why the scan operation is performed by applying the scan pulse voltage Va to the electrode SCn will be described.
  • the luminance in each subfield is expressed by the following equation (in order to distinguish between the brightness generated by one discharge and the brightness obtained by repeating the discharge, hereinafter, the former is referred to as “light emission luminance”. The latter is called “luminance”).
  • luminance of subfield (Luminance due to sustain discharge generated during sustain period of subfield) + (Luminance due to address discharge generated during address period of subfield)
  • high subfield the brightness generated in the sustain period is written. It becomes sufficiently larger than the luminance generated during the period.
  • the influence of the luminance generated during the writing period on the luminance of the subfield is substantially negligible. That is, the luminance in the high subfield can be expressed by the following equation.
  • (Luminance of subfield) (Luminance due to sustain discharge generated in the sustain period of the subfield)
  • the brightness generated in the sustain period is small. Therefore, the luminance generated during the writing period becomes relatively large. Therefore, for example, when the discharge intensity of the address discharge changes and the light emission luminance due to the address discharge changes, the luminance of the subfield may change due to the influence.
  • the discharge intensity of the address discharge may change depending on the order of the address operation. This is because the wall charge decreases according to the elapsed time from the initialization operation.
  • a discharge cell with a fast address operation has a relatively high discharge intensity and a relatively high light emission luminance due to the address discharge, but a discharge cell with a low address operation has a fast discharge operation. Compared to the above, the discharge intensity of the address discharge is weak, and the light emission luminance due to the address discharge is also low.
  • FIG. 15 is a diagram schematically showing a light emission state in a low subfield (for example, the first SF) when a predetermined image is written and displayed in the order corresponding to the partial lighting rate.
  • a portion indicated by black (hatched region) represents a non-lighted cell
  • a portion indicated by white (region not hatched) represents a lighted cell.
  • the region with the highest partial lighting rate is the region (1) (region connected to the scan IC (1)), and the next region with the highest partial lighting rate is the region (3) (scan IC). (Parts connected to (3)), and the partial lighting rates are as follows: region (5), region (7), region (9), region (11), region (2), region (4), region It is assumed that (6), region (8), region (10), and region (12) become smaller in this order.
  • region (1), region (3), region (5), region (7), region (9), region (11), region (2) , Region (4), region (6), region (8), region (10), region (12) are written in this order.
  • a region in which the order of write operations is late is sandwiched between regions in which the order of write operations is early.
  • the region (2) in which the seventh write operation is performed is sandwiched between the region (1) in which the first write operation is performed and the region (3) in which the second write operation is performed.
  • the region (4) in which the eighth write operation is performed is sandwiched between the region (3) in which the third write operation is performed and the region (5) in which the third write operation is performed.
  • the luminance of each region in the low subfield gradually decreases in accordance with the order of the write operation, but the change in luminance is weak and difficult to perceive.
  • FIG. 15 if a region with a slow write operation is sandwiched between regions with a fast write operation, a region where the luminance changes discontinuously occurs. Even if the luminance change is weak, if the change occurs discontinuously, the luminance change is easily perceived, and may be recognized as, for example, a band-like noise.
  • the address operation is performed in a predetermined order in a subfield where the luminance generated in the sustain period is small and the change in the light emission luminance due to the address discharge is easily perceived.
  • FIG. 16 an image similar to the display image shown in FIG. 15 is sequentially written from the scanning electrode 22 (scanning electrode SC1) at the upper end of the panel 10 toward the scanning electrode 22 (scanning electrode SCn) at the lower end of the panel 10. It is the figure which showed roughly the light emission state in the low subfield (for example, 1st SF) when it displayed.
  • the luminance of the lighted cell becomes the panel. 10 gradually decreases from the upper end of panel 10 toward the lower end of panel 10. Therefore, a discontinuous luminance change does not occur on the image display surface of the panel 10, and the luminance change can be smoothed. Since the luminance change based on the address discharge is weak, if the address operation is performed in such an order that the luminance change becomes smooth, the luminance change can be made difficult to be perceived.
  • the address operation is performed in a predetermined order in the subfield in which the luminance generated in the sustain period is small and the change in the light emission luminance due to the address discharge is easily perceived.
  • the luminance change based on the address discharge on the image display surface of the panel 10 can be smoothed, and the image display quality can be further improved.
  • the predetermined ratio described above can be set to 1%, for example.
  • one field is composed of eight subfields (first SF, second SF,..., Eighth SF), and the luminance weight of each subfield is set to 1, 2, 4, 8, 16, 32, respectively.
  • the writing operation is performed in a predetermined order, and the luminance weight occupying one field is In the third SF to the eighth SF, which are subfields having a ratio of 2% or more, the writing operation is performed first from the region where the partial lighting rate detected by the partial lighting rate detection circuit 47 is high.
  • the predetermined number described above can be set to 6, for example.
  • one field is composed of eight subfields (first SF, second SF,..., Eighth SF), and the luminance weight of each subfield is set to 1, 2, 4, 8, 16, 32, respectively.
  • the luminance weight is set to 64 and 128 and the luminance weight is 4
  • the number of sustain pulses generated in the sustain period of each subfield is four times the luminance weight, so the number of sustain pulses generated is less than 6.
  • the write operation is performed in a predetermined order
  • the second SF to the eighth SF in which the number of sustain pulses generated is 6 or more, the partial lighting rate detection circuit 47 detects the subfield.
  • An address operation is performed first from an area where the partial lighting rate is high.
  • FIG. 17 is a circuit block diagram of the plasma display device in accordance with the second exemplary embodiment of the present invention.
  • the plasma display device 2 includes a panel 10, an image signal processing circuit 41, a data electrode drive circuit 42, a scan electrode drive circuit 43, a sustain electrode drive circuit 44, a timing generation circuit 46, a partial lighting rate detection circuit 47, and a lighting rate comparison circuit 48. And a power supply circuit (not shown) for supplying power necessary for each circuit block.
  • a power supply circuit (not shown) for supplying power necessary for each circuit block.
  • symbol is attached
  • the timing generation circuit 46 generates various timing signals for controlling the operation of each circuit block based on the horizontal synchronization signal H, the vertical synchronization signal V, and the output from the lighting rate comparison circuit 48, and supplies them to the respective circuit blocks.
  • the timing generation circuit 46 uses the number of sustain pulses generated in the subfield in which the current subfield has a luminance weight ratio in one field equal to or greater than a predetermined ratio (for example, 1%) or in the sustain period. Is a subfield of a predetermined number (for example, 6) or more.
  • each timing signal is generated so that the writing operation is performed first from the region where the partial lighting rate is high.
  • scan electrode SC1 to scan electrode are arranged in a predetermined order.
  • Each timing signal is generated so that the scan pulse voltage Va is applied to SCn.
  • the address operation is performed first from the region where the partial lighting rate is high.
  • the subfield in which the luminance generated in the sustain period is small and the change in the light emission luminance due to the address discharge is easily perceived that is, the subfield in which the ratio of the luminance weight in one field is less than a predetermined ratio, or the sustain pulse in the sustain period
  • the write operation is performed in a predetermined order.
  • scanning electrode 22 at the upper end of panel 10 (scanning electrode SC1) to scanning electrode at the lower end of panel 10 are used.
  • scanning electrode SCn the configuration in which the address operation is sequentially performed toward 22
  • the present invention is not limited to this configuration.
  • the writing operation is sequentially performed from the scanning electrode 22 (scanning electrode SCn) at the lower end of the panel 10 toward the scanning electrode 22 (scanning electrode SC1) at the upper end of the panel 10, or the display area is divided into two.
  • a configuration in which an address operation is performed from each scanning electrode 22 (scanning electrode SC1, scanning electrode SCn) at the upper end and the lower end of panel 10 toward scanning electrode 22 (scanning electrode SCn / 2) at the center of panel 10 may be employed.
  • the “writing operation performed in a predetermined order” in the present invention is any order of writing operation as long as it can smooth the luminance change based on the address discharge on the image display surface of the panel 10. It doesn't matter.
  • a subfield in which the ratio of luminance weight in one field is a predetermined ratio or more, or a subfield in which the number of sustain pulses generated in the sustain period is a predetermined number or more” and “one field
  • the configuration in which the writing operation is changed according to the subfield in which the ratio of the luminance weight occupied is less than the predetermined ratio or the subfield in which the number of sustain pulses generated in the sustain period is less than the predetermined number has been described.
  • writing is performed with “a subfield in which the ratio of luminance weight in one field is equal to or greater than a predetermined ratio” and “subfield in which the ratio of luminance weight in one field is less than a predetermined ratio”.
  • the “subfields where the number of sustain pulses generated during the sustain period is equal to or greater than the predetermined number” and the “subfields where the number of sustain pulses generated during the sustain period are less than the predetermined number” are used.
  • the writing operation may be changed.
  • it instead of the image display mode, it may be configured to switch between them based on the luminance magnification.
  • a plasma display device configured to change the magnitude of the luminance magnification based on the average luminance level of the display image, it is possible to switch these adaptively based on the average luminance level of the display image. Become.
  • the operation for determining the order of the write operation in each area based on the detected partial lighting rate is a drive that performs the initialization operation only in the initialization period (hereinafter referred to as “one-phase drive”).
  • one-phase drive a drive that performs the initialization operation only in the initialization period
  • the wall charge formed in the discharge cell by the initializing discharge during the initializing period gradually decreases with time. For this reason, the discharge cells with a slower order of address operation reduce the wall charge more, and accordingly, the scan pulse voltage (amplitude) necessary for generating a stable address discharge increases.
  • the wall charge in the discharge cell in which the address operation is performed toward the end of the address period since the time spent for the address operation becomes longer due to the increase in the number of scan electrodes 22, the wall charge in the discharge cell in which the address operation is performed toward the end of the address period. The decrease in is likely to be greater.
  • the second initialization operation in addition to the first initialization operation in the initialization period (hereinafter also referred to as “first initialization operation”), the second initialization operation (hereinafter referred to as “second initialization operation” in the middle of the writing period). And the second initialization operation after the first initialization operation and before the second initialization operation (hereinafter referred to as “first writing period”).
  • first writing period By performing the writing operation (hereinafter referred to as “two-phase driving”) in two periods, the subsequent writing period (hereinafter referred to as “second writing period”), the wall charge is higher than that in the one-phase driving. Can be suppressed, and the write operation can be stabilized.
  • the initialization operation is performed in the area where the write operation is last performed in the write period, that is, in the area where the write operation is performed latest after the initialization operation. This is because the elapsed time from writing to writing can be reduced to about half compared to the one-phase driving in which the initialization operation is performed only in the initialization period. Note that, in the same way as the one-phase driving, the two-phase driving is one in which an address operation is performed once in one subfield in each discharge cell, and the address operation is not performed twice in one discharge cell. .
  • one field is composed of eight subfields (first SF, second SF,..., Eighth SF), and each subfield is 1, 2, 4, 8, 16, 32, Assume that the luminance weights are 64 and 128.
  • the all-cell initialization operation is performed in the initialization period of the first SF
  • the selective initialization operation is performed in the initialization period of the second SF to the eighth SF.
  • the number of subfields and the luminance weight of each subfield are not limited to the above values, and the subfield configuration may be switched based on an image signal or the like.
  • FIG. 18 is a drive voltage waveform diagram applied to each electrode of panel 10 according to the third exemplary embodiment of the present invention.
  • the first writing period is provided after the first initialization operation in the initialization period, and the second initialization operation is performed after the first writing period is completed.
  • a second writing period is provided after the initialization operation is completed.
  • the order of performing the write operation in each region is determined so that the region from the initial operation to the write operation becomes shorter as the partial lighting rate is higher. For this reason, in the two-phase driving described in this embodiment, the order of performing the writing operation in each region is different from that in the case of performing the one-phase driving. This is because the second initialization operation is performed during the writing period.
  • scan pulse voltage Va is applied sequentially from scan electrode SC1.
  • FIG. 18 shows scan electrode SC1 that performs the address operation at the beginning of the first address period, and scan electrode SCn / that performs the address operation at the end of the first address period, that is, immediately before the second initialization operation.
  • scan electrode SC540 for example, scan electrode SC540
  • SCn / 2 + 1 for example, scan electrode SC541
  • scan electrode SCn for example, scan electrode SC1080
  • driving voltage waveforms of sustain electrode SU1 to sustain electrode SUn and data electrode D1 to data electrode Dm are shown.
  • the first SF which is an all-cell initialization subfield, will be described.
  • the operation in the first half of the initialization period of the first SF is the same as the operation in the first half of the initialization period of the first SF of the drive voltage waveform shown in FIG.
  • initialization of waveform shapes different from each other in the discharge cell that performs only the first initialization operation and the discharge cell that performs the second initialization operation in addition to the first initialization operation Apply a waveform.
  • the down-ramp voltage having the lowest voltage is different between the scan electrode 22 belonging to the discharge cell performing only the first initialization operation and the scan electrode 22 belonging to the discharge cell performing the first and second initialization operations. Is applied to each.
  • the scan electrode 22 belonging to the discharge cell that performs only the first initialization operation includes the latter half of the initialization period of the first SF shown in FIG. The same down-ramp voltage L2 is applied. Thereby, initialization is performed between scan electrode SC1 through scan electrode SCn / 2 and sustain electrode SU1 through sustain electrode SUn / 2, and between scan electrode SC1 through scan electrode SCn / 2 and data electrode D1 through data electrode Dm.
  • the negative wall voltage above scan electrode SC1 through scan electrode SCn / 2 and the positive wall voltage above sustain electrode SU1 through sustain electrode SUn / 2 are weakened, and the positive voltage above data electrode D1 through data electrode Dm is increased.
  • the wall voltage is adjusted to a value suitable for the write operation.
  • the scan electrode 22 (scan electrode SCn / 2 + 1 to scan electrode SCn in the example shown in FIG. 18) belonging to the discharge cell that performs the second initialization operation in addition to the first initialization operation is negatively applied from the voltage Vi3.
  • a down-ramp voltage L5 that gently falls toward the voltage (Va + Vset5) is applied.
  • the voltage Vset5 is set to a voltage (for example, 70 (V)) higher than the voltage Vset2 (for example, 6 (V)).
  • the down-ramp voltage L2 drops to the voltage (Va + Vset2) in the scan electrode 22 belonging to the discharge cell that performs only the first initialization operation, whereas the first time.
  • the down-ramp voltage L5 is lowered only to a voltage (Va + Vset5) higher than the voltage (Va + Vset2).
  • the amount of charge that moves due to the initialization discharge is smaller than that in the discharge cell that generates the initialization discharge by the down-ramp voltage L2. Therefore, more wall charges remain in the discharge cell to which the down-ramp voltage L5 is applied than in the discharge cell to which the down-ramp voltage L2 is applied.
  • the writing operation is performed in the first writing period and the second writing period.
  • This address operation is sequentially performed on discharge cells that perform only the first initialization operation (in the example shown in FIG. 18, discharge cells having scan electrode SC1 to scan electrode Sn / 2).
  • the address operation in the discharge cell that performs only the operation ends.
  • the down-ramp voltage which is lower than the down-ramp voltage L5
  • the scan electrode 22 belonging to the discharge cell that performs the second initialization operation (scan electrode SCn / 2 + 1 in the example shown in FIG. 18) is applied to the ramp-down voltage L6 that decreases from the voltage Vc toward the negative voltage (Va + Vset3).
  • scan electrode SCn To scan electrode SCn).
  • the down-ramp voltage L5 decreases only to a negative voltage (Va + Vset5). More wall charges remain in the applied discharge cell than in the discharge cell to which the down-ramp voltage L2 is applied. Therefore, the voltage Vset3 (for example, 8 (V)) is set to a voltage sufficiently lower than the voltage Vset5 (for example, 70 (V)), and the down-ramp voltage L6 is set to a potential sufficiently lower than the down-ramp voltage L5. By lowering, the second initializing discharge can be generated in the discharge cell to which the down-ramp voltage L5 is applied.
  • Va + Vset5 a negative voltage
  • the wall charge formed by the initialization discharge decreases with time.
  • the wall charge can be adjusted in the middle of the address period in the discharge cell that performs the second initialization operation. Therefore, the elapsed time from the initialization operation to the address operation in the discharge cell that is addressed the latest after the initialization operation can be substantially reduced to about half of the one-phase drive. Thereby, it is possible to stably perform the address operation in the discharge cells in which the order of the address operations in the address period is slow.
  • the down-ramp voltage L6 is applied to the scan electrode 22 (scan electrode SCn / 2 + 1 to scan electrode SCn in the example shown in FIG. 18) belonging to the discharge cell that performs the second initialization operation.
  • scan electrodes 22 in the example shown in FIG. 18, scan electrodes SC1 to SCn / 2 belonging to the discharge cells that perform only the first initialization operation. It is described. Since the discharge cell that performs only the first initialization operation has already completed the address operation, it is not necessary to apply the down-ramp voltage L6.
  • the scan electrode driving circuit when it is difficult to configure the scan electrode driving circuit so that the down-ramp voltage L6 can be selectively applied, only the first initialization operation is performed on the down-ramp voltage L6 as shown in FIG. It may be applied to the discharge cell. This is because a down-ramp voltage L6 that falls only to a voltage (Va + Vset3) higher than the lowest voltage (Va + Vset2) of the down-ramp voltage L2 is applied to the discharge cell that has generated the initializing discharge by applying the down-ramp voltage L2. This is because the initialization discharge does not occur again.
  • the scan electrode 22 that has not been subjected to the address operation (scan electrode SCn / 2 + 1 to scan electrode SCn in the example shown in FIG. 18) is described above.
  • the write operation is performed in the same procedure. All the above write operations are completed, and the write period in the first SF is completed.
  • the operation in the subsequent sustain period is the same as the operation in the sustain period of the drive voltage waveform shown in FIG.
  • the scan electrode 22 (scan electrode SC1 to scan electrode SCn / 2 in the example shown in FIG. 18) belonging to the discharge cell that performs only the first initialization operation includes the second SF of FIG.
  • a down-ramp voltage L4 that decreases from a voltage (for example, 0 (V)) that is equal to or lower than the discharge start voltage to a negative voltage (Va + Vset4) is applied.
  • the discharge cells in which no sustain discharge has occurred in the previous subfield are not discharged, and the wall charge state at the end of the initialization period of the previous subfield is maintained as it is.
  • scan electrode 22 (scan electrode SCn / 2 + 1 to scan electrode SCn in the example shown in FIG. 18) belonging to the discharge cell that performs the second initialization operation in addition to the first initialization operation has a discharge start voltage or less.
  • a down-ramp voltage L7 that falls from a voltage (for example, 0 (V)) to a negative voltage (Va + Vset5) is applied.
  • the discharge that caused the sustain discharge in the sustain period of the previous subfield is performed as described above.
  • a weak initializing discharge is generated only in the cell.
  • the down-ramp voltage L7 falls only to a voltage (Va + Vset5) higher than the voltage (Va + Vset2), in the discharge cell to which the down-ramp voltage L7 is applied, the amount of charge that moves due to the initialization discharge is reduced.
  • produces initialization discharge by L4. Therefore, more wall charges remain in the discharge cell to which the down-ramp voltage L7 is applied than in the discharge cell to which the down-ramp voltage L4 is applied.
  • the same drive waveform as that in the first SF address period is applied to each electrode. That is, an address operation is performed on the discharge cell to which the down-ramp voltage L4 is applied, and then a second initialization operation is performed on the discharge cell to which the down-ramp voltage L7 is applied, using the down-ramp voltage L6. Subsequently, an address operation is performed on the discharge cells that have undergone the second initialization operation.
  • the operation during the sustaining period of the second SF is the same as that during the sustaining period of the first SF, and the description thereof will be omitted.
  • the second SF is different from the scan electrode SC1 through the scan electrode SCn, the sustain electrode SU1 through the sustain electrode SUn, and the data electrode D1 through the data electrode Dm except that the number of sustain pulses in the sustain period is different.
  • a similar drive voltage waveform is applied.
  • Vset2 at the down-ramp voltage L2 it is desirable to set the voltage Vset2 at the down-ramp voltage L2 to a voltage smaller than the voltage Vset4 (for example, 10 (V)) at the down-ramp voltage L4.
  • Vset4 for example, 10 (V)
  • the initializing discharge in the first SF that is, the first initializing discharge in one field period is surely generated by setting the voltage (Va + Vset2) to a voltage smaller than the voltage (Va + Vset4).
  • FIG. 19 shows the relationship between the scan pulse voltage (amplitude) necessary for generating a stable address discharge and the order of address operations when performing two-phase driving in the third embodiment of the present invention, and scan electrodes SC1 to SC. It is a figure which shows schematically the drive voltage waveform applied to the electrode SCn.
  • FIG. 19 is a characteristic diagram (shown on the upper side of FIG. 19) schematically showing the relationship between the scan pulse voltage (amplitude) necessary for generating a stable address discharge and the order of the address operation.
  • a waveform diagram showing driving voltage waveforms applied to scan electrode SC1 through scan electrode SCn (shown on the lower side of FIG. 19) is shown in one drawing. This is for easy understanding of the timing relationship between the change in the drive voltage waveform and the scan pulse voltage (amplitude) necessary for generating a stable address discharge.
  • the horizontal axis represents the scan electrodes SC1 to SC.
  • the order of the address operation of the electrode SCn is represented, and the vertical axis represents the scan pulse voltage (amplitude) necessary for generating a stable address discharge in each discharge cell.
  • scan electrode 22 (in the example shown in FIG. 19) performing the address operation at the beginning of the first address period.
  • Scan electrode SC1 Scan electrode SC1
  • scan electrode 22 performing the address operation at the beginning of the second address period (scan electrode SCn / 2 + 1 in the example shown in FIG. 19), and address operation at the end of the second address period.
  • a drive voltage waveform applied to scan electrode 22 (scan electrode SCn in the example shown in FIG. 19) is shown.
  • the address operation is sequentially performed from scan electrode SC1 to scan electrode SCn, and the second initialization operation is performed between the address operation of scan electrode SCn / 2 and the address operation of scan electrode SCn / 2 + 1.
  • the experiment was conducted under the conditions, and the detection result was shown in a graph.
  • the characteristic diagram of FIG. 19 is a graph showing the relationship between the scan pulse voltage (amplitude) necessary for generating a stable address discharge and the passage of time after the initialization operation.
  • the scan pulse voltage Va is not changed for each scan electrode.
  • the scanning pulse voltage (amplitude) necessary for generating a stable address discharge during the one-phase driving is indicated by a broken line.
  • the down-ramp voltage L6 is applied to the discharge cell that has not yet been subjected to the address operation during the address period (in the waveform diagram of FIG. 19, just before the address operation of scan electrode SCn / 2 + 1 is performed).
  • the scan pulse voltage (amplitude) required to generate a stable address discharge can be reduced in the discharge cell that performs the second initialization operation. It becomes.
  • the scanning pulse voltage (amplitude) necessary for generating a stable address discharge in the discharge cell performing the address operation at the end of the address period was driven by one phase. It was confirmed that about 20 (V) can be reduced compared to the case.
  • the order of performing the write operation in each region is determined so that the region from the initialization operation to the write operation becomes shorter as the partial lighting rate is higher. For this reason, the order in which the writing operation is performed in each region differs between when performing two-phase driving and when performing one-phase driving.
  • FIG. 20 is a schematic diagram showing an example of the scanning order (an example of the order of the writing operation of the scanning IC) according to the partial lighting rate when displaying a predetermined image in the third embodiment of the present invention by two-phase driving. is there.
  • a hatched area represents a region where non-lighted cells are distributed
  • a white area without a hatched line represents a region where lighted cells are distributed.
  • the boundaries between the regions are indicated by broken lines in order to show each region in an easy-to-understand manner.
  • the region with the highest partial lighting rate is the region (1) connected to the scan IC (1).
  • the partial lighting rates are the region (2), the region (3), and the region ( 4), region (5), region (6), region (7), region (8), region (9), region (10), region (11), and region (12) become smaller in this order.
  • the writing operation is performed in the region (1) having the highest partial lighting rate, and then the partial lighting is performed. Every other region from the highest rate, that is, the third highest partial lighting rate region (3), the fifth highest partial lighting rate region (5), and the seventh highest partial lighting rate region (7).
  • the address operation is performed in the order of the ninth region (9) having the highest partial lighting rate and the eleventh region (11) having the highest partial lighting rate.
  • the remaining areas are sequentially ordered from the area with the highest partial lighting rate, that is, the area with the second highest partial lighting rate (2) and the area with the fourth highest partial lighting rate (4 ),
  • the sixth region with the highest partial lighting rate (6), the eighth region with the highest partial lighting rate (8), the tenth region with the highest partial lighting rate (10), and the lowest partial lighting rate region (12). ) Write in order.
  • the region (2) with the second highest partial lighting rate can also perform the write operation immediately after the initialization operation.
  • the elapsed time from the initialization operation to the write operation in the region (12) with the lowest partial lighting rate and the region (11) with the second lowest partial lighting rate is substantially compared with that when performing one-phase driving. Can be halved.
  • the second initialization operation is performed during the writing period. Therefore, for example, as shown in FIG. 20, after the first initialization operation, the write operation is performed in each region in the order of every other region from the region having the highest partial lighting rate, and after the second initialization operation, The remaining areas can be written in order from the area with the highest partial lighting rate.
  • the order of the write operation in each area when performing the two-phase drive is not limited to the order shown in FIG.
  • the address operation in the region with the largest partial lighting rate is performed immediately after the first initialization operation
  • the address operation in the region with the second largest partial lighting rate is performed immediately after the second initialization operation.
  • the configuration to be performed has been described.
  • the writing operation of each region may be performed in such an order that the elapsed time from the initialization operation to the writing operation becomes shorter as the partial lighting rate is higher.
  • the configuration may be such that the write operation is performed in the order of the region (5), the region (7), the region (9), and the region (11).
  • the write operation is performed in the order of the region (1), the region (4), the region (5), the region (8), the region (9), and the region (12).
  • the writing operation may be performed in the order of region (2), region (3), region (6), region (7), region (10), and region (11).
  • the write operation is performed in the order of the region (2), the region (3), the region (6), the region (7), the region (10), and the region (11).
  • the writing operation may be performed in the order of region (1), region (4), region (5), region (8), region (9), and region (12).
  • the configuration in the present invention that is, the order of performing the write operation in each region is determined so that the region from which the partial lighting rate is higher has a shorter time from the initialization operation to the write operation.
  • a configuration can be realized.
  • the configuration may be such that all the subfields are driven in two phases, but in the two-phase driving, the driving time increases as the number of initialization operations increases compared to the one-phase driving. Therefore, when there is no allowance for driving time, for example, two-phase driving is performed only in a subfield having a large luminance weight, and one-phase driving is performed in a subfield having a small luminance weight. You may restrict. In that case, the order of the write operation may be determined optimally depending on whether it is one-phase driving or two-phase driving.
  • the description has been given by taking as an example the two-phase driving in which the second initialization operation is performed in the writing period.
  • the second and third initialization operations are performed in the writing period. It may be configured to perform phase driving or multiphase driving that performs initialization operation higher than that.
  • the address operation in the region with the largest partial lighting rate is performed immediately after one initialization operation, and the address operation in the region with the second largest partial lighting rate is performed immediately after the other one initialization operation. It is assumed that the order of the address operation is set based on the same concept as described above, such that the address operation in the region where the partial lighting rate is the second largest is performed immediately after another initialization operation.
  • FIG. 21 is a circuit diagram of scan electrode drive circuit 49 according to Embodiment 3 of the present invention.
  • Scan electrode driving circuit 49 includes sustain pulse generating circuit 52 that generates a sustain pulse, initialization waveform generating circuit 51 that generates an initialization waveform, and scan pulse generating circuit 56 that generates a scan pulse. Each output is connected to each of scan electrode SC1 to scan electrode SCn of panel 10.
  • FIG. 21 shows a circuit using sustain pulse generating circuit 52 and voltage Vr (for example, Miller integration circuit 53) when a circuit (for example, Miller integration circuit 54) using negative voltage Va is operated. ) Is a separation circuit using a switching element Q4 provided for electrical separation.
  • Vr for example, Miller integration circuit 53
  • Sustain pulse generation circuit 52 has the same configuration and operation as sustain pulse generation circuit 52 shown in the first embodiment, and includes a generally used power recovery circuit and clamp circuit (not shown), and generates timing. Based on the control signal output from the circuit 45, each switching element provided therein is switched to generate a sustain pulse. In addition, a Miller integration circuit (not shown) for generating a rising ramp voltage is provided, and an erase ramp voltage L3 is generated at the end of the sustain period.
  • the initialization waveform generation circuit 51 has the same configuration and operation as the initialization waveform generation circuit 51 shown in the first embodiment, and includes a switching element Q1, a capacitor C1, and a resistor R1, and a reference for the scan pulse generation circuit 56.
  • a Miller integrating circuit 53 that raises the potential A in a ramp shape
  • a Miller integrating circuit 54 that has a switching element Q2, a capacitor C2, and a resistor R2 and lowers the reference potential A of the scanning pulse generating circuit 56 in a ramp shape.
  • Miller integration circuit 53 generates a ramp voltage that increases during initialization operation
  • Miller integration circuit 54 generates a ramp voltage that decreases during initialization operation.
  • the input terminal of Miller integrating circuit 53 is shown as input terminal IN1
  • the input terminal of Miller integrating circuit 54 is shown as input terminal IN2.
  • the reference potential A is a potential in a path connected to the input terminal INa on the low voltage side of the scan IC 55 described later.
  • the initialization waveform generating circuit 51 employs a Miller integrating circuit using a practical and relatively simple FET, but the present embodiment is not limited to this configuration. Any circuit that can raise or lower the reference potential A in a ramp shape may be used.
  • Scan pulse generation circuit 56 includes a plurality of scan ICs 55 (in this embodiment, scan IC (1) to scan IC (12)) that output a scan pulse to each of scan electrode SC1 to scan electrode SCn, and an address period.
  • a switching element Q5 for connecting the reference potential A to the negative voltage Va, a diode D31 and a capacitor for applying a voltage Vc in which the voltage Vscn is superimposed on the reference potential A to the high voltage side (input terminal INb) of the scan IC 55 C31, comparators CP1 and CP2 for comparing the magnitudes of the input signals input to the two input terminals, a switching element SW1 for applying a voltage (Va + Vset2) to one input terminal of the comparator CP1, A switching element SW2 for applying a voltage (Va + Vset3) to one input terminal of the comparator CP1, Switching element SW3 for applying voltage (Va + Vset4) to one input terminal of comparator CP1, and control for controlling scan IC 55 (in this embodiment, scan
  • the other input terminal of the comparator CP1 is connected to the reference potential A.
  • One input terminal of the comparator CP2 is connected to the voltage (Va + Vset5), and the other input terminal of the comparator CP2 is connected to the reference potential A.
  • the same number of OR gates OR and AND gates AG as the scan ICs 55 (12 in the present embodiment) are provided.
  • the scan IC 55 includes two input terminals, an input terminal INa that is an input terminal on the low voltage side and an input terminal INb that is an input terminal on the high voltage side, and a plurality of output terminals connected to each of the scan electrodes 22. One of the voltages input to the two input terminals is output from each output terminal based on the control signal.
  • Each scan IC 55 (in this embodiment, scan IC (1) to scan IC (12)) has an AND gate AG (in this embodiment, AND gate AG (1) to Control signal OC1 ′ (in this embodiment, control signal OC1 ′ (1) to control signal OC1 ′ (12)) output from the AND gate AG (12)), control signal OC2 output from the comparator CP1, Scan start signal SID (in this embodiment, scan start signal SID (1) to scan start signal SID (12)) output from timing generation circuit 45 during the writing period is input.
  • the control signal OC2 is a control signal that is commonly input to all the scan ICs 55.
  • a clock signal CLK that is a synchronization signal for synchronizing the signal processing operation is input to all the scan ICs 55.
  • the configuration of the scan pulse generation circuit 56 as shown in FIG. 21 can arbitrarily set the waveform shape of the initialization waveform applied to the scan IC 55. Next, the operation of the scan pulse generation circuit 56 will be described.
  • Scan pulse generation circuit 56 is controlled by timing generation circuit 45 to output the voltage waveform of initialization waveform generation circuit 51 in the initialization period and to output the voltage waveform of sustain pulse generation circuit 52 in the sustain period. Shall be.
  • FIG. 22 is a diagram for explaining a correspondence relationship between the control signals OC1 'and OC2 and the operation state of the scan IC 55 in the third embodiment of the present invention.
  • the scan IC 55 is in the “All-Hi” state, that is, the output terminal of the scan IC 55. All are electrically connected to the input terminal INb on the high voltage side.
  • the scan IC 55 When the control signal OC1 ′ is “Hi” and the control signal OC2 is at a low level (hereinafter referred to as “Lo”), the scan IC 55 is in the “All-Lo” state, that is, all the output terminals of the scan IC 55 are at a low voltage. It will be in the state electrically connected with the side input terminal INa.
  • sustain pulse generating circuit 52 when sustain pulse generating circuit 52 is operated, switching element QH1 to switching element QHn are turned off and switching element QL1 to switching are performed by setting control signal OC1 ′ to “Hi” and control signal OC2 to “Lo”.
  • Element QLn is turned on, and the sustain pulse output from sustain pulse generating circuit 52 can be applied to each of scan electrode SC1 through scan electrode SCn via switching element QL1 through switching element QLn.
  • the scan IC 55 When the control signal OC1 ′ is “Lo” and the control signal OC2 is “Hi”, the scan IC 55 performs a series of operations determined in advance based on the “DATA” state, that is, the scan start signal SID input to the scan IC 55. It becomes a state.
  • the scan start signal SID is input to the scan IC 55 (in this embodiment, when the scan start signal SID is set to “Lo” for a predetermined period), first, the first output terminal of the scan IC 55 Only the low voltage side input terminal INa is electrically connected, and all the remaining output terminals are electrically connected to the high voltage side input terminal INb. After the state continues for a predetermined time (for example, 1 ⁇ sec), only the second output terminal of the scan IC 55 is then electrically connected to the low voltage side input terminal INa, and all the remaining output terminals are high. It is electrically connected to the voltage side input terminal INb.
  • a predetermined time for example, 1 ⁇ sec
  • each output terminal of the scan IC 55 is electrically connected to the low voltage side input terminal INa in order for a predetermined time.
  • the scan IC 55 is set in this operation state in the address period to sequentially generate the scan pulse voltage Va, and the address operation of the scan electrodes SC1 to SCn is performed.
  • FIG. 23 is a timing chart for explaining an example of the operation of scan electrode driving circuit 49 in the third embodiment of the present invention.
  • the voltage Vi1 and the voltage Vi3 are equal to the voltage Vs, and the voltage Vi2 is equal to the voltage Vr.
  • the write operation is performed to the scan IC (1) immediately after the first initialization operation, that is, at the beginning of the write period.
  • FIG. 23 shows the drive voltage waveform applied to the scan electrode SC1 that performs the address operation at the beginning of the first address period, and the address immediately after the second initialization operation, that is, at the beginning of the second address period.
  • the drive voltage waveform applied to scan electrode SCn / 2 + 1 (for example, scan electrode SC541) that performs the operation, and signals necessary for control of scan IC (1) and scan IC (7), that is, control signal OC1, control Control signal of signal OC2, control signal OC1 ′ (1), control signal OC1 ′ (7), output signal CPO of comparator CP2, scanning start signal SID (1), scanning start signal SID (7), and input terminal
  • the constant current supply state to IN1 and input terminal IN2 is shown.
  • the scan IC 55 starts the write operation by setting the scan start signal to “Lo” for a predetermined period (for example, one cycle of the clock signal CLK) in the “DATA” state. Shall. In the first half of the initialization period (period in which the up-ramp voltage L1 is generated) and the sustain period, the switching element Q4 is turned on, and the second half of the initialization period (period in which the down-ramp voltage L2 is generated) and the address period Assume that the switching element Q4 is turned off.
  • a predetermined period for example, one cycle of the clock signal CLK
  • the control signal OC1 and the control signals SID (1) to SID (12) are set to “Hi”.
  • the clamp circuit of the sustain pulse generating circuit 52 is operated to set the reference potential A to 0 (V). Since 0 (V) of the reference potential A is higher than any of the voltage (Va + Vset2), the voltage (Va + Vset3), and the voltage (Va + Vset4), the control signal OC2 output from the comparator CP1 becomes “Lo”. Since the control signal OC1 and the control signals SID (1) to SID (12) are all “Hi”, the control signal OC1 ′ (1) output from the AND gate AG (1) to the AND gate AG (12). ) To control signal OC1 ′ (12) also becomes “Hi”. As a result, all the scan ICs 55 are in the “All-Lo” state, and 0 (V) of the reference potential A becomes the output voltage of the scan IC 55.
  • the power recovery circuit of sustain pulse generation circuit 52 is operated to raise the potential of reference potential A.
  • the clamp circuit of sustain pulse generating circuit 52 is operated to set reference potential A to the voltage Vs (equal to voltage Vi1 in this embodiment).
  • the input terminal IN1 of Miller integrating circuit 53 that generates upramp voltage L1 is set to “Hi”. Specifically, a predetermined constant current is input to the input terminal IN1. Then, a constant current flows from the resistor R1 toward the capacitor C1, the source voltage of the switching element Q1 rises in a ramp shape, and the output voltage of the initialization waveform generation circuit 51 also starts to rise in a ramp shape. This voltage increase continues while the input terminal IN1 is “Hi”.
  • the input terminal IN1 When the output voltage rises to the voltage Vr (equal to the voltage Vi2 in this embodiment), the input terminal IN1 is set to “Lo” at the subsequent time t2. Specifically, for example, 0 (V) is applied to the input terminal IN1. When the input terminal IN1 is set to “Lo”, the potential of the reference potential A is decreased to the voltage Vs (equal to the voltage Vi3 in this embodiment).
  • control signal OC1 and the control signals SID (1) to SID (12) are kept at “Hi”. Therefore, the control signals OC1 ′ (1) to OC1 ′ (12) output from the AND gate AG are also “Hi”.
  • switching element SW2 and switching element SW3 are turned off and switching element SW1 is turned on to generate voltage (Va + Vset2).
  • reference potential A that is, an initialization waveform generation circuit is generated. The drive voltage output from 51 and the voltage (Va + Vset2) are compared. Accordingly, during this period, the reference potential A is higher in potential than the voltage (Va + Vset2), so that the control signal OC2 output from the comparator CP1 is “Lo”.
  • the control signal OC1 ′ (1) to the control signal OC1 ′ (12) are “Hi” and the control signal OC2 is “Lo”, all the scan ICs 55 are in the “All-Lo” state.
  • the reference potential A that is, the drive voltage output from the initialization waveform generating circuit 51 is output as it is.
  • the voltage Vs (equal to the voltage Vi1 in the present embodiment) that is equal to or lower than the discharge start voltage gradually decreases toward the voltage Vr (equal to the voltage Vi2 in the present embodiment) that exceeds the discharge start voltage. Is applied to scan electrode SC1 through scan electrode SCn.
  • a predetermined constant current is input to the input terminal IN2 of the Miller integrating circuit 54 that generates the down-ramp voltage, and the input terminal IN2 is set to “Hi”. Then, a constant current flows from the resistor R2 toward the capacitor C2, the drain voltage of the switching element Q2 decreases in a ramp shape, the potential of the reference potential A decreases in a ramp shape, and the output voltage of the scan IC 55 also increases in a ramp shape. Start to descend.
  • control signal SID for controlling the scan IC 55 for outputting the down-ramp voltage L2 is kept at “Hi”.
  • the control signals SID (1) to SID (6) are kept at “Hi”.
  • the control signals OC1 '(1) to OC1' (6) are kept in the "Hi" state.
  • the voltage of the reference potential A that is, the down-ramp voltage is compared with the voltage (Va + Vset2), and the output signal from the comparator CP1, that is, the control signal OC2, has the down-ramp voltage at the reference potential A. From “Lo” to “Hi” at time t5 when the voltage is equal to or lower than the voltage (Va + Vset2).
  • control signal OC1 ′ for example, the control signal OC1 ′ (1) to the control signal OC1 ′
  • the scan IC 55 for example, the scan IC (1) to the scan IC (6)
  • the control signal OC2 are both “Hi” at time t5
  • the scan IC 55 to which the down-ramp voltage L2 is to be output can be set to the “All-Hi” state.
  • the voltage output from the scan IC 55 for outputting the down-ramp voltage L2 is the voltage input to the input terminal INb at time t5, that is, the voltage Vc obtained by superimposing the voltage Vscn on the reference potential A.
  • the voltage drop is switched to voltage rise at time t5.
  • the down-ramp voltage L2 is output from the scan IC 55 for which the down-ramp voltage L2 is to be output, and, for example, the down-ramp voltage L2 having the lowest voltage (Va + Vset2) is applied to the scan electrodes SC1 to SCn / 2. be able to.
  • the control signal SID for controlling the scanning IC 55 for outputting the down-ramp voltage L5 is changed from “Hi” to “Lo” before the time t3.
  • the control signal SID (7) to the control signal SID (12) are changed from “Hi” to “Lo” before the time t3.
  • the signal CPO output from the comparator CP2 is output from the OR gate OR (7) to OR gate OR (12), and from the AND gate AG (7) to AND gate AG (12).
  • the signal CPO is output as the control signal OC1 ′ (7) to the control signal OC1 ′ (12).
  • the comparator CP2 compares the reference potential A with the voltage (Va + Vset5), the signal CPO output from the comparator CP2 starts from “Hi” at time t4 when the reference potential A becomes equal to or lower than the voltage (Va + Vset5). Becomes “Lo”.
  • control signal OC1 ′ (for example, the control signal OC1 ′ (7) to the control signal OC1 ′) for controlling the scan IC 55 (for example, the scan IC (7) to the scan IC (12)) to which the down-ramp voltage L5 is to be output. (12)) can be changed from “Hi” to “Lo” at time t4.
  • the control signal OC1 ′ and the control signal OC2 for controlling the scan IC 55 for which the down-ramp voltage L5 is to be output are both “Lo” at time t4, and the scan IC 55 for which the down-ramp voltage L5 is to be output is set to the “HiZ” state. can do. Therefore, the output voltage of the scan IC 55 for outputting the down-ramp voltage L5 is a voltage in which the output voltage at the time t4 is held as it is. For example, the lowest voltage is applied to the scan electrode SCn / 2 + 1 to the scan electrode SCn (Va + Vset5). ) Down-ramp voltage L5 can be applied.
  • time t6 when the initialization period ends for example, 0 (V) is applied to the input terminal IN2, and the input terminal IN2 is set to “Lo”.
  • the scan electrode drive circuit 43 decreases from the voltage Vi3 to the voltage (Va + Vset2) from the scan IC 55 (for example, the scan IC (1) to the scan IC (6)) that is desired to output the down-ramp voltage L2.
  • the down-ramp voltage L2 is output, and the down-ramp voltage is applied to the scan electrode 22 (for example, the scan electrode SC1 to the scan electrode SCn / 2) to be addressed between the first initialization operation and the second initialization operation. L2 is applied.
  • the scan IC 55 (for example, the scan IC (7) to the scan IC (12)) to which the down ramp voltage L5 is to be output outputs the down ramp voltage L5 that decreases from the voltage Vi3 toward the voltage (Va + Vset5).
  • Down-ramp voltage L5 is applied to scan electrode 22 (for example, scan electrode SCn / 2 + 1 to scan electrode SCn) to be subjected to an address operation after the initial initialization operation.
  • the initialization period ends.
  • control signal OC1 is set to “Lo” at time t6. Therefore, the control signal OC1 ′ (for example, the control signal OC1 ′ (1) to the control signal OC1 ′ (12)) output from the AND gate AG (for example, the AND gate AG (1) to the AND gate AG (12)) is also used. “Lo”. As a result, all the scan ICs 55 are in the “DATA” state, and the write operation is started by the scan start signal.
  • first, scan electrodes 22 (for example, scan electrode SC1 to scan electrode SCn / 2) that perform an address operation from the first initialization operation to the second initialization operation are sequentially scanned. Apply a pulse.
  • the scan IC (1), the scan IC (2), the scan IC (3), the scan IC (4), the scan IC (5), and the scan IC (6) are written in this order.
  • the scanning start signal SID (1) is set to “Lo” for a predetermined period (for example, one cycle of the clock signal CLK) at time t7 immediately after the start of the first writing period.
  • the scan IC (1) starts an address operation, and a scan pulse is sequentially applied to the scan electrodes 22 connected to the scan IC (1) (in this case, from the scan electrode SC1).
  • the scanning start signal SID (2) is set to “Lo” for a predetermined period (for example, one cycle of the clock signal CLK) at the timing when the writing operation of all the scanning electrodes 22 connected to the scanning IC (1) is completed.
  • the scan IC (2) starts the write operation.
  • the scanning start signal SID (3) to the scanning start signal SID (6) are set to “Lo” for a predetermined period.
  • the write operation is sequentially performed on scan IC (1) to scan IC (6), and the scan pulse is applied to scan electrode SC1 to scan electrode SCn / 2.
  • the control signal OC1 is set to “Hi”. Since the scan start signal SID (for example, the scan start signal SID (1) to the scan start signal SID (12)) is maintained at “Hi”, the control signal OC1 ′ (for example, the control signal) output from the AND gate AG is maintained. OC1 ′ (1) to control signal OC1 ′ (12)) also become “Hi”. Although not shown, the switching element Q5 is turned off at time t8, and the clamp circuit of the sustain pulse generation circuit 52 is operated to set the reference potential A to 0 (V).
  • the control signal OC2 output from the comparator CP1 becomes “Lo”. That is, the control signal OC1 ′ (for example, the control signal OC1 ′ (1) to the control signal OC1 ′ (12)) is “Hi”, the control signal OC2 is “Lo”, and all the scan ICs 55 are “All-Lo”.
  • the reference potential A (0 (V) in this embodiment) is output from the output terminals of all the scan ICs 55.
  • a predetermined constant current is input to the input terminal IN2 of the Miller integrating circuit 54 that generates the down-ramp voltage, and the input terminal IN2 is set to “Hi”.
  • the drain voltage of the switching element Q2 decreases in a ramp shape
  • the potential of the reference potential A decreases in a ramp shape
  • the output voltage of the scan IC 55 also starts to decrease in a ramp shape.
  • the comparator CP1 compares the down-ramp voltage at the reference potential A with the voltage (Va + Vset3), and the control signal OC2 output from the comparator CP1 has a down-ramp voltage at the reference potential A equal to or lower than the voltage (Va + Vset3).
  • “Lo” is changed to “Hi”.
  • the control signal OC1 ′ for example, the control signal OC1 ′ (1) to the control signal OC1 ′ (12)
  • the control signal OC2 are both “Hi”, and all the scan ICs 55 are in the “All-Hi” state.
  • the voltage input to the input terminal INb of the scan IC 55 that is, the voltage Vc obtained by superimposing the voltage Vscn on the reference potential A becomes the output voltage of the scan IC 55.
  • the lowest ramp voltage applied to scan electrode SC1 through scan electrode SCn is the lower ramp voltage L6 having the voltage (Va + Vset3).
  • the input terminal IN2 is set to “Lo”.
  • scan electrode drive circuit 43 generates down-ramp voltage L6 and starts an address operation to scan electrode 22 (for example, scan electrode SCn / 2 + 1 to scan electrode SCn) that has not yet been addressed.
  • a second initializing discharge is generated in the discharge cell to which the down-ramp voltage L5 is applied.
  • the switching element Q5 is turned on to maintain the reference potential A at the negative voltage Va.
  • switching element SW1 and switching element SW2 are turned off and switching element SW3 is turned on to generate voltage (Va + Vset4).
  • comparator CP1 reference potential A, that is, negative voltage Va is compared with voltage (Va + Vset4). To be done. Accordingly, during this period, the reference potential A is lower in potential than the voltage (Va + Vset4), so that the control signal OC2 output from the comparator CP1 is “Hi”.
  • the control signal OC1 is changed from “Hi” to “Lo”. Therefore, the control signal OC1 ′ (for example, the control signal OC1 ′ (1) to the control signal OC1 ′ (12)) output from the AND gate AG (for example, the AND gate AG (1) to the AND gate AG (12)) is also used. “Lo”. As a result, all the scan ICs 55 are in the “DATA” state, and the write operation is started by the scan start signal SID.
  • scan pulses are sequentially applied to scan electrodes 22 (for example, scan electrode SCn / 2 + 1 to scan electrode SCn) that have not yet been addressed.
  • scan electrodes 22 for example, scan electrode SCn / 2 + 1 to scan electrode SCn
  • the scanning start signal SID (7) is set to “Lo” for a predetermined period (for example, one cycle of the clock signal CLK) at time t12 immediately after the start of the second writing period.
  • the scan IC (7) starts an address operation, and scan pulses are sequentially applied to the scan electrodes 22 connected to the scan IC (7) (in this case, from the scan electrode SCn / 2 + 1).
  • the scanning start signal SID (8) is set to “Lo” for a predetermined period (for example, one cycle of the clock signal CLK) at the timing when the writing operation of all the scanning electrodes 22 connected to the scanning IC (7) is completed.
  • the scan IC (8) starts an address operation.
  • the scanning start signal SID (9) to the scanning start signal SID (12) are set to “Lo” for a predetermined period. In this way, the write operation is sequentially performed on the scan IC (7) to the scan IC (12), and the scan pulse is applied to the scan electrode SCn / 2 + 1 to the scan electrode SCn.
  • the control signal OC1 is set to “Hi” at time t13 after the write operation to all the scan electrodes 22 is finished and the write period is finished. Since the scan start signal SID (for example, the scan start signal SID (1) to the scan start signal SID (12)) is maintained at “Hi”, the control signal OC1 ′ (for example, the control signal) output from the AND gate AG is maintained. OC1 ′ (1) to control signal OC1 ′ (12)) also become “Hi”.
  • the switching element Q5 is turned off at time t13, and the clamp circuit of the sustain pulse generating circuit 52 is operated to set the reference potential A to 0 (V).
  • the control signal OC2 output from the comparator CP1 changes from “Hi” to “Lo” at time t13. That is, since the control signal OC1 ′ (for example, the control signal OC1 ′ (1) to the control signal OC1 ′ (12)) is “Hi” and the control signal OC2 is “Lo”, all the scan ICs 55 are in the “All-Lo” state. Thus, the reference potential A (0 (V) in this embodiment) is output from the output terminal of the scan IC 55.
  • the power recovery circuit and the clamp circuit of the sustain pulse generating circuit 52 are alternately operated to generate a predetermined number of sustain pulses. Then, at the end of the sustain period, the erase ramp voltage L3 is generated. Thus, the maintenance period ends.
  • the switching element SW3 is turned on to generate the voltage (Va + Vset4) while the switching element Q5 is kept off, and the reference potential A (this embodiment) is generated in the comparator CP1.
  • the reference potential A In the embodiment, 0 (V)) and the voltage (Va + Vset4) are compared. Since the reference potential A has a higher potential than the voltage (Va + Vset4), the control signal OC2 output from the comparator CP1 remains “Lo” following the sustain period. Further, the control signal OC1 is also maintained at “Hi” after the sustain period.
  • control signal OC1 ′ (for example, the control signal OC1 ′ (1) to the control signal OC1 ′ (12)) is “Hi” and the control signal OC2 is “Lo”, all the scan ICs 55 remain in the “All-Lo” state.
  • the reference potential A that is, the drive voltage output from the initialization waveform generating circuit 51 is output from the output terminals of all the scan ICs 55 as it is.
  • a predetermined constant current is input to the input terminal IN2 of the Miller integrating circuit 54 that generates the down-ramp voltage, and the input terminal IN2 is set to “Hi”.
  • the drain voltage of the switching element Q2 decreases in a ramp shape
  • the potential of the reference potential A decreases in a ramp shape
  • the output voltage of the scan IC 55 also starts to decrease in a ramp shape.
  • control signal SID for controlling the scan IC 55 for outputting the down-ramp voltage L4 is kept at “Hi” as in the case of generating the down-ramp voltage L2.
  • the control signals SID (1) to SID (6) are kept at “Hi”.
  • the control signals OC1 '(1) to OC1' (6) are kept in the "Hi” state.
  • the voltage of the reference potential A that is, the down-ramp voltage is compared with the voltage (Va + Vset4), and the control signal OC2 output from the comparator CP1 has the down-ramp voltage at the reference potential A as the voltage. “Lo” is changed to “Hi” at time t16 which is equal to or less than (Va + Vset4).
  • control signal OC1 ′ for example, the control signal OC1 ′ (1) to the control signal OC1 ′
  • the scan IC 55 for example, the scan IC (1) to the scan IC (6)
  • the control signal OC2 are both “Hi” at time t16, and the scan IC 55 to which the down-ramp voltage L4 is to be output can be set to the “All-Hi” state.
  • the voltage output from the scan IC 55 for outputting the down-ramp voltage L4 is the voltage input to the input terminal INb at time t16, that is, the voltage Vc obtained by superimposing the voltage Vscn on the reference potential A.
  • the voltage drop is switched to voltage rise at time t16.
  • the down-ramp voltage L4 is output from the scan IC 55 for which the down-ramp voltage L4 is to be output, and, for example, the down-ramp voltage L4 having the lowest voltage (Va + Vset4) is applied to the scan electrodes SC1 to SCn / 2. be able to.
  • control signal SID for controlling the scan IC 55 for outputting the down-ramp voltage L7 is changed from “Hi” to “Lo” before the time t14, as in the case of generating the down-ramp voltage L5.
  • the control signal SID (7) to the control signal SID (12) are changed from “Hi” to “Lo” before the time t14.
  • the signal CPO output from the comparator CP2 is output from the OR gate OR (7) to the OR gate OR (12), and from the AND gate AG (7) to the AND gate AG (12), The signal CPO is output as the control signal OC1 ′ (7) to the control signal OC1 ′ (12).
  • the comparator CP2 compares the reference potential A with the voltage (Va + Vset5), the signal CPO output from the comparator CP2 starts from “Hi” at time t15 when the reference potential A becomes equal to or lower than the voltage (Va + Vset5). Becomes “Lo”.
  • control signal OC1 ′ (for example, the control signal OC1 ′ (7) to the control signal OC1 ′) for controlling the scan IC 55 (for example, the scan IC (7) to the scan IC (12)) to which the down-ramp voltage L7 is to be output. (12)) can be changed from “Hi” to “Lo” at time t15.
  • the control signal OC1 ′ and the control signal OC2 for controlling the scan IC 55 for which the down-ramp voltage L7 is to be output are both “Lo” at time t15, and the scan IC 55 for which the down-ramp voltage L7 is to be output is set to the “HiZ” state. can do. Therefore, the output voltage of the scan IC 55 for outputting the down-ramp voltage L7 is a voltage in which the output voltage at the time t15 is held as it is. For example, the lowest voltage is applied to the scan electrode SCn / 2 + 1 to the scan electrode SCn (Va + Vset5). ) Down-ramp voltage L7 can be applied.
  • the scan electrode drive circuit 43 decreases from the voltage Vi3 to the voltage (Va + Vset4) from the scan IC 55 (for example, the scan IC (1) to the scan IC (6)) that is desired to output the down-ramp voltage L4.
  • the down-ramp voltage L4 is output, and the down-ramp voltage is applied to the scan electrode 22 (for example, the scan electrode SC1 to the scan electrode SCn / 2) to be addressed between the first initialization operation and the second initialization operation. L4 is applied.
  • the scan IC 55 (for example, the scan IC (7) to the scan IC (12)) to which the down ramp voltage L7 is to be output outputs the down ramp voltage L7 that decreases from the voltage Vi3 toward the voltage (Va + Vset5).
  • Down-ramp voltage L7 is applied to scan electrode 22 (for example, scan electrode SCn / 2 + 1 to scan electrode SCn) to be subjected to an address operation after the initial initialization operation.
  • the initialization period ends.
  • the subsequent writing period, sustain period, and subsequent operations are the same as those described above.
  • the timing chart described above is merely an example of operation.
  • the down ramp voltage L2 (or the down ramp voltage L4) is changed according to the change.
  • the scan IC 55 that outputs and the scan IC 55 that outputs the down-ramp voltage L5 (or down-ramp voltage L7) are changed.
  • the scan IC (1), the scan IC (3), the scan IC (5), the scan IC (7), the scan IC (9), and the scan IC (11) have a down-ramp voltage L2 ( Alternatively, the down ramp voltage L4) is applied, and the scan IC (2), the scan IC (4), the scan IC (6), the scan IC (8), the scan IC (10), and the scan IC (12) are down ramped.
  • a voltage L5 (or down-ramp voltage L7) is applied.
  • the down ramp voltage applied to the scan IC (1), scan IC (3), scan IC (5), scan IC (7), scan IC (9), and scan IC (11) is the down ramp voltage L2 (or In order to obtain the ramp voltage L4), the scan start signal SID (1), the scan start signal SID (3), the scan start signal SID (5), the scan start signal SID (7), and the scan start are performed during the initialization period.
  • the signal SID (9) and the scan start signal SID (11) are maintained at “Hi”, and the scan IC (2), the scan IC (4), the scan IC (6), the scan IC (8), and the scan IC (10).
  • scanning is started before time t (3) (or before time t14).
  • Signal SID (2), scan start signal SID (4), running Start signal SID (6), scan start signal SID (8), scan start signal SID (10), the scan start signal SID (12) may be from "Hi" to "Lo".
  • each scan start signal SID is generated, and in the second address period after the second initialization operation, the scan IC (2), the scan IC (4), the scan IC (6), and the scan IC (8 ), The scan start signal SID may be generated so that the write operation is performed in the order of the scan IC (10) and the scan IC (12).
  • the present embodiment by performing the initialization operation a plurality of times, it is possible to increase the area in which the elapsed time from the initialization operation to the write operation can be shortened, and partial lighting The higher the rate, the shorter the elapsed time from the initialization operation to the address operation, so that the address operation can be performed, so that stable address discharge can be generated even in panels with larger screens, higher brightness, and higher definition. Therefore, it is possible to prevent an increase in scan pulse voltage (amplitude) necessary for generating stable address discharge.
  • the initial The write operation is performed a plurality of times, and the write operation is performed in each region in such an order that the elapsed time from the initialization operation to the write operation becomes shorter as the partial lighting rate is higher.
  • the write operation is performed in the same order.
  • the luminance change based on the address discharge on the image display surface of the panel 10 can be smoothed, and the image display quality can be further improved.
  • the scan electrode 22 and the scan electrode 22 are adjacent to each other, and the sustain electrode 23 and the sustain electrode 23 are adjacent to each other. ... It is also effective in a panel having an electrode structure of “scan electrode 22, scan electrode 22, sustain electrode 23, sustain electrode 23, scan electrode 22, scan electrode 22,.
  • the specific numerical values shown in the embodiment of the present invention are set based on the characteristics of the panel 10 having 50 inches and the number of display electrode pairs 24 of 1080 pairs, and are merely examples in the embodiments. It is just what was shown.
  • the present invention is not limited to these numerical values, and each numerical value is desirably set optimally in accordance with the characteristics of the panel 10 and the specifications of the plasma display device 1. Each of these numerical values is allowed to vary within a range where the above-described effect can be obtained.
  • the number of subfields and the luminance weight of each subfield are not limited to the values shown in the embodiment of the present invention, and the subfield configuration may be switched based on an image signal or the like. Good.
  • the present invention generates a stable address discharge by preventing an increase in scan pulse voltage (amplitude) necessary for generating a stable address discharge even in a panel with a large screen and high definition, Since high image display quality can be realized, it is useful as a driving method of a plasma display device and a panel.

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Abstract

　安定した書込み放電を発生させ、高い画像表示品質を実現する。そのために、プラズマディスプレイパネルと、書込み期間に走査電極に走査パルスを印加して書込み動作を行う走査電極駆動回路と、プラズマディスプレイパネルの表示領域を複数の領域に分け、領域毎に、全ての放電セル数に対する点灯させるべき放電セル数の割合を部分点灯率としてそれぞれのサブフィールド毎に検出する部分点灯率検出回路とを備え、走査電極駆動回路は、初期化期間に第１の初期化動作を行うとともに、書込み期間に第２の初期化動作を行い、部分点灯率検出回路において検出された部分点灯率が最も大きい領域の書込み動作を第１の初期化動作の直後に行い、２番目に部分点灯率が大きい領域の書込み動作を第２の初期化動作の直後に行う。

Description

プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法
　本発明は、壁掛けテレビや大型モニターに用いられるプラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法に関する。
　プラズマディスプレイパネル（以下、「パネル」と略記する）として代表的な交流面放電型パネルは、対向配置された前面板と背面板との間に多数の放電セルが形成されている。前面板は、１対の走査電極と維持電極とからなる表示電極対が前面ガラス基板上に互いに平行に複数対形成され、それら表示電極対を覆うように誘電体層および保護層が形成されている。背面板は、背面ガラス基板上に複数の平行なデータ電極と、それらを覆うように誘電体層と、さらにその上にデータ電極と平行に複数の隔壁とがそれぞれ形成され、誘電体層の表面と隔壁の側面とに蛍光体層が形成されている。そして、表示電極対とデータ電極とが立体交差するように前面板と背面板とが対向配置されて密封され、内部の放電空間には、例えば分圧比で５％のキセノンを含む放電ガスが封入されている。ここで表示電極対とデータ電極とが対向する部分に放電セルが形成される。このような構成のパネルにおいて、各放電セル内でガス放電により紫外線を発生させ、この紫外線で赤色（Ｒ）、緑色（Ｇ）および青色（Ｂ）の各色の蛍光体を励起発光させてカラー表示を行っている。
　パネルを駆動する方法としては一般にサブフィールド法が用いられている。サブフィールド法では、１回の発光で得られる明るさを制御するのではなく、単位時間（例えば、１フィールド）に発生する発光の回数を制御することで明るさを調整する。すなわち、サブフィールド法では、１フィールドを複数のサブフィールドに分割し、それぞれのサブフィールドで各放電セルを発光または非発光させることにより階調表示を行う。各サブフィールドは、初期化期間、書込み期間および維持期間を有する。
　初期化期間では、各走査電極に初期化波形を印加し、各放電セルで初期化放電を発生させる。これにより、続く書込み動作のために必要な壁電荷を各放電セルに形成するとともに、書込み放電を安定して発生させるためのプライミング粒子（書込み放電を発生させるための励起粒子）を発生させる。
　書込み期間では、走査電極に順次走査パルスを印加（以下、この動作を「走査」とも記す）するとともに、データ電極には表示すべき画像信号に対応した書込みパルスを選択的に印加する（以下、これらの動作を総称して「書込み」とも記す）。これにより、発光すべき放電セルにおいて、走査電極とデータ電極との間に書込み放電を発生させ、壁電荷を形成する。
　維持期間では、表示させるべき輝度に応じた所定の回数の維持パルスを走査電極と維持電極とからなる表示電極対に交互に印加する。これにより、書込み放電による壁電荷形成が行われた放電セルで維持放電を発生させ、その放電セルの蛍光体層を発光させる。このようにして、パネルの画像表示領域に画像を表示する。
　このサブフィールド法では、例えば、複数のサブフィールドのうち、１つのサブフィールドの初期化期間においては全ての放電セルに初期化放電を発生させる全セル初期化動作を行い、他のサブフィールドの初期化期間においては維持放電を行った放電セルに対して選択的に初期化放電を行う選択初期化動作を行うことで、階調表示に関係しない発光を極力減らしコントラスト比を向上させることが可能である。
　一方、近年では、パネルの大画面化、高輝度化にともない、パネルにおける消費電力が増大する傾向にある。また、大画面化、高精細化されたパネルではパネル駆動時の負荷が増大するため放電が不安定になりやすい。放電を安定に発生させるためには、電極に印加する駆動電圧を上げればよいが、これは、消費電力をさらに増大させる一因となる。また、駆動電圧を高くしたり、消費電力が増大したりして駆動回路を構成する部品の定格値を超えると、回路が誤動作するおそれも生じる。
　例えば、データ電極駆動回路は、書込みパルス電圧をデータ電極に印加して放電セルで書込み放電を発生させる書込み動作を行うが、書込み時の消費電力がデータ電極駆動回路を構成するＩＣの定格値を超えるとそのＩＣが誤動作し、書込み放電を発生させるべき放電セルで書込み放電が発生しない、あるいは書込み放電を発生させるべきでない放電セルで書込み放電が発生するといった書込み不良が発生するおそれがある。そこで、書込み時の消費電力を抑えるために、表示すべき画像信号にもとづきデータ電極駆動回路の消費電力を予測して、その予測値が設定値以上になると階調を制限する方法が開示されている（例えば、特許文献１参照）。
　書込み期間では、上述したように、走査電極への走査パルス電圧の印加およびデータ電極への書込みパルス電圧の印加によって書込み放電を発生させる。そのため、特許文献１に開示されたデータ電極駆動回路の動作を安定化させる技術だけでは、安定した書込み動作を行うことは難しく、走査電極を駆動する回路（走査電極駆動回路）における動作の安定化を図る技術も重要となる。
　また、書込み期間における走査電極への走査パルス電圧の印加は各走査電極に対して順次行われるため、特に高精細化されたパネルにおいては、走査電極数の増加によって書込み期間に費やす時間が長くなってしまう。そのため、書込み期間の最後の方に書込み動作がなされる放電セルでは書込み期間の最初の方に書込み動作がなされる放電セルに比べて、壁電荷の消失が増え、書込み放電が不安定になりやすいといった問題もあった。
特開２０００－６６６３８号公報
　本発明のプラズマディスプレイ装置は、初期化期間と書込み期間と維持期間とを有するサブフィールドを１フィールド内に複数設け、サブフィールド毎に輝度重みを設定するとともに維持期間に輝度重みに応じた数の維持パルスを発生して階調表示するサブフィールド法で駆動し、走査電極と維持電極とからなる表示電極対を有する放電セルを複数備えたパネルと、書込み期間に、走査電極に走査パルスを印加して書込み動作を行う走査電極駆動回路と、パネルの表示領域を複数の領域に分け、領域毎に、全ての放電セル数に対する点灯させるべき放電セル数の割合を部分点灯率としてそれぞれのサブフィールド毎に検出する部分点灯率検出回路とを備え、走査電極駆動回路は、初期化期間に第１の初期化動作を行うとともに、書込み期間に第２の初期化動作を行い、部分点灯率検出回路において検出された部分点灯率が最も大きい領域の書込み動作を第１の初期化動作の直後に行い、２番目に部分点灯率が大きい領域の書込み動作を第２の初期化動作の直後に行うことを特徴とする。
　これにより、初期化動作を複数回行うことで初期化動作から書込み動作までの経過時間を短くすることができる領域を増やすことができ、かつ、部分点灯率が高い領域ほど初期化動作から書込み動作までの経過時間を短くして書込み動作を行えるので、大画面化、高精細化されたパネルにおいても、安定した書込み放電を発生させるために必要な走査パルス電圧（振幅）が増大することを防止して安定した書込み放電を発生させることが可能となり、パネルの画像表示品質を向上させることができる。
図１は、本発明の実施の形態１におけるパネルの構造を示す分解斜視図である。 図２は、同パネルの電極配列図である。 図３は、同パネルの各電極に印加する駆動電圧波形図である。 図４は、本発明の実施の形態１におけるプラズマディスプレイ装置の回路ブロック図である。 図５は、同プラズマディスプレイ装置の走査電極駆動回路の構成を示す回路図である。 図６は、本発明の実施の形態１における部分点灯率を検出する領域と走査ＩＣとの接続の一例を示す概略図である。 図７は、本発明の実施の形態１における走査ＩＣの書込み動作の順序の一例を示す概略図である。 図８は、本発明の実施の形態１における走査ＩＣの書込み動作の順序と安定した書込み放電を発生させるために必要な走査パルス電圧（振幅）との関係を示す特性図である。 図９は、本発明の実施の形態１における部分点灯率と安定した書込み放電を発生させるために必要な走査パルス電圧（振幅）との関係を示す特性図である。 図１０は、本発明の実施の形態１における走査ＩＣ切換え回路の一構成例を示す回路ブロック図である。 図１１は、本発明の実施の形態１におけるＳＩＤ発生回路の一構成例を示す回路図である。 図１２は、本発明の実施の形態１における走査ＩＣ切換え回路の動作を説明するためのタイミングチャートである。 図１３は、本発明の実施の形態１における走査ＩＣ切換え回路の他の構成例を示す回路図である。 図１４は、本発明の実施の形態１における走査ＩＣ切換え動作の他の一例を説明するためのタイミングチャートである。 図１５は、所定の画像を部分点灯率に応じた順番で書込み動作して表示したときの低サブフィールドの発光状態を概略的に示した図である。 図１６は、図１５に示した表示画像と同様の画像をパネル上端の走査電極からパネル下端の走査電極に向かって順に書込み動作を行って表示したときの低サブフィールドにおける発光状態を概略的に示した図である。 図１７は、本発明の実施の形態２におけるプラズマディスプレイ装置の回路ブロック図である。 図１８は、本発明の実施の形態３におけるパネルの各電極に印加する駆動電圧波形図である。 図１９は、本発明の実施の形態３における２相駆動を行うときに安定した書込み放電を発生させるために必要な走査パルス電圧（振幅）と書込み動作の順番との関係および走査電極ＳＣ１～走査電極ＳＣｎに印加する駆動電圧波形を概略的に示す図である。 図２０は、本発明の実施の形態３における所定の画像を２相駆動で表示するときの部分点灯率に応じた走査順序の一例（走査ＩＣの書込み動作の順序の一例）を示す概略図である。 図２１は、本発明の実施の形態３における走査電極駆動回路の回路図である。 図２２は、本発明の実施の形態３における制御信号ＯＣ１’、制御信号ＯＣ２と走査ＩＣの動作状態との対応関係を説明するための図である。 図２３は、本発明の実施の形態３における走査電極駆動回路の動作の一例を説明するためのタイミングチャートである。
　以下、本発明の実施の形態におけるプラズマディスプレイ装置について、図面を用いて説明する。
　（実施の形態１）
　図１は、本発明の実施の形態１におけるパネル１０の構造を示す分解斜視図である。ガラス製の前面板２１上には、走査電極２２と維持電極２３とからなる表示電極対２４が複数形成されている。そして走査電極２２と維持電極２３とを覆うように誘電体層２５が形成され、その誘電体層２５上に保護層２６が形成されている。
　また、保護層２６は、放電セルにおける放電開始電圧を下げるために、パネルの材料として使用実績があり、ネオン（Ｎｅ）およびキセノン（Ｘｅ）ガスを封入した場合に２次電子放出係数が大きく耐久性に優れたＭｇＯを主成分とする材料から形成されている。
　背面板３１上にはデータ電極３２が複数形成され、データ電極３２を覆うように誘電体層３３が形成され、さらにその上に井桁状の隔壁３４が形成されている。そして、隔壁３４の側面および誘電体層３３上には赤色（Ｒ）、緑色（Ｇ）および青色（Ｂ）の各色に発光する蛍光体層３５が設けられている。
　これら前面板２１と背面板３１とは、微小な放電空間をはさんで表示電極対２４とデータ電極３２とが交差するように対向配置され、その外周部をガラスフリット等の封着材によって封着されている。そして、内部の放電空間には、ネオンとキセノンの混合ガスが放電ガスとして封入されている。なお、本実施の形態では、発光効率を向上させるためにキセノン分圧を約１０％とした放電ガスを用いている。放電空間は隔壁３４によって複数の区画に仕切られており、表示電極対２４とデータ電極３２とが交差する部分に放電セルが形成されている。そしてこれらの放電セルが放電、発光することにより画像が表示される。
　なお、パネル１０の構造は上述したものに限られるわけではなく、例えばストライプ状の隔壁を備えたものであってもよい。また、放電ガスの混合比率も上述した数値に限られるわけではなく、その他の混合比率であってもよい。
　図２は、本発明の実施の形態１におけるパネル１０の電極配列図である。パネル１０には、行方向に長いｎ本の走査電極ＳＣ１～走査電極ＳＣｎ（図１の走査電極２２）およびｎ本の維持電極ＳＵ１～維持電極ＳＵｎ（図１の維持電極２３）が配列され、列方向に長いｍ本のデータ電極Ｄ１～データ電極Ｄｍ（図１のデータ電極３２）が配列されている。そして、１対の走査電極ＳＣｉ（ｉ＝１～ｎ）および維持電極ＳＵｉと１つのデータ電極Ｄｊ（ｊ＝１～ｍ）とが交差した部分に放電セルが形成され、放電セルは放電空間内にｍ×ｎ個形成されている。そして、ｍ×ｎ個の放電セルが形成された領域がパネル１０の表示領域となる。
　次に、パネル１０を駆動するための駆動電圧波形とその動作の概要について説明する。なお、本実施の形態におけるプラズマディスプレイ装置は、サブフィールド法、すなわち１フィールドを時間軸上で複数のサブフィールドに分割し、各サブフィールドに輝度重みをそれぞれ設定し、サブフィールド毎に各放電セルの発光・非発光を制御することによって階調表示を行うものとする。
　このサブフィールド法では、例えば、１フィールドを８つのサブフィールド（第１ＳＦ、第２ＳＦ、・・・、第８ＳＦ）で構成し、各サブフィールドはそれぞれ１、２、４、８、１６、３２、６４、１２８の輝度重みを有する構成とすることができる。また、複数のサブフィールドのうち、１つのサブフィールドの初期化期間においては全ての放電セルに初期化放電を発生させる全セル初期化動作を行い（以下、全セル初期化動作を行うサブフィールドを「全セル初期化サブフィールド」と呼称する）、他のサブフィールドの初期化期間においては維持放電を行った放電セルに対して選択的に初期化放電を発生させる選択初期化動作を行う（以下、選択初期化動作を行うサブフィールドを「選択初期化サブフィールド」と呼称する）ことで、階調表示に関係しない発光を極力減らしコントラスト比を向上させることが可能である。
　そして、本実施の形態では、第１ＳＦの初期化期間では全セル初期化動作を行い、第２ＳＦ～第８ＳＦの初期化期間では選択初期化動作を行うものとする。これにより、画像の表示に関係のない発光は第１ＳＦにおける全セル初期化動作の放電にともなう発光のみとなり、維持放電を発生させない黒表示領域の輝度である黒輝度は全セル初期化動作における微弱発光だけとなって、コントラストの高い画像表示が可能となる。また、各サブフィールドの維持期間においては、それぞれのサブフィールドの輝度重みに所定の比例定数を乗じた数の維持パルスを表示電極対２４のそれぞれに印加する。このときの比例定数が輝度倍率である。
　しかし、本実施の形態は、サブフィールド数や各サブフィールドの輝度重みが上記の値に限定されるものではなく、また、画像信号等にもとづいてサブフィールド構成を切換える構成であってもよい。
　図３は、本発明の実施の形態１におけるパネル１０の各電極に印加する駆動電圧波形図である。図３には、書込み期間において最初に書込み動作を行う走査電極ＳＣ１、書込み期間において最後に書込み動作を行う走査電極ＳＣｎ、維持電極ＳＵ１～維持電極ＳＵｎ、およびデータ電極Ｄ１～データ電極Ｄｍの駆動波形を示す。
　また、図３には、２つのサブフィールドの駆動電圧波形、すなわち全セル初期化サブフィールドである第１サブフィールド（第１ＳＦ）と、選択初期化サブフィールドである第２サブフィールド（第２ＳＦ）とを示す。なお、他のサブフィールドにおける駆動電圧波形は、維持期間における維持パルスの発生数が異なる以外は第２ＳＦの駆動電圧波形とほぼ同様である。また、以下における走査電極ＳＣｉ、維持電極ＳＵｉ、データ電極Ｄｋは、各電極の中から画像データ（サブフィールド毎の発光・非発光を示すデータ）にもとづき選択された電極を表す。
　まず、全セル初期化サブフィールドである第１ＳＦについて説明する。
　第１ＳＦの初期化期間前半部では、データ電極Ｄ１～データ電極Ｄｍ、維持電極ＳＵ１～維持電極ＳＵｎにそれぞれ０（Ｖ）を印加し、走査電極ＳＣ１～走査電極ＳＣｎには、維持電極ＳＵ１～維持電極ＳＵｎに対して放電開始電圧以下の電圧Ｖｉ１から、放電開始電圧を超える電圧Ｖｉ２に向かって緩やかに（例えば、約１．３Ｖ／μｓｅｃの勾配で）上昇する傾斜電圧（以下、「上りランプ電圧」と呼称する）Ｌ１を印加する。
　この上りランプ電圧Ｌ１が上昇する間に、走査電極ＳＣ１～走査電極ＳＣｎと維持電極ＳＵ１～維持電極ＳＵｎとの間、および走査電極ＳＣ１～走査電極ＳＣｎとデータ電極Ｄ１～データ電極Ｄｍとの間でそれぞれ微弱な初期化放電が持続して起こる。そして、走査電極ＳＣ１～走査電極ＳＣｎ上部に負の壁電圧が蓄積されるとともに、データ電極Ｄ１～データ電極Ｄｍ上部および維持電極ＳＵ１～維持電極ＳＵｎ上部には正の壁電圧が蓄積される。この電極上部の壁電圧とは、電極を覆う誘電体層上、保護層上、蛍光体層上等に蓄積された壁電荷により生じる電圧を表す。
　初期化期間後半部では、維持電極ＳＵ１～維持電極ＳＵｎには正の電圧Ｖｅ１を印加し、データ電極Ｄ１～データ電極Ｄｍには０（Ｖ）を印加し、走査電極ＳＣ１～走査電極ＳＣｎには、維持電極ＳＵ１～維持電極ＳＵｎに対して放電開始電圧以下となる電圧Ｖｉ３から放電開始電圧を超える電圧Ｖｉ４に向かって緩やかに下降する傾斜電圧（以下、「下りランプ電圧」と呼称する）Ｌ２を印加する。
　この間に、走査電極ＳＣ１～走査電極ＳＣｎと維持電極ＳＵ１～維持電極ＳＵｎとの間、および走査電極ＳＣ１～走査電極ＳＣｎとデータ電極Ｄ１～データ電極Ｄｍとの間でそれぞれ微弱な初期化放電が起こる。そして、走査電極ＳＣ１～走査電極ＳＣｎ上部の負の壁電圧および維持電極ＳＵ１～維持電極ＳＵｎ上部の正の壁電圧が弱められ、データ電極Ｄ１～データ電極Ｄｍ上部の正の壁電圧は書込み動作に適した値に調整される。以上により、全ての放電セルに対して初期化放電を行う全セル初期化動作が終了する。
　なお、図３の第２ＳＦの初期化期間に示したように、初期化期間の前半部を省略した駆動電圧波形を各電極に印加してもよい。すなわち、維持電極ＳＵ１～維持電極ＳＵｎに電圧Ｖｅ１を、データ電極Ｄ１～データ電極Ｄｍに０（Ｖ）をそれぞれ印加し、走査電極ＳＣ１～走査電極ＳＣｎに放電開始電圧以下となる電圧（例えば、接地電位）から電圧Ｖｉ４に向かって緩やかに下降する下りランプ電圧Ｌ４を印加する。これにより直前のサブフィールド（図３では、第１ＳＦ）の維持期間で維持放電を起こした放電セルでは微弱な初期化放電が発生し、走査電極ＳＣｉ上部および維持電極ＳＵｉ上部の壁電圧が弱められ、データ電極Ｄｋ（ｋ＝１～ｍ）上部の壁電圧も、過剰な部分が放電され、書込み動作に適した値に調整される。一方、直前のサブフィールドで維持放電を起こさなかった放電セルについては放電することはなく、直前のサブフィールドの初期化期間終了時における壁電荷がそのまま保たれる。このように前半部を省略した初期化動作は、直前のサブフィールドの維持期間で維持動作を行った放電セルに対して初期化放電を行う選択初期化動作となる。
　続く書込み期間では、走査電極ＳＣ１～走査電極ＳＣｎに対しては順次走査パルス電圧Ｖａを印加し、データ電極Ｄ１～データ電極Ｄｍに対しては発光させるべき放電セルに対応するデータ電極Ｄｋ（ｋ＝１～ｍ）に正の書込みパルス電圧Ｖｄを印加して、各放電セルに選択的に書込み放電を発生させる。このとき、本実施の形態では、後述する部分点灯率検出回路における検出結果にもとづき走査パルス電圧Ｖａを印加する走査電極２２の順番、または走査電極２２を駆動するＩＣの書込み動作の順序を変更している。この詳細については後述するが、ここでは、走査電極ＳＣ１から順に走査パルス電圧Ｖａを印加するものとして説明を行う。
　書込み期間では、まず維持電極ＳＵ１～維持電極ＳＵｎに電圧Ｖｅ２を、走査電極ＳＣ１～走査電極ＳＣｎに電圧Ｖｃを印加する。
　そして、１行目の走査電極ＳＣ１に負の走査パルス電圧Ｖａを印加するとともに、データ電極Ｄ１～データ電極Ｄｍのうち１行目に発光させるべき放電セルのデータ電極Ｄｋ（ｋ＝１～ｍ）に正の書込みパルス電圧Ｖｄを印加する。このときデータ電極Ｄｋ上と走査電極ＳＣ１上との交差部の電圧差は、外部印加電圧の差（電圧Ｖｄ－電圧Ｖａ）にデータ電極Ｄｋ上の壁電圧と走査電極ＳＣ１上の壁電圧との差が加算されたものとなり放電開始電圧を超える。これにより、データ電極Ｄｋと走査電極ＳＣ１との間に放電が発生する。また、維持電極ＳＵ１～維持電極ＳＵｎに電圧Ｖｅ２を印加しているため、維持電極ＳＵ１上と走査電極ＳＣ１上との電圧差は、外部印加電圧の差である（電圧Ｖｅ２－電圧Ｖａ）に維持電極ＳＵ１上の壁電圧と走査電極ＳＣ１上の壁電圧との差が加算されたものとなる。このとき、電圧Ｖｅ２を、放電開始電圧をやや下回る程度の電圧値に設定することで、維持電極ＳＵ１と走査電極ＳＣ１との間を、放電には至らないが放電が発生しやすい状態とすることができる。これにより、データ電極Ｄｋと走査電極ＳＣ１との間に発生する放電を引き金にして、データ電極Ｄｋと交差する領域にある維持電極ＳＵ１と走査電極ＳＣ１との間に放電を発生させることができる。こうして、発光させるべき放電セルに書込み放電が起こり、走査電極ＳＣ１上に正の壁電圧が蓄積され、維持電極ＳＵ１上に負の壁電圧が蓄積され、データ電極Ｄｋ上にも負の壁電圧が蓄積される。
　このようにして、１行目に発光させるべき放電セルで書込み放電を起こして各電極上に壁電圧を蓄積する書込み動作が行われる。一方、書込みパルス電圧Ｖｄを印加しなかったデータ電極Ｄ１～データ電極Ｄｍと走査電極ＳＣ１との交差部の電圧は放電開始電圧を超えないので、書込み放電は発生しない。以上の書込み動作をｎ行目の放電セルに至るまで行い、書込み期間が終了する。
　続く維持期間では、輝度重みに所定の輝度倍率を乗じた数の維持パルスを表示電極対２４に交互に印加して、書込み放電を発生した放電セルで維持放電を発生させて発光させる。
　この維持期間では、まず走査電極ＳＣ１～走査電極ＳＣｎに正の維持パルス電圧Ｖｓを印加するとともに維持電極ＳＵ１～維持電極ＳＵｎにベース電位となる接地電位、すなわち０（Ｖ）を印加する。すると書込み放電を起こした放電セルでは、走査電極ＳＣｉ上と維持電極ＳＵｉ上との電圧差が維持パルス電圧Ｖｓに走査電極ＳＣｉ上の壁電圧と維持電極ＳＵｉ上の壁電圧との差が加算されたものとなり放電開始電圧を超える。
　そして、走査電極ＳＣｉと維持電極ＳＵｉとの間に維持放電が起こり、このとき発生した紫外線により蛍光体層３５が発光する。そして走査電極ＳＣｉ上に負の壁電圧が蓄積され、維持電極ＳＵｉ上に正の壁電圧が蓄積される。さらにデータ電極Ｄｋ上にも正の壁電圧が蓄積される。書込み期間において書込み放電が起きなかった放電セルでは維持放電は発生せず、初期化期間の終了時における壁電圧が保たれる。
　続いて、走査電極ＳＣ１～走査電極ＳＣｎにはベース電位となる０（Ｖ）を、維持電極ＳＵ１～維持電極ＳＵｎには維持パルス電圧Ｖｓをそれぞれ印加する。すると、維持放電を起こした放電セルでは、維持電極ＳＵｉ上と走査電極ＳＣｉ上との電圧差が放電開始電圧を超えるので再び維持電極ＳＵｉと走査電極ＳＣｉとの間に維持放電が起こり、維持電極ＳＵｉ上に負の壁電圧が蓄積され走査電極ＳＣｉ上に正の壁電圧が蓄積される。以降同様に、走査電極ＳＣ１～走査電極ＳＣｎと維持電極ＳＵ１～維持電極ＳＵｎとに交互に輝度重みに輝度倍率を乗じた数の維持パルスを印加し、表示電極対２４の電極間に電位差を与えることにより、書込み期間において書込み放電を起こした放電セルで維持放電が継続して行われる。
　そして、維持期間における維持パルスの発生後に、走査電極ＳＣ１～走査電極ＳＣｎに、０（Ｖ）から電圧Ｖｅｒｓに向かって緩やかに上昇する傾斜電圧（以下、「消去ランプ電圧」と呼称する）Ｌ３を印加する。これにより、維持放電を発生させた放電セルにおいて、微弱な放電を持続して発生させ、データ電極Ｄｋ上の正の壁電圧を残したまま、走査電極ＳＣｉおよび維持電極ＳＵｉ上の壁電圧の一部または全部を消去する。
　具体的には、維持電極ＳＵ１～維持電極ＳＵｎを０（Ｖ）に戻した後、ベース電位となる０（Ｖ）から放電開始電圧を超える電圧Ｖｅｒｓに向かって上昇する消去ランプ電圧Ｌ３を、上りランプ電圧Ｌ１よりも急峻な勾配（例えば、約１０Ｖ／μｓｅｃ）で発生させ、走査電極ＳＣ１～走査電極ＳＣｎに印加する。すると、維持放電を起こした放電セルの維持電極ＳＵｉと走査電極ＳＣｉとの間で微弱な放電が発生する。そして、この微弱な放電は、走査電極ＳＣ１～走査電極ＳＣｎへの印加電圧が上昇する期間、持続して発生する。そして、上昇する電圧があらかじめ定めた電圧Ｖｅｒｓに到達したら、走査電極ＳＣ１～走査電極ＳＣｎに印加する電圧をベース電位となる０（Ｖ）まで下降させる。
　このとき、この微弱な放電で発生した荷電粒子は、維持電極ＳＵｉと走査電極ＳＣｉとの間の電圧差を緩和するように、維持電極ＳＵｉ上および走査電極ＳＣｉ上に壁電荷となって蓄積されていく。これにより、データ電極Ｄｋ上の正の壁電荷を残したまま、走査電極ＳＣ１～走査電極ＳＣｎ上と維持電極ＳＵ１～維持電極ＳＵｎ上との間の壁電圧は、走査電極ＳＣｉに印加した電圧と放電開始電圧の差、すなわち（電圧Ｖｅｒｓ－放電開始電圧）の程度まで弱められる。以下、この消去ランプ電圧Ｌ３によって発生させる維持期間の最後の放電を「消去放電」と呼称する。
　続く第２ＳＦ以降のサブフィールドの各動作は、維持期間の維持パルスの数を除いて上述の動作とほぼ同様であるため説明を省略する。以上が、本実施の形態におけるパネル１０の各電極に印加する駆動電圧波形の概要である。
　次に、本実施の形態におけるプラズマディスプレイ装置１の構成について説明する。図４は、本発明の実施の形態１におけるプラズマディスプレイ装置１の回路ブロック図である。プラズマディスプレイ装置１は、パネル１０、画像信号処理回路４１、データ電極駆動回路４２、走査電極駆動回路４３、維持電極駆動回路４４、タイミング発生回路４５、部分点灯率検出回路４７、点灯率比較回路４８、および各回路ブロックに必要な電源を供給する電源回路（図示せず）を備えている。
　画像信号処理回路４１は、入力された画像信号ｓｉｇをサブフィールド毎の発光・非発光を示す画像データに変換する。
　部分点灯率検出回路４７は、パネル１０の表示領域を複数の領域に分け、サブフィールド毎の画像データにもとづき、領域毎に、その領域の全ての放電セル数に対する点灯させるべき放電セル数の割合を、それぞれのサブフィールド毎に検出する（以下、この割合を「部分点灯率」と呼称する）。例えば、1つの領域の放電セルの数が５１８４００個で、その領域の点灯させるべき放電セルの数が２５９２００個であれば、その領域の部分点灯率は５０％となる。なお、部分点灯率検出回路４７は、例えば、１対の表示電極対２４における点灯率を部分点灯率として検出することもできるが、ここでは、走査電極２２を駆動するＩＣ（以下、「走査ＩＣ」と呼称する）の１つに接続された複数の走査電極２２で構成される領域を１つの領域として部分点灯率を検出するものとする。
　点灯率比較回路４８は、部分点灯率検出回路４７で検出した各領域の部分点灯率の値を互いに比較し、値の大きい方から順に、どの領域が何番目の大きさになるのかを判別する。そして、その結果を表す信号をサブフィールド毎にタイミング発生回路４５に出力する。
　タイミング発生回路４５は、水平同期信号Ｈ、垂直同期信号Ｖおよび点灯率比較回路４８からの出力にもとづき各回路ブロックの動作を制御する各種のタイミング信号を発生し、それぞれの回路ブロックへ供給する。
　走査電極駆動回路４３は、初期化期間において走査電極ＳＣ１～走査電極ＳＣｎに印加する初期化波形電圧を発生するための初期化波形発生回路（図示せず）、維持期間において走査電極ＳＣ１～走査電極ＳＣｎに印加する維持パルスを発生するための維持パルス発生回路（図示せず）、複数の走査ＩＣを備え書込み期間において走査電極ＳＣ１～走査電極ＳＣｎに印加する走査パルス電圧Ｖａを発生するための走査パルス発生回路５０を有する。そして、タイミング信号にもとづいて各走査電極ＳＣ１～走査電極ＳＣｎをそれぞれ駆動する。このとき、本実施の形態では、部分点灯率が高い領域から先に書込み動作が行われるように走査ＩＣを順次切換えて書込み動作させている。これにより、安定した書込み放電を実現している。この詳細については後述する。
　データ電極駆動回路４２は、サブフィールド毎の画像データを各データ電極Ｄ１～データ電極Ｄｍに対応する信号に変換し、タイミング信号にもとづいて各データ電極Ｄ１～データ電極Ｄｍを駆動する。なお、本実施の形態では、上述したように、書込み動作を行う順番がサブフィールド毎に変わる可能性があるため、タイミング発生回路４５は、データ電極駆動回路４２において走査ＩＣの書込み動作の順序にあわせて書込みパルス電圧Ｖｄが発生するようにタイミング信号を発生している。これにより、表示画像に応じた正しい書込み動作を行うことができる。
　維持電極駆動回路４４は、維持パルス発生回路および電圧Ｖｅ１、電圧Ｖｅ２を発生するための回路（図示せず）を備え、タイミング信号にもとづいて維持電極ＳＵ１～維持電極ＳＵｎを駆動する。
　次に、走査電極駆動回路４３の詳細とその動作について説明する。
　図５は、本発明の実施の形態１におけるプラズマディスプレイ装置１の走査電極駆動回路４３の構成を示す回路図である。走査電極駆動回路４３は、走査パルス発生回路５０と、初期化波形発生回路５１と、走査電極２２側の維持パルス発生回路５２とを備え、走査パルス発生回路５０のそれぞれの出力はパネル１０の走査電極ＳＣ１～走査電極ＳＣｎのそれぞれに接続されている。
　初期化波形発生回路５１は、初期化期間において走査パルス発生回路５０の基準電位Ａをランプ状に上昇または降下させ、図３に示した初期化波形電圧を発生させる。
　維持パルス発生回路５２は、走査パルス発生回路５０の基準電位Ａを電圧Ｖｓまたは接地電位にすることで、図３に示した維持パルスを発生させる。
　走査パルス発生回路５０は、書込み期間において基準電位Ａを負の電圧Ｖａに接続するためのスイッチ７２と、電圧Ｖｃを与えるための電源ＶＣと、ｎ本の走査電極ＳＣ１～走査電極ＳＣｎのそれぞれに走査パルス電圧Ｖａを印加するためのスイッチング素子ＱＨ１～スイッチング素子ＱＨｎおよびスイッチング素子ＱＬ１～スイッチング素子ＱＬｎを備えている。スイッチング素子ＱＨ１～スイッチング素子ＱＨｎ、スイッチング素子ＱＬ１～スイッチング素子ＱＬｎは複数の出力毎にまとめられＩＣ化されている。このＩＣが走査ＩＣである。そして、スイッチング素子ＱＨｉをオフ、スイッチング素子ＱＬｉをオンにすることにより、スイッチング素子ＱＬｉを経由して走査電極ＳＣｉに負の走査パルス電圧Ｖａを印加する。なお、以下の説明においては、スイッチング素子を導通させる動作を「オン」、遮断させる動作を「オフ」と表記し、スイッチング素子をオンさせる信号を「Ｈｉ」、オフさせる信号を「Ｌｏ」と表記する。
　なお、初期化波形発生回路５１または維持パルス発生回路５２を動作させているときは、スイッチング素子ＱＨ１～スイッチング素子ＱＨｎをオフ、スイッチング素子ＱＬ１～スイッチング素子ＱＬｎをオンにすることにより、スイッチング素子ＱＬ１～スイッチング素子ＱＬｎを経由して各走査電極ＳＣ１～走査電極ＳＣｎに初期化波形電圧または維持パルス電圧Ｖｓを印加する。
　なお、ここでは、９０本の出力分のスイッチング素子を１つのモノシリックＩＣとして集積し、パネル１０は１０８０本の走査電極２２を備えているものとして、以下の説明を行う。そして、１２個の走査ＩＣを用いて走査パルス発生回路５０を構成し、ｎ＝１０８０本の走査電極ＳＣ１～走査電極ＳＣｎを駆動するものとする。このように多数のスイッチング素子ＱＨ１～スイッチング素子ＱＨｎ、スイッチング素子ＱＬ１～スイッチング素子ＱＬｎをＩＣ化することにより部品点数を削減し、実装面積を低減することができる。ただし、ここに挙げた数値は単なる一例であり、本発明は何らこれらの数値に限定されるものではない。
　また、本実施の形態では、書込み期間において、タイミング発生回路４５から出力されるＳＩＤ（１）～ＳＩＤ（１２）を走査ＩＣ（１）～走査ＩＣ（１２）のそれぞれに入力している。このＳＩＤ（１）～ＳＩＤ（１２）は、走査ＩＣに書込み動作を開始させるための動作開始信号であり、走査ＩＣ（１）～走査ＩＣ（１２）は、ＳＩＤ（１）～ＳＩＤ（１２）にもとづき書込み動作の順序が切換えられる。
　例えば、走査電極ＳＣ９９１～走査電極ＳＣ１０８０に接続された走査ＩＣ（１２）に書込み動作させた後に、走査電極ＳＣ１～走査電極ＳＣ９０に接続された走査ＩＣ（１）に書込み動作させる場合は、次のような動作となる。
　タイミング発生回路４５は、ＳＩＤ（１２）をＬｏ（例えば、０（Ｖ））からＨｉ（例えば、５（Ｖ））に変化させ、走査ＩＣ（１２）に書込み動作の開始を指示する。走査ＩＣ（１２）は、ＳＩＤ（１２）の電圧変化を検知し、これにより書込み動作を開始する。まず、スイッチング素子ＱＨ９９１をオフ、スイッチング素子ＱＬ９９１をオンにし、スイッチング素子ＱＬ９９１を経由して走査電極ＳＣ９９１に走査パルス電圧Ｖａを印加する。走査電極ＳＣ９９１での書込み動作が終了した後は、スイッチング素子ＱＨ９９１をオン、スイッチング素子ＱＬ９９１をオフにし、引き続き、スイッチング素子ＱＨ９９２をオフ、スイッチング素子ＱＬ９９２をオンにし、スイッチング素子ＱＬ９９２を経由して走査電極ＳＣ９９２に走査パルス電圧Ｖａを印加する。この一連の書込み動作を順次行い、走査電極ＳＣ９９１～走査電極ＳＣ１０８０に走査パルス電圧Ｖａを順次印加して、走査ＩＣ（１２）は書込み動作を終了する。
　走査ＩＣ（１２）の書込み動作が終了した後、タイミング発生回路４５は、ＳＩＤ（１）をＬｏ（例えば、０（Ｖ））からＨｉ（例えば、５（Ｖ））に変化させ、走査ＩＣ（１）に書込み動作の開始を指示する。走査ＩＣ（１）は、ＳＩＤ（１）の電圧変化を検知し、これにより上述と同様の書込み動作を開始し、走査電極ＳＣ１～走査電極ＳＣ９０に走査パルス電圧Ｖａを順次印加する。
　本実施の形態では、このように、動作開始信号であるＳＩＤを用いて走査ＩＣの書込み動作の順序を制御することができる。
　そして、本実施の形態では、上述したように、部分点灯率検出回路４７において検出される部分点灯率に応じて走査ＩＣの書込み動作の順序を決定し、部分点灯率が高い領域を駆動する走査ＩＣから先に書込み動作させる。これらの動作の一例を図面を用いて説明する。
　図６は、本発明の実施の形態１における部分点灯率を検出する領域と走査ＩＣとの接続の一例を示す概略図である。図６は、パネル１０と走査ＩＣとの接続の様子を簡略的に表しており、パネル１０内に示す破線で囲まれた各領域は、それぞれ部分点灯率を検出する領域を表す。また、表示電極対２４は、図２と同様に、図面における左右方向に延長して配列されているものとする。
　上述したように、部分点灯率検出回路４７は、１つの走査ＩＣに接続された複数の走査電極２２で構成される領域を１つの領域として部分点灯率を検出する。例えば、１つの走査ＩＣに接続される走査電極２２の数が９０本であり、走査電極駆動回路４３が備える走査ＩＣが１２個（走査ＩＣ（１）～走査ＩＣ（１２））であれば、図６に示すように、部分点灯率検出回路４７は、走査ＩＣ（１）～走査ＩＣ（１２）のそれぞれに接続された９０本の走査電極２２を１つの領域とし、パネル１０の表示領域を１２分割して各領域の部分点灯率を検出する。そして、点灯率比較回路４８は、部分点灯率検出回路４７で検出した部分点灯率の値を互いに比較し、値の大きい方から順に、各領域に対して順位付けを行う。そして、タイミング発生回路４５はその順位付けにもとづきタイミング信号を発生し、走査電極駆動回路４３は、そのタイミング信号により、部分点灯率が高い領域に接続された走査ＩＣから先に書込み動作させる。
　図７は、本発明の実施の形態１における走査ＩＣ（１）～走査ＩＣ（１２）の書込み動作の順序の一例を示す概略図である。なお、図７において、部分点灯率を検出する領域は図６に示した領域と同様であり、斜線で示した部分は維持放電を発生させない非点灯セルの分布を表し、斜線のない白抜きの部分は放電を発生させる点灯セルの分布を表すものとする。
　例えば、あるサブフィールドにおいて、点灯セルが、図７に示したように分布している場合、最も部分点灯率が高い領域は走査ＩＣ（１２）が接続された領域（以下、走査ＩＣ（ｎ）に接続された領域を「領域（ｎ）」と表す）となり、次に部分点灯率が高い領域は走査ＩＣ（１０）が接続された領域（１０）となり、その次に部分点灯率が高い領域は走査ＩＣ（７）が接続された領域（７）となる。このとき、従来の書込み動作であれば、走査ＩＣ（１）から走査ＩＣ（２）、走査ＩＣ（３）へと順次書込み動作が切換えられ、最も部分点灯率が高い領域に接続された走査ＩＣ（１２）は最後に書込み動作が開始される。しかし、本実施の形態では、部分点灯率の高い領域の走査ＩＣから先に書込み動作させるので、図７に示すように、まず最初に走査ＩＣ（１２）に書込み動作させ、次に走査ＩＣ（１０）に書込み動作させ、その次に走査ＩＣ（７）に書込み動作させる。なお、本実施の形態では、部分点灯率が同じであれば、配置的に見て、より上部の走査電極２２に接続された走査ＩＣから先に書込み動作させるものとする。そのため、走査ＩＣ（７）以降の書込み動作の順序は、走査ＩＣ（１）、走査ＩＣ（２）、走査ＩＣ（３）、走査ＩＣ（４）、走査ＩＣ（５）、走査ＩＣ（６）、走査ＩＣ（８）、走査ＩＣ（９）、走査ＩＣ（１１）となり、書込み動作は、領域（１２）、領域（１０）、領域（７）、領域（１）、領域（２）、領域（３）、領域（４）、領域（５）、領域（６）、領域（８）、領域（９）、領域（１１）の順番で行われる。
　このように、本実施の形態では、部分点灯率が高い領域に接続された走査ＩＣから先に書込み動作させることで、部分点灯率が高い領域から先に書込み動作を行い、安定した書込み放電を実現している。これは、次のような理由による。
　図８は、本発明の実施の形態１における走査ＩＣの書込み動作の順序と安定した書込み放電を発生させるために必要な走査パルス電圧（振幅）との関係を示す特性図である。図８において、縦軸は安定した書込み放電を発生させるために必要な走査パルス電圧（振幅）を表し、横軸は走査ＩＣの書込み動作の順序を表す。なお、この実験は、１画面を１６の領域に分け、走査パルス発生回路５０に１６個の走査ＩＣを備えて走査電極ＳＣ１～走査電極ＳＣｎを駆動する構成にして行った。そして、走査ＩＣの書込み動作の順序によって、安定した書込み放電を発生させるために必要な走査パルス電圧（振幅）がどのように変化するかを測定した。
　図８に示すように、走査ＩＣの書込み動作の順序に応じて安定した書込み放電を発生させるために必要な走査パルス電圧（振幅）も変化する。そして、書込み動作の順序が遅い走査ＩＣほど安定した書込み放電を発生させるために必要な走査パルス電圧（振幅）は大きくなる。例えば、最初に書込み動作させる走査ＩＣでは、安定した書込み放電を発生させるために必要な走査パルス電圧（振幅）は約８０（Ｖ）であるが、最後（ここでは、１６番目）に書込み動作させる走査ＩＣでは、必要な走査パルス電圧（振幅）は約１５０（Ｖ）となり、約７０（Ｖ）も大きくなった。
　これは、初期化期間に形成された壁電荷が、時間の経過とともに徐々に減少するためと考えられる。また、書込みパルス電圧Ｖｄは、書込み期間中（表示画像に応じて）各データ電極３２に印加されるため、書込み動作が行われていない放電セルにも書込みパルス電圧Ｖｄは印加される。このような電圧変化によっても壁電荷は減少するため、書込み期間の終盤に書込み動作が行われる放電セルでは、さらに壁電荷が減少すると考えられる。
　図９は、本発明の実施の形態１における部分点灯率と安定した書込み放電を発生させるために必要な走査パルス電圧（振幅）との関係を示す特性図である。図９において、縦軸は安定した書込み放電を発生させるために必要な走査パルス電圧（振幅）を表し、横軸は部分点灯率を表す。なお、この実験では、図８における測定と同様に１画面を１６の領域に分け、そのうちの１つの領域において、点灯セルの割合を変えながら、安定した書込み放電を発生させるために必要な走査パルス電圧（振幅）がどのように変化するかを測定した。
　図９に示すように、点灯セルの割合に応じて安定した書込み放電を発生させるために必要な走査パルス電圧（振幅）も変化する。そして、点灯率が高くなるほど安定した書込み放電を発生させるために必要な走査パルス電圧（振幅）は大きくなる。例えば、点灯率１０％では、安定した書込み放電を発生させるために必要な走査パルス電圧（振幅）は約１１８（Ｖ）であるが、点灯率１００％では、必要な走査パルス電圧（振幅）は約１４９（Ｖ）となり、約３１（Ｖ）も大きくなる。
　これは、点灯セルが増えて点灯率が上がると放電電流が増加し、走査パルス電圧（振幅）の電圧降下が大きくなるためと考えられる。また、パネル１０の大画面化により、走査電極２２の長さが長くなる等して駆動負荷が増大すると、電圧降下はさらに大きくなる。
　このように、安定した書込み放電を発生させるために必要な走査パルス電圧（振幅）は、走査ＩＣの書込み動作の順序が遅くなるほど、すなわち初期化動作から書込み動作までの経過時間が長くなるほど大きくなり、また、点灯率が高くなるほど大きくなる。したがって、走査ＩＣの書込み動作の順序が遅く、かつその走査ＩＣが接続された領域の部分点灯率が高い場合には、安定した書込み放電を発生させるために必要な走査パルス電圧（振幅）はさらに大きくなる。
　しかしながら、同じように部分点灯率が高い領域であっても、その領域に接続された走査ＩＣの書込み動作の順序を早くすれば、その領域に接続された走査ＩＣの書込み動作の順序が遅いときよりも、安定した書込み放電を発生させるために必要な走査パルス電圧（振幅）を低減することができる。
　そこで、本実施の形態では、領域毎に部分点灯率を検出し、部分点灯率が高い領域に接続された走査ＩＣから先に書込み動作させる構成とする。これにより、部分点灯率が高い領域から先に書込み動作を行うことができるので、部分点灯率が高い領域における書込み動作を、部分点灯率が低い領域における書込み動作よりも、初期化動作から書込み動作までの経過時間を短くして行うことが可能となる。これにより、安定した書込み放電を発生させるために必要な走査パルス電圧（振幅）が増大することを防止して安定した書込み放電を発生させることができる。本発明者が行った実験では、本実施の形態における構成とすることで、表示画像にもよるが、安定した書込み放電を発生させるために必要な走査パルス電圧（振幅）を約２０（Ｖ）低減できることが確認された。
　次に、図５に示した走査ＩＣへの動作開始信号であるＳＩＤ（ここでは、ＳＩＤ（１）～ＳＩＤ（１２））を発生させる回路の一例を図面を用いて説明する。
　図１０は、本発明の実施の形態１における走査ＩＣ切換え回路６０の一構成例を示す回路ブロック図である。タイミング発生回路４５は、ＳＩＤ（ここでは、ＳＩＤ（１）～ＳＩＤ（１２））を発生させる走査ＩＣ切換え回路６０を有する。なお、ここには図示していないが、各走査ＩＣ切換え回路６０には各回路の動作タイミングの基準となるクロック信号ＣＫが入力されている。
　走査ＩＣ切換え回路６０は、図１０に示すように、発生させるＳＩＤの数と同数（ここでは、１２個）のＳＩＤ発生回路６１を備え、各ＳＩＤ発生回路６１には、点灯率比較回路４８における比較結果にもとづき発生させる切換え信号ＳＲ、書込み期間における走査ＩＣ選択期間に発生させる選択信号ＣＨ、走査ＩＣの書込み動作開始時に発生させるスタート信号ＳＴがそれぞれ入力される。そして、各ＳＩＤ発生回路６１は、入力された各信号にもとづきＳＩＤを出力する。なお、各信号はタイミング発生回路４５において生成されるが、選択信号ＣＨに関しては、各ＳＩＤ発生回路６１において所定時間ずつ遅延された選択信号ＣＨを次段のＳＩＤ発生回路６１に用いるものとする。例えば、最初のＳＩＤ発生回路６１に入力する選択信号ＣＨ（１）をそのＳＩＤ発生回路６１において所定時間遅延して選択信号ＣＨ（２）とし、この選択信号ＣＨ（２）を次段のＳＩＤ発生回路６１に入力するものとする。したがって、各ＳＩＤ発生回路６１においては、切換え信号ＳＲおよびスタート信号ＳＴは同タイミングで入力されるが、選択信号ＣＨは全て異なるタイミングで入力される。
　図１１は、本発明の実施の形態１におけるＳＩＤ発生回路６１の一構成例を示す回路図である。ＳＩＤ発生回路６１は、フリップフロップ回路（以下、「ＦＦ」と略記する）６２、遅延回路６３、アンドゲート６４を有する。
　ＦＦ６２は、一般に知られたフリップフロップ回路と同様の構成、動作であり、クロック入力端子ＣＫＩＮ、データ入力端子ＤＩＮ、データ出力端子ＤＯＵＴを有する。そして、クロック入力端子ＣＫＩＮに入力される信号（ここでは、切換え信号ＳＲ）の立ち上がり時（ＬｏからＨｉへの変化時）におけるデータ入力端子ＤＩＮ（ここでは、選択信号ＣＨを入力）の状態（ＬｏまたはＨｉ）を保持し、この状態を反転したものを、データ出力端子ＤＯＵＴからゲート信号Ｇとして出力する。
　アンドゲート６４は、ＦＦ６２から出力されるゲート信号Ｇを一方の入力端子に、スタート信号ＳＴを他方の入力端子に入力し、２つの信号の論理積演算をして出力する。すなわち、ゲート信号ＧがＨｉでかつスタート信号ＳＴがＨｉのときのみＨｉを出力し、それ以外はＬｏを出力する。そして、このアンドゲート６４の出力がＳＩＤとなる。
　遅延回路６３は、一般に知られた遅延回路と同様の構成、動作であり、クロック入力端子ＣＫＩＮ、データ入力端子ＤＩＮ、データ出力端子ＤＯＵＴを有する。そして、データ入力端子ＤＩＮに入力される信号（ここでは、選択信号ＣＨ）を、クロック入力端子ＣＫＩＮに入力されるクロック信号ＣＫの所定の周期分（ここでは、１周期分）だけ遅延させてデータ出力端子ＤＯＵＴから出力する。この出力が次段のＳＩＤ発生回路６１に用いる選択信号ＣＨとなる。
　これらの動作を、タイミングチャートを用いて説明する。図１２は、本発明の実施の形態１における走査ＩＣ切換え回路６０の動作を説明するためのタイミングチャートである。ここでは、走査ＩＣ（３）の次に走査ＩＣ（２）に書込み動作させるときの、走査ＩＣ切換え回路６０の動作を例に挙げて説明を行う。なお、ここに示す各信号は、点灯率比較回路４８からの比較結果にもとづき、タイミング発生回路４５内で、その発生タイミングを決定して発生させるものとする。
　なお、本実施の形態では、書込み期間内に設けた走査ＩＣ選択期間において、次に書込み動作させる走査ＩＣを決定するものとする。ただし、最初に書込み動作させる走査ＩＣを決定するための走査ＩＣ選択期間は書込み期間の直前に行うものとする。そして、書込み動作中の走査ＩＣの書込み動作が終了する直前に、次に書込み動作させる走査ＩＣを決定するための走査ＩＣ選択期間を設けるものとする。
　走査ＩＣ選択期間では、まず、選択信号ＣＨ（１）がＳＩＤ（１）を発生させるためのＳＩＤ発生回路６１に入力される。この選択信号ＣＨ（１）は、図１２に示すように、通常はＨｉであり、クロック信号ＣＫ１周期分だけＬｏになる負極性のパルス波形である。そして、選択信号ＣＨ（１）は、ＳＩＤ発生回路６１においてクロック信号ＣＫ１周期分遅延され、選択信号ＣＨ（２）となってＳＩＤ（２）を発生させるためのＳＩＤ発生回路６１に入力される。以降、クロック信号ＣＫ１周期分ずつ遅延された選択信号ＣＨ（３）～選択信号ＣＨ（１２）が各ＳＩＤ発生回路６１にそれぞれ入力される。
　切換え信号ＳＲは、図１２に示すように、通常はＬｏであり、クロック信号ＣＫ１周期分だけＨｉになる正極性のパルス波形である。そして、クロック信号ＣＫ１周期分ずつ遅延された選択信号ＣＨ（１）～選択信号ＣＨ（１２）のうち、次に書込み動作させる走査ＩＣを選択するための選択信号ＣＨがＬｏになったタイミングで、正極性のパルスを発生させる。これにより、ＦＦ６２では、クロック入力端子ＣＫＩＮに入力される切換え信号ＳＲの立ち上がり時における選択信号ＣＨの状態を反転させたものがゲート信号Ｇとして出力される。
　例えば、走査ＩＣ（２）を選択する場合には、図１２に示すように、選択信号ＣＨ（２）がＬｏになった時点で切換え信号ＳＲに正極性のパルスを発生させる。このとき、選択信号ＣＨ（２）を除く選択信号ＣＨはＨｉなので、ゲート信号Ｇ（２）のみがＨｉとなりそれ以外のゲート信号ＧはＬｏとなる。なお、ここでは、ゲート信号Ｇ（３）がこのタイミングでＨｉからＬｏに変化する。
　なお、切換え信号ＳＲは、クロック信号ＣＫの立ち下がりに同期して状態が変化するように発生させてもよい。こうすることで、選択信号ＣＨの状態変化に対してクロック信号ＣＫ半周期分の時間的なずれを設けることができ、ＦＦ６２における動作を確実にすることができる。
　そして、走査ＩＣの書込み動作を開始するタイミングで、スタート信号ＳＴにクロック信号ＣＫ１周期分だけＨｉになる正極性のパルスを発生させる。スタート信号ＳＴは各ＳＩＤ発生回路６１に共通に入力されるが、ゲート信号ＧがＨｉとなっているアンドゲート６４のみが正極性のパルスを出力できる。これにより、次に書込み動作させる走査ＩＣを任意に決定することができる。ここでは、ゲート信号Ｇ（２）がＨｉなので、ＳＩＤ（２）に正極性のパルスが発生し、走査ＩＣ（２）が書込み動作を開始する。
　以上示したような回路構成によりＳＩＤを発生させることができるが、ここに示した回路構成は単なる一例に過ぎず、本発明は何らここに示した回路構成に限定されるものではない。走査ＩＣに書込み動作の開始を指示するＳＩＤを発生できる構成であれば、どのような回路構成であってもかまわない。
　図１３は、本発明の実施の形態１における走査ＩＣ切換え回路の他の構成例を示す回路図であり、図１４は、本発明の実施の形態１における走査ＩＣ切換え動作の他の一例を説明するためのタイミングチャートである。
　例えば、図１３に示すように、スタート信号ＳＴをＦＦ６５でクロック信号ＣＫ１周期分だけ遅延させ、スタート信号ＳＴと、ＦＦ６５でクロック信号ＣＫ１周期分だけ遅延させたスタート信号ＳＴとをアンドゲート６６において論理積演算するように構成してもよい。このとき、ＦＦ６５のクロック入力端子ＣＫＩＮには、クロック信号ＣＫを論理反転器ＩＮＶを用いて極性を逆にしたクロック信号ＣＫを入力するように構成することが望ましい。この構成では、スタート信号ＳＴにクロック信号ＣＫ２周期分だけＨｉになる正極性のパルスが発生した場合に、アンドゲート６６からクロック信号ＣＫ１周期分だけＨｉになる正極性のパルスが出力される。しかし、スタート信号ＳＴにクロック信号ＣＫ１周期分だけＨｉになる正極性のパルスが発生しても、アンドゲート６６からはＬｏしか出力されない。
　したがって、図１４に示すように、切換え信号ＳＲに代えて、スタート信号ＳＴにクロック信号ＣＫ２周期分だけＨｉになる正極性のパルスを発生させれば、アンドゲート６６から出力される正極性のパルスを切換え信号ＳＲの代替信号として使用することができる。すなわち、この構成では、スタート信号ＳＴに、本来のスタート信号ＳＴとしての働きと、切換え信号ＳＲとしての働きとを持たせることができるので、切換え信号ＳＲを削減しつつ上述と同様の動作を行うことができる。
　以上示したように、本実施の形態によれば、パネル１０の表示領域を複数の領域に分け、それぞれの領域における部分点灯率を部分点灯率検出回路４７で検出し、部分点灯率が高い領域から先に書込み動作を行う構成とする。これにより、安定した書込み放電を発生させるために必要な走査パルス電圧（振幅）が増大することを防止して、安定した書込み放電を発生させることが可能となる。
　なお、本実施の形態では、１つの走査ＩＣに接続された走査電極２２にもとづき各領域を設定する構成を説明したが、本発明は何らこの構成に限定されるものではなく、その他の区分けで各領域を設定する構成であってもよい。例えば、走査電極２２の走査順序を１本ずつ任意に変更できるような構成であれば、１本の走査電極２２を１つの領域として走査電極２２毎に部分点灯率を検出し、その検出結果に応じて、走査電極２２毎に書込み動作の順序を変更する構成であってもよい。
　なお、本実施の形態では、それぞれの領域における部分点灯率を検出し、部分点灯率の高い領域から先に書込み動作を行う構成を説明したが、本発明は、何らこの構成に限定されるものではない。例えば、１対の表示電極対２４における点灯率をライン点灯率として各表示電極対２４毎に検出するとともに、各領域毎に最も高いライン点灯率をピーク点灯率として検出し、ピーク点灯率の高い領域から先に書込み動作を行う構成としてもよい。
　なお、走査ＩＣ切換え回路６０の動作を説明する際に示した各信号の極性は、単なる一例を示したものに過ぎず、説明で示した極性とは逆の極性であっても何らかまわない。
　（実施の形態２）
　本実施の形態では、１フィールドに占める輝度重みの割合が所定の割合以上のサブフィールド、または維持期間における維持パルスの発生数が所定の数以上のサブフィールドにおいては、実施の形態１で説明したように、部分点灯率検出回路における検出結果にもとづき部分点灯率が高い領域から先に書込み動作が行われるように走査ＩＣを順次切換えて動作させる。また、１フィールドに占める輝度重みの割合が所定の割合未満のサブフィールド、または維持期間における維持パルスの発生数が所定の数未満のサブフィールドにおいては、あらかじめ定めた順番で走査電極ＳＣ１～走査電極ＳＣｎに走査パルス電圧Ｖａを印加して書込み動作を行う。例えば、走査電極ＳＣ１から走査電極ＳＣｎまで順に走査パルス電圧Ｖａを印加するように走査ＩＣを動作させる。これにより、書込み放電をさらに安定化し、画像表示品質をさらに向上させることを実現している。
　ここで、１フィールドに占める輝度重みの割合が所定の割合未満のサブフィールド、または維持期間における維持パルスの発生数が所定の数未満のサブフィールドにおいては、あらかじめ定めた順番で走査電極ＳＣ１～走査電極ＳＣｎに走査パルス電圧Ｖａを印加して書込み動作を行う理由について説明する。
　各サブフィールドにおける輝度は、次式で表される（なお、１回の放電で生じる明るさと、放電を繰り返すことで得られる明るさとを区別するために、以下、前者を「発光輝度」と呼称し、後者を「輝度」と呼称する）。
（サブフィールドの輝度）＝（そのサブフィールドの維持期間に発生する維持放電による輝度）＋（そのサブフィールドの書込み期間に発生する書込み放電による輝度）
　しかし、１フィールドに占める輝度重みの割合が高いサブフィールド、または維持期間における維持パルスの発生数が多いサブフィールド（以下、「高サブフィールド」とする）では、維持期間に発生する輝度が、書込み期間に発生する輝度よりも十分に大きくなる。そのため、書込み期間に発生する輝度がそのサブフィールドの輝度に与える影響は実質的に無視できる程度となる。すなわち、高サブフィールドにおける輝度は、次式で表すことができる。
（サブフィールドの輝度）＝（そのサブフィールドの維持期間に発生する維持放電による輝度）
　一方、１フィールドに占める輝度重みの割合が小さいサブフィールド、または維持期間における維持パルスの発生数が少ないサブフィールド（以下、「低サブフィールド」とする）では、維持期間に発生する輝度が小さくなるので、書込み期間に発生する輝度が相対的に大きくなる。そのため、例えば書込み放電の放電強度が変化して書込み放電による発光輝度が変化すると、その影響を受けて、サブフィールドの輝度が変化するおそれがある。
　また、書込み放電の放電強度は書込み動作の順番に応じて変化することがある。これは、初期化動作からの経過時間に応じて壁電荷が減少するためである。そして、書込み動作の順番が早い放電セルでは書込み放電の放電強度が比較的強く、書込み放電による発光輝度も比較的高いが、書込み動作の順番が遅い放電セルでは、書込み動作の順番が早い放電セルと比較して書込み放電の放電強度は弱く、書込み放電による発光輝度も低くなる。
　したがって、低サブフィールドでは、書込み動作の順番が遅い放電セルほど輝度が低くなると考えられる。この輝度の変化は微弱なため、知覚されにくいが、点灯セルの分布パターンによっては知覚されやすくなることもある。
　図１５は、所定の画像を部分点灯率に応じた順番で書込み動作して表示したときの低サブフィールド（例えば、第１ＳＦ）の発光状態を概略的に示した図である。なお、図１５において、黒（ハッチングされた領域）で示した部分は非点灯セルを表し、白（ハッチングのない領域）で示した部分は点灯セルを表すものとする。
　なお、この表示画像は、部分点灯率が最も高い領域が領域（１）（走査ＩＣ（１）に接続された領域）であり、次に部分点灯率が高い領域は領域（３）（走査ＩＣ（３）に接続された領域）であり、以下、部分点灯率は、領域（５）、領域（７）、領域（９）、領域（１１）、領域（２）、領域（４）、領域（６）、領域（８）、領域（１０）、領域（１２）の順に小さくなるものとする。
　そして、この画像パターンを部分点灯率に応じて書込み動作すると、領域（１）、領域（３）、領域（５）、領域（７）、領域（９）、領域（１１）、領域（２）、領域（４）、領域（６）、領域（８）、領域（１０）、領域（１２）の順に書込み動作がなされる。そのため、書込み動作の順番が早い領域間に書込み動作の順番が遅い領域がはさまれてしまう。例えば、最初に書込み動作がなされる領域（１）と、２番目に書込み動作がなされる領域（３）との間に、７番目に書込み動作がなされる領域（２）がはさまれ、２番目に書込み動作がなされる領域（３）と、３番目に書込み動作がなされる領域（５）との間に、８番目に書込み動作がなされる領域（４）がはさまれる。
　上述したように、低サブフィールドにおける各領域の輝度は書込み動作の順番に応じて徐々に低下していくが、その輝度の変化は微弱であり、知覚されにくい。しかし、図１５に示すように、書込み動作の順番が早い領域間に書込み動作の順番が遅い領域がはさまれてしまうと、輝度が不連続に変化する領域が発生してしまう。輝度の変化が微弱であってもその変化が不連続に発生すれば、その輝度変化は知覚されやすく、例えば帯状のノイズとして認識されるおそれがある。
　そこで、本実施の形態では、維持期間に発生する輝度が小さく、書込み放電による発光輝度の変化が知覚されやすいサブフィールドでは、あらかじめ定めた順番で書込み動作を行うものとする。
　図１６は、図１５に示した表示画像と同様の画像をパネル１０上端の走査電極２２（走査電極ＳＣ１）からパネル１０下端の走査電極２２（走査電極ＳＣｎ）に向かって順に書込み動作を行って表示したときの低サブフィールド（例えば、第１ＳＦ）における発光状態を概略的に示した図である。
　例えば、図１６に示すように、パネル１０上端の走査電極２２（走査電極ＳＣ１）からパネル１０下端の走査電極２２（走査電極ＳＣｎ）に向かって順に書込み動作を行えば、点灯セルの輝度はパネル１０上端からパネル１０下端に向かって徐々に低下していく。したがって、パネル１０の画像表示面において不連続な輝度変化は発生せず、輝度変化を滑らかにすることができる。書込み放電にもとづく輝度変化は微弱であるため、輝度変化が滑らかになるような順番で書込み動作すれば、その輝度変化を知覚されにくくすることができる。
　このように、本実施の形態では、維持期間に発生する輝度が小さく、書込み放電による発光輝度の変化が知覚されやすいサブフィールドでは、あらかじめ定めた順番で書込み動作を行う構成とする。これにより、パネル１０の画像表示面における書込み放電にもとづく輝度変化を滑らかにし、画像表示品質をさらに高めることができる。
　なお、本実施の形態では、上述した所定の割合を、例えば１％に設定することができる。この場合、例えば１フィールドを８つのサブフィールド（第１ＳＦ、第２ＳＦ、・・・、第８ＳＦ）で構成し、各サブフィールドの輝度重みを、それぞれ１、２、４、８、１６、３２、６４、１２８とする構成では、１フィールドに占める輝度重みの割合が２％未満となるサブフィールドである第１ＳＦおよび第２ＳＦでは、あらかじめ定めた順番で書込み動作を行い、１フィールドに占める輝度重みの割合が２％以上となるサブフィールドである第３ＳＦから第８ＳＦでは、部分点灯率検出回路４７において検出された部分点灯率が高い領域から先に書込み動作を行う。
　また、本実施の形態では、上述した所定の数を、例えば６に設定することができる。この場合、例えば１フィールドを８つのサブフィールド（第１ＳＦ、第２ＳＦ、・・・、第８ＳＦ）で構成し、各サブフィールドの輝度重みを、それぞれ１、２、４、８、１６、３２、６４、１２８にするとともに輝度重みを４にする構成では、各サブフィールドの維持期間に発生させる維持パルスの数は各輝度重みを４倍した数になるので、維持パルスの発生数が６未満となるサブフィールドである第１ＳＦでは、あらかじめ定めた順番で書込み動作を行い、維持パルスの発生数が６以上となるサブフィールドである第２ＳＦから第８ＳＦでは、部分点灯率検出回路４７において検出された部分点灯率が高い領域から先に書込み動作を行う。
　図１７は、本発明の実施の形態２におけるプラズマディスプレイ装置の回路ブロック図である。
　プラズマディスプレイ装置２は、パネル１０、画像信号処理回路４１、データ電極駆動回路４２、走査電極駆動回路４３、維持電極駆動回路４４、タイミング発生回路４６、部分点灯率検出回路４７、点灯率比較回路４８、および各回路ブロックに必要な電源を供給する電源回路（図示せず）を備えている。なお、実施の形態１に示したプラズマディスプレイ装置１と同様の構成および同様の動作をするブロックについては同じ符号を付け、説明を省略する。
　タイミング発生回路４６は、水平同期信号Ｈ、垂直同期信号Ｖおよび点灯率比較回路４８からの出力にもとづき各回路ブロックの動作を制御する各種のタイミング信号を発生し、それぞれの回路ブロックへ供給する。そして、本実施の形態におけるタイミング発生回路４６は、現サブフィールドが、１フィールドに占める輝度重みの割合が所定の割合（例えば、１％）以上のサブフィールド、または維持期間における維持パルスの発生数が所定の数（例えば、６）以上のサブフィールドかどうかを判断する。そして、１フィールドに占める輝度重みの割合が所定の割合以上のサブフィールド、または維持期間における維持パルスの発生数が所定の数以上のサブフィールドにおいては、実施の形態１で説明したように、部分点灯率検出回路における検出結果にもとづき部分点灯率が高い領域から先に書込み動作が行われるように各タイミング信号を発生させる。また、１フィールドに占める輝度重みの割合が所定の割合未満のサブフィールド、または維持期間における維持パルスの発生数が所定の数未満のサブフィールドにおいては、あらかじめ定めた順番で走査電極ＳＣ１～走査電極ＳＣｎに走査パルス電圧Ｖａを印加するように各タイミング信号を発生させる。
　以上示したように、本実施の形態では、１フィールドに占める輝度重みの割合が所定の割合以上のサブフィールド、または維持期間における維持パルスの発生数が所定の数以上のサブフィールドにおいては、実施の形態１に示したように、部分点灯率が高い領域から先に書込み動作を行う。また、維持期間に発生する輝度が小さく、書込み放電による発光輝度の変化が知覚されやすいサブフィールド、すなわち、１フィールドに占める輝度重みの割合が所定の割合未満のサブフィールド、または維持期間における維持パルスの発生数が所定の数未満のサブフィールドにおいては、あらかじめ定めた順番で書込み動作を行う構成とする。これにより、パネル１０の画像表示面における書込み放電にもとづく輝度変化を滑らかにし、画像表示品質をさらに高めることが可能となる。
　なお、本実施の形態では、低サブフィールドにおいて走査電極２２をあらかじめ定めた順番で書込み動作する構成の一例として、パネル１０の上端の走査電極２２（走査電極ＳＣ１）からパネル１０の下端の走査電極２２（走査電極ＳＣｎ）に向かって順に書込み動作を行う構成を説明したが、本発明は何らこの構成に限定されるものではない。例えば、パネル１０の下端の走査電極２２（走査電極ＳＣｎ）からパネル１０の上端の走査電極２２（走査電極ＳＣ１）に向かって順に書込み動作を行う構成や、表示領域を２分割し、パネル１０の上端およびパネル１０の下端の各走査電極２２（走査電極ＳＣ１、走査電極ＳＣｎ）からパネル１０中央の走査電極２２（走査電極ＳＣｎ／２）に向かって書込み動作を行う構成等であってもよい。本発明における「あらかじめ定めた順番で行う書込み動作」は、パネル１０の画像表示面における書込み放電にもとづく輝度変化を滑らかにすることができる書込み動作であれば、どのような順番の書込み動作であってもかまわない。
　なお、本実施の形態では、「１フィールドに占める輝度重みの割合が所定の割合以上のサブフィールド、または維持期間における維持パルスの発生数が所定の数以上のサブフィールド」と、「１フィールドに占める輝度重みの割合が所定の割合未満のサブフィールド、または維持期間における維持パルスの発生数が所定の数未満のサブフィールド」とで書込み動作を変える構成を説明した。しかし、例えば、ある画像表示モードでは、「１フィールドに占める輝度重みの割合が所定の割合以上のサブフィールド」と「１フィールドに占める輝度重みの割合が所定の割合未満のサブフィールド」とで書込み動作を変え、他の画像表示モードでは、「維持期間における維持パルスの発生数が所定の数以上のサブフィールド」と「維持期間における維持パルスの発生数が所定の数未満のサブフィールド」とで書込み動作を変えるように構成してもよい。あるいは、画像表示モードに代えて、輝度倍率の大きさにもとづきこれらの切換えを行う構成であってもよい。この場合、例えば、表示画像の平均輝度レベルにもとづき輝度倍率の大きさを変えるように構成されたプラズマディスプレイ装置では、これらの切換えを表示画像の平均輝度レベルにもとづき適応的に切換えることも可能となる。
　（実施の形態３）
　上述した実施の形態では、検出された部分点灯率にもとづき各領域の書込み動作の順番を決定する動作を、初期化期間にのみ初期化動作を行う駆動（以下、「１相駆動」と呼称する）において行う構成を説明したが、本発明は、何らその構成に限定されるものではない。
　初期化期間に初期化放電によって放電セルに形成される壁電荷は、時間の経過とともに徐々に減少する。そのため、書込み動作の順番が遅い放電セルほどより多くの壁電荷が減少し、その分、安定した書込み放電を発生させるために必要な走査パルス電圧（振幅）は大きくなる。特に、高精細化されたパネル１０においては、走査電極２２が増加することで書込み動作に費やす時間がより長くなってしまうので、書込み期間の最後の方に書込み動作がなされる放電セルにおける壁電荷の減少はより大きくなりやすい。
　しかし、初期化期間における１回目の初期化動作（以下、「第１の初期化動作」とも記す）に加え、書込み期間の途中で２回目の初期化動作（以下、「第２の初期化動作」とも記す）を行い、書込み期間を、第１の初期化動作後から第２の初期化動作前までの書込み期間（以下、「第１の書込み期間」と記す）と第２の初期化動作後の書込み期間（以下、「第２の書込み期間」と記す）との２つに分けて書込み動作を行う（以下、「２相駆動」と呼称する）ことで、１相駆動よりも壁電荷の減少を抑え、書込み動作を安定化させることができる。２相駆動では、書込み期間の途中で２回目の初期化動作を行うので、書込み期間において最後に書込み動作を行う領域、すなわち、初期化動作後、最も遅く書込み動作がなされる領域における初期化動作から書込みまでの経過時間を、初期化期間にのみ初期化動作を行う１相駆動と比較して、約半分にすることができるからである。なお、２相駆動は、１相駆動と同様に、それぞれの放電セルにおいて１つのサブフィールドで１回の書込み動作を行うものであり、１つの放電セルで２回の書込み動作を行うものではない。
　以下、本実施の形態における２相駆動の一実施例について説明する。
　まず、２相駆動を行うときの駆動電圧波形とその動作の概要について、図面を用いて説明する。なお、本実施の形態では、１フィールドを８つのサブフィールド（第１ＳＦ、第２ＳＦ、・・・、第８ＳＦ）で構成し、各サブフィールドはそれぞれ１、２、４、８、１６、３２、６４、１２８の輝度重みを有するものとする。また、本実施の形態では、第１ＳＦの初期化期間では全セル初期化動作を行い、第２ＳＦ～第８ＳＦの初期化期間では選択初期化動作を行うものとする。
　しかし、本実施の形態は、サブフィールド数や各サブフィールドの輝度重みが上記の値に限定されるものではなく、また、画像信号等にもとづいてサブフィールド構成を切換える構成であってもよい。
　図１８は、本発明の実施の形態３におけるパネル１０の各電極に印加する駆動電圧波形図である。
　なお、本実施の形態では、初期化期間における１回目の初期化動作を行った後に第１の書込み期間を設け、第１の書込み期間が終了した後に２回目の初期化動作を行い、２回目の初期化動作が終了した後に第２の書込み期間を設けるものとする。
　なお、本発明では、部分点灯率が高い領域ほど初期化動作から書込み動作までの時間が短くなるように、各領域を書込み動作する順番を決定する。そのため、本実施の形態に示す２相駆動では、各領域を書込み動作する順番が１相駆動を行うときとは異なる。これは、書込み期間の途中で２回目の初期化動作を行うためである。この詳細については後述するが、ここでは、走査電極ＳＣ１から順に走査パルス電圧Ｖａを印加するものとして説明を行う。そして、図１８には、第１の書込み期間の最初に書込み動作を行う走査電極ＳＣ１と、第１の書込み期間の最後、すなわち２回目の初期化動作の直前に書込み動作を行う走査電極ＳＣｎ／２（例えば、走査電極ＳＣ５４０）と、第２の書込み期間の最初、すなわち２回目の初期化動作の直後に書込み動作を行うＳＣｎ／２＋１（例えば、走査電極ＳＣ５４１）と、第２の書込み期間の最後に書込み動作を行う走査電極ＳＣｎ（例えば、走査電極ＳＣ１０８０）とを示す。あわせて、維持電極ＳＵ１～維持電極ＳＵｎ、およびデータ電極Ｄ１～データ電極Ｄｍの駆動電圧波形を示す。
　まず、全セル初期化サブフィールドである第１ＳＦについて説明する。
　第１ＳＦの初期化期間前半部における動作は、図３に示した駆動電圧波形の第１ＳＦの初期化期間前半部における動作と同様であるので、説明を省略する。
　初期化期間後半部では、維持電極ＳＵ１～維持電極ＳＵｎには正の電圧Ｖｅ１を印加し、データ電極Ｄ１～データ電極Ｄｍには０（Ｖ）を印加する。
　ここで、本実施の形態では、１回目の初期化動作だけを行う放電セルと、１回目の初期化動作に加え２回目の初期化動作も行う放電セルとに、互いに異なる波形形状の初期化波形を印加する。具体的には、１回目の初期化動作だけを行う放電セルに属する走査電極２２と、１回目および２回目の初期化動作を行う放電セルに属する走査電極２２とで最低電圧が異なる下りランプ電圧をそれぞれに印加する。
　１回目の初期化動作だけを行う放電セルに属する走査電極２２（図１８に示す例では、走査電極ＳＣ１～走査電極ＳＣｎ／２）には、図３に示した第１ＳＦの初期化期間後半部と同様の下りランプ電圧Ｌ２を印加する。これにより、走査電極ＳＣ１～走査電極ＳＣｎ／２と維持電極ＳＵ１～維持電極ＳＵｎ／２との間、および走査電極ＳＣ１～走査電極ＳＣｎ／２とデータ電極Ｄ１～データ電極Ｄｍとの間で初期化放電が起き、走査電極ＳＣ１～走査電極ＳＣｎ／２上部の負の壁電圧および維持電極ＳＵ１～維持電極ＳＵｎ／２上部の正の壁電圧が弱められ、データ電極Ｄ１～データ電極Ｄｍ上部の正の壁電圧は書込み動作に適した値に調整される。
　一方、１回目の初期化動作に加え２回目の初期化動作を行う放電セルに属する走査電極２２（図１８に示す例では、走査電極ＳＣｎ／２＋１～走査電極ＳＣｎ）には、電圧Ｖｉ３から負の電圧（Ｖａ＋Ｖｓｅｔ５）に向かって緩やかに下降する下りランプ電圧Ｌ５を印加する。このとき、電圧Ｖｓｅｔ５を電圧Ｖｓｅｔ２（例えば、６（Ｖ））よりも高い電圧（例えば、７０（Ｖ））に設定する。
　このように、本実施の形態における初期化期間では、１回目の初期化動作だけを行う放電セルに属する走査電極２２では下りランプ電圧Ｌ２が電圧（Ｖａ＋Ｖｓｅｔ２）まで下降するのに対して、１回目と２回目の初期化動作を行う放電セルに属する走査電極２２では下りランプ電圧Ｌ５は電圧（Ｖａ＋Ｖｓｅｔ２）よりも高い電圧（Ｖａ＋Ｖｓｅｔ５）までしか下降しないようにする。これにより、下りランプ電圧Ｌ５を印加する放電セルにおいては、初期化放電によって移動する電荷の量が、下りランプ電圧Ｌ２によって初期化放電を発生する放電セルに比べて少なくなる。そのため、下りランプ電圧Ｌ５を印加する放電セルには、下りランプ電圧Ｌ２を印加する放電セルより多くの壁電荷が残存する。
　続く書込み期間では、第１の書込み期間と第２の書込み期間とに分けて書込み動作を行う。ただし、書込み動作そのものは、図３の書込み期間に示した書込み動作と同じである。すなわち、走査電極２２に対しては走査パルス電圧Ｖａを印加し、データ電極３２に対しては発光させるべき放電セルに対応するデータ電極Ｄｋ（ｋ＝１～ｍ）に正の書込みパルス電圧Ｖｄを印加して、各放電セルに選択的に書込み放電を発生させる。
　この書込み動作を、１回目の初期化動作だけを行う放電セル（図１８に示す例では、走査電極ＳＣ１～走査電極Ｓｎ／２を有する放電セル）に順次行い、まず、１回目の初期化動作だけを行う放電セルにおける書込み動作を終了する。
　そして、本実施の形態では、第１の書込み期間が終了した後、続く第２の書込み期間の書込み動作を開始する前に、下りランプ電圧Ｌ５よりも最低電圧が低い下りランプ電圧、具体的には、電圧Ｖｃから負の電圧（Ｖａ＋Ｖｓｅｔ３）に向かって下降する下りランプ電圧Ｌ６を、２回目の初期化動作を行う放電セルに属する走査電極２２（図１８に示す例では、走査電極ＳＣｎ／２＋１～走査電極ＳＣｎ）に印加する。
　上述したように、１回目と２回目の初期化動作を行う放電セルに属する走査電極２２では下りランプ電圧Ｌ５は負の電圧（Ｖａ＋Ｖｓｅｔ５）までしか下降しておらず、そのため、下りランプ電圧Ｌ５を印加した放電セルには、下りランプ電圧Ｌ２を印加した放電セルより多くの壁電荷が残存する。したがって、電圧Ｖｓｅｔ３（例えば、８（Ｖ））を電圧Ｖｓｅｔ５（例えば、７０（Ｖ））よりも十分に小さい電圧に設定して、下りランプ電圧Ｌ６を下りランプ電圧Ｌ５よりも十分に低い電位まで下降させることで、下りランプ電圧Ｌ５を印加した放電セルに２回目の初期化放電を発生させることができる。
　初期化放電で形成される壁電荷は、時間の経過とともに減少する。しかし、２相駆動では、２回目の初期化動作を行う放電セルにおいて、書込み期間の途中で壁電荷の調整を行うことができる。したがって、初期化動作から最も遅く書込みがなされる放電セルにおける初期化動作から書込み動作までの経過時間を、実質的に１相駆動の約半分にすることができる。これにより、書込み期間における書込み動作の順番が遅い放電セルにおける書込み動作を安定に行うことが可能となる。
　なお、図１８には、２回目の初期化動作を行う放電セルに属する走査電極２２（図１８に示す例では、走査電極ＳＣｎ／２＋１～走査電極ＳＣｎ）に下りランプ電圧Ｌ６を印加するのと同タイミングで、１回目の初期化動作だけを行う放電セルに属する走査電極２２（図１８に示す例では、走査電極ＳＣ１～走査電極ＳＣｎ／２）にも下りランプ電圧Ｌ６を印加する波形図を記載している。１回目の初期化動作だけを行う放電セルは、すでに書込み動作が終わっているため、下りランプ電圧Ｌ６を印加する必要はない。しかし、下りランプ電圧Ｌ６を選択的に印加できるように走査電極駆動回路を構成することが困難な場合には、図１８に示すように、下りランプ電圧Ｌ６を１回目の初期化動作だけを行う放電セルに印加してもかまわない。これは、下りランプ電圧Ｌ２を印加して初期化放電を発生させた放電セルには、下りランプ電圧Ｌ２の最低電圧（Ｖａ＋Ｖｓｅｔ２）よりも高い電圧（Ｖａ＋Ｖｓｅｔ３）までしか下降しない下りランプ電圧Ｌ６を印加しても、初期化放電が再度発生することはないためである。
　そして、下りランプ電圧Ｌ６による２回目の初期化動作を行った後、書込み動作がなされていない走査電極２２（図１８に示す例では、走査電極ＳＣｎ／２＋１～走査電極ＳＣｎ）に対して、上述と同様の手順で書込み動作を行う。以上の書込み動作が全て終了して、第１ＳＦにおける書込み期間が終了する。
　なお、走査電極２２に下りランプ電圧Ｌ６を印加する期間は、データ電極Ｄ１～データ電極Ｄｍに書込みパルスは印加しないものとする。
　続く維持期間における動作は、図３に示した駆動電圧波形の維持期間における動作と同様であるので、説明を省略する。
　第２ＳＦの初期化期間では、１回目の初期化動作だけを行う放電セルに属する走査電極２２（図１８に示す例では、走査電極ＳＣ１～走査電極ＳＣｎ／２）には、図３の第２ＳＦの初期化期間に示した初期化波形と同様に、放電開始電圧以下となる電圧（例えば、０（Ｖ））から負の電圧（Ｖａ＋Ｖｓｅｔ４）に向かって下降する下りランプ電圧Ｌ４を印加する。
　これにより前のサブフィールド（図１８に示す例では、第１ＳＦ）の維持期間で維持放電を起こした放電セルでは微弱な初期化放電が発生し、走査電極ＳＣｉ上部および維持電極ＳＵｉ上部の壁電圧が弱められ、データ電極Ｄｋ（ｋ＝１～ｍ）上部の壁電圧も書込み動作に適した値に調整される。しかし、前のサブフィールドで維持放電が起きなかった放電セルについては放電することはなく、前のサブフィールドの初期化期間終了時における壁電荷の状態がそのまま保たれる。
　一方、１回目の初期化動作に加え２回目の初期化動作を行う放電セルに属する走査電極２２（図１８に示す例では、走査電極ＳＣｎ／２＋１～走査電極ＳＣｎ）には、放電開始電圧以下となる電圧（例えば、０（Ｖ））から負の電圧（Ｖａ＋Ｖｓｅｔ５）に向かって下降する下りランプ電圧Ｌ７を印加する。
　これにより、１回目の初期化動作に加え２回目の初期化動作を行う放電セルにおいては、上述と同様に前のサブフィールド（図１８では、第１ＳＦ）の維持期間で維持放電を起こした放電セルでのみ微弱な初期化放電が発生する。しかし、下りランプ電圧Ｌ７は電圧（Ｖａ＋Ｖｓｅｔ２）よりも高い電圧（Ｖａ＋Ｖｓｅｔ５）までしか下降しないため、下りランプ電圧Ｌ７を印加する放電セルにおいては、初期化放電によって移動する電荷の量が、下りランプ電圧Ｌ４によって初期化放電を発生する放電セルに比べて少ない。そのため、下りランプ電圧Ｌ７を印加する放電セルには、下りランプ電圧Ｌ４を印加する放電セルより多くの壁電荷が残存する。
　第２ＳＦの書込み期間においては、第１ＳＦの書込み期間と同様の駆動波形を各電極に印加する。すなわち、下りランプ電圧Ｌ４を印加した放電セルに書込み動作を行い、その後、下りランプ電圧Ｌ７を印加した放電セルに下りランプ電圧Ｌ６による２回目の初期化動作を行う。続いて、２回目の初期化動作を行った放電セルに書込み動作を行う。
　第２ＳＦの維持期間における動作は、第１ＳＦの維持期間と同様の動作であるので、説明を省略する。また、第３ＳＦ以降のサブフィールドでは、走査電極ＳＣ１～走査電極ＳＣｎ、維持電極ＳＵ１～維持電極ＳＵｎおよびデータ電極Ｄ１～データ電極Ｄｍに対して、維持期間における維持パルス数が異なる以外は第２ＳＦと同様の駆動電圧波形を印加する。
　なお、上述した構成においては、下りランプ電圧Ｌ２における電圧Ｖｓｅｔ２を、下りランプ電圧Ｌ４における電圧Ｖｓｅｔ４（例えば、１０（Ｖ））よりも小さい電圧に設定することが望ましい。これは、電圧（Ｖａ＋Ｖｓｅｔ２）を電圧（Ｖａ＋Ｖｓｅｔ４）よりも小さい電圧に設定することで、第１ＳＦにおける初期化放電、すなわち１フィールド期間における最初の初期化放電を確実に発生させるためである。
　以上が、本実施の形態における２相駆動を行うときにパネル１０の各電極に印加する駆動電圧波形の概要である。次に、２相駆動を行うことで得られる効果について説明する。
　図１９は、本発明の実施の形態３における２相駆動を行うときに安定した書込み放電を発生させるために必要な走査パルス電圧（振幅）と書込み動作の順番との関係および走査電極ＳＣ１～走査電極ＳＣｎに印加する駆動電圧波形を概略的に示す図である。なお、図１９には、安定した書込み放電を発生させるために必要な走査パルス電圧（振幅）と書込み動作の順番との関係を概略的に示す特性図（図１９の上側に示す図）と、走査電極ＳＣ１～走査電極ＳＣｎに印加する駆動電圧波形を示す波形図（図１９の下側に示す図）とを１つの図面にして示している。これは、駆動電圧波形の変化と安定した書込み放電を発生させるために必要な走査パルス電圧（振幅）とのタイミング関係をわかりやすく示すためである。
　なお、図１９の上側に示す安定した書込み放電を発生させるために必要な走査パルス電圧（振幅）と書込み動作の順番との関係を概略的に示す特性図において、横軸は走査電極ＳＣ１～走査電極ＳＣｎの書込み動作の順番を表し、縦軸は各放電セルにおいて安定した書込み放電を発生させるために必要な走査パルス電圧（振幅）を表す。
　また、図１９の下側に示す走査電極ＳＣ１～走査電極ＳＣｎに印加する駆動電圧波形を示す波形図では、第１の書込み期間の最初に書込み動作を行う走査電極２２（図１９に示す例では、走査電極ＳＣ１）と、第２の書込み期間の最初に書込み動作を行う走査電極２２（図１９に示す例では、走査電極ＳＣｎ／２＋１）と、第２の書込み期間の最後に書込み動作を行う走査電極２２（図１９に示す例では、走査電極ＳＣｎ）とに印加する駆動電圧波形を示す。
　なお、図１９は、走査電極ＳＣ１から走査電極ＳＣｎまで順番に書込み動作するとともに走査電極ＳＣｎ／２の書込み動作と走査電極ＳＣｎ／２＋１の書込み動作との間に２回目の初期化動作を行うという条件で実験を行い、その検出結果をグラフ化して示したものである。また、図１９の特性図は、安定した書込み放電を発生させるために必要な走査パルス電圧（振幅）と、初期化動作後の時間経過との関連を調べてグラフ化して示した図であり、走査パルス電圧Ｖａを走査電極毎に変えているわけではない。また、図１９の特性図には、２相駆動による効果と比較するために、１相駆動時に安定した書込み放電を発生させるために必要な走査パルス電圧（振幅）を破線で示している。
　本実施の形態における２相駆動では、書込み期間の途中（図１９の波形図では、走査電極ＳＣｎ／２＋１の書込み動作を行う直前）に、未だ書込み動作がなされていない放電セルに下りランプ電圧Ｌ６による初期化放電を発生させる。これにより、図１９の特性図に実線で示すように、２回目の初期化動作を行う放電セルにおいて、安定した書込み放電を発生させるために必要な走査パルス電圧（振幅）を低減することが可能となる。この実験では、２相駆動を行うことにより、書込み期間の最後に書込み動作を行う放電セルにおいて、安定した書込み放電を発生させるために必要な走査パルス電圧（振幅）を、１相駆動を行った場合と比較して約２０（Ｖ）低減できることが確認された。
　本発明では、部分点灯率が高い領域ほど初期化動作から書込み動作までの時間が短くなるように、各領域を書込み動作する順番を決定する。そのため、各領域を書込み動作する順番が、２相駆動を行うときと１相駆動を行うときとで異なる。次にその具体的な一例を説明する。
　図２０は、本発明の実施の形態３における所定の画像を２相駆動で表示するときの部分点灯率に応じた走査順序の一例（走査ＩＣの書込み動作の順序の一例）を示す概略図である。なお、図２０において、斜線で示した領域は非点灯セルが分布する領域を表し、斜線のない白抜きの領域は点灯セルが分布する領域を表す。また、図２０には、各領域を分かりやすく示すために、領域間の境界を破線で示す。
　図２０に示す例では、部分点灯率が最も高い領域が走査ＩＣ（１）に接続された領域（１）であり、以下、部分点灯率は、領域（２）、領域（３）、領域（４）、領域（５）、領域（６）、領域（７）、領域（８）、領域（９）、領域（１０）、領域（１１）、領域（１２）の順に小さくなるものとする。
　したがって、この画像を１相駆動で表示するときには、各領域の書込み動作の順番は、領域（１）、領域（２）、領域（３）、領域（４）、領域（５）、領域（６）、領域（７）、領域（８）、領域（９）、領域（１０）、領域（１１）、領域（１２）の順になる。
　しかし、本実施の形態における２相駆動では、例えば、図２０に示すように、１回目の初期化動作の後に、最も部分点灯率が高い領域（１）に書込み動作をし、その後、部分点灯率が高い領域から１つおきに、すなわち、３番目に部分点灯率が高い領域（３）、５番目に部分点灯率が高い領域（５）、７番目に部分点灯率が高い領域（７）、９番目に部分点灯率が高い領域（９）、１１番目に部分点灯率が高い領域（１１）の順に書込み動作を行う。そして、２回目の初期化動作の後、残りの領域を部分点灯率が高い領域から順に、すなわち、２番目に部分点灯率が高い領域（２）、４番目に部分点灯率が高い領域（４）、６番目に部分点灯率が高い領域（６）、８番目に部分点灯率が高い領域（８）、１０番目に部分点灯率が高い領域（１０）、最も部分点灯率が低い領域（１２）の順に書込み動作を行う。
　これにより、最も部分点灯率が高い領域（１）に加え、２番目に部分点灯率が高い領域（２）も初期化動作の直後に書込み動作することができる。また、最も部分点灯率が低い領域（１２）および２番目に部分点灯率が低い領域（１１）における初期化動作から書込み動作までの経過時間を、１相駆動を行うときと比較して実質的に半減することができる。
　２相駆動では、書込み期間の途中で２回目の初期化動作を行う。したがって、例えば図２０に示すように、１回目の初期化動作の後に、最も部分点灯率が高い領域から１つおきの順番で各領域に書込み動作をし、２回目の初期化動作の後、残りの領域を部分点灯率が高い領域から順に書込み動作することが可能となる。これにより、部分点灯率が大きい領域ほど初期化動作から書込み動作までの経過時間が短くなるように書込み動作をすることで書込み放電を安定にするという実施の形態１に示した効果に加え、初期化動作から書込み動作までの経過時間を短くすることができる領域を１相駆動と比較して増やすことが可能となり、書込み放電をさらに安定に発生させることが可能となる。
　なお、２相駆動を行うときの各領域の書込み動作の順番は、何ら図２０に示す順番に限定されるものではない。本実施の形態では、部分点灯率が最も大きい領域の書込み動作を第１の初期化動作の直後に行い、２番目に部分点灯率が大きい領域の書込み動作を第２の初期化動作の直後に行う構成を説明した。しかし、本発明においては、部分点灯率が大きい領域ほど初期化動作から書込み動作までの経過時間が短くなるような順番で各領域の書込み動作を行えばよい。
　したがって、各領域の部分点灯率が図２０に示すような順番になっているときには、図２０に示す書込み動作の順番以外にも、例えば、１回目における初期化動作の後、領域（２）、領域（４）、領域（６）、領域（８）、領域（１０）、領域（１２）の順に書込み動作し、続く２回目の初期化動作の後、領域（１）、領域（３）、領域（５）、領域（７）、領域（９）、領域（１１）の順に書込み動作する構成でもよい。あるいは、１回目の初期化動作の後、領域（１）、領域（４）、領域（５）、領域（８）、領域（９）、領域（１２）の順に書込み動作し、続く２回目の初期化動作の後、領域（２）、領域（３）、領域（６）、領域（７）、領域（１０）、領域（１１）の順に書込み動作する構成でもよい。
　あるいは、１回目の初期化動作の後、領域（２）、領域（３）、領域（６）、領域（７）、領域（１０）、領域（１１）の順に書込み動作し、続く２回目の初期化動作の後、領域（１）、領域（４）、領域（５）、領域（８）、領域（９）、領域（１２）の順に書込み動作する構成でもよい。
　このような順番であっても、本発明における構成、すなわち、部分点灯率が高い領域ほど初期化動作から書込み動作までの時間が短くなるように、各領域を書込み動作する順番を決定する、という構成を実現することができる。
　なお、全サブフィールドを２相駆動とする構成であってもよいが、２相駆動では、１相駆動と比較して、初期化動作の回数が増える分だけ駆動時間が増える。したがって、駆動時間に余裕がないときには、例えば輝度重みの大きいサブフィールドでのみ２相駆動を行い、輝度重みの小さいサブフィールドでは１相駆動を行う、といったように、２相駆動を行うサブフィールドを制限してもよい。そのときには、１相駆動か、２相駆動かに応じて、最適に書込み動作の順番を決定すればよい。
　なお、本実施の形態では、書込み期間に２回目の初期化動作を行う２相駆動を例に挙げて説明を行ったが、例えば、書込み期間に２回目と３回目の初期化動作を行う３相駆動、あるいはそれ以上の初期化動作を行う多相駆動を行う構成であってもよい。そのときには、部分点灯率が最も大きい領域の書込み動作を１つの初期化動作の直後に行い、２番目に部分点灯率が大きい領域の書込み動作を他の１つの初期化動作の直後に行い、３番目に部分点灯率が大きい領域の書込み動作をさらに他の１つの初期化動作の直後に行う、というように、上述と同様の考え方にもとづき書込み動作の順番を設定するものとする。
　次に、走査電極駆動回路４９について説明する。図２１は、本発明の実施の形態３における走査電極駆動回路４９の回路図である。走査電極駆動回路４９は、維持パルスを発生する維持パルス発生回路５２、初期化波形を発生する初期化波形発生回路５１、走査パルスを発生する走査パルス発生回路５６を備え、走査パルス発生回路５６のそれぞれの出力はパネル１０の走査電極ＳＣ１～走査電極ＳＣｎのそれぞれに接続されている。なお、図２１には、負の電圧Ｖａを用いた回路（例えば、ミラー積分回路５４）を動作させているときに、維持パルス発生回路５２および電圧Ｖｒを用いた回路（例えば、ミラー積分回路５３）を電気的に分離するために設けたスイッチング素子Ｑ４を用いた分離回路を示している。
　維持パルス発生回路５２は、実施の形態１に示した維持パルス発生回路５２と同様の構成および動作であり、一般に用いられている電力回収回路とクランプ回路とを備え（図示せず）、タイミング発生回路４５から出力される制御信号にもとづき内部に備えた各スイッチング素子を切換えて維持パルスを発生する。また、上昇する傾斜電圧を発生させるためのミラー積分回路（図示せず）を備え、維持期間の最後に、消去ランプ電圧Ｌ３を発生する。
　初期化波形発生回路５１は、実施の形態１に示した初期化波形発生回路５１と同様の構成および動作であり、スイッチング素子Ｑ１とコンデンサＣ１と抵抗Ｒ１とを有し走査パルス発生回路５６の基準電位Ａをランプ状に上昇させるミラー積分回路５３、および、スイッチング素子Ｑ２とコンデンサＣ２と抵抗Ｒ２とを有し走査パルス発生回路５６の基準電位Ａをランプ状に降下させるミラー積分回路５４を備えている。そして、ミラー積分回路５３は初期化動作時に上昇する傾斜電圧を発生し、ミラー積分回路５４は初期化動作時に下降する傾斜電圧を発生する。なお、図２１には、ミラー積分回路５３の入力端子を入力端子ＩＮ１、ミラー積分回路５４の入力端子を入力端子ＩＮ２として示している。また、基準電位Ａとは、後述する走査ＩＣ５５の低電圧側の入力端子ＩＮａに接続された経路における電位のことである。
　なお、本実施の形態では、初期化波形発生回路５１に、実用的であり比較的構成が簡単なＦＥＴを用いたミラー積分回路を採用しているが、本実施の形態は何らこの構成に限定されるものではなく、基準電位Ａをランプ状に上昇または降下させることができる回路であればどのような回路であってもよい。
　走査パルス発生回路５６は、走査電極ＳＣ１～走査電極ＳＣｎのそれぞれに走査パルスを出力する複数の走査ＩＣ５５（本実施の形態では、走査ＩＣ（１）～走査ＩＣ（１２））と、書込み期間において基準電位Ａを負の電圧Ｖａに接続するためのスイッチング素子Ｑ５と、基準電位Ａに電圧Ｖｓｃｎを重畳した電圧Ｖｃを走査ＩＣ５５の高電圧側（入力端子ＩＮｂ）に印加するためのダイオードＤ３１およびコンデンサＣ３１と、２つの入力端子に入力される入力信号の大小を比較する比較器ＣＰ１および比較器ＣＰ２と、比較器ＣＰ１の一方の入力端子に電圧（Ｖａ＋Ｖｓｅｔ２）を印加するためのスイッチング素子ＳＷ１と、比較器ＣＰ１の一方の入力端子に電圧（Ｖａ＋Ｖｓｅｔ３）を印加するためのスイッチング素子ＳＷ２と、比較器ＣＰ１の一方の入力端子に電圧（Ｖａ＋Ｖｓｅｔ４）を印加するためのスイッチング素子ＳＷ３と、走査ＩＣ５５（本実施の形態では、走査ＩＣ（１）～走査ＩＣ（１２））を制御するための制御信号ＳＩＤ（本実施の形態では、制御信号ＳＩＤ（１）～制御信号ＳＩＤ（１２））のそれぞれと比較器ＣＰ２の出力信号ＣＰＯとの論理和演算を行うオアゲートＯＲ（本実施の形態では、オアゲートＯＲ（１）～オアゲートＯＲ（１２））と、走査ＩＣ５５（本実施の形態では、走査ＩＣ（１）～走査ＩＣ（１２））を制御するための制御信号ＯＣ１とオアゲートＯＲ（オアゲートＯＲ（１）～オアゲートＯＲ（１２））の出力信号のそれぞれとの論理積演算を行うアンドゲートＡＧ（本実施の形態では、アンドゲートＡＧ（１）～アンドゲートＡＧ（１２））とを備えている。なお、比較器ＣＰ１の他方の入力端子は基準電位Ａに接続されている。また、比較器ＣＰ２の一方の入力端子は電圧（Ｖａ＋Ｖｓｅｔ５）に、比較器ＣＰ２の他方の入力端子は基準電位Ａに接続されている。また、オアゲートＯＲおよびアンドゲートＡＧは走査ＩＣ５５と同数（本実施の形態では、１２個）が備えられている。
　走査ＩＣ５５は、低電圧側の入力端子である入力端子ＩＮａと高電圧側の入力端子である入力端子ＩＮｂとの２つの入力端子と、各走査電極２２のそれぞれに接続する複数の出力端子とを有し、制御信号にもとづき、２つの入力端子に入力される電圧のいずれかを各出力端子から出力する。そして、各走査ＩＣ５５（本実施の形態では、走査ＩＣ（１）～走査ＩＣ（１２））のそれぞれには、制御信号として、アンドゲートＡＧ（本実施の形態では、アンドゲートＡＧ（１）～アンドゲートＡＧ（１２））から出力される制御信号ＯＣ１’（本実施の形態では、制御信号ＯＣ１’（１）～制御信号ＯＣ１’（１２））、比較器ＣＰ１から出力される制御信号ＯＣ２、書込み期間にタイミング発生回路４５から出力される走査開始信号ＳＩＤ（本実施の形態では、走査開始信号ＳＩＤ（１）～走査開始信号ＳＩＤ（１２））を入力する。なお、制御信号ＯＣ２は全ての走査ＩＣ５５に共通に入力する制御信号である。また、全ての走査ＩＣ５５には、信号処理動作の同期をとるための同期信号であるクロック信号ＣＬＫを入力する。
　なお、本実施の形態では、検出された部分点灯率に応じて走査ＩＣ５５の書込み動作の順序を変更するので、その変更に応じて、走査ＩＣ５５に印加する初期化波形の波形形状を変更しなければならない。そして、本実施の形態では、走査パルス発生回路５６を図２１に示すような構成にすることで、走査ＩＣ５５に印加する初期化波形の波形形状を任意に設定することができる。次に、この走査パルス発生回路５６の動作について説明する。
　なお、走査パルス発生回路５６は、初期化期間では初期化波形発生回路５１の電圧波形を出力し、維持期間では維持パルス発生回路５２の電圧波形を出力するように、タイミング発生回路４５によって制御されるものとする。
　まず、走査ＩＣ５５の動作について説明する。図２２は、本発明の実施の形態３における制御信号ＯＣ１’、制御信号ＯＣ２と走査ＩＣ５５の動作状態との対応関係を説明するための図である。
　図２２に示すように、制御信号ＯＣ１’、制御信号ＯＣ２が共にハイレベル（以下、「Ｈｉ」と記す）のとき、走査ＩＣ５５は、「Ａｌｌ‐Ｈｉ」の状態、すなわち走査ＩＣ５５の出力端子の全てが高電圧側の入力端子ＩＮｂと電気的に接続された状態となる。
　制御信号ＯＣ１’が「Ｈｉ」、制御信号ＯＣ２がローレベル（以下、「Ｌｏ」と記す）のとき、走査ＩＣ５５は、「Ａｌｌ‐Ｌｏ」の状態、すなわち走査ＩＣ５５の出力端子の全てが低電圧側の入力端子ＩＮａと電気的に接続された状態となる。例えば、維持パルス発生回路５２を動作させているときは、制御信号ＯＣ１’を「Ｈｉ」、制御信号ＯＣ２を「Ｌｏ」にすることでスイッチング素子ＱＨ１～スイッチング素子ＱＨｎがオフ、スイッチング素子ＱＬ１～スイッチング素子ＱＬｎがオンになり、維持パルス発生回路５２から出力される維持パルスを、スイッチング素子ＱＬ１～スイッチング素子ＱＬｎを経由して各走査電極ＳＣ１～走査電極ＳＣｎに印加することができる。
　制御信号ＯＣ１’、制御信号ＯＣ２が共に「Ｌｏ」のとき、走査ＩＣ５５は、出力端子がハイインピーダンス状態（以下、「ＨｉＺ」と記す）となる。
　制御信号ＯＣ１’が「Ｌｏ」、制御信号ＯＣ２が「Ｈｉ」のとき、走査ＩＣ５５は、「ＤＡＴＡ」状態、すなわち走査ＩＣ５５に入力される走査開始信号ＳＩＤにもとづきあらかじめ定められた一連の動作を行う状態となる。
　具体的には、走査ＩＣ５５に走査開始信号ＳＩＤが入力されると（本実施の形態では、走査開始信号ＳＩＤを所定の期間「Ｌｏ」にすると）、まず最初に、走査ＩＣ５５の最初の出力端子だけが低電圧側の入力端子ＩＮａと電気的に接続され、残りの全ての出力端子は高電圧側の入力端子ＩＮｂと電気的に接続される。その状態が所定時間（例えば、１μｓｅｃ）継続された後、次に、走査ＩＣ５５の２番目の出力端子だけが低電圧側の入力端子ＩＮａと電気的に接続され、残りの全ての出力端子は高電圧側の入力端子ＩＮｂと電気的に接続される。このようにして、走査ＩＣ５５の各出力端子が、順番に、所定時間ずつ、低電圧側の入力端子ＩＮａと電気的に接続されていく。本実施の形態では、書込み期間に走査ＩＣ５５をこの動作状態にして走査パルス電圧Ｖａを順次発生させ、走査電極ＳＣ１～走査電極ＳＣｎの書込み動作を行う。
　次に、走査電極駆動回路４９の動作について説明する。図２３は、本発明の実施の形態３における走査電極駆動回路４９の動作の一例を説明するためのタイミングチャートである。なお、図２３では、電圧Ｖｉ１、電圧Ｖｉ３は電圧Ｖｓに等しいものとし、電圧Ｖｉ２は電圧Ｖｒに等しいものとして説明する。また、図２３には、１回目の初期化動作の直後、すなわち書込み期間の最初に走査ＩＣ（１）に書込み動作させ、以降、走査ＩＣ（２）、走査ＩＣ（３）、走査ＩＣ（４）、走査ＩＣ（５）、走査ＩＣ（６）の順に書込み動作させ、２回目の初期化動作の直後に走査ＩＣ（７）に書込み動作させ、以降、走査ＩＣ（８）、走査ＩＣ（９）、走査ＩＣ（１０）、走査ＩＣ（１１）、走査ＩＣ（１２）の順に書込み動作させるときのタイミングチャートを示す。ただし、図２３には、第１の書込み期間の最初に書込み動作を行う走査電極ＳＣ１に印加される駆動電圧波形と、２回目の初期化動作の直後、すなわち第２の書込み期間の最初に書込み動作を行う走査電極ＳＣｎ／２＋１（例えば、走査電極ＳＣ５４１）に印加される駆動電圧波形と、走査ＩＣ（１）および走査ＩＣ（７）の制御に必要な各信号、すなわち、制御信号ＯＣ１、制御信号ＯＣ２、制御信号ＯＣ１’（１）、制御信号ＯＣ１’（７）、比較器ＣＰ２の出力信号ＣＰＯ、走査開始信号ＳＩＤ（１）、走査開始信号ＳＩＤ（７）の各制御信号と、入力端子ＩＮ１、入力端子ＩＮ２への定電流供給状態とを示す。
　なお、本実施の形態において、走査ＩＣ５５は、「ＤＡＴＡ」状態のときに走査開始信号を所定の期間（例えば、クロック信号ＣＬＫの１周期分）「Ｌｏ」にすることで、書込み動作を開始するものとする。また、初期化期間の前半（上りランプ電圧Ｌ１を発生させている期間）および維持期間はスイッチング素子Ｑ４をオンにし、初期化期間の後半（下りランプ電圧Ｌ２を発生させている期間）および書込み期間はスイッチング素子Ｑ４をオフにするものとする。
　（初期化期間）
　初期化期間では、まず、制御信号ＯＣ１および制御信号ＳＩＤ（１）～制御信号ＳＩＤ（１２）を「Ｈｉ」にする。同時に、維持パルス発生回路５２のクランプ回路を動作させ、基準電位Ａの電位を０（Ｖ）にする。基準電位Ａの０（Ｖ）は、電圧（Ｖａ＋Ｖｓｅｔ２）、電圧（Ｖａ＋Ｖｓｅｔ３）、電圧（Ｖａ＋Ｖｓｅｔ４）のいずれの電圧よりも高いので、比較器ＣＰ１から出力される制御信号ＯＣ２は「Ｌｏ」になる。また、制御信号ＯＣ１および制御信号ＳＩＤ（１）～制御信号ＳＩＤ（１２）はいずれも「Ｈｉ」なので、アンドゲートＡＧ（１）～アンドゲートＡＧ（１２）から出力される制御信号ＯＣ１’（１）～制御信号ＯＣ１’（１２）も「Ｈｉ」になる。これにより、全ての走査ＩＣ５５が「Ａｌｌ‐Ｌｏ」の状態になり、基準電位Ａの０（Ｖ）が走査ＩＣ５５の出力電圧となる。
　次に、時刻ｔ０で、維持パルス発生回路５２の電力回収回路を動作させ、基準電位Ａの電位を上昇させる。その後、維持パルス発生回路５２のクランプ回路を動作させ、基準電位Ａの電位を電圧Ｖｓ（本実施の形態では、電圧Ｖｉ１と等しい）にする。
　次に、時刻ｔ１で、上りランプ電圧Ｌ１を発生するミラー積分回路５３の入力端子ＩＮ１を「Ｈｉ」にする。具体的には入力端子ＩＮ１に、所定の定電流を入力する。すると、抵抗Ｒ１からコンデンサＣ１に向かって一定の電流が流れ、スイッチング素子Ｑ１のソース電圧がランプ状に上昇し、初期化波形発生回路５１の出力電圧もランプ状に上昇し始める。そしてこの電圧上昇は、入力端子ＩＮ１が「Ｈｉ」の間継続する。
　この出力電圧が電圧Ｖｒ（本実施の形態では、電圧Ｖｉ２と等しい）まで上昇したら、その後の時刻ｔ２で、入力端子ＩＮ１を「Ｌｏ」にする。具体的には入力端子ＩＮ１に、例えば０（Ｖ）を印加する。入力端子ＩＮ１を「Ｌｏ」にすると基準電位Ａの電位が電圧Ｖｓ（本実施の形態では、電圧Ｖｉ３と等しい）まで低下する。
　なお、この間、制御信号ＯＣ１、制御信号ＳＩＤ（１）～制御信号ＳＩＤ（１２）は、「Ｈｉ」に保ったままにする。したがって、アンドゲートＡＧから出力される制御信号ＯＣ１’（１）～制御信号ＯＣ１’（１２）も「Ｈｉ」となる。また、図示はしていないが、スイッチング素子ＳＷ２およびスイッチング素子ＳＷ３をオフにし、スイッチング素子ＳＷ１をオンにして電圧（Ｖａ＋Ｖｓｅｔ２）を発生させ、比較器ＣＰ１において、基準電位Ａ、すなわち初期化波形発生回路５１から出力される駆動電圧と電圧（Ｖａ＋Ｖｓｅｔ２）とが比較されるようにしておく。したがって、この間は基準電位Ａの方が電圧（Ｖａ＋Ｖｓｅｔ２）よりも電位が高いので、比較器ＣＰ１から出力される制御信号ＯＣ２は「Ｌｏ」となる。
　すなわち、制御信号ＯＣ１’（１）～制御信号ＯＣ１’（１２）は「Ｈｉ」、制御信号ＯＣ２は「Ｌｏ」なので、全ての走査ＩＣ５５は「Ａｌｌ‐Ｌｏ」の状態であり、全ての走査ＩＣ５５の出力端子からは基準電位Ａ、すなわち、初期化波形発生回路５１から出力される駆動電圧がそのまま出力される。
　このようにして、放電開始電圧以下となる電圧Ｖｓ（本実施の形態では、電圧Ｖｉ１と等しい）から、放電開始電圧を超える電圧Ｖｒ（本実施の形態では、電圧Ｖｉ２と等しい）に向かって緩やかに上昇する上りランプ電圧Ｌ１を走査電極ＳＣ１～走査電極ＳＣｎに印加する。
　次に、時刻ｔ３で、下りランプ電圧を発生するミラー積分回路５４の入力端子ＩＮ２に所定の定電流を入力して、入力端子ＩＮ２を「Ｈｉ」にする。すると、抵抗Ｒ２からコンデンサＣ２に向かって一定の電流が流れ、スイッチング素子Ｑ２のドレイン電圧がランプ状に下降して基準電位Ａの電位がランプ状に下降し、走査ＩＣ５５の出力電圧もランプ状に下降し始める。
　ここで、下りランプ電圧Ｌ２を出力させたい走査ＩＣ５５を制御する制御信号ＳＩＤは「Ｈｉ」に保ったままにする。例えば、走査ＩＣ（１）～走査ＩＣ（６）から下りランプ電圧Ｌ２を出力させたいときには、制御信号ＳＩＤ（１）～制御信号ＳＩＤ（６）は「Ｈｉ」に保ったままにする。これにより、制御信号ＯＣ１’（１）～制御信号ＯＣ１’（６）は「Ｈｉ」の状態が保たれる。
　比較器ＣＰ１では、基準電位Ａの電圧、すなわち下りランプ電圧と、電圧（Ｖａ＋Ｖｓｅｔ２）とが比較されており、比較器ＣＰ１からの出力信号、すなわち制御信号ＯＣ２は、基準電位Ａにおける下りランプ電圧が電圧（Ｖａ＋Ｖｓｅｔ２）以下となる時刻ｔ５において「Ｌｏ」から「Ｈｉ」になる。
　これにより、下りランプ電圧Ｌ２を出力させたい走査ＩＣ５５（例えば、走査ＩＣ（１）～走査ＩＣ（６））を制御する制御信号ＯＣ１’（例えば、制御信号ＯＣ１’（１）～制御信号ＯＣ１’（６））および制御信号ＯＣ２は、時刻ｔ５において共に「Ｈｉ」となり、下りランプ電圧Ｌ２を出力させたい走査ＩＣ５５を「Ａｌｌ‐Ｈｉ」状態とすることができる。したがって、下りランプ電圧Ｌ２を出力させたい走査ＩＣ５５から出力される電圧は、時刻ｔ５に、入力端子ＩＮｂに入力される電圧、すなわち、基準電位Ａに電圧Ｖｓｃｎが重畳された電圧Ｖｃとなり、それまでの電圧降下が時刻ｔ５で電圧上昇に切換わる。これにより、下りランプ電圧Ｌ２を出力させたい走査ＩＣ５５から下りランプ電圧Ｌ２を出力させ、例えば、走査電極ＳＣ１～走査電極ＳＣｎ／２に、最低電圧が電圧（Ｖａ＋Ｖｓｅｔ２）の下りランプ電圧Ｌ２を印加することができる。
　一方、下りランプ電圧Ｌ５を出力させたい走査ＩＣ５５を制御する制御信号ＳＩＤは、時刻ｔ３の前に「Ｈｉ」から「Ｌｏ」にする。例えば、走査ＩＣ（７）～走査ＩＣ（１２）から下りランプ電圧Ｌ５を出力させたいときには、制御信号ＳＩＤ（７）～制御信号ＳＩＤ（１２）を、時刻ｔ３の前に「Ｈｉ」から「Ｌｏ」にする。これにより、オアゲートＯＲ（７）～オアゲートＯＲ（１２）からは、比較器ＣＰ２から出力される信号ＣＰＯが出力されるようになり、あわせてアンドゲートＡＧ（７）～アンドゲートＡＧ（１２）からは、信号ＣＰＯが制御信号ＯＣ１’（７）～制御信号ＯＣ１’（１２）として出力されるようになる。
　比較器ＣＰ２においては、基準電位Ａと電圧（Ｖａ＋Ｖｓｅｔ５）とが比較されるので、比較器ＣＰ２から出力される信号ＣＰＯは、基準電位Ａが電圧（Ｖａ＋Ｖｓｅｔ５）以下となる時刻ｔ４で「Ｈｉ」から「Ｌｏ」になる。
　これにより、下りランプ電圧Ｌ５を出力させたい走査ＩＣ５５（例えば、走査ＩＣ（７）～走査ＩＣ（１２））を制御する制御信号ＯＣ１’（例えば、制御信号ＯＣ１’（７）～制御信号ＯＣ１’（１２））を、時刻ｔ４に、「Ｈｉ」から「Ｌｏ」にすることができる。
　すなわち、下りランプ電圧Ｌ５を出力させたい走査ＩＣ５５を制御する制御信号ＯＣ１’および制御信号ＯＣ２は、時刻ｔ４において共に「Ｌｏ」となり、下りランプ電圧Ｌ５を出力させたい走査ＩＣ５５を「ＨｉＺ」状態とすることができる。したがって、下りランプ電圧Ｌ５を出力させたい走査ＩＣ５５の出力電圧は、時刻ｔ４時点の出力電圧がそのまま保持された電圧となり、例えば、走査電極ＳＣｎ／２＋１～走査電極ＳＣｎに、最低電圧が電圧（Ｖａ＋Ｖｓｅｔ５）の下りランプ電圧Ｌ５を印加することができる。
　なお、走査ＩＣ５５は「ＤＡＴＡ」状態のときにのみ走査開始信号が有効に働くので、初期化期間において走査開始信号ＳＩＤ（７）が「Ｌｏ」になっても、走査ＩＣ（７）～走査ＩＣ（１２）の動作には何ら影響を与えない。
　そして、初期化期間が終了する時刻ｔ６の前に、入力端子ＩＮ２に、例えば０（Ｖ）を印加して、入力端子ＩＮ２を「Ｌｏ」にする。
　以上のようにして、走査電極駆動回路４３は、下りランプ電圧Ｌ２を出力させたい走査ＩＣ５５（例えば、走査ＩＣ（１）～走査ＩＣ（６））から電圧Ｖｉ３から電圧（Ｖａ＋Ｖｓｅｔ２）に向かって下降する下りランプ電圧Ｌ２を出力し、１回目の初期化動作から２回目の初期化動作までの間に書込み動作すべき走査電極２２（例えば、走査電極ＳＣ１～走査電極ＳＣｎ／２）に下りランプ電圧Ｌ２を印加する。
　一方、下りランプ電圧Ｌ５を出力させたい走査ＩＣ５５（例えば、走査ＩＣ（７）～走査ＩＣ（１２））からは電圧Ｖｉ３から電圧（Ｖａ＋Ｖｓｅｔ５）に向かって下降する下りランプ電圧Ｌ５を出力し、２回目の初期化動作以降に書込み動作すべき走査電極２２（例えば、走査電極ＳＣｎ／２＋１～走査電極ＳＣｎ）に下りランプ電圧Ｌ５を印加する。こうして、初期化期間が終了する。
　（書込み期間）
　書込み期間では、図示はしていないが、スイッチング素子Ｑ５をオンにして、基準電位Ａを負の電圧Ｖａに維持する。また、スイッチング素子ＳＷ１およびスイッチング素子ＳＷ３をオフにし、スイッチング素子ＳＷ２をオンにして電圧（Ｖａ＋Ｖｓｅｔ３）を発生させ、比較器ＣＰ１において、基準電位Ａ、すなわち負の電圧Ｖａと電圧（Ｖａ＋Ｖｓｅｔ３）とが比較されるようにしておく。したがって、この間は基準電位Ａの方が電圧（Ｖａ＋Ｖｓｅｔ３）よりも電位が低いので、比較器ＣＰ１から出力される制御信号ＯＣ２は「Ｈｉ」となる。
　また、時刻ｔ６で制御信号ＯＣ１を「Ｌｏ」にする。したがって、アンドゲートＡＧ（例えば、アンドゲートＡＧ（１）～アンドゲートＡＧ（１２））から出力される制御信号ＯＣ１’（例えば、制御信号ＯＣ１’（１）～制御信号ＯＣ１’（１２））も「Ｌｏ」となる。これにより、全ての走査ＩＣ５５は「ＤＡＴＡ」状態となって、走査開始信号により書込み動作を開始する状態となる。
　第１の書込み期間では、まず、１回目の初期化動作から２回目の初期化動作までの間に書込み動作する走査電極２２（例えば、走査電極ＳＣ１～走査電極ＳＣｎ／２）に対して順次走査パルスを印加する。例えば、１回目の初期化動作の後、走査ＩＣ（１）、走査ＩＣ（２）、走査ＩＣ（３）、走査ＩＣ（４）、走査ＩＣ（５）、走査ＩＣ（６）の順に書込み動作させるときには、第１の書込み期間開始直後の時刻ｔ７において走査開始信号ＳＩＤ（１）を所定の期間（例えば、クロック信号ＣＬＫの１周期分）「Ｌｏ」にする。これにより、走査ＩＣ（１）は書込み動作を開始し、走査ＩＣ（１）に接続された走査電極２２に（この場合は、走査電極ＳＣ１から）順次走査パルスが印加される。
　次に、走査ＩＣ（１）に接続された全ての走査電極２２の書込み動作が終了するタイミングで走査開始信号ＳＩＤ（２）を所定の期間（例えば、クロック信号ＣＬＫの１周期分）「Ｌｏ」にする。これにより、走査ＩＣ（２）は書込み動作を開始する。以降、同様に、走査開始信号ＳＩＤ（３）～走査開始信号ＳＩＤ（６）を、所定の期間「Ｌｏ」にしていく。こうして、走査ＩＣ（１）～走査ＩＣ（６）に順次書込み動作させ、走査電極ＳＣ１～走査電極ＳＣｎ／２に走査パルスを印加する。
　次に、時刻ｔ８で、制御信号ＯＣ１を「Ｈｉ」にする。走査開始信号ＳＩＤ（例えば、走査開始信号ＳＩＤ（１）～走査開始信号ＳＩＤ（１２））は「Ｈｉ」に維持されたままなので、アンドゲートＡＧから出力される制御信号ＯＣ１’（例えば、制御信号ＯＣ１’（１）～制御信号ＯＣ１’（１２））も「Ｈｉ」となる。また、図示はしていないが、時刻ｔ８でスイッチング素子Ｑ５をオフにし、あわせて、維持パルス発生回路５２のクランプ回路を動作させ、基準電位Ａを０（Ｖ）にする。
　これにより、基準電位Ａの方が電圧（Ｖａ＋Ｖｓｅｔ２）よりも電位が高くなるので、比較器ＣＰ１から出力される制御信号ＯＣ２は「Ｌｏ」となる。すなわち、制御信号ＯＣ１’（例えば、制御信号ＯＣ１’（１）～制御信号ＯＣ１’（１２））が「Ｈｉ」、制御信号ＯＣ２が「Ｌｏ」となって、全ての走査ＩＣ５５は「Ａｌｌ‐Ｌｏ」状態となり、全ての走査ＩＣ５５の出力端子からは基準電位Ａ（本実施の形態では、０（Ｖ））が出力される。
　その後の時刻ｔ９で、下りランプ電圧を発生するミラー積分回路５４の入力端子ＩＮ２に所定の定電流を入力して、入力端子ＩＮ２を「Ｈｉ」にする。これにより、スイッチング素子Ｑ２のドレイン電圧がランプ状に下降して基準電位Ａの電位がランプ状に下降し、走査ＩＣ５５の出力電圧もランプ状に下降し始める。
　比較器ＣＰ１では、この基準電位Ａにおける下りランプ電圧と電圧（Ｖａ＋Ｖｓｅｔ３）とが比較されており、比較器ＣＰ１から出力される制御信号ＯＣ２は、基準電位Ａにおける下りランプ電圧が電圧（Ｖａ＋Ｖｓｅｔ３）以下となる時刻ｔ１０において「Ｌｏ」から「Ｈｉ」になる。これにより、制御信号ＯＣ１’（例えば、制御信号ＯＣ１’（１）～制御信号ＯＣ１’（１２））、制御信号ＯＣ２は共に「Ｈｉ」となって全ての走査ＩＣ５５は「Ａｌｌ‐Ｈｉ」状態となり、走査ＩＣ５５の入力端子ＩＮｂに入力される電圧、すなわち、基準電位Ａに電圧Ｖｓｃｎが重畳された電圧Ｖｃが走査ＩＣ５５の出力電圧となる。これにより、走査電極ＳＣ１～走査電極ＳＣｎに印加される下りランプ電圧は最低電圧が電圧（Ｖａ＋Ｖｓｅｔ３）の下りランプ電圧Ｌ６となる。
　そして、下りランプ電圧Ｌ６を発生させた後の時刻ｔ１１で、入力端子ＩＮ２を「Ｌｏ」にする。以上のようにして、走査電極駆動回路４３は、下りランプ電圧Ｌ６を発生させ、まだ書込み動作がなされていない走査電極２２（例えば、走査電極ＳＣｎ／２＋１～走査電極ＳＣｎ）への書込み動作を開始する前に、下りランプ電圧Ｌ５を印加した放電セルに２回目の初期化放電を発生させる。
　また、時刻ｔ１１では、図示はしていないが、スイッチング素子Ｑ５をオンにして基準電位Ａを負の電圧Ｖａに維持する。また、スイッチング素子ＳＷ１およびスイッチング素子ＳＷ２をオフにし、スイッチング素子ＳＷ３をオンにして電圧（Ｖａ＋Ｖｓｅｔ４）を発生させ、比較器ＣＰ１において、基準電位Ａ、すなわち負の電圧Ｖａと電圧（Ｖａ＋Ｖｓｅｔ４）とが比較されるようにしておく。したがって、この間は基準電位Ａの方が電圧（Ｖａ＋Ｖｓｅｔ４）よりも電位が低いので、比較器ＣＰ１から出力される制御信号ＯＣ２は「Ｈｉ」となる。
　また、時刻ｔ１１では制御信号ＯＣ１を「Ｈｉ」から「Ｌｏ」にする。したがって、アンドゲートＡＧ（例えば、アンドゲートＡＧ（１）～アンドゲートＡＧ（１２））から出力される制御信号ＯＣ１’（例えば、制御信号ＯＣ１’（１）～制御信号ＯＣ１’（１２））も「Ｌｏ」となる。これにより、全ての走査ＩＣ５５は「ＤＡＴＡ」状態となって、走査開始信号ＳＩＤにより書込み動作を開始する状態となる。
　第２の書込み期間では、まだ書込み動作がなされていない走査電極２２（例えば、走査電極ＳＣｎ／２＋１～走査電極ＳＣｎ）に対して順次走査パルスを印加する。例えば、２回目の初期化動作の後、走査ＩＣ（７）、走査ＩＣ（８）、走査ＩＣ（９）、走査ＩＣ（１０）、走査ＩＣ（１１）、走査ＩＣ（１２）の順に書込み動作させるときには、第２の書込み期間開始直後の時刻ｔ１２において走査開始信号ＳＩＤ（７）を所定の期間（例えば、クロック信号ＣＬＫの１周期分）「Ｌｏ」にする。これにより、走査ＩＣ（７）は書込み動作を開始し、走査ＩＣ（７）に接続された走査電極２２に（この場合は、走査電極ＳＣｎ／２＋１から）順次走査パルスが印加される。
　次に、走査ＩＣ（７）に接続された全ての走査電極２２の書込み動作が終了するタイミングで走査開始信号ＳＩＤ（８）を所定の期間（例えば、クロック信号ＣＬＫの１周期分）「Ｌｏ」にする。これにより、走査ＩＣ（８）は書込み動作を開始する。以降、同様に、走査開始信号ＳＩＤ（９）～走査開始信号ＳＩＤ（１２）を、所定の期間「Ｌｏ」にしていく。こうして、走査ＩＣ（７）～走査ＩＣ（１２）に順次書込み動作させ、走査電極ＳＣｎ／２＋１～走査電極ＳＣｎに走査パルスを印加する。
　（維持期間）
　そして、全ての走査電極２２への書込み動作が終了して書込み期間が終了した後の時刻ｔ１３で、制御信号ＯＣ１を「Ｈｉ」にする。走査開始信号ＳＩＤ（例えば、走査開始信号ＳＩＤ（１）～走査開始信号ＳＩＤ（１２））は「Ｈｉ」に維持されたままなので、アンドゲートＡＧから出力される制御信号ＯＣ１’（例えば、制御信号ＯＣ１’（１）～制御信号ＯＣ１’（１２））も「Ｈｉ」になる。
　また、図示はしていないが、時刻ｔ１３でスイッチング素子Ｑ５をオフにし、あわせて、維持パルス発生回路５２のクランプ回路を動作させ、基準電位Ａを０（Ｖ）にする。
　これにより、基準電位Ａの方が電圧（Ｖａ＋Ｖｓｅｔ４）よりも電位が高くなるので、比較器ＣＰ１から出力される制御信号ＯＣ２は、時刻ｔ１３で「Ｈｉ」から「Ｌｏ」になる。すなわち、制御信号ＯＣ１’（例えば、制御信号ＯＣ１’（１）～制御信号ＯＣ１’（１２））が「Ｈｉ」、制御信号ＯＣ２が「Ｌｏ」なので、全ての走査ＩＣ５５は「Ａｌｌ‐Ｌｏ」状態となり、走査ＩＣ５５の出力端子からは基準電位Ａ（本実施の形態では、０（Ｖ））が出力される。
　続いて、詳細は省略するが維持パルス発生回路５２の電力回収回路およびクランプ回路を交互に動作させ、あらかじめ定められた回数の維持パルスを発生させる。そして、維持期間の最後に、消去ランプ電圧Ｌ３を発生させる。こうして、維持期間が終了する。
　（初期化期間）
　続く初期化期間では、図示はしていないが、スイッチング素子Ｑ５はオフに維持したまま、スイッチング素子ＳＷ３をオンにして電圧（Ｖａ＋Ｖｓｅｔ４）を発生させ、比較器ＣＰ１において、基準電位Ａ（本実施の形態では、０（Ｖ））と電圧（Ｖａ＋Ｖｓｅｔ４）とが比較されるようにしておく。基準電位Ａの方が電圧（Ｖａ＋Ｖｓｅｔ４）よりも電位が高いので、比較器ＣＰ１から出力される制御信号ＯＣ２は、維持期間に引き続き「Ｌｏ」のままである。また、制御信号ＯＣ１も維持期間に引き続き「Ｈｉ」に維持したままにしておく。
　制御信号ＯＣ１’（例えば、制御信号ＯＣ１’（１）～制御信号ＯＣ１’（１２））が「Ｈｉ」、制御信号ＯＣ２が「Ｌｏ」なので、全ての走査ＩＣ５５は「Ａｌｌ‐Ｌｏ」状態のままであり、全ての走査ＩＣ５５の出力端子からは基準電位Ａ、すなわち、初期化波形発生回路５１から出力される駆動電圧がそのまま出力される。
　そして、時刻ｔ１４で、下りランプ電圧を発生するミラー積分回路５４の入力端子ＩＮ２に所定の定電流を入力して、入力端子ＩＮ２を「Ｈｉ」にする。これにより、スイッチング素子Ｑ２のドレイン電圧がランプ状に下降して基準電位Ａの電位がランプ状に下降し、走査ＩＣ５５の出力電圧もランプ状に下降し始める。
　ここで、下りランプ電圧Ｌ４を出力させたい走査ＩＣ５５を制御する制御信号ＳＩＤは、下りランプ電圧Ｌ２を発生させるときと同様に、「Ｈｉ」に保ったままにする。例えば、走査ＩＣ（１）～走査ＩＣ（６）から下りランプ電圧Ｌ４を出力させたいときには、制御信号ＳＩＤ（１）～制御信号ＳＩＤ（６）は「Ｈｉ」に保ったままにする。これにより、制御信号ＯＣ１’（１）～制御信号ＯＣ１’（６）は「Ｈｉ」の状態が保たれる。
　比較器ＣＰ１では、基準電位Ａの電圧、すなわち下りランプ電圧と、電圧（Ｖａ＋Ｖｓｅｔ４）とが比較されており、比較器ＣＰ１からの出力される制御信号ＯＣ２は、基準電位Ａにおける下りランプ電圧が電圧（Ｖａ＋Ｖｓｅｔ４）以下となる時刻ｔ１６において「Ｌｏ」から「Ｈｉ」になる。
　これにより、下りランプ電圧Ｌ４を出力させたい走査ＩＣ５５（例えば、走査ＩＣ（１）～走査ＩＣ（６））を制御する制御信号ＯＣ１’（例えば、制御信号ＯＣ１’（１）～制御信号ＯＣ１’（６））および制御信号ＯＣ２は、時刻ｔ１６において共に「Ｈｉ」となり、下りランプ電圧Ｌ４を出力させたい走査ＩＣ５５を「Ａｌｌ‐Ｈｉ」状態とすることができる。したがって、下りランプ電圧Ｌ４を出力させたい走査ＩＣ５５から出力される電圧は、時刻ｔ１６に、入力端子ＩＮｂに入力される電圧、すなわち、基準電位Ａに電圧Ｖｓｃｎが重畳された電圧Ｖｃとなり、それまでの電圧降下が時刻ｔ１６で電圧上昇に切換わる。これにより、下りランプ電圧Ｌ４を出力させたい走査ＩＣ５５から下りランプ電圧Ｌ４を出力させ、例えば、走査電極ＳＣ１～走査電極ＳＣｎ／２に、最低電圧が電圧（Ｖａ＋Ｖｓｅｔ４）の下りランプ電圧Ｌ４を印加することができる。
　一方、下りランプ電圧Ｌ７を出力させたい走査ＩＣ５５を制御する制御信号ＳＩＤは、下りランプ電圧Ｌ５を発生させるときと同様に、時刻ｔ１４の前に「Ｈｉ」から「Ｌｏ」にする。例えば、走査ＩＣ（７）～走査ＩＣ（１２）から下りランプ電圧Ｌ７を出力させたいときには、制御信号ＳＩＤ（７）～制御信号ＳＩＤ（１２）を、時刻ｔ１４の前に「Ｈｉ」から「Ｌｏ」にする。これにより、オアゲートＯＲ（７）～オアゲートＯＲ（１２）からは、比較器ＣＰ２から出力される信号ＣＰＯが出力されるようになり、アンドゲートＡＧ（７）～アンドゲートＡＧ（１２）からは、信号ＣＰＯが制御信号ＯＣ１’（７）～制御信号ＯＣ１’（１２）として出力されるようになる。
　比較器ＣＰ２においては、基準電位Ａと電圧（Ｖａ＋Ｖｓｅｔ５）とが比較されるので、比較器ＣＰ２から出力される信号ＣＰＯは、基準電位Ａが電圧（Ｖａ＋Ｖｓｅｔ５）以下になる時刻ｔ１５で「Ｈｉ」から「Ｌｏ」になる。
　これにより、下りランプ電圧Ｌ７を出力させたい走査ＩＣ５５（例えば、走査ＩＣ（７）～走査ＩＣ（１２））を制御する制御信号ＯＣ１’（例えば、制御信号ＯＣ１’（７）～制御信号ＯＣ１’（１２））を、時刻ｔ１５に、「Ｈｉ」から「Ｌｏ」にすることができる。
　すなわち、下りランプ電圧Ｌ７を出力させたい走査ＩＣ５５を制御する制御信号ＯＣ１’および制御信号ＯＣ２は、時刻ｔ１５において共に「Ｌｏ」となり、下りランプ電圧Ｌ７を出力させたい走査ＩＣ５５を「ＨｉＺ」状態とすることができる。したがって、下りランプ電圧Ｌ７を出力させたい走査ＩＣ５５の出力電圧は、時刻ｔ１５時点の出力電圧がそのまま保持された電圧となり、例えば、走査電極ＳＣｎ／２＋１～走査電極ＳＣｎに、最低電圧が電圧（Ｖａ＋Ｖｓｅｔ５）の下りランプ電圧Ｌ７を印加することができる。
　そして、初期化期間が終了する時刻ｔ１７の前に、入力端子ＩＮ２に、例えば０（Ｖ）を印加して、入力端子ＩＮ２を「Ｌｏ」にする。
　以上のようにして、走査電極駆動回路４３は、下りランプ電圧Ｌ４を出力させたい走査ＩＣ５５（例えば、走査ＩＣ（１）～走査ＩＣ（６））から電圧Ｖｉ３から電圧（Ｖａ＋Ｖｓｅｔ４）に向かって下降する下りランプ電圧Ｌ４を出力し、１回目の初期化動作から２回目の初期化動作までの間に書込み動作すべき走査電極２２（例えば、走査電極ＳＣ１～走査電極ＳＣｎ／２）に下りランプ電圧Ｌ４を印加する。
　一方、下りランプ電圧Ｌ７を出力させたい走査ＩＣ５５（例えば、走査ＩＣ（７）～走査ＩＣ（１２））からは電圧Ｖｉ３から電圧（Ｖａ＋Ｖｓｅｔ５）に向かって下降する下りランプ電圧Ｌ７を出力し、２回目の初期化動作以降に書込み動作すべき走査電極２２（例えば、走査電極ＳＣｎ／２＋１～走査電極ＳＣｎ）に下りランプ電圧Ｌ７を印加する。こうして、初期化期間が終了する。
　続く書込み期間、維持期間、およびそれ以降の各動作は、上述した動作と同様である。
　なお、上述したタイミングチャートは単なる一動作例を示したものに過ぎない。本実施の形態においては、検出された部分点灯率に応じて書込み期間における走査ＩＣ５５の書込み動作の順序を変更するので、その変更に応じて、下りランプ電圧Ｌ２（または、下りランプ電圧Ｌ４）を出力する走査ＩＣ５５と、下りランプ電圧Ｌ５（または、下りランプ電圧Ｌ７）を出力する走査ＩＣ５５とを変更するものとする。
　例えば、図２０に示す例では、１回目の初期化動作の後、領域（１）、領域（３）、領域（５）、領域（７）、領域（９）、領域（１１）の順に書込み動作を行い、続く２回目の初期化動作の後、領域（２）、領域（４）、領域（６）、領域（８）、領域（１０）、領域（１２）の順に書込み動作する。そのため、初期化期間においては、走査ＩＣ（１）、走査ＩＣ（３）、走査ＩＣ（５）、走査ＩＣ（７）、走査ＩＣ（９）、走査ＩＣ（１１）には下りランプ電圧Ｌ２（または、下りランプ電圧Ｌ４）を印加し、走査ＩＣ（２）、走査ＩＣ（４）、走査ＩＣ（６）、走査ＩＣ（８）、走査ＩＣ（１０）、走査ＩＣ（１２）には下りランプ電圧Ｌ５（または、下りランプ電圧Ｌ７）を印加する。走査ＩＣ（１）、走査ＩＣ（３）、走査ＩＣ（５）、走査ＩＣ（７）、走査ＩＣ（９）、走査ＩＣ（１１）に印加する下りランプ電圧を下りランプ電圧Ｌ２（または、下りランプ電圧Ｌ４）にするためには、初期化期間の間、走査開始信号ＳＩＤ（１）、走査開始信号ＳＩＤ（３）、走査開始信号ＳＩＤ（５）、走査開始信号ＳＩＤ（７）、走査開始信号ＳＩＤ（９）、走査開始信号ＳＩＤ（１１）を「Ｈｉ」に維持し、走査ＩＣ（２）、走査ＩＣ（４）、走査ＩＣ（６）、走査ＩＣ（８）、走査ＩＣ（１０）、走査ＩＣ（１２）に印加する下りランプ電圧を下りランプ電圧Ｌ５（または、下りランプ電圧Ｌ７）にするためには、時刻ｔ（３）の前（または、時刻ｔ１４の前）に、走査開始信号ＳＩＤ（２）、走査開始信号ＳＩＤ（４）、走査開始信号ＳＩＤ（６）、走査開始信号ＳＩＤ（８）、走査開始信号ＳＩＤ（１０）、走査開始信号ＳＩＤ（１２）を「Ｈｉ」から「Ｌｏ」にすればよい。
　そして、第１の書込み期間においては、走査ＩＣ（１）、走査ＩＣ（３）、走査ＩＣ（５）、走査ＩＣ（７）、走査ＩＣ（９）、走査ＩＣ（１１）の順に書込み動作するように各走査開始信号ＳＩＤを発生し、２回目の初期化動作の後の第２の書込み期間においては、走査ＩＣ（２）、走査ＩＣ（４）、走査ＩＣ（６）、走査ＩＣ（８）、走査ＩＣ（１０）、走査ＩＣ（１２）の順に書込み動作するように各走査開始信号ＳＩＤを発生させればよい。
　以上示したように、本実施の形態によれば、初期化動作を複数回行うことで初期化動作から書込み動作までの経過時間を短くすることができる領域を増やすことができ、かつ、部分点灯率が高い領域ほど初期化動作から書込み動作までの経過時間を短くして書込み動作を行えるので、大画面化、高輝度化、高精細化されたパネルにおいても、安定した書込み放電を発生させるために必要な走査パルス電圧（振幅）が増大することを防止して安定した書込み放電を発生させることが可能となる。
　なお、本発明においては、実施の形態２に示した構成と実施の形態３に示した構成とを組み合わせた構成を実施することも可能である。すなわち、１フィールドに占める輝度重みの割合が所定の割合以上のサブフィールド、または維持期間における維持パルスの発生数が所定の数以上のサブフィールドにおいては、実施の形態３に示したように、初期化動作を複数回行い、かつ、部分点灯率が高い領域ほど初期化動作から書込み動作までの経過時間が短くなるような順番で各領域に書込み動作する。また、実施の形態２に示したように１フィールドに占める輝度重みの割合が所定の割合未満のサブフィールド、または維持期間における維持パルスの発生数が所定の数未満のサブフィールドにおいては、あらかじめ定めた順番で書込み動作を行う構成とする。これにより、パネル１０の画像表示面における書込み放電にもとづく輝度変化を滑らかにし、画像表示品質をさらに高めることが可能となる。
　なお、本発明における実施の形態は、走査電極２２と走査電極２２とが隣り合い、維持電極２３と維持電極２３とが隣り合う電極構造、すなわち前面板２１に設けられる電極の配列が、「・・・走査電極２２、走査電極２２、維持電極２３、維持電極２３、走査電極２２、走査電極２２、・・・」となる電極構造のパネルにおいても、有効である。
　なお、本発明の実施の形態では、消去ランプ電圧Ｌ３を走査電極ＳＣ１～走査電極ＳＣｎに印加する構成を説明したが、消去ランプ電圧Ｌ３を維持電極ＳＵ１～維持電極ＳＵｎに印加する構成とすることもできる。あるいは、消去ランプ電圧Ｌ３ではなく、いわゆる細幅消去パルスにより消去放電を発生させる構成としてもよい。
　なお、本発明の実施の形態において示した具体的な数値は、５０インチ、表示電極対２４の数が１０８０対のパネル１０の特性にもとづき設定したものであって、単に実施の形態における一例を示したものに過ぎない。本発明はこれらの数値に何ら限定されるものではなく、各数値はパネル１０の特性やプラズマディスプレイ装置１の仕様等にあわせて最適に設定することが望ましい。また、これらの各数値は、上述した効果を得られる範囲でのばらつきを許容するものとする。また、サブフィールド数や各サブフィールドの輝度重み等も本発明の実施の形態に示した値に限定されるものではなく、また、画像信号等にもとづいてサブフィールド構成を切換える構成であってもよい。
　本発明は、大画面化、高精細化されたパネルにおいても、安定した書込み放電を発生させるために必要な走査パルス電圧（振幅）が増大することを防止して安定した書込み放電を発生させ、高い画像表示品質を実現することができるので、プラズマディスプレイ装置およびパネルの駆動方法として有用である。
　１，２　　プラズマディスプレイ装置
　１０　　パネル
　２１　　前面板
　２２　　走査電極
　２３　　維持電極
　２４　　表示電極対
　２５，３３　　誘電体層
　２６　　保護層
　３１　　背面板
　３２　　データ電極
　３４　　隔壁
　３５　　蛍光体層
　４１　　画像信号処理回路
　４２　　データ電極駆動回路
　４３，４９　　走査電極駆動回路
　４４　　維持電極駆動回路
　４５，４６　　タイミング発生回路
　４７　　部分点灯率検出回路
　４８　　点灯率比較回路
　５０，５６　　走査パルス発生回路
　５１　　初期化波形発生回路
　５２　　維持パルス発生回路
　５３，５４　　ミラー積分回路
　５５　　走査ＩＣ
　６０　　走査ＩＣ切換え回路
　６１　　ＳＩＤ発生回路
　６２，６５　　ＦＦ（フリップフロップ回路）
　６３　　遅延回路
　６４，６６　　アンドゲート
　７２　　スイッチ
　ＣＰ１，ＣＰ２　　比較器
　Ｑ１，Ｑ２，Ｑ４，Ｑ５，ＱＨ１～ＱＨｎ，ＱＬ１～ＱＬｎ，ＳＷ１，ＳＷ２，ＳＷ３　　スイッチング素子
　Ｒ１，Ｒ２　　抵抗
　Ｃ１，Ｃ２，Ｃ３１　　コンデンサ
　Ｄ３１　　ダイオード
　ＯＲ　　オアゲート
　ＡＧ　　アンドゲート

Claims (6)

  1. 初期化期間と書込み期間と維持期間とを有するサブフィールドを１フィールド内に複数設け、サブフィールド毎に輝度重みを設定するとともに前記維持期間に輝度重みに応じた数の維持パルスを発生して階調表示するサブフィールド法で駆動し、走査電極と維持電極とからなる表示電極対を有する放電セルを複数備えたプラズマディスプレイパネルと、
    前記書込み期間に、前記走査電極に走査パルスを印加して書込み動作を行う走査電極駆動回路と、
    前記プラズマディスプレイパネルの表示領域を複数の領域に分け、前記領域毎に、全ての放電セル数に対する点灯させるべき放電セル数の割合を部分点灯率としてそれぞれのサブフィールド毎に検出する部分点灯率検出回路とを備え、
    前記走査電極駆動回路は、
    前記初期化期間に第１の初期化動作を行うとともに、前記書込み期間に第２の初期化動作を行い、
    前記部分点灯率検出回路において検出された前記部分点灯率が最も大きい前記領域の前記書込み動作を前記第１の初期化動作の直後に行い、２番目に前記部分点灯率が大きい前記領域の前記書込み動作を前記第２の初期化動作の直後に行うことを特徴とするプラズマディスプレイ装置。
  2. 初期化期間と書込み期間と維持期間とを有するサブフィールドを１フィールド内に複数設け、サブフィールド毎に輝度重みを設定するとともに前記維持期間に輝度重みに応じた数の維持パルスを発生して階調表示するサブフィールド法で駆動し、走査電極と維持電極とからなる表示電極対を有する放電セルを複数備えたプラズマディスプレイパネルと、
    前記書込み期間に、前記走査電極に走査パルスを印加して書込み動作を行う走査電極駆動回路と、
    前記プラズマディスプレイパネルの表示領域を複数の領域に分け、前記領域毎に、全ての放電セル数に対する点灯させるべき放電セル数の割合を部分点灯率としてそれぞれのサブフィールド毎に検出する部分点灯率検出回路とを備え、
    前記走査電極駆動回路は、
    前記初期化期間に第１の初期化動作を行うとともに、前記書込み期間に第２の初期化動作を行い、
    前記部分点灯率検出回路において検出された前記部分点灯率が最も大きい前記領域の前記書込み動作を前記第２の初期化動作の直後に行い、２番目に前記部分点灯率が大きい前記領域の前記書込み動作を前記第１の初期化動作の直後に行うことを特徴とするプラズマディスプレイ装置。
  3. 前記走査電極駆動回路は、
    前記部分点灯率検出回路において検出された前記部分点灯率の大きさが３番目以降の前記領域は、前記部分点灯率が大きい領域ほど初期化動作から前記書込み動作までの経過時間が短くなるような順番で前記領域の前記書込み動作を行うことを特徴とする請求項１または請求項２に記載のプラズマディスプレイ装置。
  4. 前記走査電極駆動回路は、複数の前記走査電極に対して前記書込み動作を行うことができる走査ＩＣを複数有し、
    前記部分点灯率検出回路は、１つの前記走査ＩＣに接続された複数の前記走査電極で構成される領域を１つの前記領域とすることを特徴とする請求項１または請求項２に記載のプラズマディスプレイ装置。
  5. 走査電極と維持電極とからなる表示電極対を有する放電セルを複数備えたプラズマディスプレイパネルを、初期化期間と書込み期間と維持期間とを有するサブフィールドを１フィールド内に複数設け、サブフィールド毎に輝度重みを設けるとともに、前記書込み期間においては前記走査電極に走査パルスを印加して書込み動作を行い、前記維持期間においては輝度重みに応じた数の維持パルスを発生して階調表示するサブフィールド法で駆動するプラズマディスプレイパネルの駆動方法であって、
    前記初期化期間に第１の初期化動作を行うとともに、前記書込み期間に第２の初期化動作を行い、
    前記プラズマディスプレイパネルの表示領域を複数の領域に分け、前記領域毎に、全ての放電セル数に対する点灯させるべき放電セル数の割合を部分点灯率としてそれぞれのサブフィールド毎に検出し、
    検出された前記部分点灯率が最も大きい前記領域の前記書込み動作を前記第１の初期化動作の直後に行い、２番目に前記部分点灯率が大きい前記領域の前記書込み動作を前記第２の初期化動作の直後に行うことを特徴とするプラズマディスプレイパネルの駆動方法。
  6. 走査電極と維持電極とからなる表示電極対を有する放電セルを複数備えたプラズマディスプレイパネルを、初期化期間と書込み期間と維持期間とを有するサブフィールドを１フィールド内に複数設け、サブフィールド毎に輝度重みを設けるとともに、前記書込み期間においては前記走査電極に走査パルスを印加して書込み動作を行い、前記維持期間においては輝度重みに応じた数の維持パルスを発生して階調表示するサブフィールド法で駆動するプラズマディスプレイパネルの駆動方法であって、
    前記初期化期間に第１の初期化動作を行うとともに、前記書込み期間に第２の初期化動作を行い、
    前記プラズマディスプレイパネルの表示領域を複数の領域に分け、前記領域毎に、全ての放電セル数に対する点灯させるべき放電セル数の割合を部分点灯率としてそれぞれのサブフィールド毎に検出し、
    検出された前記部分点灯率が最も大きい前記領域の前記書込み動作を前記第２の初期化動作の直後に行い、２番目に前記部分点灯率が大きい前記領域の前記書込み動作を前記第１の初期化動作の直後に行うことを特徴とするプラズマディスプレイパネルの駆動方法。
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