WO2007069687A1 - プラズマディスプレイパネルおよびプラズマディスプレイ装置ならびにプラズマディスプレイパネルの駆動方法 - Google Patents

プラズマディスプレイパネルおよびプラズマディスプレイ装置ならびにプラズマディスプレイパネルの駆動方法 Download PDF

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Hiroyasu Makino
Toshikazu Wakabayashi
Hiroyuki Tachibana
Naoki Kosugi
Kazuya Nomoto
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Matsushita Electric Industrial Co., Ltd.
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Definitions

  • PLASMA DISPLAY PANEL PLASMA DISPLAY DEVICE, AND METHOD FOR DRIVING PLASMA DISPLAY PANEL
  • the present invention relates to a plasma display panel and a plasma display device used for a wall-mounted television, a large monitor, etc., and a driving method of the plasma display panel.
  • a plasma display panel (hereinafter abbreviated as "PDP” or “panel”) is a display device excellent in visibility characterized by having a large screen, thin shape and light weight.
  • a large number of discharge cells are formed between a front plate and a back plate disposed opposite to each other.
  • a front plate a plurality of display electrode pairs consisting of scan electrodes and sustain electrodes are formed in parallel to each other on a front glass substrate, and a dielectric layer and a protective layer are formed to cover the display electrode pairs.
  • a back plate a plurality of parallel data electrodes on the back glass substrate, a dielectric layer covering them, and a plurality of barrier ribs parallel to the data electrodes are formed thereon, and the surface of the dielectric layer is formed.
  • a phosphor layer is formed on the side surfaces of the barrier ribs and the barrier ribs.
  • the front plate and the back plate are disposed to face each other so that the display electrode pair and the data electrode intersect each other in a three-dimensional manner, and sealed.
  • a discharge gas is enclosed in the discharge space inside.
  • ultraviolet light is generated by gas discharge in each discharge cell, and the ultraviolet light excites and emits phosphors of each color of RGB to perform color display.
  • a sub-field method that is, a method in which one field period is divided into a plurality of sub-fields and gray scale display is performed by a combination of sub-fields to emit light is generally used. It is.
  • each sub-field has an initialization period, a write period and a sustain period.
  • initialization discharge is performed simultaneously in all discharge cells to erase the history of wall charges for the previous individual discharge cells, and it is necessary for the subsequent address operation. Form a wall charge.
  • a scan pulse voltage is sequentially applied to the scan electrodes, and a write pulse voltage corresponding to an image signal to be displayed is applied to the data electrodes, and address writing is selectively performed between the scan electrodes and the data electrodes.
  • a discharge is generated to perform selective wall charge formation.
  • a sustain pulse voltage is applied a predetermined number of times between the scan electrode and the sustain electrode, and the discharge cell having undergone the wall charge formation by the address discharge is selectively discharged to emit light.
  • the priming caused by the discharge decreases rapidly with time. Therefore, in the method of driving the panel described above, for the address discharge where a long time has passed since the initialization discharge, the priming generated by the initialization discharge is insufficient, the discharge delay becomes large, and the address operation becomes unstable. Image display quality is degraded.
  • the write time is set long to stably perform the write operation, and as a result, the time spent in the write period becomes too long.
  • a PDP and a method of driving the PDP have been proposed in which a priming electrode is provided to generate a priming discharge, thereby reducing the discharge delay by the priming generated (for example, see Patent Document 1).
  • Patent Document 1 Japanese Patent Application Laid-Open No. 9-245627
  • the present invention is capable of stably generating address discharge without narrowing the drive voltage margin of address operation, and further reducing the number of drive circuits for driving priming electrodes.
  • a scanning electrode and a sustaining electrode constituting a display electrode pair, which are disposed in parallel on a first substrate, and a display electrode adjacent to each other among the display electrode pairs on the first substrate
  • a priming electrode disposed in parallel with the display electrode pair between the pair, and a second substrate disposed opposite to the first substrate across the discharge space, disposed in a direction intersecting the display electrode pair
  • the main discharge cell is partitioned at a position where the display electrode pair and the data electrode face each other, and at least two adjacent ones are provided with partitions for partitioning the priming discharge cell at a position where the priming electrode and the data electrode face each other.
  • the priming electrodes are characterized in that they are electrically connected to each other.
  • a scan electrode and a sustain electrode constituting a display electrode pair disposed in parallel on a first substrate, and a display electrode pair on the first substrate Of the priming electrodes disposed in parallel with the display electrode pair between the adjacent display electrode pairs, and the second substrate disposed opposite to the first substrate with the discharge space interposed therebetween, the display electrode pair is intersected.
  • the main discharge cell is partitioned at a position where the display electrode pair and the data electrode face each other, and a partition for partitioning the priming discharge cell at a position where the priming electrode and the data electrode face each other.
  • a priming pulse voltage is simultaneously applied to at least two priming electrodes adjacent to each other.
  • the write discharge can be reduced without narrowing the drive voltage margin of the write operation. Accordingly, it is possible to provide a plasma display device capable of reducing the number of driving circuits for driving the priming electrodes.
  • scan electrodes and sustain electrodes constituting display electrode pairs arranged in parallel on a first substrate, and display electrode pairs on the first substrate are provided.
  • a priming electrode disposed in parallel with the display electrode pair between adjacent display electrode pairs, and a display electrode pair are crossed on a second substrate disposed opposite to the first substrate across the discharge space.
  • the main discharge cell is partitioned at the position where the data electrode arranged in the vertical direction, the display electrode pair and the data electrode face each other, and the partition which partitions the priming discharge cell at the position where the priming electrode and the data electrode face each other.
  • a PDP including a plurality of sub-fields each having an initialization period, a writing period, and a sustaining period, and at least two adjacent priming electrodes are simultaneously plyed in the writing period.
  • Nguno a pulse voltage application steps, a step of generating a priming discharge at the same time at least two priming discharge cells adjacent in between the main discharge cells.
  • a method of driving a PDP capable of stably generating the write discharge without narrowing the drive voltage margin of the write operation and further reducing the number of drive circuits for driving the priming electrodes. be able to.
  • address discharge is sequentially applied to at least four main discharge cells adjacent to at least two priming discharge cells in which priming discharges have been generated, first to the main discharge cells in the odd or even rows.
  • the priming discharge may be generated again in at least two priming discharge cells in which the priming discharge is generated, and then the address discharge may be sequentially generated. According to this method, it is possible to reduce the number of drive circuits for driving the priming electrode and to stably generate the address discharge.
  • address discharges may be sequentially generated in at least four main discharge cells adjacent to at least two priming discharge cells in which priming discharges are generated. According to this method, it is possible to reduce the number of drive circuits for driving the priming electrode and to generate the address discharge more efficiently and stably.
  • the drive voltage margin of the write operation is not narrowed. It is possible to provide a PDP, a plasma display device, and a method of driving the PDP, which can stably generate the address discharge and reduce the number of driving circuits for driving the priming electrodes.
  • FIG. 1 is an exploded perspective view showing a structure of a PDP in a first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view of the same PDP.
  • FIG. 3 is an electrode array diagram of the same PDP.
  • FIG. 4 is a plan view showing how the priming electrode of the PDP and the priming electrode drive circuit are connected.
  • FIG. 5 is a block diagram showing an example of the configuration of a plasma display device using the same PDP.
  • Fig. 6 is a drive waveform diagram of the same PDP.
  • FIG. 7 is a drive waveform diagram showing another example of the method of driving the same PDP.
  • FIG. 8 is a plan view showing a state of connection between priming electrodes and a priming electrode drive circuit in another example of the same PDP.
  • FIG. 1 is an exploded perspective view showing a structure of PDP 10 in accordance with the first exemplary embodiment of the present invention
  • FIG. 2 is a cross-sectional view of PDP 10.
  • the front substrate 21 made of glass, which is the first substrate, and the back substrate 31 which is the second substrate are disposed opposite to each other across the discharge space, In the space, a mixed gas of neon (Ne) and xenon (Xe), which emits ultraviolet light by discharge, is enclosed.
  • a mixed gas of neon (Ne) and xenon (Xe) which emits ultraviolet light by discharge
  • a mixed gas of neon (Ne) and xenon (Xe) which emits ultraviolet light by discharge
  • Xe xenon
  • a mixed gas of neon (Ne) and xenon (Xe) which emits ultraviolet light by discharge
  • a mixed gas of neon (Ne) and xenon (Xe) which emits ultraviolet light by discharge
  • the front substrate 21 On the front substrate 21, a plurality of display electrode pairs including scan electrodes 22 and sustain electrodes 23 are formed in parallel to one another.
  • the display electrode pair adjacent to the display electrode pair configured in the order of scan electrode 22 and sustain electrode 23 is configured
  • the scanning electrode 22 and the sustaining electrode 23 are each formed of a transparent electrode 22a, 23a and a metal bus bar 22b, 23b formed on the transparent electrode 22a, 23a, respectively.
  • a light absorbing layer 28 made of black material is provided between scan electrode 22 and scan electrode 22 and between sustain electrode 23 and sustain electrode 23, and priming electrode 29 is provided between scan electrode 22 and scan electrode 22.
  • the light absorbing layer 28 is configured using a metal bus bar.
  • a dielectric layer 24 and a protective layer 25 are formed to cover the scan electrode 22, the sustain electrode 23, the priming electrode 29 and the light absorption layer 28.
  • a plurality of data electrodes 32 are formed in parallel with each other in the direction intersecting the scanning electrodes 22 on the back substrate 31, and dielectric layers 33 are formed so as to cover the data electrodes 32. Then, the main discharge cell 40 is partitioned at a position where the display electrode pair and the data electrode 32 face each other, and the priming discharge cell 41a is partitioned at a position where the priming electrode 29 and the data electrode 32 face each other.
  • a partition 34 is formed on top of the
  • Partition wall 34 includes a vertical wall 34 a extending in a direction parallel to data electrode 32 and a horizontal wall 34 b forming main discharge cell 40 and forming a gap 41 between main discharge cell 40. It is done. As a result, barrier rib 34 forms a main discharge cell row in which a plurality of main discharge cells 40 are connected along a pair of display electrode pairs which also functions as scan electrode 22 and sustain electrode 23, and between adjacent main discharge cell rows.
  • the gap 41 is formed in the Of the gaps 41, priming electrodes 29 are formed on the front substrate 21 of the gaps 41 located on the side adjacent to the two scan electrodes 22.
  • the gaps 41 function as priming discharge cells 41a. .
  • a gap portion 41b is formed in a portion where the two sustain electrodes 23 are positioned adjacent to each other. That is, the gap 41 has a configuration in which priming discharge cells 41a having priming electrodes 29 and gaps 41b are alternately arranged.
  • the tops of the partition walls 34 are formed flat so as to abut on the front substrate 21. This is to prevent mutual interference between adjacent main discharge cells 40, and in particular, prevents erroneous operation such as erroneous writing under the influence of discharge of adjacent main discharge cells 40 during the write period. It is for. Furthermore, the reason is that the wall charges of the main discharge cell 40 adjacent to the priming discharge cell 4 la are reduced by the priming discharge to prevent a malfunction such as causing an address failure.
  • a phosphor layer 35 is provided on the surface of the dielectric layer 33 corresponding to the main discharge cell 40 partitioned by the partition walls 34 and on the side surfaces of the partition walls 34.
  • a MgO powder layer 39 is applied which is made of a material mainly composed of MgO, which has a large secondary electron emission coefficient and excellent durability. Therefore, the MgO powder layer 39 has a function of effectively emitting secondary electrons from the MgO powder layer 39 into the priming discharge cell 41a when a voltage is applied between the priming electrode 29 and the data electrode 32. doing.
  • the first embodiment secondary electrons can be uniformly supplied into the priming discharge cell 41 a from the MgO powder layer 39 continuously formed in the longitudinal direction of the priming discharge cell 41 a. Therefore, variations in priming discharge in the priming discharge cell 41a having an elongated shape can be suppressed, and uniform priming discharge can be generated in each main discharge cell 40. In addition, generation of priming discharge can be promoted, and the voltage to be applied to priming discharge can be reduced.
  • a substance other than MgO powder for example, a conductive substance or a metal oxide having a large secondary electron emission coefficient may be used instead of MgO powder layer 39 for application.
  • materials having a large secondary electron emission coefficient oxides of alkali metals (eg, Cs 2 O etc.), oxides of alkali earth metals (eg, MgO, CaO, SrO,
  • rare earth oxides eg, Y 2 O, La 2 O, CeO, Er 2 O, Lu 2 O, etc.
  • rare earth oxides eg, Y 2 O, La 2 O, CeO, Er 2 O, Lu 2 O, etc.
  • the MgO powder layer 39 need not necessarily be provided in the priming discharge cell 41a.
  • the discharge distance between the priming electrode 29 and the data electrode 32 of the priming discharge cell 41a is shortened.
  • the structure may be configured to lower the firing voltage.
  • the dielectric layer 33 may not be formed.
  • the phosphor layer 35 is not formed on the gap 41 side in FIGS. 1 and 2, the phosphor layer 35 may be formed. 1 and 2, the configuration has been described in which the MgO powder layer 39 is formed in the priming discharge cell 41a and the Mg O powder layer 39 is not formed in the gap 4 lb. As a configuration to form
  • FIG. 3 is an electrode array diagram of PDP 10 in accordance with the first exemplary embodiment of the present invention
  • FIG. 4 is a connection between priming electrode 29 of PDP 10 in accordance with the first exemplary embodiment of the present invention and a priming electrode driving circuit. It is a top view which shows the mode of.
  • the priming electrode drive circuit 106 includes a plurality of priming electrodes
  • the drive IC 107 is provided, the priming electrode drive IC 107 and the priming electrode 29 are electrically connected by the conductive wire 108, and the priming pulse voltage output from the priming electrode drive IC 107 is the priming electrode 29 via the conductive wire 108.
  • priming electrode PR1-priming electrode PR3, priming electrode PR5-priming electrode PR7, t, and so on adjacent priming electrode PRp-priming electrode PRp + 2 are mutually connected by connecting portion 38.
  • the configuration is electrically connected to the Therefore, one priming electrode drive IC 107 and two priming electrodes PRp, PRp + 2 can be electrically connected, and one priming electrode drive IC 107 also has two priming electrodes PRp, PRp + 2 to the priming pulse voltage.
  • one priming electrode drive IC 107 also has two priming electrodes PRp, PRp + 2 to the priming pulse voltage.
  • priming discharge can be simultaneously generated in the two priming discharge cells 41a adjacent to each other with the main discharge cell 40-the gap 41b-the main discharge cell 40 interposed therebetween.
  • FIG. 5 is a block diagram showing an example of a configuration of a plasma display device using PDP 10 in accordance with the first exemplary embodiment of the present invention.
  • the plasma display apparatus 100 drives an image signal processing circuit 101 that generates a subfield signal based on an input image signal and a synchronization signal, a data electrode drive circuit 102 that drives a data electrode 32, and a scan electrode 22.
  • the image signal processing circuit 101 generates a subfield signal for controlling lighting / non-lighting in each subfield of each pixel based on the input image signal and synchronization signal, and outputs the subfield signal to the data electrode drive circuit 102. Do.
  • the timing control circuit 103 outputs a timing control signal to the data electrode drive circuit 102, the scan electrode drive circuit 104, the sustain electrode drive circuit 105, and the priming electrode drive circuit 106 based on the input synchronization signal.
  • Data electrode drive circuit 102 applies a predetermined drive waveform voltage to data electrodes 32 (data electrodes D1 to Dm in FIG. 3) of PDP 10 based on the input subfield signal and timing control signal.
  • the scan electrode drive circuit 104 uses the timing control signal to be input. Based on this, a predetermined drive waveform voltage is applied to scan electrode 22 (scan electrodes SCl to SCn in FIG. 3) of PDP 10.
  • Sustain electrode drive circuit 105 applies a predetermined drive waveform voltage to sustain electrode 23 (sustain electrodes SU1 to SUn in FIG. 3) of PDP 10 based on the timing control signal inputted.
  • the priming electrode driving circuit 106 is provided with a number of priming electrode driving ICs 107 which is half the total number of priming electrodes 29. Then, two priming electrodes 29 are electrically connected to one priming electrode driving IC 107, and one priming electrode driving IC 107 can drive two priming electrodes 29 simultaneously. Then, the priming electrode driving circuit 106 applies a predetermined driving waveform voltage to the priming electrodes 29 (priming electrodes PR1 to PRn-1 in FIG. 3) of the PDP 10 based on the input timing control signal. Further, necessary power is supplied to the data electrode drive circuit 102, the scan electrode drive circuit 104, the sustain electrode drive circuit 105, and the priming electrode drive circuit 106 from a power supply circuit (not shown).
  • FIG. 6 is a drive waveform diagram of PDP 10 in accordance with the first exemplary embodiment of the present invention.
  • One field period is composed of a plurality of sub-fields, and each sub-field includes an initialization period, an odd line write period, and a priming discharge cell initialization period (in FIG., "Initialization period (priming)". Note), even-line write period, and maintenance period.
  • the initializing discharge is applied to all the main discharge cells 40 which are involved in the image display.
  • initialization discharge is selectively generated for the main discharge cell 40 in which sustain discharge has been performed in the sustain period of the immediately preceding subfield. It is assumed that selective initialization operation is performed. Also, the all-cell initialization period is divided into two for convenience, and will be referred to as the first half and the second half.
  • data electrodes Dl to Dm and sustain electrodes SUl to SUn are held at 0 (V), respectively.
  • a ramp waveform voltage is applied to the electrodes D1 to Dm, which gradually increases toward the voltage Vi2 exceeding the discharge start voltage.
  • the same ramp waveform voltage as that for the scan electrodes SCl to SCn is also applied to the priming electrodes PRl to PRn-l.
  • a weak setup discharge occurs between scan electrodes SCl to SCn and sustain electrodes SU1 to SUn, and between scan electrodes SCl to SCn and data electrodes D1 to Dm, and priming discharge
  • weak setup discharges occur between the priming electrodes PR1 to PRn-1 and the data electrodes D1 to Dm, respectively.
  • negative wall voltage is accumulated on scan electrodes SCl to SCn upper and priming electrodes PRl to PRn ⁇ 1
  • positive wall voltages are accumulated on data electrodes Dl to Dm upper and sustain electrodes SUl to SUn.
  • the wall voltage at the top of the electrode represents the voltage generated by the wall charge accumulated on the protective layer 25 covering the electrode, the phosphor layer 35 and the like.
  • sustain electrodes SUl to SUn are kept at positive voltage Ve, and scan electrodes SCl to SCn are set to discharge start voltages or less with respect to sustain electrodes SUl to SUn and data electrodes Dl to Dm.
  • the same ramp waveform voltage as that for the scanning electrodes SCl to SCn is applied to the priming electrodes PR1 to PRn-1.
  • the MgO powder layer 39 having a high secondary electron emission coefficient is formed in the priming discharge cell, a stable discharge can be generated at a low voltage. As a result, the variation in discharge start voltage is reduced, and the operating margin can be increased. Further, since the discharge can be generated at a low voltage, the strength of the discharge can be reduced, and the influence on the other of the discharge in the priming discharge cell 41a, for example, crosstalk etc. can be suppressed. In addition, when the same discharge voltage as in the conventional case is used, the operating margin of discharge can be made larger than in the conventional case. By adjusting the applied voltage, it is also possible to combine the effect of suppressing the crosstalk and the effect of increasing the operating margin. As a result, even in a high definition PDP, the writing characteristics can be more stabilized.
  • the priming is supplied to the insides of the main discharge cells C4, 1 to C4, m of the lines CC3, m and the fourth line. Due to this discharge, positive wall voltage is accumulated on the top of the blind electrodes PR1, PR3.
  • negative scan pulse voltage Va is applied to scan electrode SC1 in the first row.
  • data electrodes Dk corresponding to the image signal to be displayed in the first row among data electrodes D1 to Dm (Dk represents a data electrode selected based on the video signal among data electrodes D1 to Dm.
  • Vd positive write pulse voltage
  • the address discharge is generated in the main discharge cell CI, k corresponding to the intersection between the data electrode Dk to which the address pulse voltage Vd is applied and the scan electrode SC1 to which the scan pulse voltage Va is applied.
  • priming electrodes PR1 and PR3 are primin.
  • the period during which the pulse voltage Vp is applied and the period during which the scan pulse voltage Va is applied to the scan electrode SC1 in the first row overlaps each other. This is as quick as possible after generation of the priming discharge.
  • the priming pulse width is set to 2 to 3 times the write pulse width.
  • priming electrode drive circuit 106 for driving electrodes PR1 to PRn-1 is provided independently of other drive circuits, the timing of application of the priming pulse voltage and the width of the priming pulse are provided.
  • the above-mentioned drive can be realized by arbitrarily setting etc.
  • scan pulse voltage Va is applied to scan electrode SC3 in the third row.
  • the positive address pulse voltage Vd is applied to the data electrode Dk corresponding to the image signal to be displayed on the third line among the data electrodes D1 to Dm.
  • the address discharge is generated in the main discharge cell C3, k corresponding to the intersection between the data electrode Dk to which the address pulse voltage Vd is applied and the scan electrode SC3 to which the scan pulse voltage Va is applied.
  • positive wall voltage is accumulated on top of scan electrode SC3 of main discharge cell C3, k, and negative voltage is accumulated on top of sustain electrode SU3, and main discharge cells C3, 1 to C3,.
  • the write operation at m ends.
  • the address discharge in the main discharge cell C3, k here also generates the priming discharge force generated between the priming electrode PR3 and the data electrodes D1 to Dm after the priming is supplied, so the discharge delay is small. It becomes a stable discharge.
  • negative priming pulse voltage Vp is simultaneously applied to priming electrode PR5 in the fifth row and priming electrode PR7 in the seventh row.
  • Vp negative priming pulse voltage
  • the fifth row main discharge cells C5, 1 to C5, m, the sixth row main discharge cells C6, 1 to C6, m, the seventh row main discharge cells C7, 1 to C7, m and Main discharge cells in the eighth row C8, 1 to C8, m Priming is supplied to the inside.
  • positive wall voltage is accumulated on the priming electrodes PR5 and PR7.
  • negative scan pulse voltage Va is applied to scan electrode SC5 in the fifth row, and at the same time, data electrode Dk corresponding to an image signal to be displayed in the fifth row of data electrodes Dl to Dm.
  • a positive address pulse voltage Vd is applied to generate an address discharge in the main discharge cell C5, k.
  • positive wall voltage is accumulated on scan electrode SC5 upper part of main discharge cell C5, k, and negative voltage is accumulated on sustain electrode SU5 upper part, and main discharge cell C5, 1 to C5, fifth row.
  • the write operation at m ends.
  • the writing discharge of the main discharge cell C5, k is also generated after the priming discharge force priming generated between the priming electrode PR5 and the data electrodes D1 to Dm is supplied, as described above.
  • the discharge delay is small and the discharge is stable.
  • scan pulse voltage Va is applied to scan electrode SC7 in the seventh row, and at the same time, positive writing is performed on data electrode Dk corresponding to the image signal to be displayed in the seventh row among data electrodes Dl to Dm.
  • the pulse voltage Vd is applied to generate the address discharge in the main discharge cell C7, k, and the address operation in the seventh row main discharge cells C7, 1 to C7, m is completed.
  • negative priming pulse voltage Vp is simultaneously applied to priming electrode PR9 in the ninth row and priming electrode PR11 in the eleventh row. Apply. Thereafter, the same write operation to the main discharge cells in the odd rows as described above and the generation of the next priming discharge are repeated until the write operation to the main discharge cells in all the odd rows is completed.
  • priming discharge voltage Vp is simultaneously applied to adjacent two priming electrodes PRp and PR p + 2 to perform priming discharge cells PSp and PSp.
  • Priming discharge is generated to +2, and address discharge is sequentially generated to main discharge cells Cp, k and Cp + 2, k in the odd rows adjacent to priming discharge cells PSp and PSp + 2, and P + 4 row
  • the priming pulse voltage Vp is applied to the priming electrodes PRp +4 and PRp +6 prior to the application of the scan pulse voltage Va and repetition of the! /
  • the operation is continued until the write operation to the main discharge cell of the eye is completed. Since the address discharge of each of the main discharge cells Ci, j at this time is generated after the priming of the adjacent priming discharge cells is supplied, the discharge becomes a stable discharge with a short discharge delay.
  • the priming discharge cell initialization operation is performed before the write operation to the subsequent even line, and the wall charges in the priming discharge cells PS1 to PSn-1 are readjusted. I do.
  • voltage Vp1 is first applied to priming electrodes PR1 to PRn-1 to generate discharge inside priming discharge cells PS1 to PSn-1, and priming discharge cells PS1 to PSn-1 are generated.
  • a negative wall voltage is accumulated above the priming electrodes PR1 to PRn-1 in the internal, and a positive wall voltage is accumulated above the data electrodes D1 to Dm.
  • priming electrodes PR1 to PRn ⁇ 1 a ramp waveform voltage gently falling from voltage Vp2 which is lower than the discharge start voltage to data electrode D1 to Dm and voltage Vp3 exceeding the discharge start voltage is obtained. Apply. Then, a weak setup discharge occurs between priming electrodes PR1 to PRn-1 and data electrodes D1 to Dm.
  • the negative wall voltage at the top of priming electrodes PR1 to PRn-1 and the positive wall voltage at the top of data electrodes D1 to Dm are adjusted to values suitable for the priming operation in the next writing period.
  • the discharges generated inside these priming discharge cells PS1 to PSn-1 do not substantially affect the wall voltage inside the main discharge cells Cp, 1 to Cp, m.
  • the priming is supplied to the inside of the main discharge cells C4, 1 to C4, m in the fourth row.
  • a positive wall voltage is accumulated on the priming electrodes PR1 and PR3 by this discharge.
  • negative scan pulse voltage Va is applied to scan electrode SC2 in the second row.
  • positive address pulse voltage Vd is applied to data electrode Dk corresponding to the image signal to be displayed in the second row among data electrodes D1 to Dm.
  • the address discharge is generated in the main discharge cell C2, k corresponding to the intersection between the data electrode Dk to which the address pulse voltage Vd is applied and the scan electrode SC2 to which the scan pulse voltage Va is applied.
  • positive wall voltage is accumulated on scan electrode SC2 upper part of main discharge cell C2, k, and negative voltage is accumulated on sustain electrode SU2 upper part, so that main discharge cell C2, 1 to C2, m in the second row.
  • the address discharge of the main discharge cell C2, k is small in discharge delay since the priming discharge force generated between the priming electrode PR1 and the data electrodes D1 to Dm is also generated after the priming is supplied. Discharge.
  • scan pulse voltage Va is applied to scan electrode SC4 in the fourth row.
  • the positive address pulse voltage Vd is applied to the data electrode Dk corresponding to the image signal to be displayed on the fourth line among the data electrodes D1 to Dm.
  • the address discharge is generated in the main discharge cell C4, k corresponding to the intersection of the data electrode Dk to which the address pulse voltage Vd is applied and the scan electrode SC4 to which the scan pulse voltage Va is applied.
  • This write discharge causes the main discharge cell to A positive wall voltage is accumulated above scan electrode SC4 in column C4, k and a negative voltage is accumulated above sustain electrode SU4, and the write operation in main discharge cells C4, 1 to C4, m in the fourth row is completed.
  • the address discharge in the main discharge cell C4, k here also generates the priming discharge force generated between the priming electrode PR3 and the data electrodes D1 to Dm after the priming is supplied, so the discharge delay is small. It becomes a stable discharge.
  • negative priming pulse voltage Vp is simultaneously applied to priming electrode PR5 in the fifth row and priming electrode PR7 in the seventh row.
  • Vp negative priming pulse voltage
  • the fifth row main discharge cells C5, 1 to C5, m, the sixth row main discharge cells C6, 1 to C6, m, the seventh row main discharge cells C7, 1 to C7, m and Priming is supplied to the inside of main discharge cells C8, 1 to C8, m in the eighth row.
  • positive wall voltage is accumulated on the priming electrodes PR5 and PR7.
  • negative scan pulse voltage Va is applied to scan electrode SC6 in the sixth row, and at the same time, data electrode Dk corresponding to an image signal to be displayed in the sixth row of data electrodes Dl to Dm.
  • a positive address pulse voltage Vd is applied to generate an address discharge in the main discharge cell C6, k. Due to this address discharge, positive wall voltage is accumulated on the upper portion of scan electrode SC6 of main discharge cell C6, k, and negative voltage is accumulated on the upper portion of sustain electrode SU6.
  • the write operation at m ends.
  • the writing discharge of the main discharge cell C6, k is also generated after the priming discharge force priming generated between the priming electrode PR6 and the data electrodes D1 to Dm is supplied as described above. The discharge delay is small and the discharge is stable.
  • scan pulse voltage Va is applied to scan electrode SC8 in the eighth row, and at the same time, positive writing is performed in data electrode Dk corresponding to the image signal to be displayed in the eighth row among data electrodes Dl to Dm.
  • the pulse voltage Vd is applied to generate the address discharge in the main discharge cell C8, k, and the address operation in the main discharge cells C8, 1 to C8, m in the eighth row is completed.
  • negative priming pulse voltage Vp is applied to priming electrode PR 9 in the 9th row and priming electrode PR 11 in the 11th row. Apply simultaneously. Thereafter, the same write operation to the main discharge cells in the even rows as described above and the generation of the next priming discharge are repeated until the write operation to the main discharge cells in all the even rows is completed.
  • priming pulse voltage Vp is simultaneously applied to two adjacent priming electrodes PRp and PR p + 2 to simultaneously perform priming discharge on priming discharge cells PSp and PSp + 2.
  • Address discharge is sequentially generated in the primary discharge cells Cp + 1, k, Cp + 3, k in the even rows adjacent to the priming discharge cells PSp, PSp + 2, and scanning of the p + 4th row
  • the operation of applying the priming pulse voltage Vp to the priming electrodes PRp + 4 and PRp + 6 is repeated to the main discharge cells of all even-numbered rows. Do it until the operation is finished.
  • the address discharge of each of the main discharge cells Ci, j at this time occurs after the adjacent priming discharge cell force priming is supplied, the discharge delay is small and / or stable discharge is achieved.
  • the address operation to the main discharge cell in the odd-numbered row is performed first, and then the address operation to the main discharge cell in the even-numbered row is performed.
  • Embodiment 1 of the present invention even if priming pulse voltage Vp and scan pulse voltage Va have the same voltage value, no change occurs.
  • the priming pulse width and the scanning pulse width are equal to each other, and the write pulse voltage Va is applied to the scan electrode SCp + 2 of the p + 2nd line simultaneously with the application of the priming electrode PRp + 4 and PRp + 6 Even if the configuration is such that the priming pulse voltage Vp is applied, no problem.
  • scan electrodes SCl to SCn, priming electrodes PRl to PRn-1 and sustain electrodes SUl to SUn are returned to O (V). Thereafter, a positive sustain pulse voltage Vs is applied to the scan electrodes SCl to SCn.
  • the voltage between scan electrode SCi upper portion and sustain electrode SUi upper portion in main discharge cell Ci, j in which address discharge has occurred is added to sustain pulse voltage Vs, and scan electrode SCi upper portion and sustain electrode in the address period. Since the wall voltage accumulated in the upper part of SUi is added, the discharge start voltage is exceeded and sustain discharge occurs. Similarly, by alternately applying a sustain pulse voltage to scan electrodes SC1 to SCn and sustain electrodes SU1 to SUn, the number of sustain pulses is applied to main discharge cell Ci, j causing the address discharge. Only the sustaining discharge is performed continuously.
  • sustain electrodes SU1 to SUn are kept at positive voltage Ve, and scan electrodes SCl to SCn and priming electrodes PR1 to PRn-1 are directed to voltage Vi4. Apply a gently falling ramp waveform voltage. Then, the sustain discharge is performed between the scan electrodes SCl to SCn and the sustain electrodes SU1 to SUn, the data electrodes D1 to Dm, and the priming electrodes PR1 to PRn-1 and the data electrodes D1 to Dm of the main discharge cell Ci, k. A weak setup discharge occurs each during the period.
  • the wall voltage of scan electrode SCl to SCn upper portion and sustain electrode SUl to SUn upper portion is weakened, the positive wall voltage of data electrode Dl to Dm upper portion is adjusted to a value suitable for writing operation, priming electrodes PRl to PRn
  • the top positive wall voltage is also adjusted to a value suitable for priming.
  • the subsequent odd-line write period, priming discharge cell initialization period, even-numbered line write period, sustain period, and driving waveform of the subsequent sub-field and the operation of PDP 10 are the same as described above.
  • a driving waveform voltage substantially similar to that of scan electrodes SCl to SCn is applied to priming electrodes PR1 to PRn ⁇ 1. This corresponds to scan electrodes SCp, SCp + 1. Since the distance between the and the priming electrode PRp is short, unnecessary discharge is not generated between these electrodes. In addition, discharges unrelated to image display may occur inside the priming discharge cell when the first pulse voltage is applied during the address period and sustain period, but since the light absorbing layer 28 is provided in the priming discharge cell, It is very unlikely that the emitted light will leak to the outside of the PDP 10, even if it leaks. The influence of the image on the image can be substantially ignored. Then, in the address period, the address discharge of each of the main discharge cells Ci, j is generated after the priming of the adjacent priming discharge cells is supplied, so that a stable discharge with a short discharge delay is obtained.
  • scan pulse voltage Va is applied to scan electrode SC7 during the time during which scan pulse voltage Va is applied to scan electrode SC3 and during the time during which priming pulse voltage Vp is applied to priming electrodes PR5 and PR7.
  • the time for applying scanning pulse voltage Va and the time for applying priming voltage Vp such as the time for applying priming pulse voltage Vp to priming electrodes PR9 and PR11, and the time for applying scanning pulse voltage Va. Since the first and third rows of priming discharges are removed, it is not necessary to newly provide time for priming discharges. This makes it possible to generate priming discharge without extending the driving time of the panel.
  • priming discharges are simultaneously generated in two priming discharge cells PSp and PSp + 2, and four main discharge cells Cp, l adjacent to each priming discharge cell are generated.
  • Supply priming to ⁇ Cp, m, Cp + 1, l ⁇ Cp + l, m, Cp + 2, l ⁇ Cp + 2, m, Cp + 3, l ⁇ Cp + 3, m
  • the write operation discharge operation in the main discharge cells Cp, l to Cp, m, Cp + 2, 1 to Cp + 2, m) of the discharge cell is sequentially performed.
  • priming discharge cell PSp + 4 and PSp + 6 simultaneously generate priming discharge simultaneously and repeat the same operation as the sequential write operation in the main discharge cell of the odd row adjacent to the priming discharge cell. Until the write operation in all the odd-numbered main discharge cells is completed. Then, after completion of the write operation of the main discharge cells in the odd rows, priming discharge cells PS1 to PSn-1 are initialized, and priming discharges are generated again in the two priming discharge cells PSp and PSp + 2. In this case, the write operation in the main discharge cells in the even-numbered rows adjacent to the priming discharge cell (main discharge cells Cp + 1, l to Cp + l, m, Cp + 3, l to Cp + 3, m Perform one after another.
  • the priming supplied into the main discharge cell by the priming discharge is rapidly lost over time. Therefore, the inventor of the present invention has determined that the remaining period of priming supplied into the main discharge cell by one priming discharge, that is, a sufficient amount of priming remains to generate a stable address discharge with a small discharge delay. An experiment was conducted to confirm how long the period was. As a result of this experiment, it was found that a sufficient amount of priming remains in the main discharge cell for a period corresponding to at least two writing pulses o
  • priming electrode drive IC 107 can be used to drive a plurality of priming electrodes 29, the total number of priming electrode drive ICs 107 can be reduced.
  • the priming discharge cell PSp, PSp + 2 can be driven by one priming electrode driving IC 107 as described above. This makes it possible to generate a stable address discharge with a short discharge delay without narrowing the drive voltage margin of the address operation, and to reduce the number of priming electrode drive ICs 107 to half the total number of priming electrodes 29. .
  • the address operation of the main discharge cells in the odd rows is performed first, and then the address operation of the main discharge cells in the even rows is performed.
  • the same effect can be obtained by performing the address operation of the main discharge cells in the even rows first and then the address operation of the main discharge cells in the odd rows after that.
  • FIG. 7 is a drive waveform diagram showing another example of the method of driving PDP 10 in the first embodiment of the present invention.
  • the plurality of subfields constituting one field period respectively have an initialization period, a write period, and a sustain period, but as in the drive waveform diagram shown in FIG.
  • the write period is not divided into the odd line write period and the even line write period, and the priming discharge cell initialization period is not provided.
  • an all-cell initializing operation is performed to generate an initializing discharge in all main discharge cells 40 involved in image display
  • a selective initialization operation for selectively generating an initialization discharge to the main discharge cell 40 that has performed a sustain discharge in the sustain period of the immediately preceding sub-field, or an initialization period
  • the drive waveforms in the sustain period are the same as those described with reference to FIG. 6, so only the write period will be described here.
  • the scan pulse width and scan pulse voltage Va and the priming pulse width and priming pulse voltage Vp in the address period are the same as those described with reference to FIG.
  • the priming is supplied to the insides of the main discharge cells C4, 1 to C4, m of the lines CC3, m and the fourth line. Due to this discharge, positive wall voltage is accumulated on the top of the blind electrodes PR1, PR3.
  • negative scan pulse voltage Va is applied to scan electrode SC1 in the first row.
  • data electrodes Dk corresponding to the image signal to be displayed in the first row among data electrodes D1 to Dm (Dk is a list of data electrodes selected based on the video signal among data electrodes D1 to Dm).
  • Vd a positive write pulse voltage
  • the address discharge is generated in the main discharge cell CI, k corresponding to the intersection between the data electrode Dk to which the address pulse voltage Vd is applied and the scan electrode SC1 to which the scan pulse voltage Va is applied.
  • scan pulse voltage Va is applied to scan electrode SC2 in the second row.
  • the positive address pulse voltage Vd is applied to the data electrode Dk corresponding to the image signal to be displayed on the second line among the data electrodes D1 to Dm.
  • the address discharge is generated in the main discharge cell C2, k corresponding to the intersection between the data electrode Dk to which the address pulse voltage Vd is applied and the scan electrode SC2 to which the scan pulse voltage Va is applied. Due to this address discharge, positive wall voltage is accumulated on the upper portion of scan electrode SC2 of main discharge cell C2, k, and negative voltage is accumulated on the upper portion of sustain electrode SU2, so that main discharge cells C2, 1 to C2,.
  • the write operation at m ends.
  • scan pulse voltage Va is applied to scan electrode SC3 in the third row.
  • the positive address pulse voltage Vd is applied to the data electrode Dk corresponding to the image signal to be displayed on the third line among the data electrodes D1 to Dm.
  • the address discharge is generated in the main discharge cell C3, k corresponding to the intersection between the data electrode Dk to which the address pulse voltage Vd is applied and the scan electrode SC3 to which the scan pulse voltage Va is applied.
  • positive wall voltage is accumulated on top of scan electrode SC3 of main discharge cell C3, k, and negative voltage is accumulated on top of sustain electrode SU3, and main discharge cells C3, 1 to C3,.
  • the write operation at m ends.
  • scan pulse voltage Va is applied to scan electrode SC4 in the fourth row.
  • the positive address pulse voltage Vd is applied to the data electrode Dk corresponding to the image signal to be displayed on the fourth line among the data electrodes D1 to Dm.
  • the address discharge is generated in the main discharge cell C4, k corresponding to the intersection of the data electrode Dk to which the address pulse voltage Vd is applied and the scan electrode SC4 to which the scan pulse voltage Va is applied.
  • positive wall voltage is accumulated on the top of scan electrode SC4 of main discharge cell C4, k, and on the top of sustain electrode SU4 is negative.
  • the voltage is stored, and the address operation in the fourth row main discharge cells C4, 1 to C4, m is completed.
  • the address discharges of main discharge cells CI, k to C4, and k here are also performed after priming is supplied by priming discharge force generated between priming electrodes PR1 to PR4 and data electrodes D1 to Dm. As it occurs, the discharge delay is small and the discharge is stable as described above.
  • negative priming pulse voltage Vp is simultaneously applied to priming electrode PR5 in the fifth row and priming electrode PR7 in the seventh row.
  • the fifth row main discharge cells C5, 1 to C5, m, the sixth row main discharge cells C6, 1 to C6, m, the seventh row main discharge cells C7, 1 to C7, m and Priming is supplied to the inside of main discharge cells C8, 1 to C8, m in the eighth row.
  • positive wall voltage is accumulated on the priming electrodes PR5 and PR7.
  • a negative scan pulse voltage Va is sequentially applied to the fifth row scan electrode SC5, the sixth row scan electrode SC6, the seventh row scan electrode SC7, and the eighth row scan electrode SC8.
  • positive write pulse voltage Vd is applied to data electrode Dk corresponding to the image signal to be displayed on lines 5 to 8 of data electrodes D1 to Dm.
  • write discharges are generated in the main discharge cells C5, k to C8, k.
  • a positive wall voltage is accumulated above scan electrodes SC5 to SC8 of main discharge cells C5, k to C8, k by this address discharge, and a negative voltage is accumulated above sustain electrodes SU5 to SU8.
  • the address operation in the main discharge cells C5, 1 to C5, m, C6, 1 to C6, m, C7, 1 to C7, m, C8, 1 to C8, m in the row is sequentially finish.
  • priming pulse voltage Vp is simultaneously applied to the two adjacent priming electrodes PRp and PR p + 2 to perform priming on the two priming discharge cells PSp and PSp + 2.
  • Discharge is simultaneously generated, and four main discharge cells Cp, l to Cp, m, Cp + 1, l to Cp + 1, m, Cp + 2, 1 to Cp + 2, m, which are adjacent to each priming discharge cell.
  • the address operation (main discharge cells Cp, l to Cp, m, Cp + 1, 1 to Cp + l, m, Cp + 2, l to Cp + 2, m, The write operation at Cp + 3, l to Cp + 3, m) is sequentially performed. Also, prior to the application of the address pulse voltage Va to the scan electrode SCp + 4 in the p + 4th row, the priming pulse voltage Vp is applied to the priming electrodes PRp +4 and PRp +6, and the priming discharge cell PSp + 4. Generate priming discharge with PSp + 6. And the generation of these priming discharges and the main adjacent to the priming discharge cell A series of operations are repeated until the write operation in all the main discharge cells is completed.
  • the method of driving PDP 10 shown in FIG. 7 can be used in the case where priming remains sufficiently in the main discharge cell for a period equivalent to at least four address pulses. Although it is impossible, since only one priming pulse voltage is applied to each priming electrode in one writing period, the priming discharge cell setup period becomes unnecessary, and the subfield period is shortened accordingly. be able to. Further, since the number of priming pulse voltages Vp applied to the same priming electrode in one writing period may be one, the power consumption can be reduced accordingly.
  • the initialization period of the first sub-field performs the all-cell initializing operation for performing the initializing discharge in all the main discharge cells, and the subsequent sub-fields.
  • the operation has been described as performing the selective initialization operation of selectively initializing the main discharge cell which has performed the sustain discharge during the period, these initialization operations may be combined arbitrarily.
  • priming pulse voltage Vp is simultaneously applied to two adjacent priming electrodes PRp and PRp + 2
  • two priming electrodes PRp + 4 and PRp + 6 are simultaneously primed simultaneously.
  • the force described in the configuration for applying the voltage Vp is not limited to this configuration.
  • priming pulse voltage Vp the priming pulse voltage Vp to the priming electrodes PRp and PRp + 2
  • the position away from the priming electrodes PRp and PRp + 2 Two priming electrodes PRp + 2n, PRp + 2 (n + 1) (n is an integer selected so that priming pulse voltages are not applied to the same priming electrode in duplicate within one writing period) It may be configured to apply a priming pulse voltage Vp.
  • the configuration in which adjacent priming electrodes PRp ⁇ priming electrodes P Rp + 2 are electrically connected to each other by the connection portion 38 is shown in FIG. 4 and described.
  • the configuration is not limited as long as one priming electrode drive IC 107 can drive a plurality of priming electrodes.
  • FIG. 8 is a plan view showing a state of connection between priming electrode 29 and priming electrode drive circuit 106 in another example of PDP 10 in accordance with the first exemplary embodiment of the present invention.
  • priming electrode 29 is a plan view showing a state of connection between priming electrode 29 and priming electrode drive circuit 106 in another example of PDP 10 in accordance with the first exemplary embodiment of the present invention.
  • one priming electrode driving IC 107 and a plurality of priming electrodes 29 are conductive lines. If it is electrically connected by 108, the same drive as described above can be performed.
  • priming pulse voltage Vp is simultaneously applied to two adjacent priming electrodes PRp and PRp + 2
  • the address pulse is not limited to this configuration. If more write operations can be performed within the remaining time of priming because the pulse width of W can be relatively narrowed, or the remaining time of priming supplied to the main discharge cell can be relatively extended.
  • the priming electrode drive IC 107 may be configured to simultaneously apply priming pulse voltages to three or more priming electrodes. If a sufficient amount of priming remains in the main discharge cell for a period equivalent to three write pulses, for example, the following write operation can be performed.
  • a priming discharge is generated simultaneously in priming discharge cells PSp, PSp + 2 and PSp + 4 by applying a pulse voltage Vp.
  • primary discharge cells Cp, l to Cp, m, Cp + 1, l to Cp + l, m, Cp + 2, l to Cp + 2, m adjacent to the priming discharge senore PSp, PSp + 2 and PSp + 4 , Cp + 3, l to Cp + 3, m, Cp + 4, l to Cp + 4, m, Cp + 5, l to Cp + 5, m
  • the write operation of all the even discharge rows of main discharge cells is completed, the write operation of all the main discharge cells is completed.
  • priming pulse voltage Vp is simultaneously applied to the three priming electrodes PRp, PRp + 2 and PRp + 4 to simultaneously generate priming discharges in priming discharge cells PSp, PSp + 2 and PSp + 4.
  • the present invention can stably generate the write discharge without narrowing the drive voltage margin of the write operation, and can reduce the drive circuit for driving the priming electrode.
  • the present invention is useful as a PDP, a plasma display device, and a method of driving the PDP.

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Description

明 細 書
プラズマディスプレイパネルおよびプラズマディスプレイ装置ならびにプラ ズマディスプレイパネルの駆動方法
技術分野
[0001] 本発明は、壁掛けテレビや大型モニター等に用いられるプラズマディスプレイパネ ルおよびプラズマディスプレイ装置ならびにプラズマディスプレイパネルの駆動方法 に関する。
背景技術
[0002] プラズマディスプレイパネル（以下、「PDP」または「パネル」と略記する）は、大画面 、薄型、軽量であることを特徴とする視認性に優れた表示デバイスである。
[0003] パネルとして代表的な交流面放電型パネルは、対向配置された前面板と背面板と の間に多数の放電セルが形成されている。前面板は、走査電極と維持電極とからな る表示電極対が前面ガラス基板上に互いに平行に複数対形成され、それら表示電 極対を覆うように誘電体層および保護層が形成されている。背面板は、背面ガラス基 板上に複数の平行なデータ電極と、それらを覆うように誘電体層と、さらにその上に データ電極と平行に複数の隔壁がそれぞれ形成され、誘電体層の表面と隔壁の側 面とに蛍光体層が形成されている。そして、表示電極対とデータ電極とが立体交差 するように前面板と背面板とが対向配置されて密封され、内部の放電空間には放電 ガスが封入されている。このような構成のパネルにおいて、各放電セル内でガス放電 により紫外線を発生させ、この紫外線で RGB各色の蛍光体を励起発光させてカラー 表示を行っている。
[0004] パネルを駆動する方法としてはサブフィールド法、すなわち、 1フィールド期間を複 数のサブフィールドに分割した上で、発光させるサブフィールドの組み合わせによつ て階調表示を行う方法が一般的である。ここで、各サブフィールドは初期化期間、書 込み期間および維持期間を有する。
[0005] 初期化期間では、全ての放電セルで一斉に初期化放電を行い、それ以前の個々 の放電セルに対する壁電荷の履歴を消すとともに、続く書込み動作のために必要な 壁電荷を形成する。加えて、放電遅れを小さくし書込み放電を安定して発生させるた めのプライミング (放電のための起爆剤 =励起粒子)を発生させるという働きをもつ。 書込み期間では、走査電極に順次走査ノ ルス電圧を印加するとともに、データ電極 には表示すべき画像信号に対応した書込みノ ルス電圧を印加し、走査電極とデータ 電極との間で選択的に書込み放電を発生させ、選択的な壁電荷形成を行う。続く維 持期間では、走査電極と維持電極との間に所定の回数の維持パルス電圧を印加し、 書込み放電による壁電荷形成を行った放電セルを選択的に放電させ発光させる。
[0006] このように、画像信号に基づき PDPに画像を正しく表示させるためには、書込み期 間における選択的な書込み放電を確実に行うことが重要である。しかし、回路構成上 の制約から書込みパルス電圧に高 、電圧が使えな 、、ある 、はデータ電極上に形 成された蛍光体層が放電を起こり難くしている、あるいは近年の PDPの大画面化に 伴ない、データ電極の配線距離が延びて電極抵抗が増加している等、書込み放電 に関しては放電遅れを大きくする要因が多い。したがって、書込み放電を安定して発 生させるためのプライミングが非常に重要となる。
[0007] し力しながら、放電によって生じるプライミングは時間の経過とともに急速に減少す る。そのため、上述したパネルの駆動方法において、初期化放電から長い時間が経 過した書込み放電に対しては初期化放電で生じたプライミングが不足して放電遅れ が大きくなり、書込み動作が不安定になって画像表示品質が低下する。あるいは、書 込み動作を安定して行うために書込み時間を長く設定し、その結果、書込み期間に 費やす時間が大きくなりすぎる。
[0008] そこで、プライミング電極を設けてプライミング放電を発生させ、それによつて発生し たプライミングにより放電遅れを小さくする PDPとその駆動方法が提案されている (例 えば、特許文献 1参照)。
[0009] し力しながら上述の PDPにおいては、隣接する放電セルが相互干渉を起こし易ぐ 特に書込み期間において、隣接する放電セルの書込み放電の影響を受けて誤書込 み、あるいは書込み不良を生じる恐れがあり、そのため書込み動作の駆動電圧マー ジンが狭くなる。さらにそれぞれの走査電極に対する書込み動作の直前にプライミン グ放電を発生させるため、それぞれのプライミング電極を独立に駆動する必要があり 、そのためにプライミング電極数と同数のプライミング電極を駆動するための回路が 必要となる。
特許文献 1：特開平 9 - 245627号公報
発明の開示
[0010] 本発明は、書込み動作の駆動電圧マージンを狭めることなく書込み放電を安定し て発生させ、さらにプライミング電極を駆動するための駆動回路を削減することができ る PDPおよびプラズマディスプレイ装置ならびに PDPの駆動方法を提供する。
[0011] 本発明の PDPは、第 1の基板上に平行に配置された、表示電極対を構成する走査 電極および維持電極と、第 1の基板上において、表示電極対のうち隣り合う表示電極 対の間に表示電極対と平行に配置されたプライミング電極と、放電空間を挟んで第 1 の基板に対向配置された第 2の基板上に、表示電極対と交差する方向に配置された データ電極と、表示電極対とデータ電極とが対向する位置に主放電セルを区画する とともに、プライミング電極とデータ電極とが対向する位置にプライミング放電セルを 区画する隔壁とを備え、隣り合う少なくとも 2つのプライミング電極が互いに電気的に 接続されて ヽることを特徴とする。
[0012] この構成により、書込み動作の駆動電圧マージンを狭めることなく書込み放電を安 定して発生させ、さらにプライミング電極を駆動するための駆動回路を削減することが できるプラズマディスプレイパネルを提供することができる。
[0013] また、本発明のプラズマディスプレイ装置は、第 1の基板上に平行に配置された、 表示電極対を構成する走査電極および維持電極と、第 1の基板上において、表示電 極対のうち隣り合う表示電極対の間に表示電極対と平行に配置されたプライミング電 極と、放電空間を挟んで第 1の基板に対向配置された第 2の基板上に、表示電極対 と交差する方向に配置されたデータ電極と、表示電極対とデータ電極とが対向する 位置に主放電セルを区画するとともに、プライミング電極とデータ電極とが対向する 位置にプライミング放電セルを区画する隔壁とを備えた PDPを有し、隣り合う少なくと も 2つのプライミング電極に同時にプライミングパルス電圧が印加されることを特徴と する。
[0014] この構成により、書込み動作の駆動電圧マージンを狭めることなく書込み放電を安 定して発生させ、さらにプライミング電極を駆動するための駆動回路を削減することが できるプラズマディスプレイ装置を提供することができる。
[0015] また、本発明の PDPの駆動方法は、第 1の基板上に平行に配置された、表示電極 対を構成する走査電極および維持電極と、第 1の基板上において、表示電極対のう ち隣り合う表示電極対の間に表示電極対と平行に配置されたプライミング電極と、放 電空間を挟んで第 1の基板に対向配置された第 2の基板上に、表示電極対と交差す る方向に配置されたデータ電極と、表示電極対とデータ電極とが対向する位置に主 放電セルを区画するとともに、プライミング電極とデータ電極とが対向する位置にブラ イミング放電セルを区画する隔壁とを備え、 1フィールドを初期化期間、書込み期間、 維持期間を有する複数のサブフィールドで構成された PDPにおいて、書込み期間に おいて、隣り合う少なくとも 2つのプライミング電極に同時にプライミングノ ルス電圧を 印加ステップと、主放電セルを間に挟んで隣り合う少なくとも 2つのプライミング放電 セルに同時にプライミング放電を発生させるステップとを有する。
[0016] この方法により、書込み動作の駆動電圧マージンを狭めることなく書込み放電を安 定して発生させ、さらにプライミング電極を駆動するための駆動回路を削減することが できる PDPの駆動方法を提供することができる。
[0017] また、プライミング放電を発生させた少なくとも 2つのプライミング放電セルに隣接す る少なくとも 4つの主放電セルにぉ 、て、まず奇数行目または偶数行目の主放電セ ルに順次書込み放電を発生させ、残る主放電セルには、プライミング放電を発生させ た少なくとも 2つのプライミング放電セルにおいて再度プライミング放電を発生させた 後で順次書込み放電を発生させてもよい。この方法によれば、プライミング電極を駆 動するための駆動回路を削減するとともに安定して書込み放電を発生させることがで きる。
[0018] また、プライミング放電を発生させた少なくとも 2つのプライミング放電セルに隣接す る少なくとも 4つの主放電セルにおいて順次書込み放電を発生させてもよい。この方 法によれば、プライミング電極を駆動するための駆動回路を削減するとともにさらに効 率よく安定して書込み放電を発生させることができる。
[0019] 以上のように、本発明によれば、書込み動作の駆動電圧マージンを狭めることなく 書込み放電を安定して発生させ、さらにプライミング電極を駆動するための駆動回路 を削減することができる PDPおよびプラズマディスプレイ装置ならびに PDPの駆動方 法を提供することができる。
図面の簡単な説明
[0020] [図 1]図 1は本発明の実施の形態 1における PDPの構造を示す分解斜視図である。
[図 2]図 2は同 PDPの断面図である。
[図 3]図 3は同 PDPの電極配列図である。
[図 4]図 4は同 PDPのプライミング電極とプライミング電極駆動回路との接続の様子を 示す平面図である。
[図 5]図 5は同 PDPを用いたプラズマディスプレイ装置の構成の一例を示すブロック 図である。
[図 6]図 6は同 PDPの駆動波形図である。
[図 7]図 7は同 PDPの駆動方法の他の例を示した駆動波形図である。
[図 8]図 8は同 PDPの他の例におけるプライミング電極とプライミング電極駆動回路と の接続の様子を示す平面図である。
符号の説明
[0021] 10 PDP (プラズマディスプレイパネル）
21 言 ij tf基板
22 走査電極
22a, 23a 透明電極
22b, 23b 金属母線
23 維持電極
24, 33 誘電体層
25 保護層
28 光吸収層
29 プライミング電極
31 背面基板
32 データ電極 34 隔壁
34a 縦壁部
34b 横壁部
35 蛍光体層
38 接続部
39 MgO粉末層
40 主放電セル
41, 41b 隙間部
41a プライミング放電セル
100 プラズマディスプレイ装置
101 画像信号処理回路
102 データ電極駆動回路
103 タイミング制御回路
104 走査電極駆動回路
105 維持電極駆動回路
106 プライミング電極駆動回路
107 プライミング電極駆動 IC
108 導電線
発明を実施するための最良の形態
[0022] 以下、本発明の実施の形態における PDPおよびプラズマディスプレイ装置ならび に PDPの駆動方法にっ 、て、図面を用いて説明する。
[0023] (実施の形態 1)
図 1は、本発明の実施の形態 1における PDP10の構造を示す分解斜視図であり、 図 2は、同 PDP10の断面図である。
[0024] 図 1、図 2に示すように、 PDP10では、第 1の基板であるガラス製の前面基板 21と 第 2の基板である背面基板 31とが放電空間を挟んで対向配置され、放電空間には 放電によって紫外線を放射するネオン (Ne)とキセノン (Xe)との混合ガスが封入され ている。 [0025] 前面基板 21上には、走査電極 22と維持電極 23とからなる表示電極対が互いに平 行に複数対形成されている。本実施の形態 1においては、例えば走査電極 22—維 持電極 23の順で構成された表示電極対に隣接する表示電極対は維持電極 23 走 查電極 22の順で構成されている。そして、隣接する表示電極対の間のうち、走査電 極 22が対向する側にはプライミング電極 29が表示電極対と平行に構成されている。 したがって、前面基板 21上には、維持電極 23—走査電極 22 プライミング電極 29 走査電極 22 維持電極 23 維持電極 23 走査電極 22 プライミング電極 29 -走査電極 22 維持電極 23 となるように配列されて！、る。
[0026] 走査電極 22と維持電極 23は、それぞれ透明電極 22a、 23aとその透明電極 22a、 23a上に形成された金属母線 22b、 23bとカゝら構成されている。走査電極 22—走査 電極 22間、および維持電極 23—維持電極 23間には黒色材料カゝらなる光吸収層 28 が設けられており、プライミング電極 29は走査電極 22 走査電極 22間に設けられた 光吸収層 28上に金属母線を用いて構成されている。そして、これらの走査電極 22、 維持電極 23、プライミング電極 29および光吸収層 28とを覆うように誘電体層 24およ び保護層 25が形成されている。
[0027] 背面基板 31上には、走査電極 22と交差する方向にデータ電極 32が互いに平行 に複数形成され、データ電極 32を覆うように誘電体層 33が形成されている。そして 表示電極対とデータ電極 32とが対向する位置に主放電セル 40を区画するとともに、 プライミング電極 29とデータ電極 32とが対向する位置にプライミング放電セル 41aを 区画するように、誘電体層 33の上に隔壁 34が形成されて ヽる。
[0028] 隔壁 34は、データ電極 32と平行な方向に延びる縦壁部 34aと、主放電セル 40を 形成するとともに主放電セル 40の間に隙間部 41を形成する横壁部 34bとで構成さ れている。その結果、隔壁 34は走査電極 22と維持電極 23と力もなる一対の表示電 極対に沿って主放電セル 40を複数連結した主放電セル行を形成し、隣接した主放 電セル行の間に隙間部 41を形成している。隙間部 41のうち、 2本の走査電極 22が 隣り合う側に位置する隙間部 41の前面基板 21上にはプライミング電極 29が形成さ れており、この隙間部 41はプライミング放電セル 41aとして働く。また、 2本の維持電 極 23が隣り合う側に位置する部分には隙間部 41bが形成される。すなわち、隙間部 41は、プライミング電極 29を有するプライミング放電セル 41aと隙間部 41bとが交互 に配列された構成となって 、る。
[0029] そして、これら隔壁 34の頂部は前面基板 21に当接するように平坦に形成されてい る。これは、隣接する主放電セル 40の相互干渉を防ぐためであり、特に、書込み期 間にお 、て、隣接する主放電セル 40の放電の影響を受けて誤書込みを生じる等の 誤動作を防ぐためである。さらには、プライミング放電によってプライミング放電セル 4 laに隣接する主放電セル 40の壁電荷が減少し書込み不良を生じる等の誤動作を防 ぐためである。
[0030] そして、隔壁 34により区画された主放電セル 40に対応する誘電体層 33の表面と 隔壁 34の側面とには蛍光体層 35が設けられている。
[0031] さらに本実施の形態 1においては、プライミング放電セル 41aにおける放電開始電 圧を下げるために、 AC型 PDPの材料として使用実績があり、ネオン (Ne)およびキ セノン (Xe)ガスを封入した場合に 2次電子放出係数が大きく耐久性に優れた MgO を主成分とする材料によってなる MgO粉末層 39を塗布している。したがって、 MgO 粉末層 39は、プライミング電極 29とデータ電極 32との間に電圧を印加した場合に、 MgO粉末層 39からプライミング放電セル 41a内に効果的に 2次電子を放出する機 能を有している。この結果、本実施の形態 1では、プライミング放電セル 41aの長手方 向に連続して形成された MgO粉末層 39からプライミング放電セル 41a内に均一に 2 次電子を供給することができる。したがって、細長い形状を有するプライミング放電セ ル 41aにおけるプライミング放電のばらつきを抑制し、各主放電セル 40に対して均一 なプライミング放電を発生させることができる。また、プライミング放電の発生を促進し 、プライミング放電に印加すべき電圧を低減することができる。
[0032] なお、放電開始電圧を下げることができれば、 MgO粉末以外の物質、例えば、導 電性物質、あるいは 2次電子放出係数の大きい金属酸ィ匕物等を MgO粉末層 39に 代えて塗布してもよい。 2次電子放出係数の大なる材料としては、アルカリ金属の酸 化物（例えば、 Cs O等）、アルカリ土類金属の酸ィ匕物（例えば、 MgO、 CaO、 SrO、
2
BaO等）、希土類酸化物（例えば、 Y O、 La O、 CeO、 Er O、 Lu O等）、または
2 3 2 3 2 2 3 2 3 弗化物（例えば、 LiF、 CaF、 MgF等）の少なくともいずれかを含む材料の使用が考 えられる。
[0033] あるいは、放電開始電圧を下げることができれば、必ずしもプライミング放電セル 41 aに MgO粉末層 39を設ける必要はなぐプライミング放電セル 41aのプライミング電 極 29—データ電極 32間の放電距離を短くした構造として放電開始電圧を下げる構 成としてもよい。
[0034] なお、ここではデータ電極 32を覆うように誘電体層 33を形成した構成を説明したが 、誘電体層 33を形成しない構成としてもよい。また、図 1、図 2では隙間部 41側に蛍 光体層 35を形成していないが、蛍光体層 35を形成する構成としてもよい。また、図 1 、図 2ではプライミング放電セル 41 aに MgO粉末層 39を形成し隙間部 4 lbには Mg O粉末層 39を形成しない構成を説明したが、隙間部 41bにも MgO粉末層 39を形成 する構成としてちよい。
[0035] 図 3は、本発明の実施の形態 1における PDP10の電極配列図であり、図 4は、本発 明の実施の形態 1における PDP10のプライミング電極 29とプライミング電極駆動回 路との接続の様子を示す平面図である。
[0036] 図 3に示すように、 PDP10には、列方向に m列のデータ電極 Dl〜Dm (図 1のデ ータ電極 32)が配列され、行方向に n行の走査電極 SCl〜SCn (図 1の走査電極 22 )と n行の維持電極 SUl〜SUn (図 1の維持電極 23)と nZ 2行のプライミング電極 P R 1〜PRn— 1 (図 1のプライミング電極 29)とが維持電極 SU 1—走査電極 SC 1—プ ライミング電極 PR1—走査電極 SC2—維持電極 SU2—維持電極 SU3—走査電極
SC3-プライミング電極 PR3—走査電極 SC4—維持電極 SU4 となるように配 列されている。そして、一対の走査電極 SCi、維持電極 SUi (i= l〜n)と 1つのデー タ電極 Dj (j = l〜m)とを含む主放電セル Ci, j (図 1の主放電セル 40)が放電空間内 に m X n個形成されている。また、プライミング電極 PRp (pは奇数）とデータ電極 D1 〜Dmとを含むプライミング放電セル PSp (図 1のプライミング放電セル 41a)が放電 空間内に nZ2個形成されている。そして、書込み期間においてこのプライミング放電 セル PSpで発生したプライミングは、プライミング放電セル PSpに隣接する主放電セ ル Cp, l〜Cp, m、Cp+ l, l〜Cp+ l, mに供給される。
[0037] また、図 4に示すように、プライミング電極駆動回路 106は複数のプライミング電極 駆動 IC107を有しており、プライミング電極駆動 IC107とプライミング電極 29とが導 電線 108によって電気的に接続され、プライミング電極駆動 IC107から出力されるプ ライミングパルス電圧が導電線 108を介してプライミング電極 29に印加される。そして 、本実施の形態 1においては、プライミング電極 PR1—プライミング電極 PR3、プライ ミング電極 PR5 -プライミング電極 PR7、 t 、うように隣り合うプライミング電極 PRp - プライミング電極 PRp + 2が接続部 38によって互 ヽに電気的に接続された構成とな つている。したがって、 1つのプライミング電極駆動 IC107と 2つのプライミング電極 P Rp、 PRp + 2とを電気的に接続することができ、 1つのプライミング電極駆動 IC107 力も 2つのプライミング電極 PRp、 PRp + 2にプライミングパルス電圧を同時に印加す ることができるように構成されている。これにより、主放電セル 40—隙間部 41b—主放 電セル 40を間に挟んで隣り合う 2つのプライミング放電セル 41aに同時にプライミング 放電を発生させることができる。
[0038] 図 5は、本発明の実施の形態 1における PDP10を用いたプラズマディスプレイ装置 の構成の一例を示すブロック図である。プラズマディスプレイ装置 100は、入力される 画像信号および同期信号に基づいてサブフィールド信号を作成する画像信号処理 回路 101、データ電極 32の駆動を行うデータ電極駆動回路 102、走査電極 22の駆 動を行う走査電極駆動回路 104、維持電極 23の駆動を行う維持電極駆動回路 105 、プライミング電極 29の駆動を行うプライミング電極駆動回路 106および入力される 同期信号に基づいて各駆動回路を制御するためのタイミング制御信号を作成するタ イミング制御回路 103を有している。
[0039] 画像信号処理回路 101は、入力される画像信号および同期信号に基づいて各画 素の各サブフィールドにおける点灯 ·非点灯を制御するサブフィールド信号を作成し 、データ電極駆動回路 102に出力する。タイミング制御回路 103は、入力される同期 信号に基づいて、データ電極駆動回路 102、走査電極駆動回路 104、維持電極駆 動回路 105、プライミング電極駆動回路 106にタイミング制御信号を出力する。
[0040] データ電極駆動回路 102は、入力されるサブフィールド信号およびタイミング制御 信号に基づき PDP10のデータ電極 32 (図 3のデータ電極 Dl〜Dm)に所定の駆動 波形電圧を印加する。走査電極駆動回路 104は、入力されるタイミング制御信号に 基づき PDP10の走査電極 22 (図 3の走査電極 SCl〜SCn)に所定の駆動波形電 圧を印加する。維持電極駆動回路 105は、入力されるタイミング制御信号に基づき P DP10の維持電極 23 (図 3の維持電極 SUl〜SUn)に所定の駆動波形電圧を印加 する。
[0041] プライミング電極駆動回路 106は、プライミング電極 29の総数の 2分の 1の数のプラ イミング電極駆動 IC107を備えている。そして、 1つのプライミング電極駆動 IC107に 2つのプライミング電極 29が電気的に接続され、 1つのプライミング電極駆動 IC107 力 つのプライミング電極 29を同時に駆動することができる。そして、プライミング電極 駆動回路 106は、入力されるタイミング制御信号に基づき PDP10のプライミング電極 29 (図 3のプライミング電極 PRl〜PRn— 1)に所定の駆動波形電圧を印加する。ま た、データ電極駆動回路 102、走査電極駆動回路 104、維持電極駆動回路 105、プ ライミング電極駆動回路 106にはそれぞれ電源回路（図示せず)から必要な電力が 供給されている。
[0042] 次に、本発明の実施の形態 1における PDP10を駆動するための駆動波形とそのタ イミングについて、 PDP10の動作とともに説明する。図 6は、本発明の実施の形態 1 における PDP10の駆動波形図である。なお、 1フィールド期間は複数のサブフィー ルドから構成され、それぞれのサブフィールドは、初期化期間、奇数ライン書込み期 間、プライミング放電セル初期化期間（図面中には「初期化期間 (プライミング)」と記 す)、偶数ライン書込み期間、維持期間を有する。また、本発明の実施の形態 1にお いては、 1フィールドを構成する複数のサブフィールドのうち最初のサブフィールドの 初期化期間では画像表示にカゝかわる全ての主放電セル 40で初期化放電を発生さ せる全セル初期化動作を行い、 2番目以降のサブフィールドではその直前のサブフ ィールドの維持期間で維持放電を行った主放電セル 40に対して選択的に初期化放 電を発生させる選択初期化動作を行うものとする。また、全セル初期化期間を便宜上 2つに分けて前半部、後半部と呼ぶことにする。
[0043] 図 6に示すように、 1フィールドを構成する最初のサブフィールドの初期化期間前半 部では、まず、データ電極 Dl〜Dm、維持電極 SUl〜SUnをそれぞれ 0 (V)に保 持し、走査電極 SCl〜SCnには電圧 Vilから、維持電極 SUl〜SUnおよびデータ 電極 Dl〜Dmに対して放電開始電圧を超える電圧 Vi2に向かって緩やかに上昇す る傾斜波形電圧を印加する。また、プライミング電極 PRl〜PRn—lにも走査電極 S Cl〜SCnと同様の傾斜波形電圧を印加する。すると、主放電セル Ci, j内部では、 走査電極 SCl〜SCnと維持電極 SUl〜SUn、走査電極 SCl〜SCnとデータ電極 D 1〜Dmとの間でそれぞれ微弱な初期化放電が起こり、プライミング放電セル 41 a内 部では、プライミング電極 PRl〜PRn— 1とデータ電極 Dl〜Dmとの間でそれぞれ 微弱な初期化放電が起こる。そして、走査電極 SCl〜SCn上部およびプライミング 電極 PRl〜PRn—l上部に負の壁電圧が蓄積されるとともに、データ電極 Dl〜Dm 上部および維持電極 SUl〜SUn上部には正の壁電圧が蓄積される。ここで、電極 上部の壁電圧とは電極を覆う保護層 25や蛍光体層 35上等に蓄積された壁電荷によ り生じる電圧を表す。
[0044] 初期化期間後半部では、維持電極 SUl〜SUnを正電圧 Veに保ち、走査電極 SC l〜SCnには、維持電極 SUl〜SUnおよびデータ電極 Dl〜Dmに対して放電開始 電圧以下となる電圧 Vi3から放電開始電圧を超える電圧 Vi4に向カゝつて緩やかに下 降する傾斜波形電圧を印加する。また、プライミング電極 PRl〜PRn— 1にも走査電 極 SCl〜SCnと同様の傾斜波形電圧を印加する。すると、走査電極 SCl〜SCnと 維持電極 SUl〜SUn、走査電極 SCl〜SCnとデータ電極 Dl〜Dm、プライミング 電極 PR 1〜PRn— 1とデータ電極 D 1〜Dmとの間でそれぞれ微弱な初期化放電が 起こる。そして、走査電極 SCl〜SCn上部の負の壁電圧および維持電極 SU1〜S Un上部の正の壁電圧が弱められ、データ電極 Dl〜Dm上部の正の壁電圧は次の 書込み動作に適した値に調整され、プライミング電極 PRl〜PRn— 1上部の壁電圧 もプライミング動作に適した値に調整される。以上により画像表示にかかわる全放電 セルを初期化放電させる全セル初期化動作が終了する。
[0045] 続く奇数ライン書込み期間では、走査電極 SCl〜SCnおよびプライミング電極 PR l〜PRn— 1をー且 Vcに保持する。これは、後述する書込みパルス電圧 Vdの印加 にともなって不要な放電を発生させないためである。そして、 1行目のプライミング電 極 PR1および 3行目のプライミング電極 PR3に負のプライミングパルス電圧 Vpを同 時に印加する。これにより、データ電極 Dl〜Dmに印加される書込みパルスの有無 にかかわらず、プライミング電極 PR1とデータ電極 Dl〜Dmとの間、およびプライミン グ電極 PR3とデータ電極 D 1〜Dmとの間、すなわちプライミング放電セル PS 1とプラ イミング放電セル PS3とでプライミング放電が発生する。
[0046] このとき、本構成ではプライミング放電セル内に 2次電子放出係数の高い MgO粉 末層 39を形成しているので、安定した放電を低電圧で発生させることができるように なり、その結果、放電開始電圧のばらつきが低減され、動作マージンを大きくすること ができる。また、放電を低電圧で発生させることができるので放電の強度を小さくする ことができ、プライミング放電セル 41aにおける放電の他への影響、例えばクロストー ク等を抑制することができる。また、従来と同じ放電電圧とする場合は、従来よりも放 電の動作マージンを大きくすることができる。印加電圧を調整することにより、クロスト ークの抑制効果と動作マージン増大の効果を併用することもできる。このことにより、 高精細度の PDPにお 、ても、書込み特性をより安定ィ匕させることができる。
[0047] そして、このプライミング放電により、 1行目の主放電セル CI, 1〜C1, m、 2行目の 主放電セル C2, 1〜C2, m、 3行目の主放電セル C3, 1〜C3, mおよび 4行目の主 放電セル C4, 1〜C4, m内部にプライミングが供給される。この放電によってブライミ ング電極 PR1、 PR3上部には正の壁電圧が蓄積される。
[0048] 次に、 1行目の走査電極 SC1に負の走査パルス電圧 Vaを印加する。このとき同時 に、データ電極 Dl〜Dmのうち 1行目に表示すべき画像信号に対応するデータ電極 Dk (Dkはデータ電極 D 1〜Dmのうち映像信号に基づき選択されるデータ電極を表 す）に正の書込みパルス電圧 Vdを印加する。こうして、書込みパルス電圧 Vdが印加 されたデータ電極 Dkと走査パルス電圧 Vaが印加された走査電極 SC1との交差部に 対応する主放電セル CI, kで書込み放電が発生する。この書込み放電により主放電 セル CI, kの走査電極 SC1上部に正の壁電圧が蓄積され、維持電極 SU1上部に負 電圧が蓄積されて、 1行目の主放電セル CI, 1〜C1, mにおける書込み動作が終了 する。ここで、主放電セル CI, kの書込み放電は、プライミング電極 PR1とデータ電 極 D 1〜Dmとの間で発生したプライミング放電力もプライミングが供給された後に発 生するので放電遅れが小さく安定した放電となる。
[0049] なお、本発明の実施の形態 1においては、プライミング電極 PR1、 PR3にプライミン グパルス電圧 Vpを印加して 、る期間と 1行目の走査電極 SC1に走査パルス電圧 Va を印加している期間とは互いに重なっている期間がある力 これは、プライミング放電 の発生後、できるだけ速やかに 1行目の主放電セル CI, 1〜C1, mおよび 3行目の 主放電セル C3, 1〜C3, mへの書込み動作を行うためである。また、 1行目の主放 電セル CI, 1〜C1, mへの書込み動作力これによつて実質的に影響を受けることは ない。また、本実施の形態 1においては、プライミングパルス幅を書込みパルス幅の 2 乃至 3倍に設定している。また、本実施の形態 1では、電極 PRl〜PRn— 1を駆動す るプライミング電極駆動回路 106を他の駆動回路と独立して設けているので、ブライミ ングパルス電圧の印加のタイミングやプライミングノ ルス幅等を任意に設定し、上述 したような駆動を実現することができる。
[0050] 次に、 3行目の走査電極 SC3に走査パルス電圧 Vaを印加する。このとき同時に、 データ電極 Dl〜Dmのうち 3行目に表示すべき画像信号に対応するデータ電極 Dk に正の書込みパルス電圧 Vdを印加する。こうして、書込みパルス電圧 Vdが印加され たデータ電極 Dkと走査パルス電圧 Vaが印加された走査電極 SC3との交差部に対 応する主放電セル C3, kで書込み放電が発生する。この書込み放電により主放電セ ル C3, kの走査電極 SC3上部に正の壁電圧が蓄積され、維持電極 SU3上部に負 電圧が蓄積されて、 3行目の主放電セル C3, 1〜C3, mにおける書込み動作が終了 する。ここでの、主放電セル C3, kの書込み放電も、プライミング電極 PR3とデータ電 極 D 1〜Dmとの間で発生したプライミング放電力もプライミングが供給された後に発 生するので放電遅れが小さく安定した放電となる。
[0051] 次に、 5行目の走査電極 SC5への走査パルス電圧 Vaの印加に先駆けて、 5行目の プライミング電極 PR5および 7行目のプライミング電極 PR7に負のプライミングパルス 電圧 Vpを同時に印加する。これにより、データ電極 Dl〜Dmに印加される書込みパ ルスの有無にかかわらず、プライミング電極 PR5とデータ電極 Dl〜Dmとの間、およ びプライミング電極 PR7とデータ電極 Dl〜Dmとの間、すなわちプライミング放電セ ル PS5とプライミング放電セル PS7とでプライミング放電が発生する。このプライミング 放電により、 5行目の主放電セル C5, 1〜C5, m、 6行目の主放電セル C6, 1〜C6 , m、 7行目の主放電セル C7, 1〜C7, mおよび 8行目の主放電セル C8, 1〜C8, m内部にプライミングが供給される。この放電によってプライミング電極 PR5、 PR7上 部には正の壁電圧が蓄積される。
[0052] そして、上述と同様に 5行目の走査電極 SC5に負の走査パルス電圧 Vaを印加し、 同時にデータ電極 Dl〜Dmのうち 5行目に表示すべき画像信号に対応するデータ 電極 Dkに正の書込みパルス電圧 Vdを印加して、主放電セル C5, kで書込み放電を 発生させる。この書込み放電により主放電セル C5, kの走査電極 SC5上部に正の壁 電圧が蓄積され、維持電極 SU5上部に負電圧が蓄積されて、 5行目の主放電セル C 5, 1〜C5, mにおける書込み動作が終了する。ここでの、主放電セル C5, kの書込 み放電も、上述と同様にプライミング電極 PR5とデータ電極 D 1〜Dmとの間で発生し たプライミング放電力 プライミングが供給された後に発生するので放電遅れが小さく 安定した放電となる。
[0053] また、プライミング放電の発生後できるだけ速やかに 5行目の主放電セル C5, 1〜 C5, mおよび 7行目の主放電セル C7, 1〜C7, mへの書込み動作を行うために、プ ライミング電極 PR5、 PR7にプライミングパルス電圧 Vpを印加している期間と 5行目 の走査電極 SC5に走査パルス電圧 Vaを印加して!/、る期間とは互!、に重なって 、る 期間がある。そして、 5行目の主放電セル C5, 1〜C5, mへの書込み動作がこれに よって実質的に影響を受けることはない。
[0054] 引き続き、 7行目の走査電極 SC7に走査パルス電圧 Vaを印加し、同時にデータ電 極 Dl〜Dmのうち 7行目に表示すべき画像信号に対応するデータ電極 Dkに正の書 込みパルス電圧 Vdを印加して、主放電セル C7, kで書込み放電を発生させ、 7行目 の主放電セル C7, 1〜C7, mにおける書込み動作が終了する。
[0055] 次に、 9行目の走査電極 SC9への走査パルス電圧 Vaの印加に先駆けて、 9行目の プライミング電極 PR9および 11行目のプライミング電極 PR11に負のプライミングパ ルス電圧 Vpを同時に印加する。以下、上述と同様の奇数行目の主放電セルへの書 込み動作と次のプライミング放電の発生の繰り返しを全ての奇数行目の主放電セル への書込み動作が終了するまで行う。
[0056] このように、本発明の実施の形態 1では、隣接する 2つのプライミング電極 PRp、 PR p + 2に同時にプライミングパルス電圧 Vpを印加してプライミング放電セル PSp、 PSp + 2にプライミング放電を発生させ、プライミング放電セル PSp、 PSp + 2に隣接する 奇数行目の主放電セル Cp, k、 Cp + 2, kに順次書込み放電を発生させるとともに、 P+4行目の走査電極 SCp+4への走査パルス電圧 Vaの印加に先駆けてプライミン グ電極 PRp +4、 PRp + 6へのプライミングパルス電圧 Vpの印加と!/、う動作の繰り返 しを全ての奇数行目の主放電セルへの書込み動作が終了するまで行う。なお、この ときのそれぞれの主放電セル Ci, jの書込み放電は、隣接するプライミング放電セル 力 プライミングが供給された後に発生するので、放電遅れの小さい安定した放電と なる。
[0057] 奇数ライン書込み期間の終了後は、続く偶数ラインへの書込み動作を行う前にブラ イミング放電セル初期化動作を行 、、プライミング放電セル PSl〜PSn— 1内の壁電 荷の再調整を行う。このプライミング放電セル初期化期間では、まずプライミング電極 PR 1〜PRn— 1に電圧 Vp 1を印加してプライミング放電セル PS 1〜PSn— 1内部で 放電を発生させ、プライミング放電セル PSl〜PSn— 1内部のプライミング電極 PR1 〜PRn— 1上部には負の壁電圧、データ電極 Dl〜Dm上部には正の壁電圧を蓄積 する。
[0058] 次に、プライミング電極 PRl〜PRn— 1に、データ電極 Dl〜Dmに対して放電開始 電圧以下となる電圧 Vp2から放電開始電圧を超える電圧 Vp3に向かって緩やかに 下降する傾斜波形電圧を印加する。すると、プライミング電極 PRl〜PRn—lとデー タ電極 Dl〜Dmとの間で微弱な初期化放電が起こる。そして、プライミング電極 PR1 〜PRn— 1上部の負の壁電圧およびデータ電極 D 1〜Dm上部の正の壁電圧は次 の書込み期間におけるプライミング動作に適した値に調整される。なお、これらプライ ミング放電セル PSl〜PSn— 1内部で発生した放電は主放電セル Cp, l〜Cp, m内 部の壁電圧には実質的な影響を与えない。
[0059] 偶数ライン書込み期間では、走査電極 SCl〜SCnおよびプライミング電極 PR1〜 PRn— 1を一旦 Vcに保持する。これは、奇数ライン書込み期間における動作と同様 に書込みパルス電圧 Vdの印加にともなって不要な放電を発生させないためである。 そして、 1行目のプライミング電極 PR1および 3行目のプライミング電極 PR3に奇数ラ イン書込み期間と同様の負のプライミングパルス電圧 Vpを同時に印加する。これによ り、データ電極 Dl〜Dmに印加される書込みパルスの有無にかかわらず、プライミン グ電極 PR1とデータ電極 D 1〜Dmとの間、およびプライミング電極 PR3とデータ電 極 D 1〜Dmとの間、すなわちプライミング放電セル PS 1とプライミング放電セル PS 3 とでプライミング放電が発生する。このプライミング放電により、 1行目の主放電セル C 1, 1〜C1, m、 2行目の主放電セル C2, 1〜C2, m、 3行目の主放電セル C3, 1〜 C3, mおよび 4行目の主放電セル C4, 1〜C4, m内部にプライミングが供給される。 この放電によってプライミング電極 PR1、PR3上部には正の壁電圧が蓄積される。
[0060] 次に、 2行目の走査電極 SC2に負の走査パルス電圧 Vaを印加する。このとき同時 に、データ電極 Dl〜Dmのうち 2行目に表示すべき画像信号に対応するデータ電極 Dkに正の書込みパルス電圧 Vdを印加する。こうして、書込みパルス電圧 Vdが印加 されたデータ電極 Dkと走査パルス電圧 Vaが印加された走査電極 SC2との交差部に 対応する主放電セル C2, kで書込み放電が発生する。この書込み放電により主放電 セル C2, kの走査電極 SC2上部に正の壁電圧が蓄積され、維持電極 SU2上部に負 電圧が蓄積されて、 2行目の主放電セル C2, 1〜C2, mにおける書込み動作が終了 する。ここで、主放電セル C2, kの書込み放電は、プライミング電極 PR1とデータ電 極 D 1〜Dmとの間で発生したプライミング放電力もプライミングが供給された後に発 生するので放電遅れが小さく安定した放電となる。
[0061] また、プライミング放電の発生後できるだけ速やかに 2行目の主放電セル C2, 1〜 C2, mおよび 4行目の主放電セル C4, 1〜C4, mへの書込み動作を行うために、プ ライミング電極 PR1、 PR3にプライミングパルス電圧 Vpを印加している期間と 2行目 の走査電極 SC2に走査パルス電圧 Vaを印加して!/、る期間とは互!、に重なって 、る 期間がある。そして、 2行目の主放電セル C2, 1〜C2, mへの書込み動作がこれに よって実質的に影響を受けることはない。
[0062] 次に、 4行目の走査電極 SC4に走査パルス電圧 Vaを印加する。このとき同時に、 データ電極 Dl〜Dmのうち 4行目に表示すべき画像信号に対応するデータ電極 Dk に正の書込みパルス電圧 Vdを印加する。こうして、書込みパルス電圧 Vdが印加され たデータ電極 Dkと走査パルス電圧 Vaが印加された走査電極 SC4との交差部に対 応する主放電セル C4, kで書込み放電が発生する。この書込み放電により主放電セ ル C4, kの走査電極 SC4上部に正の壁電圧が蓄積され、維持電極 SU4上部に負 電圧が蓄積されて、 4行目の主放電セル C4, 1〜C4, mにおける書込み動作が終了 する。ここでの、主放電セル C4, kの書込み放電も、プライミング電極 PR3とデータ電 極 D 1〜Dmとの間で発生したプライミング放電力もプライミングが供給された後に発 生するので放電遅れが小さく安定した放電となる。
[0063] 次に、 6行目の走査電極 SC6への走査パルス電圧 Vaの印加に先駆けて、 5行目の プライミング電極 PR5および 7行目のプライミング電極 PR7に負のプライミングパルス 電圧 Vpを同時に印加する。これにより、データ電極 Dl〜Dmに印加される書込みパ ルスの有無にかかわらず、プライミング電極 PR5とデータ電極 Dl〜Dmとの間、およ びプライミング電極 PR7とデータ電極 Dl〜Dmとの間、すなわちプライミング放電セ ル PS5とプライミング放電セル PS7とでプライミング放電が発生する。このプライミング 放電により、 5行目の主放電セル C5, 1〜C5, m、 6行目の主放電セル C6, 1〜C6 , m、 7行目の主放電セル C7, 1〜C7, mおよび 8行目の主放電セル C8, 1〜C8, m内部にプライミングが供給される。この放電によってプライミング電極 PR5、 PR7上 部には正の壁電圧が蓄積される。
[0064] そして、上述と同様に 6行目の走査電極 SC6に負の走査パルス電圧 Vaを印加し、 同時にデータ電極 Dl〜Dmのうち 6行目に表示すべき画像信号に対応するデータ 電極 Dkに正の書込みパルス電圧 Vdを印加して、主放電セル C6, kで書込み放電を 発生させる。この書込み放電により主放電セル C6, kの走査電極 SC6上部に正の壁 電圧が蓄積され、維持電極 SU6上部に負電圧が蓄積されて、 6行目の主放電セル C 6, 1〜C6, mにおける書込み動作が終了する。ここでの、主放電セル C6, kの書込 み放電も、上述と同様にプライミング電極 PR6とデータ電極 D 1〜Dmとの間で発生し たプライミング放電力 プライミングが供給された後に発生するので放電遅れが小さく 安定した放電となる。
[0065] また、プライミング放電の発生後できるだけ速やかに 6行目の主放電セル C6, 1〜 C6, mおよび 8行目の主放電セル C8, 1〜C8, mへの書込み動作を行うために、プ ライミング電極 PR5、 PR7にプライミングパルス電圧 Vpを印加している期間と 6行目 の走査電極 SC6に走査パルス電圧 Vaを印加して!/、る期間とは互!、に重なって 、る 期間がある。そして、 6行目の主放電セル C6, 1〜C6, mへの書込み動作がこれに よって実質的に影響を受けることはない。
[0066] 引き続き、 8行目の走査電極 SC8に走査パルス電圧 Vaを印加し、同時にデータ電 極 Dl〜Dmのうち 8行目に表示すべき画像信号に対応するデータ電極 Dkに正の書 込みパルス電圧 Vdを印加して、主放電セル C8, kで書込み放電を発生させ、 8行目 の主放電セル C8, 1〜C8, mにおける書込み動作が終了する。
[0067] 次に、 10行目の走査電極 SC 10への走査パルス電圧 Vaの印加に先駆けて、 9行 目のプライミング電極 PR9および 11行目のプライミング電極 PR11に負のプライミン グノ ルス電圧 Vpを同時に印加する。以下、上述と同様の偶数行目の主放電セルへ の書込み動作と次のプライミング放電の発生の繰り返しを全ての偶数行目の主放電 セルへの書込み動作が終了するまで行う。
[0068] このように、本発明の実施の形態 1では、隣接する 2つのプライミング電極 PRp、 PR p + 2に同時にプライミングパルス電圧 Vpを印加してプライミング放電セル PSp、 PSp + 2にプライミング放電を発生させ、プライミング放電セル PSp、 PSp + 2に隣接する 偶数行目の主放電セル Cp + 1, k、 Cp + 3, kに順次書込み放電を発生させるととも に、 p+4行目の走査電極 SCp+4への書込みパルス電圧 Vaの印加に先駆けてプラ イミング電極 PRp+4、 PRp + 6へのプライミングパルス電圧 Vpの印加という動作の 繰り返しを全ての偶数行目の主放電セルへの書込み動作が終了するまで行う。なお 、このときのそれぞれの主放電セル Ci, jの書込み放電は、隣接するプライミング放電 セル力 プライミングが供給された後に発生するので、放電遅れの小さ!/、安定した放 電となる。このように、本発明の実施の形態 1においては、まず奇数行目の主放電セ ルへの書込み動作を行った後偶数行目の主放電セルへの書込み動作を行うことで、 全ての主放電セルへの書込み動作を行う構成として!/ヽる。
[0069] なお、本発明の実施の形態 1にお ヽては、プライミングパルス電圧 Vpと走査パルス 電圧 Vaとは互いに等しい電圧値であっても力まわない。また、プライミングパルス幅と 走査パルス幅とを互 、〖こ等しくし、 p + 2行目の走査電極 SCp + 2への書込みパルス 電圧 Vaの印加と同時にプライミング電極 PRp + 4、 PRp + 6へのプライミングパルス 電圧 Vpを印加する構成であっても力まわな 、。 [0070] 続く維持期間においては、走査電極 SCl〜SCn、プライミング電極 PRl〜PRn— 1および維持電極 SUl〜SUnを O (V)にー且戻す。その後、走査電極 SCl〜SCn に正の維持パルス電圧 Vsを印加する。このとき、書込み放電を起こした主放電セル Ci, jにおける走査電極 SCi上部と維持電極 SUi上部との間の電圧は、維持パルス電 圧 Vsに加えて、書込み期間において走査電極 SCi上部および維持電極 SUi上部に 蓄積された壁電圧が加算されるので、放電開始電圧を超え維持放電が発生する。以 降同様に、走査電極 SC 1〜SCnと維持電極 SU 1〜SUnとに維持パルス電圧を交 互に印加することにより、書込み放電を起こした主放電セル Ci, jに対して維持パルス の回数だけ維持放電が継続して行われる。
[0071] 続くサブフィールドの初期化期間（図示せず）では、維持電極 SUl〜SUnを正電 圧 Veに保ち、走査電極 SCl〜SCnとプライミング電極 PRl〜PRn— 1には電圧 Vi4 に向かって緩やかに下降する傾斜波形電圧を印加する。すると、維持放電を行った 主放電セル Ci, kの走査電極 SCl〜SCnと維持電極 SUl〜SUn、データ電極 D1 〜Dmとの間、およびプライミング電極 PRl〜PRn— 1とデータ電極 Dl〜Dmとの間 でそれぞれ微弱な初期化放電が起こる。そして、走査電極 SCl〜SCn上部および 維持電極 SUl〜SUn上部の壁電圧が弱められ、データ電極 Dl〜Dm上部の正の 壁電圧は書込み動作に適した値に調整され、プライミング電極 PRl〜PRn— 1上部 の正の壁電圧もプライミング動作に適した値に調整される。
[0072] なお、この後に続く奇数ライン書込み期間、プライミング放電セル初期化期間、偶 数ライン書込み期間、維持期間、および続くサブフィールドの駆動波形と PDP10の 動作は上述と同様である。
[0073] なお、初期化期間、維持期間においてはプライミング電極 PRl〜PRn— 1に走査 電極 SCl〜SCnとほぼ同様の駆動波形電圧を印加している力 これは、走査電極 S Cp、 SCp + 1とプライミング電極 PRpとの距離が近いため、これらの電極間で不要な 放電を発生させないためである。また、書込み期間および維持期間の最初のパルス 電圧印加時にプライミング放電セル内部で画像表示に関係しない放電が発生する 場合があるが、プライミング放電セルには光吸収層 28が設けてあるので、このときに 発生する発光が PDP10外部に漏れる可能性は非常に低ぐたとえ漏れたとしてもそ れが画像に与える影響は実質的に無視することができる。そして、書込み期間にお いて、それぞれの主放電セル Ci, jの書込み放電は、隣接するプライミング放電セル 力 プライミングが供給された後に発生するので、放電遅れの小さい安定した放電と なる。
[0074] また、走査電極 SC3に走査パルス電圧 Vaを印加している時間とプライミング電極 P R5、 PR7にプライミングパルス電圧 Vpを印加している時間、走査電極 SC7に走査パ ルス電圧 Vaを印加して!/、る時間とプライミング電極 PR9、 PR11にプライミングパルス 電圧 Vpを印加して ヽる時間等、走査パルス電圧 Vaを印加して ヽる時間とプライミン グノ ルス電圧 Vpを印加して 、る時間とに重なりを設けて 、るので、 1行目と 3行目の プライミング放電を除 、て、プライミング放電のための時間を新たに設ける必要はな い。これにより、パネルの駆動時間を延ばすことなくプライミング放電を発生させること が可能となる。
[0075] このように、本発明の実施の形態 1では、 2つのプライミング放電セル PSp、 PSp + 2 でプライミング放電を同時に発生させ、それぞれのプライミング放電セルに隣接する 4 つの主放電セル Cp, l〜Cp, m、 Cp+ 1, l〜Cp+ l, m、 Cp + 2, l〜Cp + 2, m、 Cp + 3, l〜Cp + 3, mにプライミングを供給し、まず奇数行目の主放電セルの書込 み動作（主放電セル Cp, l〜Cp, m、 Cp + 2, l〜Cp + 2, mにおける書込み動作） を順次行う。その後、続く 2つのプライミング放電セル PSp+ 4、 PSp + 6〖こおけるプラ イミング放電の同時発生とそのプライミング放電セルに隣接した奇数行目の主放電セ ルにおける順次の書込み動作という同様の動作の繰り返しを、全ての奇数行目の主 放電セルにおける書込み動作が終了するまで行う。そして、奇数行目の主放電セル の書込み動作の終了後にー且プライミング放電セル PSl〜PSn—lの初期化をして 、再度 2つのプライミング放電セル PSp、 PSp + 2においてプライミング放電を発生さ せ、今度はそのプライミング放電セルに隣接した偶数行目の主放電セルにおける書 込み動作（主放電セル Cp + 1, l〜Cp + l, m、 Cp + 3, l〜Cp + 3, mにおける書 込み動作）を順次行う。そして、続く 2つのプライミング放電セル PSp+ 4、 PSp + 6に おけるプライミング放電の同時発生とそのプライミング放電セルに隣接した偶数行目 の主放電セルにおける連続した書込み動作と 、う同様の動作の繰り返しを、全ての 偶数行目の主放電セルにおける書込み動作が終了するまで行う。
[0076] 本発明の実施の形態 1においてこのような駆動を行うのは以下のような理由による。
プライミング放電によって主放電セル内に供給されたプライミングは時間の経過ととも に急速に失われていく。そこで、本発明者は、 1回のプライミング放電によって主放電 セル内に供給されたプライミングの残留期間、すなわち、放電遅れが小さく安定した 書込み放電を発生させるために十分な量のプライミングが残留している期間がどれ 位なのかを確認する実験を行った。この実験の結果、少なくとも書込みパルス 2回分 に相当する期間は十分な量のプライミングが主放電セル内に残留していることがわか つた o
[0077] 一方、 1つのプライミング電極駆動 IC107を用いて複数のプライミング電極 29を駆 動させるような構成にすることができれば、プライミング電極駆動 IC107の総数を削 減することができる。
[0078] そこで、本発明の実施の形態 1では、主放電セル内に供給されたプライミングが少 なくとも書込みパルス 2回分に相当する期間は十分に残留しているという実験結果に 基づき、 2つのプライミング放電セル PSp、 PSp + 2を 1つのプライミング電極駆動 IC1 07で駆動させることができる上述のような駆動方法とした。これにより、書込み動作の 駆動電圧マージンを狭めることなく放電遅れの小さい安定した書込み放電を発生さ せることができ、さらにプライミング電極駆動 IC107の数をプライミング電極 29の総数 の半分に削減することができる。
[0079] なお、実施の形態 1において図 6を用いて説明した駆動方法では、まず奇数行目 の主放電セルの書込み動作を行い、その後偶数行目の主放電セルの書込み動作を 行う構成を説明したが、先に偶数行目の主放電セルの書込み動作を行い、その後奇 数行目の主放電セルの書込み動作を行う構成としても同様の効果を得ることができる
[0080] また、この駆動方法は、主放電セル内に供給されたプライミングが少なくとも書込み パルス 2回分に相当する期間十分に残留している場合の例として示したものであるが 、例えば、少なくとも書込みパルス 4回分に相当する期間プライミングが主放電セル 内に十分に残留しているような場合には、次のような駆動方法とすることもできる。 [0081] 図 7は、本発明の実施の形態 1における PDP10の駆動方法の他の例を示した駆動 波形図である。なお、図 7に示す駆動波形図では、 1フィールド期間を構成する複数 のサブフィールドがそれぞれ初期化期間、書込み期間、維持期間を有しているが、 図 6に示した駆動波形図のように、書込み期間は奇数ライン書込み期間と偶数ライン 書込み期間とに分かれてはおらず、また、プライミング放電セル初期化期間も備えて いない。し力し、 1フィールドを構成する複数のサブフィールドのうち最初のサブフィ 一ルドの初期化期間では画像表示にかかわる全ての主放電セル 40で初期化放電を 発生させる全セル初期化動作を行い、 2番目以降のサブフィールドではその直前の サブフィールドの維持期間で維持放電を行った主放電セル 40に対して選択的に初 期化放電を発生させる選択初期化動作を行うことや、初期化期間および維持期間に おける駆動波形は図 6を用いての説明と同様であるので、ここでは、書込み期間にお ける説明のみを行う。なお、書込み期間における走査パルス幅と走査パルス電圧 Va およびプライミングパルス幅とプライミングパルス電圧 Vpも図 6を用いての説明と同様 である。
[0082] 図 7に示すように、書込み期間では、走査電極 SCl〜SCnおよびプライミング電極 ！^〜！^！！ー：！をー且 ^こ保持する。そして、 1行目のプライミング電極 PR1および 3行目のプライミング電極 PR3に負のプライミングノ ルス電圧 Vpを同時に印加する。 これにより、データ電極 Dl〜Dmに印加される書込みパルスの有無にかかわらず、 プライミング電極 PR1とデータ電極 D 1〜Dmとの間、およびプライミング電極 PR3と データ電極 D 1〜Dmとの間、すなわちプライミング放電セル PS 1とプライミング放電 セル PS3とでプライミング放電が発生する。
[0083] そして、このプライミング放電により、 1行目の主放電セル CI, 1〜C1, m、 2行目の 主放電セル C2, 1〜C2, m、 3行目の主放電セル C3, 1〜C3, mおよび 4行目の主 放電セル C4, 1〜C4, m内部にプライミングが供給される。この放電によってブライミ ング電極 PR1、 PR3上部には正の壁電圧が蓄積される。
[0084] 次に、 1行目の走査電極 SC1に負の走査パルス電圧 Vaを印加する。このとき同時 に、データ電極 Dl〜Dmのうち 1行目に表示すべき画像信号に対応するデータ電極 Dk (Dkはデータ電極 D 1〜Dmのうち映像信号に基づき選択されるデータ電極を表 す）に正の書込みパルス電圧 Vdを印加する。こうして、書込みパルス電圧 Vdが印加 されたデータ電極 Dkと走査パルス電圧 Vaが印加された走査電極 SC1との交差部に 対応する主放電セル CI, kで書込み放電が発生する。この書込み放電により主放電 セル CI, kの走査電極 SC1上部に正の壁電圧が蓄積され、維持電極 SU1上部に負 電圧が蓄積されて、 1行目の主放電セル CI, 1〜C1, mにおける書込み動作が終了 する。
[0085] 次に、 2行目の走査電極 SC2に走査パルス電圧 Vaを印加する。このとき同時に、 データ電極 Dl〜Dmのうち 2行目に表示すべき画像信号に対応するデータ電極 Dk に正の書込みパルス電圧 Vdを印加する。こうして、書込みパルス電圧 Vdが印加され たデータ電極 Dkと走査パルス電圧 Vaが印加された走査電極 SC2との交差部に対 応する主放電セル C2, kで書込み放電が発生する。この書込み放電により主放電セ ル C2, kの走査電極 SC2上部に正の壁電圧が蓄積され、維持電極 SU2上部に負 電圧が蓄積されて、 2行目の主放電セル C2, 1〜C2, mにおける書込み動作が終了 する。
[0086] 次に、 3行目の走査電極 SC3に走査パルス電圧 Vaを印加する。このとき同時に、 データ電極 Dl〜Dmのうち 3行目に表示すべき画像信号に対応するデータ電極 Dk に正の書込みパルス電圧 Vdを印加する。こうして、書込みパルス電圧 Vdが印加され たデータ電極 Dkと走査パルス電圧 Vaが印加された走査電極 SC3との交差部に対 応する主放電セル C3, kで書込み放電が発生する。この書込み放電により主放電セ ル C3, kの走査電極 SC3上部に正の壁電圧が蓄積され、維持電極 SU3上部に負 電圧が蓄積されて、 3行目の主放電セル C3, 1〜C3, mにおける書込み動作が終了 する。
[0087] 次に、 4行目の走査電極 SC4に走査パルス電圧 Vaを印加する。このとき同時に、 データ電極 Dl〜Dmのうち 4行目に表示すべき画像信号に対応するデータ電極 Dk に正の書込みパルス電圧 Vdを印加する。こうして、書込みパルス電圧 Vdが印加され たデータ電極 Dkと走査パルス電圧 Vaが印加された走査電極 SC4との交差部に対 応する主放電セル C4, kで書込み放電が発生する。この書込み放電により主放電セ ル C4, kの走査電極 SC4上部に正の壁電圧が蓄積され、維持電極 SU4上部に負 電圧が蓄積されて、 4行目の主放電セル C4, 1〜C4, mにおける書込み動作が終了 する。
[0088] ここでの主放電セル CI, k〜C4, kの書込み放電も、プライミング電極 PR1〜PR4 とデータ電極 Dl〜Dmとの間で発生したプライミング放電力ゝらプライミングが供給さ れた後に発生するので、上述の説明と同様に放電遅れが小さく安定した放電となる。
[0089] また、 5行目の走査電極 SC5への走査パルス電圧 Vaの印加に先駆けて、 5行目の プライミング電極 PR5および 7行目のプライミング電極 PR7に負のプライミングパルス 電圧 Vpを同時に印加する。これにより、データ電極 Dl〜Dmに印加される書込みパ ルスの有無にかかわらず、プライミング電極 PR5とデータ電極 Dl〜Dmとの間、およ びプライミング電極 PR7とデータ電極 Dl〜Dmとの間、すなわちプライミング放電セ ル PS5とプライミング放電セル PS7とでプライミング放電が発生する。このプライミング 放電により、 5行目の主放電セル C5, 1〜C5, m、 6行目の主放電セル C6, 1〜C6 , m、 7行目の主放電セル C7, 1〜C7, mおよび 8行目の主放電セル C8, 1〜C8, m内部にプライミングが供給される。この放電によってプライミング電極 PR5、 PR7上 部には正の壁電圧が蓄積される。なお、プライミング放電の発生後できるだけ速やか に 5行目以降の主放電セルへの書込み動作を行うために、プライミング電極 PR5、 P R7にプライミングパルス電圧 Vpを印加している期間と 5行目の走査電極 SC5に走査 パルス電圧 Vaを印加している期間とは互いに重なっている期間がある。そして、 5行 目の主放電セル C5, 1〜C5, mへの書込み動作がこれによつて実質的に影響を受 けることはない。
[0090] 続!、て、 5行目の走査電極 SC5、 6行目の走査電極 SC6、 7行目の走査電極 SC7 、 8行目の走査電極 SC8に負の走査パルス電圧 Vaを順次印加し、それぞれ走査パ ルス電圧 Vaの印加と同時に、データ電極 Dl〜Dmのうち 5行目〜8行目に表示すベ き画像信号に対応するデータ電極 Dkに正の書込みノ ルス電圧 Vdを印加して、主放 電セル C5, k〜C8, kで書込み放電を発生させる。この書込み放電により主放電セ ル C5, k〜C8, kの走査電極 SC5〜SC8上部に正の壁電圧が蓄積され、維持電極 SU5〜SU8上部に負電圧が蓄積されて、 5行目〜 8行目の主放電セル C5, 1〜C5 , m、 C6, 1〜C6, m、 C7, 1〜C7, m、 C8, 1〜C8, mにおける書込み動作が順次 終了する。
[0091] また、 9行目の走査電極 SC9への走査パルス電圧 Vaの印加に先駆けて、 9行目の プライミング電極 PR9および 11行目のプライミング電極 PR11に負のプライミングパ ルス電圧 Vpを同時に印加し、以下、上述と同様の書込み動作を繰り返す。
[0092] このように、図 7に示した駆動方法では、隣接する 2つのプライミング電極 PRp、 PR p + 2に同時にプライミングパルス電圧 Vpを印加して 2つのプライミング放電セル PSp 、 PSp + 2でプライミング放電を同時に発生させて、それぞれのプライミング放電セル に隣接する 4つの主放電セル Cp, l〜Cp, m、 Cp+ 1, l〜Cp+ l, m、 Cp + 2, 1 〜Cp + 2, m、 Cp + 3, l〜Cp + 3, mにプライミングを供給する。そして、プライミン グが供給された主放電セルにおいて書込み動作（主放電セル Cp, l〜Cp, m、 Cp + 1, l〜Cp + l, m、Cp + 2, l〜Cp + 2, m、Cp + 3, l〜Cp + 3, mにおける書込 み動作）を順次行う。また、 p+4行目の走査電極 SCp+4への書込みパルス電圧 Va の印加に先駆けてプライミング電極 PRp +4、 PRp + 6へのプライミングパルス電圧 V pの印加を行 、プライミング放電セル PSp +4、 PSp + 6でプライミング放電を発生さ せる。そしてこれらプライミング放電の発生とそのプライミング放電セルに隣接した主
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、う一連の動作の繰り返しを、全ての主放電 セルにおける書込み動作が終了するまで行う。
[0093] なお、図 7に示した PDP10の駆動方法は、少なくとも書込みパルス 4回分に相当す る期間プライミングが主放電セル内に十分に残留して 、るような場合でな 、と用いる ことができないが、 1回の書込み期間でそれぞれのプライミング電極には 1回だけしか プライミングノ ルス電圧を印加しなくてょ 、ので、プライミング放電セル初期化期間が 不要となり、その分サブフィールド期間を短縮することができる。また、 1回の書込み 期間で同一のプライミング電極に印加されるプライミングパルス電圧 Vpの回数は 1回 でよいので、その分の消費電力を削減することができる。
[0094] なお、実施の形態 1では、最初のサブフィールドの初期化期間は全ての主放電セ ルで初期化放電を行う全セル初期化動作を行!、、次のサブフィールド以降の初期化 期間は維持放電を行った主放電セルを選択的に初期化する選択初期化動作を行う ものとして動作説明をしたが、これらの初期化動作は任意に組み合わせてもよい。 [0095] また、実施の形態 1においては、隣接する 2つのプライミング電極 PRp、 PRp + 2に 同時にプライミングパルス電圧 Vpを印加した後、続く 2つのプライミング電極 PRp+4 、 PRp + 6に同時にプライミングパルス電圧 Vpを印加する構成を説明した力 何らこ の構成に限定されるものではなぐ例えばプライミング電極 PRp、 PRp + 2にプライミ ングパルス電圧 Vpを印加した後、プライミング電極 PRp、 PRp + 2から離れた位置に 配置された 2つのプライミング電極 PRp + 2n、 PRp + 2 (n+ l) (nは、 1回の書込み 期間内で同一のプライミング電極にプライミングパルス電圧が重複して印加されない ように選ばれる整数）にプライミングノ ルス電圧 Vpを印加する構成であってもよ 、。
[0096] また、実施の形態 1においては、隣り合うプライミング電極 PRp—プライミング電極 P Rp + 2が接続部 38によって互いに電気的に接続された構成を図 4に示して説明した 力 何らこの構成に限定されるものではなぐ 1つのプライミング電極駆動 IC107が複 数のプライミング電極を駆動できる構成であればよい。
[0097] 図 8は、本発明の実施の形態 1における PDP10の他の例におけるプライミング電極 29とプライミング電極駆動回路 106との接続の様子を示す平面図である。例えば、図 8に示すように隣り合うプライミング電極 PRp -プライミング電極 PRp + 2が接続部 38 によって互いに電気的に接続されていなくとも、 1つのプライミング電極駆動 IC107と 複数のプライミング電極 29とが導電線 108によって電気的に接続されていれば上述 と同様の駆動を行うことができる。
[0098] なお、実施の形態 1においては、隣接する 2つのプライミング電極 PRp、 PRp + 2に 同時にプライミングパルス電圧 Vpを印加する構成を説明したが、何らこの構成に限 定するものではなぐ書込みパルスのパルス幅を比較的狭くできる、あるいは主放電 セルに供給されたプライミングの残留時間を比較的長くすることができる等の理由で プライミングの残留時間内により多くの書込み動作を行うことができる場合には、 1つ のプライミング電極駆動 IC107から 3つ、あるいはそれ以上のプライミング電極に同 時にプライミングパルス電圧を印加する構成としてもよ 、。書込みノ ルス 3回分に相 当する期間主放電セル内に十分な量のプライミングが残留しているのであれば、例 えば次のような書込み動作を行わせることもできる。
[0099] すなわち、まず 3つのプライミング電極 PRp、 PRp + 2, PRp +4に同時にプライミン グパルス電圧 Vpを印加してプライミング放電セル PSp、 PSp + 2、 PSp+4に同時に プライミング放電を発生させる。次にプライミング放電セノレ PSp、 PSp + 2、 PSp+4に 隣接する主放電セル Cp, l〜Cp, m、 Cp+ 1, l〜Cp + l, m、Cp + 2, l〜Cp + 2 , m、 Cp + 3, l〜Cp + 3, m、 Cp+4, l〜Cp+4, m、 Cp + 5, l〜Cp + 5, mのう ちの奇数行目の 3つの主放電セル Cp, l〜Cp, m、 Cp + 2, l〜Cp + 2, m、 Cp+4 , l〜Cp+4, mに順次書込み放電を発生させる。そして、全ての奇数行目の主放電 セルの書込み動作が終了した後にプライミング放電セルの初期化動作を行い、その 後、再度 3つのプライミング電極 PRp、 PRp + 2、 PRp +4に同時にプライミングパル ス電圧 Vpを印加してプライミング放電セル PSp、 PSp + 2、 PSp+4に同時にプライミ ング放電を発生させる。そして今度は主放電セル Cp, l〜Cp, m、 Cp + 1, l〜Cp + 1, m、 Cp + 2, l〜Cp + 2, m、 Cp + 3, l〜Cp + 3, m、 Cp+4, l〜Cp+4, m , Cp + 5, l〜Cp + 5, mのうちの偶数行目の 3つの主放電セル Cp + 1, l〜Cp + l , m、 Cp + 3, l〜Cp + 3, m、 Cp + 5, l〜Cp + 5, mに順次書込み放電を発生させ る。こうして全ての偶数行目の主放電セルの書込み動作が終了すれば全ての主放電 セルでの書込み動作が完了する。
あるいは、書込みパルス 6回分に相当する期間主放電セル内に十分な量のブライミ ングが残留して 、るのであれば、例えば次のような書込み動作を行わせることもでき る。すなわち、 3つのプライミング電極 PRp、 PRp + 2, PRp +4に同時にプライミング パルス電圧 Vpを印加してプライミング放電セル PSp、 PSp + 2、 PSp+4に同時にプ ライミング放電を発生させる。次にプライミング放電セル PSp、 PSp + 2、 PSp+4に 隣接する 6つの主放電セル Cp, l〜Cp, m、 Cp + 1, l〜Cp + l, m、 Cp + 2, 1〜C p + 2, m、 Cp + 3, l〜Cp + 3, m、 Cp+4, l〜Cp+4, m、 Cp + 5, l〜Cp + 5, m に順次書込み放電を発生させる。そして、これらの駆動方法を行うことができれば、プ ライミング電極駆動 IC107の総数をプライミング電極の総数の 3分の 1に削減すること 力 Sできる。 1つのプライミング電極駆動 ICが駆動するプライミング電極の数をさらに多 くすることができれば、その分プライミング電極駆動 ICの総数を削減することができる 産業上の利用可能性 本発明は、書込み動作の駆動電圧マージンを狭めることなく書込み放電を安定し て発生させ、さらにプライミング電極を駆動するための駆動回路を削減することができ るので、壁掛けテレビや大型モニター等に用いられる PDPおよびプラズマディスプレ ィ装置ならびに PDPの駆動方法として有用である。

Claims

請求の範囲
[1] 第 1の基板上に平行に配置された、表示電極対を構成する走査電極および維持電 極と、
前記第 1の基板上において、前記表示電極対のうち隣り合う表示電極対の間に前記 表示電極対と平行に配置されたプライミング電極と、
放電空間を挟んで前記第 1の基板に対向配置された第 2の基板上に、前記表示電 極対と交差する方向に配置されたデータ電極と、
前記表示電極対と前記データ電極とが対向する位置に主放電セルを区画するととも に、前記プライミング電極と前記データ電極とが対向する位置にプライミング放電セ ルを区画する隔壁とを備え、
隣り合う少なくとも 2つの前記プライミング電極が互 、に電気的に接続されて!ヽること を特徴とする
プラズマディスプレイパネノレ。
[2] 第 1の基板上に平行に配置された、表示電極対を構成する走査電極および維持電 極と、
前記第 1の基板上において、前記表示電極対のうち隣り合う表示電極対の間に前記 表示電極対と平行に配置されたプライミング電極と、
放電空間を挟んで前記第 1の基板に対向配置された第 2の基板上に、前記表示電 極対と交差する方向に配置されたデータ電極と、
前記表示電極対と前記データ電極とが対向する位置に主放電セルを区画するととも に、前記プライミング電極と前記データ電極とが対向する位置にプライミング放電セ ルを区画する隔壁とを備えたプラズマディスプレイパネルを有し、
隣り合う少なくとも 2つの前記プライミング電極に同時にプライミングノ ルス電圧が印 加されることを特徴とする
プラズマディスプレイ装置。
[3] 第 1の基板上に平行に配置された、表示電極対を構成する走査電極および維持電 極と、
前記第 1の基板上において、前記表示電極対のうち隣り合う表示電極対の間に前記 表示電極対と平行に配置されたプライミング電極と、
放電空間を挟んで前記第 1の基板に対向配置された第 2の基板上に、前記表示電 極対と交差する方向に配置されたデータ電極と、
前記表示電極対と前記データ電極とが対向する位置に主放電セルを区画するととも に、前記プライミング電極と前記データ電極とが対向する位置にプライミング放電セ ルを区画する隔壁とを備え、
1フィールドを初期化期間、書込み期間、維持期間を有する複数のサブフィールドで 構成されたプラズマディスプレイパネルの駆動方法において、
前記書込み期間に、隣り合う少なくとも 2つの前記プライミング電極に同時にブライミ ングパルス電圧を印加するステップと、
前記主放電セルを間に挟んで隣り合う少なくとも 2つの前記プライミング放電セルに 同時にプライミング放電を発生させるステップとを有する
プラズマディスプレイパネルの駆動方法。
[4] プライミング放電を発生させた少なくとも 2つの前記プライミング放電セルに隣接する 少なくとも 4つの前記主放電セルのうち第 1に奇数行目または偶数行目の前記主放 電セルに順次書込み放電を発生させるステップと、
前記プライミング放電を発生させた少なくとも 2つの前記プライミング放電セルに対し て再度プライミング放電を発生させるステップと、
順次書込み放電を発生させるステップとを備えた
請求項 3に記載のプラズマディスプレイパネルの駆動方法。
[5] プライミング放電を発生させた少なくとも 2つの前記プライミング放電セルに隣接する 少なくとも 4つの前記主放電セルに対して順次書込み放電を発生させるステップを備 えた
請求項 3に記載のプラズマディスプレイパネルの駆動方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010029665A1 (ja) * 2008-09-11 2010-03-18 パナソニック株式会社 プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008170553A (ja) * 2007-01-09 2008-07-24 Hitachi Ltd プラズマディスプレイパネル駆動方法及びプラズマディスプレイ装置
JPWO2010029666A1 (ja) * 2008-09-11 2012-02-02 パナソニック株式会社 プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法
US20120105516A1 (en) * 2009-07-10 2012-05-03 Panasonic Corporation Plasma display panel driving method and plasma display device
US20120280954A1 (en) * 2010-01-19 2012-11-08 Naoyuki Tomioka Plasma display panel driving method and plasma display device
US20120293469A1 (en) * 2010-01-19 2012-11-22 Hidehiko Shoji Plasma display panel driving method and plasma display device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09245627A (ja) * 1996-03-07 1997-09-19 Mitsubishi Electric Corp ガス放電表示装置、その製造方法及びそのパネルの駆動方法
JP2002297091A (ja) * 2000-08-28 2002-10-09 Matsushita Electric Ind Co Ltd プラズマディスプレイパネル、その駆動方法、及びプラズマディスプレイ装置
JP2005140892A (ja) * 2003-11-05 2005-06-02 Matsushita Electric Ind Co Ltd プラズマディスプレイ装置及びその駆動方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005050675A (ja) * 2003-07-28 2005-02-24 Nec Plasma Display Corp プラズマ表示装置及びプラズマディスプレイパネルの駆動方法
JP2005338458A (ja) * 2004-05-27 2005-12-08 Matsushita Electric Ind Co Ltd プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09245627A (ja) * 1996-03-07 1997-09-19 Mitsubishi Electric Corp ガス放電表示装置、その製造方法及びそのパネルの駆動方法
JP2002297091A (ja) * 2000-08-28 2002-10-09 Matsushita Electric Ind Co Ltd プラズマディスプレイパネル、その駆動方法、及びプラズマディスプレイ装置
JP2005140892A (ja) * 2003-11-05 2005-06-02 Matsushita Electric Ind Co Ltd プラズマディスプレイ装置及びその駆動方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010029665A1 (ja) * 2008-09-11 2010-03-18 パナソニック株式会社 プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法
JPWO2010029665A1 (ja) * 2008-09-11 2012-02-02 パナソニック株式会社 プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法

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