WO2009122581A1 - 回路装置の駆動方法及び回路装置 - Google Patents

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正志 大塚
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Definitions

  • the present invention relates to an electron-emitting device electrically connected to a high-efficiency electron-emitting device (high-efficiency electron-emission device: HEED), a surface-conduction electron-emitting device (surface-conduction electron-emitter display: SED), or the like.
  • the present invention relates to a driving method for driving a circuit device and a technical field of the circuit device.
  • a leakage current is reduced by applying a substrate bias to the MOS transistor and raising the threshold value of the MOS transistor in the standby mode.
  • a technique has been proposed that enables high-speed operation by lowering the threshold value of a MOS transistor without applying a substrate bias to the MOS transistor (see Patent Documents 1 and 2).
  • the pn junction between the semiconductor substrate on which the MOSFET is formed or the semiconductor well region and the source region is formed on the condition that the operation of the MOSFET is not affected.
  • a technique for obtaining a drain current necessary for high-speed operation by applying a back bias voltage to a semiconductor substrate or a semiconductor well region so as to obtain a directional voltage has been proposed (see Patent Document 3).
  • the present invention has been made in view of the above-described problems, for example.
  • the issue is to provide.
  • a driving method of a circuit device is such that a cold cathode electron-emitting device and one of a source region and a drain region are electrically connected to one electrode of the cold cathode electron-emitting device.
  • a first voltage source electrically connected to the other electrode of the cold cathode electron-emitting device, and a second electrically connected to the semiconductor well region in which the MOS transistor is formed.
  • a driving method of a circuit device including a voltage source, wherein an electron emission portion is formed in the cold cathode electron emission element, and a forward current is applied to a pn junction between the semiconductor well region and the one region.
  • a step of forming an electron emission portion in which a first potential signal is output from the first voltage source and a second potential signal different from the first potential signal is output from the second voltage source so as to flow;
  • the circuit device includes a cold cathode electron-emitting device such as HEED and SED, and one of the source region and the drain region is one electrode of the cold cathode electron-emitting device.
  • a MOS transistor electrically connected to the first electrode, a first voltage source electrically connected to the other electrode of the cold cathode electron-emitting device, and a first electrically connected to the semiconductor well region in which the MOS transistor is formed. Two voltage sources.
  • the “MOS transistor” according to the present invention is, for example, a high voltage MOS transistor, a low voltage MOS transistor, a DDD structure MOS transistor, a one-side LOCOS structure MOS transistor, a both-side LOCOS structure MOS transistor, or the like.
  • the first voltage source is connected to the first voltage source so that the forward current flows through the semiconductor well region and the pn junction between the one region.
  • One potential signal is output, and a second potential signal different from the first potential signal is output from the second voltage source.
  • “when the electron emission portion is formed in the cold cathode electron emission device” is not limited to the time when the electron emission portion is formed in the cold cathode electron emission device, but the insulator layer inside the formed electron emission portion. It may include when the conductive microstructure present on the surface or in the portion is grown or increased.
  • a cold cathode electron-emitting device in the manufacturing process of a cold cathode electron-emitting device, it functions as a cold cathode electron-emitting device for a cold-cathode electron-emitting device (strictly, an element that should become a cold-cathode electron-emitting device).
  • a process for forming an electron emission portion for the purpose hereinafter referred to as “activation process” as appropriate
  • the electrical resistance of the portion to be the electron emission portion before the activation process is higher than the electrical resistance of the electron emission portion after the activation process (for example, about 10 times higher).
  • the predetermined current necessary for forming the electron emission portion flows between one electrode and the other electrode of the cold cathode electron-emitting device, so that A relatively high voltage must be applied.
  • the electric resistance becomes relatively small. Therefore, when driving the cold cathode electron emission device, a relatively low voltage is applied between one electrode and the other electrode. Good.
  • the driving MOS transistor can be miniaturized or miniaturized.
  • the circuit device is miniaturized in order to ensure the withstand voltage of the driving MOS transistor. Or miniaturization may be difficult.
  • the activation process is performed through a member different from the driving MOS transistor such as a diode, it is possible to reduce the size or size of the driving MOS transistor. It has been found that it may be difficult to reduce the size of the circuit device in order to secure the space to be provided.
  • the first potential is supplied from the first voltage source so that the forward current flows through the semiconductor well region and the pn junction between the one region.
  • a signal is output and a second potential signal different from the first potential signal is output from the second voltage source. That is, in the present invention, during the activation process, the semiconductor well region and the pn junction between the one region are made to function as a diode. For this reason, in the activation process, a predetermined current required for forming the electron emission portion can be obtained at a relatively low voltage, and the MOS transistor can be miniaturized or miniaturized.
  • a switching element is electrically connected to the other of the source region and the drain region of the MOS transistor. During the activation process, the switching element is typically turned off so that no current flows between the source region and the drain region.
  • each of the first voltage source and the second voltage source is used so that a predetermined current flows between the source region and the drain region of the MOS transistor.
  • a predetermined potential signal is output.
  • the circuit device driving method of the present invention it is possible to reduce the size of the circuit device while appropriately forming the electron-emitting portion in the electron-emitting device.
  • the method when the cold cathode electron-emitting device having the electron-emitting portion is driven, a current flows between the source region and the drain region.
  • the method further includes a driving step of outputting a third potential signal from the voltage source and outputting a fourth potential signal from the second voltage source.
  • the third potential signal is supplied from the first voltage source so that a current flows between the source region and the drain region in the driving process.
  • a fourth potential signal from the second voltage source.
  • the cold cathode electron-emitting device is a surface conduction electron-emitting device
  • the MOS transistor is an N-type MOS transistor.
  • the MOS transistor is an N-type MOS transistor
  • the potential indicated by the first potential signal is lower than the potential indicated by the second potential signal during the activation process.
  • the potential indicated by the third potential signal is higher than the potential indicated by the fourth potential signal.
  • the cold cathode electron-emitting device is a high-efficiency electron-emitting device
  • the MOS transistor is a P-type MOS transistor.
  • the MOS transistor is a P-type MOS transistor
  • the potential indicated by the first potential signal is higher than the potential indicated by the second potential signal during the activation process.
  • the potential indicated by the third potential signal is equal to or lower than the potential indicated by the fourth potential signal.
  • a circuit device has a cold cathode electron-emitting device and one of a source region and a drain region is electrically connected to one electrode of the cold cathode electron-emitting device.
  • a MOS transistor a first voltage source electrically connected to the other electrode of the cold cathode electron-emitting device, a second voltage source electrically connected to a semiconductor well region in which the MOS transistor is formed,
  • a switching means electrically connected to the other of the source region and the drain region, and at least a part of the MOS transistor is formed when an electron emitting portion is formed in the cold cathode electron emitting device. Furthermore, it functions as at least a part of the diode.
  • the MOS transistor when the electric emission part is formed in a cold cathode electron emission element such as HEED or SED, at least a part of the MOS transistor functions as at least a part of the diode.
  • the pn junction between the semiconductor well region and the one region functions as a diode.
  • the switch means In the activation process, the switch means is typically turned off so that no current flows between the source region and the drain region. On the other hand, when driving the cold cathode electron-emitting device in which the electron-emitting portion is formed, the switch means is turned on so that a current flows between the source region and the drain region.
  • circuit device of the present invention it is possible to reduce the size of the circuit device while appropriately forming the electron-emitting portion in the electron-emitting device.
  • FIG. 1 is an equivalent circuit diagram of a circuit device according to a first embodiment.
  • 1 is a block diagram schematically showing an electrical configuration of an image display apparatus according to an example of a first embodiment.
  • the activation process which concerns on the Example of 1st Embodiment it is an example of the electric potential signal input into each terminal and each wiring. It is an example of the electric potential signal input into each terminal and each wiring when SED which concerns on the Example of 1st Embodiment is driven.
  • the activation process which concerns on the Example of 2nd Embodiment it is an example of the electric potential signal input into each terminal and each wiring. It is an example of the electric potential signal input into each terminal and each wiring, when HEED which concerns on the Example of 2nd Embodiment is driven.
  • It is sectional drawing which shows the structure of the circuit device which concerns on 3rd Embodiment. It is an equivalent circuit diagram of the circuit device concerning a 3rd embodiment.
  • FIG. 1 is a cross-sectional view showing the configuration of the circuit device according to this embodiment.
  • the circuit device 1 includes an N-type MOS transistor 11, an SED 21, voltage sources 71 and 72, and a switch SW.
  • SED21”, “voltage source 71”, “voltage source 72”, and “switch SW” according to the present embodiment are respectively referred to as “cold cathode electron-emitting device” and “first voltage source” according to the present invention.
  • Second voltage source” and “switch means”.
  • the voltage source 72 is a so-called substrate bias.
  • the N-type MOS transistor 11 is formed in the separation layer 60 provided on the substrate 30.
  • the N-type MOS transistor 11 includes a P-type well region 11w, a substrate bias terminal 11b, a drain region 11d, a source region 11s, and a gate electrode 11g as an example of the “semiconductor well region” according to the present invention. Since the N-type MOS transistor 11 is formed in the isolation layer 60, even if a current flows to the P-type well region 11w via the substrate bias terminal 11b, a current flows to the adjacent N-type MOS transistor. This is very advantageous in practice.
  • the separation layer 60 may be formed, for example, by applying a cavity formed by etching, an insulating film, or a reverse voltage so that no current flows through the substrate 30.
  • the SED 21 includes an electron emission portion 21a and electrodes 211 and 212.
  • the electrode 211 is electrically connected to the drain region 11d through a contact hole h2 formed in the interlayer insulating films 41 to 43.
  • the electrode 212 is electrically connected to the voltage source 71.
  • the “electrode 211” and the “electrode 212” according to the present embodiment are examples of the “one electrode” and the “other electrode” according to the present invention, respectively.
  • the voltage source 72 is electrically connected to the substrate bias terminal 11b through the contact hole h1 formed in the wiring 51 and the interlayer insulating films 41 and 42.
  • the switch SW is electrically connected to the source region 11 s through a contact hole h 3 formed in the wiring 52 and the interlayer insulating films 41 and 42.
  • FIG. 2 is an equivalent circuit diagram of the circuit device according to this embodiment.
  • a forward current flows through the pn junction between the P-type well region 11w and the drain region 11d (that is, current flows from the P-type well region 11w to the drain region 11d).
  • the first potential signal is output from the voltage source 71 and the second potential signal different from the first potential signal is output from the voltage source 72. Accordingly, the potential indicated by the first potential signal is lower than the potential indicated by the second potential signal.
  • the switch SW is turned off so that no current flows between the source region 11s and the drain region 11d.
  • the potential indicated by the potential signal input to the gate electrode 11g may be any value.
  • the pn junction between the P-type well region 11w and the drain region 11d (the portion surrounded by the dotted line a in FIG. 2) functions as a diode. .
  • a predetermined current required for forming the electron emission portion 21a can be obtained at a relatively low voltage.
  • the voltage source 71 starts the third operation.
  • a potential signal is output, and a fourth potential signal is output from the voltage source 72.
  • the potential indicated by the fourth potential signal is typically zero.
  • the potential indicated by the third potential signal is higher than the potential indicated by the fourth potential signal. Note that the potential indicated by the potential signal input to the gate electrode 11 g is higher than the threshold value of the N-type MOS transistor 11.
  • the N-type MOS transistor 11 (the part surrounded by the broken line b in FIG. 2) is caused to function as an N-type MOS transistor. Therefore, by driving the circuit device 1 as described above, the activation processing and driving of the SED 21 can be realized by one N-type MOS transistor 11, which is very advantageous in practice.
  • FIG. 3 is a block diagram schematically showing an electrical configuration of the image display apparatus according to the present embodiment.
  • FF indicates a flip-flop circuit.
  • a potential signal from the voltage source 71 is input to the terminal p1.
  • a potential signal (that is, a potential signal for controlling the N-type MOS transistor 11) input to the gate electrode 11g (see FIG. 1) is input to the terminal p2.
  • a potential signal from the voltage source 72 is input to the terminals p3 and p5.
  • a potential signal for controlling the switch SW is input to the terminals p4 and p6.
  • FIG. 4 is an example of a potential signal input to each terminal and each wiring in the activation process according to this embodiment.
  • FIG. 4 shows potential signals when the activation process is performed on two SEDs 21A and 21B (see FIG. 3) arranged adjacent to each other.
  • periods T1 and T2 in the figure indicate a period during which the activation process is performed on the SED 21A and a period during which the activation process is performed on the SED 21B, respectively.
  • the potential signal input to the wiring y2 (the potential signal input to the electrode 212 in FIG. The potential indicated by the potential signal) is lower than the potential indicated by the potential signal input to the terminal p3 (the potential signal input to the substrate bias terminal 11b in FIG. 1, ie, the second potential signal).
  • the potential signal input to the terminal p4 is set so that no current flows between the source region 11s and the drain region 11d (see FIG. 1).
  • FIG. 5 is an example of a potential signal input to each terminal and each wiring when the SED according to this embodiment is driven.
  • the potential indicated by the potential signal (that is, the third potential signal) input to the wiring y2 is the potential input to the terminal p3. It is higher than the potential indicated by the signal (ie, the fourth potential signal).
  • the potential signal input to the terminal p4 is set so that a current flows between the source region 11s and the drain region 11d.
  • FIG. 6 is a cross-sectional view showing the configuration of the circuit device according to the present embodiment having the same concept as in FIG.
  • the circuit device 2 includes a P-type MOS transistor 12, a HEED 22, voltage sources 71 and 72, and a switch SW.
  • the “HEED 22” according to the present embodiment is another example of the “cold cathode electron-emitting device” according to the present invention.
  • the P-type MOS transistor 12 includes an N-type well region 12w, a substrate bias terminal 12b, a source region 12s, a drain region 12d, and a gate electrode 12g as another example of the “semiconductor well region” according to the present invention. Yes.
  • the HEED 22 includes a lower electrode 221, an upper electrode 222, an electron supply layer 223 made of, for example, amorphous silicon, an insulating film 224 made of, for example, silicon oxide, and a carbon film 225.
  • the “lower electrode 221” and the “upper electrode 222” according to the present embodiment are other examples of the “one electrode” and the “other electrode” according to the present invention, respectively.
  • the vicinity of the recessed portion of the HEED 22 corresponds to the electron emission portion.
  • the lower electrode 221 is electrically connected to the source region 12s through the contact hole h2.
  • the upper electrode 222 is electrically connected to the voltage source 71.
  • the voltage source 72 is electrically connected to the substrate bias terminal 12b through the wiring 51 and the contact hole h1.
  • the switch SW is electrically connected to the drain region 12d through the wiring 52 and the contact hole h3.
  • FIG. 7 is an equivalent circuit diagram of the circuit device according to this embodiment having the same purpose as FIG.
  • a first potential signal is output from the voltage source 71 so that a current flows in a forward direction through the pn junction between the N-type well region 12w and the source region 12s.
  • a second potential signal is output from the voltage source 72. Therefore, the potential indicated by the first potential signal is higher than the potential indicated by the second potential signal.
  • a third potential signal is output from the voltage source 71 so that a current flows between the source region 12s and the drain region 12d, and the voltage source 72 is also supplied.
  • the potential indicated by the third potential signal is greater than zero and less than or equal to the potential indicated by the fourth potential signal. Note that the potential indicated by the potential signal input to the gate electrode 12 g is lower than the threshold value of the P-type MOS transistor 12.
  • FIG. 8 is a block diagram schematically showing an electrical configuration of the image display apparatus according to the present embodiment having the same purpose as FIG.
  • FIG. 9 is an example of a potential signal input to each terminal and each wiring in the activation processing according to the present embodiment having the same meaning as FIG.
  • FIG. 9 shows potential signals when the activation process is performed on two HEEDs 22A and 22B (see FIG. 8) arranged adjacent to each other.
  • periods T1 and T2 in the figure indicate a period during which the HEED 22A is activated and a period during which the HEED 22B is activated.
  • the potential signal input to the wiring y2 (the potential signal input to the upper electrode 222 in FIG.
  • the potential indicated by the one potential signal is higher than the potential indicated by the potential signal input to the terminal p3 (the potential signal input to the substrate bias terminal 12b in FIG. 6, ie, the second potential signal).
  • FIG. 10 is an example of a potential signal input to each terminal and each wiring when the HEED according to the present embodiment, which has the same meaning as FIG. 5, is driven.
  • the potential indicated by the potential signal that is, the third potential signal
  • the potential input to the wiring y2 is the potential input to the terminal p3. It is below the potential indicated by the signal (ie, the fourth potential signal).
  • FIG. 11 is a cross-sectional view showing the configuration of the circuit device according to this embodiment having the same concept as in FIG.
  • the circuit device 3 includes an NPN bipolar transistor 13, an SED 21, voltage sources 71 and 72, and a switch SW.
  • the NPN bipolar transistor 13 includes an N-type well region 13w, a collector region 13c, a base region 13b, and an emitter region 13e.
  • the electrode 211 is electrically connected to the collector region 13c through the contact hole h1.
  • the voltage source 72 is electrically connected to the base region 13b through the wiring 53 and the contact hole h2.
  • the switch SW is electrically connected to the emitter region 13e through the wiring 54 and the contact hole h3.
  • FIG. 12 is an equivalent circuit diagram of the circuit device according to the present embodiment having the same concept as in FIG.
  • a first potential signal is output from the voltage source 71 so that a current flows in the forward direction through the pn junction between the collector region 13c and the base region 13b, and the voltage A second potential signal is output from the source 72. Accordingly, the potential indicated by the first potential signal is lower than the potential indicated by the second potential signal.
  • the switch SW is turned off so that no current flows through the emitter region 13e.
  • the third potential signal is output from the voltage source 71 and the fourth potential is output from the voltage source 72 so that the NPN bipolar transistor 13 operates. A signal is output. Therefore, the potential indicated by the third potential signal is higher than the potential indicated by the fourth potential signal.
  • the switch SW is turned on.
  • FIG. 13 is a block diagram schematically showing an electrical configuration of the image display apparatus according to the present embodiment having the same purpose as FIG.
  • a potential signal from the voltage source 72 (see FIG. 11) is input to the terminal p7.
  • Potential signals from the voltage source 71 (see FIG. 11) are input to the terminals p8 and p10.
  • a potential signal for controlling the switch SW (see FIG. 11) is input to the terminals p9 and p11.
  • FIG. 14 is an example of a potential signal input to each terminal and each wiring in the activation process according to the present embodiment having the same meaning as FIG.
  • the potential signal input to the terminal p8 (the potential signal input to the electrode 212 in FIG. 11). That is, the potential indicated by the first potential signal) is lower than the potential indicated by the potential signal input to the wiring y5 (the potential signal input to the base region 13b in FIG. 11, ie, the second potential signal).
  • the potential signal input to the terminal p9 is set so that no current flows through the emitter region 13e (see FIG. 11).
  • FIG. 15 is an example of a potential signal input to each terminal and each wiring when the SED according to the present embodiment, which has the same meaning as FIG. 5, is driven.
  • the potential indicated by the potential signal input to the terminal p8 (ie, the third potential signal) is the potential input to the wiring y5. It is higher than the potential indicated by the signal (ie, the fourth potential signal).
  • the potential signal input to the terminal p9 is set so that a current flows through the emitter region 13e.
  • circuit device 3 may include a HEED instead of the SED 21.

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Abstract

回路装置の駆動方法は、冷陰極電子放出素子（２１）と、ソース領域（１１ｓ）及びドレイン領域（１１ｄ）の一方の領域が、冷陰極電子放出素子の一の電極（２１１）に電気的に接続されたＭＯＳトランジスタ（１１）と、冷陰極電子放出素子の他の電極（２１２）に電気的に接続された第１電圧源（７１）と、ＭＯＳトランジスタが形成された半導体ウェル領域（１１ｗ）に電気的に接続された第２電圧源（７２）とを備える回路装置の駆動方法である。該回路装置の駆動方法は、冷陰極電子放出素子に電子放出部（２１ａ）が形成される際に、半導体ウェル領域及び前記一方の領域間におけるｐｎ接合部に順方向電流が流れるように、第１電圧源から第１電位信号が出力されると共に、第２電圧源から第１電位信号とは異なる第２電位信号が出力される電子放出部形成工程を備える。

Description

回路装置の駆動方法及び回路装置
　本発明は、例えば高効率電子放出素子（Ｈｉｇｈ　Ｅｆｆｉｃｉｅｎｃｙ　Ｅｌｅｃｔｒｏｎ－Ｅｍｉｓｓｉｏｎ　Ｄｅｖｉｃｅ：ＨＥＥＤ）、表面導電型電子放出素子（Ｓｕｒｆａｃｅ－ｃｏｎｄｕｃｔｉｏｎ　Ｅｌｅｃｔｒｏｎ－ｅｍｉｔｔｅｒ　Ｄｉｓｐｌａｙ：ＳＥＤ）等の電子放出素子に電気的に接続された回路装置を駆動する駆動方法及び回路装置の技術分野に関する。
　この種の駆動方法として、例えば、基板バイアス回路を有する半導体集積回路において、待機モード時に、ＭＯＳトランジスタに基板バイアスを印加して、ＭＯＳトランジスタの閾値を上昇させることによりリーク電流を低減し、動作モード時に、ＭＯＳトランジスタに基板バイアスを印加せずに、ＭＯＳトランジスタの閾値を低下させることにより高速動作を可能にする技術が提案されている（特許文献１及び２参照）。
　或いは、デジタル回路を構成する複数のＭＯＳＦＥＴからなるＭＯＳ回路において、ＭＯＳＦＥＴの動作に影響を与えないことを条件として、ＭＯＳＦＥＴが形成される半導体基板、又は半導体ウェル領域とソース領域間のｐｎ接合が順方向電圧となるように、半導体基板、又は半導体ウェル領域にバックバイアス電圧を印加して、高速動作のために必要なドレイン電流を得る技術が提案されている（特許文献３参照）。
　また、この種の駆動方法が用いられる回路装置の製造方法として、例えば、表面伝導型電子放出素子に電子放出部を形成する際に、表面伝導型電子放出素子に直列に接続されたダイオード素子を介して、電子放出部を形成する通電フォーミング処理を行う製造方法が提案されている（特許文献４参照）。また、この種の駆動方法が用いられる回路装置として、高効率電子放出素子に電気的に接続された、ＭＯＳＦＥＴを含む素子駆動回路が提案されている（特許文献５参照）。
特開平５－１０８１９４号公報 国際公開ＷＯ９７／３２３９９号公報 国際公開ＷＯ００／４５４３７号公報 特開平８－１８０７９９号公報 特開２００５－２２８５５６号公報
　この種の駆動方法が用いられる回路装置により、電子放出素子に電子放出部を形成する際には、該電子放出素子に対して高電圧を印加しなければならない。このため、電子放出部を形成する際に、特許文献１乃至特許文献３、及び特許文献５に開示された駆動用のＭＯＳＦＥＴを介すると、該ＭＯＳＦＥＴの耐電圧を確保するために、微細化又は小型化を図ることが困難になるという技術的問題点がある。或いは、駆動用のＭＯＳＦＥＴの微細化又は小型化に起因して、十分な耐電圧を確保することができず、電子放出部が形成されない可能性があるという技術的問題点がある。他方、特許文献４に開示された技術では、別途ダイオードを形成しなければならないので、小型化を図ることが困難になると共に、製造コストが増加する可能性があるという技術的問題点がある。
　本発明は、例えば上記問題点に鑑みてなされたものであり、電子放出素子に電子放出部を適切に形成しつつ、回路装置の小型化を図ることができる回路装置の駆動方法及び回路装置を提供することを課題とする。
　本発明の回路装置の駆動方法は、上記課題を解決するために、冷陰極電子放出素子と、ソース領域及びドレイン領域のうち一方の領域が、前記冷陰極電子放出素子の一の電極に電気的に接続されたＭＯＳトランジスタと、前記冷陰極電子放出素子の他の電極に電気的に接続された第１電圧源と、前記ＭＯＳトランジスタが形成された半導体ウェル領域に電気的に接続された第２電圧源とを備える回路装置の駆動方法であって、前記冷陰極電子放出素子に電子放出部が形成される際に、前記半導体ウェル領域及び前記一方の領域間におけるｐｎ接合部に順方向電流が流れるように、前記第１電圧源から第１電位信号が出力されると共に、前記第２電圧源から前記第１電位信号とは異なる第２電位信号が出力される電子放出部形成工程を備える。
　本発明の回路装置の駆動方法によれば、回路装置は、例えばＨＥＥＤ、ＳＥＤ等の冷陰極電子放出素子と、ソース領域及びドレイン領域のうち一方の領域が、冷陰極電子放出素子の一の電極に電気的に接続されたＭＯＳトランジスタと、冷陰極電子放出素子の他の電極に電気的に接続された第１電圧源と、ＭＯＳトランジスタが形成された半導体ウェル領域に電気的に接続された第２電圧源とを備える。
　尚、本発明に係る「ＭＯＳトランジスタ」は、例えば高電圧用ＭＯＳトランジスタ、低電圧用ＭＯＳトランジスタ、ＤＤＤ構造ＭＯＳトランジスタ、片側ＬＯＣＯＳ構造ＭＯＳトランジスタ、両側ＬＯＣＯＳ構造ＭＯＳトランジスタ等である。
　冷陰極電子放出素子に電子放出素子を形成する際に、電子放出部形成工程において、半導体ウェル領域及び前記一方の領域間におけるｐｎ接合部に順方向電流が流れるように、第１電圧源から第１電位信号が出力されると共に、第２電圧源から第１電位信号とは異なる第２電位信号が出力される。ここに、「冷陰極電子放出素子に電子放出部が形成される際」とは、冷陰極電子放出素子に電子放出部が形成される時に限らず、形成された電子放出部内部の絶縁体層部分の表面又は内部に存在する導電性の微細構造が成長又は増大させられる時を含んでよい。
　本願発明者の研究によれば、冷陰極電子放出素子の製造プロセスにおいて、冷陰極電子放出素子（厳密には、冷陰極電子放出素子となるべき素子）に対して、冷陰極電子放出素子として機能させるための電子放出部を形成する処理（以降、適宜“活性化処理”と称する）が施される。活性化処理が施される前における電子放出部となるべき部分の電気抵抗は、活性化処理が施された後における電子放出部の電気抵抗より高い（例えば１０倍程度高い）。このため、活性化処理の際に、電子放出部を形成するために必要な所定電流が冷陰極電子放出素子の一の電極及び他の電極間に流れるように、一の電極及び他の電極間に比較的高い電圧を印加しなければならない。他方、電子放出部が形成された後は、電気抵抗が比較的小さくなるので、冷陰極電子放出素子を駆動する際には、一の電極及び他の電極間に比較的低い電圧を印加すればよい。
　従って、冷陰極電子放出素子を駆動するだけであれば、駆動用のＭＯＳトランジスタの微細化又は小型化は可能である。しかしながら、冷陰極電子放出素子に電気的に接続された駆動用のＭＯＳトランジスタを介して活性化処理を行う場合には、駆動用のＭＯＳトランジスタの耐電圧を確保するために、回路装置の微細化又は小型化が困難になる可能性がある。他方、例えばダイオード等、駆動用のＭＯＳトランジスタとは別部材を介して活性化処理を行う場合には、駆動用のＭＯＳトランジスタの微細化又は小型化を図ることは可能であるが、別部材を設けるスペースを確保するために、回路装置の小型化が困難になる可能性があることが判明している。
　しかるに本発明では、冷陰極電子放出素子に電子放出部を形成する際に、半導体ウェル領域及び前記一方の領域間におけるｐｎ接合部に順方向電流が流れるように、第１電圧源から第１電位信号が出力されると共に、第２電圧源から第１電位信号とは異なる第２電位信号が出力される。即ち、本発明では、活性化処理の際に、半導体ウェル領域及び前記一方の領域間におけるｐｎ接合部を、ダイオードとして機能させている。このため、活性化処理において、電子放出部を形成するために必要な所定電流を、比較的低電圧で得ることができると共に、ＭＯＳトランジスタの微細化又は小型化を図ることができる。
　尚、ＭＯＳトランジスタのソース領域及びドレイン領域のうち他方の領域には、例えばスイッチング素子が電気的に接続されている。活性化処理の際、スイッチング素子は、典型的には、ソース領域及びドレイン領域間に電流が流れないようにオフ状態とされている。
　電子放出部が形成された冷陰極電子放出素子を駆動する際には、ＭＯＳトランジスタのソース領域及びドレイン領域間に、所定の電流が流れるように、第１電圧源及び第２電圧源の各々から所定の電位信号が出力される。
　以上の結果、本発明の回路装置の駆動方法によれば、電子放出素子に電子放出部を適切に形成しつつ、回路装置の小型化を図ることができる。
　本発明の回路装置の駆動方法の一態様では、前記電子放出部が形成された冷陰極電子放出素子を駆動する際に、前記ソース領域及び前記ドレイン領域間に電流が流れるように、前記第１電圧源から第３電位信号が出力されると共に、前記第２電圧源から第４電位信号が出力される駆動工程を更に備える。
　この態様によれば、電子放出部が形成された冷陰極電子放出素子を駆動する際に、駆動工程において、ソース領域及びドレイン領域間に電流が流れるように、第１電圧源から第３電位信号が出力されると共に、第２電圧源から第４電位信号が出力される。これにより、ＭＯＳトランジスタが、スイッチング素子として機能し、冷陰極電子放出素子から適切に電子ビームが放出されることとなる。この結果、例えば高品質な表示画像を表示可能な表示装置等を実現することができ、実用上非常に有利である。
　本発明の回路装置の駆動方法の他の態様では、前記冷陰極電子放出素子は、表面導電型電子放出素子であり、前記ＭＯＳトランジスタは、Ｎ型ＭＯＳトランジスタである。
　この態様によれば、ＭＯＳトランジスタは、Ｎ型ＭＯＳトランジスタであるので、活性化処理の際に、第１電位信号により示される電位は、第２電位信号により示される電位よりも低くなる。他方、冷陰極電子放出素子を駆動する際には、第３電位信号により示される電位は、第４電位信号により示される電位より高くなる。
　本発明の回路装置の駆動方法の他の態様では、前記冷陰極電子放出素子は、高効率電子放出素子であり、前記ＭＯＳトランジスタは、Ｐ型ＭＯＳトランジスタである。
　この態様によれば、ＭＯＳトランジスタは、Ｐ型ＭＯＳトランジスタであるので、活性化処理の際に、第１電位信号により示される電位は、第２電位信号により示される電位よりも高くなる。他方、冷陰極電子放出素子を駆動する際には、第３電位信号により示される電位は、第４電位信号により示される電位以下となる。
　本発明の回路装置は、上記課題を解決するために、冷陰極電子放出素子と、ソース領域及びドレイン領域のうち一方の領域が、前記冷陰極電子放出素子の一の電極に電気的に接続されたＭＯＳトランジスタと、前記冷陰極電子放出素子の他の電極に電気的に接続された第１電圧源と、前記ＭＯＳトランジスタが形成された半導体ウェル領域に電気的に接続された第２電圧源と、前記ソース領域及び前記ドレイン領域のうち他方の領域に電気的に接続されたスイッチ手段とを備え、前記ＭＯＳトランジスタの少なくとも一部は、前記冷陰極電子放出素子に電子放出部が形成される際に、ダイオードの少なくとも一部として機能する。
　本発明の回路装置によれば、例えばＨＥＥＤ、ＳＥＤ等の冷陰極電子放出素子に電気放出部が形成される際に、ＭＯＳトランジスタの少なくとも一部が、ダイオードの少なくとも一部として機能する。例えば、半導体ウェル領域及び前記一方の領域間におけるｐｎ接合部がダイオードとして機能する。このため、活性化処理において、電子放出部を形成するために必要な所定電流を、比較的低電圧で得ることができると共に、ＭＯＳトランジスタの微細化又は小型化を図ることができる。
　尚、活性化処理の際、スイッチ手段は、典型的には、ソース領域及びドレイン領域間に電流が流れないようにオフ状態とされる。他方、電子放出部が形成された冷陰極電子放出素子を駆動する際、スイッチ手段は、ソース領域及びドレイン領域間に電流が流れるように、オン状態とされる。
　以上の結果、本発明の回路装置によれば、電子放出素子に電子放出部を適切に形成しつつ、回路装置の小型化を図ることができる。
　本発明の作用及びその他の利得は次に説明する実施するための最良の形態から明らかにされよう。
第１実施形態に係る回路装置の構成を示す断面図である。 第１実施形態に係る回路装置の等価回路図である。 第１実施形態の実施例に係る画像表示装置の電気的な構成を概略的に示すブロック図である。 第１実施形態の実施例に係る活性化処理において、各端子及び各配線に入力される電位信号の一例である。 第１実施形態の実施例に係るＳＥＤが駆動される際に、各端子及び各配線に入力される電位信号の一例である。 第２実施形態に係る回路装置の構成を示す断面図である。 第２実施形態に係る回路装置の等価回路図である。 第２実施形態の実施例に係る画像表示装置の電気的な構成を概略的に示すブロック図である。 第２実施形態の実施例に係る活性化処理において、各端子及び各配線に入力される電位信号の一例である。 第２実施形態の実施例に係るＨＥＥＤが駆動される際に、各端子及び各配線に入力される電位信号の一例である。 第３実施形態に係る回路装置の構成を示す断面図である。 第３実施形態に係る回路装置の等価回路図である。 第３実施形態の実施例に係る画像表示装置の電気的な構成を概略的に示すブロック図である。 第３実施形態の実施例に係る活性化処理において、各端子及び各配線に入力される電位信号の一例である。 第３実施形態の実施例に係るＳＥＤが駆動される際に、各端子及び各配線に入力される電位信号の一例である。
符号の説明
　１、２、３…回路装置
　１１…Ｎ型ＭＯＳトランジスタ
　１２…Ｐ型ＭＯＳトランジスタ
　１３…ＮＰＮバイポーラトランジスタ
　２１…ＳＥＤ
　２２…ＨＥＥＤ
　３０…基板
　４１、４２、４３…層間絶縁膜
　５１、５２、５３、５４…配線
　６０…分離層
　７１、７２…電圧源
　ＳＷ…スイッチ
　以下、本発明の回路装置の駆動方法に係る実施形態を図面に基づいて説明する。尚、以下の図では、各層・各部材を図面上で認識可能な程度の大きさとするため、該各層・各部材ごとに縮尺を異ならしめてある。
　＜第１実施形態＞
　本発明に係る回路装置の駆動方法の第１実施形態について、図１及び図２を参照して説明する。
　先ず、本実施形態に係る回路装置の構成について、図１を参照して説明する。ここに、図１は、本実施形態に係る回路装置の構成を示す断面図である。
　図１において、回路装置１は、Ｎ型ＭＯＳトランジスタ１１、ＳＥＤ２１、電圧源７１及び７２、並びにスイッチＳＷを備えて構成されている。ここに、本実施形態に係る「ＳＥＤ２１」、「電圧源７１」、「電圧源７２」及び「スイッチＳＷ」は、夫々、本発明に係る「冷陰極電子放出素子」、「第１電圧源」、「第２電圧源」及び「スイッチ手段」の一例である。尚、電圧源７２は、所謂基板バイアスである。
　Ｎ型ＭＯＳトランジスタ１１は、基板３０に設けられた分離層６０内に形成されている。Ｎ型ＭＯＳトランジスタ１１は、本発明に係る「半導体ウェル領域」の一例としてのＰ型ウェル領域１１ｗ、基板バイアス端子１１ｂ、ドレイン領域１１ｄ、ソース領域１１ｓ及びゲート電極１１ｇを備えて構成されている。尚、Ｎ型ＭＯＳトランジスタ１１が分離層６０内に形成されることにより、基板バイアス端子１１ｂを介してＰ型ウェル領域１１ｗに電流を流しても、隣接するＮ型ＭＯＳトランジスタに電流が流れてしまうことを防止することができ、実用上非常に有利である。尚、分離層６０は、例えばエッチングにより形成された空洞、絶縁膜、逆方向電圧を印加して電流が基板３０に流れないようにする等により形成すればよい。
　ＳＥＤ２１は、電子放出部２１ａ、並びに電極２１１及び２１２を備えて構成されている。電極２１１は、層間絶縁膜４１乃至４３に形成されたコンタクトホールｈ２を介して、ドレイン領域１１ｄに電気的に接続されている。電極２１２は、電圧源７１に電気的に接続されている。ここに、本実施形態に係る「電極２１１」及び「電極２１２」は、夫々、本発明に係る「一の電極」及び「他の電極」の一例である。
　電圧源７２は、配線５１並びに層間絶縁膜４１及び４２に形成されたコンタクトホールｈ１を介して基板バイアス端子１１ｂに電気的に接続されている。スイッチＳＷは、配線５２並びに層間絶縁膜４１及び４２に形成されたコンタクトホールｈ３を介してソース領域１１ｓに電気的に接続されている。
　次に、以上のように構成された回路装置１の駆動方法について、図２を参照して説明する。ここに、図２は、本実施形態に係る回路装置の等価回路図である。
　ＳＥＤ２１に電子放出部２１ａを形成する際には、Ｐ型ウェル領域１１ｗ及びドレイン領域１１ｄ間におけるｐｎ接合部に順方向電流が流れるように（即ち、Ｐ型ウェル領域１１ｗからドレイン領域１１ｄに電流が流れるように）、電圧源７１から第１電位信号が出力されると共に、電圧源７２から第１電位信号とは異なる第２電位信号が出力される。従って、第１電位信号により示される電位は、第２電位信号により示される電位より低い。尚、この際、ソース領域１１ｓ及びドレイン領域１１ｄ間に電流が流れないように、スイッチＳＷはオフ状態とされる。また、ゲート電極１１ｇに入力される電位信号により示される電位は、どのような値でもよい。
　このように、本実施形態では、活性化処理の際に、Ｐ型ウェル領域１１ｗ及びドレイン領域１１ｄ間におけるｐｎ接合部（図２中の点線ａで囲われた部分）をダイオードとして機能させている。このため、活性化処理において、電子放出部２１ａを形成するために必要な所定電流を、比較的低電圧で得ることができる。
　他方、電子放出部２１ａが形成されたＳＥＤ２１が駆動される際には、ソース領域１１ｓ及びドレイン領域１１ｄ間に電流が流れるように、スイッチＳＷがオン状態とされた後に、電圧源７１から第３電位信号が出力されると共に、電圧源７２から第４電位信号が出力される。この際、第４電位信号により示される電位は、典型的には、ゼロである。第３電位信号により示される電位は、第４電位信号により示される電位より高い。尚、ゲート電極１１ｇに入力される電位信号により示される電位は、Ｎ型ＭＯＳトランジスタ１１の閾値よりも高い電位である。
　このように、本実施形態では、ＳＥＤ２１を駆動する際に、Ｎ型ＭＯＳトランジスタ１１（図２中の破線ｂで囲われた部分）をＮ型ＭＯＳトランジスタとして機能させている。従って、上述の如く回路装置１を駆動させることにより、ＳＥＤ２１の活性化処理と駆動とを一つのＮ型ＭＯＳトランジスタ１１により実現することができ、実用上非常に有利である。
　（実施例）
　次に、本実施形態に係る回路装置を、画像表示装置に適用した実施例について、図３乃至図５を参照して説明する。ここに、図３は、本実施例に係る画像表示装置の電気的な構成を概略的に示すブロック図である。尚、図中の「ＦＦ」は、フリップフロップ回路を示している。
　図３において、端子ｐ１には、電圧源７１（図１参照）からの電位信号が入力される。端子ｐ２には、ゲート電極１１ｇ（図１参照）に入力される電位信号（即ち、Ｎ型ＭＯＳトランジスタ１１の制御用の電位信号）が入力される。端子ｐ３及びｐ５には、電圧源７２（図１参照）からの電位信号が入力される。端子ｐ４及び端子ｐ６には、スイッチＳＷ（図１参照）の制御用の電位信号が入力される。
　次に、当該画像表示装置において、ＳＥＤ２１に活性化処理が施される際の電位信号について、図４を参照して説明する。ここに、図４は、本実施例に係る活性化処理において、各端子及び各配線に入力される電位信号の一例である。尚、図４では、相互に隣接して配置された二つのＳＥＤ２１Ａ及び２１Ｂ（図３参照）に活性化処理を施す際の電位信号を示している。また、図中の期間Ｔ１及びＴ２は、夫々、ＳＥＤ２１Ａに活性化処理を施す期間及びＳＥＤ２１Ｂに活性化処理を施す期間を示している。
　図４に示すように、ＳＥＤ２１Ａに活性化処理が施される場合（図中の期間Ｔ１）、配線ｙ２に入力される電位信号（図１における電極２１２に入力される電位信号、即ち、第１電位信号）により示される電位は、端子ｐ３に入力される電位信号（図１における基板バイアス端子１１ｂに入力される電位信号、即ち、第２電位信号）により示される電位より低い。尚、端子ｐ４に入力される電位信号は、ソース領域１１ｓ及びドレイン領域１１ｄ（図１参照）間に電流が流れないように設定されている。
　次に、電子放出部２１ａ（図１参照）が形成されたＳＥＤが駆動される際の電位信号について、図５を参照して説明する。ここに、図５は、本実施例に係るＳＥＤが駆動される際に、各端子及び各配線に入力される電位信号の一例である。
　図５に示すように、ＳＥＤ２１Ａが駆動される場合（図中の期間Ｔ１）、配線ｙ２に入力される電位信号（即ち、第３電位信号）により示される電位は、端子ｐ３に入力される電位信号（即ち、第４電位信号）により示される電位より高い。尚、端子ｐ４に入力される電位信号は、ソース領域１１ｓ及びドレイン領域１１ｄ間に電流が流れるように設定されている。
　＜第２実施形態＞
　次に、本発明の回路装置の駆動方法に係る第２実施形態を、図６及び図７を参照して説明する。第２実施形態では、冷陰極電子放出素子の種類及びＭＯＳトランジスタの種類が異なる以外は、第１実施形態と同様である。よって、第２実施形態について、第１実施形態と重複する説明を省略すると共に、図面上における共通箇所には同一符号を付して示し、基本的に異なる点についてのみ、図６及び図７を参照して説明する。ここに、図６は、図１と同趣旨の、本実施形態に係る回路装置の構成を示す断面図である。
　図６において、回路装置２は、Ｐ型ＭＯＳトランジスタ１２、ＨＥＥＤ２２、電圧源７１及び７２、並びにスイッチＳＷを備えて構成されている。ここに、本実施形態に係る「ＨＥＥＤ２２」は、本発明に係る「冷陰極電子放出素子」の他の例である。
　Ｐ型ＭＯＳトランジスタ１２は、本発明に係る「半導体ウェル領域」の他の例としてのＮ型ウェル領域１２ｗ、基板バイアス端子１２ｂ、ソース領域１２ｓ、ドレイン領域１２ｄ及びゲート電極１２ｇを備えて構成されている。
　ＨＥＥＤ２２は、下部電極２２１、上部電極２２２、例えば非晶質シリコン等からなる電子供給層２２３、例えば酸化シリコン等からなる絶縁膜２２４及び炭素膜２２５を備えて構成されている。ここに、本実施形態に係る「下部電極２２１」及び「上部電極２２２」は、夫々、本発明に係る「一の電極」及び「他の電極」の他の例である。尚、ＨＥＥＤ２２のうち窪んでいる部分近傍が電子放出部に相当する。
　下部電極２２１は、コンタクトホールｈ２を介してソース領域１２ｓに電気的に接続されている。上部電極２２２は、電圧源７１に電気的に接続されている。電圧源７２は、配線５１並びにコンタクトホールｈ１を介して基板バイアス端子１２ｂに電気的に接続されている。スイッチＳＷは、配線５２及びコンタクトホールｈ３を介してドレイン領域１２ｄに電気的に接続されている。
　次に、以上のように構成された回路装置２の駆動方法について、図７を参照して説明する。ここに、図７は、図２と同趣旨の、本実施形態に係る回路装置の等価回路図である。
　ＨＥＥＤ２２に電子放出部を形成する際には、Ｎ型ウェル領域１２ｗ及びソース領域１２ｓ間におけるｐｎ接合部に順方向に電流が流れるように、電圧源７１から第１電位信号が出力されると共に、電圧源７２から第２電位信号が出力される。従って、第１電位信号により示される電位は、第２電位信号により示される電位より高い。
　他方、電子放出部が形成されたＨＥＥＤ２２が駆動される際には、ソース領域１２ｓ及びドレイン領域１２ｄ間に電流が流れるように、電圧源７１から第３電位信号が出力されると共に、電圧源７２から第４電位信号が出力される。この際、第３電位信号により示される電位は、ゼロより大きく、第４電位信号により示される電位以下である。尚、ゲート電極１２ｇに入力される電位信号により示される電位は、Ｐ型ＭＯＳトランジスタ１２の閾値よりも低い電位である。
　（実施例）
　次に、本実施形態に係る回路装置を、画像表示装置に適用した実施例について、図８乃至図１０を参照して説明する。ここに、図８は、図３と同趣旨の、本実施例に係る画像表示装置の電気的な構成を概略的に示すブロック図である。
　次に、当該画像表示装置において、ＨＥＥＤ２２に活性化処理が施される際の電位信号について、図９を参照して説明する。ここに、図９は、図４と同趣旨の、本実施例に係る活性化処理において、各端子及び各配線に入力される電位信号の一例である。尚、図９では、相互に隣接して配置された二つのＨＥＥＤ２２Ａ及び２２Ｂ（図８参照）に活性化処理を施す際の電位信号を示している。また、図中の期間Ｔ１及びＴ２は、夫々、ＨＥＥＤ２２Ａに活性化処理を施す期間及びＨＥＥＤ２２Ｂに活性化処理を施す期間を示している。
　図９に示すように、ＨＥＥＤ２２Ａに活性化処理が施される場合（図中の期間Ｔ１）、配線ｙ２に入力される電位信号（図６における上部電極２２２に入力される電位信号、即ち、第１電位信号）により示される電位は、端子ｐ３に入力される電位信号（図６における基板バイアス端子１２ｂに入力される電位信号、即ち、第２電位信号）により示される電位より高い。
　次に、電子放出部が形成されたＨＥＥＤ２２が駆動される際の電位信号について、図１０を参照して説明する。ここに、図１０は、図５と同趣旨の、本実施例に係るＨＥＥＤが駆動される際に、各端子及び各配線に入力される電位信号の一例である。
　図１０に示すように、ＨＥＥＤ２２Ａが駆動される場合（図中の期間Ｔ１）、配線ｙ２に入力される電位信号（即ち、第３電位信号）により示される電位は、端子ｐ３に入力される電位信号（即ち、第４電位信号）により示される電位以下である。
　＜第３実施形態＞
　次に、本発明の回路装置の駆動方法に係る第３実施形態を、図１１及び図１２を参照して説明する。第３実施形態では、トランジスタの種類が異なる以外は、第１実施形態と同様である。よって、第３実施形態について、第１実施形態と重複する説明を省略すると共に、図面上における共通箇所には同一符号を付して示し、基本的に異なる点についてのみ、図１１及び図１２を参照して説明する。ここに、図１１は、図１と同趣旨の、本実施形態に係る回路装置の構成を示す断面図である。
　図１１において、回路装置３は、ＮＰＮバイポーラトランジスタ１３、ＳＥＤ２１、電圧源７１及び７２、並びにスイッチＳＷを備えて構成されている。ＮＰＮバイポーラトランジスタ１３は、Ｎ型ウェル領域１３ｗ、コレクタ領域１３ｃ、ベース領域１３ｂ及びエミッタ領域１３ｅを備えて構成されている。
　電極２１１は、コンタクトホールｈ１を介してコレクタ領域１３ｃに電気的に接続されている。電圧源７２は、配線５３及びコンタクトホールｈ２を介してベース領域１３ｂに電気的に接続されている。スイッチＳＷは、配線５４及びコンタクトホールｈ３を介してエミッタ領域１３ｅに電気的に接続されている。
　次に、以上にように構成された回路装置３の駆動方法について、図１２を参照して説明する。ここに、図１２は、図２と同趣旨の、本実施形態に係る回路装置の等価回路図である。
　ＳＥＤ２１に電子放出部２１ａを形成する際には、コレクタ領域１３ｃ及びベース領域１３ｂ間におけるｐｎ接合部に順方向に電流が流れるように、電圧源７１から第１電位信号が出力されると共に、電圧源７２から第２電位信号が出力される。従って、第１電位信号により示される電位は、第２電位信号により示される電位より低い。尚、エミッタ領域１３ｅに電流が流れないように、スイッチＳＷはオフ状態とされる。
　他方、電子放出部２１ａが形成されたＳＥＤ２１が駆動される際には、ＮＰＮバイポーラトランジスタ１３が動作するように、電圧源７１から第３電位信号が出力されると共に、電圧源７２から第４電位信号が出力される。従って、第３電位信号により示される電位は、第４電位信号により示される電位より高い。尚、スイッチＳＷはオン状態とされる。
　（実施例）
　次に、本実施形態に係る回路装置を、画像表示装置に適用した実施例について、図１３乃至図１５を参照して説明する。ここに、図１３は、図３と同趣旨の、本実施例に係る画像表示装置の電気的な構成を概略的に示すブロック図である。
　図１３において、端子ｐ７には、電圧源７２（図１１参照）からの電位信号が入力される。端子ｐ８及びｐ１０には、電圧源７１（図１１参照）からの電位信号が入力される。端子ｐ９及びｐ１１には、スイッチＳＷ（図１１参照）の制御用の電位信号が入力される。
　次に、当該画像表示装置において、ＳＥＤ２１に活性化処理が施される際の電位信号について、図１４を参照して説明する。ここに、図１４は、図４と同趣旨の、本実施例に係る活性化処理において、各端子及び各配線に入力される電位信号の一例である。
　図１４に示すように、ＳＥＤ２１Ａ（図１３参照）に活性化処理が施される場合（図中の期間Ｔ１）、端子ｐ８に入力される電位信号（図１１における電極２１２に入力される電位信号、即ち、第１電位信号）により示される電位は、配線ｙ５に入力される電位信号（図１１におけるベース領域１３ｂに入力される電位信号、即ち、第２電位信号）により示される電位より低い。尚、端子ｐ９に入力される電位信号は、エミッタ領域１３ｅ（図１１参照）に電流が流れないように設定されている。
　次に、電子放出部２１ａ（図１１参照）が形成されたＳＥＤが駆動される際の電位信号について、図１５を参照して説明する。ここに、図１５は、図５と同趣旨の、本実施例に係るＳＥＤが駆動される際に、各端子及び各配線に入力される電位信号の一例である。
　図１５に示すように、ＳＥＤ２１Ａが駆動される場合（図中の期間Ｔ１）、端子ｐ８に入力される電位信号（即ち、第３電位信号）により示される電位は、配線ｙ５に入力される電位信号（即ち、第４電位信号）により示される電位より高い。尚、端子ｐ９に入力される電位信号は、エミッタ領域１３ｅに電流が流れるように設定されている。
　尚、本実施形態に係る回路装置３は、ＳＥＤ２１に代えて、ＨＥＥＤを備えていてもよい。
　本発明は、上述した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う回路装置の駆動方法及び回路装置もまた本発明の技術的範囲に含まれるものである。

Claims (5)

  1. 　冷陰極電子放出素子と、ソース領域及びドレイン領域のうち一方の領域が、前記冷陰極電子放出素子の一の電極に電気的に接続されたＭＯＳトランジスタと、前記冷陰極電子放出素子の他の電極に電気的に接続された第１電圧源と、前記ＭＯＳトランジスタが形成された半導体ウェル領域に電気的に接続された第２電圧源とを備える回路装置の駆動方法であって、
    　前記冷陰極電子放出素子に電子放出部が形成される際に、前記半導体ウェル領域及び前記一方の領域間におけるｐｎ接合部に順方向電流が流れるように、前記第１電圧源から第１電位信号が出力されると共に、前記第２電圧源から前記第１電位信号とは異なる第２電位信号が出力される電子放出部形成工程を備える回路装置の駆動方法。
  2. 　前記電子放出部が形成された冷陰極電子放出素子を駆動する際に、前記ソース領域及び前記ドレイン領域間に電流が流れるように、前記第１電圧源から第３電位信号が出力されると共に、前記第２電圧源から第４電位信号が出力される駆動工程を更に備えることを特徴とする請求の範囲第１項に記載の回路装置の駆動方法。
  3. 　前記冷陰極電子放出素子は、表面導電型電子放出素子であり、
    　前記ＭＯＳトランジスタは、Ｎ型ＭＯＳトランジスタである
    　ことを特徴とする請求の範囲第１項に記載の回路装置の駆動方法。
  4. 　前記冷陰極電子放出素子は、高効率電子放出素子であり、
    　前記ＭＯＳトランジスタは、Ｐ型ＭＯＳトランジスタである
    　ことを特徴とする請求の範囲第１項に記載の回路装置の駆動方法。
  5. 　冷陰極電子放出素子と、
    　ソース領域及びドレイン領域のうち一方の領域が、前記冷陰極電子放出素子の一の電極に電気的に接続されたＭＯＳトランジスタと、
    　前記冷陰極電子放出素子の他の電極に電気的に接続された第１電圧源と、
    　前記ＭＯＳトランジスタが形成された半導体ウェル領域に電気的に接続された第２電圧源と、
    　前記ソース領域及び前記ドレイン領域のうち他方の領域に電気的に接続されたスイッチ手段と
    　を備え、
    　前記ＭＯＳトランジスタの少なくとも一部は、前記冷陰極電子放出素子に電子放出部が形成される際に、ダイオードの少なくとも一部として機能する
    　ことを特徴とする回路装置。
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