JP2707964B2

JP2707964B2 - 電界放出素子を用いた表示装置

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Publication number: JP2707964B2
Application number: JP34561293A
Authority: JP
Inventors: 洋一小堀; 功二小野高; 勝弥平賀
Original assignee: Futaba Corp
Current assignee: Futaba Corp
Priority date: 1993-12-22
Filing date: 1993-12-22
Publication date: 1998-02-04
Anticipated expiration: 2013-02-04
Also published as: JPH07181920A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコールドカソードとして
知られている電界放出カソードを用いた表示装置に関す
るものである。

【０００２】

【従来の技術】金属または半導体表面の印加電界を１０
⁹ ［Ｖ／ｍ］程度にすると、トンネル効果により電子が
障壁を通過して、常温でも真空中に電子放出が行われる
ようになる。これを電界放出（Field Emission）と呼
び、このような原理で電子を放出するカソードを電界放
出カソード（Field Emission Cathode）（以下、ＦＥＣ
という）と呼んでいる。近年、半導体加工技術を駆使し
て、ミクロンサイズの電界放出カソードからなる面放出
型の電界放出カソードを作製することが可能となってお
り、電界放出カソードを基板上に多数個形成したもの
は、その各エミッタから放出された電子を蛍光面に照射
することによってフラットな表示装置や各種の電子装置
を構成する素子として期待されている。

【０００３】このような電界放出素子の製造方法の１つ
はスピントの開発した回転斜め蒸着方法（米国特許３７
８９４７１号明細書）であり、他の方法としてはシリコ
ン単結晶板の選択エッチング法に基づくものがある。前
者は陰極チップ材料をほぼ自由に選択できるという特徴
があり、後者は現在の半導体微細加工がそのまま適用で
きるという特徴を有する。

【０００４】スピント（SPINDT）法によって製造された
ＦＥＣを図１４（ａ）（ｂ）に示す。図１４（ａ）のＦ
ＥＣは、ガラス等の基板１００の上にカソード電極とな
る薄膜導体層１０１が蒸着により形成されており、さら
にその上に不純物をドープしたＳｉを成膜して抵抗層１
０２が形成され、さらにＳｉＯ₂ によって絶縁層１０３
が形成されている。そして、その上にゲート電極層１０
４となるＮｂが蒸着される。絶縁層１０３及びゲート電
極層１０４にはホール１１４が設けられ、このような基
板のホール１１４側にエミッタ材料であるＭｏを正蒸着
によって堆積させることによって、抵抗層１０２の上に
コーン状のエミッタ１１５が形成されている。

【０００５】このようなＦＥＣはコーン状のエミッタ１
１５とゲート電極層１０４との距離をサブミクロンとす
ることができるため、エミッタ１１５とゲート電極層１
０４間に僅か数十ボルトの電圧を印加することにより、
エミッタ１１５から電子を放出させることができる。

【０００６】また、図１４（ｂ）は３極管構造のＦＥＣ
を示し、これはゲート電極層１０４の上にもう１つ絶縁
層１０７を設け、その上に第２のゲート電極１０８を積
層したものである。この第２のゲート電極１０８はエミ
ッタから引き出された電子を集束させるための役割をな
すことになる。

【０００７】この図１４（ａ）（ｂ）のようなＦＥＣを
用いることで表示装置を構成することができ、例えば図
１４（ｂ）を用いた表示装置は図１５のように構成され
る。即ち、上記のＦＥＣがアレイ状に多数個形成されて
いる基板の上方に蛍光体材料が付着されているアノード
基板１１６を配置する。そして、第１ゲート１０４に対
して制御電圧Ｖ_G1、第２ゲート１０８に集束動作のため
の電圧Ｖ_G2を、またアノード電圧Ｖ_A を印加することに
より、エミッタ１１５から放出された電子によって蛍光
体を発光させることができ、表示装置とすることができ
る。

【０００８】

【発明が解決しようとする課題】ところで、このような
ＦＥＣを用いた表示装置は、一般に図１６のように構成
されることになる。１２０は表示コントローラ、１２１
はカソード側ドライバ、１２２はゲート側ドライバ、１
２３は画素数がｎ×ｍの表示領域部を示し、表示コント
ローラ１２０は垂直走査タイミングをカソード側ドライ
バ１２１に与えてカソードＣ₁ 〜Ｃ_n に対して順次走査
電圧の印加を実行させる。またゲート側ドライバ１２２
に対しては表示データに応じて各ゲートＧ₁ 〜Ｇ_m にデ
ータ電圧が印加されていくようにする。

【０００９】表示領域部１２３の各画素は図１５のよう
に構成されており、したがって走査されているカソード
ラインにおける画素（ＦＥＣ）ではデータに応じて印加
されているゲート電圧に応じてアノード１１６に対して
電子放出動作が行なわれ、表示動作が実行されることに
なる。

【００１０】ところが、ＦＥＣによる表示領域部１２３
は、ＴＴＬレベルの電圧（５Ｖ）では動作しない。つま
り表示コントローラ１２０からの電圧レベルをそのまま
与えても表示は実行されない。

【００１１】そこで、カソード側ドライバ１２１及びゲ
ート側ドライバ１２２にはＴＴＬレベルの電圧をＦＥＣ
動作電圧に変換するための電圧レベル変換部が設けられ
ていた。つまり、カソードＣ₁ 〜Ｃ_n 及びゲートＧ₁ 〜
Ｇ_m のそれぞれに対応してｎ×ｍ個の電圧レベル変換部
が必要であった。さらに、このようなカソード側ドライ
バ１２１及びゲート側ドライバ１２２は表示領域部１２
３とは別体の装置部として構成される。

【００１２】従って、従来のＦＥＣを用いた表示装置で
は、まずカソード側ドライバ１２１及びゲート側ドライ
バ１２２が別体部品であることによる表示装置の大型化
及びコストアップが生じているとともに、さらにカソー
ド側ドライバ１２１及びゲート側ドライバ１２２はそれ
ぞれｎ又はｍ個の電圧レベル変換部を設けるために回路
の複雑化及び大型化が生じ、コストを下げることをより
困難にしているという問題があった。

【００１３】

【課題を解決するための手段】本発明はこのような問題
点に鑑みて、ＦＥＣを用いた表示装置において大幅な回
路構成の簡略化及びコストダウンを促進する技術を提供
するものである。

【００１４】このため、少なくともカソードとゲート電
極（第１ゲート、又は第１ゲートと第２ゲート）を有す
る電界放出素子（ＦＥＣ）を複数単位有し、各電界放出
素子がアノード電極に対して電界放出を行なうことで１
画素を形成する画素部が縦及び横方向にｎ×ｍ個配され
てなる表示領域部と、表示領域部において表示動作を実
行させるためｎ個のカソード及びｍ個のゲート電極に対
してドライブ信号を供給するカソードドライバ及びゲー
トドライバを有し、このカソードドライバ及び／又はゲ
ートドライバは、カソードと制御電極（第１ゲート）と
集束電極（第２ゲート）を有する電界放出素子（ＦＥ
Ｃ）が制御電極への印加電圧に応じてカソードから集束
電極に対して電界放出を行なう動作によるスイッチ素子
を用いて形成される論理回路を用いて形成されているよ
うにする。

【００１５】また、少なくともカソードとゲート電極
（第１ゲート、又は第１ゲートと第２ゲート）を有する
電界放出素子（ＦＥＣ）を複数単位有し、各電界放出素
子がアノード電極に対して電界放出を行なうことで１画
素を形成する画素部と、カソードと制御電極（第１ゲー
ト）と集束電極（第２ゲート）を有する電界放出素子
（ＦＥＣ）が制御電極への印加電圧に応じてカソードか
ら集束電極に対して電界放出を行なう動作によるスイッ
チ素子を用いて形成されるデータ保持部が１つの画素部
に対応して形成され、画素部はデータ保持部の記憶デー
タが供給されて電界放出動作が制御されるようなされる
とともに、画素部と前記データ保持部が縦及び横方向に
ｎ×ｍ個配されて表示領域部が形成されるようにする。
そして、表示領域部において表示動作を実行させるため
ｎ個のカソード及びｍ個のゲート電極に対してドライブ
信号を供給するために設けられるカソードドライバ及び
ゲートドライバは、カソードと制御電極（第１ゲート）
と集束電極（第２ゲート）を有する電界放出素子（ＦＥ
Ｃ）が制御電極への印加電圧に応じてカソードから集束
電極に対して電界放出を行なう動作によるスイッチ素子
を用いて形成される論理回路を用いて形成されているよ
うにする。

【００１６】そして、これらの構成において、カソード
ドライバ及び／又はゲートドライバは、表示領域部と同
一基板上に形成する。

【００１７】

【作用】いわゆる３極管構造のＦＥＣでは、制御電極
（第１ゲート）への電圧印加に応じてカソードから放出
された電子を集束電極（第２ゲート）に飛ばせ、カソー
ド−集束電極間に電流を流すことができる。例えば図１
２に示すように第１ゲート−カソード間の電圧Ｖ_G1が或
るしきい値電圧Ｖ_THを越えると、第２ゲート電流Ｉａが
流れることになる。この特性を利用して、ＦＥＣ素子を
スイッチ素子として用いた電子回路を構成することがで
きる。

【００１８】そこでＦＥＣ素子を用いた論理素子によ
り、カソードドライバ、ゲートドライバを形成できる。
そして、この場合、ＴＴＬレベルからＦＥＣ駆動レベル
までの電圧レベル変換はカソードドライバ、ゲートドラ
イバへの入力信号ラインにおいて実行されるように構成
されることになり、つまり、電圧レベル変換部はカソー
ドドライバ、ゲートドライバへの入力ライン数に応じた
少数だけ設ければよいことになる（表示領域部の画素サ
イズに応じたｎ×ｍ個の電圧レベル変換部は必要なくな
る）。

【００１９】そしてさらに、カソードドライバ、ゲート
ドライバをＦＥＣを用いて形成することで、カソードド
ライバ、ゲートドライバを表示領域部と一体的に同一基
板上に構成することができ、回路構成は著しく簡略化さ
れる。

【００２０】また、同様にＦＥＣをスイッチ素子として
用いることで表示領域部における各画素に対応してデー
タ保持部を形成できる。例えばＦＥＣを用いてフリップ
フロップ回路を構成すればよい。

【００２１】そしてデータ保持部の保持データにより画
素部が駆動されるようにすれば、いわゆるスタティック
表示が行なわれることになる。スタティック表示の場
合、ゲート及びカソードへの電圧印加期間より長期間発
光することになるため、輝度の向上及び消費電力の低減
を実現できる。

【００２２】

【実施例】以下、図１〜図３によりＦＥＣを用いて形成
される論理素子について説明し、続いて図４〜図１２に
より本発明の第１の実施例を、また図１３により第２の
実施例を説明する。

【００２３】図１はＦＥＣを用いて構成したインバータ
回路を示す。図１（ａ）のように、ＦＥＣ素子は、カソ
ードＣ上の抵抗部Ｒ₂ の層が設けられ、抵抗部Ｒ₂ の層
の上にエミッタコーンＣが形成されている。また、抵抗
部Ｒ₂ の上には絶縁層Ｚを介して第１ゲートＧ_F が設け
られ、さらに絶縁層Ｚを介して第２ゲートＧ_S が設けら
れている。なお、このＦＥＣ素子は第２ゲートＧ_S を放
出電子を導入するアノードとして機能させるもので、エ
ミッタコーンＣの上方となる第２ゲートＧ_S には電子放
出のための孔は設けられない。今、カソード端子Ｔ₁ を
グランド端子とし、第１ゲート端子Ｔ₂ を入力端子、第
２ゲート端子Ｔ₃ を出力端子とする。また第２ゲートＧ
_S には抵抗部Ｒ₁ を介して第２ゲート電圧ＧＶ₂ が印加
されてプルアップされている。

【００２４】ここで、第１ゲート端子Ｔ₂ に与えられる
入力電圧のＨレベルは電圧Ｖ_TH（Ｖ_THはエミッタコーン
Ｃのエミッション開始電圧；図１２参照）より高く、ま
たＬレベルは電圧Ｖ_THより低いものとする。

【００２５】第１ゲート端子Ｔ₂ の電圧がＨレベルとな
ると、エミッタコーンＣのエミッション放出が開始され
てエミッタコーンＣから第２ゲートＧ_S に対して電子放
出がなされる。これにより第２ゲートＧ_S からカソード
Ｃ（グランド）に対して電流が流れ、従って第２ゲート
端子Ｔ₃ の出力電圧はＬレベルとなる。また、第１ゲー
ト端子Ｔ₂ の電圧がＬレベルとなると、エミッタコーン
Ｃのエミッションが停止される。これにより第２ゲート
Ｇ_S からカソードＣ（グランド）に対しては電流は流れ
ず、従って第２ゲート端子Ｔ₃ の出力電圧はＨレベルと
なる。即ち、図１（ｂ）の論理による、図１（ｃ）のよ
うなインバータ回路が形成されることになる。

【００２６】図２はＦＥＣを用いて構成したＮＯＲ回路
を示す。この場合、図２（ａ）のように、ＦＥＣ素子は
２単位設けられる。そして、これらのＦＥＣ素子も第２
ゲートＧ_S を放出電子を導入するアノードとして機能さ
せるもので、エミッタコーンＣの上方となる第２ゲート
Ｇ_S には電子放出のための孔は設けられない。

【００２７】今、カソード端子Ｔ₄ をグランド端子と
し、各ＦＥＣ素子の第１ゲート端子Ｔ₅ ，Ｔ₆ を入力端
子、各ＦＥＣ素子に共通の第２ゲート端子Ｔ₇ を出力端
子とする。また第２ゲートＧ_S には抵抗部Ｒ₁ を介して
第２ゲート電圧ＧＶ₂ が印加されてプルアップされてい
る。

【００２８】ここで、第１ゲート端子Ｔ₅ ，Ｔ₆ に与え
られる入力電圧のＨレベルは電圧Ｖ_TH（Ｖ_THはエミッタ
コーンＣのエミッション開始電圧；図１２参照）より高
く、またＬレベルは電圧Ｖ_THより低いものとする。第１
ゲート端子Ｔ₅ ，Ｔ₆ の両方の電圧がＨレベルとなる
と、両ＦＥＣ素子のエミッタコーンＣ，Ｃのエミッショ
ンが開始されてエミッタコーンＣから第２ゲートＧ_S に
対して電子放出がなされる。これにより第２ゲートＧ_S
からカソードＣ（グランド）に対して電流が流れ、従っ
て第２ゲート端子Ｔ₇ の出力電圧はＬレベルとなる。

【００２９】また、第１ゲート端子Ｔ₅ ，Ｔ₆ のいづれ
か一方の電圧がＨレベル、他方がＬレベルとなると、第
１ゲート端子がＨレベルである側のＦＥＣ素子のエミッ
タコーンＣのエミッション放出が開始されてエミッタコ
ーンＣから第２ゲートＧ_S に対して電子放出がなされ
る。これにより第２ゲートＧ_S からカソードＣ（グラン
ド）に対して電流が流れ、従って第２ゲート端子Ｔ₇ の
出力電圧はＬレベルとなる。

【００３０】さらに、第１ゲート端子Ｔ₅ ，Ｔ₆ の両方
の電圧がＬレベルとなると、いづれのＦＥＣ素子におい
てもエミッタコーンＣのエミッション放出が停止され
る。これにより第２ゲートＧ_S からカソードＣ（グラン
ド）に対しては電流は流れず、従って第２ゲート端子Ｔ
₃ の出力電圧はＨレベルとなる。即ち、図２（ｂ）の論
理による、図２（ｃ）のようなＮＯＲ回路が形成される
ことになる。

【００３１】図３はＮＡＮＤ回路について示すもので、
公知のとおりＮＡＮＤ回路はインバータ回路とＮＯＲ回
路の組み合わせで形成できる。従って、上記図１
（ａ）、図２（ａ）のようなＦＥＣ素子を用いたインバ
ータ回路とＮＯＲ回路を用いて、ＦＥＣ素子を用いたＮ
ＡＮＤ回路が形成できる。

【００３２】このようにＦＥＣを用いた論理回路を有す
る表示装置として本発明の第１の実施例を図４〜図１２
により説明する。

【００３３】図４はＦＥＣを用いた表示装置の概略的な
構成を示すものである。この表示装置１において、２は
表示コントローラ、３は電圧レベル変換部、４は上記の
ようにＦＥＣを用いた論理回路により構成されるカソー
ド側ＦＥＣシフトレジスタ、５はＦＥＣを用いた論理回
路により構成されるゲート側ＦＥＣシフトレジスタ、６
はＦＥＣを用いた論理回路により構成されるＦＥＣラッ
チ回路である。

【００３４】表示のための画像データが表示コントロー
ラ２に供給されると、表示コントローラ２は所定のタイ
ミングで、カソード側ＦＥＣシフトレジスタ４に対して
走査データ及びシフトクロックを供給し、またゲート側
ＦＥＣシフトレジスタ５に対して画像データ及びシフト
クロックを供給する。またＦＥＣラッチ回路６に対して
ラッチ信号を供給する。

【００３５】なお、カソード側ＦＥＣシフトレジスタ
４、ゲート側ＦＥＣシフトレジスタ５、ＦＥＣラッチ回
路６はＦＥＣを用いた論理回路により構成されるため、
表示コントローラ２の動作レベル（ＴＴＬレベル）では
動作は実行されない。そこで、表示コントローラ２から
の信号は電圧レベル変換部３においてＴＴＬレベルから
ＦＥＣ動作レベルに変換されてからカソード側ＦＥＣシ
フトレジスタ４、ゲート側ＦＥＣシフトレジスタ５、Ｆ
ＥＣラッチ回路６に供給されることになる。

【００３６】ゲート側ＦＥＣシフトレジスタ５には１水
平ライン分の画像データが順次、表示コントローラ２か
ら供給されてシフトクロックに基ずいてシフトされてい
く。そして１ライン分の画像データが保持された時点で
ラッチ信号に基づいて各データがＦＥＣラッチ回路６に
ラッチされ、その各ラッチされたデータに基づく電圧が
ゲートラインＧ₁ 〜Ｇ_m に印加されることになる。な
お、ゲートＧ₁ 〜Ｇ_m は、それぞれ制御電極としての第
１ゲートＧ_F と集束電極としての第２ゲートＧ_Sが絶縁
部を介して積層された状態に形成されており、画像デー
タは第１ゲートＧ_F に印加されることになる。そして、
各ゲートラインＧ₁ 〜Ｇ_m における第２ゲートには第２
ゲート電源ＶＧ₂ から電圧が印加されている。

【００３７】また、カソード側ＦＥＣシフトレジスタ４
は表示コントローラ２からの信号に基づいて垂直方向に
スキャン動作が行なわれるようにカソードＣ₁ 〜Ｃ_n に
対して順次走査電圧を印加することになる。

【００３８】表示領域においては、例えばガラス基板の
上にカソードＣ₁ 〜Ｃ_n が水平ライン方向に並べられ、
その上方には図１４，図１５で説明したようなＦＥＣア
レイが形成されている。さらにその上部は各ゲートライ
ンＧ₁ 〜Ｇ_m における第１ゲートＧ_F ，第２ゲートＧ_S
が配置される。

【００３９】この図で見た場合、ゲートＧ₁ 〜Ｇ_m とカ
ソードＣ₁ 〜Ｃ_n の交点となる位置にそれぞれ多数の孔
２１が形成されていることになるが、この孔２１のそれ
ぞれ内方において図１５のようにＦＥＣアレイが形成さ
れる。即ち、ゲートＧ₁ 〜Ｇ_m とカソードＣ₁ 〜Ｃ_n の
交点となる部分における多数のＦＥＣアレイが１つの画
素（画素部２０）を形成することになる。

【００４０】一点鎖線で示すＡ_N は、カソードＣ₁ 〜Ｃ
_n 及びゲートＧ₁ 〜Ｇ_m の上方に配されるアノードを示
し、各画素に対応して蛍光体が施されている。そして、
第１ゲートＧ_F に画像データに基づいて電圧が印加され
ると、その時の垂直走査によりドライブされているカソ
ード（Ｃ₁ 〜Ｃ_n ）の交点となる画素のＦＥＣよりアノ
ードＡ_N に対して電子が放出され、蛍光体を励起し、表
示動作が行なわれるものである。

【００４１】この実施例では上述のように、カソード側
ＦＥＣシフトレジスタ４、ゲート側ＦＥＣシフトレジス
タ５、ＦＥＣラッチ回路６はＦＥＣを用いた論理回路に
より構成されるものであり、これにより、表示領域部と
してカソードＣ₁ 〜Ｃ_n 及びゲートＧ₁ 〜Ｇ_m が形成さ
れる部位の基板と同一基板上にカソード側ＦＥＣシフト
レジスタ４、ゲート側ＦＥＣシフトレジスタ５、ＦＥＣ
ラッチ回路６を形成することができる。つまり表示領域
と表示駆動回路部が一体化できる。

【００４２】ＦＥＣを用いた論理回路により構成される
表示駆動回路部としてカソード側ＦＥＣシフトレジスタ
４、ゲート側ＦＥＣシフトレジスタ５、ＦＥＣラッチ回
路６のうちゲート側ＦＥＣシフトレジスタ５を例にあげ
てその構造を説明する。

【００４３】図５はゲート側ＦＥＣシフトレジスタ５及
びＦＥＣラッチ回路６の構成例を示すもので、ゲート側
ＦＥＣシフトレジスタ５はＤフリップフロップ５０₁ 〜
５０ _m により構成される。つまり、ゲートＧ₁ 〜Ｇ_m に
対応して画像データがＤフリップフロップ５０₁ からシ
フトクロックのタイミングで順次送られていく。

【００４４】またＦＥＣラッチ回路６はＤフリップフロ
ップ６０₁ 〜６０_m により構成され、１水平ライン分の
データがゲート側ＦＥＣシフトレジスタ５において保持
された時点で入力されるラッチ信号により、ゲート側Ｆ
ＥＣシフトレジスタ５の各Ｄフリップフロップ５０₁ 〜
５０_m に保持されているデータがそれぞれＤフリップフ
ロップ６０₁ 〜６０_m にラッチされる。このラッチされ
たデータはそれぞれゲートＧ₁ 〜Ｇ_m に印加されること
になる。

【００４５】ここで、Ｄフリップフロップ５０₁ （５０
₂ 〜５０_m 及び６０₁ 〜６０_m も同様）は、基本的に図
６のようにインバータ回路５１、ＮＡＮＤ回路５２，５
３、ＮＯＲ回路５４，５５により構成される。このＤフ
リップフロップ５０₁ についての構造は図７〜図１１に
示される。なお、図７〜図１１における各部について、
対応する部分が同一符合で図６に示されている。

【００４６】まず図７のようにゲート側ＦＥＣシフトレ
ジスタ５が配される部位には、ゲート側ＦＥＣシフトレ
ジスタ５におけるＦＥＣ素子を形成するためのカソード
として、画像データの入力のためのデータカソードＣ
Ｄ、グランドとしての共通カソードＣＣ、及びシフトク
ロックの入力のためのクロックカソードＣＣＫが配さ
れ、これらのカソード上にＤフリップフロップ５０₁ ，
５０₂ ・・・・５０_m を構成するＦＥＣアレイが形成される
ことになる。

【００４７】なお、データカソードＣＤはＣＤ₁ 〜ＣＤ
_m に分割されており、表示コントローラ２から電圧レベ
ル変換部３を介して供給される画像データはデータカソ
ードＣＤ₁ に印加される。そして、Ｄフリップフロップ
５０₁ からシフトされる画像データはデータカソードＣ
Ｄ₂ によりＤフリップフロップ５０₂ のＤ端子に入力さ
れ、Ｄフリップフロップ５０₂ からシフトされる画像デ
ータはデータカソードＣＤ₃ によりＤフリップフロップ
５０₃ のＤ端子に入力され、・・・・・Ｄフリップフロップ
５０_m-1 からシフトされる画像データはデータカソード
ＣＤ_m によりＤフリップフロップ５０_m のＤ端子に入力
される。

【００４８】Ｄフリップフロップ５０₁ の構造を図８〜
図１１に示す。図８は図６の構成のＤフリップフロップ
５０₁ におけるインバータ回路５１の部位を示すもので
あり、データカソードＣＤ₁ 上に絶縁層Ｚを介して抵抗
部Ｒ₂が形成され、抵抗部Ｒ₂ 上にエミッタコーンＥＣ₁
が形成される。そして、エミッタコーンＥＣ₁ 、第１
ゲートＧ_F 、第２ゲートＧ_S によりＦＥＣ素子部Ｑ₁ が
形成される。第２ゲートＧ_S は抵抗部Ｒ₁ を介して第２
ゲート電圧Ｖ_G2が印加されている。そして抵抗部Ｒ₂ の
層はこの断面では図示されないが共通カソードＣＣに接
している。

【００４９】即ち、このＦＥＣ素子部Ｑ₁ は図１で説明
したインバータ回路となる。ここで、インバータ回路５
１の入力として第１ゲートＧ_F は導体層７１によってデ
ータカソードＣＤ₁ と接続されている。そして、インバ
ータ回路５１の出力として第２ゲートＧ_S から図中と
して示すように取り出される（導体層７１及び出力と
なるラインについては図６参照）。

【００５０】図９は図６の構成のＤフリップフロップ５
０₁ におけるＮＡＮＤ回路５２の部位を示すものであ
り、データカソードＣＤ₁ 上の絶縁層Ｚを介して設けら
れる抵抗部Ｒ₂ 、エミッタコーンＥＣ₂ 、第１ゲートＧ
_F 、第２ゲートＧ_S によりＦＥＣ素子部Ｑ₂ が形成さ
れ、また抵抗部Ｒ₂ 、エミッタコーンＥＣ₃ 、第１ゲー
トＧ_F 、第２ゲートＧ_S によりＦＥＣ素子部Ｑ₃ が形成
される。

【００５１】さらに、クロックカソードＣＣＫ上の絶縁
層Ｚを介して設けられる抵抗部Ｒ₂、エミッタコーンＥ
Ｃ₄ 、第１ゲートＧ_F 、第２ゲートＧ_S によりＦＥＣ素
子部Ｑ₄ が形成され、また抵抗部Ｒ₂ 、エミッタコーン
ＥＣ₅ 、第１ゲートＧ_F 、第２ゲートＧ_S によりＦＥＣ
素子部Ｑ₅ が形成され、さらに抵抗部Ｒ₂ 、エミッタコ
ーンＥＣ₆ 、第１ゲートＧ_F 、第２ゲートＧ_S によりＦ
ＥＣ素子部Ｑ₆ が形成される。抵抗部Ｒ₂ の層はすべて
共通カソードＣＣに接している。

【００５２】ＦＥＣ素子部Ｑ₃ とＱ₅ は一点鎖線で示す
ように連続した部位として第２ゲートＧ_S が形成されて
いる。ただしＦＥＣ素子部Ｑ₂ 、Ｑ₃ 及びＱ₅ 、Ｑ₄ 、
Ｑ₆のそれぞれは第２ゲートＧ_S が連続されていない。
各第２ゲートＧ_S に対しては抵抗部Ｒ₁ を介して第２ゲ
ート電圧Ｖ_G2が印加されている。

【００５３】即ち、このＦＥＣ素子部Ｑ₂ 〜Ｑ₆ は図１
で説明したインバータ回路と図２のＮＯＲ回路を図３の
ように組み合わせたＮＡＮＤ回路となる。つまり、ＦＥ
Ｃ素子部Ｑ₂ 、Ｑ₄ 、Ｑ₆ が３つのインバータ回路、Ｆ
ＥＣ素子部Ｑ₃ とＱ₅ が１つのＮＯＲ回路を構成し、こ
れらが組み合わされている。

【００５４】ここで、ＮＡＮＤ回路５２の一方の入力と
してＦＥＣ素子部Ｑ₂ の第１ゲートＧ_F は導体層７２に
よってデータカソードＣＤ₁ と接続されてデータ入力が
なされる。また、ＮＡＮＤ回路５２の他方の入力として
ＦＥＣ素子部Ｑ₄ の第１ゲートＧ_F は導体層７４によっ
てクロックカソードＣＣＫと接続されてシフトクロック
入力がなされる（導体層７２及び７４となるラインにつ
いて図６参照）。

【００５５】またＦＥＣ素子部Ｑ₂ の第２ゲートＧ_S と
ＦＥＣ素子部Ｑ₃ の第１ゲートＧ_Fは導体層７３で接続
され、またＦＥＣ素子部Ｑ₄ の第２ゲートＧ_S とＦＥＣ
素子部Ｑ₅ の第１ゲートＧ_F は導体層７５で接続され、
さらにＦＥＣ素子部Ｑ₅ の第２ゲートＧ_S とＦＥＣ素子
部Ｑ₆ の第１ゲートＧ_F は導体層７６で接続されてい
る。これら、導体層７３，７５，７６は図３のようにイ
ンバータ回路とＮＯＲ回路を組み合わせるための接続ラ
インに相当する。そして、ＮＡＮＤ回路５２の出力とし
てＦＥＣ素子部Ｑ₆ の第２ゲートＧ_S から図中として
示すように取り出される（出力となるラインについて
図６参照）。

【００５６】図１０は図６の構成のＤフリップフロップ
５０₁ におけるＮＡＮＤ回路５３の部位を示すものであ
り、データカソードＣＤ₁ 上（この場合、必ずしもデー
タカソードＣＤ₁ 上の部位とされる必要はないが）の絶
縁層Ｚを介して設けられる抵抗部Ｒ₂ 、エミッタコーン
ＥＣ₇ 、第１ゲートＧ_F 、第２ゲートＧ_S によりＦＥＣ
素子部Ｑ₇ が形成され、また抵抗部Ｒ₂ 、エミッタコー
ンＥＣ₈ 、第１ゲートＧ_F 、第２ゲートＧ_S によりＦＥ
Ｃ素子部Ｑ₈ が形成される。

【００５７】さらに、クロックカソードＣＣＫ上の絶縁
層Ｚを介して設けられる抵抗部Ｒ₂、エミッタコーンＥ
Ｃ₉ 、第１ゲートＧ_F 、第２ゲートＧ_S によりＦＥＣ素
子部Ｑ₉ が形成され、また抵抗部Ｒ₂ 、エミッタコーン
ＥＣ₁₀、第１ゲートＧ_F 、第２ゲートＧ_S によりＦＥＣ
素子部Ｑ₁₀が形成され、さらに抵抗部Ｒ₂ 、エミッタコ
ーンＥＣ₁₁、第１ゲートＧ_F 、第２ゲートＧ_S によりＦ
ＥＣ素子部Ｑ₁₁が形成される。抵抗部Ｒ₂ の層はすべて
共通カソードＣＣに接している。

【００５８】ＦＥＣ素子部Ｑ₈ とＱ₁₀は一点鎖線で示す
ように連続した部位として第２ゲートＧ_S が形成されて
いる。ただしＦＥＣ素子部Ｑ₇ 、Ｑ₈ 及びＱ₁₀、Ｑ₉ 、
Ｑ₁₁のそれぞれは第２ゲートＧ_S が連続されていない。
各第２ゲートＧ_S に対しては抵抗部Ｒ₁ を介して第２ゲ
ート電圧Ｖ_G2が印加されている。

【００５９】このＦＥＣ素子部Ｑ₇ 〜Ｑ₁₁により、図９
の場合と同様にインバータ回路とＮＯＲ回路を組み合わ
せたＮＡＮＤ回路が構成される。つまり、ＦＥＣ素子部
Ｑ₇、Ｑ₉ 、Ｑ₁₁が３つのインバータ回路、ＦＥＣ素子
部Ｑ₈ とＱ₁₀が１つのＮＯＲ回路を構成する。

【００６０】ここで、ＮＡＮＤ回路５３の一方の入力と
してＦＥＣ素子部Ｑ₇ の第１ゲートＧ_F には、図８のイ
ンバータ回路５１の出力が供給される。また、ＮＡＮ
Ｄ回路５３の他方の入力としてＦＥＣ素子部Ｑ₉ の第１
ゲートＧ_F は導体層７８によってクロックカソードＣＣ
Ｋと接続されてシフトクロック入力がなされる（導体層
７８及び入力となるラインについて図６参照）。

【００６１】またＦＥＣ素子部Ｑ₇ の第２ゲートＧ_S と
ＦＥＣ素子部Ｑ₈ の第１ゲートＧ_Fは導体層７７で接続
され、またＦＥＣ素子部Ｑ₉ の第２ゲートＧ_S とＦＥＣ
素子部Ｑ₁₀の第１ゲートＧ_F は導体層７９で接続され、
さらにＦＥＣ素子部Ｑ₁₀の第２ゲートＧ_S とＦＥＣ素子
部Ｑ₁₁の第１ゲートＧ_F は導体層８０で接続されてい
る。これら、導体層７７，７９，８０は図３のようにイ
ンバータ回路とＮＯＲ回路を組み合わせるための接続ラ
インに相当する。そして、ＮＡＮＤ回路５３の出力とし
てＦＥＣ素子部Ｑ₁₁の第２ゲートＧ_S から図中として
示すように取り出される（出力について図６参照）。

【００６２】図１１は図６の構成のＤフリップフロップ
５０₁ におけるＮＯＲ回路５４，５５の部位を示すもの
であり、データカソードＣＤ₁ 上の絶縁層Ｚを介して設
けられる抵抗部Ｒ₂ 、エミッタコーンＥＣ₁₄、第１ゲー
トＧ_F 、第２ゲートＧ_S によりＦＥＣ素子部Ｑ₁₄が形成
され、また抵抗部Ｒ₂ 、エミッタコーンＥＣ₁₅、第１ゲ
ートＧ_F 、第２ゲートＧ_S によりＦＥＣ素子部Ｑ₁₅が形
成される。

【００６３】またデータカソードＣＤ₂ 上の絶縁層Ｚを
介して設けられる抵抗部Ｒ₂ 、エミッタコーンＥＣ₁₂、
第１ゲートＧ_F 、第２ゲートＧ_S によりＦＥＣ素子部Ｑ
₁₂が形成され、また抵抗部Ｒ₂ 、エミッタコーンＥ
Ｃ₁₃、第１ゲートＧ_F 、第２ゲートＧ_S によりＦＥＣ素
子部Ｑ₁₃が形成される。

【００６４】抵抗部Ｒ₂ の層はすべて共通カソードＣＣ
に接している。ＦＥＣ素子部Ｑ₁₄とＱ₁₅は第２ゲートＧ
_S が共通とされており、この第２ゲートＧ_S に対しては
抵抗部Ｒ₁ を介して第２ゲート電圧Ｖ_G2が印加されてい
る。またＦＥＣ素子部Ｑ₁₂とＱ₁₃は第２ゲートＧ_S が共
通とされており、この第２ゲートＧ_S に対しても抵抗部
Ｒ₁ を介して第２ゲート電圧Ｖ_G2が印加されている。

【００６５】ＦＥＣ素子部Ｑ₁₄とＱ₁₅により、図２のよ
うなＮＯＲ回路が形成され、これが図６のＮＯＲ回路５
５となる。またＦＥＣ素子部Ｑ₁₂とＱ₁₃により、同様に
ＮＯＲ回路が形成され、これが図６のＮＯＲ回路５４と
なる。

【００６６】ここで、ＮＯＲ回路５５の一方の入力とし
てＦＥＣ素子部Ｑ₁₄の第１ゲートＧ_F には、図１０のＮ
ＡＮＤ回路５３の出力が供給される。また、ＮＯＲ回
路５５の他方の入力としては、ＦＥＣ素子部Ｑ₁₅の第１
ゲートＧ_F が導体層８１によってＮＯＲ回路５４におけ
るＦＥＣ素子部Ｑ₁₃の第２ゲートＧ_S と接続されている
ことで、ＮＯＲ回路５４の出力が供給されることにな
る。

【００６７】また、ＮＯＲ回路５４の一方の入力として
ＦＥＣ素子部Ｑ₁₂の第１ゲートＧ_Fには、図９のＮＡＮ
Ｄ回路５２の出力が供給される。また、ＮＯＲ回路５
４の他方の入力としては、ＦＥＣ素子部Ｑ₁₃の第１ゲー
トＧ_F が導体層８２によってＮＯＲ回路５５におけるＦ
ＥＣ素子部Ｑ₁₅の第２ゲートＧ_S と接続されていること
で、ＮＯＲ回路５５の出力が供給されることになる（導
体層８１，８２及び入力，となるラインについて図
６参照）。図６からわかるようにＮＯＲ回路５４の出力
がＤフリップフロップ５０₁ の出力となるが、このた
め、ＮＯＲ回路５４における第２ゲートＧ_S は導体層８
３によりデータカソードＣＤ₂ に接続されており、これ
によって次のＤフリップフロップ５０₂ にデータが供給
されることになる。

【００６８】Ｄ−フリップフロップ５０₂ 〜５０_m 及び
６０₁ 〜６０_m についてもほぼ同様にＦＥＣ素子を用い
て構成される。また、カソード側ＦＥＣシフトレジスタ
４についても同様にＦＥＣ素子を用いた論理回路により
構成できる。

【００６９】このように本実施例の表示装置ではカソー
ド側ＦＥＣシフトレジスタ４、ゲート側ＦＥＣシフトレ
ジスタ５、ＦＥＣラッチ回路６がＦＥＣ素子を用いた論
理回路により構成され、従って製造上では、表示領域部
と同一基板上で、表示領域部となるＦＥＣ素子を形成し
ていく工程において同時的にカソード側ＦＥＣシフトレ
ジスタ４、ゲート側ＦＥＣシフトレジスタ５、ＦＥＣラ
ッチ回路６を形成することができ、つまり表示領域と表
示駆動回路部が一体化できる。

【００７０】さらに、表示コントローラ２の出力レベル
であるＴＴＬレベルからＦＥＣ駆動レベルまでの電圧レ
ベル変換はカソード側ＦＥＣシフトレジスタ４、ゲート
側ＦＥＣシフトレジスタ５、ＦＥＣラッチ回路６への入
力信号ラインにおいて実行されるように構成されること
になり、つまり、電圧レベル変換部３においてレベル変
換回路はカソード側ＦＥＣシフトレジスタ４、ゲート側
ＦＥＣシフトレジスタ５、ＦＥＣラッチ回路６への入力
ライン数に応じた少数だけ設ければよいことになり、カ
ソードＣ₁ 〜Ｃ_n 及びゲートＧ₁ 〜Ｇ_m に応じたｎ×ｍ
個のように多数の電圧レベル変換回路は必要ない。これ
らのことから本実施例では、回路構成の簡略化、小型化
及び全体の製造工程の効率化が実現され、大幅なコスト
ダウンが可能となる。

【００７１】次に図１３により本発明の第２の実施例を
説明する。この実施例の表示装置１では、ＦＥＣを用い
た論理回路により構成されるカソード側ＦＥＣシフトレ
ジスタ４、及びＦＥＣを用いた論理回路により構成され
るゲート側ＦＥＣシフトレジスタ５を有し、また、表示
コントローラ２からこれらへの入力ラインにおいて電圧
レベル変換部３を配する点は上記第１の実施例と同様で
あるが、表示領域において画素部２０に対応して、メモ
リ部１０が形成されてスタティック駆動を可能としてお
り、これにより、ゲート側ＦＥＣシフトレジスタ５のデ
ータを１水平ライン周期でラッチするラッチ回路も不要
となっている。

【００７２】この場合、画素部２０における駆動、即ち
第１ゲートＧ_F に対する電圧印加はメモリ部１０におけ
る保持データに基づいてなされるものであり、各ゲート
ラインＧ₁ 〜Ｇ_m に印加された画像データに基づく電圧
（反転出力）と、各カソードラインＣ₁ 〜Ｃ_n に印加さ
れたスキャン電圧（反転出力）が、各画素部２０に対応
して設けられているオア回路９０に入力され、オア回路
９０によってカソードとゲートの両方が反転レベルとさ
れた画素部が選択される。

【００７３】そして、その選択された画素部２０に対応
するメモリ部１０に対してパルス幅変調された画像デー
タ（輝度データ）がセットされる。即ち、メモリ部１０
には階調表現のためのデータがセットされることにな
る。そして、このメモリ部１０に保持されたデータが画
素部２０における第１ゲートＧ_F に印加されることにな
り、これによって画素部２０からは階調に応じた量の電
子がアノードＡ_N に対して放出され、表示動作が実行さ
れる。

【００７４】ここで、メモリ部１０及びオア回路９０
も、ＦＥＣ素子を上述した原理でスイッチ素子として用
いて形成することができ、従って、製造時には画素部２
０とメモリ部１０及びオア回路９０は同一工程で同時的
に製造することができる。

【００７５】このような本実施例では、上記第１の実施
例と同様の効果に加えて、画素部２０に対応してメモリ
部１０が設けられることでスタティック表示を可能と
し、メモリデータにより発光動作がなされることで発光
期間が長くなるため、ダイナミック表示よりはるかに低
い駆動電圧で十分な輝度を得ることができる。さらに、
駆動電圧を低く設定できることで、蛍光体の寿命も伸ば
すことができる。

【００７６】なお、上記実施例では論理回路を形成する
ＦＥＣとして縦形のものを例にあげたが、いわゆる横形
のＦＥＣを用いてもよいことはいうまでもない。

【００７７】

【発明の効果】以上説明したように、本発明の電界放出
素子を用いた表示装置は、カソードと制御電極と集束電
極を有する電界放出素子（ＦＥＣ）が制御電極への印加
電圧に応じてカソードから集束電極に対して電界放出を
行なう動作を用いて論理回路を構成し、この論理回路に
よりカソードドライバ、ゲートドライバが形成されるよ
うにしたため、表示領域部とカソードドライバ及びゲー
トドライバを同一基板上で同時的に製造し、表示領域部
と表示駆動回路部を一体化できることになり、さらに、
ＴＴＬレベルからＦＥＣ駆動レベルまでの電圧レベル変
換はカソードドライバ、ゲートドライバへの入力段階で
行なわれることになるため電圧レベル変換回路の数は著
しく削減される。これらのことから回路構成の簡略化、
小型化及び全体の製造工程の効率化が実現され、大幅な
コストダウンウが可能となるという効果がある。

【００７８】さらに、各画素部に対して、カソードと制
御電極と集束電極を有する電界放出素子（ＦＥＣ）が制
御電極への印加電圧に応じてカソードから集束電極に対
して電界放出を行なう動作を用いて形成されるデータ保
持部を設け、画素部の電界放出素子における制御電極に
対してはデータ保持部に保持されているデータが供給さ
れるように構成することで、スタティック表示が可能と
なり、低い駆動電圧で十分な輝度を得ることができ、ま
た駆動電圧を低く設定できることで、蛍光体の寿命も伸
ばすことができるという効果がある。そして、このメモ
リ部もＦＥＣを用いて構成するため、ＦＥＣ製造工程に
おいて同時的に製造していくことができ、製造工程の複
雑化を生じないという効果も発揮される。

【図面の簡単な説明】

【図１】本発明によるＦＥＣを用いたインバータ回路の
説明図である。

【図２】本発明によるＦＥＣを用いたＮＯＲ回路の説明
図である。

【図３】本発明によるＦＥＣを用いたＮＡＮＤ回路の説
明図である。

【図４】本発明の第１の実施例の構成の説明図である。

【図５】第１の実施例のゲートドライバの回路図であ
る。

【図６】第１の実施例のゲートドライバにおけるＤフリ
ップフロップの回路図である。

【図７】第１の実施例のゲートドライバにおけるＤフリ
ップフロップの形成状態の説明図である。

【図８】実施例におけるＤフリップフロップのＦＥＣに
よるインバータ回路の構造の説明図である。

【図９】実施例におけるＤフリップフロップのＦＥＣに
よるＮＡＮＤ回路の構造の説明図である。

【図１０】実施例におけるＤフリップフロップのＦＥＣ
によるＮＡＮＤ回路の構造の説明図である。

【図１１】実施例におけるＤフリップフロップのＦＥＣ
によるＮＯＲ回路の構造の説明図である。

【図１２】実施例におけるＦＥＣの第２ゲート電流特性
の説明図である

【図１３】本発明の第２の実施例の構成の説明図であ
る。

【図１４】ＦＥＣアレイの説明図である

【図１５】ＦＥＣアレイを使用した表示装置の説明図で
ある。

【図１６】一般的な表示装置の説明図である。

【符号の説明】

１表示装置２表示コントローラ３電圧レベル変換部４カソード側ＦＥＣシフトレジスタ５ゲート側ＦＥＣシフトレジスタ６ＦＥＣラッチ回路１０メモリ部２０画素部２１孔５０₁ 〜５０_m 、６０₁ 〜６０_m Ｄフリップフロップ５１インバータ回路５２，５３ＮＡＮＤ回路５４，５５ＮＯＲ回路７１，７２，７３，７４，７５，７６，７７，７８，７
９，８０，８１，８２，８３導体層９０ＯＲ回路ＥＣ，ＥＣ₁ 〜ＥＣ₁₅ エミッタコーンＲ₁ ，Ｒ₂ 抵抗部Ｚ絶縁層Ｑ₁ 〜Ｑ₁₅ ＦＥＣ素子部Ｇ₁ 〜Ｇ_m ゲートＧ_F 第１ゲートＧ_S 第２ゲートＣ₁ 〜Ｃ_n カソードＣＣ共通カソードＣＤ，ＣＤ₁ 〜ＣＤ_m データカソードＣＣＫクロックカソードＡ_N アノードＴ₁ ，Ｔ₄ カソード端子Ｔ₂ ，Ｔ₅ ，Ｔ₆ 第１ゲート端子Ｔ₃ ，Ｔ₇ 第２ゲート端子

Claims

(57)【特許請求の範囲】

【請求項１】少なくともカソードとゲート電極を有す
る電界放出素子を複数単位有し、各電界放出素子がアノ
ード電極に対して電界放出を行なうことで１画素を形成
する画素部が縦及び横方向にｎ×ｍ個配されてなる表示
領域部と、前記表示領域部において表示動作を実行させるためｎ個
のカソード及びｍ個のゲート電極に対してドライブ信号
を供給するカソードドライバ及びゲートドライバを有
し、前記カソードドライバ及び／又はゲートドライバは、カ
ソードと制御電極と集束電極を有する電界放出素子が制
御電極への印加電圧に応じてカソードから集束電極に対
して電界放出を行なう動作によるスイッチ素子を用いて
形成される論理回路を用いて形成されていることを特徴
とする電界放出素子を用いた表示装置。
【請求項２】少なくともカソードとゲート電極を有す
る電界放出素子を複数単位有し、各電界放出素子がアノ
ード電極に対して電界放出を行なうことで１画素を形成
する画素部と、カソードと制御電極と集束電極を有する
電界放出素子が制御電極への印加電圧に応じてカソード
から集束電極に対して電界放出を行なう動作によるスイ
ッチ素子を用いて形成されるデータ保持部が前記画素部
に対応して形成され、前記画素部は前記データ保持部の
記憶データが供給されて電界放出動作が制御されるよう
なされるとともに、前記画素部と前記データ保持部が縦及び横方向にｎ×ｍ
個配されて表示領域部が形成され、また前記表示領域部において表示動作を実行させるため
ｎ個のカソード及びｍ個のゲート電極に対してドライブ
信号を供給するカソードドライバ及びゲートドライバが
設けられ、前記カソードドライバ及び／又はゲートドライバは、カ
ソードと制御電極と集束電極を有する電界放出素子が制
御電極への印加電圧に応じてカソードから集束電極に対
して電界放出を行なう動作によるスイッチ素子を用いて
形成される論理回路を用いて形成されていることを特徴
とする電界放出素子を用いた表示装置。
【請求項３】前記カソードドライバ及び／又はゲート
ドライバは、前記表示領域部と同一基板上に形成されて
いることを特徴とする請求項１又は請求項２に記載の電
界放出素子を用いた表示装置。