JPH09259745A

JPH09259745A - 冷電子放出素子

Info

Publication number: JPH09259745A
Application number: JP6763096A
Authority: JP
Inventors: Junji Ito; 順司伊藤; Masatake Kanamaru; 正剛金丸
Original assignee: Agency of Industrial Science and Technology
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 1996-03-25
Filing date: 1996-03-25
Publication date: 1997-10-03
Anticipated expiration: 2016-03-25
Also published as: JP3170585B2

Abstract

(57)【要約】【目的】冷電子放出素子の放出電流を複数の制御電圧
系統により安定化制御するのに適当で、かつ簡単な素子
構造を提供する。【構成】ｐ型半導体基板31を加工して尖端部P_Oを有す
るエミッタ13を作製し、このエミッタ13に対し横方向に
離間した位置のｐ型半導体基板表面にｎ型ソース領域32
を設ける。エミッタ13の尖端部P_Oを囲む開口15を有する
電極層34を絶縁層12を介して設け、当該電極層34をｎ型
ソース領域32の上方に至るまで伸ばす。電極層34を複数
の電極G₁，G₂，G₃に分割する。電極G₁には引き出し電圧
Vgを印加する。電極G₂はＸ選択線Lxに、電極G₃はＹ選択
線Lyに接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、特にフラットパネ
ルディスプレイ（ＦＰＤ）型の画像表示装置や光プリン
タ、電子顕微鏡、電子ビーム露光装置等々、種々の電子
ビーム利用装置の電子源ないし電子銃として用い得る冷
電子放出素子に関する。

【０００２】

【従来の技術】陰極線管（カソードレイチューブ：ＣＲ
Ｔ）におけるようにカソードに大きな熱エネルギを与え
て熱電子放出を起こすのではなく、金属や半導体等の導
電性部材に対し 10⁶〜10⁷V/cm 以上の強電界を印加し、
量子力学的トンネル現象によりそれら部材の表面から冷
電子（電界放出電子とか強電界放出電子とも呼ばれる）
の放出を起こさせるタイプの電界放出型電子放出素子、
すなわち冷電子放出素子の研究も、昨今、富みに盛んに
なっている。こうしたタイプの素子が各所で実用化され
れば、ＣＲＴ等のように極めて大きな電力消費を伴う熱
エネルギが不要となり、素子自体も極めて小型になり得
るので、応用デバイスの消費電力も大いに低減し、筺体
も飛躍的に小型化（薄型化）、軽量化する。

【０００３】図４には、このような冷電子放出素子の従
来における典型的構造例が示されている。説明すると、
全体としての冷電子放出素子の物理的な支持部材である
基底部材11の上には、一般に高さが数μm 程度の錐形立
体形状、代表的にはコーンエミッタと俗称されるように
円錐形状のエミッタ13が形成されており、これに対して
電界放出のための引き出し電位を印加すべき導電材料製
の電極層である引き出し電極14（ゲート電極とも呼ばれ
る）は基底部材11の上に絶縁層12を介して設けられてい
る。引き出し電極14には直径が数μm 程度の開口15が開
けられており、エミッタ13の自由端である先端、すなわ
ちこの場合は円錐形状の頂点である尖端部P_Oがこの開口
15に臨んでいる。

【０００４】こうした構造により、引き出し電極14に所
定値以上の電圧Vg（普通、ゲート電圧Vgとも呼ばれる
が、本書では後述する電界効果トランジスタにおけるゲ
ート電圧との混同を避ける意味から、これを「引き出し
電圧」Vgと呼ぶ）が印加されるとこの開口15の内周縁と
エミッタ13の尖端部P_Oとの間にエミッタ13から電子を引
き出すに足る高電界が生ずる。なお、高さ方向の相対位
置関係としては、一般に引き出し電極14の方がエミッタ
13の尖端部P_Oより少し高い位置になっている。また、こ
のようなエミッタ13では、錐形の尖端部P_Oを文字通り極
めて鋭い“点状”に加工できれば、エミッタ13と引き出
し電極14間に印加される引き出し電圧Vgにより生成する
電界は当該点状尖端部P_Oに効率良く集中するので、比較
的低い印加電圧でも所期の電界放出現象を生起すること
ができる。

【０００５】そのため、最近では当該エミッタ13を半導
体で構成する提案がなされている。例えば文献１：K.Be
tsui,Technical Digest 4th Int. Vacuum Microelectro
nicsConference, Nagahama, 1991,ｐ.26 では、基底部
材11をｎ型あるいはｐ型単結晶シリコン基板で構成し、
当該基板をプラズマエッチングと熱酸化を併用した尖鋭
化技術を援用して加工し、尖端部P_Oの曲率半径が 5nm程
度と、かなり尖鋭な錐形エミッタを得るに成功してい
る。その結果、比較的低い引き出し電圧Vgでも大きな放
出電流を得ることができており、構造の再現性も高いの
で、現在でもそうであるが、こうした加工法は、将来的
に見ても主流をなすエミッタ加工法の一つと考えられて
いる。後述のように本発明でも、この加工法自体は採用
することができる。

【０００６】しかし、こうした冷電子放出素子では、ま
た別の問題として、放出電流が大きく揺らぎ、時に大き
く減少するかと思えば時に数倍以上にも増える等の現象
が生ずることがあり、場合によっては多大なる放出電流
のため、素子破壊を招くこともあった。こうした現象
は、主としてエミッタ先端の仕事関数が動作環境におけ
る残留ガスの吸着や作製プロセス中の汚染等によって空
間的にも時間的にも大きく変動するが故と考えられてい
る。

【０００７】そこで、この問題を解決するには、エミッ
タ先端の仕事関数の完全なる安定化を図るか、あるいは
また放出電流を人為的に制御するかの二つの手立てがあ
る。この中、前者は中々に難しいが、後者に関しては最
近、文献２：A.Ting et al.,Technical Digest 4th In
t. Vacuum Microelectronics Conference, Nagahama,19
91, p.200 や、文献３：K.Yokoo et al., Technical Di
gest 7th Int. VacuumMicroelectronics Conference, G
renoble, France, 1994,p.58 において注目すべき提案
がなされた。対応する構成要素には図４中と同じ符号を
付しながら、この手法に関し、図５に即して説明する
と、要は図５(B) に示すように、冷電子放出素子に対し
直列に電界効果トランジスタ（ＦＥＴ）を接続し、その
ドレイン電流を制御することでエミッタ13を介しての電
界放射電流を制御せんとするものである。すなわち、Ｆ
ＥＴのドレイン電流はそのゲート電圧（冷電子放出素子
の引き出し電極14に印加する引き出し電圧Vgとの区別の
ため、本書では「制御電圧」と呼び、記号Vcを用いる）
により一義的に制御されるため、結果として冷電子放出
素子のエミッタ13から放出される電子流による放出電流
はＦＥＴに印加する制御電圧Vcにより一義的に制御、安
定化され得ることになる。

【０００８】しかし、このような原理を満たす素子構造
に関しては、未だ満足するものがない。例えばこのよう
な手法に関しては、図５(A) に示すような構造が併せて
開示された。つまり、基底部材11をｐ型半導体で構成
し、その表面部分に互いに離間するｎ型ソース領域21と
ｎ型ドレイン領域22を形成し、それらの間の基板表面領
域を反転層26が選択的に形成されるチャネル領域とした
上で、このチャネル領域上にＦＥＴ専用に設けられたゲ
ート絶縁膜24を介して当該ＦＥＴの制御電極25を構成す
る。このような構造自体はありきたりのＭＯＳＦＥＴの
基本構成に等しいが、工夫の見られる所は冷電子放出素
子のエミッタ13の構築位置であって、ドレイン領域22の
表面上にエミッタ13を構築し、フィールド絶縁膜を兼ね
る絶縁層12（上述のゲート絶縁膜24とは別途な工程で作
製される）の上に冷電子放出素子の引き出し電極14を形
成してＦＥＴと冷電子放出素子とを言わば平面方向に一
体化し、単位の素子構造としている。

【０００９】従って、ソース領域21を例えば接地Ｅに付
け、冷電子放出素子の引き出し電極14に電子引き出しの
ための引き出し電圧Vgを印加した状態で、ＦＥＴの制御
電極25に得るべき放出電流の大きさに見合ったゲート電
圧Vcを印加すると、冷電子放出素子のエミッタ13を介す
る電界放射電流の大きさは所望の値に制御される。な
お、図５(B) 中における各符号21，22，25は、図５(A)
に示される素子構造中にあって同じ符号で表される各領
域に対応する。

【００１０】図５(B) に示すような動作原理ないし等価
回路によれば、確かに冷電子放出素子としての放出電流
の大きさは人為的に高精度で制御できる。しかし、この
種の冷電子放出素子は一般に単一の基底部材11上に多数
個を高密度で集積することが要求される。この観点から
すると、図５(B) に示されている回路構成原理は良くて
も、これを具現するために採用されている図５(A) の回
路装置構造は望ましくない。ＦＥＴの形成に要する面積
はエミッタ13の形成に要するそれに比し一般にはかなり
大きくなり、その分、冷電子放出素子としての集積密度
は大幅に低下してしまうし、隣接素子間距離も離れてし
まう。また、エミッタ13とは全く別個に専用のゲート絶
縁膜24を有するＦＥＴを構築するため、作製プロセスが
著しく複雑になり、結局は歩留まりを低下させてしま
う。

【００１１】そこでさらに、この図５に示される従来装
置を改良する試みとして、本出願人は既に平成 7年 8月
25日付け提出の特願平7-217071号にて、図６に示すよう
な断面構造の冷電子放出素子を提案した。図４，５中と
同じ符号は同一ないし同様の構成要素を示すが、基底部
材はｐ型半導体基板31に限定されており、その一主面上
に横方向に離間してｎ型ソース領域32とｎ型ドレイン領
域35とが形成され、その間のｐ型半導体基板表面部分が
選択的に反転層36の形成されるチャネル形成領域となっ
ている。ｎ型ソース領域32の表面にはソース電極33が付
され、ｎ型ドレイン領域35の表面には当該ｎ型ドレイン
領域35と一体に、またはｎ型ドレイン領域35とは別途な
部材としてエミッタ13が設けられており、いずれにして
もエミッタ13はドレイン領域35を介してｐ型半導体基板
31の表面に選択的に形成される反転層36に導通するよう
になっている。もちろん、ｐ型半導体基板31の表面に反
転層36を選択的に誘起するためには、そのための電界を
生成する電圧印加用の制御電極が必要であるが、この素
子ではエミッタ13から電子を引き出すための引き出し電
極34がこれを兼ねている。つまり、開口15を介してエミ
ッタ13の尖端部P_Oを取り囲むように設けられた開口15を
有する引き出し電極34は、絶縁層12上をそのまま横方向
に伸び、ｎ型ソース領域31とｎ型ドレイン領域35の上方
にあってそれらの間に跨がるように設けられている。

【００１２】そのため、当該引き出し電極（兼制御電
極）34に印加される電圧は冷電子放出素子のための本来
の引き出し電圧Vgとしてのみではなく、ＦＥＴ構造にお
ける制御電圧Vcとしても作用する。この場合、エミッタ
13からの電子放出に係る電界放射電流は印加電圧Vg(Vc)
に対し指数関数的に依存して増大して行くが、反転層36
を通過するチャネル電流は概ね自乗関係で増大するの
で、印加電圧Vg(Vc)を比較的高めに設定することで、電
界放射電流がチャネル電流よりも大きくなるように制御
することが可能となる。換言すれば、電界放射電流はチ
ャネル電流により制限され得ることになり、図５に即し
て説明した従来例におけると同様、一定の電流がエミッ
タ尖端部P_Oを介して放出されるようにし得る。

【００１３】

【発明が解決しようとする課題】以上のように、従来例
の中では図６に示した構造原理に従う冷電子放出素子が
最も優れている。図５に示した従来例のように、ＦＥＴ
としての制御電極と冷電子放出素子としての引き出し電
極とを別途な絶縁層24，12上に別工程で作製する必要が
なく、同一絶縁層12上に単一工程で作製することができ
る結果、構造的に最も簡単でありながらも満足な放出電
流安定化機能を有する。しかし、これにもさらに改良す
べき余地がある。すなわち、ＦＥＴのチャネル電流と電
界放出電流とを別途独立に制御することができず、電界
放出電流がチャネル電流を上回る条件にするには電極電
圧を高めるしかなく、その結果、比較的高い電圧領域で
なければ制御機能が機能しないとか、電界放出電流の細
かな制御、ないし高い自由度を持った制御ができないと
いう点である。

【００１４】本発明は基本的にこの点の解決を目的と
し、さらに望ましくは複数系統の電圧信号で種々の制御
形態をも実現できる冷電子放出素子を提供せんとしてな
されたものである。

【００１５】

【課題を解決するための手段】上記目的を達成するた
め、本発明では下記構成要件(a) 〜(e) から成る冷電子
放出素子を提案する。 (a) ｐ型半導体基板の一表面上に形成され、ソース電極
の付されたｎ型ソース領域． (b) ｎ型ソース領域に対し横方向に離間した位置にあっ
てｐ型半導体基板の一表面から突出するように設けら
れ、突出端が鋭い尖端部になっているエミッタ． (c) エミッタとソース領域間に亙ってｐ型半導体基板上
に設けられた絶縁層． (d) この絶縁層の上に設けられ、エミッタの尖端部を囲
む開口を有し、エミッタ尖端部から冷電子を引き出すた
めの電圧が印加される引き出し電極． (e) 引き出し電極のソース領域側の一端とソース領域の
エミッタ側の一端の上方との間にあって上記の絶縁層上
に設けられ、互いに横方向に並設の関係にあり、当該絶
縁層の下のｐ型半導体基板表面に反転層を誘起するため
の電圧がそれぞれ選択的に印加される複数の制御電極．

【００１６】上記の基本構成を満たした上で、本発明は
また、下記限定条件(f) または(g)を付加した冷電子放
出素子も提案する。 (f) 制御電極の数は二つであり、その中の一つはｘ選択
線に、他の一つは該ｘ選択線と直交するｙ選択線に接続
していること． (g) 制御電極の数は三つであり、その中の一つはｘ選択
線に、他の一つは該ｘ選択線と直交するｙ選択線に、そ
して残りの一つは上記エミッタを介する電界放射電流量
の制御線に接続していること．

【００１７】さらに、本発明のまた別な望ましい態様に
おいては、 (h) ｐ型半導体基板に所望の基板電位を印加する基板電
位源を有すること；を特徴とする冷電子放出素子も提案
する。

【００１８】

【発明の実施の形態】図１(A),(B) には、本発明に従っ
て得られる冷電子放出素子の基本的構造例の要部が概略
的に示されている。先に述べた通り、この種の冷電子放
出素子は一般にかなり多数個を密に集積することが要請
され、特に既述のＦＰＤ等では互いに直交するＸＹの各
方向にそれぞれ複数個を密に配し、いわゆるＸＹマトリ
クス構成等に組まれるが、本発明は単位の素子としての
それら一つずつに共に適用できるので、以降の各態様を
通じ、本書では単一の素子についてのみ図示し、説明す
る。また、以下の各図中、既に図４〜６に即し説明した
従来の冷電子放出素子におけると同一ないし同様で良い
構成要素には同一の符号を付す。

【００１９】図１(A) に示す本発明冷電子放出素子で
は、まずｐ型半導体基板31、それも望ましくはｐ型単結
晶シリコン基板に代表されるｐ型単結晶半導体基板31が
あり、これが素子の物理的な支持部材となっていると共
に、図４に即して説明した公知の望ましいエミッタ加工
法により、当該ｐ型半導体基板31自体を加工する形で尖
端部P_Oが尖鋭に形成されたエミッタ13が形成されてい
る。このエミッタ13は、後述するようにｎ型ソース領域
32を形成する時に一緒にｎ型不純物がイオン注入等によ
り導入されることでｎ型となっており、また、この実施
形態の場合、当該エミッタの基部となっているｐ型半導
体基板31の表面部分には同じイオン注入工程によってｎ
型ドレイン領域35が形成されている。このような加工法
は、図６に即して説明した従来例にも認められる。

【００２０】ｐ型半導体基板31の上には共通の絶縁層12
を介し、後述のようにエミッタ13からの電子を引き出す
ための引き出し電極G₁と、ＦＥＴ構造部分における反転
層の選択誘起用の複数の制御電極G₂，G₃が互いに並設の
関係で設けられている。この中、引き出し電圧Vgが選択
的に印加される引き出し電極G₁は開口15を有し、開口15
の下は凹部となっていて、この凹部の中にこの場合は円
錐形状の立体形状構造物である上述のエミッタ13が位置
し、その形状頂点の尖端部P_Oが当該開口15に臨んでい
る。従ってこの引き出し電極G₁自体は、図４，５に示し
た従来例装置における引き出し電極14に相当する。

【００２１】一方、ｐ型半導体基板31の一表面上にあっ
てエミッタ13から横方向に適宜離間した位置にはｎ型ソ
ース領域32が設けられ、その表面にはソース電極33が形
成されて、この電極33から外部回路、この場合は接地Ｅ
に導通が取れるようになっている。実際にはこのｎ型ソ
ース領域32は、絶縁層12上に開口15を有する電極層34を
まずは一連に形成した後、当該電極層34を各電極G₁，
G₂，G₃に一回の工程で切り分けた後、エミッタ13から最
も遠い制御電極G₃に適当なリソグラフィ技術等を援用し
て所定位置、所定面積の開口を開け、ｐ型半導体基板31
の表面を露出させてから例えばイオン注入法等でｎ型不
純物を適当な深さに導入することで形成できる。従っ
て、図４に即して説明した従来の冷電子放出素子の作製
工程に対し、このｎ型ソース領域32を作るための工程の
増加は僅かであり、エミッタ13の損傷等の恐れも最小限
度に抑えることができる。もちろん、ソース電極33の形
成は簡単である。さらに、図４ないし図５に示した従来
装置を改良した図６の冷電子放出素子の作製法と比べて
も、工程として本発明で追加になるのは一連の電極層34
を複数の電極G₁〜G₃に切り分ける簡単な手続だけであ
る。この点は後述の他の実施形態に認められるように、
制御電極の数が四つ以上、任意の数Ｎ個にまで増えても
同じことで、単に分割線数が増すだけであり、工程数が
増す訳ではない。なお、エミッタ13やドレイン領域35を
ｎ型ソース領域32を形成する時に一緒にｎ型不純物のイ
オン注入等によってｎ型に形成する時には、開口15とソ
ース領域形成用開口を有する電極層34そのものがマスク
となるので、わざわざイオン注入マスクを起こす必要は
なく、一種のセルフアラインプロセスとなる。

【００２２】このような構造によると、引き出し電極G₁
に引き出し電圧Vgを印加した状態で両制御電極G₂，G₃に
それぞれ有意の大きさの制御電圧Vc(X),Vc(Y) を印加
し、それら各制御電極G₂，G₃の下のｐ型半導体基板表面
に反転層36，36が形成されるようにし、ソース領域32と
ドレイン領域35ないしエミッタ13とが電気的に連通する
状態を作ることができる。そしてこのとき、制御電圧Vc
(X),Vc(Y) の大きさに応じたチャネル電流により、エミ
ッタ13を介して実際に放出される電界放射電流が制限さ
れるため、結果としてこれが極めて安定に制御されるこ
とになる。しかもこの場合、引き出し電極G₁に例えば 7
0V程度の引き出し電圧Vgを印加するにしても、制御電極
G₂，G₃には高くても 5ないし 10V程度までの電圧範囲内
の制御電圧Vc(X),Vc(Y) を印加することでチャネル電流
を制御可能なようにし得る。一般的に言い換えれば、引
き出し電極G₁に印加する引き出し電圧Vgの大きさを独立
に制御することでエミッタ13の尖端部P_Oに印加する電界
強度は任意に制御でき、その一方でこの場合はドレイン
領域35を介してエミッタ13に供給されるチャネル電流
も、制御電極G₂，G₃に印加される制御電圧Vc(X),Vc(Y)
の一方または双方により引き出し電圧Vgとは独立に制御
できるため、その制御性や自由度は図６に示した従来例
に比し、遥かに高まる。

【００２３】もちろん、上記からして原理的には制御電
圧Vc(X),Vc(Y) を電圧次元での制御信号と考え、それぞ
れの電圧値を共に独立に可変するか、あるいは片方の値
はある値に固定し、最大チャネル電流量を規制した上
で、他方の電圧値のみを可変する等の手法により、エミ
ッタ13を介する電界放射電流量を任意所望値に制御ない
し制限するためにこれら複数系統の電圧信号Vc(X),Vc
(Y) を用い得るが、このような二系統の電圧信号Vc(X),
Vc(Y) を用いる場合の代表的で有用な使用例は、これら
の電圧信号Vc(X),Vc(Y) を、既述したＦＰＤ用等として
ＸＹマトリクスに複数個の本発明冷電子放出素子を集積
した場合の各素子の選択駆動用信号として用いることで
ある。すなわち、図中に模式的に示すように、二つの制
御電極G₂，Ｇ_３の中、一方（例えば電極Ｇ_２）を複数の
Ｘ選択線の図示する一本Lxに接続し、他方（例えば電極
G₃）を複数のＹ選択線の図示する一本Lyに接続すること
で、これら図示されたＸＹ両選択線Lx，Lyにそれぞれ所
定の大きさ以上の有意電圧値の制御電圧Vc(X),Vc(Y) が
共に乗った時にのみ、図示の冷電子放出素子がオンとな
り、エミッタ13から電界放射電流の安定化が掛かった状
態で冷電子放出が起きるようにすることができる。当然
のことではあるが、この有意電圧値は、絶縁層12を介し
各制御電極G₂，G₃の下のｐ型半導体領域31の表面部分に
十分かつ所望の大きさのチャネル電流が流れる大きさに
選ぶ。

【００２４】ここで、引き出し電極G₁とこれに隣接する
制御電極G₂の間、及び互いに隣接する制御電極G₂，G₃間
では、絶縁層12の下のｐ型半導体基板31の表面に空乏層
が形成されることがある。この空乏層幅は、もちろん、
ｐ型半導体基板31の不純物濃度、絶縁層12の厚み、そし
て反転層36を形成する電圧の印加されている電極の当該
印加電圧の大きさに応じて決まるが、いずれにしても、
このような空乏層が形成されてもなお、反転層36中の電
子がエミッタ13側に向かって隣の反転層36に移動できる
ように当該電極間離間距離を設定することは十分に可能
であり、簡単な設計上の問題となる。例えば空乏層両側
の制御電極に印加される電圧の大きさが等しければ、当
該電極間離間距離は片側の反転層36の周囲に形成される
空乏層幅の二倍以内にすれば良い。いずれにしても、各
反転層から横方向にキャリア（電子）の到達距離以内の
所に隣の反転層の端が位置するようになっていれば良い
訳で、このような点は、後述する本発明の他の実施形態
においても全く同様に考えることができる。

【００２５】さらに、エミッタ13についても、図１(A)
中、仮想線の分離線13’で示すように、当該エミッタ13
はｎ型ドレイン領域35の表面にｐ型半導体基板31とは別
途独立に形成されたｎ型半導体材料または金属材料製の
ものであっても良いし、そもそもドレイン領域35を省略
することもでき、それらエミッタ13がｐ型半導体基板の
表面に直接に設けられていても良い。実際、エミッタ13
は必ずｐ型半導体基板31の表面上に設けられたｎ型ドレ
イン領域35に対して設けられねばならない，という制約
は、余り望ましくない制約でもある。このようなｎ型ド
レイン領域35を作製する工程の追加は素子作製コストの
上昇や製作時間の増大を招くだけではなく、歩留まりの
低下を生むし、そうでなくとも放出電流の低下要因を生
じ易い。また何より、エミッタ13の材料や物性、導電型
にも制約を生む。これに対し、ｐ型半導体基板31の表面
に直接にエミッタ13を設けて良いのならば、当該エミッ
タ13は真空蒸着法等によって作ることもできる外、作製
プロセスや用いる材料にも制約が殆どなくなり、自由度
の高い利点がある。なお、ｐ型半導体基板31の表面上に
エミッタ13を直接に設けるときにも、引き出し電極G₁の
下のｐ型基板表面に選択形成される反転層36を介し、エ
ミッタ13は制御電極下の反転層36に導通させることがで
きる。この点もまた、図２，３に即して説明する本発明
の他の実施態様においても同様である。

【００２６】加えて、図１(A) 中には仮想線により、ｐ
型半導体基板31に対し基板電位Vsを与える基板電位源も
可変電位源として示されている。実際、基板電位を制御
し、例えば正方向に高めると反転層36の形成される閾値
電圧が上がり、下げれば下がる。図示の場合にはｐ型半
導体基板13の側を正とする可変電位源として示してある
が、場合によってはさらに負方向への基板バイアスも可
能である。従って複数個の本発明冷電子放出素子を同一
基板上に集積した場合、制御電圧Vc(X),Vc(Y)を特定の
選択素子のチャネル電流のオン、オフのために用いる場
合にも、そうではなく、より一般的にいってオンとなっ
ているチャネルを通過するチャネル電流の大きさの制御
に用いる場合にも、図示の基板電位源Vsを用いると、同
じ値の制御電圧Vc(X),Vc(Y) が印加されている状態下で
全ての素子のエミッタを介する電界放射電流の量を一括
して制御することができる。これは例えば、ＦＰＤとし
てこのような本発明冷電子放出素子の集積装置を用いた
場合、画面全体の明るさを調整することが可能なことを
意味し、基板電位源Vsは明るさ調整電圧Vsとなる。この
基板電位源Vsは本発明の他の実施形態においても示され
ており、同様に採用可能であるが、実際には、後に図２
に即して説明するように、マトリクス構成を採用したＦ
ＰＤにおける各素子ごとの階調制御も可能な本発明の実
施形態において特に有用な事実である。

【００２７】図１(B) は本発明の他の実施形態を示して
いるが、以下では専ら図１(A) に示した本発明の実施形
態におけるものと異なる部分についてのみ説明し、他は
既述した説明を援用する。図１(A) に示されている本発
明冷電子放出素子と異なるのは、エミッタ13がｐ型半導
体基板31のそれ自体を加工することにより得られたｐ型
エミッタとなっていることである。このようにしても、
動作的には図１(A) に示した素子と同様、電流安定化機
能と複数の制御電極G₂，G₃による選択制御性を保ったま
ま、全く問題なく動作する。

【００２８】すなわち、冷電子引き出しのための引き出
し電極G₁に適当なる引き出し電圧Vgを印加すると、エミ
ッタ13がｐ型半導体のとき、尖端部P_Oから少し下がった
程度までの開口15に近い部分では当該エミッタ13の表面
に反転層36が形成される。また、エミッタ13の基底部
（ｐ型半導体基板31の表面に接する部分）にもやはり反
転層36が形成される。従って、図示の場合にはそれら両
反転層36，36間の空乏層の存在も考えているが、そうで
はなくてエミッタ尖端部P_O側の反転層36とエミッタ近傍
において引き出し電極G₁の下のｐ型半導体基板表面に形
成される反転層36の相互が繋がれば、ソース領域32から
輸送されてきた電子はそのままエミッタ表面を介して尖
端部P_Oに至り、強電界により引き出されて行くことがで
きる。もちろん、各部の寸法関係や引き出し電極G₁に印
加する電圧の大きさ如何によってはこのような状況が起
こることも十分に考えられ、これにより既述した通り、
複数制御電極型の直列ＦＥＴ構造を付加したことによる
電流安定化機能と選択制御性を持った冷電子放出素子が
具現する。

【００２９】一方、引き出し電極G₁に所定の引き出し電
圧Vgを印加した時、エミッタ13の尖端部P_Oの近傍には図
１に示す通り反転層36が形成されるが、基底部に近い所
には空乏層が広がることもある。しかし、このような場
合でも、ソース領域32からエミッタ基底部に向けて複数
の制御電極下の反転層36を介しエミッタ基底部にまで輸
送されてきた電子が、エミッタ13の当該空乏層の部分を
ドリフトして尖端部P_O側の反転層36に至り得るようにす
ることもできる。そのようになるように、各部の寸法関
係や印加電圧の大きさを決めることは完全に可能であ
り、設計的な事項に属する。また、よしんば、エミッタ
尖端部P_Oの表面準位が多い等の理由によってエミッタ13
の表面に反転層が形成されない場合でも、エミッタ13の
全体が空乏していれば、ｐ型半導体基板表面の反転層36
を輸送されてきた電子は当該エミッタ空乏層部分をドリ
フトして尖端部P_Oに至り、強電界により引出されて行く
ようにすることもでき、やはり本素子は問題なく動作す
る。

【００３０】素子作製上は、このように、エミッタ13を
ｐ型半導体基板自体から形成し、しかも、その後もｎ型
に反転する工程を必要とせず、ｐ型のまま使えることの
利点は大きい。エミッタ尖端部P_Oの尖鋭化等に関する既
存の優れた加工法を利用できるし、工程の増加を最小限
に抑えて図６に示した従来例の持っていた欠点を緩和し
ながら、放出電流の安定化機能、選択制御機能を組込ん
だ冷電子放出素子を提供できるからである。

【００３１】図１(B) には、エミッタ13の表面部分が化
学的に安定な材料、例えば炭素薄膜や炭化シリコン薄膜
等の保護膜41により覆われている場合も例示されてい
る。このようにすると、エミッタ13の表面が化学的に不
活性になるので真空中の残留ガス分子が付着しにくく、
結果として低真空雰囲気中においても放出電流の低下を
抑制し得る効果が生まれ、より望ましい。このような保
護膜41もまた、本書で述べる本発明の他の実施形態にお
いても同様に採用することができる。

【００３２】図２は、本発明の他の実施形態を示してい
る。同様に図１(A) ないし図１(B)と異なる点について
のみ言及し、他に関しては全く同様で良いので前の説明
を援用する。異なっているのは絶縁層12上に形成された
電極層34の分割数で、図示の場合は四つになっており、
その中の一つは開口15を有する引き出し電極G₁であっ
て、残りの三つがこの実施形態での制御電極G₂，G₃，G₄
となっている。このような場合には、これら三つの制御
電極G₂，G₃，G₄の二つ、例えばG₂，G₃を先の図１(A),
(B) におけると同様、ＦＰＤ用等としてＸＹマトリクス
に複数個の本発明冷電子放出素子を集積した場合の各素
子の選択駆動用の制御電極とし、残りの一つG₄を電界放
射電流の量的な制御、つまりはＦＰＤ画面における各画
素ごとの階調制御に用いることができる。すなわち、図
中に模式的に示すように、二つの制御電極G₂，G₃の中、
一方（例えば電極G₂）を複数のＸ選択線の図示する一本
Lxに接続し、他方（例えば電極G₃）を複数のＹ選択線の
図示する一本Lyに接続することで、これら図示されたＸ
Ｙ両選択線Lx，Lyにそれぞれ所定の大きさ以上の有意電
圧値の制御電圧Vc(X),Vc(Y) が共に乗った時にのみ、図
示の冷電子放出素子がオンとなり、エミッタ13から電界
放射電流の安定化が掛かった状態で冷電子放出が起きる
ようにすると共に、残りの制御電極G₄は複数の階調制御
線の図示する一本Lcに接続し、これに階調制御電圧Vc
(C) を印加することでチャネル電流を連続的に、もしく
は細かなステップで可変制御することができる。

【００３３】図３に示す本発明の実施態様は、上述した
本発明冷電子放出素子をさらに一般的に展開したもの
で、制御電極の数は任意の N-1個（引き出し電極G₁を入
れれば全部で N個）に展開し得ることを例示している。
もちろん、これら N-1個のそれぞれの制御電極G2〜G_Nに
は、本冷電子放出素子の使用者が必要とする制御形態に
従い、所望の制御電位 Vc₁〜Vc_N-1 を印加することがで
きる。他の構成部分や配慮についてはこれまでの説明を
援用でき、特にこの実施形態において限定せねばならな
い所はない。

【００３４】以上、幾つかの本発明の実施形態につき説
明したが、本発明の要旨構成に従う限り、任意の改変は
自由である。エミッタ13の立体外形形状についても本発
明の原理上は図示した円錐形状に限定されることはな
い。角錐状のものや柱状のものであっても良い。

【００３５】

【発明の効果】本発明によれば、冷電子放出素子に直列
にＦＥＴを接続して放出電流を安定化するという原理を
全うしながら、電界放射電流の制御に関し、引き出し電
圧とは独立に設定できる複数系統の電圧信号による高い
自由度と再現性を持った冷電子放出素子を簡単な構造に
より実現することができる。

【図面の簡単な説明】

【図１】本発明の基本的な実施形態における冷電子放出
素子の概略構成図である。

【図２】本発明の他の実施形態における冷電子放出素子
の概略構成図である。

【図３】本発明のさらに他の実施形態における冷電子放
出素子の概略構成図である。

【図４】従来の冷電子放出素子の基本的構造の要部斜視
図である。

【図５】従来において冷電子放出素子における放出電流
を安定化するための素子構造と原理の説明図である。

【図６】図５に示す冷電子放出素子をさらに改良した従
来の冷電子放出素子の概略構成図である。

【符号の説明】

12 絶縁層， 13 エミッタ， 31 ｐ型半導体基板， 32 ｎ型ソース領域， 34 電極層， 35 ｎ型ドレイン領域， 36 反転層， 41 空乏層， G₁ 引き出し電極， G₂，G₃，G₄，G_N-1，G_N 制御電極， Vs 基板電位源（基板電位）．

Claims

【特許請求の範囲】

【請求項１】ｐ型半導体基板の一表面上に形成され、
ソース電極の付されたｎ型ソース領域と；該ｎ型ソース
領域に対し横方向に離間した位置にあって該ｐ型半導体
基板の該一表面から突出するように設けられ、突出端が
鋭い尖端部になっているエミッタと；上記エミッタと上
記ソース領域間に亙って該ｐ型半導体基板上に設けられ
た絶縁層と；該絶縁層の上に設けられ、上記エミッタの
上記尖端部を囲む開口を有し、該エミッタ尖端部から冷
電子を引き出すための電圧が印加される引き出し電極
と；該引き出し電極の上記ソース領域側の一端と上記ソ
ース領域の上記エミッタ側の一端の上方との間にあって
上記絶縁層上に設けられ、互いに横方向に並設の関係に
あり、該絶縁層の下の上記ｐ型半導体基板表面に反転層
を誘起するための電圧がそれぞれ選択的に印加される複
数の制御電極と；を有して成る冷電子放出素子。
【請求項２】請求項１記載の冷電子放出素子であっ
て；上記制御電極の数は二つであり、その中の一つはｘ
選択線に、他の一つは該ｘ選択線と直交するｙ選択線に
接続していること；を特徴とする冷電子放出素子。
【請求項３】請求項１記載の冷電子放出素子であっ
て；上記制御電極の数は三つであり、その中の一つはｘ
選択線に、他の一つは該ｘ選択線と直交するｙ選択線
に、そして残りの一つは上記エミッタを介する電界放射
電流量の制御線に接続していること；を特徴とする冷電
子放出素子。
【請求項４】請求項１記載の冷電子放出素子であっ
て；上記ｐ型半導体基板に所望の基板電位を印加する基
板電位源を有すること；を特徴とする冷電子放出素子。
【請求項５】請求項１記載の冷電子放出素子であっ
て；上記引き出し電極と隣接する上記制御電極間、及び
互いに隣接する制御電極間の上記横方向の離間距離は、
各電極に上記電圧がそれぞれ印加された時、該各電極の
下の上記ｐ型半導体領域の表面に誘起された反転層中の
電子が上記エミッタ方向に向かって隣の反転層に移動で
きる距離以内となっていること；を特徴とする冷電子放
出素子。
【請求項６】請求項１記載の冷電子放出素子であっ
て；上記エミッタは上記ｐ型半導体基板を加工した後、
ｎ型不純物を導入することにより形成されたｎ型エミッ
タであること；を特徴とする冷電子放出素子。
【請求項７】請求項１記載の冷電子放出素子であっ
て；上記エミッタは上記ｐ型基板の表面に設けられたｎ
型ドレイン領域の上に形成されていること；を特徴とす
る冷電子放出素子。
【請求項８】請求項１記載の冷電子放出素子であっ
て；上記エミッタは上記ｐ型半導体基板上に該ｐ型半導
体基板とは別途に形成されたｎ型エミッタであること；
を特徴とする冷電子放出素子。
【請求項９】請求項１記載の冷電子放出素子であっ
て；上記エミッタは上記ｐ型半導体基板上に該ｐ型半導
体基板とは別途に形成された金属エミッタであること；
を特徴とする冷電子放出素子。
【請求項１０】請求項１記載の冷電子放出素子であっ
て；上記エミッタは上記ｐ型半導体基板自体を加工して
得られたｐ型エミッタであること；を特徴とする冷電子
放出素子。
【請求項１１】請求項１記載の冷電子放出素子であっ
て；上記ｐ型半導体基板はｐ型単結晶半導体基板である
こと；を特徴とする冷電子放出素子。
【請求項１２】請求項１に記載の冷電子放出素子であ
って；上記エミッタの表面は化学的に不活性な保護膜で
覆われていること；を特徴とする冷電子放出素子。
【請求項１３】請求項１２記載の冷電子放出素子であ
って；上記保護膜は炭素薄膜であること；を特徴とする
冷電子放出素子。
【請求項１４】請求項１２記載の冷電子放出素子であ
って；上記保護膜は炭化シリコン薄膜であること；を特
徴とする冷電子放出素子。