KR20010034645A - 전계 방출형 전자원 장치 - Google Patents
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Abstract
본 발명은 p형 실리콘 기판(1)상에 형성된 전계 방출 전자원부와, 해당 전계 방출 전자원부에 대응하여 해당 p형 실리콘 기판(1)상에 형성된 n 채널 전계 효과 트랜지스터부를 구비하고, 해당 전계 효과 트랜지스터부의 드레인 영역에 해당 전계 방출 전자원부가 형성되어 있으며, 해당 전계 효과 트랜지스터부의 게이트 전극(8)에 인가되는 제어전압에 의해, 해당 전계 방출 전자원부로부터의 전계 방사 전류가 제어되는 전계 방출형 전자원 장치에 있어서, 해당 드레인 영역이, 불순물 농도가 다른 적어도 2종류의 웰(3, 4)을 포함하고, 해당 적어도 2종류의 웰 중에 불순물 농도가 낮은 웰(4)이, 해당 전계 효과 트랜지스터부의 채널 영역에 접하는 해당 드레인 영역의 단부에 형성되어 있다.
Description
반도체 미세 가공 기술의 진전에 따라 미소한 냉음극 구조의 형성이 가능하게 되었기 때문에, 진공 마이크로 일렉트로닉스 기술의 개발이 성행하고 있다. 이로써 얻어지는 미소 냉음극 구조는, 평면형의 전자 방출 특성이 높은 전류 밀도를 기대할 수 있으므로, 특히 차세대 플랫 디스플레이의 전자원으로서 기대가 모아지고 있다. 또한, 동작 온도가 TFT-LCD 등의 액정 표시 방식과 비교하여 광범위하기 때문에, 차재용의 내환경 디스플레이로서도 실용화가 요망되고 있다.
이들의 전자원을 플랫 디스플레이의 용도로서 사용하기 위해서는, 동작 전압의 저감, 전자 방출 특성의 안정화나 장수명 특성 등의 요구 사양을 만족할 필요가 있다. 특히, 전자 방출 특성의 안정화는 디스플레이의 휘도로서의 기본 성능에 직접 관계되는 문제이고, 중요한 기술 과제로서 위치가 부여되고 있다.
상기 과제에 대하여, 전자원 내부에 저항층을 삽입하는 방법이나 정전류 회로를 내장하는 방법 등이 제안되어 있다.
이하, 제 1 종래예로서, 일본 특개평8-87957호 공보에 기재되어 있는 전계 방사 냉음극 장치의 구성을 도 8의 (a) 및 도 8의 (b)를 참조하여 설명한다. 상기 제 1 종래 예에서는, 전계 방사 음극 소자의 이미터 전자류 방사량을 전계 효과 트랜지스터(FET)의 정전류 특성을 사용하여 일정화시키는 원리를 이용하고 있다. 도 8의 (a)는 1개의 전계 방사 음극 소자 및 FET가 구성되어 있는 실리콘 기판의 일부의 단면도이며, 도 8의 (b)는 전계 방사 음극 소자를 포함하는 부분의 전기적 등가 회로를 도시하는 회로 구성도이다.
도 8의 (a) 및 도 8의 (b)에 있어서, 810은 전계 효과 트랜지스터(FET), 801은 p형 실리콘 기판, 802는 FET(810)의 소스가 되는 제 1 n형층, 803은 전계 방사 음극 소자의 원추형 이미터, 804'는 절연층(SiO2층; 804)중에 전계 방사 음극 소자의 게이트절연층으로서 기능하는 부분, 805는 전계 방사 음극 소자의 게이트층, 806은 FET(810)의 드레인이 되는 제 2 n형층, 807은 FET(810)의 소스 전극, 808은 FET(810)의 게이트 전극, 809는 전계 방사 음극 소자의 양극, 811은 소스 저항, 812는 게이트 전압원(전압치 Vg), 813은 양극 전압원(전압치 Va), 814는 게이트 소스간 제어 전압원(전압치 Vgs)이다.
도 8의 (b)에 도시하는 바와 같이 전계 방사 음극 소자는, 양극(A; 809), 게이트(G; 805), 이미터(E; 803)를 구비한 3극관을 구성하고, 이미터(E; 803)와 접지 사이에 FET(810)의 드레인 소스 경로와 소스 저항(811)이 직렬로 접속된다.
상기 3극관에 있어서, 양극(A; 809)은 양극 전압(Va)을 발생하는 양극 전압원(813)에 접속되고, 게이트(C; 805)는, 고정의 게이트 전압(Vg)을 발생하는 게이트 전압원(812)에 접속된다. FET(810)에 있어서, 게이트(808)는 가변의 게이트 소스간 제어전압(Vgs)을 발생하는 게이트 소스간 제어 전압원(814)에 접속된다.
상기 전계 방사 음극 장치에 사용되는 전계 방사 음극 소자에서는, 양극(809)에 소정의 양극 전압(Va)을 게이트(805)에 소정의 게이트 전압(Vg)을 각각 인가하여, FET(810)의 게이트(808)에 소요되는 값의 게이트 소스간 전압(Vgs)을 인가하면, 이미터(803)를 가열하지 않고서, 이미터(803)로부터 이미터 전자류 방사가 행해진다. 상기의 경우, 전계 방사 음극 소자의 이미터 전자류 방사량은, 게이트(805)에 인가되는 고정의 게이트 전압(Vg)에 의해서 제어되는 것은 아니며, 이미터(803)에 접속되는 FET(810)의 게이트(808)에 인가되는 가변 게이트 소스간 제어 전압(Vgs)에 의해서 제어된다. 즉, FET(810)는 그 게이트(808)에 인가되는 게이트 소스간 제어 전압(Vgs)을 적절하게 함에 의해서, 정전류 영역에서 동작하게 된다.
상기와 같이, 이미터로부터 전계 방사되는 전자류 방사량은, 상기 이미터에 직렬로 접속되어 방사되는 전자를 공급하는 기능을 가지는 FET의 특성에 의해서, 결정된다. 따라서, FET의 설계를 최적으로 행하는 것에 의해서, FET의 동작조건과 전계 방사 전자 유량을 미리 설계하는 것이 가능하게 된다. 특히, FET의 포화 동작 영역에서 전계 방사를 행하는 것으로, 이미터 자체의 불안정 요인으로부터 개방되고, 결과로서, 극히 안정하고 또한 정확하게 제어된 전계 방사 전자 유량을 얻을 수 있다.
냉음극에 요구되는 사양으로서, 디스플레이 용도로서는, 특히 고정밀화도 중요한 요소가 된다. 일반적으로, 마이크로칩형의 냉음극 구성의 경우, 이미터로부터 방출되는 전자는 소정의 확장 각(divorgent angle)을 가지고 있기 때문에, 고세밀 표시를 행함에 있어서 장해로 될 가능성이 있다. 상기 전자궤도의 확장을 억제하는 수단의 하나로서, 수속 전극을 사용하는 구성이 제안되어 있다. 도 9에, 제 2 종래예로서, 일본 특개평10-74473호 공보에 개시되어 있는 상기와 같은 방식의 FED의 일 구성예를 도시한다.
상기 FED에서는 각 이미터마다 제 2 게이트 전극(수속 전극)을 형성하고, 상기 게이트 전극에, 제 1 게이트 전극(인출 게이트 전극)에 대하여 상대적으로 음의 전위를 부여하는 것에 의해서, 이미터로부터 방출되는 전자를 수속시킨다.
즉, 도 9에 있어서, 91은 절연층이고, 게이트 전극(인출 전극; 92)의 위에 또한 절연층(93)을 설치하며, 그 위에 원형의 개구부를 가지는 제 2 게이트 전극(수속 전극; 94)을 설치하고 있다. 상기 종래 예에 있어서는, 제 2 게이트 전극(수속 전극; 94)은, 각 이미터(95)를 둘러싸도록 설치되어 있다. 상기 제 2 게이트 전극(수속 전극; 94)을, 제 1 게이트 전극(인출 게이트 전극: 92)보다도 저전위로 하는 것에 의해, 이미터로부터 방출된 전자가 수속 효과의 렌즈 작용을 받아, 전자 빔의 궤도가 수속된다.
그런데, 상기 제 1 종래 예의 전계 방사형 음극 소자는, 전계 방사 전자 유량을 단기간 안정하게 제어하는 것은 가능하지만, 동작 조건에 따라서는 장기간에 걸쳐 안정성을 확보할 수 없다.
또한, 제 2 종래 예의 전계 방출형 표시 장치에서는, 전자 빔의 수속기능은 가지지만, 그 한편, 이미터로부터 방출되는 전자의 양이 저하한다는 결점을 가지고 있다.
본 발명은 전자선 여기의 레이저, 평면형의 표시소자, 및 초고속의 미소 진공 소자 등에 대한 응용이 기대되는 냉음극 전자원에 관한 것으로, 특히 집적화 및 저전압화를 실현할 수 있는 반도체 응용의 전계 방출형 전자원 및 그 제어방법에 관한 것이다.
도 1은 본 발명의 제 1 실시예에 있어서의 전계 방출형 전자원 장치의 구성을 모식적으로 도시하는 단면도(a) 및 평면도(b)이고, 도 1의 (a)는, 도 1의 (b)의 I-I선에 있어서의 단면 구조를 도시한 도면.
도 2는 본 발명의 제 2 실시예에 있어서의 전계 방출형 전자원 장치의 구성을 모식적으로 도시하는 단면도(a) 및 평면도(b)이고, 도 2의 (a)는 도 2의 (b)의 I-I선에 있어서의 단면 구조를 도시한 도면.
도 3은 본 발명의 제 3 실시예에 있어서의 전계 방출형 전자원 장치의 구성을 모식적으로 도시하는 단면도.
도 4는 본 발명의 제 4 실시예에 있어서의 전계 방출형 전자원 장치의 구성을 모식적으로 도시하는 단면도(a) 및 평면도(b)이고, 도 4의 (a)는 도 4의 (b)의 I-I선에 있어서의 단면 구조를 도시한 도면.
도 5는 본 발명의 제 5 실시예에 있어서의 전계 방출형 전자원 장치의 구성을 모식적으로 도시하는 단면도(a) 및 평면도(b)이고, 도 5의 (a)는 도 5의 (b)의 I-I선에 있어서의 단면 구조를 도시한 도면.
도 6은 본 발명의 제 6 실시예에 있어서의 전계 방출형 전자원 장치의 구성을 모식적으로 도시하는 단면도(a) 및 평면도(b)이며, 도 6의 (a)는 도 6의 (b)의 I-I선에 있어서의 단면 구조를 도시한 도면.
도 7은 본 발명의 제 7 실시예에 있어서의 전계 방출형 전자원 장치의 구성을 모식적으로 도시하는 단면도(a) 및 평면도(b)이고, 도 7의 (a)는, 도 7의 (b)의 I-I선에 있어서의 단면 구조를 도시한 도면.
도 8의 (a)는 종래 기술에 의한 전계 방출형 전자원 장치의 구성을 모식적으로 도시하는 단면도이고, 도 8의 (b)는 도 8의 (a)의 구성의 등가 회로도.
도 9는 종래 기술에 의한 전계 방출형 전자원 장치의 구성을 모식적으로 도시하는 단면도.
본 발명은 상기의 과제를 해결하기 위해서 이루어진 것으로, 그 목적은, (1)차세대 디스플레이에 요구되는 고신뢰성 동작을 실현하는 전계 방출형 전자원 구조를 얻는 것, (2) 고정밀화를 도모하는 데에서 고밀도로 안정한 동작을 실현하는 전계 방출형 전자원 구조를 얻는 것, 및 (3) 더욱 고정밀화가 가능한 빔 수속 작용을 가지는 전계 방출형 전자원 구조를 얻는 것이다.
본 발명의 어떤 국면에 의해서 제공되는 장치는, p형 실리콘 기판상에 절연막을 개재시켜 형성되어 있고 또한 음극 형성 영역에 상당하는 개소에 개구부를 가지는 인출 전극과, 해당 p형 실리콘 기판상이며 해당 인출 전극의 개구부에 상당하는 위치에 형성된 음극부를 포함하는 전계 방출 전자원부와, 해당 전계 방출 전자원부에 대응하여 해당 p형 실리콘 기판상에 형성된 n 채널 전계 효과 트랜지스터부를 구비하고, 해당 전계 효과 트랜지스터부의 드레인 영역에 해당 전계 방출 전자원부가 형성되어 있으며, 해당 전계 효과 트랜지스터부의 게이트 전극에 인가되는 제어전압에 의해, 해당 전계 방출 전자원부로부터의 전계 방사 전류가 제어되는 전계 방출형 전자원 장치로서, 해당 드레인 영역이, 불순물 농도가 다른 적어도 2종류의 웰(well)을 포함하며, 해당 적어도 2종류의 웰중에 불순물 농도가 낮은 웰이, 해당 전계 효과 트랜지스터부의 채널 영역에 접하는 해당 드레인 영역의 단부에 형성되어 있다.
예를 들면, 상기 드레인 영역에, 불순물 원소로서, 실리콘 기판중에서의 열확산 속도가 다른 적어도 2종류의 n형 불순물 원소가 포함될 수 있다.
어떤 실시예에서는, 상기 드레인 영역에, 불순물 원소로서. 실리콘 기판중에서의 열확산 속도가 빠른 인 원소와 실리콘 기판중에서의 열확산 속도가 느린 비소 원소가 포함되어 있다.
본 발명의 다른 국면에 의해서 제공되는 장치는, p형 실리콘 기판상에 절연막을 개재시켜 형성되어 있고 또한 음극 형성 영역에 상당하는 개소에 개구부를 가지는 인출 전극과, 해당 p형 실리콘 기판상이며 해당 인출 전극의 개구부에 상당하는 위치에 형성된 음극부를 포함하는 전계 방출 전자원부와, 해당 전계 방출 전자원부에 대응하여 해당 p형 실리콘 기판상에 형성된 n 채널 전계 효과 트랜지스터부를 구비하고, 해당 전계 효과 트랜지스터부의 드레인 영역에 해당 전계 방출 전자원부가 형성되어 있으며, 해당 전계 효과 트랜지스터부의 게이트 전극에 인가되는 제어전압에 의해, 해당 전계 방출 전자원부로부터의 전계 방사 전류가 제어되는 전계 방출형 전자원 장치로서, 해당 전계 효과 트랜지스터부의 해당 게이트 전극이, 적어도 2종류의 다른 게이트폭의 부분을 포함하는 형상을 가지며, 해당 게이트 전극의 일부가, 해당 드레인 영역의 단부를 덮도록 배치되어 있다.
본 발명의 또 다른 국면에 의해서 제공되는 장치는, p형 실리콘 기판상에 제 1 절연막을 개재시켜 형성되어 있고 또한 음극 형성 영역에 상당하는 개소에 개구부를 가지는 인출 전극과, 해당 p형 실리콘 기판상이며 해당 인출 전극의 개구부에 상당하는 위치에 형성된 음극부를 포함하는 전계 방출 전자원부와, 해당 전계 방출 전자원부에 대응하여 해당 p형 실리콘 기판상에 형성된 n 채널 전계 효과 트랜지스터부를 구비하고, 해당 전계 효과 트랜지스터부의 드레인 영역에 해당 전계 방출 전자원부가 형성되어 있으며, 해당 전계 효과 트랜지스터부의 게이트 전극에 인가되는 제어 전압에 의해, 해당 전계 방출 전자원부로부터의 전계 방사 전류가 제어되는 전계 방출형 전자원 장치로서, 해당 전계 효과 트랜지스터의 해당 게이트 전극과 해당 p형 실리콘 기판 사이에 형성된 게이트 절연막이, 해당 인출 전극과 해당 p형 실리콘 기판 사이에 형성된 해당 제 1 절연막보다 얇은 막으로 구성된다. 또한 해당 게이트 절연막이 해당 제 1 절연막에 의해서 매립된 구성을 가진다.
상기 게이트 절연막이 상기 전계 방출 전자원부의 상기 음극부의 선단을 날카로운 형상으로 하기 위한 선예화 열산화 처리 공정에서 형성된 실리콘 열산화막으로 구성되어 있어도 좋다.
본 발명의 또 다른 국면에 의해서 제공되는 장치는, p형 실리콘 기판상에 절연막을 개재시켜 형성되어 있고 또한 음극 형성 영역에 상당하는 개소에 개구부를 가지는 인출 전극과, 해당 p형 실리콘 기판상이며 해당 인출 전극의 개구부에 상당하는 위치에 형성된 음극부를 포함하는 전계 방출 전자원부와, 해당 전계 방출 전자원부에 대응하여 해당 p형 실리콘 기판상에 형성된 n 채널 전계 효과 트랜지스터부를 구비하고, 해당 전계 효과 트랜지스터부의 드레인 영역에 해당 전계 방출 전자원부가 형성되어 있으며, 해당 전계 효과 트랜지스터부의 게이트 전극에 인가되는 제어전압에 의해, 해당 전계 방출 전자원부로부터의 전계 방사 전류가 제어되는 전계 방출형 전자원 장치로서, 해당 전계 효과 트랜지스터부의 해당 게이트 전극과 동일 재료로 구성된, 해당 전계 효과 트랜지스터부의 채널 영역 중에서 해당 게이트 전극에 의해서 덮여 있지 않는 영역을 덮도록 배치된 실드(shield) 전극을 더 구비한다.
바람직하게는, 상기 실드 전극이, 상기 p형 실리콘 기판과 동전위로 유지되고 있고, 상기 게이트 전극에 기인하지 않는 외부 전계의 상기 채널 영역에 대한 영향을 차단하는 기능을 가진다.
본 발명의 또 다른 국면에 의해서 제공되는 장치는, p형 실리콘 기판상에 절연막을 개재시켜 형성되어 있고 또한 음극 형성 영역에 상당하는 개소에 개구부를 가지는 인출 전극과, 해당 p형 실리콘 기판상이며 해당 인출 전극의 개구부에 상당하는 위치에 형성된 음극부를 포함하는 전계 방출 전자원부와, 해당 전계 방출 전자원부에 대응하여 해당 p형 실리콘 기판상에 형성된 n 채널 전계 효과 트랜지스터부를 구비하고, 해당 전계 효과 트랜지스터부의 드레인 영역에 해당 전계 방출 전자원부가 형성되어 있으며, 해당 전계 효과 트랜지스터부의 게이트 전극에 인가되는 제어전압에 의해, 해당 전계 방출 전자원부로부터의 전계 방사 전류가 제어되는 전계 방출형 전자원 장치로서, 해당 전계 효과 트랜지스터부의 해당 드레인 영역이, 해당 전계 효과 트랜지스터부의 소스 영역의 내부에, 해당 소스 영역으로 둘러싸이도록 배치되며, 해당 전계 효과 트랜지스터부의 해당 게이트 전극이, 해당 전계 방출 전자원부의 해당 음극부에 대하여 평면적으로 대칭인 배치 구성을 가진다.
예를 들면, 상기 드레인 영역이 p형 도전층으로 이루어진다.
상기 드레인 영역중에, 상기 전계 효과 트랜지스터부의 상기 채널 영역에 접하는 외주부와, 상기 소스 영역의 내주부가, 동심 원주상에 형성된 원 형상을 가지고 있어도 좋다.
상기 소스 영역과 상기 드레인 영역 사이에 형성되어 있는 상기 게이트 전극의 적어도 일부가, 원호형의 대칭인 형상을 가지고 있어도 좋다.
예를 들면, 상기 전계 방출 전자원부의 상기 인출 전극에 인가되는 제 1 전압(Vex)과 상기 전계 효과 트랜지스터부의 상기 게이트 전극에 인가되는 제 2 전압(Vg)의 사이에, Vg＜Vex인 관계가 존재한다.
본 발명에 의하면 높은 전계 강도가 집중하는 드레인 단부가 낮은 불순물 농도의 웰로 구성되고, 그 결과 극도의 전계 집중을 완화하는 것이 가능하게 되어, 디바이스 동작의 신뢰성을 향상시킬 수 있다.
드레인 영역의 불순물 원소로서, 실리콘 기판중에서의 열확산 속도가 다른 적어도 2종 이상의 n형 불순물 원소를 사용하는 것에 의해, 열확산 속도의 차이를 이용한 2종 이상의 n형 웰을, 용이하게 형성할 수 있다.
상기 불순물 원소로서, 열확산 속도가 빠른 인 원소 및 열확산 속도가 느린 비소 원소를 사용하면, 불순물 농도가 낮은 n-웰과 불순물 농도가 높은 n+웰을 용이하게 형성할 수 있다.
또한, 본 발명에 의하면, 전계 방출형 전자원 장치에 있어서, 채널 게이트 전극의 일부가 드레인단 영역을 덮는 것에 의해, 소스로부터 드레인으로 흐르는 드레인 전류가 드레인단 영역에서 확산되고, 결과로서 전류 밀도를 저하시킬 수 있다.
또한, 본 발명에 의하면, 전계 방출형 전자원 장치에 있어서, 고전압 인가가 필요하게 되는 인출 전극용의 두꺼운 절연막과, 저전압 구동을 위해 얇은 절연막이 필요하게 되는 전계 효과 트랜지스터용 절연막을, 기능적으로 분리할 수 있다. 또한, 게이트 절연막이 절연막으로 매립된 구성으로 하는 것에 의해, 다층 배선을 형성하는 것이 가능하게 되고, 매트릭스 구동용의 배선을 용이하게 형성할 수 있다.
게이트 절연막을, 전계 방출 전자원부의 음극의 선예화 열산화 처리 공정에서 형성된 실리콘 열산화막으로 구성하면, 정밀하게 제어된 막질이 높은 열산화막을 사용하는 것에 의해, 높은 신뢰성이 얻어짐과 동시에, FET의 제어를 고정밀도로 행할 수 있다.
더욱이, 본 발명에 의하면, 전계 방출형 전자원 장치에 있어서, 전계 효과 트랜지스터부의 채널 영역을 실드 전극으로 덮는 것에 의해서, 외부 전계로부터의 영향을 억제할 수 있다. 또한, 게이트 전극과 동일 재료로 구성되는 것에 의해, 배선 공정을 간략화 할 수 있다.
실드 전극이 p형 실리콘 기판과 동전위로 유지되고, 게이트 전극 이외의 외부 전계로부터의 전계의 영향을 차단하는 기능을 가지는 구성을 부가하면, 실드 전극이 p형 실리콘 기판 전위와 동전위로 보유되기 때문에, 보다 확실하게, 외부 전계로부터의 실드 기능을 발휘할 수 있다.
또한, 본 발명에 의하면, 전계 방출형 전자원 장치에 있어서, 게이트 전극 등의 전극 배치를 드레인을 중심으로 평면적으로 대칭 설계하는 것이 가능하게 되어, 전자 수속 작용이 용이하게 된다.
더욱이, 본 발명에 의하면, 드레인 영역으로의 이온 주입에 의한 불순물 도입 공정이 간략화 되어, 제조 비용을 저감할 수 있는 동시에, 음극으로의 이온 주입에 의한 음극 형상 불균일함의 발생을 억제할 수 있다.
또한, 전계 효과 트랜지스터부의 채널 영역에 접하는 드레인의 외주부와 소스의 내주부가, 각각 동심 원주상에 형성된 원형상을 가지는 구성에 의해, 소스 영역으로부터 드레인 영역으로의 캐리어 주입이 균일화 되고, 양호한 트랜지스터 특성이 얻어진다.
소스 영역과 드레인 영역의 사이에 형성된, 채널 영역을 제어하기 위한 게이트 전극의 적어도 일부가, 원호형의 대칭 형상을 가지는 구성에 의해, 수속을 위한 전극 형상이 드레인을 중심으로 대칭이 되고, 보다 균일하게 수속 동작을 행할 수 있다.
더욱이, 전계 방출 전자원부의 인출 전극에 인가되는 제 1 전압(Vex)과 전계 효과 트랜지스터부의 게이트 전극에 인가되는 제 2 전압(Vg)의 사이에, Vg＜Vex 인 관계를 가지는 구성에 의해, 전자의 수속 동작을 보다 확실하게 행할 수 있다.
본 발명의 구체적인 실시예의 설명에 앞서서, 이하에서는, 종래 기술의 전계 방출형 전자원 장치가 가지는 과제에 관한 본원 발명자의 검토 결과를 설명한다. 또한, 이하에 설명하는 종래 기술에 있어서의 문제점은, 해당 기술분야에서, 종래에는 인식되어 있지 않는 내용이다.
우선, 제 1 종래 예의 문제점을 설명한다.
도 8의 (a)의 구성에서, 게이트(808)에 게이트 소스간 제어 전압(Vgs)을 적당하게 인가한 상태에서, 결국 FET의 채널 게이트를 개방한 상태에서, 게이트(805)에 게이트 전압(Vg)을 인가하여 가면, 어떤 일정한 전압 이상에서 전계 방사 음극 소자의 이미터 선단으로부터 전계 방사가 발생하고, 이미터 선단으로부터 양극(809)으로 향하여 전계 방사 전자가 흐른다. 이 때, FET의 채널 저항이 충분히 높기 때문에, 전계 방사 전자 유량에 따라서 드레인 전위가 상승한다.
상기 드레인 전위는 주로 FET의 설계 파라미터인 채널 저항과, 동작 조건인 전계 방사 전자 유량과의 곱에 의존한다. 전계 방사 전자 유량은 FED 패널의 요구휘도에 따라서 설정되지만, 통상, 1 화소당 1μA 정도에 설정된다. 또한, 전원 전압이 3.5V 정도의 통상의 FET를 사용하여 미크론 레벨이 미소한 소자 치수를 가정한 경우, 드레인 전위는 수볼트 이상으로 상승하는 것이 실험적으로 확인되어 있다. 또한, FET의 동작 전압을 낮게 설계하기 위해서는, 채널 저항을 더 높게 설계하는 것이 필요하게 되며, 또한, 휘도를 높게 하기 위해서는 전계 방사 전자 유량을 증대시킬 필요가 있지만, 이들에 의해서, 드레인 전위는 더 높아진다고 생각된다.
본원 발명자들의 검토에 따라서, 상기와 같은 드레인 전위의 상승은, 전계 방출형 전자원 장치의 동작에 몇개인가의 문제를 일으키는 것이 확인되었다. 그 하나는 고온 전자(hot electron) 현상이다.
소스 드레인간의 전위가 실리콘의 밴드 갭(band gap) 에너지의 1.1eV를 넘는 조건에서 FET를 장시간 동작시키면, 소스 드레인간의 전계에 의해 가속된 전자가 드레인 근방의 게이트 절연막 계면에 주입되는 현상이 발생한다. 상기 주입된 전자는, 게이트 절연막 부근에 머물러 게이트 전압을 상쇄하는 작용을 일으키거나, 또는 게이트 절연막 계면에 계면 전위를 형성하여 게이트 절연막을 개재시킨 누설 전류를 발생시키거나, 여러가지 FET 성능의 열화를 일으킨다.
또한, FET의 특성 변화를 일으키는 요인으로서, 임팩트 이온화 현상이 있는 것을, 본원 발명자들은 발견하였다.
즉, 인출 전극으로의 전압 인가에 따라서 소스 드레인 전위가 10V 이상의 극히 높은 상태로 되면, 고속으로 가속된 전자가 평균 자유 공정중에서 큰 운동 에너지를 가지게 된다. 이러한 큰 운동 에너지를 가지는 전자가 산란할 때에, 호울·일렉트론의 페어를 생성한다. 이로써 발생한 캐리어가 잇달아 새로운 캐리어를 발생시키는, 소위 「경사 증배 현상」이 발생하고, 극히 큰 전류의 변화를 일으킨다. 이것은, 최종적으로는, FET의 소자 파괴로 연결되는 것도 예상된다.
이들의, 고온 전자에 의한 FET 특성의 열화나 임팩트 이온화에 의한 FET 특성 변동이나 소자 파괴 등은, 디바이스의 장기 신뢰성 동작에 있어서 큰 장해로 되며, 특히 저전압 동작이나 소자의 고집적화를 진행시키는 데에 있어서, 중대한 문제가 된다.
한편, FET 소자 근방에서의 높은 외부 전계의 영향에 의한 FET 특성의 변화의 현상도 존재한다.
전계 방사 음극 소자의 이미터 선단으로부터 전계 방사를 발생시키기 위해서는, 통상은 게이트에 수 10V 이상의 게이트 전압(Vg)을 인가할 필요가 있다. 여기서, 고정밀의 디스플레이를 실현하기 위해서, 고밀도로 전계 방사 음극 소자와 대응하는 FET 소자를 집적화 하면, 게이트와 FET의 채널부가 근접하는 것에 의해, 높은 게이트 전압으로부터의 전계가, FET의 채널부에 영향을 미치게 하는 것이 예상된다. 상기의 경우, 상술한 외부 전계에 의해 외관상의 채널 저항이 저하하여, 원래는 FET의 소스 게이트간 전압(Vsg)에 의해 안정하게 제어되고 있던 전계 방사 전자 유량이 증가하는 현상을 일으킨다. 게이트 전압(Vg)이 높고, 소스 게이트간 전압(Vsg)이 낮으며, 또한 소자의 집적밀도가 커질수록, 외부 전계의 영향을 받을 위험성이 증가한다. 그 외부 음전계에 의한 전계 방사 전자류원의 증대의 문제도, 안정된 이미션 전류 제어를 방해하는 요인으로 되어, 실용화를 도모하는 데에 큰 장해가 된다.
다음에, 제 2 종래 예의 문제점을 설명한다.
제 2 게이트 전극(94)에, 제 1 게이트 전극(92)에 대한 음의 전위를 부여하면, 상기 음의 전위는, 이미터로부터 방출된 전자 뿐만 아니라, 이미터 선단의 인출 전계에도 작용한다. 인출 전극의 개구 직경이 약 1μm의 이미터인 경우, 충분한 전계방출을 얻기 위해서는, 통상 60V 정도의 전위를 제 1 게이트 전극(92)에 줄 필요가 있다.
또한, 전자 빔의 수속 작용의 효과를 높이기 위해서는, 제 2 게이트 전극(94)에 상대적으로 낮은 음의 전위를 부여할 필요가 있지만, 실험적으로는, 10V 정도의 전압 인가에서 충분한 수속 작용이 실증되어 있다. 그런데, 상기 수속 조건에서는, 동시에 이미터로부터 방출되는 전자의 양이 수분의 1로 저하하는 것이, 본원 발명자들에 의한 실험으로 확인되었다.
이와 같이, 제 2 종래 예의 구성에서는, 제 2 게이트 전극(94)에 인가된 전위가, 제 1 게이트 전극(92)에 의해서 생성된 이미터 선단부의 전계 강도를 상쇄하는 효과를 가져오고, 결과적으로, 전계 강도가 약하게 되어 전자 방출량이 저하한다. 상기 종래 예의 구성에서는, 수속 작용과 전자 발출량과는 트레드 오프 관계를 가지게 되어, 충분한 전자 방출량을 유지한 채로 충분한 수속을 행할 수 없다는, 본질적인 문제를 가지고 있는 것이 확인되었다.
이하에서는, 종래 기술에 관한 상기와 같은 검토 결과를 고려하여 달성된 본 발명의 구체적인 몇개인가의 실시예에 대하여, 첨부된 도면을 참조하여 설명한다.
(제 1 실시예)
이하, 본 발명의 제 1 실시예에 따른 전계 방출형 전자원 장치의 구조에 대하여, 도 1의 (a) 및 도 1의 (b)를 참조하여 설명한다. 도 1의 (a) 및 도 1의 (b)는 각각 본 실시예에 있어서의 전계 방출형 전자원 장치의 단면도 및 평면도이고, 도 1의 (a)는 도 1의 (b)의 I-I선에 있어서의 단면 구조를 도시한다.
본 실시예의 구성에 있어서, 1은 p형 실리콘 기판, 2는 전계 효과 트랜지스터(FET)로서 동작하는 소자의 소스 영역이 되는 제 1 n형 반도체 도전부, 3은 FET의 드레인 영역이 되는 불순물 농도가 높은 제 2 n형 반도체 도전부, 4는 FET의 드레인 영역이 되는 불순물 농도가 낮은 제 3 n형 반도체 도전부, 5는 원형 단면을 가지는 타워 형상의 전계 방출형 전자원으로서 동작하는 음극, 6은 전계 방출형 전자원 및 FET의 게이트 절연막으로서 기능하는 실리콘 산화막으로 이루어지는 절연층, 7은 전계 방출형 전자원으로서 동작시키기 위한 인출 전극, 8은 FET의 채널 영역을 제어하기 위한 게이트 전극, 9는 FET용의 소스 전극이다.
도 1의 (a) 및 도 1의 (b)에 도시하는 바와 같이, 본 실시예에 있어서의 전계 방출형 전자원 장치에서는, p형 실리콘 기판(1)의 한쪽의 주표면의 일부에는. FET의 소스가 되는 제 1 n형 반도체 도전부(2) 및 드레인이 되는 제 2 n형 반도체 도전부(3)가 일정 거리를 막아 형성되어 있고, 또한, 제 2 n형 반도체 도전부(3)의 주위를 둘러싸는 위치에, 불순물 농도가 낮은 제 3 n형 반도체 도전부(4)가 선택적으로 형성되어 있다.
이 때, 제 2 n형 반도체 도전부(3)를 형성하기 위한 n형 불순물 원소로서, 실리콘 기판중에서의 열확산 속도가 빠른 인을 사용하여, 제 3 n형 반도체 도전부(4)를 형성하기 위한 n형 불순물 원소로서, 실리콘 기판중에서의 열확산 속도가 느린 비소를 사용하면, 자기 정합적으로 간략하고, 또한 정밀도 좋게, 상기에서 설명한 불순물 농도가 다른 웰 구조를 형성할 수 있다. 이것은, 2종 이상의 다른 원소의 이온 주입을 동일 마스크를 사용하여 최적으로 주입한 후에 열처리를 행하는 공정에 있어서, 열확산 속도의 차이에 의해, 불순물 프로파일이 변화하는 원리를 이용한 것이다. 결국, 열확산 속도가 빠른 원소(인 등)는, 열확산 속도가 느린 원소(비소 등)와 비교하여, 주입 당초의 불순물 프로파일보다, 보다 깊고 또한 보다 넓게 재분포한다.
드레인이 되는 제 2 n형 반도체 도전부(3)의 표면에는, 원형 단면을 가지는 타워 형상의 음극(5)이 형성되어 있다. 실리콘으로 이루어지는 타워 형상의 음극(5)의 선단부는 열산화를 이용한 선예화 프로세스에 의해, 나노미터 오더의 선단 미세 구조부가 형성되어 있다. 음극(5)에 근접하여, 원형상의 개구를 가지는 산화 실리콘막으로 이루어지는 절연막(6)을 개재시키고, 도전성의 인출 전극(7)이 형성되어 있다. 소스가 되는 제 1 n형 반도체 도전부(2)와 드레인이 되는 제 2 n형 반도체 도전부(3) 및 제 3 n형 반도체 도전부(4)의 사이에 위치한 FET의 채널 영역에는, 절연막(6)의 위에 FET용의 게이트 전극(8)이 형성되어 있다. 더욱이, 소스의 n형 반도체 도전부(2)의 위에는, 콘택트창을 개재시켜 소스 전극(9)이 형성되어 있다.
이하에, 상기 구성을 가지는 본 실시예에 있어서의 전계 방출형 전자원 장치의 동작을 설명한다.
p형 실리콘 기판(1)과 소스 영역이 되는 제 1 n형 반도체 도전부(2)를 접지접속하고, 인출 전극(7)에 양의 전압(Vex)을 인가한다. 더욱이, FET의 게이트 전극(8)에 소정의 전압(Vg)을 인가하면, 게이트 전극(8)의 하부의 채널 영역이 오픈 상태로 되며, 소스로부터 드레인 방향으로 전자 캐리어가 주입되는 조건이 갖추어진다. 상기 조건하에서, 인출 전극(7)에 양의 전압(Vex)을 인가한다. 서브미크론 오더의 게이트 개구 직경과 나노미터 오더의 음극 선단부가 형성된 전계 방출형 전자원에서는, 통상 수십 볼트의 전압인가에 의해, 음극(5)의 선단으로부터 전자가 전계 방출되기 시작한다. 방출된 전자는, 도 1의 (a) 및 도 1의 (b)에는 도시하지 않는 p형 실리콘 기판(1)과 대향 배치된 양극판으로 향하여, 가속되면서 진행한다.
상기의 경우, 음극(5)으로부터 방출되는 전자류 방사량은, 인출 전극(7)에 인가되는 고정의 게이트 전압(Vex)에 의해서 제어되는 것은 아니며, 음극(5)에 접속되는 FET의 게이트 전극(8)에 인가되는 가변 게이트 소스간 제어 전압(Vg)에 의해서 제어된다. 즉, FET는 그 게이트 전극(8)에 인가되는 게이트 소스간 제어 전압(Vg)을 적절히 선택하는 것에 의해서, 정전류 영역에서 동작하게 된다. 상기와 같이, 음극(5)으로부터 전계 방사되는 전자류 방사량은, 상기 이미터에 직렬로 접속되어 방사되는 전자를 공급하는 기능을 가지는 FET의 특성에 의해서 결정된다.
따라서, FET의 설계를 최적으로 행하는 것에 의해서, FET의 동작조건과 전계 방사 전자 유량을, 미리 설계하는 것이 가능하게 된다. 특히, FET의 포화 동작 영역에서 전계 방사를 행하는 것으로, 이미터 자체의 불안정 요인에 영향받지 않고서, 극히 안정하고 또한 정확하게 제어된 전계 방사 전자 유량을 얻을 수 있다.
여기서. 제 3 n형 반도체 도전부(4)의 기능에 대하여 상세히 설명한다.
본 실시예의 드레인 구조의 특징은, 2종 이상의 불순물 농도를 가지는 복수의 드레인 웰 구조(소위, 트윈 웰 구조)를 채용한 것에 있다. 전계 방출되는 전자류는, FET의 소스로부터 기본적으로 공급되지만, 소스 드레인간의 채널 영역은 높은 저항을 가지기 때문에, 상기 전자류 방사량, 즉 채널 전류량에 따라서, 드레인 전위가 상승한다. 서브미크론 프로세스에서 형성되고, 전원 전압이 3.5볼트 정도로 동작하는 FET의 경우, 1 마이크로 암페어 정도의 채널 전류를 상정하면 , 드레인 전위는 수볼트 이상에 도달하는 것이 실험으로 확인되어 있다. 상기 드레인 전위에 의해 생성된 채널내 전계에 의해, 소스로부터 주입된 전자는 가속되어 드레인으로 주입된다.
그런데, 채널 전계는 채널 영역에서는 균일하게는 생성되지 않고, 실리콘 기판 표면의 드레인의 근방 부근에 집중한다. 상기의 결과, 채널내를 주행하는 전자는, 특히 드레인 근방에서의 높은 전계 강도의 영향을 받아, 높은 에너지를 가진 전자(고온 전자)로 된다. 상기 고온 전자는 드레인 근방에서의 전계 강도가 클수록 높은 에너지를 가지게 되며, 예를 들면 FET의 ON/OFF 제어를 행하는 임계 전압의 증가나 드레인 전류의 저하 등, 여러가지 문제를 일으킬 가능성이 있다.
이에 대하여, 본 실시예에서 설명한 바와 같이 제 3 n형 반도체 도전부(4)를 드레인단에 배치하는 것에 의해, 상술한 고온 전자에 의한 FET 성능의 열화를 억제할 수 있다.
통상, 드레인은 높은 불순물 농도이기 때문에, 드레인단에서의 pn 접합은 계단 접합(abrupt junction; 급준한 접합)에 근접하게 된다. 그러나, 본 실시예에서 설명한 바와 같이, 높은 불순물 농도의 드레인의 n형 반도체 도전부(3)의 주위에, 낮은 불순물 농도의 n형 반도체 도전부(4)를 배치하는 것에 의해, 드레인단에서의 pn 접합이 느슨한 접합으로 되어, 결과적으로 드레인단에서의 전계 집중을 완화할 수 있다. 상기의 효과에 의해, 고온 전자에 의한 FET의 성능 열화를 일으키는 요인을 제거할 수 있고, 극히 안정하며, 또한 장기간에 걸쳐 안정된 디바이스 동작을 보증할 수 있기 때문에, 디바이스 신뢰성을 현저히 향상할 수 있다.
또한, 본 실시예의 설명에서는, 음극(5)의 형상으로서 타워 형상의 예를 설명하였지만, 종래 형의 원추형 음극 형상이라도 같은 효과를 얻을 수 있다. 또한, 음극(5)의 재료로서. p형 실리콘 기판을 가공하여 형성한 예를 사용하였지만, 종래 형의 금속재료(몰리브덴이나 텅스텐 등의 고융점 금속 재료)나 탄소계 재료(다이아몬드, 흑연, 또는 다이아몬드라이크카본 등)을 사용하여도, 같은 효과를 얻을 수 있다.
(제 2 실시예)
이하, 본 발명의 제 2 실시예에 따른 전계 방출형 전자원 장치의 구조에 대하여, 도 2의 (a) 및 도 2의 (b)를 참조하여 설명한다. 도 2의 (a) 및 도 2의 (b)는 각각, 본 실시예에 있어서의 전계 방출형 전자원 장치의 단면도 및 평면도이고, 도 2의 (a)는 도 2의 (b)의 I-I선에 있어서의 단면 구조를 도시한다.
본 실시예의 구성에 있어서, 1은 p형 실리콘 기판, 2는 전계 효과 트랜지스터(FET)로서 동작하는 소자의 소스 영역이 되는 제 1 n형 반도체 도전부, 3은 FET의 드레인 영역이 되는 불순물 농도가 높은 제 2 n형 반도체 도전부, 4는 FET의 드레인 영역이 되는 불순물 농도가 낮은 제 3 n형 반도체 도전부, 5는 원형 단면을 가지는 타워 형상의 전계 방출형 전자원으로서 동작하는 음극, 6은 전계 방출형 전자원 및 FET의 게이트 절연막으로서 기능하는 실리콘 산화막으로 이루어지는 절연층, 7은 전계 방출형 전자원으로서 동작시키기 위한 인출 전극, 8은 FET의 채널 영역을 제어하기 위한 T자형의 게이트 전극, 9는 FET용의 소스 전극이다.
도 2의 (a) 및 도 2의 (b)에 도시하는 바와 같이, 본 실시예에 있어서의 전계 방출형 전자원 장치에서는, p형 실리콘 기판(1)의 한쪽의 주표면의 일부에는, FET의 소스가 되는 n형 반도체 도전부(2) 및 드레인이 되는 n형 반도체 도전부(3)가 형성되며, 더욱이, n형 반도체 도전부(3)의 주위를 둘러싸는 위치에, 불순물 농도가 낮은 n형 반도체 도전부(4)가 선택적으로 형성되어 있다.
드레인이 되는 n형 반도체 도전부(3)의 표면에는 원형 단면을 가지는 타워형상의 음극(5)이 형성되어 있다. 실리콘으로 이루어지는 타워 형상의 음극(5)의 선단부는, 열산화를 이용한 선예화 프로세스에 의해 나노미터 오더의 선단 미세 구조부가 형성되어 있다. 음극(5)에 근접하여, 원형상의 폭을 가지는 산화 실리콘막으로 이루어지는 절연막(6)을 개재시켜, 도전성의 인출 전극(7)이 형성되어 있다. 소스의 n형 반도체 도전부(2)와 드레인의 n형 반도체 도전부(3) 및 n형 반도체 도전부(4)의 사이에 위치한 FET의 채널 영역에는, 절연막(6)의 위에 FET용의 게이트 전극(8T)가 형성되어 있다. 상기 게이트 전극(8T)은, 종래의 단일폭을 가지는 게이트 전극 구조와 다르고, 2종 이상의 복수의 게이트폭을 가지고 있다(소위 T자형 게이트 구조), 게이트 전극(8T)의 일부는, FET의 채널 영역에 있어 드레인단에 위치하고 있는 불순물 농도가 낮은 n형 반도체 도전부(4)의 표면을 덮도록, 배치되어 있다. 더욱이, 소스의 n형 반도체 도전부(2)의 위에는, 콘택트창을 개재시켜 소스 전극(9)이 형성되어 있다.
이하에, 상기 구성을 가지는 본 실시예에 있어서의 전계 방출형 전자원 장치의 동작을 설명한다.
p형 실리콘 기판(1)과 소스의 n형 반도체 도전부(2)를 접지 접속하고, 인출 전극(7)에 양의 전압(Vex)을 인가한다. 또한, FET의 게이트 전극(8T)에 소정의 전압(Vg)을 인가하면, 게이트 전극(8T)의 하부의 채널 영역이 오픈 상태로 되고, 소스로부터 드레인 방향으로 전자 캐리어가 주입되는 조건이 갖추어진다. 상기 조건하에서, 인출 전극(7)에 양의 전압(Vex)을 인가하면, 서브미크론 오더의 게이트개구 직경과 나노미터 오더의 음극 선단부가 형성된 전계 방출형 전자원에서는 통상수십 볼트)의 전압 인가에 의해 음극(5)의 선단에서 전자가 전계 방출되기 시작한다. 방출된 전자는 도 2에는 도시하지 않는 p형 실리콘 기판(1)과 대향 배치된 양극판으로 향하여, 가속되면서 진행한다.
상기의 경우, 음극(7)으로부터 방출되는 전자류 방사량은, 인출 전극(7)에 인가되는 고정의 게이트 전압(Vex)에 의해서 제어되는 것은 아니며, 음극(5)에 접속되는 FET의 게이트 전극(8T)에 인가되는 가변 게이트 소스간 제어 전압(Vg)에 의해서 제어된다. 즉, FET는 그 게이트 전극(8T)에 인가되는 게이트 소스간 제어 전압(Vg)을 적절하게 선택하는 것에 의해서, 정전류 영역에서 동작하게 된다. 이렇게 하여 음극(5)으로부터 전계 방사되는 전자류 방출량은, 싱기 이미터에 직렬로 접속되어 방사되는 전자를 공급하는 기능을 가지는 FET의 특성에 의해서, 결정된다. 따라서, FET의 설계를 최적으로 행하는 것에 의해서, FET의 동작 조건과 전계 방사 전자 유량을 미리 설계하는 것이 가능하게 된다. 특히 FET의 포화 동작 영역에서 전계 방사를 행하는 것으로, 이미터 자체의 불안정 요인에는 영향받지 않고서, 결과로서 극히 안정하고 정확하게 제어된 전계 방사 전자 유량을 얻을 수 있다.
여기서, 2종 이상이 다른 게이트폭을 가지고, 또한 드레인단 영역을 덮도록 배치된 게이트 전극(8T)의 기능에 대하여, 상세하게 설명한다.
전계 방출되는 전자류는, FET의 소스로부터 기본적으로 공급된다. 소스 드레인간의 채널 영역은 높은 저항을 갖기 때문에, 상기 전자류 방사량, 즉 채널전류량에 따라서, 드레인 전위가 상승한다. 서브미크론 프로세스에서 형성되고, 전원전압이 3.5 볼트 정도에서 동작하는 FET의 경우, 1 마이크로 암페어 정도의 채널 전류를 상정하면, 드레인 전위는 수 볼트 이상에 도달하는 것이 실험으로 확인되어 있다. 상기 드레인 전위에 의해 생성된 채널내 전계에 의해, 소스로부터 주입된 전자는 가속되고, 드레인으로 주입된다.
그런데, 채널 전계는 채널 영역에서는 균일하게 생성되지 않고, 실리콘 기판 표면의 드레인의 근방 부근에 집중한다. 상기의 결과, 채널내를 주행하는 전자는, 특히 드레인 근방에서의 높은 전계 강도의 영향을 받아, 높은 에너지를 가진 전자(고온 전자)로 된다. 상기 고온 전자는, 드레인 근방에서의 전계 강도가 클 수록 높은 에너지를 가지게 되며, 예를 들면 FET의 ON/OFF 제어를 행하는 임계 전압의 증가나 드레인 전류의 저하 등, 여러가지 문제를 일으킬 가능성이 있다.
이에 대하여, 본 실시예에서 설명한 게이트 전극(8T; 소위 T자형 게이트 구조)을 드레인단을 덮도록 배치하는 것에 의해, 상술한 고온 전자의 현상을 억제할 수 있다.
도 2의 (b)에서 도시하는 바와 같이, 게이트 전극(8T)의 한쪽의 단부가 드레인단 영역의 n형 반도체 도전부(4)를 덮도록 배치하면, FET의 소스로부터 주입된 전자는, 게이트 전극(8T)의 하부 영역에 형성된 채널에 따라서 진행하기 때문에, 상술한 n형 도전부 영역에서는 전류 경로가 확대된다. 그 결과, 게이트 전극(8T)의 드레인단 영역에서는, 그 이외의 영역과 비교하여 드레인 전류 밀도가 크게 저하하게 된다. 고온 전자 현상은 전계 강도와 동시에 드레인 전류 밀도에 의존하기 때문에, 상기의 결과, 고온 전자에 의한 FET의 성능 열화를 크게 저감할 수 있는 효과를 가진다.
더욱이, 본 실시예에서 설명한 복수의 폭을 가지는 게이트 전극 구조(소위 T 자형 게이트 구조)는, 설계의 자유도의 점에서도 효과가 있다.
FET의 채널을 흐르는 드레인 전류량은, 게이트 전극의 폭(W)과 길이(L)의 파라미터(W/L)에 의존하여 결정된다. 드레인의 폭은 소자 전체의 집적도나 배치에 의해서 필연적으로 결정되는 요소가 많기 때문에, 게이트 전극의 폭(W)을 자유롭게 설계하는 것은 곤란한 경우가 많다. 그러나, 본 실시예에서 설명한 T자형 게이트 구조를 채용하는 것에 의해서, 드레인단 영역을 덮도록 게이트의 일부를 배치한 후에, 나머지의 게이트 부분에서 폭(W)과 (L)의 소자 치수를 자유롭게 설정할 수 있게 되어, 디바이스 설계의 자유도가 향상하게 된다.
상기 효과에 의해, 소자 설계의 자유도를 확보하면서, 고온 전자에 의한 FET의 성능 열화를 일으키는 요인을 제거할 수 있어, 극히 안정하고, 또한 장기간에 걸쳐 안정한 디바이스 동작을 보증할 수 있기 때문에, 디바이스 신뢰성을 현저하게 향상할 수 있다.
또한, 본 실시예의 설명에서는, 음극(5)의 형상으로서 타워 형상의 예를 설명하였지만, 종래 형의 원추형 음극 형상이라도 같은 효과를 얻을 수 있다. 또한, 음극(5)의 재료로서, p형 실리콘 기판을 가공하여 형성한 예를 사용하였지만, 종래 형의 금속 재료(몰리브덴이나 텅스텐 등의 고융점 금속 재료)나 탄소계 재료(다이아몬드, 흑연, 또는 다이아몬드라이크카본 등)을 사용하여도, 같은 효과를 얻을 수 있다.
(제 3 실시예)
이하, 본 발명의 제 3 실시예에 따른 전계 방출형 전자원 장치의 구조에 대해서, 도 3을 참조하여 설명한다. 도 3은 본 실시예에 있어서의 전계 방출형 전자원 장치의 단면도이다.
본 실시예의 구성에 있어서, 31은 p형 실리콘 기판, 32는 전계 효과 트랜지스터(FET)로서 동작하는 소자의 소스 영역으로 되는 제 1 n형 반도체 도전부, 33은 FET의 드레인 영역으로 되는 불순물 농도가 높은 제 2 n형 반도체 도전부, 34는 FET의 드레인 영역으로 되는 불순물 농도가 낮은 제 3 n형 반도체 도전부, 35는 원형 단면을 가지는 타워 형상의 전계 방출형 전자원으로서 동작하는 음극, 36은 FET의 게이트 절연막으로서 기능하는 실리콘 산화막으로 이루어지는 하부 절연층, 37은 전계 방출형 전자원용 인출 전극으로서 기능시키는 실리콘 산화막으로 이루어지는 상부 절연층, 38은 전계 방출형 전자원으로서 동작시키기 위한 인출 전극, 39는 FET의 채널 영역을 제어하기 위한 게이트 전극, 40은 FET용의 소스 전극이다.
도 3에 도시한 바와 같이, 본 실시예에 있어서의 전계 방출형 전자원 장치에서는, p형 실리콘 기판(31)의 한쪽의 주표면의 일부에, FET의 소스가 되는 n형 반도체 도전부(32) 및 드레인이 되는 n형 반도체 도전부(33)가 형성되고, 또한, n형 반도체 도전부(33)의 주위를 둘러싸는 위치에, 불순물 농도가 낮은 n형 반도체 도전부(34)가 선택적으로 형성되어 있다.
드레인이 되는 n형 반도체 도전부(33)의 표면에는, 원형 단면을 가지는 타워형상의 음극(35)이 형성되어 있다. 실리콘으로 이루어지는 타워 형상의 음극(35)의 선단부는, 열산화를 이용한 선예화 프로세스에 의해, 나노미터 오더의 선단 미세 구조부가 형성되어 있다. 음극(35)에 근접하여, 원형상의 개구를 가지는 산화실리콘막으로 이루어지는 하부 절연막(36) 및 상부 절연막(37)을 개재시켜, 도전성의 인출 전극(38)이 형성되어 있다. 소스의 n형 반도체 도전부(32)와 드레인의 n형 반도체 도전부(33) 및 n형 반도체 도전부(34)의 사이에 위치한 FET의 채널 영역에는, 하부 절연막(36)의 위에 있고 상부 절연막(37)에 매립한 구성을 가지는 FET용의 게이트 전극(39)이, 형성되어 있다. 하부 절연막(36)은, 음극(35)이 선예화 프로세스에서 형성한 열산화막을 사용하고 있다. 더욱이, 소스의 n형 반도체 도전부(32)의 위에는, 콘택트창을 개재시켜, 소스 전극(40)이 형성되어 있다.
이하에, 상기 구성을 가지는 본 실시예에 있어서의 전계 방출형 전자원 장치의 동작을 설명한다.
p형 실리콘 기판(31)과 제 1 n형 반도체 도전부(32)를 접지 접속하여, 인출 전극(38)에 양의 전압(Vex)을 인가한다. 더욱이, FET의 게이트 전극(39)에 소정의 전압(Vg)을 인가하면, 게이트 전극(39)의 하부의 채널 영역이 오픈 상태로 되고, 소스로부터 드레인 방향으로 전자 캐리어가 주입되는 조건이 갖추어진다. 하부 절연막(36)은, FET의 임계 전압을 저감하기 위해서, 양질로 얇은 조건이 바람직하다.
상기 조건하에서, 인출 전극(38)에 양의 전압(Vex)을 인가한다. 서브미크론 오더의 게이트 개구와 나노미터 오더의 음극 선단부가 형성된 전계 방출 전자원에서는, 통상 수십볼트의 전압 인가에 의해, 음극(35)의 선단에서 전자가 전계 방출되기 시작한다. 방출된 전자는 도 3에는 도시하고 있지 않는 p형 실리콘 기판(31)과 대향 배치된 양극판으로 향하여, 가속되면서 진행한다.
상기의 경우, 음극(35)으로부터 방출되는 전자류 방사량은, 인출 전극(38)에 인가되는 고정의 게이트 전압(Vex)에 의해서 제어되는 것은 아니며, 음극(35)에 접속되는 FET의 게이트 전극(39)에 인가되는 가변 게이트 소스간 제어 전압(Vg)에 의해서 제어된다. 즉, FET는 그 게이트 전극(39)에 인가되는 게이트 소스간 제어 전압(Vg)을 적절하게 선택하는 것에 의해, 정전류 영역에서 동작하게 된다. 이와 같이, 음극(35)으로부터 전계 방사되는 전자류 방사량은 상기 이미터에 직렬로 접속되어 방사되는 전자를 공급하는 기능을 가지는 FET의 특성에 의해서, 결정된다. 따라서, FET의 설계를 최적으로 행하는 것에 의해서, FET의 조작 조건과 전계 방사 전자 유량을 미리 설계하는 것이 가능하게 된다. 특히, FET의 포화 동작 영역에서 전계 방사를 행하는 것으로, 이미터 자체의 불안정 요인의 영향을 받지 않고서, 결과로서, 극히 안정하고 정확하게 제어된 전계 방사 유량을 얻을 수 있다.
여기서, 하부 절연막(36)과 상부 절연막(37)에 의해 매립된 구성을 가지는 게이트 전극(39)의 기능에 대하여 상세하게 설명한다.
본 실시예의 하부 절연막(36)은 주로 FET용의 게이트 절연막으로서 기능한다. FET를 ON/OFF 시킬 때의 임계 전압은, 게이트 절연막의 두께에 강하게 의존하며, 보다 낮은 전압으로 동작을 시키기 위해서는, 가능한 한 양질이고 얇은 절연막이 필요하게 된다. 한편, 전계 방출형 전자원용의 인출 전극(38)에는, 하부 절연막(36)과 상부 절연막(37)의 적층막을 사용하고 있다. 인출 전극(38)에는, 통상 수십 볼트의 높은 전압을 인가하기 위해서, 내압을 고려하여 두꺼운 절연막이 필요하게 된다. 또한, 인출 전극(38)에 전압을 인가하는 것으로 전계 방출형 전자원의 ON/OFF 제어를 행하는 경우, 절연막은 두껍게 설계되는 쪽이, 동작 스피드나 소비전력의 점에서 유리하게 된다.
따라서, 본 실시예에서 설명한 바와 같은 구성의 게이트를 채용하면, FET용의 게이트 절연막과 전계 방출형 전자원용의 절연막을 각각 독자적으로 설계할 수 있기 때문에, 소자의 고성능화를 도모하기 쉽다.
더욱이, 게이트 전극(39)은 상부 절연막(37)에 의해 매립된 구조를 위해서, LSI에서 일반적으로 사용되고 있는 다층 배선 구조가 용이하게 얻어진다. 다층 배선을 사용하는 것에 의해, 1층 배선으로서는 불가능한 x, y 방향의 매트릭스 구동용 배선 구조가 용이하게 실현된다.
더욱이, 본 실시예의 설명에서는, 음극(35)의 p형상으로서 타워 형상의 예를 설명하였지만, 종래형의 원추형 음극 형상이라도 같은 효과를 얻을 수 있다. 또한, 음극(35)의 재료로서, p형 실리콘 기판을 가공하여 형성한 예를 사용하였지만, 종래 형의 금속 재료(몰리브덴이나 텅스텐 등의 고융점 금속 재료)나 탄소계 재료(다이아몬드, 흑연, 또는 다이아몬드라이크카본 등)을 사용하여도, 같은 효과를 얻을 수 있다.
(제 4 실시예)
이하, 본 발명의 제 4 실시예에 따른 전계 방출형 전자원 장치의 구조에 대하여, 도 4의 (a) 및 도 4의 (b)를 참조하여 설명한다. 도 4의 (a) 및 도 4의 (b)는 각각, 본 실시예에 있어서의 전계 방출형 전자원 장치의 단면도 및 평면도이고, 도 4의 (a)는 도 4의 (b)의 I-I선에 있어서의 단면 구조를 도시한다.
본 실시예의 구성에 있어서, 41은 p형 실리콘 기판, 42는 전계 효과 트랜지스터(FET)로서 동작하는 소자의 소스 영역으로 되는 제 1 n형 반도체 도전부, 43은 FET의 드레인 영역으로 되는 불순물 농도가 높은 제 2 n형 반도체 도전부, 44는 FET의 드레인 영역으로 되는 불순물 농도가 낮은 제 3 n형 반도체 도전부, 45는 원형 단면을 가지는 타워 형상의 전계 방출형 전자원으로서 동작하는 음극, 46은 FET의 게이트 절연막으로서 기능하는 실리콘 산화막으로 이루어지는 하부 절연막, 47은 전계 방출형 전자원용 인출 전극으로서 기능시키는 실리콘 산화막으로 이루어지는 상부 절연층, 48은 전계 방출형 전자원으로서 동작시키기 위한 인출 전극, 49는 FET의 채널 영역을 제어하기 위한 게이트 전극, 50은 FET의 채널 영역의 외부 전계로부터의 실드 전극, 51은 FET용의 소스 전극이다.
도 4의 (a) 및 도 4의 (b)에 도시한 바와 같이, 본 실시예에 있어서의 전계 방출형 전자원 장치에서는, p형 실리콘 기판(41)의 한쪽의 주표면의 일부에, FET의 소스가 되는 n형 반도체 도전부(42) 및 드레인이 되는 n형 반도체 도전부(43)가 형성되고, 더욱이, n형 반도체 도전부(43)의 주위를 둘러싸는 위치에, 불순물 농도가 낮은 n형 반도체 도전부(44)가 선택적으로 형성되어 있다. 드레인이 되는 n형 반도체 도전부(43)의 표면에는, 원형 단면을 가지는 타워 형상의 음극(45)이 형성되어 있다. 실리콘으로 이루어지는 타워 형상의 음극(45)의 선단부는, 열산화를 이용한 선예화 프로세스에 의해 나노미터 오더의 선단 미세 구조부가 형성되어 있다. 음극(45)에 근접하고, 원형상의 개구를 가지는 산화 실리콘막으로 이루어지는 하부 절연막(46) 및 상부 절연막(47)을 개재시켜, 도전성의 인출 전극(48)이 형성되어 있다. 소스의 n형 반도체 도전부(42)와 드레인의 n형 반도체 도전부(43) 및 n형 반도체 도전부(44) 사이에 위치한 FET의 채널 영역에는, 하부 절연막(46)의 위에 있어 상부 절연막(47)에 매립된 구성을 가지는 FET용의 게이트 전극(49)이, 형성되어 있다. 또한, FET의 채널 영역에 있고, FET용의 게이트 전극(49)이 형성되어 있지 않는 영역을 덮도록, 게이트 전극(49)과 동일 재료로 이루어지는 실드 전극(50)이 배치되어 있다. 하부 절연막(46)은 음극(45)이 선예화 프로세스에서 형성한 열산화막을 사용하고 있다. 더욱이, 소스의 n형 반도체 도전부(42)의 위에는, 콘택트창을 개재시켜 소스 전극(51)이 형성되어 있다.
이하에, 상기 구성을 가지는 본 실시예에 있어서의 전계 방출형 전자원 장치의 동작을 설명한다.
p형 실리콘 기판(41)과 소스의 n형 반도체 도전부(42) 및 실드 전극(50)을 접지 접속하고, 인출 전극(48)에 양의 전압(Vex)을 인가한다. 또한, FET의 게이트 전극(49)에 소정의 전압(Vg)을 인가하면, 게이트 전극(49)의 하부의 채널 영역이 오픈 상태로 되고, 소스로부터 드레인 방향으로 전자 캐리어가 주입되는 조건이 갖추어진다. 상기 조건하에서, 인출 전극(48)에 양의 전압(Vex)을 인가한다. 서브미크론 오더의 게이트 개구 직경과 나노미터 오더의 음극 선단부가 형성된 전계방출 전자원에서는, 통상 수십 볼트의 전압 인가에 의해, 음극(45)의 선단에서 전자가 전계 방출되기 시작한다. 방출된 전자는 도시하지 않는 p형 실리콘 기판(41)과 대향 배치된 양극판으로 향하여, 가속되면서 진행한다.
상기의 경우, 음극(45)으로부터 방출되는 전자류 방사량은 인출 전극(48)에 인가되는 고정의 게이트 전압(Vcx)에 의해서 제어되는 것은 아니며, 음극(45)에 접속되는 FET의 게이트 전극(49)에 인가되는 가변 게이트 소스간 제어 전압(Vg)에 의해서 제어된다. 즉, FET는 그 게이트 전극(49)에 인가되는 게이트 소스간 제어 전압(Vg)을 적절하게 선택함으로써, 정전류 영역에서 동작하게 된다. 상기한 바와 같이, 음극(45)으로부터 전계 방사되는 전자류 방사량은, 상기 이미터에 직렬로 접속되며, 방사되는 전자를 공급하는 기능을 가지는 FET의 특성에 의해서 결정된다. 따라서, FET의 설계를 최적으로 행하는 것에 의해서, FET의 동작 조건과 전계 방사 전자 유량을 미리 설계할 수 있게 된다. 특히 FET의 포화 동작 영역에서 전계 방사를 행하는 것으로, 이미터 자체의 불안정 요인의 영향을 받지 않고서, 결과로서 극히 안정하고 정확하게 제어된 전계 방사 전자 유량을 얻을 수 있다.
여기서, 실드 전극(50)의 기능에 대하여 상세하게 설명한다.
소정의 진공 분위기하에서 상술한 전계 방출형 전자원을 동작시키면, 음극(45)으로부터 전계 방출된 전자는, 진공 분위기중의 잔류 가스 분자와 충돌하여, 이것을 이온화시킨다. 상기 이온화는 동작시키는 진공도, 잔류 분자의 종류, 농도, 전자를 가속시키기 위한 외부 전계 강도, 또는 전계 방사되는 전자 밀도(이미션 전류량) 등에 강하게 의존한다. 발생한 이온 중에서, 양으로 대전한 이온(양 이온)은, 전자와는 반대방향의 전계를 받아 기판 방향으로 유도되고, 실리콘 기판(41)으로 조사된다. 본 실시예에서 설명한 소자 구조는, 가장 표면이 상부 절연막(47)으로 덮여져 있다. 상기 양 이온이 어떤 일정한 밀도 이상에서 상부 절연막(47)상에 계속 조사되면, 상부 절연막(47)상에 점차로 양의 챠지가 대전하여, 양의 챠지 전압이 발생한다.
가령, 실드 전극(50)이 형성되어 있지 않는 FET의 경우, 이하에 설명하는 문제가 발생한다.
이온 조사(z)에 의해 FET의 채널 영역의 상부에 발생한 챠지 전압이, FET의 동작 전압을 넘으면, 오동작을 일으키게 된다. 정상으로 제어된 드레인 전류에 가하여, 챠지 전압에 의한 부가적인 드레인 전류가 흐르는 것에 의해, FET의 전류 제어 특성이 손상된다.
이것에 대하여, 본 실시예에서 설명한 바와 같이, 기판과 도전위에 접속된 실드 전극(50)으로 채널 영역을 덮는 것에 의해, 챠지 전압이 발생하더라도, 채널 영역으로의 전계의 영향을 실드 효과에 의해 방지할 수 있기 때문에, FET의 특성 변화를 방지할 수 있다.
실제의 패널에서는, 10-6Torr 정도의 저진공 분위기하에서의 이미션 동작이 필요하게 생각되기 때문에, 상술한 이온 조사의 영향이 강해진다고 예상된다. 그와 같은 경우에도, 실드 전극을 채용하는 것에 의해 FET의 특성 변화를 방지할 수 있고, 장기간에 걸쳐 안정된 이미션 동작이 가능하기 때문에, 디바이스 신뢰성을 현저하게 향상시킬 수 있다.
또한, 본 실시예의 설명에서는, 음극(45)의 형상으로서 타워 형상의 예를 설명하였지만, 종래 형의 원추형 음극 형상이라도 같은 효과를 얻을 수 있다. 또한, 음극(45)의 재료로서, p형 실리콘 기판을 가공하여 형성한 예를 사용하였지만, 종래 형의 금속 재료(몰리브덴이나 텅스텐 등의 고융점 금속 재료)나 탄소계 재료(다이아몬드, 흑연, 또한 다이아몬드라이크카본 등)을 사용하더라도, 같은 효과를 얻을 수 있다.
(제 5 실시예)
이하, 본 발명의 제 5 실시예에 따른 전계 방출형 전자원 장치의 구조에 대하여 도 5의 (a) 및 도 5의 (b)를 참조하여 설명한다. 도 5의 (a) 및 도 5의 (b)는 각각, 본 실시예에 있어서의 전계 방출형 전자원 장치의 단면도 및 평면도이고, 도 5의 (a)는 도 5의 (b)의 I-I선에 있어서의 단면 구조를 도시한다.
본 실시예의 구성에 있어서, 51은 p형 실리콘 기판, 52는 전계 효과 트랜지스터(FET)로서 동작하는 소자의 소스 영역이 되는 제 1 n형 반도체 도전부, 53은 FET의 드레인 영역으로 되는 불순물 농도가 높은 제 2 n형 반도체 도전부, 54는 원형 단면을 가지는 타워 형상의 전계 방출형 전자원으로서 동작하는 음극, 55는 주로 FET의 게이트 절연막으로서 기능하는 실리콘 산화막으로 이루어지는 제 1 절연층, 56은 주로 전계 방출형 전자원의 인출 전극용 절연막으로서 기능하는 실리콘 산화막으로 이루어지는 제 2 절연층, 57은 FET용의 채널 영역을 제어하기 위한 게이트 전극, 58은 FET용의 소스 전극, 59는 음극용의 인출 전극이다.
도 5의 (a) 및 도 5의 (b)에 도시되는 바와 같이, 본 실시예에 있어서의 전계 방출형 전자원 장치에서는, p형 실리콘 기판(51)의 한쪽의 주표면의 일부에, FET의 소스가 되는 제 1 n형 반도체 도전부(52) 및 드레인이 되는 제 2 n형 반도체 도전부(53)가 형성되며, 또한 제 2 n형 반도체 도전부(53)는 제 1 n형 반도체 도전부(52)에 주위를 둘러싸이도록 내부에 배치된 구성을 취한다.
또한, 소스가 되는 제 1 n형 반도체 도전부(52)와 드레인이 되는 제 2 n형 반도체 도전부(53)의 사이에 위치한 FET의 채널 영역의 적어도 일부의 표면에는, 제 1 절연층(55)과 제 2 절연층(56)의 사이에 매립된 구조의 게이트 전극(57)이 형성되어 있다. 또한, 제 1 n형 반도체 도전부(52)상에는, 콘택트창을 개재시켜, 소스 전극(58)이 형성되어 있다.
드레인이 되는 제 2 n형 반도체 도전부(53)의 표면에는, 원형 단면을 가지는 타워 형상의 음극(54)이 형성되어 있다. 실리콘으로 이루어지는 타워 형상의 음극(54)의 선단부는, 열산화를 이용한 선예화 프로세스에 의해, 나노미터 오더의 선단 미세 구조부가 형성되어 있다. 또한, 음극(54)의 주위에는, 일정한 개구 직경을 가지고 전자 방출를 위한 전계를 인가하기 위한 인출 전극(59)이, 제 2 절연층(56)상에 형성되어 있다.
이하에, 상기 구성을 가지는 본 실시예에 있어서의 전계 방출 전자원 장치의 동작을 설명한다.
p형 실리콘 기판(51)과 소스 영역으로 되는 제 1 n형 반도체 도전부(52)를 접지 접속하여, 인출 전극(59)에 양의 전압(Vex)을 인가한다. 더욱이, FET의 게이트 전극(57)에 소정의 전압(Vg)을 인가하면, 1 게이트 전극(57)의 하부의 채널 영역이 오픈 상태로 되며, 소스로부터 드레인 방향으로 전자 캐리어가 주입되는 조건이 갖추어진다. 상기 조건하에서, 인출 전극(59)에 양의 전압(Vex)을 인가한다. 이 때의 Vex와 Vg와의 인가조건은, Vg＜Vex의 관계를 만족하도록 설정한다. 서브미크론 오더의 게이트 개구와 나노미터 오더의 음극 선단부가 형성된 전계 방출 전자원에서는, 통상 수십 볼트의 전압 인가에 의해 음극(54)의 선단에서 전자가 전계 방출되기 시작한다. 방출된 전자는 도시하지 않는 p형 실리콘 기판(51)과 대향 배치된 양극판으로 향하여, 가속되면서 진행한다.
상기의 경우, 음극(54)으로부터 방출되는 전자류 방사량은 인출 전극(59)에 인가되는 고정의 게이트 전압(Vex)에 의해서 제어되는 것은 아니며, 음극(54)에 접속되는 FET의 게이트 전극(57)에 인가되는 가변 게이트 소스간 제어 전압(Vg)에 의해서 제어된다. 즉, FET는 그 게이트 전극(57)에 인가되는 게이트 소스간 제어 전압(Vg)를 적절하게 선택하는 것에 의해서, 정전류 영역에서 동작하게 된다. 상기와 같이, 음극(54)으로부터 전계 방사되는 전자류 방사량은, 상기 이미터에 직렬로 접속되어 방사되는 전자를 공급하는 기능을 가지는 FET의 특성에 의해서 결정된다. 따라서, FET의 설계를 최적으로 행하는 것에 의해서, FET의 동작조건과 전계 방사 전자 유량을 미리 설계하는 것이 가능하게 된다. 특히, FET의 포화 동작영역에서 전계 방사를 행하는 것으로, 이미터 자체의 불안정 요인의 영향을 받지 않고서, 결과로서 극히 안정하고, 정확하게 제어된 전계 방사 전자 유량을 얻을 수 있다.
여기서, 본 실시예의 특징인 소스와 드레인의 배치 구성에 대하여, 설명한다.
본 실시예의 드레인 구조의 특징은, 외주부를 소스 영역 및 채널 영역으로 둘러싸인 아일랜드 구조를 가지고 있는 것이다. 또한, FET의 동작을 제어하는 게이트 전극이, 전계 방출 전자원부의 음극을 중심으로 대칭으로 배치되어 있다. 상기 배치를 채용하는 것에 의해, 소스 영역으로부터 드레인 영역으로 캐리어를 균등하게 주입하는 것이 가능하게 된다.
통상 구조의 드레인은 채널 영역에 접한 일부의 경계로부터 캐리어를 주입하고 있다. 상기의 경우, 주입된 캐리어는, 드레인 내를 확산하여 전계 방출 전자원부의 음극에 도달하게 된다. 따라서, 드레인의 위치에 따라서 캐리어의 농도가 다른 것도 예상된다. 이것에 대하여, 상기에 설명한 본 실시예의 구성에서는, 그와 같은 문제는 발생하지 않는다.
상기에서는, 드레인에 1개의 음극을 형성한 구성에 대하여 설명하였지만, FED용의 화소로서 사용하는 경우에는, 통상, 1화소당 수백개의 음극을 드레인에 형성하는 멀티 이미터의 구성을 사용한다. 드레인내에서 캐리어의 밀도가 다른 경우, 음극의 위치에 의해서 음극으로부터 방출되는 전자의 양이 불균일하게 되는 것도 예상되지만, 본 발명에서는, 음극이 형성된 드레인에 대하여 대칭으로 배치된 게이트 전극을 통하여 균일하고 또한 대칭으로 캐이어가 주입되기 때문에, 드레인내에서의 전자 방출의 불균일함도 억제된다.
더욱이, 본 발명의 인출 전극은, 전자 방출량의 제어 뿐만 아니라, 방출된 전자의 빔 궤도 제어에도 유효하다.
FET의 게이트 전극에 인가하는 전압(Vg)과 음극을 동작시키기 위한 인출 전압(Vex)의 관계를 미리 Vg＜Vex의 조건에서 최적의 조건으로 설정하여 두는 것에 의해, 방출된 전자가 진공중에서 Vg의 전계의 영향을 받아, 수속 작용을 나타낸다. 이것은, Vex와 비교하여 낮게 설정된 Vg의 전위가, 음극으로부터 방출되어 대향하는 양극으로 향하는 전자에 수속 작용을 미치는 전계를 발생시키는 것에 의한다. 특히, 음극에 대하여 대칭으로 배치한 게이트 전극으로부터의 수속 전계가, 전자 궤도에 대하여 대칭으로 생성되기 때문에, 종래 예에는 없는 양호한 렌즈 작용을 가지게 된다.
또한, 수속작용을 가져오는 게이트 전극(57)은 제 1 절연층(55)과 제 2 절연층(56) 사이에 매립된 배선으로서 형성되어 있고, 인출 전극(59)으로부터 하층의 위치에 형성되어 있다. 상기의 상대적인 배치 구성에 의해, Vex와 비교하여 상대적으로 낮은 전압을 Vg에 인가한 경우에 있어서도, 게이트 전극(57)의 영향은 음극(54)에 미치지 않는다.
종래 구조에서는, 수속 기능과 동시에 전자 방출량이 저하하였지만, 본 발명의 구성에서는 전자 방출량을 유지한 채로 충분한 수속 기능을 가지는 것이 가능해진다.
이상과 같이, 본 실시예의 구성에서는, 드레인내에서의 전자 방출의 불균일함 억제나 대칭으로 배치된 게이트 전극에 의한 빔 수속 효과가 기대할 수 있기 때문에, 극히 안정하고, 또한 빔 확장이 작은 고밀도의 이미터 동작을 보증할 수 있기 때문에, 고세밀 표시에 적합한 양호한 전계 방출 전자원으로서 기대할 수 있다.
본 실시예의 설명에서는, 음극(54)의 형상으로서 타워 형상의 예를 설명하였지만, 종래형의 원추형 음극형상이라도 같은 효과를 얻을 수 있다. 또한, 음극(54)의 재료로서, p형 실리콘 기판을 인가하여 형성한 예를 사용하였지만, 종래 형의 금속재료(몰리브덴이나 텅스텐 등의 고융점 금속 재료)나 탄소계 재료(다이아몬드, 흑연, 또는 다이아몬드라이크 카본 등)을 사용하여도 같은 효과를 얻을 수 있다.
(제 6 실시예)
이하, 본 발명의 제 6 실시예에 따른 전계 방출형 전자원 장치의 구조에 대하여, 도 6의 (a) 및 도 6의 (b)를 참조하여 설명한다. 도 6의 (a) 및 도 6의 (b)는 각각, 본 실시예에 있어서의 전계 방출형 전자원 장치의 단면도 및 평면도이고, 도 6의 (a)는 도 6의 (b)의 I-I선에 있어서의 단면 구조를 도시한다.
본 실시예의 구성에 있어서, 61은 p형 실리콘 기판, 62는 전계 효과 트랜지스터(FET)로서 동작하는 소자의 소스 영역으로 되는 n형 반도체 도전부, 63은 원형단면을 가지는 타워 형상의 전계 방출형 전자원으로서 동작하는 음극, 64는 주로 FET의 게이트 절연막으로서 기능하는 실리콘 산화막으로 이루어지는 제 1 절연층, 65는 주로 전계 방출형 전자원의 인출 전극용 절연막으로서 기능하는 실리콘 산화막으로 이루어지는 제 2 절연층, 66은 FET용의 채널 영역을 제어하기 위한 게이트 전극, 67은 FET용의 소스 전극, 68은 음극용의 인출 전극이다.
도 6의 (a) 및 도 6의 (b)에 도시하는 바와 같이, 본 실시예에 있어서의 전계 방출형 전자원 장치에서는, p형 실리콘 기판(61)의 한쪽의 주표면의 일부에, FET의 소스가 되는 제 1 n형 반도체 도전부(62), 음극(63), 및 인출 전극(68)을 포함하는 전계 방출 전자원부가 형성된다. 또한 상기 전계 방출 전자원부는, n형 반도체 도전부(62)에 주위를 둘러싸도록 내부에 배치된 구성을 취한다.
또한, 소스가 되는 n형 반도체 도전부(62)와 상기 전계 방출 전자원부의 사이에 위치한 FET의 채널 영역의 적어도 일부의 표면에는, 제 1 절연층(64)을 개재시켜 전류를 제어하기 위한 게이트 전극(66)이, 제 1 절연층(64)과 제 2 절연층(65) 사이에 매립된 배선으로서, 음극(63)에 대하여 대칭인 배치로 형성되어 있다. 더욱이, 소스의 n형 반도체 도전부(62)상에는, 콘택트창을 개재시켜 소스 전극(67)이 형성되어 있다.
소스의 n형 반도체 도전부(62)의 내부에 있고 드레인 영역이 되는 실리콘 기판(61)의 표면에는, 원형 단면을 가지는 타워 형상의 음극(63)이 형성되어 있다. 실리콘으로 이루어지는 타워 형상의 음극(63)의 선단부는, 열산화를 이용한 선예화 프로세스에 의해, 나노미터 오더의 선단 미세 구조부가 형성되어 있다. 더욱이, 음극(63)의 주위에는, 일정한 개구 직경을 가지고, 전자 방출을 위한 전계를 인가하기 위한 인출 전극(68)이, 제 2 절연층(65)의 위에 형성되어 있다.
이하에, 상기 구성을 가지는 본 실시예에 있어서의 전계 방출 전자원 장치의 동작을 설명한다.
p형 실리콘 기판(61)과 소스 영역이 되는 되는 n형 반도체 도전부(62)를 접지 접속하여, 인출 전극(68)에 양의 전압(Vex)을 인가한다. 더욱이, FET의 게이트 전극(66)에 소정의 전압(Vg)을 인가하면, 게이트 전극(66)의 하부의 채널 영역이 오픈 상태로 되고, 소스로부터 드레인 방향으로 전자 캐리어가 주입되는 조건이 갖추어진다. 상기 조건하에서, 인출 전극(68)에 양의 전압(Vex)을 인가한다. 이 때의, Vex와 Vg의 인가 조건은, vg＜Vex의 관계를 만족하도록 설정한다. 상기 인출 전극에의 양의 전압인가에 의해, 인출 전극 하부 영역의 p형 실리콘 기판 표층부에는 공핍층이 형성된다. 충분히 높은 Vg 전압 조건에서는, 상기 공핍층의 표면에 n형의 반전층이 형성되고, 전자 캐리어의 전도층으로서 기능한다. 상기 결과, 채널 영역에서 주입된 전자는, 형성된 n형 반전층을 개재시켜 이미터 방향으로 유도되게 된다. 상기 결과, 드레인에 n형 반도체 도전부를 형성하여 두지 않아도, Vex에 일정한 전압 인가를 행하는 것으로 거의 같은 트랜지스터 동작이 가능하게 된다.
일정한 서브미크론 오더의 게이트 개구 직경과 나노미터 오더의 음극 선단부가 형성된 전계 방출 전자원에서는, 통상 수십 볼트의 전압인가에 의해, 음극(63)의 선단에서 전자가 전계 방출되기 시작한다. 방출된 전자는, 도시하지 않는 p형 실리콘 기판(61)과 대향 배치된 양극판으로 향하여, 가속되면서 진행한다.
상기의 경우, 음극(63)으로부터 방출되는 전자류 방사량은, 인출 전극(68)에 인가되는 고정의 게이트 전압(Vex)에 의해서 제어되는 것은 아니고, 음극(63)에 접속되는 FET의 게이트 전극(66)에 인가되는 가변 게이트 소스간 제어 전압(Vg)에 의해서 제어된다. 즉, FET는 그 게이트 전극(66)에 인가되는 게이트 소스간 제어 전압(Vg)을 적절하게 선택함으로써, 정전류 영역에서 동작하게 된다. 이와 같이, 음극(63)으로부터 전계 방사되는 전자류 방사량은, 상기 이미터에 직렬로 접속되어 방사되는 전자를 공급하는 기능을 가지는 FET의 특성에 의해서, 결정된다. 따라서, FET의 설계를 최적으로 행하는 것에 의해서, FET의 동작 조건과 전계 방사 전자 유량을 미리 설계하는 것이 가능하게 된다. 특히, FET의 포화 동작 영역에서 전계 방사를 행하는 것으로, 이미터 자체의 불안정 요인의 영향을 받지 않고서, 결과로서 극히 안정하고, 정확하게 제어된 전계 방사 전자 유량을 얻을 수 있다.
여기서, 본 실시예에 있어서의 특징인 소스와 드레인의 배치 구성에 대하여, 설명한다.
본 실시예의 전계 방출 전자원부의 특징은, 외주부를 소스 영역 및 채널 영역으로 둘러싸인 아일랜드 구조를 가지고 있는 것이다. 또한, FET의 동작을 제어하는 게이트 전극이, 전계 방출 전자원부의 음극을 중심으로 대칭으로 배치되어 있다. 상기 배치를 채용하는 것에 의해, 소스 영역으로부터 인출 전극 하부에 생성된 n형 반전층 영역으로, 캐리어를 균등하게 주입하는 것이 가능하게 된다. 통상 구조의 드레인은, 채널 영역에 접한 일부의 경계로부터 캐리어를 주입하고 있다. 상기 경우, 주입된 캐리어는 드레인내를 확산하여 전계 방출 전자원부의 음극에 도달하게 된다. 따라서, 드레인의 위치에 따라서 캐리어의 농도가 다른 것도 예상된다. 이것에 대하여, 상기에 설명한 본 실시예의 구성에서는, 그러한 문제는 발생하지 않는다.
상기에서는 드레인으로서 기능하는 n형 반전층 영역에 1개의 음극을 형성한 구성에 대하여 설명하였지만, FED 용의 화소로서 사용하는 경우에는, 통상, 1화소당 수백개의 음극을 드레인에 형성하는 멀티 이미터의 구성을 사용한다.
드레인내에서 캐리어의 밀도가 다른 경우, 음극의 위치에 의해서 음극으로부터 방출되는 전자의 양이 불균일하게 되는 것도 예상되지만, 본 발명에서는, 음극이 형성된 n형 반전층 영역에 대하여 대칭으로 배치된 게이트 전극을 통하여 균일하고 또한 대칭으로 캐리어가 주입되기 때문에, n형 반전층 영역내에서의 전자방출의 불균일함도 억제되게 된다.
더욱이 본 발명의 인출 전극은 전자 방출량의 제어 뿐만 아니라, 방출된 전자의 빔 궤도 제어에도 유효하다. 결국, FET의 게이트 전극에 인가하는 전압(Vg)과 음극을 동작시키기 위한 인출 전압(Vex)의 관계를 미리 Vg＜Vex의 조건에서 최적인 조건으로 설정하여 두는 것에 의해, 방출된 전자가 진공중에서 Vg의 전계의 영향을 받아 수속 작용을 나타낸다. 이것은, Vex와 비교하여 낮게 설정된 Vg의 전위가, 음극으로부터 방출되어 대향하는 양극으로 향하는 전자에 수속작용을 미치는 전계를 발생시키는 것에 의한다. 음극에 대하여 대칭으로 배치한 게이트 전극으로부터의 수속 전계가, 전자 궤도에 대하여 대칭으로 생성되기 때문에, 종래 예에는 없는 양호한 렌즈 작용을 가지게 된다.
또한, 수속작용을 가져오는 게이트 전극(66)은, 제 1 절연층(64)과 제 2 절연층(65)의 사이에 매립된 배선으로서 형성되어 있고, 인출 전극(68)보다 하층의 위치에 형성되어 있다. 상기의 대칭적인 배치 구성에 의해, Vex와 비교하여 상대적으로 낮은 전압을 Vg에 인가한 경우에 있어서도 게이트 전극(66)의 영향은 음극(63)에 미치지 않는다. 종래 구조에서는, 수속 기능과 동시에 전자 방출량이 저하하였지만, 본 발명의 구성에서는 전자 방출시를 유지한 채로 충분한 수속기능을 가지는 것이 가능해진다.
이상과 같이, 본 실시예에서는, 드레인으로서 기능하는 n형 반전층 영역내에서의 전자방출의 불균일함 억제나 대칭으로 배치된 게이트 전극에의한 빔수속 효과가 기대할 수 있기 때문에, 극히 안정하고 또한 빔 확장이 작은 고밀도인 이미터 동작을 보증할 수 있다. 이로써, 고세밀 표시에 적합한 양호한 전계 방출 전자원으로서 기대할 수 있다.
더욱이, 본 실시예의 설명에서는, 음극(63)의 형상으로서, 타워 형상의 예를 설명하였지만, 종래 형의 원추형 음극 형상이라도 같은 효과를 얻을 수 있다. 또한, 음극(63)의 재료로서, p형 실리콘 기판을 가공하여 형성한 예를 사용하였지만, 종래 형의 금속재료(몰리브덴이나 텅스텐 등의 고융점 금속 재료)나 탄소계 재료(다이아몬드, 흑연, 또는 다이아몬드라이크카본 등)을 사용하여도 같은 효과를 얻을 수 있다.
(제 7 실시예)
이하, 본 발명의 제 7 실시예에 따른 전계 방출형 전자원 장치의 구조에 대하여, 도 7의 (a) 및 도 7의 (b)를 참조하여 설명한다. 도 7의 (a) 및 도 7의 (b)는 각각, 본 실시예에 있어서의 전계 방출형 전자원 장치의 단면도 및 평면도이고, 도 7의 (a)는 도 7의 (b)의 I-I선에 있어서의 단면 구조를 도시한다.
본 실시예의 구성에 있어서, 71은 p형 실리콘 기판, 72는 전계 효과 트랜지스터(FET)로서 동작하는 소자의 소스 영역으로 되는 제 1 n형 반도체 도전부, 73은 FET의 드레인 영역으로 되는 불순물 농도가 높은 제 2 n형 반도체 도전부, 74는 원형 단면을 가지는 타워 형상의 전계 방출형 전자원으로서 동작하는 음극, 75는 주로 FET의 게이트 절연막으로서 기능하는 실리콘 산화막으로 이루어지는 제 1 절연층이다. 76은 주로 전계 방출형 전자원의 인출 전극용 절연막으로서 기능하는 실리콘 산화막으로 이루어지는 제 2 절연층, 77는 FET용의 채널 영역을 제어하기 위한 게이트 전극, 78은 FET용의 소스 전극, 79는 음극용의 인출 전극이다.
도 7의 (a) 및 도 7의 (b)에 도시하는 바와 같이, 본 실시예에 있어서의 전계 방출형 전자원 장치에서는, p형 실리콘 기판(71)의 한쪽의 주표면의 일부에, FET의 소스가 되는 제 1 n형 반도체 도전부(72) 및 드레인이 되는 제 2 n형 반도체 도전부(73)가 형성되고, 또한 제 2 n형 반도체 도전부(73)는 제 1 n형 반도체 도전부(72)에 주위를 둘러싸도록 내부에 배치된 구성을 취한다.
소스가 되는 제 1 n형 반도체 도전부(72)의 내주 형상과 드레인이 되는 제 2 n형 반도체 도전부(73)의 외주형상이 각각 동심원상에 형성된 원형상을 가지고 있고, FET의 채널 영역은 상기 소스 영역과 상기 드레인 영역의 사이에 위치하고, 링형의 형상으로 되어 있다. 또한, 상기 링형의 채널을 덮도록, 제 1 절연층(75)과 제 2 절연력(76)의 사이에 매립된 링형의 게이트 전극(77)이, 형성되어 있다.
소스의 n형 반도체 도전부(72)의 위에는, 콘택트창을 개재시켜 소스 전극(78)이 형성되어 있다.
드레인이 되는 제 2 n형 반도체 도전부(73)의 표면에는, 원형 단면을 가지는 타워 형상의 음극(74)이 형성되어 있다. 실리콘으로 이루어지는 타워 형상의 음극(74)의 선단부는, 열산화를 이용한 선예화 프로세스에 의해, 나노미터 오더의 선단 미세 구조부가 형성되어 있다. 더욱이, 음극(74)의 주위에는, 일정한 개구 직경을 가지고, 전자 방출을 위한 전계를 인가하기 위한 인출 전극(79)이, 제 2 절연층(76)의 위에 형성되어 있다.
이하에, 상기 구성을 가지는 본 실시예에 있어서의 전계 방출 전자원 장치의 동작을 설명한다.
p형 실리콘 기판(71)과 소스 영역이 되는 제 1 n형 반도체 도전부(72)를 접속하고, 인출 전극(79)에 양의 전압(Vex)을 인가한다. 더욱이, FET의 게이트 전극(77)에 소정의 전압(Vg)을 인가하면, 게이트 전극(77)의 하부의 채널 영역이 오픈 상태로 되며, 소스로부터 드레인 방향으로 전자 캐리어가 주입되는 조건이 갖추어진다. 상기 조건하에서, 인출 전극(79)에 양의 전압(Vex)을 인가한다. 이 때의 Vex와 Vg의 인가조건은, Vg＜Vex의 관계를 만족하도록 설정한다. 서브미크론 오더의 게이트 개구 직경과 나노미터 오더의 음극 선단부가 형성된 전계 방출 전자원에서는, 통상 수십볼트의 전압 인가에 의해 음극(74)의 선단에서 전자가 전계방출되기 시작한다. 방출된 전자는, 도시하지 않는 p형 실리콘 기판(71)과 대향 배치된 양극판으로 향하여, 가속되면서 진행한다.
상기의 경우, 음극(74)으로부터 방출되는 전자류 방사량은, 인출 전극(79)에 인가되는 고정의 게이트 전압(Vex)에 의해서 제어되는 것은 아니며, 음극(74)에 접속되는 FET의 게이트 전극(77)에 인가되는 가변 게이트 소스간 제어 전압(Vg)에 의해서 제어된다. 즉, FET는 그 게이트 전극(77)에 인가되는 게이트 소스간 제어 전압(Vg)을 적절하게 선택함으로써, 정전류 영역에서 동작하게 된다. 상기와 같이, 음극(74)으로부터 전계 방사되는 전자류 방사량은, 상기 이미터에 직렬로 접속되어 방사되는 전자를 공급하는 기능을 가지는 FET의 특성에 의해서 결정된다. 따라서, FET의 설계를 최적으로 행하는 것에 의해서, FET의 동작 조건과 전계 방사 전자 유량을 미리 설계하는 것이 가능하게 된다. 특히, FET의 포화 동작 영역에서 전계 방사를 행하는 것으로, 이미터 자체의 불안정 요인의 영향을 받지 않고서, 결과로서 극히 안정하고, 정확하게 제어된 전계 방사 전자 유량을 얻을 수 있다.
여기서, 본 실시예의 특징인 링형의 게이트 전극 구성에 대하여, 설명한다.
본 실시예의 드레인 구조의 특징은, 외주부를 소스영역 및 채널 영역으로 둘러싸인 아일랜드 구조를 가지고 있는 것이다. 또한, FET의 동작을 제어하는 게이트 전극이, 전계 방출 전자원부의 음극을 중심으로 링형으로 대칭으로 배치되어 있다. 상기 배치를 채용하는 것에 의해, 소스 영역으로부터 드레인 영역으로, 캐리어를 균등하게 주입하는 것이 가능하게 된다.
통상 구조의 드레인은 채널 영역에 접한 일부의 경계로부터 캐리어를 주입하고 있다. 상기의 경우, 주입된 캐리어는, 드레인내를 확산하여 전계 방출 전자원부의 음극에 도달하게 된다. 따라서, 드레인의 위치에 따라서 캐리어의 농도가 다른 것도 예상된다.
본 실시예의 구성에서는 드레인에 1개의 음극을 형성한 구성에 대하여 설명하였지만, FED 용의 화소로서 사용하는 경우에는. 통상, 1 화소당 수백개의 음극을 드레인에 형성하는 멀티 이미터의 구성을 사용한다. 드레인내에서 캐리어의 밀도가 다른 경우, 음극의 위치에 의해서 음극으로부터 방출되는 전자의 양이 불균일하게 되는 것도 예상되지만, 본 발명에서는, 음극이 형성된 드레인에 대하여 대칭으로 배치된 게이트 전극을 통하여, 균일하고 또한 대칭으로 캐리어가 주입되기 때문에, 드레인내에서의 전자 방출의 불균일함도 억제되게 된다.
더욱이, 본 발명의 인출 전극은, 전자 방출량의 제어 뿐만 아니라, 방출된 용자의 빔 궤도 제어에도 유효하다. 결국, FET의 게이트 전극에 인가하는 전압(Vg)과 음극을 동작시키기 위한 인출 전압(Vex)의 관계를 미리 Vg＜Vex의 조건에서 최적의 조건으로 설정하여 두는 것에 의해, 방출된 전자가 진공중에서 Vg의 전계의 영향을 받아 수속작용을 나타낸다. 이것은, Vex와 비교하여 낮게 설정된 Vg의 전위가, 음극으로부터 방출되어 대향의 양극으로 향하는 전자에 수속작용을 미치는 전계를 발생시키는 것에 의한다. 음극에 대하여 대칭으로 링형으로 배치한 게이트 전극으로부터의 수속 전계가, 전자 궤도에 대하여 완전히 대칭으로 생성되기 때문에, 종래 예에는 없는 양호한 렌즈 작용을 가지게 된다.
또한, 수속 작용을 가져오는 게이트 전극(77)은, 제 1 절연층(75)과 제 2 절연층(76)의 사이에 매립된 배선으로서 형성되어 있고, 인출 전극(79)보다 하층의 위치에 형성되어 있다. 상기의 대칭적인 배치구성에 의해 Vex와 비교하여 상대적으로 낮은 전압을 Vg에 인가한 경우에 있어서도, 게이트 전극(77)의 영향은 음극(74)에 미치지 못한다. 종래 구조에서는, 수속 기능과 동시에 전자 방출량이 저하 했었지만, 본 발명의 구성에서는, 전자 방출량을 유지한 채로 충분한 수속기능을 가지는 것이 가능해진다.
이상과 같이, 본 실시예에 의하면, 드레인내에서의 전자방출의 불균일함 억제나 대칭으로 배치된 링형의 게이트 전극에 의한 완전한 빔 수속 효과를 기대할 수 있기 때문에, 극히 안정하고 또한 빔 확장이 작은 고밀도인 이미터 동작을 보증할 수 있다. 이 때문에. 얻어지는 구성은 고세밀 표시에 적합한 양호한 전계 방출형 전자원로서 기대할 수 있다.
또, 본 실시예의 설명에서는, 음극(74)의 형상으로서 타워 형상의 예를 설명하였지만, 종래 형의 원추형 음극 형상이라도 같은 효과를 얻을 수 있다. 또한, 음극(74)의 재료로서, p형 실리콘 기판을 가공하여 형성한 예를 사용하였지만, 종래 형의 금속재료(몰리브덴이나 텅스텐등의 고융점 금속 재료)나 탄소계재료(다이아몬드, 흑연, 또는 다이아몬드라이크카본 등)을 사용하여도 같은 효과를 얻을 수 있다.
또, 상기에서 설명한 각 실시예에 있어서의 본 발명의 특징은, 실제의 전계 방출형 전자원 장치의 구성에 대응하여, 적절히 조합하여 적용할 수 있다.
이상과 같이, 본 발명에 따른 전계 방출형 전자원 장치에 의하면, FET의 드레인 단부가 불순물 농도가 낮은 웰로 구성되기 때문에, FET 동작시의 드레인 근방의 전계 집중을 대폭 저감할 수 있다. 그 결과, 종래 고온 전자 등에 의해 발생되는 FET의 성능 열화를 막아, 디바이스 동작의 신뢰성을 현저히 향상시킬 수 있다는 이점이 있다.
또한, 불순물 원소의 열확산 속도의 차이를 이용하는 것에 의해, 용이하게 불순물 농도가 다른 복수의 웰 구조를 실현할 수 있다.
더욱이 불순물 원소로서, 반도체 프로세스에서 사용되는 열확산 속도가 빠른 인원소 및 열확산 속도가 느린 비소 원소를 사용하면, 제어성이 뛰어난 불순물 프로파일을 형성할 수 있는 메리트가 있다.
또한, FET의 채널 게이트의 일부를 드레인단 영역을 덮도록 배치하면, 드레인 전류 밀도를 저하시킬 수 있고, 결과로서 고온 전자에 의한 FET의 성능 열화를 막는 이점이 있다.
또한, FET용의 트랜지스터 게이트 절연막을 얇고, 또한 전계 방출형 전자원용의 절연막을 두껍게 설정할 수 있기 때문에, 디바이스 성능을 향상할 수 있는 이점이 있다. 더욱이, 채널 게이트 전극이 절연막에 매립된 구성을 가지기 때문에, 다층 배선을 용이하게 형성할 수 있고, 매트릭스 구동 배선용으로서도 적합하다.
또한, 게이트 절연막으로서 실리콘 열산화막을 사용하면, 제어성이 뛰어나고 또한 높은 신뢰성이 얻어지는 FET 제어가 가능하게 된다.
FET의 채널 영역이 채널 게이트 영역을 제외하고 실드 전극으로 덮여진 구성으로 하면, 전자방출 시의 이온 챠지에 의한 외부 전계로부터의 영향을, 막을 수 있다.
더욱이, 실드 전극의 전위를 기판 전위와 같게 보유하면, 외부 전계로부터의 실드 효과가, 보다 높아진다.
FET 제어용의 게이트 전극 배치를 드레인을 중심으로 대칭적으로 설계하면, 소스로부터 드레인으로의 전자 주입이 균일화되고, 전자방출의 균일성을 향상시킬 수 있다. 동시에, 인출 전극보다 하층에 위치하는 게이트 전극을 사용하는 것에 의해, 전계방출의 양을 저하시키지 않고서 빔 궤도를 수속시킬 수 있다.
또한, 인출 전극에 의한 반전층을 이용하는 것에 의해, n형 반도체 도전층과 동등한 기능을 갖게 할 수 있어, 공정의 간략화를 도모할 수 있다.
더욱이, 소스의 내주부와 드레인의 외주부를 동심 원주상에 형성하면, 소스로부터 드레인에의 캐리어 주입이 균일화 되어, 양호한 트랜지스터 특성이 얻어진다.
또한, FET의 게이트 전극을, 드레인을 중심으로 대칭으로 링형으로 형성하면, 전자 궤도의 수속 동작을 보다 확실하게 행할 수 있다.
게이트 전극에 인가되는 전압(vg)과 인출 전극에 인가되는 전압(Vex)의 사이에, Vg＜Vex의 관계를 가지게 하는 것에 의해서, 음극으로부터 방출되는 전자에 음 의 전계 작용을 생기게 할 수 있게 되어, 보다 확실하게 전자 궤도의 수속을 행할 수 있다.
Claims (13)
- p형 실리콘 기판상에 절연막을 개재시켜 형성되어 있고 또한 음극 형성 영역에 상당하는 개소에 개구부를 가지는 인출 전극과, 해당 p형 실리콘 기판상에 있으면서 해당 인출 전극의 개구부에 상당하는 위치에 형성된 음극부를 포함하는 전계 방출 전자원부와,해당 전계 방출 전자원부에 대응하여 해당 p형 실리콘 기판상에 형성된 n 채널 전계 효과 트랜지스터부를 구비하고,해당 전계 효과 트랜지스터부의 드레인 영역에 해당 전계 방출 전자원부가 형성되어 있으며, 해당 전계 효과 트랜지스터부의 게이트 전극에 인가되는 제어전압에 의해, 해당 전계 방출 전자원부로부터의 전계 방사 전류가 제어되는 전계 방출형 전자원 장치에 있어서,해당 드레인 영역이 불순물 농도가 다른 적어도 2종류의 웰을 포함하고,상기 적어도 2종류의 웰중에서 불순물 농도가 낮은 웰이, 해당 전계 효과 트랜지스터부의 채널 영역에 접하는 해당 드레인 영역의 단부에 형성되어 있는, 전계 방출형 전자원 장치.
- 제 1 항에 있어서,상기 드레인 영역에, 불순물 원소로서, 실리콘 기판중에서의 열확산 속도가 다른 적어도 2종류의 n형 불순물 원소가 포함되어 있는, 전계 방출형 전자원 장치.
- 제 1 항에 있어서,상기 드레인 영역에, 불순물 원소로서 실리콘 기판 중에서의 열확산 속도가 빠른 인 원소와 실리콘 기판중에서의 열확산 속도가 늦은 비소 원소를 포함하고 있는 전계 방출형 전자원 장치.
- p형 실리콘 기판상에 절연막을 개재시켜 형성되어 있고 또한 음극 형성 영역에 상당하는 개소에 개구부를 가지는 인출 전극과, 해당 p형 실리콘 기판상에 있으면서 해당 인출 전극의 개구부에 상당하는 위치에 형성된 음극부를 포함하는 전계 방출 전자원부와,해당 전계 방출 전자원부에 대응하여 해당 p형 실리콘 기판상에 형성된 n 채널 전계 효과 트랜지스터부를 구비하고,해당 전계 효과 트랜지스터부의 드레인 영역에 해당 전계 방출 전자원부가 형성되어 있으며, 해당 전계 효과 트랜지스터부의 게이트 전극에 인가되는 제어전압에 의해, 해당 전계 방출 전자원부로부터의 전계 방사 전류가 제어되는 전계 방출형 전자원 장치에 있어서,해당 전계 효과 트랜지스터부의 해당 게이트 전극이, 적어도 2종류의 다른 게이트폭의 부분을 포함하는 형상을 가지고 있고, 해당 게이트 전극의 일부가, 해당 드레인 영역의 단부를 덮도록 배치되어 있는, 전계 방출형 전자원 장치.
- p형 실리콘 기판상에 제 1 절연막을 개재시켜 형성되어 있고 또한 음극 형성 영역에 상당하는 개소에 개구부를 가지는 인출 전극과, 해당 p형 실리콘 기판상에 있으면서 해당 인출 전극의 폭부에 상당하는 위치에 형성된 음극부를 포함하는 전계 방출 전자원부와,해당 전계 방출 전자원부에 대응하여 해당 p형 실리콘 기판상에 형성된 n 채널 전계 효과 트랜지스터부를 구비하고,해당 전계 효과 트랜지스터부의 드레인 영역에 해당 전계 방출 전자원부가 형성되어 있으며, 해당 전계 효과 트랜지스터부의 게이트 전극에 인가되는 제어전압에 의해, 해당 전계 방출 전자원부로부터의 전계 방사 전류가 제어되는 전계 방출형 전자원 장치에 있어서,해당 전계 효과 트랜지스터의 해당 게이트 전극과 해당 p형 실리콘 기판 사이에 형성된 게이트 절연막이, 해당 인출 전극과 해당 p형 실리콘 기판 사이에 형성된 해당 제 1 절연막보다 얇은 막으로 구성되고, 또한 해당 게이트 절연막이 해당 제 1 절연막에 의해서 매립된 구성을 가지는, 전계 방출형 전자원 장치.
- 제 5 항에 있어서,상기 게이트 절연막이, 상기 전계 방출 전자원부의 상기 음극부의 선단을 날카로운 형상으로 하기 위한 선예화 열산화 처리 공정에서 형성된 실리콘 열산화막으로 구성되어 있는, 전계 방출형 전자원 장치.
- p형 실리콘 기판상에 절연막을 개재시켜 형성되어 있고 또한 음극 형성 영역에 상당하는 개소에 개구부를 가지는 인출 전극과, 해당 p형 실리콘 기판상에 있으면서 해당 인출 전극의 개구부에 상당하는 위치에 형성된 음극부를 포함하는 전계 방출 전자원부와,해당 전계 방출 전자원부에 대응하여 해당 p형 실리콘 기판상에 형성된 n 채널 전계 효과 트랜지스터부를 구비하고,해당 전계 효과 트랜지스터부의 드레인 영역에 해당 전계 방출 전자원부가 형성되어 있으며, 해당 전계 효과 트랜지스터부의 게이트 전극에 인가되는 제어전압에 의해, 해당 전계 방출 전자원부로부터의 전계 방사 전류가 제어되는 전계 방출형 전자원 장치에 있어서,해당 전계 효과 트랜지스터부의 해당 게이트 전극과, 동일 재료로 구성된, 해당 전계 효과 트랜지스터부의 채널 영역 중에서 해당 게이트 전극에 의해서 덮여져 있지 않는 영역을 덮도록 배치된 실드 전극을 더 구비하는, 전계 방출형 전자원 장치.
- 제 7 항에 있어서,상기 실드 전극이, 상기 p형 실리콘 기판과 동전위로 유지되어 있고, 상기 게이트 전극에 기인하지 않는 외부 전계의 상기 채널 영역에 대한 영향을 차단하는 기능을 가지는, 전계 방출형 전자원 장치.
- p형 실리콘 기판상에 절연막을 개재시켜 형성되어 있고 또한 음극 형성 영역에 상당하는 개소에 개구부를 가지는 인출 전극과, 해당 p형 실리콘 기판상에 있으면서 해당 인출 전극의 개구부에 상당하는 위치에 형성된 음극부를 포함하는 전계 방출 전자원부와.해당 전계 방출 전자원부에 대응하여 해당 p형 실리콘 기판상에 형성된 n 채널 전계 효과 트랜지스터부를 구비하고,해당 전계 효과 트랜지스터부의 드레인 영역에 해당 전계 방출 전자원부가 형성되어 있으며, 해당 전계 효과 트랜지스터부의 게이트 전극에 인가되는 제어전압에 의해, 해당 전계 방출 전자원부에서의 전계 방사 전류가 제어되는 전계 방출형 전자원 장치에 있어서,해당 전계 효과 트랜지스터부의 해당 드레인 영역이, 해당 전계 효과 트랜지스터부의 소스 영역의 내부에, 해당 소스 영역으로 둘러싸이도록 배치되고,해당 전계 효과 트랜지스터부의 해당 게이트 전극이 해당 전계 방출 전자원부의 해당 음극부에 대하여 평면적으로 대칭인 배치 구성을 가지는, 전계 방출형 전자원 장치.
- 제 9 항에 있어서,상기 드레인 영역이 p형 도전층으로 이루어지는, 전계 방출형 전자원 장치.
- 제 9 항에 있어서,상기 드레인 영역중에서, 상기 전계 효과 트랜지스터부의 상기 채널 영역에 접하는 외주부와, 상기 소스 영역의 내주부가, 동심원주상에 형성된 원형상을 가지는, 전계 방출형 전자원 장치.
- 제 9 항에 있어서,상기 소스 영역과 상기 드레인 영역의 사이에 형성되어 있는 상기 게이트 전극의 적어도 일부가, 원호형의 대칭인 형상을 가지는, 전계 방출형 전자원 장치.
- 제 9 항에 있어서,상기 전계 방출 전자원부의 상기 인출 전극에 인가되는 제 1 전압(Vex)과 상기 전계 효과 트랜지스터부의 상기 게이트 전극에 인가되는 제 2 전압(Vg) 사이에, Vg＜Vex 인 관계가 존재하는, 전계 방출형 전자원 장치.
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