JPS6055616A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6055616A JPS6055616A JP16325883A JP16325883A JPS6055616A JP S6055616 A JPS6055616 A JP S6055616A JP 16325883 A JP16325883 A JP 16325883A JP 16325883 A JP16325883 A JP 16325883A JP S6055616 A JPS6055616 A JP S6055616A
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Classifications
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装ＩＷの拡散層に係り、特に高集積ＭＯ
８・メモリ等に使われる微細ＭＯ８）ランジスタのソー
ス、ドレイン間の高耐圧化に好適な半導体装置の製造方
法に関する。
８・メモリ等に使われる微細ＭＯ８）ランジスタのソー
ス、ドレイン間の高耐圧化に好適な半導体装置の製造方
法に関する。
ＭＯ８’ ＬＳ Ｉ （Ｌａｒｇｅ ５ｃａｌｅ Ｉｎ
ｔｅｇｒａｔｅｄＣｉｒ（ｕｉりの高集積化に伴い、Ｍ
ＯＳトランジスタのゲート幅は狭くガる。それに伴い、
ソース。
ｔｅｇｒａｔｅｄＣｉｒ（ｕｉりの高集積化に伴い、Ｍ
ＯＳトランジスタのゲート幅は狭くガる。それに伴い、
ソース。
ドレイン間の電界が高くなるため、キャリアがホットに
なる。このホット・キャリアがゲート酸化膜（Ｓｉ０２
）に注入され、しきい値電圧やチャンネル相互コンダク
タンスの変動を生じるようになってきた。このため、微
細ＭＯ８）ランジスタではソース、ドレイン等の拡散層
の濃度勾配をなだらかにする方法がとられている。そし
てこの濃度勾配の緩和は高濃度のＡｓ拡散層のまわりに
低濃度Ｐ拡散層を形成する方法がとられている。
なる。このホット・キャリアがゲート酸化膜（Ｓｉ０２
）に注入され、しきい値電圧やチャンネル相互コンダク
タンスの変動を生じるようになってきた。このため、微
細ＭＯ８）ランジスタではソース、ドレイン等の拡散層
の濃度勾配をなだらかにする方法がとられている。そし
てこの濃度勾配の緩和は高濃度のＡｓ拡散層のまわりに
低濃度Ｐ拡散層を形成する方法がとられている。
Ａｓの拡散層は浅く、Ｐの拡散層はそれより深くする必
要があるため、従来は第１図（ａ）に示すように最初に
Ｐだけをイオン打込した後、窒素雰囲気中で熱処理し、
その後にＡｓをイオン打込した後、Ｐ拡散のだめの熱処
理より低温でかつ短時間の熱処理を行なっていた。この
方法では工程が長くなるとともに複雑になるという欠点
があった。高集積ＭＯＳメモリ等ではゲート電極配線と
して低抵抗のタングステン（Ｗ）やモリブデン（ＭＯ）
が用いられる。Ｗ、ＭＯけチャネリング現象によりＡｓ
、Ｐ等のイオン打込のマスクとならないため、これらの
金属の表面に非晶質膜を被覆する方法が用いられる。こ
のような金属ゲート電極に上記のＰ、Ａｓの２重拡散層
を形成する」ル゛１合、Ｐ打込後、高温熱処理を経るた
め、非晶質膜として通常イオン打込のマスクとして用い
られるホト・レジストは使用できない。このためりん硅
酸ガラス（Ｉ’８ＧＨｐｈｏｓｐｈｏ−８ｉｌｉｃａｔ
ｅ Ｑｌａｓｓ）等の高温に耐える非晶質膜を被覆する
方法がとられてきた。この場合、ＷＩＭＯを酸化させ々
いために窒素雰囲気中で熱処理が行なわれている。
要があるため、従来は第１図（ａ）に示すように最初に
Ｐだけをイオン打込した後、窒素雰囲気中で熱処理し、
その後にＡｓをイオン打込した後、Ｐ拡散のだめの熱処
理より低温でかつ短時間の熱処理を行なっていた。この
方法では工程が長くなるとともに複雑になるという欠点
があった。高集積ＭＯＳメモリ等ではゲート電極配線と
して低抵抗のタングステン（Ｗ）やモリブデン（ＭＯ）
が用いられる。Ｗ、ＭＯけチャネリング現象によりＡｓ
、Ｐ等のイオン打込のマスクとならないため、これらの
金属の表面に非晶質膜を被覆する方法が用いられる。こ
のような金属ゲート電極に上記のＰ、Ａｓの２重拡散層
を形成する」ル゛１合、Ｐ打込後、高温熱処理を経るた
め、非晶質膜として通常イオン打込のマスクとして用い
られるホト・レジストは使用できない。このためりん硅
酸ガラス（Ｉ’８ＧＨｐｈｏｓｐｈｏ−８ｉｌｉｃａｔ
ｅ Ｑｌａｓｓ）等の高温に耐える非晶質膜を被覆する
方法がとられてきた。この場合、ＷＩＭＯを酸化させ々
いために窒素雰囲気中で熱処理が行なわれている。
この熱処理過程でＰ８Ｇ膜中のＰがＷ、ＭＯ膜内を拡散
し、ゲート絶縁膜（Ｓ’０２）中を拡散し８１基板まで
到達してしまい、プロセス設計とは異なるＭＯ８）ラン
ジスタのしきい値電圧を示すという欠点があった。
し、ゲート絶縁膜（Ｓ’０２）中を拡散し８１基板まで
到達してしまい、プロセス設計とは異なるＭＯ８）ラン
ジスタのしきい値電圧を示すという欠点があった。
本発明の目的はＰとＡ、ｓの拡散を一回の熱処理で行な
い工程を簡略化するとともに、ＷやＭＯゲート電極で必
要な非晶質膜として、一般的に用いられているホト・レ
ジストを用いられる技術を提供することにある。
い工程を簡略化するとともに、ＷやＭＯゲート電極で必
要な非晶質膜として、一般的に用いられているホト・レ
ジストを用いられる技術を提供することにある。
また、ＰＥＧを被覆した場合の欠点であるＷ。
ＭＯ模膜中りんの拡散を抑制できる熱処理技術を提供す
ることにある。
ることにある。
従来のＰとＡｓを用いた２重拡散層の形成のための熱処
理ｋ、Ｈｔ Ｏを含有したＨ２雰囲気中で行なった結果
、Ｐの拡散が蜜素中よシ約２〜３倍増速され、またＡｓ
の拡散はほとんどかわらないことを発見した。本発明は
第１図（ｂ）に示すようにこの現象を利用することによ
り、従来の２重拡散層形成で、ＰとＡｓを別々の熱処理
により行なっていたのを、１回の熱処理でＰとＡｓを同
時に拡散して行なえるようになる。また熱処理の温度の
低温化および時間を短縮できるため、将来の高集積ＭＯ
８・メモリ等で必要な浅い２重拡散層の形成が可能にな
る。
理ｋ、Ｈｔ Ｏを含有したＨ２雰囲気中で行なった結果
、Ｐの拡散が蜜素中よシ約２〜３倍増速され、またＡｓ
の拡散はほとんどかわらないことを発見した。本発明は
第１図（ｂ）に示すようにこの現象を利用することによ
り、従来の２重拡散層形成で、ＰとＡｓを別々の熱処理
により行なっていたのを、１回の熱処理でＰとＡｓを同
時に拡散して行なえるようになる。また熱処理の温度の
低温化および時間を短縮できるため、将来の高集積ＭＯ
８・メモリ等で必要な浅い２重拡散層の形成が可能にな
る。
従来、ＷやＭＯゲート電極のＭＯ８）ランジスタの作成
にはチャネリング防止用としてＰ Ｓ Ｇ等の非晶質膜
を被覆してイオン打込を行なっていたが、これは先に述
べたように、Ｐの拡散のとき高温熱処理工程を経るため
、ホト・レジスト’ｉ Ａ、 Ｓイオン打込時のマスク
にできなかった。１〜かし本発明によればＰとＡｓの熱
処理を１回にできるため、イオン打込のマスクどしてホ
ト・レジストが使えるようになり、工程を〜ｉ］略化マ
“きる。
にはチャネリング防止用としてＰ Ｓ Ｇ等の非晶質膜
を被覆してイオン打込を行なっていたが、これは先に述
べたように、Ｐの拡散のとき高温熱処理工程を経るため
、ホト・レジスト’ｉ Ａ、 Ｓイオン打込時のマスク
にできなかった。１〜かし本発明によればＰとＡｓの熱
処理を１回にできるため、イオン打込のマスクどしてホ
ト・レジストが使えるようになり、工程を〜ｉ］略化マ
“きる。
またＰＳＧを被覆したＷゲート電極のＭＯ８トランジス
タを窒素中で熱処理すると、Ｐが拡散して、（７きい値
電圧を変動したが、Ｔ−ｈ Ｏを含有したＮ２中で熱処
理すると、ＰＳＧ中のＰのＷＩＭＯ中拡散全拡散できる
ため、しきい値電圧の変動を低減できることを発見した
。したがって第２図（ｂ）のようにＰＳＧを被覆したＷ
ゲート電極の２重拡散層の形成に本発明の熱部ｒ４（！
を用いると、拡散層形成工程の簡略化とともに、ＰＳＧ
からのＰのＷ、ＭＯ中拡散を低減できる。
タを窒素中で熱処理すると、Ｐが拡散して、（７きい値
電圧を変動したが、Ｔ−ｈ Ｏを含有したＮ２中で熱処
理すると、ＰＳＧ中のＰのＷＩＭＯ中拡散全拡散できる
ため、しきい値電圧の変動を低減できることを発見した
。したがって第２図（ｂ）のようにＰＳＧを被覆したＷ
ゲート電極の２重拡散層の形成に本発明の熱部ｒ４（！
を用いると、拡散層形成工程の簡略化とともに、ＰＳＧ
からのＰのＷ、ＭＯ中拡散を低減できる。
以下本発明の一実廊例苓・第２図により説明する。
実施例Ｉ
Ｓｉ基板１に所定の方法でゲート酸化膜（３ｉｏｚ）２
と素子間分離用５ｌｏ２膜３を形成した後、Ｗ膜４を形
成し、続いてＰＳＧ５を被覆した。次にホトレジストを
マスクとして反応性スパッタエツチング法によりＰＥＧ
とＷを加工後、レジストを除去した。次にＰＳＧ／Ｗｅ
マスクとしてイオン打込法により低濃度のＰ６と高濃度
のＡＳ７を打込んだ後、Ｎ２０を１％含んだＮ２中で９
５０Ｃ１５分の熱処理を行なった。さらに層間絶縁膜と
してＰＳＧを形成した後コンタクト孔を開け、最後にＡ
ｔ電極を形成し、Ｗゲート電極ＭＯ８）ランジスタを作
成した。第２図（ｂ）に示すように本実施例は、従来の
作成工程（第２図（ａ））よシ工程が簡略化されている
。本実施例による長チャンネル長トランジスタのしきい
値電圧は従来のＮ２中熱処理より、０．４Ｖ高い値が得
られた。これはＰＳＧ被覆膜からのＰの拡散が抑止され
たためである。
と素子間分離用５ｌｏ２膜３を形成した後、Ｗ膜４を形
成し、続いてＰＳＧ５を被覆した。次にホトレジストを
マスクとして反応性スパッタエツチング法によりＰＥＧ
とＷを加工後、レジストを除去した。次にＰＳＧ／Ｗｅ
マスクとしてイオン打込法により低濃度のＰ６と高濃度
のＡＳ７を打込んだ後、Ｎ２０を１％含んだＮ２中で９
５０Ｃ１５分の熱処理を行なった。さらに層間絶縁膜と
してＰＳＧを形成した後コンタクト孔を開け、最後にＡ
ｔ電極を形成し、Ｗゲート電極ＭＯ８）ランジスタを作
成した。第２図（ｂ）に示すように本実施例は、従来の
作成工程（第２図（ａ））よシ工程が簡略化されている
。本実施例による長チャンネル長トランジスタのしきい
値電圧は従来のＮ２中熱処理より、０．４Ｖ高い値が得
られた。これはＰＳＧ被覆膜からのＰの拡散が抑止され
たためである。
なお２重拡散層を形成したため、ＡＳだけの拡散層の場
合よりも、実効チャンネル長０．８μｍのトランジスタ
のホットキャリアに対するＴ）Ｃストレス市川が１〜２
■向上した。
合よりも、実効チャンネル長０．８μｍのトランジスタ
のホットキャリアに対するＴ）Ｃストレス市川が１〜２
■向上した。
実施例２
実施列１において、ＰＳＧ被覆膜５を被覆せずレジスト
をマスクとしてＷｆ、Ｊ加工後、レジストを残して」？
き、レジストヲ１）とＡｓのイオン打込用マスクどして
兼用してＩＶＩ Ｏ８）ランジスタを形成した。そのと
き得られたトランジスタの初期のしきい値電圧は友１面
例１とほとんど同じであった。
をマスクとしてＷｆ、Ｊ加工後、レジストを残して」？
き、レジストヲ１）とＡｓのイオン打込用マスクどして
兼用してＩＶＩ Ｏ８）ランジスタを形成した。そのと
き得られたトランジスタの初期のしきい値電圧は友１面
例１とほとんど同じであった。
なお本実施例ではＰＳＧが被覆されていないため、Ｗの
外部からのＮａ等の可動イオンによる汚染があるため、
長期信頼性テストで少し、しきい値電圧が変動する可能
性がある。
外部からのＮａ等の可動イオンによる汚染があるため、
長期信頼性テストで少し、しきい値電圧が変動する可能
性がある。
実施例３
実施例２で、ＷゲートＦｌｉ極のかわりに多結晶シリコ
ンを用い、全く同様の方法でＭＯＳ）ランジスタを作成
した。その結果、２重拡散のために２度の熱処理を用い
たときと同様のＩ）Ｃストレス電圧の向上が与られた。
ンを用い、全く同様の方法でＭＯＳ）ランジスタを作成
した。その結果、２重拡散のために２度の熱処理を用い
たときと同様のＩ）Ｃストレス電圧の向上が与られた。
なお、本実施例では、Ｉ］２０を含有したＩｌ、中での
熱処理工程で、多結晶シリコンゲート電極の表面が酸化
できるため、そのＳｊＯ＋を膜を層間絶縁膜として利用
できる利点があった。
熱処理工程で、多結晶シリコンゲート電極の表面が酸化
できるため、そのＳｊＯ＋を膜を層間絶縁膜として利用
できる利点があった。
第１図（ａ）は従来の２重拡散層形成のための関連工程
、（ｂ）は本発明による工程流ｎ図である。第２図（ａ
）は従来の（ｂ）は本発明のＰＳＧを被覆したＷゲート
電極ＭＯ８）ランラスタ２重拡散層形成工程と素子の断
面形状の関係説明図である。
、（ｂ）は本発明による工程流ｎ図である。第２図（ａ
）は従来の（ｂ）は本発明のＰＳＧを被覆したＷゲート
電極ＭＯ８）ランラスタ２重拡散層形成工程と素子の断
面形状の関係説明図である。
Claims (1)
- 【特許請求の範囲】 １、低濃度のりん（Ｐ）と高濃度のひ素（Ａ Ｓ ）が
シリコン（Ｓｌ）基板内に共存させた状態で、Ｈ２Ｏを
含有したＩＩｚ中で熱処理を行なうことによｈ、ｓｉ基
板内に濃度勾配のある拡散層を形成することを特徴とす
る半導体装置の製造方法。 ２、Ｈ＊ＯとＨ，＋７）蒸気圧比を１０−７から１．０
−ｉでとしたことを特徴とする特許請求の範囲第１項記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16325883A JPS6055616A (ja) | 1983-09-07 | 1983-09-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16325883A JPS6055616A (ja) | 1983-09-07 | 1983-09-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6055616A true JPS6055616A (ja) | 1985-03-30 |
Family
ID=15770374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16325883A Pending JPS6055616A (ja) | 1983-09-07 | 1983-09-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6055616A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999049491A1 (fr) * | 1998-03-23 | 1999-09-30 | Matsushita Electric Industrial Co., Ltd. | Source d'electrons a emission de champ |
-
1983
- 1983-09-07 JP JP16325883A patent/JPS6055616A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999049491A1 (fr) * | 1998-03-23 | 1999-09-30 | Matsushita Electric Industrial Co., Ltd. | Source d'electrons a emission de champ |
| US6818915B1 (en) | 1998-03-23 | 2004-11-16 | Matsushita Electric Industrial Co., Ltd. | Field-emission electron source |
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