JPS6054777B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6054777B2 JPS6054777B2 JP15401977A JP15401977A JPS6054777B2 JP S6054777 B2 JPS6054777 B2 JP S6054777B2 JP 15401977 A JP15401977 A JP 15401977A JP 15401977 A JP15401977 A JP 15401977A JP S6054777 B2 JPS6054777 B2 JP S6054777B2
- Authority
- JP
- Japan
- Prior art keywords
- phosphorus
- film
- insulating film
- source
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、半導体装置（例
えばＭＯＳＬＳＩ）上にリンを含んだＳｉＯ。
えばＭＯＳＬＳＩ）上にリンを含んだＳｉＯ。
膜（ＰＳＧ膜）を形成し、湿酸素中で熱処理し、半導体
装置表面を平滑にする方法（メルトフロー法）において
、歩留が高く、ソース・ドレイン間耐圧が高く、しかも
ｐ−ｎ接合リークの少い半導体装置の製造方法を提供す
るものである。Ａｌ配線の断線を防ぐために考案された
従来のメルトフロー法を第１図に示す。
装置表面を平滑にする方法（メルトフロー法）において
、歩留が高く、ソース・ドレイン間耐圧が高く、しかも
ｐ−ｎ接合リークの少い半導体装置の製造方法を提供す
るものである。Ａｌ配線の断線を防ぐために考案された
従来のメルトフロー法を第１図に示す。
ｐ形基板１上に厚さ約０．８μｍ（７）Ｓｉ０、膜２、
ソース領域３、ドレイン領域４、ゲートＳｉＯ２膜５、
ゲート電極用多結晶Ｓｉ膜６、配線用多結晶Ｓｉ膜７を
形成した表面上に、厚さ約１．５μｍのリンを含んだＳ
ｉＯ２膜（ＰＳＧ膜）８を形成する囚。
ソース領域３、ドレイン領域４、ゲートＳｉＯ２膜５、
ゲート電極用多結晶Ｓｉ膜６、配線用多結晶Ｓｉ膜７を
形成した表面上に、厚さ約１．５μｍのリンを含んだＳ
ｉＯ２膜（ＰＳＧ膜）８を形成する囚。
次に、ソース、ゲート、ドレインコンタクト窓９、１０
、１１を形成する（Ｂ）Ｏそして、約１０００℃、３紛
間湿酸素中で熱処理する。そうすると、ＰＳＧ膜は流動
するとともに、コンタクト窓あけ時に露出したソース・
ドレイン領域３、４表面および多結晶Ｓｉ電極表面は約
０．２μｍの熱酸化膜１２が形成される（Ｃ）Ｏ次に、
ＨＦを含んだＳｉＯ。
、１１を形成する（Ｂ）Ｏそして、約１０００℃、３紛
間湿酸素中で熱処理する。そうすると、ＰＳＧ膜は流動
するとともに、コンタクト窓あけ時に露出したソース・
ドレイン領域３、４表面および多結晶Ｓｉ電極表面は約
０．２μｍの熱酸化膜１２が形成される（Ｃ）Ｏ次に、
ＨＦを含んだＳｉＯ。
膜除去中に浸漬し、コンタクト窓部に形成した熱酸化膜
１２を除去し、Ｎ配線１３を形成する圏。このようにし
てＭＯＳＬＳＩが作成されるが、上記工程において熱酸
化膜１２を除去する場合、熱酸化膜１２よりもＰＳｑ漠
８の方がエッチング速度が５〜１９ｔｆ！、大きいため
に、ＰＳＧ膜８が薄くなり過ぎてピンホール１４が生じ
、多結晶Ｓｉ膜７とＮ配線”１３がショートし、ＬＳＩ
の歩留が下るという問題があつた。
１２を除去し、Ｎ配線１３を形成する圏。このようにし
てＭＯＳＬＳＩが作成されるが、上記工程において熱酸
化膜１２を除去する場合、熱酸化膜１２よりもＰＳｑ漠
８の方がエッチング速度が５〜１９ｔｆ！、大きいため
に、ＰＳＧ膜８が薄くなり過ぎてピンホール１４が生じ
、多結晶Ｓｉ膜７とＮ配線”１３がショートし、ＬＳＩ
の歩留が下るという問題があつた。
また、湿酸素中で熱処理し、第１図Ｃに示す構造にした
後、ホトエッチ技術により再度コンタクト窓を形成する
方法があるが、ホトエッチ工程が１回増えるし、微細パ
ターンの場合はマ・スク合せＳｉＯ。膜エッチが困難で
ありＬＳＩの歩留が下る。また、第１図の方法では、Ａ
ｌジッタ工程の際にＡｌが合金によりソース、ドレイン
領域に入り込んでもｐ−ｎ接合のリーク電流が増大しな
いようにするために、ソース・ドレイン３，４の拡散深
さは１μｍ以上必要である。
後、ホトエッチ技術により再度コンタクト窓を形成する
方法があるが、ホトエッチ工程が１回増えるし、微細パ
ターンの場合はマ・スク合せＳｉＯ。膜エッチが困難で
ありＬＳＩの歩留が下る。また、第１図の方法では、Ａ
ｌジッタ工程の際にＡｌが合金によりソース、ドレイン
領域に入り込んでもｐ−ｎ接合のリーク電流が増大しな
いようにするために、ソース・ドレイン３，４の拡散深
さは１μｍ以上必要である。
そうすると、ゲート直下のｎ＋拡散領域が厚くなりＭＯ
Ｓトランジスタのゲート長Ｍが小さくなつてソース・ド
レイン間耐圧が小さくなるという問題がある。本発明は
このようなメルトフローによる表面平坦化における問題
に鑑みてなされたもので、メルトフロー用のＰＳｑ摸を
形成し、コンタクト窓を形成した後、さらに別のＰＳＧ
膜を形成し湿酸素中で熱処理した後、別のＰＳｑ漠の一
部を除去してコンタクト窓を形成することにより、高歩
留でソース・ドレイン間耐圧が高い１！ＳＩを得る製造
方法を特徴とするものである。
Ｓトランジスタのゲート長Ｍが小さくなつてソース・ド
レイン間耐圧が小さくなるという問題がある。本発明は
このようなメルトフローによる表面平坦化における問題
に鑑みてなされたもので、メルトフロー用のＰＳｑ摸を
形成し、コンタクト窓を形成した後、さらに別のＰＳＧ
膜を形成し湿酸素中で熱処理した後、別のＰＳｑ漠の一
部を除去してコンタクト窓を形成することにより、高歩
留でソース・ドレイン間耐圧が高い１！ＳＩを得る製造
方法を特徴とするものである。
以下、本発明の一実施例にかかるＭＯＳＬＳＩの製造方
法を第２図に示す。
法を第２図に示す。
まず、ｐ形シリコン基体２０上に厚さ約０．８ｐｍ（７
）ＳｉＯ２膜２１、ソース領域２２、ドレイン領域２３
、ゲートＳｉＯ２膜２牡ゲート電極用多結晶Ｓｉ膜２５
、配線用多結晶Ｓｉ膜２６を形成した表面上に、厚さ約
１．０μｍ１約８％のリンを含んだＳｉＯ２膜（ＰＳＧ
膜）２７を形成する（４）。次にホトエッチ技術により
、ソース、ゲート、ドレイン用のコンタクト窓２８，２
９，３０を形成する（Ｂ）。
）ＳｉＯ２膜２１、ソース領域２２、ドレイン領域２３
、ゲートＳｉＯ２膜２牡ゲート電極用多結晶Ｓｉ膜２５
、配線用多結晶Ｓｉ膜２６を形成した表面上に、厚さ約
１．０μｍ１約８％のリンを含んだＳｉＯ２膜（ＰＳＧ
膜）２７を形成する（４）。次にホトエッチ技術により
、ソース、ゲート、ドレイン用のコンタクト窓２８，２
９，３０を形成する（Ｂ）。
次に、厚さ０．３〜０．８μｍで２７よりもリン濃度の
高いＰＳＧ膜３１を形成する（Ｃ）。そして、約１００
０℃、３紛間湿酸素中もしくは水蒸気中で熱処理する。
そうするとＰＳＧ膜２７，３１が流動し、急峻な断差が
なくなる。またこのとき、コンタクト窓部２８，２９，
３０上には厚さ０．３〜０．８μｍのＰＳＧ膜３１が形
成されているため、熱酸化膜はほとんど形成されない（
９）。次に、ＨＦを含んだ水溶液中に浸漬し、ＰＳＧ膜
３１を除去する。
高いＰＳＧ膜３１を形成する（Ｃ）。そして、約１００
０℃、３紛間湿酸素中もしくは水蒸気中で熱処理する。
そうするとＰＳＧ膜２７，３１が流動し、急峻な断差が
なくなる。またこのとき、コンタクト窓部２８，２９，
３０上には厚さ０．３〜０．８μｍのＰＳＧ膜３１が形
成されているため、熱酸化膜はほとんど形成されない（
９）。次に、ＨＦを含んだ水溶液中に浸漬し、ＰＳＧ膜
３１を除去する。
そうするとμｍが露出する。その後に配線３２を形成す
る（Ｅ）。上記工程において、ＰＳＧ膜３１中のリンの
濃度が高い方がエッチング速度が速いので、ＰＳｑ漠３
１を除去する際にリンの濃度が低いＰＳＧ膜２７が浸さ
れる厚さは小さい。
る（Ｅ）。上記工程において、ＰＳＧ膜３１中のリンの
濃度が高い方がエッチング速度が速いので、ＰＳｑ漠３
１を除去する際にリンの濃度が低いＰＳＧ膜２７が浸さ
れる厚さは小さい。
また、ＰＳＣＷ３ｌの厚さはＰＳＧ膜２７をメルトフロ
ーさせる酸化性雰囲気中でコンタクト窓部に熱酸化膜が
形成されない厚さを選ぶ。つぎにチャンネル長をより短
くし、かつＡ１配線におけるＡ１のソース・ドレイン領
域を通して基板へのつき抜けを防止する本発明の他の実
施例にかかる方法を第３図とともに説明する。
ーさせる酸化性雰囲気中でコンタクト窓部に熱酸化膜が
形成されない厚さを選ぶ。つぎにチャンネル長をより短
くし、かつＡ１配線におけるＡ１のソース・ドレイン領
域を通して基板へのつき抜けを防止する本発明の他の実
施例にかかる方法を第３図とともに説明する。
すなわち、第２図Ｃに示す工程において、拡散係数の小
さいＡ８を拡散して拡散深さの浅いイタ０．３μｍのソ
ース・ドレイン領域２２，２３を形成したのち次の順に
製造する。すなわち、第２図ＣにおいてＰＳｑ摸３１を
形成した後、湿酸素中で熱処理することにより、ＰＳＧ
膜２７を流動させ急峻な断差をなくすると同時に、ＰＳ
（３３１をリンの拡散源としてコンタクト窓からソース
●ドレイン領域２２，２３にリンを拡散する。
さいＡ８を拡散して拡散深さの浅いイタ０．３μｍのソ
ース・ドレイン領域２２，２３を形成したのち次の順に
製造する。すなわち、第２図ＣにおいてＰＳｑ摸３１を
形成した後、湿酸素中で熱処理することにより、ＰＳＧ
膜２７を流動させ急峻な断差をなくすると同時に、ＰＳ
（３３１をリンの拡散源としてコンタクト窓からソース
●ドレイン領域２２，２３にリンを拡散する。
リンの拡散深さをより深くしたい場合はメルトフロー後
さらにＮ２ガス雰囲気中で熱処理すれば良い。そうする
と、拡散深さ約０．３μｍのソース・ドレイン領域２２
，２３よりも深い約１．５μｍのリン拡散領域３３，３
４が形成される（第３図Ａ）。次にＰＳＧ膜３１を除去
した後、Ａｌ配線３２を形成する（Ｂ）。そうすると、
ゲート領域と接するソース・ドレイン領域２２，２３の
拡散深さは浅いためにゲート長さＬは長くなり、ソース
・ドレイン間耐圧を高くすることができる。
さらにＮ２ガス雰囲気中で熱処理すれば良い。そうする
と、拡散深さ約０．３μｍのソース・ドレイン領域２２
，２３よりも深い約１．５μｍのリン拡散領域３３，３
４が形成される（第３図Ａ）。次にＰＳＧ膜３１を除去
した後、Ａｌ配線３２を形成する（Ｂ）。そうすると、
ゲート領域と接するソース・ドレイン領域２２，２３の
拡散深さは浅いためにゲート長さＬは長くなり、ソース
・ドレイン間耐圧を高くすることができる。
また、Ｎ配線３２と接しているソース・ドレインの深い
領域３３，３４は拡散深さが約１．５μｍと深いためＡ
ｌシンタ工程の際にＮが合金によリソース●ドレイン領
域に入り込んでもつき抜けが起らずｐ−ｎ接合のリーク
電流が増大することはない。以上の方法によれば、メル
トフロー工程後コンタクト窓を露出するために、ＰＳＣ
Ｗ３ｌを除去しても厚いＰＳＧ膜２７はエッチングされ
ない。
領域３３，３４は拡散深さが約１．５μｍと深いためＡ
ｌシンタ工程の際にＮが合金によリソース●ドレイン領
域に入り込んでもつき抜けが起らずｐ−ｎ接合のリーク
電流が増大することはない。以上の方法によれば、メル
トフロー工程後コンタクト窓を露出するために、ＰＳＣ
Ｗ３ｌを除去しても厚いＰＳＧ膜２７はエッチングされ
ない。
したがつてＰＳＧ膜２７にピンホールが形成されず、Ｎ
配線３２と多結晶Ｓｉ膜２６とのショートが起らず歩留
の高いＬＳＩを得ることができる。また、メルトフロー
工程前のソース●ドレイン拡散深さを浅くすれば、チャ
ネル長さＬの長いＭＯＳトランジスタを得ることができ
、ソース・ドレイン間耐圧を高くすることができる。さ
らに、２層目のＰＳｑ摸３１からリンを拡散すればＡｌ
シンタ工程でｐ−ｎ接合のリーク電流が増大することは
ない。なお、本発明はＭＯＳＬＳＩに限らず他のＬＳＩ
にも適用できる。以上のように、本発明は高密度、高集
積度のＬＳＩの製造に大きく寄与するものである。
配線３２と多結晶Ｓｉ膜２６とのショートが起らず歩留
の高いＬＳＩを得ることができる。また、メルトフロー
工程前のソース●ドレイン拡散深さを浅くすれば、チャ
ネル長さＬの長いＭＯＳトランジスタを得ることができ
、ソース・ドレイン間耐圧を高くすることができる。さ
らに、２層目のＰＳｑ摸３１からリンを拡散すればＡｌ
シンタ工程でｐ−ｎ接合のリーク電流が増大することは
ない。なお、本発明はＭＯＳＬＳＩに限らず他のＬＳＩ
にも適用できる。以上のように、本発明は高密度、高集
積度のＬＳＩの製造に大きく寄与するものである。
第１図Ａ−Ｄは従来のＭＯＳＬＳＩの製造工程を示す断
面図、第２図Ａ上は本発明の一実施例にかかるＭＯＳＬ
ＳＩの製造工程を示す断面図、第３図Ａ，Ｂは本発明の
他の実施例にかかる同ＭＯＳＬＳＩの製造工程図である
。 ２０・・・・・・ｐ形シリコン基板、２２，２３・・・
・・・ｎ形ソース・ドレイン領域、２７・・・・・・リ
ンを含んだ第１の絶縁膜、３１・・・・・・リンを含ん
だ第２の絶縁膜、３３，３４・・・・・・リン拡散領域
。
面図、第２図Ａ上は本発明の一実施例にかかるＭＯＳＬ
ＳＩの製造工程を示す断面図、第３図Ａ，Ｂは本発明の
他の実施例にかかる同ＭＯＳＬＳＩの製造工程図である
。 ２０・・・・・・ｐ形シリコン基板、２２，２３・・・
・・・ｎ形ソース・ドレイン領域、２７・・・・・・リ
ンを含んだ第１の絶縁膜、３１・・・・・・リンを含ん
だ第２の絶縁膜、３３，３４・・・・・・リン拡散領域
。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板表面上に第１のリンを含んだ絶縁膜を形
成する工程と、この第１のリンを含んだ絶縁膜を選択的
に除去し、前記半導体基板表面を露出させる工程と、前
記基板表面上に第２のリンを含んだ絶縁膜を形成した後
加熱することにより前記第１のリンを含んだ絶縁膜を流
動させる工程と、前記第２のリンを含んだ絶縁膜を除去
する工程とを備えたことを特徴とする半導体装置の製造
方法。 ２ 第２のリンを含んだ絶縁膜を形成した後、加熱する
ことにより、前記第１のリンを含んだ絶縁膜を流動させ
るとともに、前記第２のリンを含んだ絶縁膜から前記第
１のリンを含んだ絶縁膜を選択的に除去して露出した半
導体基板表面に所定の深さまでリン拡散させることを特
徴とする特許請求の範囲第１項に記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15401977A JPS6054777B2 (ja) | 1977-12-20 | 1977-12-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15401977A JPS6054777B2 (ja) | 1977-12-20 | 1977-12-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5485673A JPS5485673A (en) | 1979-07-07 |
| JPS6054777B2 true JPS6054777B2 (ja) | 1985-12-02 |
Family
ID=15575121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15401977A Expired JPS6054777B2 (ja) | 1977-12-20 | 1977-12-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6054777B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58197826A (ja) * | 1982-05-14 | 1983-11-17 | Hitachi Ltd | 半導体装置の製造方法 |
-
1977
- 1977-12-20 JP JP15401977A patent/JPS6054777B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5485673A (en) | 1979-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR970000703B1 (ko) | 반도체 장치의 제조 방법 | |
| JPS6220698B2 (ja) | ||
| JPS6242385B2 (ja) | ||
| JPH05102427A (ja) | 半導体記憶素子の製造方法 | |
| JPH0352224B2 (ja) | ||
| JPS6054777B2 (ja) | 半導体装置の製造方法 | |
| US6245643B1 (en) | Method of removing polysilicon residual in a LOCOS isolation process using an etching selectivity solution | |
| JPH07321102A (ja) | 半導体装置の製造方法 | |
| JPH088262A (ja) | 半導体装置の製造方法 | |
| JPH08186082A (ja) | 半導体装置の製造方法 | |
| JPH03116968A (ja) | 半導体装置の製造方法 | |
| JPH09129876A (ja) | 半導体装置の製造方法 | |
| JPH027558A (ja) | 半導体装置およびその製造方法 | |
| JPH04142777A (ja) | ゲート電極又は配線の形成方法 | |
| JPS62131538A (ja) | 半導体装置の製造方法 | |
| JPS5922348A (ja) | 半導体装置の製造方法 | |
| JPS62286221A (ja) | 半導体装置の製造方法 | |
| JPS6247122A (ja) | 半導体装置の製造方法 | |
| JPH0352221B2 (ja) | ||
| JPS59103357A (ja) | 半導体装置の製造方法 | |
| JPH03242940A (ja) | 半導体装置の製造方法 | |
| JPH0377349A (ja) | 半導体装置の製造方法 | |
| JPS61251041A (ja) | 半導体装置 | |
| JPH01145831A (ja) | 半導体集積回路とその製造方法 | |
| JPS6055616A (ja) | 半導体装置の製造方法 |