JP4011772B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、電力用半導体装置に好適なSOI(Semiconductor On Insulator)型の半導体装置に関し、特に、動作速度を高めるための改良に関する。
【0002】
【従来の技術】
ダイオード、サイリスタなどのバイポーラ素子、および、IGBT、MOSサイリスタなどのバイポーラ複合素子の動作速度を高め、スイッチング損失を低減する上で、有効な技術として、半導体基板におけるキャリアのライフタイムを制御する技術が知られている。これは、キャリアの再結合中心としてキャリアの消滅を促進する結晶欠陥であるライフタイムキラーを、半導体基板の中の所定の領域へ選択的に導入し、それによって、所定の領域におけるキャリアのライフタイムを選択的に制御する技術である。
【0003】
ライフタイムキラーを選択的に導入する技術として、つぎの二つの技術が知られている。第1は、例えば金、白金など、禁制帯内に深い準位を形成する重金属を、所定の領域へ選択的に拡散させる技術であり、第2は、電子ビームまたは水素イオンビーム、すなわち、軽粒子ビームを、所定の領域へ選択的に照射する技術である。禁制帯内に深い準位を形成する重金属は、ライフタイムキラーとして振舞う。また、軽粒子ビームの照射によって半導体基板の中に導入された欠陥も、禁制帯内に深い準位を形成するので、ライフタイムキラーとして機能する。
【0004】
【発明が解決しようとする課題】
しかしながら、これらの技術は、いずれも、いわゆる縦型(一対の主電極が半導体基板の表と裏とに配設され、主電流が表と裏との間を貫通して流れるタイプ)の半導体装置には適しているものの、SOI型の半導体装置には、適しないという問題点があった。図17及び図18は、この問題点を説明するための半導体装置の断面図である。
【0005】
図17および図18が示す半導体装置150では、基板81の上に、絶縁層82が形成され、さらに絶縁層82の上に、シリコンを母材とする半導体層83が形成されている。すなわち、装置150は、SOI型の半導体装置として構成されている。SOI層としての半導体層83には、n-領域88、p+領域85、および、n+領域89が備わっており、p+領域85とn+領域89は、半導体層83の絶縁層82とは反対側の主面の中に選択的に形成されている。
【0006】
p+領域85とn+領域89は、互いに離れており、互いの間には、n-領域88が介在している。半導体層83の主面の中で、p+領域85が露出する領域には、アノード電極としての主電極95が接続されており、n+領域89が露出する領域には、カソード電極としての主電極97が接続されている。また、n-領域88が露出する領域は、フィールド絶縁膜90で覆われている。すなわち、装置150には、ダイオードが備わっている。
【0007】
装置150に、仮に、上記した第1の技術を適用する場合を想定すると、まず、半導体層83のアノード側、すなわち、半導体層83の主面の中でp+領域85が露出する領域の上に、図示しない開口部が選択的に設けられ、重金属が、塗布またはスパッタされる。その後、熱処理を通じて、重金属が、半導体層83の中に拡散される。その結果、同一の半導体層83の中で、ダイオードの周囲に、トレンチ分離(図示を略する)を介して設けられている他の受動素子(図示を略する)には、影響を与えることなく、重金属を、半導体層83の中のダイオードを構成する領域に導入することができる。
【0008】
しかしながら、図17が示すように、重金属が拡散された領域86は、半導体層83の中で、ダイオードを構成する領域の大部分に及んでおり、本来ライフタイム制御が必要とされるp+領域85と、それに隣接するn-領域88の部分から、大きく逸脱してしまう。これは、装置150がSOI型であることに由来している。
【0009】
すなわち、装置150が、仮に電力用半導体装置であったとしても、半導体層83は、SOI層として、数μm〜20μm程度に薄く形成され、しかも、重金属は絶縁層82を超えて拡散することができず、もっぱら、横方向(半導体層83の主面に沿った方向)にしか拡散できない。そのために、重金属の横方向への拡散を制御することが困難となる。しかも、重金属の拡散が横方向にのみ進行するので、重金属の濃度が、必要濃度を超えて高くなるという問題も同時に発生する。
【0010】
また、装置150に、仮に、上記した第2の技術を適用する場合を想定すると、図18が示すように、半導体層83のアノード側に選択的に開口部を有する遮蔽体93を用いて、軽粒子ビーム91が半導体層83へと照射される。その結果、ライフタイムキラーとして機能する結晶欠陥94が、半導体層83へ導入される。
【0011】
しかしながら、軽粒子ビーム91の照射エネルギーは、欠陥を生成する必要上、1MeV以上の大きさに設定される必要がある一方で、レジスト膜あるいは酸化膜などで構成される遮蔽体93の厚さは、数μm〜10μm程度が上限である。したがって、厚さが数μm〜20μm程度である半導体層83には、その全体にわたって、遮蔽体93のパターン形状とは無関係に、結晶欠陥94が導入される。しかも、半導体層83の中のダイオードを構成する領域だけでなく、ダイオードの周囲に設けられている他の受動素子(図示を略する)にも、一様に、結晶欠陥94が導入される。
【0012】
以上のように、従来周知の技術では、SOI型の半導体装置に対して、半導体層の所定の領域に、ライフタイムキラーを、良好な制御性をもって選択的に導入することは、困難であるという問題点があった。
【0013】
この発明は、従来の技術における上記した問題点を解消するためになされたもので、キャリアのライフタイムが良好に制御され、その結果、動作速度が高められたSOI型の半導体装置を得ることを目的としており、さらに、この半導体装置の製造に適した方法を提供することを目的とする。
【0014】
【課題を解決するための手段】
この発明の装置は、半導体装置であって、絶縁層と、当該絶縁層の上に形成され当該絶縁層とは反対側に主面を規定する半導体層と、を備え、前記半導体層は、前記主面に選択的に露出し不純物を含有する第1半導体領域と、前記主面に選択的に露出し前記第1半導体領域との間にpn接合を有する第2半導体領域と、を備え、前記第1半導体領域は、当該第1半導体領域の多数キャリアの消滅を促進するライフタイムキラーが重粒子ビームの照射により選択的に導入され、前記pn接合には達しない低ライフタイム領域を、その一部に備えており、前記半導体装置は、前記主面の中で前記低ライフタイム領域の直上の領域に接続された第1電極と、前記主面の中で前記第2半導体領域が露出する領域に接続された第2電極と、をさらに備えている。
【0019】
この発明の製造方法は、半導体装置の製造方法であって、(a)絶縁層を準備する工程と、(b)当該絶縁層とは反対側に主面を規定し、当該主面に選択的に露出し不純物を含有する第1半導体領域と、前記主面に選択的に露出し前記第1半導体領域との間にpn接合を有する第2半導体領域と、を備えた半導体層を、前記絶縁層の上に形成する工程と、(d)前記主面の上に絶縁膜を形成する工程と、(e)前記主面の中で前記第1半導体領域が露出する領域の内側の部分の直上に相当する部位を貫通するコンタクトホールを、前記絶縁膜に選択的に形成する工程と、(f)前記コンタクトホールを通じて、前記第1半導体領域の中の前記コンタクトホールの直下の領域に選択的に、重粒子ビームを照射し、それによって、前記第1半導体領域の中の前記コンタクトホールの直下にあって前記pn接合に達しない領域に、選択的に結晶欠陥を導入する工程と、(g)前記コンタクトホールに電極材料を埋設することにより前記第1半導体領域に接続される第1電極を形成する工程と、(h)前記第2半導体領域に接続される第2電極を形成する工程と、(i)熱処理を行う工程と、を備えている。
【0022】
【発明の実施の形態】
<1. 実施の形態1>
はじめに実施の形態1の半導体装置について、説明する。
【0023】
<1-1. 装置の構成と製造方法>
図1は、実施の形態1の半導体装置の縦断面図である。この装置101は、SOI型の半導体装置として構成され、しかも、電力用のダイオードを備えている。すなわち、装置101では、基板1の上に、絶縁層2が形成され、さらに絶縁層2の上に、SOI層としての半導体層3が形成されている。以下の説明では、半導体層3が、最も代表的なシリコンを母材とする例、すなわち、シリコン半導体層として構成される例を取り上げるが、この発明は、この例に限定されるものではない。
【0024】
基板1は、例えば、シリコン基板として構成される。絶縁層2は、例えば、「埋め込み酸化膜」と称されるシリコン酸化膜(SiO2)として構成される。半導体層3には、n型不純物が導入されている。そして、半導体層3の絶縁層2とは反対側の主面の中に、アノード領域としてのp+領域5と、カソード領域としてのn+領域9とが、互いに離れて選択的に形成されている。そして、半導体層3の中で、p+領域5とn+領域9との間には、n-導電型の領域が、n-領域8として残されている。p+領域5は、本発明の第1半導体領域を構成し、n-領域8とn+領域9は、本発明の第2半導体領域7を構成する。
【0025】
半導体層3の主面の中でp+領域5が露出する領域、すなわち、p+領域5の露出面の中には、低ライフタイム領域6が選択的に形成されている。低ライフタイム領域6は、p+領域5における多数キャリアであるホールの消滅を促進するライフタイムキラーが導入されている。低ライフタイム領域6は、p+領域5の内側にあって、p+領域5とn-領域8(または、第2半導体領域7)との間のpn接合には到達しないように局在している。
【0026】
n-領域8の露出面は、フィールド絶縁膜10で覆われている。フィールド絶縁膜10は、例えば、シリコン酸化膜で形成されている。フィールド絶縁膜10の上、および、フィールド絶縁膜10で覆われない半導体層3の主面の上には、それらを覆うように、絶縁膜11が形成されている。絶縁膜11は、例えば、TEOS酸化膜として構成されている。
【0027】
絶縁膜11には、貫通孔であるコンタクトホール12,13,14が、選択的に形成されている。コンタクトホール12は、半導体層3の主面の中で低ライフタイム領域6が露出する領域の直上に形成され、コンタクトホール13は、低ライフタイム領域6が形成されないp+領域5の露出面の直上に形成されている。また、コンタクトホール14は、n+領域9の露出面の直上に形成されている。
【0028】
コンタクトホール12には、アノード電極としての主電極15が埋設されており、コンタクトホール13には、もう一つのアノード電極である主電極16が埋設されている。さらに、コンタクトホール14には、カソード電極としての主電極17が埋設されている。
【0029】
その結果、主電極15は、低ライフタイム領域6の露出面に接続され、主電極16は、低ライフタイム領域6が形成されないp+領域5の露出面に接続されている。また、主電極17は、n+領域9の露出面に接続されている。半導体層3の主面の中で、主電極16が接続される部位は、主電極17が接続される部位から見て、主電極15が接続される部位よりも遠い位置に設定されている。
【0030】
二つのアノード電極である主電極15,16は、絶縁膜11の上に配設された配線18を通じて互いに接続されている。絶縁膜11、主電極15,16,17、および、配線18の上には、それらを覆うように、コーティング層19が形成されている。コーティング層19は、例えば、ガラスコート層として構成されている。
【0031】
図2および図3は、装置101の好ましい製造方法を示す製造工程図である。装置101を製造するには、図2の工程がはじめに実行される。図2の工程では、まず、基板1、絶縁層2、半導体層3、および、フィールド絶縁膜10を備える中間構造物が形成される。半導体層3には、p+領域5およびn+領域9が選択的に形成されている。この中間構造物を形成する工程は、従来周知であり、その詳細な説明は略する。
【0032】
その後、中間構造物の上に、絶縁膜11のもとになる絶縁膜72が堆積され、さらにその上に、レジスト膜20が堆積される。つぎに、レジスト膜20がパターニングされることによって、開口部73が選択的に形成される。そして、開口部73を通じて、絶縁膜72に選択的なエッチングを施すことによって、開口部73の直下にコンタクトホール12が形成される。つぎに、パターニングされた絶縁膜72およびレジスト膜20を遮蔽体として用いつつ、例えばAr(アルゴン)ビームなどの重粒子ビーム21が、半導体層3の主面へ照射される。
【0033】
その結果、図3が示すように、p+領域5のコンタクトホール12の直下の部位に、結晶欠陥60が選択的に導入される。結晶欠陥60は、半導体層3の主面からの深さが、重粒子ビーム21の飛程(レンジ)におおよそ相当する領域22に、特に高い密度で形成される。その後、絶縁膜72にコンタクトホール13,14が、さらに形成される。その後、この中間構造物の上に、電極材料が堆積され、さらに、パターニングされることにより、主電極15,16,17、および、配線18が形成される。その後、コーティング層19が形成される。
【0034】
つぎに、350℃〜450℃の温度範囲、および、30min〜60minの加熱時間の条件下で、水素熱処理が施される。この熱処理によって、結晶欠陥60は、禁制帯に深い準位を持つ安定な再結合中心と、p型活性濃度を相殺する安定な対欠陥とを残して、消滅する。対欠陥は、空孔型欠陥とその近傍に位置するシリコン原子とによって、安定的に形成される欠陥の対であり、禁制帯の中のp型不純物準位を消滅させる働きをなす。
【0035】
水素熱処理は、重粒子ビーム21の照射が行われない従来装置150においても、その製造工程の中で実行される処理である。このため、結晶欠陥60から再結合中心等を形成するために、別途、特別な熱処理を付加する必要はなく、熱処理条件を、上記の最適な範囲に設定するだけで足りる。熱処理の結果、図1に示した低ライフタイム領域6が、p+領域5と主電極15との接続部に、選択的に形成される。
【0036】
以上の工程を通じて、装置101が完成する。低ライフタイム領域6は、電子ビーム、水素イオンビームなどの軽粒子ビームではなく、重粒子ビーム21の照射によって形成されるので、pn接合に達することなく、p+領域5の内側に局在した形態で、低ライフタイム領域6を形成することが可能となる。また、低ライフタイム領域6は、ライフタイムキラーとしての再結合中心とともに、実質的なp型不純物濃度を減殺する対欠陥をも含んでいるので、低ライフタイム領域6を通過するホールの消滅を促進するとともに、主電極15から注入されるホールの密度を低減する働きをも成す。
【0037】
<1-2. 装置の動作>
装置101は、以上のように構成されるので、以下のように動作する。アノード電極としての主電極15,16に正電位、カソード電極としての主電極17に負電位が印加されるとき、すなわち順バイアスが印加されるときには、二つの主電極15,16の中で、主として、主電極17に近い主電極15から、ホールが供給され、主電極17に遠い主電極16からは、相対的に低い電流密度のホールが補助的に供給される。
【0038】
低ライフタイム領域6が存在するために、主電極15から注入されるホールの密度は、従来装置150においてアノード電極95から注入されるホールの密度に比べて、低く抑えられる。しかしながら、二つの主電極15,16が並列に機能するために、単一のアノード電極95のみが、p+領域85に接続されている従来装置150に比べて、主電極15,16の双方を通じて流れる全電流は、従来装置150を流れる電流に比べて、大きく設定することも可能である。
【0039】
つぎに、主電極15,16と主電極17との間に印加される電圧が、順バイアスから逆バイアスへと転換(すなわちターンオフ)されると、p+領域5からn+領域9へと向かっていたホールが、p+領域5から主電極15,16へと逆流する。この逆流するホールは、主として、主電極17に近い主電極15へと向かう。主電極15へ向かうホールは、低ライフタイム領域6を通過するので、その消滅が促進される。
【0040】
また、ターンオフ時に主電極15から過渡的に注入されるホールの密度も、低ライフタイム領域6のために、低く抑えられる。主電極16から注入されるホールの密度は、上述したように、主電極15から注入されるホールの密度に比べて低い。結果として、ターンオフ時に、主電極15,16と主電極17との間に過渡的に流れる逆電流が、従来装置150に比べて低く抑えられる。その結果、リカバリー損失が低く抑えられる。
【0041】
図4〜図6は、装置101の特性を実証するために行われた実験の結果を示すグラフである。実験に供された装置101では、重粒子ビーム21としてArビームが用いられ、照射エネルギーが120keVに設定され、注入量は、0〜6×1013cm-2の範囲の様々な値に設定された。このとき、Arの注入深さは、150nm程度である。これに対して、p+領域5の深さは、それよりも遙かに大きい、4μm程度に設定された。また、水素熱処理は、425℃の加熱温度、かつ、30minの加熱時間の条件下で行われた。
【0042】
図4は、順方向電圧VfとArイオンの注入量との関係を示している。順方向電圧Vfは、順方向電流Ifが70mAであるときの電圧として定義された。図4は、Arイオンの注入量が増加するのにともなって、順方向電圧Vfが増加することを示している。これは、注入量の増加にともなって、低ライフタイム領域6に導入される再結合中心および対欠陥の密度が高くなるために、主電極15からのホールの注入効率が低下することに由来する。
【0043】
図5は、耐電圧(ブレークダウンボルテージ)とArイオンの注入量との関係を示している。図5は、耐電圧が、Arイオンの注入量に余り依存せず、略一定の値に保たれることを示している。これは、低ライフタイム領域6に比べて、p+領域5が十分に深いために、低ライフタイム領域6内の欠陥の密度が、耐圧には影響しないことに由来する。
【0044】
図6は、ターンオフ時に過渡的に流れる逆電流のピーク値として定義される逆回復電流Irrと、Arイオンの注入量との関係を示している。図6は、Arイオンの注入量が増加するのにともなって、逆回復電流Irrが減少することを示している。すなわち、実験の結果は、低ライフタイム領域6が、逆回復特性の改善に有効に寄与することを示している。逆回復電流Irrの低減は、逆回復損失の低減をもたらすとともに、装置101のスイッチング速度の向上にも寄与する。
【0045】
<1-3. 照射条件の最適化>
つぎに、望ましい照射条件について説明する。図7は、装置101の低ライフタイム領域6の近傍を拡大して示す部分拡大断面図である。コンタクトホール12を通じてp+領域5の露出面に選択的に照射された重粒子ビーム21は、上述したように、露出面よりも深く位置する領域22に、結晶欠陥を集中的に形成する。欠陥集中領域22の深さD、深さ方向の幅W、コンタクトホール12の開口端からのはみ出し量Eは、重粒子ビーム21の照射条件に依存する。
【0046】
図8は、注入された重粒子の密度と、形成された結晶欠陥の密度に関して、コンタクトホール12の開口中心を通り、深さ方向に設定された座標軸zに沿った分布の概略を示すグラフである。曲線C1が、結晶欠陥(再結合中心で代表されている)の密度分布を表し、曲線C2が、注入された重粒子の密度分布を表している。
【0047】
曲線C1のピークの深さは、図7に描かれる深さDに相当し、曲線C2のピークの深さは、重粒子の飛程に相当する。また、曲線C1の半値幅が、図7が示す領域22の幅Wに相当している。図7が示すように、重粒子の密度分布は、飛程Rの周辺に局在する。これは、軽粒子では得られない、重粒子に特有の現象である。そして、結晶欠陥の密度は、飛程Rよりは幾分浅いながら、飛程Rに近い部位にピークを有し、ピークより深い側では、深さとともに急速に減衰し、ピークより浅い側では、深さがゼロへ近づくのにともなって、比較的緩やかに減衰する。
【0048】
深さDは、約100nm〜約300nmの範囲に設定され、幅Wは、約10nm程度に設定され、はみ出し量Eは、約10nm以下の大きさに設定されるのが望ましい。この条件は、重粒子ビーム21がArビームであって、その照射エネルギーが、100keV〜200keVの範囲にあれば、達成することができる。例えば、Arビームの照射エネルギーが150keVであれば、深さDは約150nm、幅Wは約10nm、深さDと飛程Rとの差は、約10nmとなる。
【0049】
上記した条件が満たされるとき、低ライフタイム領域6の中の結晶欠陥の密度は、深さがゼロの位置、すなわち、主電極15との界面において、十分に低くなる。そのため、低ライフタイム領域6の単なる抵抗体としての働きが、低く抑えられる。同時に、低ライフタイム領域6が主電極15の直下を十分に覆うことができ、主電極15から注入されたホールの大部分に対して、導入された結晶欠陥の影響を及ぼすことが可能である。また、幅Wが十分に薄いので、順方向電圧Vfの増大、すなわち、オン抵抗の増大を、低く抑えることが可能となる。
【0050】
なお、本明細書において、「重粒子」とは、第1半導体領域(例えば、p+領域5)の中に実質的に局在するようにライフタイムキラーを導入することのできる程度に重い原子、イオン、分子等の照射可能な粒子を意味する。その範囲は、標的となる半導体層3の主成分元素の重さに依存するが、少なくとも、従来周知の技術で用いられる電子、水素元素は、ここで云う「重粒子」には該当しない。逆に、標的となる半導体層3の主成分元素よりも十分に重い粒子は、「重粒子」に含まれる。
【0051】
また、重粒子として、不活性元素を選択するのが、特に望ましい。これは、注入された粒子と標的元素との化学反応性が低いことが望ましいからであり、不活性元素は、この条件に最も適合するからである。したがって、半導体層3がシリコン(原子量=28)を母材とする装置101では、照射に供される重粒子として、シリコンよりも重いAr(原子量=40)、ないし、それ以上の原子量を有する不活性元素が、特に望ましい。
【0052】
<1-4. ダイオード以外の例>
以上の説明では、装置101にダイオードが備わる例を示したが、この発明は、第1半導体領域に低ライフタイム領域6が選択的に形成され、第1半導体領域との間にpn接合を形成する第2半導体層を有するSOI型の半導体装置一般に、適用が可能である。図9は、その一例に該当する半導体装置の縦断面図である。この装置101aでは、ダイオードの代わりに、電力用のIGBTが備わっている。
【0053】
装置101aは、p+領域5とn-領域8の間にn+バッファ領域33が介在し、n+領域9が、p領域31と、その露出面に選択的に形成されたn+領域32とに置き換えられ、p領域31の露出面の中でn+領域32とn-領域8とに挟まれた領域、すなわち、チャネル領域CHに、ゲート絶縁膜71を挟んで対向するゲート電極34が備わっている点において、装置101(図1)とは特徴的に異なっている。装置101aでは、p+領域5が第1半導体領域に相当し、n+バッファ領域33、n-領域8、p領域31、および、n+領域32が、第2半導体領域を構成する。
【0054】
ゲート電極34に印加される電圧に応答して、コレクタ電極としての主電極15,16とエミッタ電極としての主電極17との間を流れる主電流が制御される。この装置101aにおいても、装置101と同様に、低ライフタイム領域6は、ターンオフ時に過渡的に流れる電流、すなわち、過渡電流を効果的に抑制する。その結果、動作速度が、従来のIGBTに比べて、改善される。
【0055】
<2. 実施の形態2>
図10は、実施の形態2の半導体装置の平面図である。また、図11は、図10のA−A切断線に沿った縦断面図であり、図12は、B−B切断線に沿った縦断面図である。この装置102は、装置101(図1)と同様に、SOI型の半導体装置として構成され、しかも、電力用のダイオードを備えている。ただし、第1半導体領域(p+領域5)は、第2半導体領域7(n-領域8およびn+領域9を含む)の周囲を環状に包囲するように、平面視レーストラック状に形成されている。
【0056】
p+領域5の露出面の中に選択的に形成される低ライフタイム領域6は、レーストラックの弧状部に相当するp+領域5の部分(以下、p+領域5の弧状部と称する)に、その周方向に沿って、弧状に延在している。低ライフタイム領域6は、レーストラックの直線部に相当するp+領域5の部分(以下、p+領域5の直線部と称する)には形成されていない。低ライフタイム領域6に接続される主電極15は、低ライフタイム領域6に沿って、弧状に配設されている。一方、低ライフタイム領域6から外れたp+領域5の露出面に接続される主電極16は、p+領域5の直線部の上に、その延在方向に沿って、直線状に配設されている。
【0057】
半導体層3の主面にp+領域5から離れて選択的に形成されるn+領域9は、レーストラックの長手方向の中心線に沿って、直線状に延在している。そして、n+領域9の露出面に接続される主電極17は、n+領域9に沿って、直線状に配設されている。対向する一対の主電極15および一対の主電極16は、互いに配線18を通じて接続されており、配線18は、さらに、端子48へ接続されている。主電極17は、別の配線46を通じて、端子47へと接続されている。端子47,48は、外部装置を接続可能な端子であり、例えば、ピンである。
【0058】
ダイオードが形成された領域を、図示しない他の素子が形成される領域と分離するために、p+領域5の周囲には、トレンチ障壁pウェル40、トレンチ41、および、フィールド絶縁膜44が形成されている。トレンチ41の内壁は分離絶縁膜42で覆われ、その中に、分離電極43が充填されている。分離絶縁膜42およびフィールド絶縁膜44は、例えば、シリコン酸化物で形成され、分離電極43は、例えば、ポリシリコンで形成される。
【0059】
装置102を使用する際には、例えば、電源45が端子47と端子48との間に接続され、端子48には、例えば、接地電源線49がさらに接続される。p+領域5の弧状部では、直線部に比べて、n+領域9の一定面積に対してホールを供給するp+領域5の面積比率が高くなる。このため、レーストラック状のp+領域5を有する従来装置では、弧状部から供給されるホールが、弧状部に対向する主電極17の端部へ集中するという問題点があった。すなわち、弧状部からのホールの供給が相対的に過剰であり、ターンオフ時に、局部的な損失増加を招き、それが、装置全体の破壊耐量を規定するという問題点があった。
【0060】
それに対して、装置102では、p+領域5の弧状部に選択的に低ライフタイム領域6が形成されているので、弧状部からのホールの過剰供給を抑え、ターンオフ時の過渡電流を低減することが可能となる。その結果、動作速度を向上させるだけでなく、破壊耐量をも高めることが可能となる。
【0061】
<3. 実施の形態3>
図13は、実施の形態3の半導体装置の平面図である。図13のA−A切断線、および、C−C切断線に沿った縦断面図は、図11と同一に描かれる。また、図13のB−B切断線に沿った縦断面図は、図12と同一に描かれる。この装置103は、低ライフタイム領域6が、p+領域5の弧状部だけでなく、直線部の一部にも形成されている点において、装置102とは特徴的に異なっている。
【0062】
低ライフタイム領域6は、p+領域5の直線部に、その延在方向に沿って、選択的に(すなわち部分的に)形成されている。そして、好ましくは、低ライフタイム領域6は、図13が示すように、直線部の延在方向に沿って、複数箇所に分割して形成されている。装置102と同様に、p+領域5の直線部の延在方向に沿って、主電極が直線状に配設されている。この直線状電極の直下には、低ライフタイム領域6が部分的に存在する。
【0063】
したがって、直線状電極は、その一部が、低ライフタイム領域6に接続される主電極15に相当し、残りが、低ライフタイム領域6から外れたp+領域5の部分に接続される主電極16に相当する。言い換えると、直線部の延在方向に沿って互いに異なる部位に選択的に形成された主電極15と主電極16とが、一体的に連結することによって、直線状電極が構成されている。
【0064】
主電極15,16を含む直線状電極は、配線18を通じて端子48へ接続されている。これに対して、弧状部に配設された主電極15は、抵抗素子51と配線18とを通じて、端子48へと接続されている。すなわち、直線部に配設された主電極15,16と、弧状部に配設された主電極15とは、互いに抵抗素子51を介して接続されている。主電極17は、配線46を通じて、端子47へと接続されている。
【0065】
装置103を使用する際には、装置102と同様に、例えば、電源45が端子47と端子48との間に接続され、端子48には、例えば、接地電源線49がさらに接続される。レーストラックの弧状部では、直線部に比べて、n+領域9の一定面積に対してホールを供給するp+領域5の面積比率が高くなるが、p+領域5の直線部には、その延在方向に沿って、低ライフタイム領域6が部分的に形成されるのに対し、弧状部には、その周方向に沿って低ライフタイム領域6が形成されるので、弧状部からのホールの過剰供給が抑えられる。
【0066】
しかも、弧状部に配設される主電極15には、抵抗素子51が接続されるために、主電極17と弧状部に配設される主電極15との間の電圧が、主電極17と直線部に配設される主電極15,16との間の電圧に比べて、低く抑えられる。その結果、弧状部からのホールの過剰供給が、さらに効果的に抑制される。それによって、ターンオフ時の過渡電流が低減され、動作速度が高められるだけでなく、破壊耐量も高められる。
【0067】
また、p+領域5の直線部には、低ライフタイム領域6が部分的に形成されているので、直線部における低ライフタイム領域6の面積比率を、様々に変えることによって、順方向特性とターンオフ時の過渡特性との双方を、使用目的に応じて、バランスよく設定することが可能となる。
【0068】
図14は、装置103の変形例に相当する半導体装置の平面図である。図14のA−A切断線、および、C−C切断線に沿った縦断面図は、図11と同一に描かれる。また、図14のB−B切断線に沿った縦断面図は、図12において、p+領域5の露出面が主電極16の代わりに絶縁膜11で覆われ、主電極16が削除された図で表現される。
【0069】
この装置103aは、p+領域5の直線部において、主電極16が配設されず、部分的に形成された低ライフタイム領域6に接続される主電極15のみが配設されている点において、装置103とは特徴的に異なっている。直線部の主電極15が端子48へと接続され、弧状部の主電極15と直線部の主電極15とが、抵抗素子51を通じて互いに接続されている点は、装置103と同様である。
【0070】
この装置103aにおいても、装置103と同様の効果が得られる。特に、レーストラックの直線部においても、低ライフタイム領域6から外れたp+領域5の部分に接続される主電極16が存在しないので、ターンオフ時の過渡特性が、さらに向上する。
【0071】
図15は、装置103のもう一つの変形例に相当する半導体装置の平面図である。図15のA−A切断線、および、C−C切断線に沿った縦断面図は、図11と同一に描かれる。また、図15のB−B切断線に沿った縦断面図は、図11において、p+領域5の露出面が主電極16の代わりに絶縁膜11で覆われ、主電極15が削除された図で表現される。
【0072】
この装置103bは、p+領域5の露出面の中に選択的に形成される低ライフタイム領域6が、p+領域5の弧状部だけでなく、直線部にも沿って延在する点いおいて、装置103aとは特徴的に異なっている。p+領域5の直線部に配設される主電極15は、装置103aと同様に、直線部の延在方向に沿って部分的に配設されている。この装置103bにおいても、装置103aと同様の効果が得られる。
【0073】
<4. 実施の形態4>
図16は、実施の形態4の半導体装置の断面斜視図である。この装置104は、SOI型の半導体装置として構成され、しかも、電力用のIGBTを備えている。SOI層としての半導体層3には、その主面の中に、n+バッファ領域33が、環状に選択的に形成されている。そして、環状のn+バッファ領域33の露出面の中には、その周方向に沿って、同じく環状に、p+領域5が、選択的に形成されている。p+領域5は、n+バッファ領域33に包囲されるように、n+バッファ領域33の内側に形成されている。
【0074】
環状のp+領域5の露出面の中には、その周方向に沿って、同じく環状に、低ライフタイム領域6が選択的に形成されている。低ライフタイム領域6は、p+領域5の内側にあって、p+領域5とn+バッファ領域33との間のpn接合には到達しないように局在している。
【0075】
半導体層3の主面の中で、環状のn+バッファ領域33から離れた、n+バッファ領域33を外周を包囲するように、環状にp領域31が選択的に形成されている。環状のp領域31の露出面の中には、その周方向に沿って、同じく環状に、n+領域32が選択的に形成されている。n+領域32は、p領域31に包囲されるように、p領域31の内側に形成されている。
【0076】
半導体層3の中で、n+バッファ領域33とp領域31との間には、n-導電型の領域が、n-領域8として残されている。n-領域8は、半導体層3の主面の中で、n+バッファ領域33の外周とp領域31の内周に挟まれた領域、および、n+バッファ領域33の内周に囲まれた領域において、選択的に露出している。なお、p+領域5は、本発明の第1半導体領域を構成し、n+バッファ領域33,n-領域8,p領域31,および、n+領域32は、本発明の第2半導体領域7を構成する。
【0077】
n-領域8の露出面の中で、n+バッファ領域33の外周とp領域31の内周に挟まれた領域の上には、環状のフィールド絶縁膜10が形成されている。また、n-領域8の露出面の中で、n+バッファ領域33の内周に囲まれた領域には、主電極16が接続されている。主電極16とn-領域8との間の接合は、ショットキー型の接合をなしている。
【0078】
環状の低ライフタイム領域6の露出面には、その周方向に沿って、同じく環状に配設された主電極15が接続されている。また、環状のn+領域32の露出面の外周に沿って、同じく環状に主電極17が配設されている。主電極17は、n+領域32の露出面とp領域31の露出面の双方に接続されている。さらに、n+領域32の露出面とn-領域8の露出面とに挟まれて環状に露出するp領域31の部分、すなわち、チャネル領域CHには、ゲート絶縁膜71を介して、ゲート電極34が対向している。
【0079】
主電極15および主電極16は、コレクタ電極として機能し、主電極17はエミッタ電極として機能する。このように、装置104は、コレクタ電極の一部(主電極16)が、n-領域8へと短絡され、しかも、低ライフタイム領域6によってホールの注入効率が抑制されたnチャネル型のIGBTを備えている。
【0080】
したがって、装置104は、つぎのように動作する。主電極17に対して正の電圧が主電極15および主電極16へ印加された状態で、ゲート電極34に固有の閾電圧を超える正の電圧が印加されると、チャネル領域CHにn型の反転層が形成され、その結果、主電極17から電子の注入が開始される。この電子は、主電極16へと向かって移動する過程で、p+領域5の直下に電圧降下を生成する。その結果、主電極15からのホールの注入が誘引される。主電極15からホールの注入が開始されると、導電率変調が機能することとなり、主電流は、主として主電極16よりも主電極15を経由して流れるようになる。
【0081】
ゲート電極34の印加される電圧が、閾電圧よりも低い値、例えば、ゼロ電圧へと引き戻されると、IGBTはオフ状態へと移行(すなわち、ターンオフ)する。このときの過渡特性を特徴づける過渡電流は、主としてホール電流であるために、低ライフタイム領域6の影響を受けることとなる。したがって、環状の主電極15の径(言い換えると、環状のp+領域5の径)と、低ライフタイム領域6とを制御することによって、所望の動作速度を実現することが可能となる。
【0082】
<5. 変形例>
以上の説明では、低ライフタイム領域6は、半導体層3の主面に露出するように形成され、主電極15は低ライフタイム領域6の露出面に接続された。しかしながら、照射される重粒子の種類、あるいは、照射エネルギーによっては、図8の曲線C1が、深さ=0において、実質的にゼロとなる場合、すなわち、ライフタイムキラーの密度が、半導体層3の主面においては、実質的に(すなわち、キャリアのライフタイムを短縮する効果が、実用上現出しない程度に)ゼロとなる場合も有り得る。
【0083】
この場合、低ライフタイム領域6は、半導体層3の主面には露出せずに、主面から離れたある深さの部位に局在することとなる。この場合においても、上記の各実施の形態の装置の効果は、同様に得られる。また、この形態は、低ライフタイム領域6の単なる抵抗体としての働きが、最も低く抑えられる点では、むしろ望ましい形態である。
【0084】
上記の各実施の形態において、半導体層3の主面に露出しない低ライフタイム領域6が備わる場合には、主電極15は、p+領域(第1半導体領域)5の露出面の中で、低ライフタイム領域6が露出する領域の代わりに、低ライフタイム領域6の直上の領域に接続されるとよい。また、主電極16は、p+領域(第1半導体領域)5の露出面の中で、低ライフタイム領域6が露出しない領域の代わりに、低ライフタイム領域6の直上の領域から外れた領域に接続されるとよい。
【0085】
なお、半導体層3の主面の中で、低ライフタイム領域6の「直上の領域」とは、低ライフタイム領域6が露出する場合には、その露出面をも意味する。したがって、低ライフタイム領域6が半導体層3の主面に露出する場合、および、露出しない場合の双方を含めて、一般に、主電極15は、p+領域(第1半導体領域)5の露出面の中で、低ライフタイム領域6の直上の領域に接続され、主電極16は、p+領域(第1半導体領域)5の露出面の中で、低ライフタイム領域6の直上の領域から外れた領域に接続される。
【0086】
【発明の効果】
第1の発明の装置では、第1半導体領域の中の第1電極の直下で、しかも、pn接合に達しない領域に、低ライフタイム領域が選択的に形成されているので、ターンオフ時の過渡電流の消滅が促進される。このため、ターンオフ時の損失が低減されるとともに、スイッチング速度が向上する。
【0087】
第2の発明の装置では、ライフタイムキラーの密度分布のピークの位置が、半導体層の主面から、ある程度離れた最適な深さに設定される。このため、過渡電流を担うキャリアの大部分に、低ライフタイム領域の影響を及ぼすことができると同時に、低ライフタイム領域の単なる抵抗体としての働きを、抑えることができる。
【0088】
第3の発明の装置では、第3電極が備わるので、順方向に大きな主電流を通電することが可能となる。しかも、第3電極よりも第1電極の方が、第2電極に近いので、過渡電流を担う大半部に、低ライフタイム領域の影響を及ぼすことができる。
【0089】
第4の発明の装置では、第1半導体領域の弧状部に選択的に低ライフタイム領域が形成されているので、弧状部からのキャリアの過剰供給を抑え、ターンオフ時の過渡電流を低減することが可能となる。その結果、動作速度を向上させるだけでなく、破壊耐量をも高めることが可能となる。
【0090】
第5の発明の装置では、第1半導体領域の直線部には、その延在方向に沿って、低ライフタイム領域が部分的に形成されるのに対し、弧状部には、その周方向に沿って低ライフタイム領域が形成されるので、弧状部からのホールの過剰供給が抑えられる。しかも、直線状電極と、第1電極の第1部分との間には、抵抗素子が介在するために、第2電極と第1部分の間の電圧を、第2電極と直線状電極との間の電圧に比べて低く抑えて、弧状部からのキャリアの過剰供給を、さらに効果的に抑制することが可能である。
【0091】
また、直線部には、低ライフタイム領域が部分的に形成されているので、直線部における低ライフタイム領域の面積比率を、様々に変えることによって、使用目的に応じて、順方向特性とのバランスを考慮して、ターンオフ時の過渡特性を様々に設定することが可能となる。
【0092】
第6の発明の製造方法では、第1電極を埋設するためのコンタクトホールを通じて、粒子を選択的に照射し、その後、熱処理を加えるという簡単な工程を通じて、第1半導体領域の中のコンタクトホールの直下の領域で、pn接合に達しない領域に、低ライフタイム領域を選択的に形成することが可能である。すなわち、第1電極と低ライフタイム領域とが自己整合的に形成されるので、第1の発明の装置を容易に製造することが可能である。
【0093】
第7の発明の製造方法では、ライフタイムキラーの密度分布のピークの位置が、半導体層の主面から、ある程度離れた最適な深さになるように、粒子の照射エネルギーが設定される。このため、過渡電流を担うキャリアの大部分に、低ライフタイム領域の影響が及ぶと同時に、低ライフタイム領域の単なる抵抗体としての働きが抑制された第2の発明の装置が得られる。
【0094】
第8の発明の製造方法では、主成分がシリコンである半導体層に対して、照射条件が最適化されているので、半導体層がシリコンを主成分とする第2の発明の装置を得ることができる。
【図面の簡単な説明】
【図1】 実施の形態1の装置の縦断面図である。
【図2】 実施の形態1の装置の製造工程図である。
【図3】 実施の形態1の装置の製造工程図である。
【図4】 実施の形態1の装置の実証試験の結果を示すグラフである。
【図5】 実施の形態1の装置の実証試験の結果を示すグラフである。
【図6】 実施の形態1の装置の実証試験の結果を示すグラフである。
【図7】 実施の形態1の装置の部分拡大断面図である。
【図8】 重粒子と結晶欠陥の密度分布を示すグラフである。
【図9】 実施の形態1の別の装置例を示す縦断面図である。
【図10】 実施の形態2の装置の平面図である。
【図11】 図10のA−A切断線に沿った縦断面図である。
【図12】 図10のB−B切断線に沿った縦断面図である。
【図13】 実施の形態3の装置の平面図である。
【図14】 実施の形態3の別の装置例の平面図である。
【図15】 実施の形態3のさらに別の装置例の平面図である。
【図16】 実施の形態4の装置の断面斜視図である。
【図17】 従来の装置の縦断面図である。
【図18】 従来の装置の縦断面図である。
【符号の説明】
2 絶縁層、3 半導体層、5 p+領域(第1半導体領域)、6 低ライフタイム領域、7 第2半導体領域、11 絶縁膜、12 コンタクトホール、15 主電極(第1電極)、16 主電極(第3電極)、17 主電極(第2電極)、21 重粒子ビーム、51 抵抗素子、60 結晶欠陥、D 深さ。
Claims (8)
- 半導体装置であって、
絶縁層と、当該絶縁層の上に形成され当該絶縁層とは反対側に主面を規定する半導体層と、を備え、
前記半導体層は、前記主面に選択的に露出し不純物を含有する第1半導体領域と、前記主面に選択的に露出し前記第1半導体領域との間にpn接合を有する第2半導体領域と、を備え、
前記第1半導体領域は、当該第1半導体領域の多数キャリアの消滅を促進するライフタイムキラーが重粒子ビームの照射により選択的に導入され、前記pn接合には達しない低ライフタイム領域を、その一部に備え、
前記半導体装置は、
前記主面の中で前記低ライフタイム領域の直上の領域に接続された第1電極と、
前記主面の中で前記第2半導体領域が露出する領域に接続された第2電極と、
をさらに備える半導体装置。 - 請求項1に記載の半導体装置において、
前記低ライフタイム領域に含まれる前記ライフタイムキラーの密度の、前記主面からの深さ方向に沿った分布において、そのピークの位置が、100nm 〜 300nmの深さの範囲に設定されている半導体装置。 - 請求項1または請求項2に記載の半導体装置において、
前記主面の中で、前記第1半導体領域が露出し、しかも、前記低ライフタイムの直上から外れた領域に、接続される第3電極を、さらに備え、
当該第3電極は、前記第2電極から見て、前記第1電極よりも遠い部位に配設され、しかも、前記第1電極に接続されている半導体装置。 - 請求項1または請求項2に記載の半導体装置において、
前記第1半導体領域は、前記第2半導体領域を、直線部と弧状部とが連結されて成るレーストラック状に包囲しており、
前記低ライフタイム領域は、前記第1半導体領域の前記弧状部に、その周方向に沿って弧状に形成されており、
前記半導体装置は、
前記主面の中で、前記第1半導体領域が露出し、しかも、前記低ライフタイムの直上から外れた領域に、接続される第3電極を、さらに備え、
当該第3電極は、前記第1半導体領域の前記直線部の上に、その延在方向に沿って、直線状に配設され、しかも、前記第1電極に接続されている半導体装置。 - 請求項1または請求項2に記載の半導体装置において、
前記第1半導体領域は、前記第2半導体領域を、直線部と弧状部とが連結されて成るレーストラック状に包囲しており、
前記低ライフタイム領域は、前記第1半導体領域の前記弧状部に、その周方向に沿って弧状に形成された部分と、前記第1半導体領域の前記直線部に、その延在方向に沿って、選択的に形成された部分と、を有しており、
前記第1電極は、前記主面の中で、前記弧状部に形成された前記低ライフタイム領域の部分の直上の領域に、接続される第1部分と、前記直線部に選択的に形成された前記低ライフタイム領域の直上の領域に、接続される第2部分と、を有しており、
前記半導体装置は、
前記主面の中で、前記第1半導体領域が露出し、しかも、前記低ライフタイムの直上から外れた領域に、接続される第3電極を、さらに備え、
当該第3電極は、前記第1半導体領域の前記直線部の上に、その延在方向に沿って、選択的に配設されており、
前記第3電極と前記第2部分は、互いに一体的に連結することによって、前記直線部の延在方向に沿った直線状電極を構成しており、
前記半導体装置は、
当該直線状電極と前記第1部分との間に介在する抵抗素子を、さらに備える半導体装置。 - 半導体装置の製造方法であって、
(a) 絶縁層を準備する工程と
(b) 当該絶縁層とは反対側に主面を規定し、当該主面に選択的に露出し不純物を含有する第1半導体領域と、前記主面に選択的に露出し前記第1半導体領域との間にpn接合を有する第2半導体領域と、を備えた半導体層を、前記絶縁層の上に形成する工程と、
(d) 前記主面の上に絶縁膜を形成する工程と、
(e) 前記主面の中で前記第1半導体領域が露出する領域の内側の部分の直上に相当する部位を貫通するコンタクトホールを、前記絶縁膜に選択的に形成する工程と、
(f) 前記コンタクトホールを通じて、前記第1半導体領域の中の前記コンタクトホールの直下の領域に選択的に、重粒子ビームを照射し、それによって、前記第1半導体領域の中の前記コンタクトホールの直下にあって前記pn接合に達しない領域に、選択的に結晶欠陥を導入する工程と、
(g) 前記コンタクトホールに電極材料を埋設することにより前記第1半導体領域に接続される第1電極を形成する工程と、
(h) 前記第2半導体領域に接続される第2電極を形成する工程と、
(i) 熱処理を行う工程と、
を備える半導体装置の製造方法。 - 請求項6に記載の半導体装置の製造方法であって、
前記工程(f)において、前記結晶欠陥の密度の前記主面からの深さ方向に沿った分布において、そのピークの位置が、100nm 〜 300nmの深さの範囲内に収まるように、前記粒子の照射エネルギーが設定される半導体装置の製造方法。 - 請求項6または請求項7に記載の半導体装置の製造方法であって、
前記工程(b)で形成される前記半導体層が、シリコンを主成分とし、
前記工程(f)で照射される前記重粒子ビームが、アルゴンビームであり、その注入量が、5×1012cm-2〜1×1014cm-2の範囲に設定され、
前記工程(i)において、前記熱処理が、350℃〜450℃の加熱温度、かつ、30min〜60minの加熱時間の下で行われる半導体装置の製造方法。
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