JP4011772B2 - 半導体装置およびその製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、電力用半導体装置に好適なＳＯＩ（Semiconductor On Insulator）型の半導体装置に関し、特に、動作速度を高めるための改良に関する。
【０００２】
【従来の技術】
ダイオード、サイリスタなどのバイポーラ素子、および、IGBT、MOSサイリスタなどのバイポーラ複合素子の動作速度を高め、スイッチング損失を低減する上で、有効な技術として、半導体基板におけるキャリアのライフタイムを制御する技術が知られている。これは、キャリアの再結合中心としてキャリアの消滅を促進する結晶欠陥であるライフタイムキラーを、半導体基板の中の所定の領域へ選択的に導入し、それによって、所定の領域におけるキャリアのライフタイムを選択的に制御する技術である。
【０００３】
ライフタイムキラーを選択的に導入する技術として、つぎの二つの技術が知られている。第１は、例えば金、白金など、禁制帯内に深い準位を形成する重金属を、所定の領域へ選択的に拡散させる技術であり、第２は、電子ビームまたは水素イオンビーム、すなわち、軽粒子ビームを、所定の領域へ選択的に照射する技術である。禁制帯内に深い準位を形成する重金属は、ライフタイムキラーとして振舞う。また、軽粒子ビームの照射によって半導体基板の中に導入された欠陥も、禁制帯内に深い準位を形成するので、ライフタイムキラーとして機能する。
【０００４】
【発明が解決しようとする課題】
しかしながら、これらの技術は、いずれも、いわゆる縦型（一対の主電極が半導体基板の表と裏とに配設され、主電流が表と裏との間を貫通して流れるタイプ）の半導体装置には適しているものの、ＳＯＩ型の半導体装置には、適しないという問題点があった。図１７及び図１８は、この問題点を説明するための半導体装置の断面図である。
【０００５】
図１７および図１８が示す半導体装置１５０では、基板８１の上に、絶縁層８２が形成され、さらに絶縁層８２の上に、シリコンを母材とする半導体層８３が形成されている。すなわち、装置１５０は、ＳＯＩ型の半導体装置として構成されている。ＳＯＩ層としての半導体層８３には、ｎ^-領域８８、ｐ⁺領域８５、および、ｎ⁺領域８９が備わっており、ｐ⁺領域８５とｎ⁺領域８９は、半導体層８３の絶縁層８２とは反対側の主面の中に選択的に形成されている。
【０００６】
ｐ⁺領域８５とｎ⁺領域８９は、互いに離れており、互いの間には、ｎ^-領域８８が介在している。半導体層８３の主面の中で、ｐ⁺領域８５が露出する領域には、アノード電極としての主電極９５が接続されており、ｎ⁺領域８９が露出する領域には、カソード電極としての主電極９７が接続されている。また、ｎ^-領域８８が露出する領域は、フィールド絶縁膜９０で覆われている。すなわち、装置１５０には、ダイオードが備わっている。
【０００７】
装置１５０に、仮に、上記した第１の技術を適用する場合を想定すると、まず、半導体層８３のアノード側、すなわち、半導体層８３の主面の中でｐ⁺領域８５が露出する領域の上に、図示しない開口部が選択的に設けられ、重金属が、塗布またはスパッタされる。その後、熱処理を通じて、重金属が、半導体層８３の中に拡散される。その結果、同一の半導体層８３の中で、ダイオードの周囲に、トレンチ分離（図示を略する）を介して設けられている他の受動素子（図示を略する）には、影響を与えることなく、重金属を、半導体層８３の中のダイオードを構成する領域に導入することができる。
【０００８】
しかしながら、図１７が示すように、重金属が拡散された領域８６は、半導体層８３の中で、ダイオードを構成する領域の大部分に及んでおり、本来ライフタイム制御が必要とされるｐ⁺領域８５と、それに隣接するｎ^-領域８８の部分から、大きく逸脱してしまう。これは、装置１５０がＳＯＩ型であることに由来している。
【０００９】
すなわち、装置１５０が、仮に電力用半導体装置であったとしても、半導体層８３は、ＳＯＩ層として、数μm〜20μm程度に薄く形成され、しかも、重金属は絶縁層８２を超えて拡散することができず、もっぱら、横方向（半導体層８３の主面に沿った方向）にしか拡散できない。そのために、重金属の横方向への拡散を制御することが困難となる。しかも、重金属の拡散が横方向にのみ進行するので、重金属の濃度が、必要濃度を超えて高くなるという問題も同時に発生する。
【００１０】
また、装置１５０に、仮に、上記した第２の技術を適用する場合を想定すると、図１８が示すように、半導体層８３のアノード側に選択的に開口部を有する遮蔽体９３を用いて、軽粒子ビーム９１が半導体層８３へと照射される。その結果、ライフタイムキラーとして機能する結晶欠陥９４が、半導体層８３へ導入される。
【００１１】
しかしながら、軽粒子ビーム９１の照射エネルギーは、欠陥を生成する必要上、1MeV以上の大きさに設定される必要がある一方で、レジスト膜あるいは酸化膜などで構成される遮蔽体９３の厚さは、数μm〜10μm程度が上限である。したがって、厚さが数μm〜20μm程度である半導体層８３には、その全体にわたって、遮蔽体９３のパターン形状とは無関係に、結晶欠陥９４が導入される。しかも、半導体層８３の中のダイオードを構成する領域だけでなく、ダイオードの周囲に設けられている他の受動素子（図示を略する）にも、一様に、結晶欠陥９４が導入される。
【００１２】
以上のように、従来周知の技術では、ＳＯＩ型の半導体装置に対して、半導体層の所定の領域に、ライフタイムキラーを、良好な制御性をもって選択的に導入することは、困難であるという問題点があった。
【００１３】
この発明は、従来の技術における上記した問題点を解消するためになされたもので、キャリアのライフタイムが良好に制御され、その結果、動作速度が高められたＳＯＩ型の半導体装置を得ることを目的としており、さらに、この半導体装置の製造に適した方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
この発明の装置は、半導体装置であって、絶縁層と、当該絶縁層の上に形成され当該絶縁層とは反対側に主面を規定する半導体層と、を備え、前記半導体層は、前記主面に選択的に露出し不純物を含有する第１半導体領域と、前記主面に選択的に露出し前記第１半導体領域との間にｐｎ接合を有する第２半導体領域と、を備え、前記第１半導体領域は、当該第１半導体領域の多数キャリアの消滅を促進するライフタイムキラーが重粒子ビームの照射により選択的に導入され、前記ｐｎ接合には達しない低ライフタイム領域を、その一部に備えており、前記半導体装置は、前記主面の中で前記低ライフタイム領域の直上の領域に接続された第１電極と、前記主面の中で前記第２半導体領域が露出する領域に接続された第２電極と、をさらに備えている。
【００１９】
この発明の製造方法は、半導体装置の製造方法であって、(a)絶縁層を準備する工程と、(b)当該絶縁層とは反対側に主面を規定し、当該主面に選択的に露出し不純物を含有する第１半導体領域と、前記主面に選択的に露出し前記第１半導体領域との間にｐｎ接合を有する第２半導体領域と、を備えた半導体層を、前記絶縁層の上に形成する工程と、(d)前記主面の上に絶縁膜を形成する工程と、(e)前記主面の中で前記第１半導体領域が露出する領域の内側の部分の直上に相当する部位を貫通するコンタクトホールを、前記絶縁膜に選択的に形成する工程と、(f)前記コンタクトホールを通じて、前記第１半導体領域の中の前記コンタクトホールの直下の領域に選択的に、重粒子ビームを照射し、それによって、前記第１半導体領域の中の前記コンタクトホールの直下にあって前記ｐｎ接合に達しない領域に、選択的に結晶欠陥を導入する工程と、(g)前記コンタクトホールに電極材料を埋設することにより前記第１半導体領域に接続される第１電極を形成する工程と、(h)前記第２半導体領域に接続される第２電極を形成する工程と、(i)熱処理を行う工程と、を備えている。
【００２２】
【発明の実施の形態】
＜1. 実施の形態１＞
はじめに実施の形態１の半導体装置について、説明する。
【００２３】
＜1-1. 装置の構成と製造方法＞
図１は、実施の形態１の半導体装置の縦断面図である。この装置１０１は、ＳＯＩ型の半導体装置として構成され、しかも、電力用のダイオードを備えている。すなわち、装置１０１では、基板１の上に、絶縁層２が形成され、さらに絶縁層２の上に、ＳＯＩ層としての半導体層３が形成されている。以下の説明では、半導体層３が、最も代表的なシリコンを母材とする例、すなわち、シリコン半導体層として構成される例を取り上げるが、この発明は、この例に限定されるものではない。
【００２４】
基板１は、例えば、シリコン基板として構成される。絶縁層２は、例えば、「埋め込み酸化膜」と称されるシリコン酸化膜（SiO₂）として構成される。半導体層３には、ｎ型不純物が導入されている。そして、半導体層３の絶縁層２とは反対側の主面の中に、アノード領域としてのｐ⁺領域５と、カソード領域としてのｎ⁺領域９とが、互いに離れて選択的に形成されている。そして、半導体層３の中で、ｐ⁺領域５とｎ⁺領域９との間には、ｎ^-導電型の領域が、ｎ^-領域８として残されている。ｐ⁺領域５は、本発明の第１半導体領域を構成し、ｎ^-領域８とｎ⁺領域９は、本発明の第２半導体領域７を構成する。
【００２５】
半導体層３の主面の中でｐ⁺領域５が露出する領域、すなわち、ｐ⁺領域５の露出面の中には、低ライフタイム領域６が選択的に形成されている。低ライフタイム領域６は、ｐ⁺領域５における多数キャリアであるホールの消滅を促進するライフタイムキラーが導入されている。低ライフタイム領域６は、ｐ⁺領域５の内側にあって、ｐ⁺領域５とｎ^-領域８（または、第２半導体領域７）との間のｐｎ接合には到達しないように局在している。
【００２６】
ｎ^-領域８の露出面は、フィールド絶縁膜１０で覆われている。フィールド絶縁膜１０は、例えば、シリコン酸化膜で形成されている。フィールド絶縁膜１０の上、および、フィールド絶縁膜１０で覆われない半導体層３の主面の上には、それらを覆うように、絶縁膜１１が形成されている。絶縁膜１１は、例えば、TEOS酸化膜として構成されている。
【００２７】
絶縁膜１１には、貫通孔であるコンタクトホール１２，１３，１４が、選択的に形成されている。コンタクトホール１２は、半導体層３の主面の中で低ライフタイム領域６が露出する領域の直上に形成され、コンタクトホール１３は、低ライフタイム領域６が形成されないｐ⁺領域５の露出面の直上に形成されている。また、コンタクトホール１４は、ｎ⁺領域９の露出面の直上に形成されている。
【００２８】
コンタクトホール１２には、アノード電極としての主電極１５が埋設されており、コンタクトホール１３には、もう一つのアノード電極である主電極１６が埋設されている。さらに、コンタクトホール１４には、カソード電極としての主電極１７が埋設されている。
【００２９】
その結果、主電極１５は、低ライフタイム領域６の露出面に接続され、主電極１６は、低ライフタイム領域６が形成されないｐ⁺領域５の露出面に接続されている。また、主電極１７は、ｎ⁺領域９の露出面に接続されている。半導体層３の主面の中で、主電極１６が接続される部位は、主電極１７が接続される部位から見て、主電極１５が接続される部位よりも遠い位置に設定されている。
【００３０】
二つのアノード電極である主電極１５，１６は、絶縁膜１１の上に配設された配線１８を通じて互いに接続されている。絶縁膜１１、主電極１５，１６，１７、および、配線１８の上には、それらを覆うように、コーティング層１９が形成されている。コーティング層１９は、例えば、ガラスコート層として構成されている。
【００３１】
図２および図３は、装置１０１の好ましい製造方法を示す製造工程図である。装置１０１を製造するには、図２の工程がはじめに実行される。図２の工程では、まず、基板１、絶縁層２、半導体層３、および、フィールド絶縁膜１０を備える中間構造物が形成される。半導体層３には、ｐ⁺領域５およびｎ⁺領域９が選択的に形成されている。この中間構造物を形成する工程は、従来周知であり、その詳細な説明は略する。
【００３２】
その後、中間構造物の上に、絶縁膜１１のもとになる絶縁膜７２が堆積され、さらにその上に、レジスト膜２０が堆積される。つぎに、レジスト膜２０がパターニングされることによって、開口部７３が選択的に形成される。そして、開口部７３を通じて、絶縁膜７２に選択的なエッチングを施すことによって、開口部７３の直下にコンタクトホール１２が形成される。つぎに、パターニングされた絶縁膜７２およびレジスト膜２０を遮蔽体として用いつつ、例えばＡｒ（アルゴン）ビームなどの重粒子ビーム２１が、半導体層３の主面へ照射される。
【００３３】
その結果、図３が示すように、ｐ⁺領域５のコンタクトホール１２の直下の部位に、結晶欠陥６０が選択的に導入される。結晶欠陥６０は、半導体層３の主面からの深さが、重粒子ビーム２１の飛程（レンジ）におおよそ相当する領域２２に、特に高い密度で形成される。その後、絶縁膜７２にコンタクトホール１３，１４が、さらに形成される。その後、この中間構造物の上に、電極材料が堆積され、さらに、パターニングされることにより、主電極１５，１６，１７、および、配線１８が形成される。その後、コーティング層１９が形成される。
【００３４】
つぎに、350℃〜450℃の温度範囲、および、30min〜60minの加熱時間の条件下で、水素熱処理が施される。この熱処理によって、結晶欠陥６０は、禁制帯に深い準位を持つ安定な再結合中心と、ｐ型活性濃度を相殺する安定な対欠陥とを残して、消滅する。対欠陥は、空孔型欠陥とその近傍に位置するシリコン原子とによって、安定的に形成される欠陥の対であり、禁制帯の中のｐ型不純物準位を消滅させる働きをなす。
【００３５】
水素熱処理は、重粒子ビーム２１の照射が行われない従来装置１５０においても、その製造工程の中で実行される処理である。このため、結晶欠陥６０から再結合中心等を形成するために、別途、特別な熱処理を付加する必要はなく、熱処理条件を、上記の最適な範囲に設定するだけで足りる。熱処理の結果、図１に示した低ライフタイム領域６が、ｐ⁺領域５と主電極１５との接続部に、選択的に形成される。
【００３６】
以上の工程を通じて、装置１０１が完成する。低ライフタイム領域６は、電子ビーム、水素イオンビームなどの軽粒子ビームではなく、重粒子ビーム２１の照射によって形成されるので、ｐｎ接合に達することなく、ｐ⁺領域５の内側に局在した形態で、低ライフタイム領域６を形成することが可能となる。また、低ライフタイム領域６は、ライフタイムキラーとしての再結合中心とともに、実質的なｐ型不純物濃度を減殺する対欠陥をも含んでいるので、低ライフタイム領域６を通過するホールの消滅を促進するとともに、主電極１５から注入されるホールの密度を低減する働きをも成す。
【００３７】
＜1-2. 装置の動作＞
装置１０１は、以上のように構成されるので、以下のように動作する。アノード電極としての主電極１５，１６に正電位、カソード電極としての主電極１７に負電位が印加されるとき、すなわち順バイアスが印加されるときには、二つの主電極１５，１６の中で、主として、主電極１７に近い主電極１５から、ホールが供給され、主電極１７に遠い主電極１６からは、相対的に低い電流密度のホールが補助的に供給される。
【００３８】
低ライフタイム領域６が存在するために、主電極１５から注入されるホールの密度は、従来装置１５０においてアノード電極９５から注入されるホールの密度に比べて、低く抑えられる。しかしながら、二つの主電極１５，１６が並列に機能するために、単一のアノード電極９５のみが、ｐ⁺領域８５に接続されている従来装置１５０に比べて、主電極１５，１６の双方を通じて流れる全電流は、従来装置１５０を流れる電流に比べて、大きく設定することも可能である。
【００３９】
つぎに、主電極１５，１６と主電極１７との間に印加される電圧が、順バイアスから逆バイアスへと転換（すなわちターンオフ）されると、ｐ⁺領域５からｎ⁺領域９へと向かっていたホールが、ｐ⁺領域５から主電極１５，１６へと逆流する。この逆流するホールは、主として、主電極１７に近い主電極１５へと向かう。主電極１５へ向かうホールは、低ライフタイム領域６を通過するので、その消滅が促進される。
【００４０】
また、ターンオフ時に主電極１５から過渡的に注入されるホールの密度も、低ライフタイム領域６のために、低く抑えられる。主電極１６から注入されるホールの密度は、上述したように、主電極１５から注入されるホールの密度に比べて低い。結果として、ターンオフ時に、主電極１５，１６と主電極１７との間に過渡的に流れる逆電流が、従来装置１５０に比べて低く抑えられる。その結果、リカバリー損失が低く抑えられる。
【００４１】
図４〜図６は、装置１０１の特性を実証するために行われた実験の結果を示すグラフである。実験に供された装置１０１では、重粒子ビーム２１としてＡｒビームが用いられ、照射エネルギーが120keVに設定され、注入量は、0〜6×10¹³cm^-2の範囲の様々な値に設定された。このとき、Ａｒの注入深さは、150nm程度である。これに対して、ｐ⁺領域５の深さは、それよりも遙かに大きい、4μm程度に設定された。また、水素熱処理は、425℃の加熱温度、かつ、30minの加熱時間の条件下で行われた。
【００４２】
図４は、順方向電圧VfとＡｒイオンの注入量との関係を示している。順方向電圧Vfは、順方向電流Ifが70mAであるときの電圧として定義された。図４は、Ａｒイオンの注入量が増加するのにともなって、順方向電圧Vfが増加することを示している。これは、注入量の増加にともなって、低ライフタイム領域６に導入される再結合中心および対欠陥の密度が高くなるために、主電極１５からのホールの注入効率が低下することに由来する。
【００４３】
図５は、耐電圧（ブレークダウンボルテージ）とＡｒイオンの注入量との関係を示している。図５は、耐電圧が、Ａｒイオンの注入量に余り依存せず、略一定の値に保たれることを示している。これは、低ライフタイム領域６に比べて、ｐ⁺領域５が十分に深いために、低ライフタイム領域６内の欠陥の密度が、耐圧には影響しないことに由来する。
【００４４】
図６は、ターンオフ時に過渡的に流れる逆電流のピーク値として定義される逆回復電流Irrと、Ａｒイオンの注入量との関係を示している。図６は、Ａｒイオンの注入量が増加するのにともなって、逆回復電流Irrが減少することを示している。すなわち、実験の結果は、低ライフタイム領域６が、逆回復特性の改善に有効に寄与することを示している。逆回復電流Irrの低減は、逆回復損失の低減をもたらすとともに、装置１０１のスイッチング速度の向上にも寄与する。
【００４５】
＜1-3. 照射条件の最適化＞
つぎに、望ましい照射条件について説明する。図７は、装置１０１の低ライフタイム領域６の近傍を拡大して示す部分拡大断面図である。コンタクトホール１２を通じてｐ⁺領域５の露出面に選択的に照射された重粒子ビーム２１は、上述したように、露出面よりも深く位置する領域２２に、結晶欠陥を集中的に形成する。欠陥集中領域２２の深さＤ、深さ方向の幅Ｗ、コンタクトホール１２の開口端からのはみ出し量Ｅは、重粒子ビーム２１の照射条件に依存する。
【００４６】
図８は、注入された重粒子の密度と、形成された結晶欠陥の密度に関して、コンタクトホール１２の開口中心を通り、深さ方向に設定された座標軸ｚに沿った分布の概略を示すグラフである。曲線Ｃ１が、結晶欠陥（再結合中心で代表されている）の密度分布を表し、曲線Ｃ２が、注入された重粒子の密度分布を表している。
【００４７】
曲線Ｃ１のピークの深さは、図７に描かれる深さＤに相当し、曲線Ｃ２のピークの深さは、重粒子の飛程に相当する。また、曲線Ｃ１の半値幅が、図７が示す領域２２の幅Ｗに相当している。図７が示すように、重粒子の密度分布は、飛程Ｒの周辺に局在する。これは、軽粒子では得られない、重粒子に特有の現象である。そして、結晶欠陥の密度は、飛程Ｒよりは幾分浅いながら、飛程Ｒに近い部位にピークを有し、ピークより深い側では、深さとともに急速に減衰し、ピークより浅い側では、深さがゼロへ近づくのにともなって、比較的緩やかに減衰する。
【００４８】
深さＤは、約100nm〜約300nmの範囲に設定され、幅Ｗは、約10nm程度に設定され、はみ出し量Ｅは、約10nm以下の大きさに設定されるのが望ましい。この条件は、重粒子ビーム２１がＡｒビームであって、その照射エネルギーが、100keV〜200keVの範囲にあれば、達成することができる。例えば、Ａｒビームの照射エネルギーが150keVであれば、深さＤは約150nm、幅Ｗは約10nm、深さＤと飛程Ｒとの差は、約10nmとなる。
【００４９】
上記した条件が満たされるとき、低ライフタイム領域６の中の結晶欠陥の密度は、深さがゼロの位置、すなわち、主電極１５との界面において、十分に低くなる。そのため、低ライフタイム領域６の単なる抵抗体としての働きが、低く抑えられる。同時に、低ライフタイム領域６が主電極１５の直下を十分に覆うことができ、主電極１５から注入されたホールの大部分に対して、導入された結晶欠陥の影響を及ぼすことが可能である。また、幅Ｗが十分に薄いので、順方向電圧Vfの増大、すなわち、オン抵抗の増大を、低く抑えることが可能となる。
【００５０】
なお、本明細書において、「重粒子」とは、第１半導体領域（例えば、ｐ⁺領域５）の中に実質的に局在するようにライフタイムキラーを導入することのできる程度に重い原子、イオン、分子等の照射可能な粒子を意味する。その範囲は、標的となる半導体層３の主成分元素の重さに依存するが、少なくとも、従来周知の技術で用いられる電子、水素元素は、ここで云う「重粒子」には該当しない。逆に、標的となる半導体層３の主成分元素よりも十分に重い粒子は、「重粒子」に含まれる。
【００５１】
また、重粒子として、不活性元素を選択するのが、特に望ましい。これは、注入された粒子と標的元素との化学反応性が低いことが望ましいからであり、不活性元素は、この条件に最も適合するからである。したがって、半導体層３がシリコン（原子量＝28）を母材とする装置１０１では、照射に供される重粒子として、シリコンよりも重いＡｒ（原子量＝40）、ないし、それ以上の原子量を有する不活性元素が、特に望ましい。
【００５２】
＜1-4. ダイオード以外の例＞
以上の説明では、装置１０１にダイオードが備わる例を示したが、この発明は、第１半導体領域に低ライフタイム領域６が選択的に形成され、第１半導体領域との間にｐｎ接合を形成する第２半導体層を有するＳＯＩ型の半導体装置一般に、適用が可能である。図９は、その一例に該当する半導体装置の縦断面図である。この装置１０１ａでは、ダイオードの代わりに、電力用のIGBTが備わっている。
【００５３】
装置１０１ａは、ｐ⁺領域５とｎ^-領域８の間にｎ⁺バッファ領域３３が介在し、ｎ⁺領域９が、ｐ領域３１と、その露出面に選択的に形成されたｎ⁺領域３２とに置き換えられ、ｐ領域３１の露出面の中でｎ⁺領域３２とｎ^-領域８とに挟まれた領域、すなわち、チャネル領域ＣＨに、ゲート絶縁膜７１を挟んで対向するゲート電極３４が備わっている点において、装置１０１（図１）とは特徴的に異なっている。装置１０１ａでは、ｐ⁺領域５が第１半導体領域に相当し、ｎ⁺バッファ領域３３、ｎ^-領域８、ｐ領域３１、および、ｎ⁺領域３２が、第２半導体領域を構成する。
【００５４】
ゲート電極３４に印加される電圧に応答して、コレクタ電極としての主電極１５，１６とエミッタ電極としての主電極１７との間を流れる主電流が制御される。この装置１０１ａにおいても、装置１０１と同様に、低ライフタイム領域６は、ターンオフ時に過渡的に流れる電流、すなわち、過渡電流を効果的に抑制する。その結果、動作速度が、従来のIGBTに比べて、改善される。
【００５５】
＜2. 実施の形態２＞
図１０は、実施の形態２の半導体装置の平面図である。また、図１１は、図１０のＡ−Ａ切断線に沿った縦断面図であり、図１２は、Ｂ−Ｂ切断線に沿った縦断面図である。この装置１０２は、装置１０１（図１）と同様に、ＳＯＩ型の半導体装置として構成され、しかも、電力用のダイオードを備えている。ただし、第１半導体領域（ｐ⁺領域５）は、第２半導体領域７（ｎ^-領域８およびｎ⁺領域９を含む）の周囲を環状に包囲するように、平面視レーストラック状に形成されている。
【００５６】
ｐ⁺領域５の露出面の中に選択的に形成される低ライフタイム領域６は、レーストラックの弧状部に相当するｐ⁺領域５の部分（以下、ｐ⁺領域５の弧状部と称する）に、その周方向に沿って、弧状に延在している。低ライフタイム領域６は、レーストラックの直線部に相当するｐ⁺領域５の部分（以下、ｐ⁺領域５の直線部と称する）には形成されていない。低ライフタイム領域６に接続される主電極１５は、低ライフタイム領域６に沿って、弧状に配設されている。一方、低ライフタイム領域６から外れたｐ⁺領域５の露出面に接続される主電極１６は、ｐ⁺領域５の直線部の上に、その延在方向に沿って、直線状に配設されている。
【００５７】
半導体層３の主面にｐ⁺領域５から離れて選択的に形成されるｎ⁺領域９は、レーストラックの長手方向の中心線に沿って、直線状に延在している。そして、ｎ⁺領域９の露出面に接続される主電極１７は、ｎ⁺領域９に沿って、直線状に配設されている。対向する一対の主電極１５および一対の主電極１６は、互いに配線１８を通じて接続されており、配線１８は、さらに、端子４８へ接続されている。主電極１７は、別の配線４６を通じて、端子４７へと接続されている。端子４７，４８は、外部装置を接続可能な端子であり、例えば、ピンである。
【００５８】
ダイオードが形成された領域を、図示しない他の素子が形成される領域と分離するために、ｐ⁺領域５の周囲には、トレンチ障壁ｐウェル４０、トレンチ４１、および、フィールド絶縁膜４４が形成されている。トレンチ４１の内壁は分離絶縁膜４２で覆われ、その中に、分離電極４３が充填されている。分離絶縁膜４２およびフィールド絶縁膜４４は、例えば、シリコン酸化物で形成され、分離電極４３は、例えば、ポリシリコンで形成される。
【００５９】
装置１０２を使用する際には、例えば、電源４５が端子４７と端子４８との間に接続され、端子４８には、例えば、接地電源線４９がさらに接続される。ｐ⁺領域５の弧状部では、直線部に比べて、ｎ⁺領域９の一定面積に対してホールを供給するｐ⁺領域５の面積比率が高くなる。このため、レーストラック状のｐ⁺領域５を有する従来装置では、弧状部から供給されるホールが、弧状部に対向する主電極１７の端部へ集中するという問題点があった。すなわち、弧状部からのホールの供給が相対的に過剰であり、ターンオフ時に、局部的な損失増加を招き、それが、装置全体の破壊耐量を規定するという問題点があった。
【００６０】
それに対して、装置１０２では、ｐ⁺領域５の弧状部に選択的に低ライフタイム領域６が形成されているので、弧状部からのホールの過剰供給を抑え、ターンオフ時の過渡電流を低減することが可能となる。その結果、動作速度を向上させるだけでなく、破壊耐量をも高めることが可能となる。
【００６１】
＜3. 実施の形態３＞
図１３は、実施の形態３の半導体装置の平面図である。図１３のＡ−Ａ切断線、および、Ｃ−Ｃ切断線に沿った縦断面図は、図１１と同一に描かれる。また、図１３のＢ−Ｂ切断線に沿った縦断面図は、図１２と同一に描かれる。この装置１０３は、低ライフタイム領域６が、ｐ⁺領域５の弧状部だけでなく、直線部の一部にも形成されている点において、装置１０２とは特徴的に異なっている。
【００６２】
低ライフタイム領域６は、ｐ⁺領域５の直線部に、その延在方向に沿って、選択的に（すなわち部分的に）形成されている。そして、好ましくは、低ライフタイム領域６は、図１３が示すように、直線部の延在方向に沿って、複数箇所に分割して形成されている。装置１０２と同様に、ｐ⁺領域５の直線部の延在方向に沿って、主電極が直線状に配設されている。この直線状電極の直下には、低ライフタイム領域６が部分的に存在する。
【００６３】
したがって、直線状電極は、その一部が、低ライフタイム領域６に接続される主電極１５に相当し、残りが、低ライフタイム領域６から外れたｐ⁺領域５の部分に接続される主電極１６に相当する。言い換えると、直線部の延在方向に沿って互いに異なる部位に選択的に形成された主電極１５と主電極１６とが、一体的に連結することによって、直線状電極が構成されている。
【００６４】
主電極１５，１６を含む直線状電極は、配線１８を通じて端子４８へ接続されている。これに対して、弧状部に配設された主電極１５は、抵抗素子５１と配線１８とを通じて、端子４８へと接続されている。すなわち、直線部に配設された主電極１５，１６と、弧状部に配設された主電極１５とは、互いに抵抗素子５１を介して接続されている。主電極１７は、配線４６を通じて、端子４７へと接続されている。
【００６５】
装置１０３を使用する際には、装置１０２と同様に、例えば、電源４５が端子４７と端子４８との間に接続され、端子４８には、例えば、接地電源線４９がさらに接続される。レーストラックの弧状部では、直線部に比べて、ｎ⁺領域９の一定面積に対してホールを供給するｐ⁺領域５の面積比率が高くなるが、ｐ⁺領域５の直線部には、その延在方向に沿って、低ライフタイム領域６が部分的に形成されるのに対し、弧状部には、その周方向に沿って低ライフタイム領域６が形成されるので、弧状部からのホールの過剰供給が抑えられる。
【００６６】
しかも、弧状部に配設される主電極１５には、抵抗素子５１が接続されるために、主電極１７と弧状部に配設される主電極１５との間の電圧が、主電極１７と直線部に配設される主電極１５，１６との間の電圧に比べて、低く抑えられる。その結果、弧状部からのホールの過剰供給が、さらに効果的に抑制される。それによって、ターンオフ時の過渡電流が低減され、動作速度が高められるだけでなく、破壊耐量も高められる。
【００６７】
また、ｐ⁺領域５の直線部には、低ライフタイム領域６が部分的に形成されているので、直線部における低ライフタイム領域６の面積比率を、様々に変えることによって、順方向特性とターンオフ時の過渡特性との双方を、使用目的に応じて、バランスよく設定することが可能となる。
【００６８】
図１４は、装置１０３の変形例に相当する半導体装置の平面図である。図１４のＡ−Ａ切断線、および、Ｃ−Ｃ切断線に沿った縦断面図は、図１１と同一に描かれる。また、図１４のＢ−Ｂ切断線に沿った縦断面図は、図１２において、ｐ⁺領域５の露出面が主電極１６の代わりに絶縁膜１１で覆われ、主電極１６が削除された図で表現される。
【００６９】
この装置１０３ａは、ｐ⁺領域５の直線部において、主電極１６が配設されず、部分的に形成された低ライフタイム領域６に接続される主電極１５のみが配設されている点において、装置１０３とは特徴的に異なっている。直線部の主電極１５が端子４８へと接続され、弧状部の主電極１５と直線部の主電極１５とが、抵抗素子５１を通じて互いに接続されている点は、装置１０３と同様である。
【００７０】
この装置１０３ａにおいても、装置１０３と同様の効果が得られる。特に、レーストラックの直線部においても、低ライフタイム領域６から外れたｐ⁺領域５の部分に接続される主電極１６が存在しないので、ターンオフ時の過渡特性が、さらに向上する。
【００７１】
図１５は、装置１０３のもう一つの変形例に相当する半導体装置の平面図である。図１５のＡ−Ａ切断線、および、Ｃ−Ｃ切断線に沿った縦断面図は、図１１と同一に描かれる。また、図１５のＢ−Ｂ切断線に沿った縦断面図は、図１１において、ｐ⁺領域５の露出面が主電極１６の代わりに絶縁膜１１で覆われ、主電極１５が削除された図で表現される。
【００７２】
この装置１０３ｂは、ｐ⁺領域５の露出面の中に選択的に形成される低ライフタイム領域６が、ｐ⁺領域５の弧状部だけでなく、直線部にも沿って延在する点いおいて、装置１０３ａとは特徴的に異なっている。ｐ⁺領域５の直線部に配設される主電極１５は、装置１０３ａと同様に、直線部の延在方向に沿って部分的に配設されている。この装置１０３ｂにおいても、装置１０３ａと同様の効果が得られる。
【００７３】
＜4. 実施の形態４＞
図１６は、実施の形態４の半導体装置の断面斜視図である。この装置１０４は、ＳＯＩ型の半導体装置として構成され、しかも、電力用のIGBTを備えている。ＳＯＩ層としての半導体層３には、その主面の中に、ｎ⁺バッファ領域３３が、環状に選択的に形成されている。そして、環状のｎ⁺バッファ領域３３の露出面の中には、その周方向に沿って、同じく環状に、ｐ⁺領域５が、選択的に形成されている。ｐ⁺領域５は、ｎ⁺バッファ領域３３に包囲されるように、ｎ⁺バッファ領域３３の内側に形成されている。
【００７４】
環状のｐ⁺領域５の露出面の中には、その周方向に沿って、同じく環状に、低ライフタイム領域６が選択的に形成されている。低ライフタイム領域６は、ｐ⁺領域５の内側にあって、ｐ⁺領域５とｎ⁺バッファ領域３３との間のｐｎ接合には到達しないように局在している。
【００７５】
半導体層３の主面の中で、環状のｎ⁺バッファ領域３３から離れた、ｎ⁺バッファ領域３３を外周を包囲するように、環状にｐ領域３１が選択的に形成されている。環状のｐ領域３１の露出面の中には、その周方向に沿って、同じく環状に、ｎ⁺領域３２が選択的に形成されている。ｎ⁺領域３２は、ｐ領域３１に包囲されるように、ｐ領域３１の内側に形成されている。
【００７６】
半導体層３の中で、ｎ⁺バッファ領域３３とｐ領域３１との間には、ｎ^-導電型の領域が、ｎ^-領域８として残されている。ｎ^-領域８は、半導体層３の主面の中で、ｎ⁺バッファ領域３３の外周とｐ領域３１の内周に挟まれた領域、および、ｎ⁺バッファ領域３３の内周に囲まれた領域において、選択的に露出している。なお、ｐ⁺領域５は、本発明の第１半導体領域を構成し、ｎ⁺バッファ領域３３，ｎ^-領域８，ｐ領域３１，および、ｎ⁺領域３２は、本発明の第２半導体領域７を構成する。
【００７７】
ｎ^-領域８の露出面の中で、ｎ⁺バッファ領域３３の外周とｐ領域３１の内周に挟まれた領域の上には、環状のフィールド絶縁膜１０が形成されている。また、ｎ^-領域８の露出面の中で、ｎ⁺バッファ領域３３の内周に囲まれた領域には、主電極１６が接続されている。主電極１６とｎ^-領域８との間の接合は、ショットキー型の接合をなしている。
【００７８】
環状の低ライフタイム領域６の露出面には、その周方向に沿って、同じく環状に配設された主電極１５が接続されている。また、環状のｎ⁺領域３２の露出面の外周に沿って、同じく環状に主電極１７が配設されている。主電極１７は、ｎ⁺領域３２の露出面とｐ領域３１の露出面の双方に接続されている。さらに、ｎ⁺領域３２の露出面とｎ^-領域８の露出面とに挟まれて環状に露出するｐ領域３１の部分、すなわち、チャネル領域ＣＨには、ゲート絶縁膜７１を介して、ゲート電極３４が対向している。
【００７９】
主電極１５および主電極１６は、コレクタ電極として機能し、主電極１７はエミッタ電極として機能する。このように、装置１０４は、コレクタ電極の一部（主電極１６）が、ｎ^-領域８へと短絡され、しかも、低ライフタイム領域６によってホールの注入効率が抑制されたｎチャネル型のIGBTを備えている。
【００８０】
したがって、装置１０４は、つぎのように動作する。主電極１７に対して正の電圧が主電極１５および主電極１６へ印加された状態で、ゲート電極３４に固有の閾電圧を超える正の電圧が印加されると、チャネル領域ＣＨにｎ型の反転層が形成され、その結果、主電極１７から電子の注入が開始される。この電子は、主電極１６へと向かって移動する過程で、ｐ⁺領域５の直下に電圧降下を生成する。その結果、主電極１５からのホールの注入が誘引される。主電極１５からホールの注入が開始されると、導電率変調が機能することとなり、主電流は、主として主電極１６よりも主電極１５を経由して流れるようになる。
【００８１】
ゲート電極３４の印加される電圧が、閾電圧よりも低い値、例えば、ゼロ電圧へと引き戻されると、IGBTはオフ状態へと移行（すなわち、ターンオフ）する。このときの過渡特性を特徴づける過渡電流は、主としてホール電流であるために、低ライフタイム領域６の影響を受けることとなる。したがって、環状の主電極１５の径（言い換えると、環状のｐ⁺領域５の径）と、低ライフタイム領域６とを制御することによって、所望の動作速度を実現することが可能となる。
【００８２】
＜5. 変形例＞
以上の説明では、低ライフタイム領域６は、半導体層３の主面に露出するように形成され、主電極１５は低ライフタイム領域６の露出面に接続された。しかしながら、照射される重粒子の種類、あるいは、照射エネルギーによっては、図８の曲線Ｃ１が、深さ＝０において、実質的にゼロとなる場合、すなわち、ライフタイムキラーの密度が、半導体層３の主面においては、実質的に（すなわち、キャリアのライフタイムを短縮する効果が、実用上現出しない程度に）ゼロとなる場合も有り得る。
【００８３】
この場合、低ライフタイム領域６は、半導体層３の主面には露出せずに、主面から離れたある深さの部位に局在することとなる。この場合においても、上記の各実施の形態の装置の効果は、同様に得られる。また、この形態は、低ライフタイム領域６の単なる抵抗体としての働きが、最も低く抑えられる点では、むしろ望ましい形態である。
【００８４】
上記の各実施の形態において、半導体層３の主面に露出しない低ライフタイム領域６が備わる場合には、主電極１５は、ｐ⁺領域（第１半導体領域）５の露出面の中で、低ライフタイム領域６が露出する領域の代わりに、低ライフタイム領域６の直上の領域に接続されるとよい。また、主電極１６は、ｐ⁺領域（第１半導体領域）５の露出面の中で、低ライフタイム領域６が露出しない領域の代わりに、低ライフタイム領域６の直上の領域から外れた領域に接続されるとよい。
【００８５】
なお、半導体層３の主面の中で、低ライフタイム領域６の「直上の領域」とは、低ライフタイム領域６が露出する場合には、その露出面をも意味する。したがって、低ライフタイム領域６が半導体層３の主面に露出する場合、および、露出しない場合の双方を含めて、一般に、主電極１５は、ｐ⁺領域（第１半導体領域）５の露出面の中で、低ライフタイム領域６の直上の領域に接続され、主電極１６は、ｐ⁺領域（第１半導体領域）５の露出面の中で、低ライフタイム領域６の直上の領域から外れた領域に接続される。
【００８６】
【発明の効果】
第１の発明の装置では、第１半導体領域の中の第１電極の直下で、しかも、ｐｎ接合に達しない領域に、低ライフタイム領域が選択的に形成されているので、ターンオフ時の過渡電流の消滅が促進される。このため、ターンオフ時の損失が低減されるとともに、スイッチング速度が向上する。
【００８７】
第２の発明の装置では、ライフタイムキラーの密度分布のピークの位置が、半導体層の主面から、ある程度離れた最適な深さに設定される。このため、過渡電流を担うキャリアの大部分に、低ライフタイム領域の影響を及ぼすことができると同時に、低ライフタイム領域の単なる抵抗体としての働きを、抑えることができる。
【００８８】
第３の発明の装置では、第３電極が備わるので、順方向に大きな主電流を通電することが可能となる。しかも、第３電極よりも第１電極の方が、第２電極に近いので、過渡電流を担う大半部に、低ライフタイム領域の影響を及ぼすことができる。
【００８９】
第４の発明の装置では、第１半導体領域の弧状部に選択的に低ライフタイム領域が形成されているので、弧状部からのキャリアの過剰供給を抑え、ターンオフ時の過渡電流を低減することが可能となる。その結果、動作速度を向上させるだけでなく、破壊耐量をも高めることが可能となる。
【００９０】
第５の発明の装置では、第１半導体領域の直線部には、その延在方向に沿って、低ライフタイム領域が部分的に形成されるのに対し、弧状部には、その周方向に沿って低ライフタイム領域が形成されるので、弧状部からのホールの過剰供給が抑えられる。しかも、直線状電極と、第１電極の第１部分との間には、抵抗素子が介在するために、第２電極と第１部分の間の電圧を、第２電極と直線状電極との間の電圧に比べて低く抑えて、弧状部からのキャリアの過剰供給を、さらに効果的に抑制することが可能である。
【００９１】
また、直線部には、低ライフタイム領域が部分的に形成されているので、直線部における低ライフタイム領域の面積比率を、様々に変えることによって、使用目的に応じて、順方向特性とのバランスを考慮して、ターンオフ時の過渡特性を様々に設定することが可能となる。
【００９２】
第６の発明の製造方法では、第１電極を埋設するためのコンタクトホールを通じて、粒子を選択的に照射し、その後、熱処理を加えるという簡単な工程を通じて、第１半導体領域の中のコンタクトホールの直下の領域で、ｐｎ接合に達しない領域に、低ライフタイム領域を選択的に形成することが可能である。すなわち、第１電極と低ライフタイム領域とが自己整合的に形成されるので、第１の発明の装置を容易に製造することが可能である。
【００９３】
第７の発明の製造方法では、ライフタイムキラーの密度分布のピークの位置が、半導体層の主面から、ある程度離れた最適な深さになるように、粒子の照射エネルギーが設定される。このため、過渡電流を担うキャリアの大部分に、低ライフタイム領域の影響が及ぶと同時に、低ライフタイム領域の単なる抵抗体としての働きが抑制された第２の発明の装置が得られる。
【００９４】
第８の発明の製造方法では、主成分がシリコンである半導体層に対して、照射条件が最適化されているので、半導体層がシリコンを主成分とする第２の発明の装置を得ることができる。
【図面の簡単な説明】
【図１】 実施の形態１の装置の縦断面図である。
【図２】 実施の形態１の装置の製造工程図である。
【図３】 実施の形態１の装置の製造工程図である。
【図４】 実施の形態１の装置の実証試験の結果を示すグラフである。
【図５】 実施の形態１の装置の実証試験の結果を示すグラフである。
【図６】 実施の形態１の装置の実証試験の結果を示すグラフである。
【図７】 実施の形態１の装置の部分拡大断面図である。
【図８】 重粒子と結晶欠陥の密度分布を示すグラフである。
【図９】 実施の形態１の別の装置例を示す縦断面図である。
【図１０】 実施の形態２の装置の平面図である。
【図１１】 図１０のＡ−Ａ切断線に沿った縦断面図である。
【図１２】 図１０のＢ−Ｂ切断線に沿った縦断面図である。
【図１３】 実施の形態３の装置の平面図である。
【図１４】 実施の形態３の別の装置例の平面図である。
【図１５】 実施の形態３のさらに別の装置例の平面図である。
【図１６】 実施の形態４の装置の断面斜視図である。
【図１７】 従来の装置の縦断面図である。
【図１８】 従来の装置の縦断面図である。
【符号の説明】
２ 絶縁層、３ 半導体層、５ ｐ⁺領域（第１半導体領域）、６ 低ライフタイム領域、７ 第２半導体領域、１１ 絶縁膜、１２ コンタクトホール、１５ 主電極（第１電極）、１６ 主電極（第３電極）、１７ 主電極（第２電極）、２１ 重粒子ビーム、５１ 抵抗素子、６０ 結晶欠陥、Ｄ 深さ。

Claims (8)

1. 半導体装置であって、
   絶縁層と、当該絶縁層の上に形成され当該絶縁層とは反対側に主面を規定する半導体層と、を備え、
   前記半導体層は、前記主面に選択的に露出し不純物を含有する第１半導体領域と、前記主面に選択的に露出し前記第１半導体領域との間にｐｎ接合を有する第２半導体領域と、を備え、
   前記第１半導体領域は、当該第１半導体領域の多数キャリアの消滅を促進するライフタイムキラーが重粒子ビームの照射により選択的に導入され、前記ｐｎ接合には達しない低ライフタイム領域を、その一部に備え、
   前記半導体装置は、
   前記主面の中で前記低ライフタイム領域の直上の領域に接続された第１電極と、
   前記主面の中で前記第２半導体領域が露出する領域に接続された第２電極と、
   をさらに備える半導体装置。
2. 請求項１に記載の半導体装置において、
   前記低ライフタイム領域に含まれる前記ライフタイムキラーの密度の、前記主面からの深さ方向に沿った分布において、そのピークの位置が、100nm 〜 300nmの深さの範囲に設定されている半導体装置。
3. 請求項１または請求項２に記載の半導体装置において、
   前記主面の中で、前記第１半導体領域が露出し、しかも、前記低ライフタイムの直上から外れた領域に、接続される第３電極を、さらに備え、
   当該第３電極は、前記第２電極から見て、前記第１電極よりも遠い部位に配設され、しかも、前記第１電極に接続されている半導体装置。
4. 請求項１または請求項２に記載の半導体装置において、
   前記第１半導体領域は、前記第２半導体領域を、直線部と弧状部とが連結されて成るレーストラック状に包囲しており、
   前記低ライフタイム領域は、前記第１半導体領域の前記弧状部に、その周方向に沿って弧状に形成されており、
   前記半導体装置は、
   前記主面の中で、前記第１半導体領域が露出し、しかも、前記低ライフタイムの直上から外れた領域に、接続される第３電極を、さらに備え、
   当該第３電極は、前記第１半導体領域の前記直線部の上に、その延在方向に沿って、直線状に配設され、しかも、前記第１電極に接続されている半導体装置。
5. 請求項１または請求項２に記載の半導体装置において、
   前記第１半導体領域は、前記第２半導体領域を、直線部と弧状部とが連結されて成るレーストラック状に包囲しており、
   前記低ライフタイム領域は、前記第１半導体領域の前記弧状部に、その周方向に沿って弧状に形成された部分と、前記第１半導体領域の前記直線部に、その延在方向に沿って、選択的に形成された部分と、を有しており、
   前記第１電極は、前記主面の中で、前記弧状部に形成された前記低ライフタイム領域の部分の直上の領域に、接続される第１部分と、前記直線部に選択的に形成された前記低ライフタイム領域の直上の領域に、接続される第２部分と、を有しており、
   前記半導体装置は、
   前記主面の中で、前記第１半導体領域が露出し、しかも、前記低ライフタイムの直上から外れた領域に、接続される第３電極を、さらに備え、
   当該第３電極は、前記第１半導体領域の前記直線部の上に、その延在方向に沿って、選択的に配設されており、
   前記第３電極と前記第２部分は、互いに一体的に連結することによって、前記直線部の延在方向に沿った直線状電極を構成しており、
   前記半導体装置は、
   当該直線状電極と前記第１部分との間に介在する抵抗素子を、さらに備える半導体装置。
6. 半導体装置の製造方法であって、
   (a) 絶縁層を準備する工程と
   (b) 当該絶縁層とは反対側に主面を規定し、当該主面に選択的に露出し不純物を含有する第１半導体領域と、前記主面に選択的に露出し前記第１半導体領域との間にｐｎ接合を有する第２半導体領域と、を備えた半導体層を、前記絶縁層の上に形成する工程と、
   (d) 前記主面の上に絶縁膜を形成する工程と、
   (e) 前記主面の中で前記第１半導体領域が露出する領域の内側の部分の直上に相当する部位を貫通するコンタクトホールを、前記絶縁膜に選択的に形成する工程と、
   (f) 前記コンタクトホールを通じて、前記第１半導体領域の中の前記コンタクトホールの直下の領域に選択的に、重粒子ビームを照射し、それによって、前記第１半導体領域の中の前記コンタクトホールの直下にあって前記ｐｎ接合に達しない領域に、選択的に結晶欠陥を導入する工程と、
   (g) 前記コンタクトホールに電極材料を埋設することにより前記第１半導体領域に接続される第１電極を形成する工程と、
   (h) 前記第２半導体領域に接続される第２電極を形成する工程と、
   (i) 熱処理を行う工程と、
   を備える半導体装置の製造方法。
7. 請求項６に記載の半導体装置の製造方法であって、
   前記工程(f)において、前記結晶欠陥の密度の前記主面からの深さ方向に沿った分布において、そのピークの位置が、100nm 〜 300nmの深さの範囲内に収まるように、前記粒子の照射エネルギーが設定される半導体装置の製造方法。
8. 請求項６または請求項７に記載の半導体装置の製造方法であって、
   前記工程(b)で形成される前記半導体層が、シリコンを主成分とし、
   前記工程(f)で照射される前記重粒子ビームが、アルゴンビームであり、その注入量が、5×10¹²cm^-2〜1×10¹⁴cm^-2の範囲に設定され、
   前記工程(i)において、前記熱処理が、350℃〜450℃の加熱温度、かつ、30min〜60minの加熱時間の下で行われる半導体装置の製造方法。

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